JP2000514588A

JP2000514588A - 高速のデコード操作を有するメモリ

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Publication number: JP2000514588A
Application number: JP10506329A
Authority: JP
Inventors: シー．エム．チャン，エドワード; エス．チャン，デアードル; エス．チャン，デレック
Original assignee: Individual
Current assignee: Individual
Priority date: 1996-07-17
Filing date: 1997-07-17
Publication date: 2000-10-31
Also published as: US5691956A; WO1998002886A2; WO1998002886A3; TW403904B; AU3805097A

Abstract

(57)【要約】メモリ内の格納位置をランダムにアクセスすることが可能であると共に実効的なデコード速度を増加させるために電子メモリを構成する一組の技術が開示される。本メモリは、典型的に、メモリアレイ（４１又は５１）及びアドレス回路（４０又は５０）を有している。一つのメモリ構成技術においては、アドレス回路が直列に配列された一群のデコードセグメント（５０₁−５０_M）を有している。各デコードセグメントは入力メモリアドレスを部分的にデコードする。別のメモリ構成技術においては、アドレス回路が並列に配列した複数個のデコードセグメント（４０₁及び４０₂）を有しており、各デコードセグメントは入力メモリアドレスのうちで各その他のデコードセグメントとは異なるものを逐次的にデコードする。並列メモリ構成技術の変形例は既製のメモリと共に使用することが可能である。

Description

【発明の詳細な説明】発明の名称高速のデコード操作を有するメモリ発明の詳細な説明使用分野本発明は、電子メモリに関するものであって、特に、半導体メモリに関するものである。背景技術電子メモリは、メモリセルで形成される格納位置内に情報を格納する装置である。メモリセルは、典型的に、行及び列のアレイに配列される。該メモリ内に情報を書込んだ後に、該情報は、後に検索するために該格納位置内に維持される。図１は半導体型の従来のメモリ装置１０の基本的な構成を示している。メモリ装置１０はアドレスデコーダ１１、メモリアレイ１２、読取り／書込み回路１４から構成されている。メモリ１０は、例えば、並列的に供給されるｎ個のビットからなる入力メモリアドレス信号Ａによってアドレスされる。入力メモリアドレス信号Ａは圧縮した形態でメモリアドレス値を与え且つメモリアレイ１２内の特定の格納位置を識別するためにデコードされることが必要である。デコーダ１１は、そのデコード操作を行い、メモリアレイ１２へ直接的に供給されるデコードされたメモリアドレス信号Ｂを供給する。アレイ１２がデコードされたメモリアドレス信号Ｂによってアドレスされると、メモリデータＤＭは読取り／書込み回路１４とアレイ１２との間において移動する。読取り／書込み回路１４は入力／出力（Ｉ／Ｏ）制御回路１６、データ入力バッファ１７、データ出力バッファ１８、読取り／書込み制御回路１９から構成されており、それらは図１に示したように配置されている。データ入力バッファ１７はメモリ１０に入力ポートを与える。データ出力バッファ１８はメモリ１０に出力ポートを与える。バッファ１７及び１８は、しばしば、合体されて単一のＩ／Ｏポートを与える。ここではチップセレクト信号ＣＳと、書込みイネーブル信号ＷＥと、出力イネーブル信号ＯＥとから構成される制御信号Ｃに応答して、読取り／書込み制御回路１９は制御論理信号ＣＬ、イネーブル書込み信号ＥＷ、イネーブル読取り信号ＥＲを発生する。これらの信号は、それぞれ、Ｉ／Ｏ制御回路１６、データ入力バッファ１７、データ出力バッファ１８へ供給される。メモリ書込み動作は、イネーブル信号ＥＷ及びＥＲが、それぞれ、イネーブル用の値及びディスエーブル用の値にあるように、信号ＣＳ，ＷＥ，ＯＥを調節することによって行われる。データ入力バッファ１７は、それにより、イネーブルされ、一方データ出力バッファ１８はディスエーブルされる。書込み（入力）データＤＷの形態におけるデータＤは、データ入力バッファ１７及びＩ／Ｏ制御回路１６を介して通過してメモリデータＤＭとなり、それは入力アドレス信号Ａによってデコーダ１１を介してアドレスされた格納位置においてメモリアレイ１２内に書込まれる。メモリ読取り動作は、イネーブル信号ＥＷ及びＥＲが、それぞれ、ディスエーブル用の値及びイネーブル用の値にあるように、信号ＣＳ，ＷＥ，ＯＥを調節することによって行われる。その結果、データ入力バッファ１７がディスエーブルされ、一方データ出力バッファ１８はイネーブルされる。次いで、メモリデータＤＭがアドレス信号Ａによってデコーダ１１を介してアドレスされたメモリ格納位置から読出され且つＩ／Ｏ制御回路１６及びデータ出力バッファ１８を介して通過して読取り（出力）データＤＲの形態におけるデータＤとなる。入力アドレス信号Ａによってアドレスすることの可能な格納位置の数は、信号Ａの中に何個のビットｎが含まれているかに依存しており、即ち、アドレス可能な格納位置の数はｎが増加するに従って増加する。入力アドレスビットは、典型的に、１，０２４個の格納位置をアドレスするために必要とされる。１，０４８，５７６個の格納位置に対して、典型的に、２０個の入力アドレスビットが必要とされる。図１が示しているように、入力アドレス信号Ａにおけるビットは、メモリアレイ１２内の格納位置をアクセスするためにはデコーダ１１によってデコードされねばならない。入力アドレスビットをデコードするために必要な時間はメモリ１０をアクセスするのに必要とされる時間を支配する。メモリ容量が増加し、それにより入力アドレスビットの数が増加することを余儀なくさせると、メモリアクセス時間が増加する。大型の半導体メモリを使用する電子回路においては、回路が動作を行うことが可能な速度は、しばしば、メモリアクセス時間によって制限される。その結果、メモリアクセス時間を実際に又は実効的に減少するための技術についてかなりの研究がなされている。メモリアクセス時間を実効的に減少させる一つの方法は、メモリインターリーブ技術を使用することであり、その場合には、２個又はそれ以上の別個のメモリ装置が並列的にアドレスされる。図２は２ウエイメモリインターリーブ技術を使用する半導体メモリシステムを示している。図２のインターリーブ型メモリシステムは、アドレスカウンタ２０、保持用レジスタ２１、一対のメモリ装置１０₁及び１０₂、対応する一対の出力レジスタ２３₁及び２３₂、出力マルチプレクサ（ＭＵＸ）２４、遅延レジスタ２５及び２６、二進（即ち、２で割算）回路２８から構成されている。図２のメモリシステム内に存在する信号のあるものに対する理想的な時間変化を表わす波形を図３に示してある。偶数番号値ｋを持った初期メモリアドレス信号ＡＩがアドレスカウンタ２０へ供給される。入力クロック信号ＣＫに応答して、アドレスカウンタ２０は、値ｋ，ｋ＋１，ｋ＋２，ｋ＋３などにおいて入力メモリアドレス信号Ａを逐次的に発生する。入力アドレス信号Ａの各ｎビット値はこれも入力クロックＣＫによって制御される保持用レジスタ２１内に逐次的にロードされる。それに応答して、保持用レジスタ２１は値ｋ，ｋ＋１，ｋ＋２，ｋ＋３などにおいてさらなるｎビットアドレス信号Ｈを逐次的に供給する。アドレス信号Ｈはｎ個のアドレスビットＨ₀,Ｈ₁,Ｈ₂,...,H_n-1から構成されている。最小桁ビット（ＬＳＢ）Ｈ₀を除いて、アドレス信号Ｈ内の全てのビットは、メモリ装置１０₁及び１０₂の各々をアドレスするために使用され、アドレスされた格納位置において装置１０₁及び1０₂からメモリデータＤＭ₁及びＤＭ₂を読出させる。メモリ装置１０₁は奇数番号アドレスによって識別される格納位置を有している。メモリ装置１０₂は偶数番号アドレスによって識別される格納位置を有している。初期アドレスＡＩの値ｋは偶数番号であるので、メモリ１０₂は偶数格納位置ｋ，ｋ＋２などを有している。メモリ１０₁は奇数格納位置ｋ＋１，ｋ＋３などを有している。ここではメモリ出力データであるメモリデータＤＭ₁及びＤＭ₂が、半分のレートのクロック信号ＣＫＨによってクロック動作される出力レジスタ２３₁及び２３₂内にロードされて、レジスタ出力データＤＳ₁及びＤＳ₂を発生する。二進回路２８はクロック信号ＣＫの一つ置きのクロックパルスを通過させて半分のレートのクロックＣＫＨを発生する。遅延されたＬＳＢアドレス信号Ｈ_0Dに応答して、出力ＭＵＸ２４がレジスタ出力データＤＳ₁又はＤＳ₂と等しい値で最終出力データＤＳを供給する。遅延レジスタ２５及び２６は２個のＣＫクロックサイクルの遅延をＬＳＢＨ₀へ適用することによって遅延された信号Ｈ_0Dを発生する。図３に示したタイミング波形を参照すると、図２のインターリーブ型メモリシステムは以下のような態様で動作する。クロックＣＫの二つの周期は、メモリ装置１０₁及び１０₂の各々をアクセスするために必要なアドレスデコード時間を含む時間を僅かに超える。ＬＳＢＨ₀は各ＣＫパルスにおいて遷移を行い、従って、メモリアクセス時間の半分よりも僅かに大きな点において遷移を行う。入力アドレス信号Ａの初期値ｋが保持用レジスタ２１内にロードされた後の第一ＣＫサイクルの開始において、ｋは偶数番号であるのでＬＳＢＨ₀は「０」へセットされる。ＬＳＢＨ₀は、２番目の保持用レジスタクロックサイクルの開始において「１」へ移行する。しかしながら、アドレスビットＨ₁は、最初の二つの保持用レジスタＣＫサイクル期間中は一定である。従って、格納位置ｋ及びｋ＋１における情報は、最初の二つの保持用レジスタＣＫサイクル期間中にメモリ装置１０₂及び１０₁から同時的に読出される。その後に、メモリデータＤＭ₂ 及びＤＭ₁が出力レジスタ２３₂及び２３₁内にロードされ、レジスタ出力データＤＳ₂及びＤＳ₁を位置ｋ及びｋ＋１における情報の値にセットさせる。ＭＵＸ制御信号Ｈ_0DはＬＳＢＨ₀の遅延させたものであるから、それは、メモリアクセス時間の半分より僅かに大きい点において遷移を行う。最初の二つの保持用レジスタＣＫサイクルの後の最初のＣＫサイクルの開始において、制御信号Ｈ_0Dは「０」にある。このことは、出力ＭＵＸ２４をして、データＤＳ₂の値において、従って、偶数メモリ１０₂内の位置ｋにおける情報の値において、最終出力データＤＳを供給させる。最初の二つの保持用レジスタＣＫサイクルの後の二つのＣＫサイクルの中間において、制御信号Ｈ_0Dは「１」へ変化する。その後に、最終出力データＤＳがＤＳ₁の値において、従って、奇数メモリ１０₁内の位置ｋ＋１における情報の値において供給される。３番目及び４番目の保持用レジスタＣＫサイクル期間中に、メモリ１０₂内の格納位置ｋ＋２及びメモリ１０₁内の格納位置ｋ＋３における情報もアドレスされる。ＭＵＸ２４が逐次的に位置ｋ及びｋ＋１における情報を通過させた後に、ＭＵＸ２４は位置ｋ＋２及びｋ＋３における情報を逐次的に通過させる。この処理は図３に示した態様で継続して行われる。図２のインターリーブ型メモリシステムが「定常状態」アドレス操作／読出し条件に到達すると、単に１個のメモリ装置が存在した場合に発生するであろうよりもメモリアクセス時間の単位当たり約２倍のデータがメモリシステムから読出される。メモリアクセス時間は実効的に半分に減少される。しかしながら、図２のシステムにおいて使用されるメモリインターリーブ技術は、入力アドレス信号Ａが逐次的に増加する値で与えられることを必要とする。図２のシステムはアドレス信号Ａのランダムな値を受付け且つ同時的に実効的なメモリアクセス時間を減少させることは不可能である。又、実効的メモリアクセス時間は読取り動作期間中にのみ減少される。図２のメモリシステムにおける書込み動作期間中においては実効的メモリアクセス時間が減少されることはない。電子メモリにおける位置をランダムにアドレスし、一方実効的メモリアクセス時間を減少させるために実効的デコード速度を同時的に増加させることが望ましい。又、ランダムにアドレスする能力を犠牲にすることなしに読取り動作及び書込み動作の両方の期間中においてメモリアクセス時間を減少させることが望ましい。発明の一般的な開示本発明は実効的なデコード速度を増加させ且つメモリ内の格納位置をランダムにアドレスすることが可能な電子メモリを構成する一組の技術を提供している。デコード速度を増加させることは平均メモリアクセス時間を減少させることとなる。この改善は、メモリにある種の繰返し回路セグメントを設けることによって達成される。その改善の量は、繰返し回路セグメントの数が増加するに従って増加する。特に、Ｍ個の繰返しセグメントが存在する場合には、実効的メモリアクセス時間はそうでない場合の通常の値のほぼＭ分の１（即ち、１／Ｍ）へ減少される。２個の繰返しセグメントは、実行メモリアクセス時間においてほぼ５０％減少させる。この減少されたメモリアクセス時間は、本発明におけるメモリ読取り動作期間中において常に得られる。本発明のどのメモリ構成技術を使用するかに依存して、減少されたメモリアクセス時間は、メモリ格納位置へランダムにアクセスする能力を失うことなしに、書込み動作期間中においても得ることが可能である。本発明は、それにより、従来技術と比較して大きな前進を提供している。本発明の原理に基づいて構成された電子メモリは、典型的に、メモリアレイとアドレス回路とを有している。該メモリアレイは、電子的に情報を格納する。該アドレス回路は多数の逐次的に供給される入力メモリアドレスをデコードすることによってメモリ内の情報格納位置へ逐次的にアドレスし、同複数個のそれぞれ対応するデコードされたメモリアドレスを発生し、その各々は格納位置のうちの一つを識別する。本発明のメモリ構成技術のうちの一つにおいては、アドレス回路は直列に配列された一群のデコードセグメントを有している。各デコードセグメントは各入力メモリアドレスの一部をデコードし、その場合に、全てのデコードセグメントが一体となって各入力メモリアドレスを完全にデコードし対応するデコードされたメモリアドレスを発生する。各デコードセグメントは入力メモリアドレスのうちの一つの部分的なデコードを行うべく動作可能であり、一方各その他のデコードセグメントは該入力メモリアドレスのうちの異なる一つを部分的にデコードするために同時的に動作可能である。複数個の入力メモリアドレスが同時的にアドレス回路によってデコードされるので、実効的メモリアクセス時間が減少される。メモリアクセス時間における減少は読取り及び書込みの両方の動作期間中に得ることが可能である。本発明の第一メモリ構成技術における各デコードセグメントは入力格納要素（例えば、レジスタ）とデコーダとを有している。該入力格納要素はセグメント入力アドレスを格納する。該デコーダは該セグメント入力アドレスに関するデコード操作を行ってセグメント出力アドレスを発生する。そのデコード操作は、各セグメント入力アドレスの部分的デコード操作からなる。デコードセグメントが直列に配設されているので、第一デコードセグメント内に格納されているセグメント入力アドレスは逐次的に各入力メモリアドレスを構成する。第一デコードセグメントの後に各デコードセグメント内に格納されているセグメント入力アドレスは前のデコードセグメントによって発生されたセグメント出力アドレスを構成する。最後に、最後のデコードセグメントによって発生されたセグメント出力アドレスは逐次的に各デコードされたメモリアドレスを構成する。本発明のメモリ構成技術のうちの別のものにおいては、アドレス回路は直列ではなく並列に配設された複数個のデコードセグメントを有している。このメモリ構成技術における各デコードセグメントは、入力メモリアドレスのうちで、各その他のデコード要素とは異なったものを逐次的にデコードする。各デコード要素は、少なくとも一つのその他のデコード要素がその他の入力メモリアドレスのうちの一つを同時的にデコードしている間に、入力メモリアドレスのうちの一つをデコードすべく動作可能である。複数個の入力メモリアドレスが同時的にデコードされるので、実効的メモリアクセス時間が減少される。メモリアクセス時間における減少は読取り及び書込みの両方の動作期間中において得ることが可能である。本発明の２番目のメモリ構成技術における各デコードセグメントは入力格納要素とデコーダとを有している。入力格納要素はそのデコードセグメントへ供給される各入力メモリアドレスを逐次的に格納する。デコーダは入力格納要素内に格納された各入力メモリアドレスを逐次的にデコードして対応するデコードされたメモリアドレスを発生する。メモリは、更に、デコードセグメントをしてデコードされたメモリアドレスを逐次的にメモリアレイへ供給させるデコード制御信号を供給するデコード制御回路を有している。本発明のメモリ構成技術のうちの３番目のものにおいては、電子メモリが複数個のメモリアレイ及び関連するアドレスネットワークを有している。各メモリアレイは各その他のメモリアレイ内に格納されるものと同一の情報を格納する。本発明の３番目のメモリ構成技術におけるアドレスネットワークは、複数個の逐次的に供給される入力メモリアドレスをデコードすることによってメモリアレイ内の情報格納位置を逐次的にアドレスして同複数個のそれぞれ対応するデコードされたメモリアドレスを発生する。各デコードされたメモリアドレスはメモリアレイのうちの各々における一つの格納位置を識別する。各デコードセグメントは各その他のデコードセグメントからの入力メモリアドレスのうちの異なる一つを逐次的にデコードしてメモリアレイのうちの異なる対応した一つに対応したものに対するデコードしたメモリアドレスを発生する。各デコードセグメントは、少なくとも一つのその他のデコードセグメントが他の入力メモリアドレスのうちの一つを同時的にデコードしている間に、入力メモリアドレスのうちの一つをデコードすべく動作可能である。複数個の入力メモリアドレスが同時的にデコードされるので、実効的メモリアクセス時間は読取り動作期間中に減少される。３番目のメモリ構成技術における各デコードセグメントは、好適には、入力格納要素とデコーダとを有している。入力格納要素はそのデコードセグメントへ供給された各入力メモリアドレスを逐次的に格納する。デコーダは、入力格納要素内に格納された各入力メモリアドレスをデコードして対応するデコードしたメモリアドレスを発生する。３番目のメモリ構成技術における各メモリアレイは、そのメモリアレイに対するデコードセグメント内のデコーダと共に、通常、別個の集積回路、典型的には、オフザシェルフ即ち既製のメモリ装置の一部である。従って、メモリアレイは複数個の集積回路に含まれている。３番目のメモリ構成技術におけるメモリアクセス時間は、典型的に、書込み動作期間中に減少されるものではないが、３番目のメモリ構成技術は既製のメモリ装置に適用することが可能である。図面の簡単な説明図１は従来の半導体メモリ装置のブロック図である。図２は従来のインターリーブ型半導体メモリシステムのブロック図である。図３は図２の従来のインターリーブ型メモリシステムに対する理想的なタイミング線図である。図４は本発明に基づいて構成されたメモリ装置を使用する複合半導体メモリシステムのブロック／論理図である。図５は図４の複合メモリに対する理想的なタイミング線図である。図６は本発明に基づいて構成された半導体メモリのブロック／論理図である。図７は図６のメモリに対する理想的なタイミング線図である。図８は本発明に基づいて構成された別の半導体メモリのブロック図である。図９は図８のメモリに対する理想的なタイミング線図である。図１０は本発明に基づいて構成された更に別の半導体メモリのブロック図である。同じ参照符号は同一の又は非常に類似した項目を表わすために好適実施例の説明及び図面において使用している。図１，２，４，６，８における信号を表わす線を横断するスラッシュ（／）は、その信号が複数個の線上で供給されることを表わしている。図３，５，７，９のタイミング線図においては、不確定条件を表わすために斜線の影線が使用されている。好適実施例の説明図４は複合半導体メモリシステムを示しており、その場合に、本発明に基づいて複数個のアドレスが並列的にデコードされて実効的メモリアクセス時間を減少させる。図４における複合メモリシステムは一対の入力レジスタ３０₁及び３０₂ 、対応する一対のメモリ装置１０₁及び１０₂、メモリマルチプレクサ３２、出力レジスタ３３、二進（即ち、２で割算）回路３４を有している。図４のメモリシステムにおいて存在する信号のうちのあるものの理想的な時間的な変化を示す波形を図５に示してある。を半分に分割して一対の半分のレートのクロック信号ＣＫＨ₁及びＣＫＨ₂を発生する。半分のレートのクロックＣＫＨ₁及びＣＫＨ₂のパルスは、図５に示したい時間期間だけ互いにオフセットされている。反転の各々をアクセスするために必要とされる、デコード操作時間を包含する平均時間の半分に等しいか又はそれより僅かに大きい。従って、半分のレートのクロックＣＫＨ₁及びＣＫＨ₂の各々の期間は平均メモリアクセス時間に等しいか又はそれより僅かに大きい。二進回路３４はＤ型フリップフロップ３６及び一対のＮＯＲゲート３７及び３８から構成されている。データ入力端へ供給され、それをして相補的なフリ間において上昇及び下降遷移を行う。反転されたフ号として供給される。ＮＯＲゲート３７は反転されクロックＣＫＨ₁を発生させる。ＮＯＲゲート３８は反転されていないフリップフロップ出力信号Ｆと反半分のレートのクロックＣＫＨ₂を発生する。ｎ個の入力アドレスビットＡ₀−Ａ_n-1 からなる入力メモリアドレス信号Ａが入力レジスタ３０₁及び３０₂の両方へ供給される。アドレス信号Ａの逐次的に供給される値（即ち、入力メモリアドレス）はランダムに変化する場合がある。入力レジスタ３０₁及び３０₂は、それぞれ、半分のレートのクロックＣＫＨ₁及びＣＫＨ₂によってクロック動作される。半分のレート号Ａの値を変化させることによって、入力アドレス信号Ａをレジスタ３０₁及び３０₂内にロードさせることが可能である。さらなるメモリアドレス信号Ｒ₁及びＲ₂が、それぞれ、入力レジスタ３０₁及び３０₂からメモリ装置１０₁及び１０₂へ供給される。メモリ１０₁及び１０₂の各々は、典型的に、モノリシック集積回路の一部であって、それはメモリ１０₁ 及び１０₂のうちの他方を有するモノリシック集積回路とは別個である。入カレジスタ３０₁及び３０₂、メモリＭＵＸ３２、出力レジスタ３３、二進回路３４で形成されるＩ／Ｏ回路がモノリシック集積回路の全て又は一部を構成する場合には、メモリ１０₁及び１０₂を包含する集積回路は、典型的に、そのＩ／Ｏ回路を包含する集積回路とは別個である。メモリ１０₁及び１０₂の各々は、典型的に、図１に示したような形態を有している。ｉが１から２に亘るものであるとすると、各メモリ１０_iはデコーダ１１_i 、メモリアレイ１２_i、読取り／書込み回路１４_iから構成されている。コンポーネント１１_i,１２_i,１４_iは、それぞれ、図１のメモリにおけるコンポーネント１１，１２，１４に対応している。各メモリ１０_iにおけるデコーダ１１_iへ供給されるさらなるメモリアドレス信号Ｒ_iは図１のメモリにおける入力メモリアドレス信号Ａに対応している。デコーダ１１_iは図１におけるデコードされたメモリアドレス信号Ｂに対応するデコードされたメモリアドレス信号Ｂ_iをメモリアレイ１２_iへ供給する。図１におけるメモリデータＤＭに対応するメモリデータＤＭ_iはメモリアレイ１２_iと読取り／書込み回路１４_iとの間を移動する。各入力レジスタ３０_i及びデコーダ１１_iはアドレスデコードセグメント３０_i ／１１_iを形成している。半分のレートのクロックＣＫＨ₁及びＣＫＨ₂は互いにオフセットされているので、デコードセグメントの各々は他のデコードセグメントとは異なる入力アドレス信号Ａの値をデコードすることが可能である。特に、各デコードセグメント３０_i／１１_iにおける入力アドレス信号Ａの値のデコード操作をほぼ半分に分割するものとする。従って、デコードセグメント３０₁／１１₁における入力メモリアドレスのデコード動作の２番目の半分はデコードセグメント３０₂／１１₂における次の入力メモリアドレスのデコード操作の最初の半分と同時に実行され且つその逆も又真である。デコードセグメント３０₁ ／１１₁及び３０₂／１１₂は複合並列メモリアドレスネットワークを構成しており、それは入力アドレス信号Ａの逐次的な値をデコードしてデコードされたアドレス信号Ｂ₁及びＢ₂の形態で逐次的にデコードされたアドレスをメモリアレイ１２₁及び１２₂へ供給する。メモリ１０₁及び１０₂は読取りデータＤＲ₁及びＤＲ₂を供給する。メモリデータＤＭ_iが各メモリアレイ１２_iから読出される読取り動作期間中に、読取り／書込み回路１４_iはデータＤＭ_iの値で読取りデータＤＲ_iを供給する。読取りデータＤＲ_iは、従って、データＤが読取りデータＤＲである場合に対する図１におけるデータＤに対応している。読取りデータＤＲ₁及びＤＲ₂は反転されたフリップへ供給される。ＭＵＸ３２はＭＵＸ出力データＤＸＭＵＸ３２はメモリ１０₁から読出されたデータＤＲ₁ が「１」である場合には、ＭＵＸデータＤＸはメモリ１０₂から読出されたデータＤＲ₂の値で発生される。ＭＵＸデータＤＸは反転されていないクロック信号ＣＫによって制御される出力レジスタ３３内へローることによってクロックＣＫを発生する。最終出力データＤＹは入力アドレス信号Ａの逐次的な値によってアドレスされたメモリ位置に格納された情報の値で出力レジスタ３３から供給される。図５を参照すると、メモリ１０₁及び１０₂から情報を読取るための入力アドレス信号Ａとしてどの様にして一連のランダム入力メモリアドレス８，６，１８，１６，２８，２６，３８，３６などが供給されるかの一つの例を示している。入力アドレス８は、アドレス信号Ａの１番目の値であるが、それは最初のＣＫＨ₁ パルスにおいて入力レジスタ３０₁内にロードされ、その後に、アドレス信号Ａの次の値であるアドレス６が最初のＣＫＨ₂パルスにおいてレジスタ３０₂内にロードされる。その後に、入力アドレス１８が２番目のＣＫＨ₁パルスにおいてレジスタ３０₁内にロードされ、その後に、入力アドレス１６が２番目のＣＫＨ₂パルスにおいてレジスタ３０₂内にロードされる。この手順は、入力アドレス２８，２６，３８，３６などについて逐次的に継続して行われる。デコーダ１１₁は入力アドレス８をデコードする。初期的には、デコーダ１１₂ は実効的に非活性状態にある。デコーダ１１₁が入力アドレス８のデコードを完了し且つデコードしたアドレスをメモリアレイ１２₁ へ供給している間に、デコーダ１１₂が入力アドレス６のデコード動作を開始する。デコーダ１１₂が入力アドレス６のデコード動作を完了し且つデコードしたアドレスをメモリアレイ１２₂へ供給すると、デコーダ１１₁が入力アドレス１８のデコード動作を開始する。このプロセスは、入力アドレス１６，２８，２６，３８，３６などについて交互に継続して行われる。従って、メモリ１０₁及び１０₂は交互の態様で動作し、その場合に、一方のデコーダ１１₁又は１１₂が一つの入力メモリアドレスのデコード動作を完了し且つそのデコードしたアドレスを対応するメモリアレイ１２₁又は１２₂へ供給し、一方他方のデコーダ１１₂又は１１₁が次の逐次的に供給された入力メモリアドレスのデコード動作を開始する。読取りデータＤＲ₁は、最初に、メモリアレイ１２₁内の格納位置８内に含まれている情報の値においてメモリ１０₁から供給され、その後に、読取りデータＤＲ₂がメモリアレイ１２₂内の格納位置６内に含まれクロックパルスに対応する時間において遷移を行う反転されたフリップフロップ出力信号Ｆの制御下において、ＭＵＸ出力データＤＸがメモリアレイ１２₁内の位置８における情報の値で且つ次いでメモリアレイ１２₂内の位置６における情報の値において供給される。前述したプロセスはアレイ１２₁内の格納位置１８、アレイ１２₂内の格納位置１６などにおいて含まれる情報で交互の態様で継続して行われる。即ち、（ａ）読取りデータＤＲ₁がアレイ１２₁内の位置１８，２８，３８などにおける情報の値で逐次的に発生され且つ（ｂ）読取りデータＤＲ₂がメモリアレイ１２₂内の位置１６，２６，３６などにおける情報の値で逐次的に発生されると、ＭＵＸデータＤＸが格納位置１８，１６，２８，２６，３８，３６などに含まれる情報の値で逐次的に発生される。図５における各ＤＸサイクルの始めにおける斜線の影線はＭＵＸデータＤＸが安定化するための時間を表わしている。クロックＣＫは出力レジスタ３３を制御し、それて発生する。その結果、最終出力データＤＹは格納位置８，６，１８，１６，２８，２６，３８，３６などに含まれる情報の値で出力レジスタ３３から逐次的に供給される。図５に示されるように、実際のメモリアクセス時間は２個のＣＫ周期（期間）と同じであるか又は僅かにそれより小さい。図４のメモリが「定常状態」デコード動作条件に到達すると、データは各ＣＫ周期即ち期間毎にメモリ１０₁及び１０₂のうちの一方又は他方から読出される。デコードセグメント３０₁／１１₁及び３０₂／１１₂で形成されるアドレス回路によって与えられる並列デコード操作は実効的なメモリアクセス時間をほぼ半分に減少させることを可能としている。メモリアクセス時間は、図４の複合メモリに入力レジスタ３０_iとメモリ１０_i との付加的な組合わせ、従ってさらなるデコードセグメント３０_i／１０_iを与えることによって更に減少させることが可能である。Ｍ個の入力レジスタ３０₁，３０₂，．．．，３０_M及びＭ個の対応するメモリ１０₁，１０₂，．．．，１０_M が存在する場合に、平均メモリアクセス時間はそうでない場合の値のほぼＭ分の１即ち１／Ｍへ減少される。この場合には、二進回路３４は、Ｍ個の部分的レートクロック信号ＣＫH₁，ＣＫＨ₂，．．．，ＣＫＨ_Mを発生するＭ進（即ち、Ｍで割算）回路で置換される。更に、ＭＵＸ３２はＭ対１ＭＵＸで置換さその様にして置換されたＭＵＸが逐次的にＭ個の異なった選択を行うことを可能とする制御信号で置換される。図６は半導体メモリを示しており、その場合に、ランダムに変化することのある複数個のアドレスが本発明に従って同時的にデコードされて読取り及び書込みの両方の動作期間中において実効的メモリアクセス時間を減少させている。図６におけるメモリは並列メモリアドレス回路４０、メモリアレイ４１、読取り／書込み回路４２、二進回路３４から構成されている。並列アドレス回路４０は一対のデコードセグメント４０₁及び４０₂で形成されている。図６のメモリ内に存在する信号のうちの幾つかの理想的な時間的変化を示す波形を図７に示してある。入力メモリアドレス信号Ａが図６のメモリ内のデnコードセグメント４０₁及び４０₂の両方へ供給される。アドレス信号Ａの値（即ち、入力メモリアドレス）はランダムなものとすることが可能である。デコードセグメント４０₁及び４０₂はデコードされたアドレス信号Ｖ₁及びＶ₂を発生する。再度、ｉを１から２の間の整数とすると、各デコードセグメント４０_iは入力レジスタ４３_iと、デコーダ４４_iと、セグメント出力バッファ４５_iとから構成されている。入力レジスタ４３₁及び４３₂は両方共入力アドレス信号Ａを受取り、それらは、それぞれ、図４の複合メモリにおけるものと同一の特性を持った半分のレートのクロック信号ＣＫＨ₁及びＣＫＨ₂によってクロック動作される。図６のメモリ内の二進回路３４は、図４のメモリにおけるものと同一の態様の形態とされており且つ同一の態様で動作する。半分のレート間）に等しい時間期間だけオフセットされているので、入力レジスタ４３₁は最初のＣＫＨ₁パルスにおいて入力アドレス信号Ａの一つの値を受取り、その後に、入力レジスタ４３₂は最初のＣＫＨ₂パルスにおいてアドレス信号Ａの次の逐次的な値を受取ることが可能である。その後に、レジスタ４３₁は２番目のＣＫＨ₁ パルスにおいてアドレス信号Ａの３番目の逐次的な値を受取り、その後に、レジスタ４３₂は２番目のＣＫＨ₂パルスにおいてアドレス信号Ａの４番目の逐次的な値を受取る。この交互のプロセスは、全体的なアドレスのシーケンスに亘って継続して行われる。入力レジスタ４３₁及び４３₂はデコーダ４４₁及び４４₂に対してさらなるメモリアドレス信号Ｒ₁及びＲ₂を供給する。デコーダ４４₁及び４４₂は並列的に同時的に動作してレジスタ４３₁及び４３₂を介して供給される入力アドレス信号Ａの交互の値をデコードする。特に、各デコード操作をほぼ二つの半分の部分に分割するものとする。デコーダ４４₁は最初の入力メモリアドレスのデコードを開始する。初期的には、デコーダ４４₂は実効的に非活性状態である。デコーダ４４₁が最初の入力アドレスに関するデコード操作の２番目の半分の部分を実行する際に、デコーダ４４₂は２番目の逐次的に供給された入力メモリアドレスに関するデコード操作の最初の半分を実行する。デコーダ４４₂が２番目のアドレスに関するデコード操作の２番目の半分部分を実行する間に、デコーダ４４₁は３番目の逐次的に供給された入力メモリアドレスに関するデコード操作の最初の半分部分を実行する。このプロセスは、全ての入力メモリアドレスを介して交互のアドレス態様で継続して行われる。デコードされたアドレス信号Ｕ₁及びＵ₂がデコーダ４４₁及び４４₂からそれぞれフリップフロップ出力ァ４５₁及び４５₂へ供給される。バッファ４５₁及び４５₂はデコードされたメモリアドレス信号Ｖ₁及びＶ₂を供給する。制御信号Ｆが「１」である場合には、バッファ４５₁がイネーブル即ち動作可能状態とされ且つ信号Ｕ₁のデコードされた値においてデコードされたアドレスをディスエーブル即ち動作不能状態とさせるために、同時的に「０」である。デコードされたアドレス信号Ｖ₂はアサート即ち活性化されることはなく、バッファ４５₂の出力端子は高インピーダンス条件にある。にある場合にはその逆のことが発生する。バッファ４５₂がイネーブルされ且つ信号Ｕ₂のデコードされた値においてデコードされたアドレス信号Ｖ₂を供給する。バッファ４５₁はディスエーブルされる。デコードされたアドレス信号Ｖ₁はアサート即ち活性化されることはなく、バッファ４５₁の出力端子は高インピーダンス条件にある。デコードされたアドレス信号Ｖ₁及びＶ₂は同一の線上をメモリアレイ４１へ供給される。図６において、これらのメモリアレイ４１への入力線上の信号はデコードされたメモリアドレス信号Ｂとして示される。デコードされたアドレス信号Ｂが信号Ｖ₁及びＶ₂の両方の値をとるものであるが、信号Ｖ₁及びＶ₂の各々は、他方がデコードされたメモリアドレスの値にある場合には、アサート即ち活性化されることはない。従って、デコードされたアドレスＢの値は任意の時間において信号Ｖ₁及びＶ₂のうちの一つのみの値に等しい。図４の複合メモリにおいて行われることと同様に、期即ち期間は各デコードセグメント４０_iがメモリアレイ４１へアクセスすることを必要とする時間の５０％に等しいか又は僅かにそれより大きいように選択対応する時間において遷移を行う。図６のメモリが「定常状態」デコード条件に到達した後に、デコー間中にメモリアレイ４１へ供給され、従って、そうでない場合の通常のメモリアクセス時間の５０％に等しいか又はそれより僅かに小さい時間内において供給される。従って、図６のメモリにおける複数個のデコードセグメント４０₁及び４０₂を使用することは実効的メモリアクセス時間を減少させる。デコードセグメント４０₁及び４０₂は図６のメモリにおける読取り及び書込みの両方の動作のためのデコード速度を増加させるために使用される。メモリデータＤＭは、読取り又は書込み動作の何れが実行中であるかに依存して、メモリアレイ４１から読取り／書込み回路４２へ又はその逆に通過する。読取り／書込み回路４２はＩ／Ｏ制御回路４６、データ入力バッファ４７、データ出力バッファ４８、読取り／書込み制御論理４９から構成されている。コンポーネント４６−４９は、図６における読取りであるという点を除いて、図１におけるメモリ内のコンポーネント１６−１９と同様な形態とされており且つ同様な動作を行う。クロックＣＫは図６のメモリ内の制御論理４９へ供給されるものとして明示的に示されている。又、書込み動作期間中のデータの適切な整合のために、Ｉ／Ｏ制御回路４６は二つの保持用レジスタ（不図示）を有している。書込みデータＤＷはメモリデータＤＭとしてメモリアレイ４１へパスされる前に、デコード用セグメントの数（本例においては２）と同数の保持用レジスタを介してパスされる。同様に、制御信号ＣＳ，ＷＥ，ＯＥは適切な信号の整合のために保持用レジスタ（不図示）を介して進行する。図７はメモリアレイ４１から情報を読取り又はその中へ情報を書込むために、どの様にして一連のランダム入力メモリアドレスが図６のメモリ内のデコーダセグメント４０₁及び４０₂へアドレス信号Ａとして供給されるかの一つの例を示している。図７におけるランダムアドレスのシーケンスは図５におけるものと同一である。入力アドレス８、即ち最初のアドレスがデコーダ４４₁によってデコードするために入力レジスタ４３1内へロードされ、その後に、入力アドレス６、即ち次のアドレスがデコーダ４４₂によってデコードするために入力レジスタ４３2内へロードされる。デコーダ４４₂が入力アドレス６のデコード動作の最初の半分を実行している場合に、デコーダ４４₁はメモリアレイ４１内の格納位置８をアドレスするためにセグメントバッファ４５₁を介して供給するために入力アドレス８のデコード動作の最後の半分を実行する。その後に、３番目の入力アドレス１８がデコーダ４４₁ によるデコード動作のためにレジスタ４３₁内へロードされ、一方デコーダ４４₂ はアレイ４１内の格納位置６をアドレスするためにセグメントバッファ４５₂を介して供給するための入力アドレス６のデコード動作を完了する。同様に、４番目の入力アドレス１６は、その後に、デコーダ４４₂によるデコード動作のためにレジスタ４３₂内へロードされ、一方デコーダ４４₁はアレイ４１内のアドレス格納位置１８へバッファ４５₁を介して供給するための入力アドレス１８のデコード動作を完了する。この交互のプロセスは、各入力アドレスのデコード動作の最後の半分が、時間的に、次の入力アドレスのデコード動作の最初の半分とオーバーラップし、それはさらなる入力アドレス２８，２６，３８，３６についても継続して行われる。図７におけるデコードされたアドレス信号Ｂに対する斜線の影線は、デコーダ４４₁及び４４₂及びバッファ４５₁及び４５₂が安定化するのに必要な時間を表わしている。図６のメモリにおいては、一つのデコードされたは、入力メモリアドレスをデコードするために、対応するバッファ４５_iを介しての遷移時間を包含するデコーダ４４_iによってかかる平均時間と等しいか又はそれを僅かに超えるものであるから、メモリアクセス時間は実効的にほぼ５０％だけ減少される。メモリアクセス時間における減少は、読取り及び書込みの両方の動作期間中に得られ、入力アドレス信号Ａがランダムな値で供給される。メモリアクセス時間における付加的な減少は、図６のメモリに１個又はそれ以上の付加的なデコードセグメント４０₁を設けることによって達成することが可能である。Ｍ個のデコードセグメント４０₁，４０₂,．．．，４０_Mを包含するように図６のメモリを修正することによって、平均メモリアクセス時間はそうでない場合における値の約Ｍ分の１、即ち１／Ｍへ減少される。そうすることにより、二進回路３４はＭ個の部分的レートクロック信号ＣＫＨ₁，ＣＫＨ₂,．．．，ＣＫＨ_Mを与えるＭ進回路で置換され、尚各部分的レートクロック信号ＣＫＨ_iのパルスは平均メモリアクセス時間のＭ分の１即ち１／Ｍと等しいか又はそれより僅かに大きい時間によって各隣接する部分的レートクロック信号ＣＫＨ_i-1及び／又はＣＫＭ個の制御信号Ｆ_iで置換され、その各々は、対応するデコードセグメント４０_i におけるデコード動作の完了期間中「１」にあり且つそうでない場合には「０」にある。Ｉ／Ｏ制御回路４６は書込み動作期間中に書込みデータＤＷをメモリデータＤＭへ変換させる場合に書込みデータＤＷを適切に整合させるためのＭ個の保持用レジスタが設けられている。図８は別の半導体メモリを示しており、その場合には、ランダムに変化する場合のある複数個のアドレスが本発明に基づいて同時的にデコードされて、読取り及び書込みの両方の動作期間中において実効的なメモリアクセス時間を減少させる。並列デコード技術を使用した図６のメモリと対比して、図８のメモリはシリアル即ち直列デコード技術を使用している。図８のメモリは直列メモリアドレス回路５０、メモリアレイ５１、読取り／書込み回路５２から構成されている。直列アドレス回路５０はＭ個の直列的に接続されているデコードセグメント５０₁, ５０₂,．．．，５０_Mで形成されている。図８のメモリにおいて存在する信号のうちのあるものの理想的な時間的変化を表わす波形を図９に示してある。入力メモリアドレス信号ＡはビットＡ₀−Ａ_n-1から構成されており、それはデコードセグメント５０₁ へ供給される。次に、ｉを１乃至Ｍの間の整数とすると、各デコードセグメント５０_iは入力アドレス信号Ａの各値の部分的なデコード動作を与える。そうする場合に、各デコードセグメント５０_iはセグメント出力アドレス信号Ｐ_iを発生する。セグメント入力アドレス信号として、各デコードセグメント５０_iは、最初のデコードセグメント５０₁を除いて、すぐ前のデコードセグメント５０_i-1からセグメント出力アドレス信号Ｐ_i-1を受取る。従って、各セグメント出力アドレス信号Ｐ_iは、最後のセグメント出力アドレス信号Ｐ_Mを除いて、入力アドレス信号Ａの部分的なデコード動作を与え、部分的なデコード動作の累積的な量がｉが増加するに従って増加する。最後のセグメントアドレス信号Ｐ_Mはメモリアレイ５１へ供給される完全にデコードされたメモリアドレス信号Ｂを構成する。各デコードセグメント５０_iは保持用レジスタ５３_iとデコーダ５４_iとから構成されている。保持用レジスタ５３_iはセグメント入力アドレスを格納し、それに関してデコーダ５４_iはデコード動作を実行してセグメント出力アドレスを発生する。デコーダ５４_iにおけるデコード動作は各逐次的に供給される入力メモリアドレスの部分的なデコード動作を構成する。より詳細に説明すると、クロック信号ＣＫが保持用レジスタ５３₁−５３_Mの全てへ供給される。各ＣＫパルスにおいて、アドレス信号Ａの値（即ち、入力メモリアドレス）が最初の保持用レジスタ５３₁内へロードされる。同様に、各ＣＫパルスにおいて、最初のデコードセグメント５０₁ を除いて、各デコードセグメント５０_iにおける保持用レジスタ５３_iが前のデコードセグメント５０_i-1からの出力アドレス信号Ｐ_i-1の値でロードされる。各保持用レジスタ５３_iは中間アドレス信号Ｓ_iを供給し、その値（セグメント入力アドレス）はデコーダ５４_iによってデコードされてセグメント出力アドレス信号Ｐ_iを発生する。クロックＣＫの周期は、図１の従来のメモリにおけるように単に一つの通常のデコーダが存在していた場合に必要とされる全体的なデコード時間のＭ分の１、即ち１／Ｍと等しいか又はそれよりも僅かに大きく選択される。このことは各デコーダ５４_iが全体的なメモリアドレスデコード動作の約Ｍ分の１、即ち１／Ｍを与えることを可能とする。Ｍ個のデコーダ５４_iが存在しているので、デコードセグメント５０₁−５０_Mは入力アドレス信号Ａの各値の完全なデコード動作を与える。「定常状態」デコード動作期間中に、各デコードセグメント５０_iは入力アドレス信号Ａの一つの値の部分的なデコード動作を実施し、一方各その他のデコードセグメント５０_iはアドレス信号Ａの別の値の部分的なデコード動作を実施する。従って、アドレス信号ＡのＭ個の値は定常状態動作期間中の任意の時間において同時的にデコード動作の種々の段階にある。最後のデコードセグメント５０_Mから供給されるデコードされたメモリアドレス信号Ｂは各ＣＫサイクル毎に一度アップデートされる。クロックＣＫの周期は全体的なデコード時間のＭ分の１、即ち１／Ｍに等しいか又はそれよりも僅かに大きいものであるから、平均的なデコード時間は図１のメモリにおけるデコーダ１１のような通常のデコーダによって必要とされるデコード時間の約Ｍ分の１、即ち１／Ｍへ減少される。アドレス回路５０のシリアル即ち直列的な配置は入力アドレス信号Ａの複数個の値の同時的なデコード動作を与え、それにより、実効的なメモリアクセス時間を、典型的に、そうでない場合の通常のメモリアクセス時間のＭ分の１、即ち１／Ｍの程度の値へ減少させる。減少されたメモリアクセス時間は、アドレス信号Ａがランダムな値が供給される読取り及び書込みの両方の動作期間中において得られる。メモリデータＤＭはメモリアレイ５１と読取り／書込み回路５２との間において転送される。読取り動作期間中に、メモリデータＤＭは入力アドレス信号Ａによってアドレスされた格納位置においてメモリアレイ５１から読出される。書込み動作期間中に、メモリデータＤＭはアドレス信号Ａによってアドレスされた格納位置においてメモリアレイ５１内に書込まれる。読取り／書込み回路５２はＩ／Ｏ制御回路５６、データ入力バッファ５７、データ出力バッファ５８、読取り／書込み制御論理５９から構成されている。コンポーネント５６−５９は、この場合には、Ｉ／Ｏ制御回路５６がクロック信号ＣＫを受取るという点を除いて、図１のメモリにおけるコンポーネント１６−１９と同様な形態であり且つ同様な動作を行う。書込み動作期間中におけるデータの適切なアライメント即ち整合のために、Ｉ／Ｏ制御回路５６はＭ個の保持用レジスタ（不図示）を有しており、それらを介して、書込みデータＤＷが通過されてメモリアレイ５１へ供給されるメモリデータＤＭへ変換され、即ち、デコードセグメント５０の数と同数の書込みデータＤＷ用の保持用レジスタが存在している。制御信号ＣＳ，ＷＥ，ＯＥは、同様に、適切な信号の整合のために保持用レジスタ（不図示）を介して進行する。図９は読取り及び書込みの両方の動作期間中にメモリ５１における格納位置をアドレスするために図８のメモリに対するアドレス信号Ａとしてどの様にして一連のランダムな入力メモリアドレスが供給されるかの一つの例を示している。図６のメモリに対する図７において上に与えたアドレスの例の場合におけるように、図８のメモリに対して図９において使用されるアドレスは図４のメモリに対して図５において使用されているものと同一である。図９は、Ｍが４である場合、即ち４個のデコード用セグメント５０１−５０４が存在している場合の例を示している。入力アドレス８がアドレス回路５０へ供給される期間中の最初のＣＫクロックパルスにおいて、入力アドレス８が保持用レジスタ５３₁内へロードされてデコーダ５４₁によって部分的なデコード動作を行って入力アドレス８の部分的にデコードされた値でセグメント出力アドレス信号Ｐ₁を発生する。次のＣＫパルスにおいて、入力アドレス８の部分的にデコードされた値が保持用レジスタ５３₂ 内へロードされデコーダ５４₂によって部分的にデコード動作を行い入力アドレス８の更に部分的にデコードした値でセグメント出力アドレス信号Ｐ2を発生する。同時的に、入力アドレス６がレジスタ５３₁内へロードされてデコーダ５４₁ によるデコード動作によって、入力アドレス６の部分的にデコードされた値で出力アドレス信号Ｐ₁を発生する。前述したプロセスは、デコーダ５４₁,５４₂,５４₃が入力アドレス１６，１８，６の部分的なデコード動作を与え、一方最後のデコーダ５４₄がメモリアレイ５１における格納位置８をアドレスするために第一入力アドレス８のデコード動作を完了する点に至るまで入力アドレス１８及び１６に関して逐次的に継続して行われる。図８のメモリは現在定常状態にある。入力アドレス２８がその後にレジスタ５３₁へ供給されてデコーダ５４₁によるデコード動作を行い、一方アドレス１６，１８，６の部分的にデコードされたものは同時的にデコーダ遅延の下方へ移動する。最後のデコーダ５４_Mはアドレス６のデコード動作を同時的に完了し且つ完全にデコードされたアドレスをメモリアレイ５１へ供給して格納位置６のアドレス動作を行う。このプロセスは、入力アドレス２６，３８，３６などが逐次的にデコードセグメント５０₁へ供給されながら継続して行われる。一つのアドレスのデコード動作がデコードセグメント５０₁において開始すると、４個のＣＫサイクル前にセグメント５０₁内へエンターされたアドレスのデコード動作は最後のセグメント５０₄において完了する。Ｍが４である場合の前の例においては、図１の従来のメモリにおいて入力アドレス信号Ａをデコードするために必要とされる全体的な時間は図８のメモリにおける４個のＣＫサイクルと等しいか又はそれよりも僅かに小さい。一つの完全にデコードされたアドレスが各ＣＫサイクル毎に供給されるので、デコード速度はランダムな入力メモリアドレスに対する読取り及び書込み動作の両方の期間中にほぼ４の係数だけ増加される。図８のメモリにおいて使用されているシリアル即ち直列的メモリ構成技術は図６のメモリにおいて使用したパラレル即ち並列的メモリ構成技術と結合させることが可能である。図１０は読取り及び書込みの両方の動作期間中に実効的なメモリアクセス時間を減少させるために本発明に従ってランダムに変化する場合のある複数個のアドレスを同時的にデコードする半導体メモリを製造するためにこれら二つの技術をどの様にして結合するかの一つの例を示している。図１０のメモリは、図８のメモリにおけるものと同様に配列されており且つ動作可能なデコードセグメント５０₁−５０_Mを有しているが、図１０におけるデコードセグメント５０₁は２個のデコードサブセグメント５０₁₁及び５０₁₂から構成されている点が異なっている。デコードサブセグメント５０₁₁は保持用レジスタ５３₁₁、デコーダ５４₁₁、サブセグメント出力バッファ５５₁₁を有しており、それらは、それぞれ、図６のメモリのデコードセグメント４０₁における入力レジスタ４３₁、デコーダ４４₁，セグメント出力バッファ４５₁に対応しており且つ同様な動作を行うものであるが、コンポーネント５３₁₁，５４₁₁，５５₁₁ はデコードサブセグメント５０₁₁へ供給された各入力メモリアドレス値の部分的デコード動作を与えるに過ぎないという点が異なっている。デコードサブセグメント５０₁₂は、同様に、保持用レジスタ５３₁₂、デコーダ５４₁₂、サブセグメント出力バッファ５５₁₂を有しており、それらは、それぞれ、図６のメモリのデコードセグメント４０₂における入力レジスタ４３₂、デコーダ４４₂、セグメント出力バッファ４５₂に対応しており且つそれらと同様な動作を行うが、コンポーネント５３₁₂，５４₁₂，５５₁₂はデコードサブセグメント５０₁₂へ供給された各入力メモリアドレス値の部分的なデコード動作を与えるに過ぎないという点が異なっている。入力メモリアドレスＡの交互の値が保持用レジスタ５３₁₁及び５３₁₂へ供給され、それらは対応するさらなるメモリアドレス信号Ｒ₁₁及びＲ₁₂を供給し、それらは、それぞれ図６のメモリ内のさらなるメモリアドレス信号Ｒ₁及びＲ₂に対応している。デコーダ５４₁₁ 及び５４₁₂はさらなるメモリアドレス信号Ｒ₁₁及びＲ₁₂を部分的にデコードして部分的にデコードされたメモリアドレス信号Ｕ₁₁及びＵ₁₂を発生し、それらは、それぞれ、図６のメモリにおけるデコードされたアドレス信号Ｕ₁及びＵ₂に対応している。バッファ５５₁₁及び５５₁₂は部分的にデコードされたアドレス信号Ｕ₁₁ 及びＵ₁₂を交互に通過させて部分的にデコードされたメモリアドレス信号Ｖ₁₁ 及びＶ₁₂を発生し、それらは、それぞれ、図６のメモリ内のデコードされたアドレス信号Ｖ₁及びＶ₂に対応している。セグメント出力メモリアドレス信号Ｐ₁が、どのバッファ５５₁₁及び５５₁₂がイネーブルされるかに依存して、部分的にデコードされたメモリアドレスＶ₁₁又はＶ₁₂の値で供給される。図１０のメモリは二進回路３４を有しており、それは半分のレートのクロックＣＫＨ₁及びＣＫＨ₂を発生し且つ保持用レジスタ５３₁₁及び５３₁₂及びバッファ５５₁₁及び５５₁₂へ供給するための制御信号Ｆ及び図１０のメモリは読取り／書込み回路５２／４２を有しており、それは、基本的には、読取り／書込み回路５２及び４２の合成したものを構成している。図１０のメモリにおいては、デコードセグメント５０₁が並列的に配列されている２個を超える数のこの様なデコードサブセグメントを有することが可能である。並列的に配列させた２個又はそれ以上のデコードサブセグメントとしてデコードセグメント５０₁を構成する代わりに、図１０のメモリ内のその他のデコードセグメントのうちの何れか、例えばデコードセグメント５０_Mに２個又はそれ以上のこの様なデコードサブセグメントを並列的に配列して設けることが可能である。又、２個又はそれ以上のデコードセグメント５０₁−５０_Mをその様に配列させることが可能である。本発明を特定の実施例を参照して説明したが、この説明は単に例示的な目的のためであって以下の請求の範囲における本発明の範囲を制限するものとして解釈されるべきものではない。例えば、図４及び６のメモリにおける二進回路３４は、反転されていないクロックＣＫに対して応答するように修正することが可能である。同様に、図８のメモリにおけるて応答すべく動作するように修正することが可能である。図６のメモリにおけるバッファ４５₁及び４５₂は一組の対のＡＮＤゲート及び対応する組の排他的ＯＲゲートで置換させることが可能である。従って、種々の修正例及び適用例は添付の請求の範囲に定義されるような本発明の範囲及び精神から逸脱することなしに当業者によってなされることが可能である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ (72)発明者チャン，エドワードシー．エム. アメリカ合衆国，カリフォルニア 94121, サンフランシスコ，トゥエンティーシクスアベニュー 863 (72)発明者チャン，デアードルエス. アメリカ合衆国，カリフォルニア 94121, サンフランシスコ，トゥエンティーシクスアベニュー 863 (72)発明者チャン，デレックエス. アメリカ合衆国，カリフォルニア 94121, サンフランシスコ，トゥエンティーシクスアベニュー 863

Claims

【特許請求の範囲】１．電子メモリにおいて、電子的に情報を格納するためのメモリアレイが設けられており、複数個の逐次的に供給される入力メモリアドレスをデコードして同複数個のそれぞれ対応するデコードされたメモリアドレスを発生するために前記メモリアレイ内の情報格納位置を逐次的にアドレスするアドレス手段が設けられており、各デコードされたメモリアドレスは前記格納位置のうちの一つを識別し、前記アドレス手段は直列的に配列された複数個のデコードセグメントを有しており、各デコードセグメントは全てのデコードセグメントが一体となって各入力メモリアドレスを完全にデコードして対応するデコードされたメモリアドレスを発生するように各入力メモリアドレスの一部をデコードし、各デコードセグメントは入力メモリアドレスのうちの一つを部分的にデコードすべく動作可能であり、一方各その他のデコードセグメントは入力メモリアドレスの異なる一つを部分的にデコードすべく同時的に動作可能である、メモリ。２．請求項１において、前記デコードセグメントが最初のデコードセグメント乃至最後のデコードセグメントとして逐次的に指定されており、各デコードセグメントが、セグメント入力アドレスを格納するための入力格納要素と、セグメント出力アドレスを発生するために前記セグメント入力アドレスに関してデコード動作を実施するデコーダと、を有しており、前記デコード動作が各入力メモリアドレスの部分的デコード動作を構成し、前記最初のデコードセグメント内に格納されているセグメント入力アドレスは逐次的に各入力メモリアドレスを構成し、前記最初のデコードセグメントの後の各デコードセグメント内に格納されているセグメント入力アドレスは前のデコードセグメントによって発生されたセグメント出力アドレスを構成し、最後のデコードセグメントによって発生されたセグメント出力アドレスは逐次的に各デコードされたメモリアドレスを構成する、メモリ。３．請求項２において、共通のクロック信号が入力格納要素へ供給されてセグメント入力アドレスをして入力格納要素内へロードさせるメモリ。４．請求項２において、前記デコードセグメントが同複数個の入力メモリアドレスの部分的なデコード動作を同時的に実施すべく動作可能であるメモリ。５．請求項１において、前記デコードセグメントのうちの少なくとも一つの特定したものが並列的に配列された複数個のデコードサブセグメントを有しており、各デコードサブセグメントは各その他のデコードサブセグメントから入力メモリアドレスのうちの異なる一つを逐次的に且つ部分的にデコード動作し、各特定したデコードセグメント内の各デコードサブセグメントは入力メモリアドレスのうちの一つを部分的にデコードすべく動作可能であり、一方その特定したデコードセグメント内の少なくとも一つのその他のデコードサブセグメントはその他の入力メモリアドレスのうちの一つを部分的にデコードするメモリ。６．請求項５において、各デコードサブセグメントが、セグメント入力アドレスを格納するための入力格納要素と、セグメント出力アドレスを発生するために前記セグメント入力アドレスに関してデコード動作を実施するデコーダと、を有しており、前記デコード動作がそのデコードサブセグメントを介して処理される各入力メモリアドレスの部分的デコード動作を構成し、前記セグメント入力アドレスは入力メモリアドレス又は入力メモリアドレスの部分的にデコードされたものを構成し、前記セグメント出力信号はデコードされたメモリアドレス又は入力メモリアドレスの部分的にデコードされたものを構成する、メモリ。７．電子メモリにおいて、情報を電子的に格納するためのメモリアレイが設けられており、複数個の逐次的に供給される入力メモリアドレスをデコードすることによって同複数個のそれぞれに対応するデコードされたメモリアドレスを発生させるために前記メモリアレイ内の情報格納位置を逐次的にアドレスするアドレス手段、を有しており、各デコードされたメモリアドレスは格納位置のうちの一つを識別し、前記アドレス手段は並列的に配列されている複数個のデコードセグメントを有しており、各デコードセグメントは各その他のデコードセグメントから入力メモリアドレスの異なるものを逐次的にデコードし、各デコードセグメントは入力メモリアドレスのうちの一つをデコードすべく動作可能であり一方少なくとも一つのその他のデコードセグメントはその他の入力メモリアドレスのうちの一つを同時的にデコードする、メモリ。８．請求項７において、各デコードセグメントが、そのデコードセグメントへ供給された各入力メモリアドレスを逐次的に格納するための入力格納要素と、対応するデコードされたメモリアドレスを発生するために前記入力格納要素内に格納されている各入力メモリアドレスを逐次的にデコードするデコーダと、を有しているメモリ。９．請求項８において、更に、デコードセグメントをしてメモリアレイに対しデコードされたメモリアドレスを逐次的に供給させるデコード制御信号を供給するためのデコード制御手段を有しているメモリ。１０．請求項９において、前記デコード制御信号が各入力格納要素へ供給された各入力メモリアドレスを各その他の入力格納要素へ供給された各入力メモリアドレスがそのその他の入力格納要素へロードされるのとは異なった時間においてその入力格納要素内にロードさせ、前記デコード制御信号は、各デコーダによって発生される各デコードされたメモリアドレスをして、各その他のデコーダによって発生される各デコードされたメモリアドレスがメモリアレイへ供給されるのとは異なった時間において前記メモリアレイへ供給させる、メモリ。１１．請求項１−１０のうちの何れかにおいて、更に、前記アドレス手段によって逐次的にアドレスされて前記メモリアレイ内へ情報を書込み且つそれから情報を読取るための入力／出力手段を有しているメモリ。１２．請求項１−１０のうちの何れかにおいて、前記逐次的に供給される入力メモリアドレスがランダムな値を有することが可能であるメモリ。１３．電子メモリにおいて、電子的に情報を格納するための複数個のメモリアレイが設けられており、各メモリアレイは各その他のメモリアレイ内に格納されるものと同一の情報を格納し、複数個の逐次的に供給される入力メモリアドレスをデコードすることによって同複数個のそれぞれ対応するデコードされたメモリアドレスを発生させるために前記メモリアレイ内の情報格納位置を逐次的にアドレスするアドレス手段が設けられており、各デコードされたメモリアドレスは前記メモリアレイの各々における１個の格納位置を識別し、前記アドレス手段は並列的に配列された同複数個のデコードセグメントを有しており、各デコードセグメントは入力メモリアドレスのうちで各その他のデコードセグメントとは異なる一つを逐次的にデコードしてメモリアレイの異なる対応するものに対してデコードしたメモリアドレスを発生し、各デコードセグメントは入力メモリアドレスのうちの一つをデコードすべく動作可能であり一方少なくとも一つのその他のデコードセグメントがその他の入力メモリアドレスのうちの一つを同時的にデコードする、メモリ。１４．請求項１３において、各デコードセグメントが、そのデコードセグメントへ供給される各入力メモリアドレスを逐次的に格納するための入力格納要素と、対応するデコードされたメモリアドレスを発生するために入力格納要素内に格納されている各入力メモリアドレスを逐次的にデコードするデコーダと、を有しているメモリ。１５．請求項１４において、更に、デコードセグメントをしてデコードされたメモリアドレスをメモリアレイへ逐次的に供給させる制御信号を供給する制御手段を有しているメモリ。１６．請求項１５において、前記制御信号が各入力格納要素へ供給される各入力メモリアドレスを、各その他の入力格納要素へ供給される各入力メモリアドレスがそのその他の入力格納要素へロードされるのとは異なった時間においてその入力格納要素へロードさせるメモリ。１７．請求項１３−１８のうちの何れかにおいて、更に、前記アドレス手段によって逐次的にアドレスされて前記メモリアレイから情報を読出す出力手段を有しているメモリ。１８．請求項１３−１８のうちの何れかにおいて、各メモリアレイがそのメモリのデコードセグメントによってアドレスされて読取りデータを供給し、前記メモリが、更に、前記メモリアレイの各々の読取りデータを逐次的に通過させるための選択手段を有しているメモリ。１９．請求項１３−１８のうちの何れかにおいて、前記逐次的に供給される入力メモリアドレスがランダムな値を有することが可能であるメモリ。２０．請求項１３−１８のうちの何れかにおいて、それぞれメモリアレイに対応している同複数個のモノリシック集積回路が設けられており、各メモリアレイ及び対応するデコードセグメント内のデコーダが対応する集積回路の一部であるメモリ。