JP2000517441A - ２つの機能的に並列接続されたプロセッサの作動装置 - Google Patents

Abstract

(57)【要約】 本発明は、周辺に対する唯一の出力信号を生成するための２つのプロセッサの並列作動を可能にする機能モジュールを介して接続される、唯一の計算機における２つのプロセッサの装置に関する。

Description

【発明の詳細な説明】 ２つの機能的に並列接続されたプロセッサの作動装置 本発明は、請求項１の上位概念に記載の２つの機能的に並列接続されたプロセ ッサの作動装置に関する。 この形式のプロセッサはデジタル計算機（＝コンピュータ）に使用される。こ の形式のコンピュータは一方において固定的にプログラミングされた制御自動装 置としてまたは任意にプログラミング可能な計算装置、大型計算機、ＰＣとして 存在する。 この種のコンピュータの主要構成要素は、入出力部、メモリおよびプロセッサ 、並びにクロック信号発生器である。 入出力部並びにメモリは通例、周辺部と称される。プロセッサでは、場合によ っては処理プロセッサと入出力プロセッサに関して区別される。今日普通のＰＣ では、処理プロセッサおよび入出力プロセッサは「プロセッサ」にまとめられて いる。にも拘わらず本発明は、例えば大型計算機の処理プロセッサおよび入出力 プロセッサのような個別プロセッサにも、ＰＣおよびホームコンピュータの今日 普通の「プロセッサ」にも関する。以下単にプロセッサと言うとき、上記の種々 のプロセッサが共に含まれる。周辺部の制御は、バス線路を介してプロセッサに よって行われる。プロセッ サの動作クロックは、クロック信号発生器によって前以て決められる。ここでは 連続的な時間信号列であり、それぞれの到来するクロック信号によってプロセッ サは前以て決められた演算を実施する。それ故にクロック信号の周波数は、プロ セッサの計算速度に対する直接的な尺度である。それ故にプロセッサの計算速度 はクロック信号発生器の周波数に関して、次の時間パルスが到着する前に、１つ の演算が終了するように、調整されるべきである。 プロセッサは高集積化された半導体回路であって、当然のことながら高度に精 密な製造においても一定程度の製造偏差を受けているものである。しかしこれに よりプロセッサのシーケンスの安全性が損なわれることはない。前以て決められ た製造偏差内で、プロセッサの機能安全性は、障害作用がシーケンス安全性を損 なわない限りは、常に得られている。 即ち、プロセッサは外部の障害作用によって機能障害を受ける可能性があると いう危険性がある。これらの障害は電界または磁界を通して外部からコンピュー タに入力結合されかつ高集積化されたプロセッサの導電部分、導電接続部に電圧 を誘起する作用をする。 誘起される電圧は統計学的に発生しかつクロックに無関係である。これらは障 害電流を引き起こす。これら障害電流は、プロセッサ内部の電流に重畳されかつ その際に予測できない誤機能を引き起こす。 それ故にこのような誘起された電圧は、プロセッサユニットからメモリモジュ ールに達する情報が歪みを受けることになるようにする可能性がある。 この歪みはコンピュータの出力データにおいて、所望しない結果を招来する。 伝送されるデータがプログラムステップを表すものであるとき、偶然中断されて いるかまたは別の、誤った個所において続行されるプログラムによって誤機能が 続くことが多い。この作用により新たに、プロセッサの所望しない動作が生じる 。 プロセッサ制御される機器のシーケンス安仝性を高めるために既に努力がなさ れてきている。ドイツ連邦共和国特許出願公開第２６１２１００号公報に記載の 装置では、２つの完全なプロセッサが並列接続されかつ２つの計算機の出力信号 が自己保持回路において相互に比較される。比較クロックの後に、次の有効な動 作クロックが到来する。 自己保持回路は１つの機能モジュールを形成し、ここで、２つのプロセッサの 生じている個々のその都度同名の出力信号が順次相互に比較される。このことは 、問い合わせシーケンスによって行われる。問い合わせシーケンスは、先行する 信号が検査された時に漸く、次の信号の問い合わせに移行する。いつでも、多数 の同名の信号がバス線路において検査されるべきであるので、個々の同名の信号 の順次の問い合わせは相当 の時間コストに結び付いている。全部の問い合わせシーケンスの実行後に漸く、 次の有効な時間クロックは、すべての同名の出力信号が一致したときにプロセッ サに伝送される。 従って、ドイツ連邦共和国特許出願公開第２６１２１００号公報では、２つの プロセッサの計算の進行状況は、先行する動作クロックの出力信号を一致につい て検査するために必要とされる（次のサイクルへの）引き渡し時間に依存してい る。 殊に、航空および宇宙飛行からの非常に高い安全性要求を有する用途に対する 別の慣用の解決法では、プロセッサ、メモリおよび入出力部から成る閉じられた ユニットとして計算機全体が考察される。その場合、このユニットが出力側に所 望しない結果を発生する可能性があることから出発している。それ故に、全体の 計算機は多重に、例えば３重または５重に設計されかつ各出力側は適当な調整素 子を介して、１つの計算機の１つの誤っているかもしれない結果が複数の別の計 算機の結果と一致されるように接続される。しかし計算機モジュールのこのよう な多重の設計は必ず、高いコストの原因になる。このようなコストは、特殊な個 別用途を除いてはいつでも容認されるとは限らない。にも拘わらず、高い安全性 要求を有する用途に対して、高められた障害安全性および改善されたシーケンス 安全性が所望される。 工業的な制御技術において、例えば機械制御部に対しておよび駆動技術におい て高い安全性要求を有するこの種の用途がある。そこでは、制御計算機の誤機能 は高い材料損傷を引き起こす可能性がある。しかし計算機の多重設計はしばしば 、コスト上の理由から問題にされない。それ故に、例えば最終遮断のような安全 性に重要な機能はしばしば、別個のハードウェアに、例えば外部のセンサ、スイ ッチおよびアクチュエータを介して設置されるが、これらに制御計算機はアクセ スするようにはなっていない。即ち、制御計算機の故障の際にも重要な遮断を実 施することができる。しかしこのような並列に設置される技術は、同様にしばし ば高いコストの原因となる。このコストは、計算機の本来所望される制御機能に 対するコストに対して付加的に消費されなければならない。更に、外部の付加装 置は機能性およびフレキシビリティを制限する。これらのために計算機はまさに 使用されるというのに。 更に、この形式で構想された遮断は、制御すべき機械の誤機能が発生しかつも はや元の状態に戻すことができなくなって漸く、プロセスに介入する。 それ故に、制御計算機にエラーが発生したにも拘わらず、材料上の損傷が妨げ られるように適時に実行中のプロセスを停止させるという課題も外部の付加装置 に相応しいものである。 それ故に、プロセスパラメータと計算機の場合によ り生じる誤機能との間の機能的な関係は、これらをこの形式に制御される非常時 停止制御によって適時に検出することができるように、予め解析されなければな らない。 それ故に、確率領域にあるすべての万一の場合を適時に検出することができて 、それから必要な非常時停止を実施することができるようにするためには、この 形式の装置の複雑さのために、多くの外部付加装置があることが前提条件である 。 本発明の課題は、公知の装置を、安全性要求が維持されていて同時に工業への 使用可能性が高めらている、高められたシーケンス安全性を有するプロセッサ回 路が得られるように改良することである。 この課題は、本発明によれば、請求項１の特徴部分に記載の構成によって解決 される。 本発明によれば、計算能力が損なわれず、しかも僅かなコストで計算機のシー ケンス安全性が過比例的に高められるという利点が得られる。 過比例的に高められるというのは、２つのプロセッサの同時の故障の確率は、 唯一のプロセッサだけの故障の確率より複数オーダ低いということに基づいてい る。 本発明は、任意の形式のプロセッサ、即ち入出力プロセッサ、処理プロセッサ 、数学的なコプロセッサにも使用することができるので、１つのコンピュータに おける所定の形式のプロセッサだけに意図的に高められたシーケンス安全性を備 えるようにすることができるという付加的な利点が得られる。 個々の例においてどんな形式のプロセッサが該当するかは、設計基準に基づい て決定することができる。本発明の方法は、如何なる場合も、その都度該当する プロセッサの形式に無関係である。 この利点は次のようにして実現される。即ち、相互に並列に唯一の計算機にお いて作動される２つの同じ構成のプロセッサをこれらのプロセッサと同時にタイ ミング制御される機能モジュールに接続し、この機能モジュールで、２つのプロ セッサの出力信号のシーケンス監視を、その都度同名の出力信号をその発生と同 時に比較することによって行いかつこれら出力信号を周辺に対して唯一の出力信 号にまとめるのである。 従って本発明にとって、２つのプロセッサが相互に並列に作動されることが重 要である。作動速度は、系全体に対する唯一の時間クロック発生器によって前以 て決められる。時間クロック発生器の時間クロック信号は並列に、ここから時間 的にずれている信号ＣＰＵクロック、アンチ・ジッタ、タイム・アウトが生成さ れるように処理される。 信号ＣＰＵクロックから、一方並びに他方のプロセッサは、その都度存在する 計算ステップを実施するための命令を受け取る。計算ステップから、前以て決め られた時間内に出力信号が結果的に生じる。出力信号はそれぞれのプロセッサに 属しているバス線路を介して機能モジュールに伝送される。そこで、同名である ２つの出力信号が前以て決められた許容偏差範囲内にあるかどうかが検査される 。この許容偏差範囲は製造に規定されて同じ構成のプロセッサにも生じるもので ある。 従って本発明にとって、同名の出力信号の検査がその発生と同時に行われるこ とが極めて重要である。本発明によれば、同じ信号レベルを有する同名の出力信 号がバス線路を介して出力されるその時間期間に同期して信号検査が可能である 。それから、２つの同じかつ同名の信号が存在する場合に、周辺に供給するため に使用されるものである制御信号が生成される。 このために、信号ＣＰＵクロックに対して時間的にずれている信号アンチ・ジ ッタおよびタイム・アウトが生成される。プロセッサから機能モジュールへの信 号走行遅延時間を考慮しかつ他方において部品許容偏差によって生じる、２つの プロセッサの出力信号間の時間ずれを考慮するために、この時間ずれは必要であ る。 信号「アンチ・ジッタ」は、時間クロック発生器の信号から生成される。それ ぞれの時間クロックは上昇側縁および下降側縁を有する信号を有しているので、 クロック信号の側縁上昇ないし側縁下降からその都度 １つの短いパルスが生成され、このパルスの走行遅延時間は、２つの連続する後 続の時間クロック間の時間間隔の極一部にすぎない。 これらの短いパルスから、ここで信号「アンチ・ジッタ」と称するパルス列が 生じる。 信号アンチ・ジッタのそれぞれのパルスは、プロセッサの同名の出力信号を同 一性について問い合わせるために使用される。従って、信号アンチ・ジッタのそ れぞれのパルスは、部品許容偏差により規定される時間ずれを考慮して、２つの プロセッサが同一の出力信号を有しているはずであるとき、一致検査をトリガし なければならない。 ２つのプロセッサの同名の信号がすべての部品許容偏差に規定された差異の経 過後最終的に同じであるはずの時点に、信号タイム・アウトのパルスによって、 一致がテストされる。この問い合わせにおいて、実際の信号レベル０または１に 無関係に、同名の期待される信号が同じでないことが検出されると、これにより 、指示信号「シーケンスエラー」がトリガされる。 それ故に、この形式の装置によって、プロセッサの部品許容偏差により規定さ れる時間ずれは単に２つの判断基準に従って実施することができる。第１の判断 基準は、時間ずれがまだ許容されるかどうかを検査する。これにより出力信号は 使用価値のあるものになることになる。第２の判断基準は必要に応じて、時間ず れがもはや許容されないかどうかを検査する。その場合タイム・アウト信号が有 効になりかつ相応のシーケンスエラーが指示される。 即ち、本発明によって、２つのプロセッサの動作クロックの期間に機能モジュ ールによって監視が行われることが特別重要である。この動作クロックの期間に ２つのプロセッサは完全な動作速度で作動することができる。このことは、出力 信号の監視を、２つのプロセッサの同名の信号が一致する信号レベルを有するま で行われるようにすることで可能になる。 ２つのプロセッサの同名の信号をＥＸＯＲゲートの入力側に加えると、ＥＸＯ Ｒゲートの出力側には、２つの入力側に一致する信号レベルが加わっている間は 信号「０」が現れる。 信号論理結合の所望の出力信号はＯＲゲートまたはＡＮＤゲートによって生成 される。その場合、出力信号は、先行するプロセッサの第１の出力信号の到来と 後からのプロセッサの出力信号の終わりとの間の時間間隔に該当する長さの間は 生じているはずである。特別な形態において、信号アンチ・ジッタは、２つのプ ロセッサが正常に機能している限り、プロセッサの出力信号の同じ信号レベルが いかなる場合もアンチ・ジッタ信号の２つの連続するクロックパルス内に発生す るはずであるような大きさの時間ずれを以てタイミング制御される。この場合、 出力信号の等しくないレベ ルは、これらがプロセッサの部品許容偏差外にある場合は直ちに認識される。そ れ故に、２つのプロセッサの１つの機能シーケンスにおけるエラーが認識される 。その理由は、アンチ・ジッタ信号のクロックパルス内には、同名の信号から同 じ信号レベルが期待されるからである。従って、出力信号の検査は、第１の段階 ＝アンチ・ジッタにおいて、プロセッサの出力信号が相互に電気的に減結合され かつ１つの検査信号に論理結合され、該検査信号が側縁信号（＝アンチ・ジッタ ）によってその前以て決められた時間がずれているクロックパルスにおいて標本 化されるようにして行うことができる。その際その都度標本化された検査信号は 次の標本化時点まで、出力メモリによって安定して検査信号のその都度最後の値 に保持されかつ安定して保持された信号が周辺に対する出力信号として利用され る。 電気的な減結合は、ＯＲゲートかまたはＡＮＤゲートを介して行うことができ る。 ＯＲゲートを使用する場合、バス信号線路の平均電流消費はＡＮＤゲートを使 用する場合よりも僅かである。 けれども、本発明にとって、ＡＮＤゲートも問題なく使用される。 第２の段階（＝タイム・アウト）において２つのプロセッサの出力信号は時間 同期して、既知の部品許容 偏差を考慮して出力信号の同じ信号レベルが存在しているはずである時点で一致 について問い合わされる。出力信号はそれぞれ対毎に存在しているので、出力信 号の只１つの対でも信号レベルに偏差がある場合、シーケンスエラー信号が出力 される。 このために、実施例が挙げられる。有利な実施例は、従属請求項に記載されて いる。次に本発明を実施例に基づいて詳細に説明する。 その際： 第１図は、本発明の第１の基本回路略図であり、 第２図は、部品許容偏差のため存在する時間ずれを補償するための機能を備えた 、第１図の機能モジュールの比較段の基本回路略図であり、 第３図は、出力信号の一致問い合わせが行われる、第１図の機能モジュールの比 較段の基本回路略図であり、 第４図は、クロックから時間クロック信号を調製するための装置のブロック略図 であり、 第５図は、１動作クロック期間の信号経過を示す線図である。 第１図には、従来のコンピュータの、本発明にとって重要な回路ユニットが図 示されている。ＣＰＵ１並びＣＰＵ２はそれぞれプロセッサを表している。それ ぞれのプロセッサは線路のまとめられたもの、所謂バス線路を介して機能モジュ ールＩに接続されている。 ２つのプロセッサＣＰＵ１およびＣＰＵ２は正確に同じタイプのものである。こ れらは同じ接続値を有しているが、製造に規定されて相異している。この差異は 部品許容偏差と称される。それぞれのプロセッサは所属のバス１ないしバス２を 有している。バス１ないしバス２とは、ＣＰＵ１ないしＣＰＵ２が従来のコンピ ュータの個別プロセッサである場合に、プロセッサＣＰＵ１ないしＣＰＵ２から 出てかつ周辺を制御するために設けられているはずであるすべての線路のまとめ られたものの謂いである。 バス１ないしバス２は、アドレスバス、データバスおよびコントロールバスを 含んでいる。 それ故に、第２のプロセッサおよび機能モジュールＩの他に、更にそれぞれの プロセッサに、本発明を実現するために別個のバスも配属されていなければなら ない。 機能モジュールＩは、バス１ないしバス２における信号をバスを介して周辺に 接続するために用いられる。別の機能において、機能モジュールＩは、制御信号 「ＣＰＵクロック」、「アンチ・ジッタ」および「タイム・アウト」を生成する ための回路ユニットを含んでいる。これらについては第４図に基づいて更に詳細 に説明する。 機能モジュールの出力側は、周辺を、即ち従来のコンピュータの場合は唯一の プロセッサを介して制御さ れるすべての部品、またはデータを蓄積する、とりわけメモリ、入出力部を制御 するバスを介して実現される。 この場合、周辺は、従来技術とは異なって、プロセッサによってではなくて、 ２つのプロセッサの出力信号から論理結合された出力信号によって制御されるこ とは勿論である。 時間クロック発生器ＣＧＥＮは系全体に対する時間クロックを前以て決める。 これには、殊に、時間クロック信号、即ちＣＰＵクロック、アンチ・ジッタおよ びタイム・アウトが挙げられるが、これらは相互に時間がずれている。 １および２を有する番号は意味を持つ段階付けではないことを指摘しておく。 ２つのプロセッサまたは番号付けは機能を変更することなく交換可能である。付 加的に、本発明の装置によって、２より多くのプロセッサを並列および同時に難 なく作動させることもできる。並列作動されるプロセッサの数は原理的には制限 されていない。 バス、即ち機能モジュールＩから出ているすべての線路のまとめられたものを 介して、周辺は、制御信号があたかも個別プロセッサから到来するかのように制 御される。それ故にバスを介して、ＣＰＵ１およびＣＰＵ２の論理結合された信 号だけが案内される。 時間クロック発生器ＣＧＥＮは系全体を制御するた めに時間クロック信号「クロック」を送出する。例えば、個別プロセッサに対す る普通の時間クロック発生器である。時間クロック信号クロックは、遅延素子を 介して、信号ＣＰＵクロック、アンチ・ジッタおよびタイム・アウトが生じるよ うに、調製される。この点については、第４図に基づいて一層詳しく説明する。 別の方法において、時間のずれている信号は計数器および分周器を介して生成さ れる。これらは高周波クロックによってその都度前以て決められたクロック数の ダウンカウントによっておよび場合によっては２つのクロック信号間の時間間隔 の分割によって信号ＣＰＵクロック、アンチ・ジッタおよびタイム・アウトを生 成する。 その際信号ＣＰＵクロックは、２つのプロセッサＣＰＵ１およびＣＰＵ２を作 動する時間クロックである。２つのプロセッサは並列に唯一の信号ＣＰＵクロッ クによって、あたかもそれらが個別プロセッサであるかのように動作する。 信号「アンチ・ジッタ」は、機能モジュールＩを制御するための、殊に、「信 号論理結合」と言いかつ第２図に基づいて更に詳細に説明する、比較段の部分を 制御するための信号である。この信号アンチ・ジッタは、２つのプロセッサ間の 部品許容偏差によって回避できずに存在している可能性がある、バス１およびバ ス２における同名の信号の時間特性における差異を補 償する。更に、信号アンチ・ジッタは、出力メモリを制御するために用いられる 。 信号「タイム・アウト」は、ここでは同様に機能モジュールＩに集積されてい る、「信号一致？」（第３図）と言う、比較段の部分を制御するために用いられ る。 この信号タイム・アウトは、バス１およびバス２におけるすべての同名の信号 が同じであるはずである時点を指示する。そうでない場合には、信号「シーケン スエラー」が生成される時点が決められている。これに関連して、出力メモリに 、エラー状態を記憶するように指令することができる。 信号「シーケンスエラー」は、２つのプロセッサの同期していない特性を知ら しめるために用いられる。この信号はエラー除去措置を、例えば系リセットのよ うな外部回路ユニットによって起動するかまたは計算機系を安定して引き続き作 動させるために、診断ソフトウェアによって処理することもできる。 図には、モジュールおよび線路は一般的に同じに示されている。 第２図には、機能モジュールＩ内の比較段の装置が示されている。ここでは、 ２つのプロセッサの出力信号の部品許容偏差に規定された時間ずれが補償されか つ出力信号が周辺に対して使用可能な唯一の出力信号に論理結合される。 バス１およびバス２における信号は、ここで全部でＮ個の個別信号に分割され 、分かり易くするために、番号１，２およびＮが記されている。 その際数Ｎは、１つのバスに対して並列に必要な信号の数を特徴付けている。 それは例えば、２４Ｋｂｙｔｅを有する市販の８ビットプロセッサに対して、デ ータバスに対するアドレス空間Ｎ＝８およびアドレスバスに対するＮ＝１６であ る。「同名の信号」という言い方は、例えば「バス１の信号１」と「バス２の信 号１」の同名性、即ち通例は同じ機能が期待される２つのプロセッサの信号を意 味している。 バス１ないしバス２から到来する信号は比較段「信号論理結合」において、そ の都度２つの同名の信号がＯＲゲートを介してまとめられるように、分割される 。ここで、ＣＰＵ１およびＣＰＵ２の出力の減結合が行われる。というのは、信 号は必ずしも正確に同時には現れるとは限らないからである。 確かに出力の減結合は「ＡＮＤゲート」を介しても実施される。しかしＯＲゲ ートは、ＡＮＤゲートに比べて、バスの振動線路の平均電流消費が低下するとい う特別な利点を提供する。というのは、通例、抵抗または電流源はそれぞれの信 号線路のターミネータとして正の給電電圧に接続され、その電流は低いレベルの 場合に高いレベルの場合より高いからである。低いレベルは、信号が論理０をと るとき存在しかつ信号が論 理１をとるとき高いレベルが存在するので、統計学的に存在する平均信号時間を 考慮するとＯＲゲートのより低い電流消費という結果になるからである。 即ち、ＯＲゲートでは出力は、ＡＮＤゲートの場合よりも、統計学的な平均に おいてレベル論理１に比較的長く、即ち電流消費が比較的僅かであるという状態 にある。プロセッサが正常に動作している限り、所定の時点において、同名の信 号の一致が存在しているはずである。この時点において、バス１およびバス２の 信号は１つのバス信号に論理結合されるようになっており、この信号が引き続い て制御される周辺に対する制御信号として用いられる。この制御信号は出力メモ リによって、これが信号アンチ・ジッタによって制御されることによって安定し て保持される。 ＯＲゲートの出力信号は、２つのプロセッサの同名の信号が一致する信号レベ ルを有している程度に長く生じているので、時間のずれた信号アンチ・ジッタに よって、殊に信号アンチ・ジッタの最初に発生するパルスにおいて、ＯＲゲート からの出力の信号レベルを検査することができる。信号アンチ・レベルの第２の パルスは確かに、ＯＲゲートの出力が本来の信号レベルに保持される間の時間の 外にある。それ故に、信号アンチ・ジッタの第２のパルスの時点における変化し た信号レベルを検出すべきである。 ＯＲゲートからの信号がその時までに変化したとき は、この信号は利用可能な出力信号としてバスを介して周辺に送出することがで きる。 そうでない場合には、信号タイム・アウトが第３図に示されているように処理 される。 このために第３図には、機能モジュールＩ内の比較段「信号一致？」の配置構 成が示されており、ここで２つのプロセッサＣＰＵ１およびＣＰＵ２の出力信号 は、周知の部品許容偏差を考慮してそれぞれの信号対に同じ信号レベルが存在し ているはずである時点で一致について問い合わされる。信号レベル偏差が出力信 号の対内だけでもあるときは、シーケンスエラーが出力される。母線信号バス１ およびバス２はここでも個別信号、全部でＮ個に分割され、ここでも分かり易く するために、１，２およびＮだけが示されている。 その都度バス１ないしバス２の２つの同名の信号は、ＥＸＯＲゲートを介して まとめられる。このＥＸＯＲゲートにおいて、ＣＰＵ１およびＣＰＵ２の出力の 比較が行われる。 所定の時点ですべての同名の信号の一致が生じているはずである。 このことを検出するために、個々のＥＸＯＲゲートにおいて比較されるすべて の信号はそれから共通のＯＲゲートによって検査される。というのは、検査され る信号のいずれかのたった１つの偏差でも、シーケンスエラーを指示するように するからである。その場合 検査の時点で、出力メモリを作動させるための信号タイム・アウトが出力される 。後置接続されているＯＲゲートの結果生じる出力信号は、期待される、通例存 在するエラーのない場合には論理０またはローまたは非活性状態になるはずであ る。この時点ですべての信号の一致が達成されなかったときには、出力信号は論 理１またはハイまたは活性状態である。その結果シーケンスエラーが存在する。 この出力信号は、例えば系のリセットを発生するために、外部の回路ユニットに よって評価することができる。 この機能の論理結合は、実質的にクロック生成に依存している。一方において 、このために必要とされる時間のずれたクロックは計数器および分周器の適当な 回路によって実現される。第４図には、ここでは遅延素子を用いたクロック生成 の形態が示されている。機能モジュールＩの構成部分は第４図に示されていると おりの形式の時間同期モジュールである。到来する時間クロック信号は、４つの 種々の遅延素子Ｄ１〜Ｄ４に分割される。これらの遅延素子は入力信号クロック を変化せずに受信するが、固定の時間的な遅延を以てそれぞれの出力側にて送出 する。即ち、時間同期モジュールにおいて、到来する時間クロック信号クロック は遅延素子Ｄ１を介してプロセッサクロック信号ＣＰＵクロックと、遅延素子Ｄ ２およびＤ３を介して論理結合信号「アンチ・ジッタ」と、遅延素子Ｄ４を介し て信号タイム・アウトとに変化される。 信号タイム・アウトは、シーケンスエラー時間信号に対するサンプリング信号 である。 遅延素子Ｄ２ないしＤ４は単安定マルチバイブレータＭ２ないしＭ４を制御す る。単安定マルチバイブレータＭ２ないしＭ４は、入力信号の側縁の時点から前 以て決められた長さの出力パルスを生成するそれぞれ異なった単安定マルチバイ ブレータである。単安定マルチバイブレータＭ２は上昇側縁に応動し、単安定マ ルチバイブレータＭ３は下降側縁に応動し、単安定マルチバイブレータＭ４は特 定する必要はない。 その際、遅延素子による遅延が、信号ＣＰＵクロックを生成するための信号ク ロックが、別の信号評価、即ちアンチ・ジッタおよびタイム・アウトの走行遅延 時間が補償されるように遅延されるように前以て決められることが重要である。 到来する信号クロックは、正および負の側縁を有している。このことから、単 安定マルチバイブレータＭ２を介して信号クロックの正の側縁において第１の短 いパルスが生成される。このパルスは、プロセッサ信号の走行遅延時間に比べて 非常に短い。信号クロックの負の側縁から、単安定マルチバイブレータＭ３を介 して同様に短いパルスが生成される。信号アンチ・ジッタの２つのパルスは、バ ス１およびバス２からの同名の線路が同じ状態になっているはずであり、かつこ れら信号が周辺に線路バスを介して供給されなければならない時点を特徴付ける 。 信号タイム・アウトは、信号アンチ・ジッタの第２のパルス（信号クロックの 下降側縁）後の、同名の線路の信号が一致について問い合わされて、不一致の場 合には信号「シーケンスエラー」を生成する時点を特徴付ける。このために、第 ５図には、バス１およびバス２の線路１におけるアドレス信号の例に基づいた信 号が示されている。アドレス信号は、バス１，１ないしバス２，１によって表さ れている。最も重要な時点は下に数字１ないし８によって特徴付けられている。 信号レベルローおよびハイは、「０」および「１」によって示されている。 時点１において、ＣＰＵのランダムに多少早い信号が０に移行する。 時点２において、ＣＰＵのランダムに多少遅い信号が０に移行する。 第２図のＯＲゲートに出力信号０が現れ、この信号は、信号バス１，１および バス２，１が同じ０である時間領域の間、生じている。この時間間隔は時点２と 時点５との間のある。ＯＲゲートの出力信号はこの時間間隔の間、バス１および バス２の２つの同名の信号から形成される。バス１およびバス２の出力信号の一 致が存在しているので、第２図のＯＲゲートの出力信号はバスを介して信号０と して出力メモリにファイル することができる。この出力メモリの出力信号は、バス１およびバス２の線路１ における信号から結合されている、アドレス信号の、数ナノ秒だけずれている安 定したイメージを表すものであり、かつ時点３から時点６まで続いている。それ は、バスの線路１を介して周辺を制御するのに適している信号バス、１である。 信号０がバス、１を介して出力メモリに伝送される時点は、信号アンチ・ジッ タの第１の短いパルスの始めと一致する。それは、信号アンチ・ジッタの第２の 短いパルスが始めるまで保持される。 その間に存在する時間間隔において、時点４において始まって、信号タイム・ アウトによって第１のサンプリングが行われる。この瞬間、信号バス１，１並び にバス２，１間の一致が成り立っている。 従って、シーケンスエラーは存在していない。 時点５において、ＯＲゲートはその出力側に使用可能な信号を呈する。という のは、ＣＰＵ１の多少早く始まった信号が今や１に移行するからである。 この信号１は時点６において第２図の出力メモリに記憶される。時点６は、信 号アンチ・ジッタの第２のパルスの始めと一致する。この時点において、信号バ ス１，１ないしバス２，１の１つが既に論理１に移行しているので、信号バス１ ，１ないしバス２，１の他方に対しもこのことはまもなく期待することができる 。このことはここでは時点７に生じる。この時点にお いて、ＣＰＵ２の個々ではランダムに遅れた信号も論理１にある。勿論この時点 は、例えばシーケンスエラーに関してのみ重要である。この時点は信号タイム／ アウトの出現（時点８）の前に生じるはずであるので、時点８においてランダム に遅れているプロセッサ（ここではＣＰＵ２）がまだ論理１に移行していないと きは、シーケンスエラーが存在する。 正常な作動時には、時点７が時点８の前に存在していることが保証されている はずである。即ち、時点８において、信号タイム・アウトによって第２のサンプ リングが行われる。ここで再び、同名の信号の一致が生じている。シーケンスエ ラーは存在していない。 しかし線路バス２，１がまだ状態論理０にあれば、この時点での信号バス１， １との不一致が信号「シーケンスエラー」を生成することになる。 詳しく説明していない出力メモリはそれぞれ、市販の、側縁制御されるＤフリ ップフロップである。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年５月２８日（１９９８．５．２８） 【補正内容】 請求の範囲 １．それぞれが時間クロックで制御される（ＣＰＵクロック）、周知の、製造 に規定される部品許容偏差を有する２つの機能的に並列接続されたプロセッサ（ ＣＰＵ１，ＣＰＵ２）を作動するための装置であって、２つのプロセッサ（ＣＰ Ｕ１，ＣＰＵ２）は共通の時計（ＣＧＥＮ）を介してタイミング制御されかつ該 ２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）は同期してタイミング制御され、かつ その２つの出力信号（バス１，１…Ｎないしバス２，１…Ｎ）は１つの機能モジ ュール（Ｉ）に供給され、該機能モジュールにおいて、２つのプロセッサ（ＣＰ Ｕ１，ＣＰＵ２）の出力信号（バス１，１…Ｎないしバス２，１…Ｎ）の部品許 容偏差に規定された時間ずれが補償されかつ唯一の制御のために使用される形式 のものにおいて、 前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）は唯一の計算機において相互に並 列に作動され、かつこのために 系全体に対する唯一の時間クロック発生器（ＣＧＥＮ）の時間クロック（クロッ ク）から、その時間クロック信号の並列な調製を介して、これとはそれぞれ時間 のずれた３つの信号が生成され、そのうちの１つは信号ＣＰＵクロックであり、 別の１つはバス１およびバス２における同名の信号の時間特性における差異を補 償するために用いられ（信号アンチ・ジッタ）かつもう１つ別の１つは、バス１ および２におけるすべての同名の信号が同一であるはずである時点を指示し（信 号タイム・アウト）かつ 前記機能モジュール（Ｉ）には、

Claims (1)

1. 【特許請求の範囲】 １．それぞれが時間クロックで制御される（ＣＰＵクロック）、周知の、製造 に規定される部品許容偏差を有する２つの機能的に並列接続されたプロセッサ（ ＣＰＵ１，ＣＰＵ２）を作動するための装置であって、２つのプロセッサ（ＣＰ Ｕ１，ＣＰＵ２）は共通の時計（ＣＧＥＮ）を介してタイミング制御されかつ該 ２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）は同期してタイミング制御され、かつ その２つの出力信号（バス１，１…Ｎないしバス２，１…Ｎ）は１つの機能モジ ュール（Ｉ）に供給され、該機能モジュールにおいて、２つのプロセッサ（ＣＰ Ｕ１，ＣＰＵ２）の出力信号（バス１，１…Ｎないしバス２，１…Ｎ）の部品許 容偏差に規定された時間ずれが補償されかつ唯一の制御のために使用される形式 のものにおいて、 前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）は唯一の計算機において相互に並 列に作動され、かつこのために 系全体に対する唯一の時間クロック発生器（ＣＧＥＮ）の時間クロック（クロッ ク）から、その時間クロック信号の並列な調製を介して、その都度時間のずれた 信号ＣＰＵクロック、アンチ・ジッタ、タイム・アウトが生成されかつ 前記機能モジュール（Ｉ）には、並列だが、時間のず れている信号である前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）の出力信号（ バス１，１…Ｎないしバス２，１…Ｎ）に付加的に、アンチ・ジッタ、タイム・ アウトが供給され、かつ 部品許容偏差に規定された時間ずれの補償によって同時に、 前記出力信号（バス１，１…Ｎないしバス２，１…Ｎ）の、前記計算機の周辺に 対して唯一の利用可能な出力信号（バス、１…Ｎ）への論理結合が行われる ことを特徴とする装置。 ２．前記機能モジュールは部品許容偏差に規定された時間ずれの２つの評価を 実施しかつその場合評価は、 一方において判断基準： ａ．時間ずれはまだ許容されかつ利用可能でありかつ他方において判断基準： ｂ．時間ずれはもはや許容されない に従って実施される 請求項１記載の装置。 ３．前記機能モジュールによる監視は、前記２つのプロセッサ（ＣＰＵ１，Ｃ ＰＵ２）が全動作速度で作動される、プロセッサ（ＣＰＵ１，ＣＰＵ２）の動作 クロックの期間に行われ、かつ該監視は、２つのプロセッサ（ＣＰＵ１，ＣＰＵ ２）の同名の信号が一致する信号レベル（論理０．論理１）を有している間行わ れる 請求項１記載の装置。 ４．前記機能モジュールは、２つの時間クロックパルスの間で、 前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）の出力信号の同じレベルが部品許 容偏差内で期待される時間ずれを以てタイミングをとられかつその際にこの時間 のずれたクロックパルスは前記出力信号（バス１…Ｎ）の生成のために用いられ 、かつ 場合によって前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）の、その部品許容偏 差外のレベルの不一致が生じた場合にはそれはエラーとしてマークされる 請求項２または３記載の装置。 ５．前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）の前記出力信号（バス１， １…Ｎ、バス２，１…Ｎ）は電気的に相互に減結合されかつ１つの検査信号（Ｏ Ｒ）に論理結合され、該検査信号は側縁信号（アンチ・ジッタ）によって前以て 決められたずれた時点（３，６）においてサンプリングされ、その際その都度サ ンプリングされた検査信号は次のサンプリング時点（６）まで出力メモリによっ て安定してその都度最後の、検査信号（ＯＲ）の値に保持され、かつ該安定に保 持された信号は周辺に対する利用可能と評価された唯一の出力信号（バス、１… Ｎ）である 請求項１から４までのいずれか１項記載の装置。 ６．前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）の前記出力信号（バス１， １…Ｎ、ないしバス２，１…Ｎ）はＯＲゲートによって減結合される 請求項５記載の装置。 ７．前記２つのプロセッサ（ＣＰＵ１，ＣＰＵ２）の前記出力信号（バス１， １…Ｎ、ないしバス２，１…Ｎ）は、既知の部品許容偏差を考慮して、それぞれ の信号対（バス１，１、バス２，１；バス１，２、バス２，２；バス１，Ｎ、バ ス２，Ｎ）における同じ信号レベル（論理０，論理１）が存在しているはずであ る時点（４，８）において一致について問い合わされ、かつ信号レベルに偏差が ある場合、出力信号の対内だけでもシーケンスエラーが出力される 請求項１から４までのいずれか１項記載の装置。 ８．前記一致問い合わせは、ＥＸＯＲゲートにおいて行われる 請求項７記載の装置。 ９．前記一致問い合わせは、２つのプロセッサの１つの動作クロックの終了後 にその都度行われる 請求項７および８記載の装置。 10．時間同期モジュールにおいて、到来する時間信号（クロック）はその都度 時間ずれてプロセッサクロック信号（ＣＰＵクロック）並びに論理結合信号（ア ンチ・ジッタ）並びに場合によってはシーケンスエラー時間信号（タイム・アウ ト）に調製される 請求項１から９までのいずれか１項記載の装置。 11．前記信号調製は相互に並列な遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４）を介し て行われ、該遅延素子には並列に、前記到来する時間信号（クロック）が供給さ れる 請求項１０記載の装置。 12．前記信号調製は計数器およびデコーダを用いて高周波の時間クロック信号 から行われる 請求項１０記載の装置。 13．信号アンチ・ジッタは２つの遅延素子（Ｄ２，Ｄ３）の出力から生成され 、該遅延素子の第１（Ｄ２）は上昇側縁に応動する単安定マルチバイブレータ（ Ｍ２）を介して、また該遅延素子の第２（Ｄ３）は下降側縁に応動する単安定マ ルチバイブレータ（Ｍ２）を介してそれぞれ短いパルスを生成する 請求項１１記載の装置。