JP2001077832A - プロトコル処理装置及びａｔｍセル格納方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はＶＣ多重されたＡＴＭセルを伝送す
るネットワークの中継などを行う場合に装置全体の処理
速度を改善するとともにメモリに使用効率を改善可能な
プロトコル処理装置及びＡＴＭセル格納方法を提供する
ことを目的とする。 【解決手段】 ＡＴＭフレーマ１１０及びＶＣ分離モジ
ュール１３０を備える通信信号入出力手段１００とＡＴ
Ｍセル格納メモリ２０１及びＡＴＭセル情報抽出モジュ
ール２０２を備えるＡＴＭセル処理手段２００と上位ヘ
ッダ格納メモリ３０１及び上位ヘッダ情報抽出モジュー
ル３０２を備える上位ヘッダ処理手段３００とを直列に
並べて接続し前記通信信号入出力手段１００，ＡＴＭセ
ル処理手段２００，上位ヘッダ処理手段３００にそれぞ
れ独立して動作する制御手段を設けたことを特徴とする
プロトコル処理装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ（非同期転
送モード）セルを伝送するネットワークの中継などに利
用されるシステムに利用可能なプロトコル処理装置及び
ＡＴＭセル格納方法に関する。

【０００２】

【従来の技術】ＡＴＭセルを伝送するネットワークの中
継に用いられる装置の従来技術としては、例えば特開平
９−９８１８９号公報や特開平１１−４２２６号公報が
知られている。特開平９−９８１８９号公報において
は、パケットの先頭セルからネットワーク層のプロトコ
ルヘッダを抽出し、１つのパケットの全てのセルが到着
する前にそのパケットのルーティングに必要な情報を抽
出することを提案している。

【０００３】また、特開平１１−４２２６号公報におい
ては、ＡＡＬレイヤの処理モジュールを複数設けてその
処理を並列化することを提案している。

【０００４】

【発明が解決しようとする課題】しかしながら、特開平
９−９８１８９号公報のように単一のプロセッサを用い
て処理する場合には、全てのレイヤの処理を順番に行う
ことになるので、装置全体の処理速度の改善は期待でき
ない。

【０００５】また、ＴＣＰ／ＩＰ（Transmission Contr
ol Protocol／Internet Protocol）のような上位レイヤ
の様々な情報の参照や変更を行う場合には各パケットに
含まれる複数のＡＴＭセルをアクセスする必要があるの
で、特開平９−９８１８９号公報の技術は適用できな
い。複数のＶＣ（バーチャルチャネル）が多重された状
態で伝送される環境では、順次に受信されるＡＴＭセル
をＶＣ毎に分離してメモリに蓄積する必要がある。特開
平９−９８１８９号公報のように、配列として確保した
メモリにＡＴＭセルを蓄積する場合には、それぞれのＶ
Ｃ毎に予め受信したＡＴＭセル群を保存するための領域
を確保しなければならない。従って、実際に受信してい
ないＡＴＭセルについてもメモリを確保しておくことに
なるので、メモリの使用効率が悪い。

【０００６】本発明は、ＶＣ多重されたＡＴＭセルを伝
送するネットワークの中継などを行う場合に、装置全体
の処理速度を改善するとともにメモリに使用効率を改善
可能なプロトコル処理装置及びＡＴＭセル格納方法を提
供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１のプロトコル処
理装置は、複数のバーチャルチャネルを形成可能な伝送
路に接続され該伝送路に対してＡＴＭセルの入力及び出
力を行うＡＴＭフレーマと、前記ＡＴＭフレーマが伝送
路から入力したＡＴＭセルをバーチャルチャネル毎に分
離するＶＣ分離モジュールと、前記ＡＴＭフレーマが伝
送路から入力したＡＴＭセルを格納するためのＡＴＭセ
ル格納メモリと、前記ＡＴＭセル格納メモリに転送され
たＡＴＭセルから情報を抽出するＡＴＭセル情報抽出モ
ジュールと、前記ＡＴＭフレーマが伝送路から入力した
ＡＴＭセルの少なくともペイロードの情報を格納するた
めの上位ヘッダ格納メモリと、前記上位ヘッダ格納メモ
リに転送されたＡＴＭセルから前記ＡＴＭセル情報抽出
モジュールの処理する階層よりも上位階層のプロトコル
に関するヘッダ情報の抽出及び修正を行う上位ヘッダ情
報抽出モジュールとを設けるとともに、前記ＡＴＭフレ
ーマ及びＶＣ分離モジュールを備える通信信号入出力手
段と、前記ＡＴＭセル格納メモリ及びＡＴＭセル情報抽
出モジュールを備えるＡＴＭセル処理手段と、前記上位
ヘッダ格納メモリ及び上位ヘッダ情報抽出モジュールを
備える上位ヘッダ処理手段とを直列に並べて接続し、前
記通信信号入出力手段，ＡＴＭセル処理手段，上位ヘッ
ダ処理手段にそれぞれ独立して動作する制御手段を設け
たことを特徴とする。

【０００８】通信信号入出力手段は、ＡＴＭセルの入出
力及びＶＣの分離を行う。ＡＴＭセル処理手段は、ＡＴ
Ｍセル毎に情報の抽出を行う。上位ヘッダ処理手段は、
例えばＴＣＰ，ＩＰのような上位レイヤのプロトコルに
関する情報の抽出や修正を行う。請求項１においては、
直列に接続された前記通信信号入出力手段，ＡＴＭセル
処理手段，上位ヘッダ処理手段がそれぞれ独立して動作
するので、全体の処理をパイプライン化することができ
る。すなわち、各処理装置が必要な情報がそろった時点
で次の処理装置に情報を転送することにより、複数の処
理装置（通信信号入出力手段，ＡＴＭセル処理手段，上
位ヘッダ処理手段）が最適なタイミングで並行して処理
を実行することができる。その結果、装置全体の処理が
高速化される。

【０００９】請求項２は、請求項１のプロトコル処理装
置において、前記ＡＴＭフレーマが受信したＡＴＭセル
を前記ＡＴＭセル格納メモリに対して転送する場合に
は、入力されたＡＴＭセルのバーチャルチャネルが変化
しない限り、予め定めた数の複数のＡＴＭセルが前記Ａ
ＴＭフレーマに蓄積されるまで待機してから蓄積された
複数のＡＴＭセルを連続的に転送する転送制御手段を設
けたことを特徴とする。

【００１０】例えばメモリ間の高速データ転送を実現す
るためにＤＭＡ（ダイレクトメモリアクセス）を採用す
る場合には、転送の度にＤＭＡ制御の初期化を行う必要
があるので、ＡＴＭセルを受信する度に転送を行うとＤ
ＭＡの初期化のために転送の遅延が発生する。請求項２
では、複数のＡＴＭセルが前記ＡＴＭフレーマに蓄積さ
れるまで待機してから蓄積された複数のＡＴＭセルを連
続的に転送するので、転送の遅延時間を短縮できる。但
し、入力されたＡＴＭセルのバーチャルチャネルが変化
した場合には、予め定めた数のＡＴＭセルが蓄積される
前であっても転送を開始する。これにより、バーチャル
チャネル毎にＡＴＭセルを分離して蓄積することができ
る。

【００１１】請求項３は、請求項１のプロトコル処理装
置において、互いに独立した複数の上位ヘッダ処理手段
を前記ＡＴＭセル処理手段に接続するとともに、前記Ａ
ＴＭセル処理手段に入力された各ＡＴＭセルが属するバ
ーチャルチャネルの違いに応じてＡＴＭセルの転送先の
上位ヘッダ処理手段を切り替え、複数のバーチャルチャ
ネルに属するＡＴＭセルを複数の上位ヘッダ処理手段で
並列的に処理することを特徴とする。

【００１２】請求項３によれば、ＶＣ多重された複数パ
ケットのＡＴＭセルが混在して受信される場合に、ＶＣ
毎に互いに独立した上位ヘッダ処理手段で並列的に処理
を実行できるので、それぞれのパケットを高速処理でき
る。

【００１３】請求項４は、請求項１のプロトコル処理装
置において、それぞれが少なくともプログラムを実行す
るプロセッサ，プログラムメモリ，ダイレクトメモリア
クセス制御回路，プログラマブルゲートアレイ，バスイ
ンタフェース及び内部バスを備える同一の複数のハード
ウェアに互いに異なるソフトウェアを搭載して、各ハー
ドウェアを前記ＡＴＭセル処理手段及び前記上位ヘッダ
処理手段として構成したことを特徴とする。

【００１４】請求項４においては同一のハードウェアを
用いてＡＴＭセル処理手段及び上位ヘッダ処理手段を構
成するので、共通化によりハードウェアの設計コスト及
び製造コストを低減できる。請求項５は、請求項１のプ
ロトコル処理装置において、前記ＡＴＭフレーマが伝送
路から受信したバーチャルチャネル毎のパケットのＣＲ
Ｃ情報をＡＡＬ５レイヤで計算する第１のＣＲＣ演算手
段と、前記上位ヘッダ処理手段の処理によって修正され
たバーチャルチャネル毎の各パケットについてＡＡＬ５
レイヤのＣＲＣ情報を計算する第２のＣＲＣ演算手段
と、少なくともパケットが前記上位ヘッダ処理手段の処
理で修正された場合には、前記第２のＣＲＣ演算手段が
計算した結果で送信対象のＡＴＭセルを修正するととも
に、前記第１のＣＲＣ演算手段の計算結果に基づいてＣ
ＲＣエラーを検出した場合には、該ＣＲＣエラーの情報
を送信対象のＡＴＭセルに反映するＣＲＣ制御手段とを
更に設けたことを特徴とする。

【００１５】一般に、伝送エラーを検出するためにＣＲ
Ｃ（Cyclic Redundancy Check）が用いられる。パケッ
トの中継などを行う際にパケットの内容を修正する場合
には、ＣＲＣを再計算する必要がある。しかし、受信し
たパケットにエラーが生じていた場合には、ＣＲＣを変
更したパケットを送信すると受信パケットにおけるエラ
ーの発生を送信したパケットの内容から知ることはでき
ない。

【００１６】請求項５では、受信したパケットのＣＲＣ
エラーの情報が送信するＡＴＭセルに反映されるので、
中継途中でのＣＲＣエラーの情報を送信したパケットの
内容を参照して認識することができる。請求項６は、請
求項４のプロトコル処理装置において、前記複数の同一
のハードウェアを複数のバスを用いて互いに接続したこ
とを特徴とする。

【００１７】請求項６のプロトコル処理装置において
は、前記通信信号入出力手段とＡＴＭセル処理手段との
間ならびにＡＴＭセル処理手段と上位ヘッダ処理手段と
の間でそれぞれデータを転送する必要がある。また、前
記通信信号入出力手段からＡＴＭセル処理手段に向かっ
て転送する場合もあるし、ＡＴＭセル処理手段から通信
信号入出力手段に向かって転送する場合もある。

【００１８】ＡＴＭセル処理手段と上位ヘッダ処理手段
との間のデータ転送についても同様である。更に、複数
の上位ヘッダ処理手段を用意する場合には、複数の上位
ヘッダ処理手段の各々とＡＴＭセル処理手段との間でそ
れぞれデータを転送する必要がある。独立した複数のユ
ニット間で高速にデータ転送を行う場合には、様々な信
号線の集合体であるバスを介してデータを転送するのが
一般的である。しかし、１組のバスを利用するユニット
が複数存在する場合であっても、１組のバスを同時に複
数のユニットが利用することはできない。

【００１９】このため、バスの利用に関して複数ユニッ
トの優先順位を制御する必要がある。また、予め定めら
れた手順で処理されるデータを転送する場合には、デー
タの処理手順に合わせてバスの優先順位を制御しなけれ
ばならない。更に、他のユニットがバスを利用している
場合には、その利用が終了するまで待機せざるを得ない
場合もある。

【００２０】請求項６においては、複数組のバスが並列
的に設けてあるため複数組のバスを同時に利用すること
ができる。例えば、通信信号入出力手段とＡＴＭセル処
理手段とを複数組のバスで接続した場合には、第１組の
バスを利用して通信信号入出力手段からＡＴＭセル処理
手段に向かってデータ転送しているときに、第２組のバ
スを利用してＡＴＭセル処理手段から通信信号入出力手
段に向かってデータ転送することができる。

【００２１】このため、データ転送の順番やデータ転送
を開始するタイミングの制約が少なくなり、効率的にデ
ータを転送できるため、効率的に処理を実行することが
できる。また、複数のバスを介して接続される複数のユ
ニットはハードウェア構成が同一であるため複数ユニッ
トの配置上の制約がなく、配置を変更した場合でも各ユ
ニットに必要とされる機能に応じたソフトウェアを搭載
すれば装置全体として所望の機能を実現できる。

【００２２】請求項７は、複数のバーチャルチャネルを
形成可能な伝送路から受信したＡＴＭセルをバーチャル
チャネル毎に分離して記憶装置に格納するためのＡＴＭ
セル格納方法であって、ヘッダ，ペイロード及び次の記
憶領域へのリンク情報を保持するための固定サイズの未
使用の記憶領域を順次に論理的に連結して構成したフリ
ーリストを利用し、受信したＡＴＭセルのバーチャルチ
ャネル毎に少なくともＡＴＭセルを記憶している領域の
先頭位置を示す情報を含む受信管理データを保持し、受
信した各ＡＴＭセルに対して前記フリーリストから各記
憶領域を逐次に確保し、確保した記憶領域に各ＡＴＭセ
ルを記憶し、確保した記憶領域をそれまでに受信した各
ＡＴＭセルを保持している受信バッファの最後に連結す
ることを特徴とする。

【００２３】フリーリストは固定サイズの記憶領域を連
結して構成したものである。各記憶領域にはＡＴＭセル
を格納できる。リンク情報を用いることにより、その記
憶領域につながる次の記憶領域の位置（アドレスなど）
を知ることができる。つまり、フリーリストは小さい記
憶領域の集合であり、各記憶領域の位置は連続している
必要がない。

【００２４】請求項７では、このフリーリストから逐次
記憶領域を確保することができるので、受信されたＡＴ
Ｍセルを格納するための受信バッファの最後に確保した
記憶領域を連結することにより、受信バッファのサイズ
を動的に変更できる。フリーリスト及び確保した受信バ
ッファの各記憶領域は不連続でかまわない。ＶＣ多重の
場合には、互いにＶＣの異なる多数のＡＴＭセルが順次
に現れるが、各ＶＣに必要とされる受信バッファの大き
さは特定できない。しかし、請求項７では実際に受信し
たＡＴＭセルについてＶＣ毎に記憶領域を逐次確保すれ
ばよいので受信バッファの大きさを特定する必要はな
く、固定されたメモリを予め確保する必要はない。従っ
て、メモリの利用効率がよい。

【００２５】請求項８は、請求項７のＡＴＭセル格納方
法において、複数のＡＴＭセルを記憶するための第１の
記憶領域を前記フリーリストから確保し、前記第１の記
憶領域に処理後のＡＴＭセルのペイロードを記憶し、前
記第１の記憶領域に対して、前記受信バッファに蓄えら
れた同一バーチャルチャネルのＡＴＭセルのヘッダを書
き込み、送信すべきＡＴＭセルを保持している送信バッ
ファの最後に前記第１の記憶領域を連結し、前記受信バ
ッファに蓄えられた同一バーチャルチャネルのデータの
うち前記第１の記憶領域に保持されたデータに続く残り
のデータを前記第１の記憶領域に連結することを特徴と
する。

【００２６】フリーリストから確保される第１の記憶領
域は、送信バッファとして利用される。つまり、処理済
みのＡＴＭセルを格納するために第１の記憶領域が利用
される。ＴＣＰ，ＩＰなどの上位レイヤで処理されるの
はＡＴＭセルのペイロードだけなので、請求項８では確
保した第１の記憶領域に処理後のＡＴＭセルのペイロー
ドを記憶してからそのＡＴＭセルのヘッダを書き込む。
第１の記憶領域は送信バッファの最後に連結される。

【００２７】上位レイヤで処理する必要のないＡＴＭセ
ルについては、前記受信バッファにそのまま残っている
ので、残りのＡＴＭセルが記憶された受信バッファの記
憶領域を送信バッファの最後に連結することにより、受
信バッファの一部分がそのまま送信バッファとして利用
される。このため全てのＡＴＭセルについて送信バッフ
ァの記憶領域を確保する必要はなくメモリの無駄な消費
が抑制される。

【００２８】なお、送信が終了した送信バッファの記憶
領域については、不要なので領域を開放してフリーリス
トに戻すことができる。また、送信バッファに連結され
ない受信バッファの領域についても不要になった時点で
解放してフリーリストに戻すことができる。

【００２９】

【発明の実施の形態】（第１の実施の形態）本発明のプ
ロトコル処理装置及びＡＴＭセル格納方法の１つの実施
の形態について、図１〜図１２を参照して説明する。こ
の形態は請求項１〜請求項５，請求項７及び請求項８に
対応する。

【００３０】図１はこの形態のプロトコル処理装置の機
能上の構成を示すブロック図である。図２はこの形態の
プロトコル処理装置のハードウェアを示すブロック図で
ある。図３はＡＴＭセル格納メモリ上の記憶領域の構成
を示すメモリマップである。図４は受信用の記憶領域の
構成を示すメモリマップである。図５はセル受信時の通
信信号入出力ユニット及びＡＴＭセル処理ユニットの動
作を示すフローチャートである。図６は複数セルＤＭＡ
転送の内容を示すフローチャートである。図７は上位ヘ
ッダ処理ユニットの動作を示すフローチャートである。
図８ＡＴＭセル処理ユニットの送信処理を示すフローチ
ャートである。図９は各セルのＶＣが異なる場合の通信
信号入出力ユニットの動作を示すタイムチャートであ
る。図１０は同じＶＣのセルが連続する場合の通信信号
入出力ユニットの動作を示すタイムチャートである。図
１１及び図１２はＡＴＭセル格納メモリ上の記憶領域の
構成を示すメモリマップである。

【００３１】この形態では、請求項１のＡＴＭフレー
マ，ＶＣ分離モジュール，ＡＴＭセル格納メモリ，ＡＴ
Ｍセル情報抽出モジュール，上位ヘッダ格納メモリ，上
位ヘッダ情報抽出モジュール，通信信号入出力手段，Ａ
ＴＭセル処理手段及び上位ヘッダ処理手段は、それぞれ
ＡＴＭフレーマ１１０，ＶＣ分離モジュール１３０，Ａ
ＴＭセル格納メモリ２０１，ＡＴＭセル情報抽出モジュ
ール２０２，上位ヘッダ格納メモリ３０１，上位ヘッダ
情報抽出モジュール３０２，通信信号入出力ユニット１
００，ＡＴＭセル処理ユニット２００及び上位ヘッダ処
理ユニット３００に対応する。

【００３２】また、請求項２の転送制御手段はステップ
Ｓ６０〜Ｓ６６に対応する。請求項４のプロセッサ，プ
ログラムメモリ，ダイレクトメモリアクセス制御回路，
プログラマブルゲートアレイ，バスインタフェース及び
内部バスは、それぞれマイクロプロセッサ２３０，プロ
グラムメモリ２４０，ＤＭＡ制御回路２２０，ＦＰＧＡ
２５０，Ｃ−ＰＣＩバスインタフェース２８０及びロー
カルバス２７０に対応する。

【００３３】請求項５の第１のＣＲＣ演算手段及び第２
のＣＲＣ演算手段はそれぞれ入力ＣＲＣ計算回路１４０
及びＣＲＣ再計算モジュール２０４に対応し、請求項５
のＣＲＣ制御手段はステップＳ３９〜Ｓ４１に対応す
る。図１及び図２に示すプロトコル処理装置は、ＡＴＭ
セルを伝送する伝送路を含むネットワークの中継装置と
して用いられる。伝送路としては、例えばＳＤＨ（Sync
hronous Digital Hierarchy）を用いることができる。
この種の中継装置においては、中継される信号のＡＴＭ
セル毎の情報あるいはパケット毎の情報を参照したり修
正する機能が必要になる。この形態では、ＩＰ，ＴＣＰ
のレイヤまでの情報を抽出する場合を想定している。

【００３４】また、ここではネットワーク層のプロトコ
ルとしてＩＰを用い、ＡＴＭ上でのＩＰデータグラムの
配送方法としてはＲＦＣ１５７７（Classical IP and A
RP over ATM）で規定された方法を用い、ＩＰデータグ
ラムのエンカプシュレーション方式としてはＲＦＣ１４
８３で規定された方式を用い、ＡＴＭアダプテーション
としてはＡＡＬ５形式を用いることを想定している。

【００３５】図２に示すプロトコル処理装置は、通信信
号入出力ユニット１００と、ＡＴＭセル処理ユニット２
００と、複数の上位ヘッダ処理ユニット３００とで構成
されている。複数の上位ヘッダ処理ユニット３００は同
じ構成であり互いに独立して動作する。通信信号入出力
ユニット１００には、ＡＴＭフレーマ１１０，ＤＭＡ制
御回路１２０，ＶＣ分離モジュール１３０及び入力ＣＲ
Ｃ計算回路１４０が備わっている。

【００３６】ＡＴＭセル処理ユニット２００には、デー
タ用メモリ２１０，ＤＭＡ制御回路２２０，マイクロプ
ロセッサ２３０，プログラムメモリ２４０，ＦＰＧＡ
（フィールドプログラマブルゲートアレイ）２５０，イ
ーサネット（登録商標）インタフェース２６０，ローカ
ルバス２７０及びＣ−ＰＣＩ（コンパクトＰＣＩ）バス
インタフェース２８０が備わっている。

【００３７】上位ヘッダ処理ユニット３００には、デー
タ用メモリ３１０，ＤＭＡ制御回路３２０，マイクロプ
ロセッサ３３０，プログラムメモリ３４０，ＦＰＧＡ３
５０，イーサネットインタフェース３６０，ローカルバ
ス３７０及びＣ−ＰＣＩバスインタフェース３８０が備
わっている。図２に示すように、ＡＴＭセル処理ユニッ
ト２００のハードウェアと上位ヘッダ処理ユニット３０
０のハードウェアはほとんど同一であり同じ規格に合わ
せて構成してある。但し、ＡＴＭセル処理ユニット２０
０に搭載されるソフトウェアと上位ヘッダ処理ユニット
３００に搭載されるソフトウェアとは異なるので、それ
ぞれのユニットは互いに異なる機能を実現する。

【００３８】この例では、同じハードウェアを用いて２
種類のユニット（２００，３００）を構成できるので、
ハードウェアの設計コストの低減及び共通化による製造
コストの低減が可能になる。

【００３９】機能的にみた場合、図１に示すようにＡＴ
Ｍセル処理ユニット２００にはＡＴＭセル格納メモリ２
０１，ＤＭＡ制御回路２２０，ＡＴＭセル情報抽出モジ
ュール２０２，ＶＣＩ管理メモリ２０３，ＣＲＣ再計算
モジュール２０４及び情報入出力回路２０５が備わって
いる。ＡＴＭセル格納メモリ２０１はデータ用メモリ２
１０に対応し、ＡＴＭセル情報抽出モジュール２０２は
マイクロプロセッサ２３０に対応し、ＶＣＩ管理メモリ
２０３はデータ用メモリ２１０に対応し、ＣＲＣ再計算
モジュール２０４はＦＰＧＡ２５０に対応し、情報入出
力回路２０５はイーサネットインタフェース２６０に対
応する。

【００４０】同様に、上位ヘッダ処理ユニット３００に
は上位ヘッダ格納メモリ３０１，ＤＭＡ制御回路３２
０，上位ヘッダ情報抽出モジュール３０２及び情報入出
力回路３０３が備わっている。上位ヘッダ格納メモリ３
０１はデータ用メモリ３１０に対応し、上位ヘッダ情報
抽出モジュール３０２はマイクロプロセッサ３３０に対
応し、情報入出力回路３０３はイーサネットインタフェ
ース３６０に対応する。

【００４１】この例では、パイプライン処理が実現でき
るように図１に示すように通信信号入出力ユニット１０
０，ＡＴＭセル処理ユニット２００，上位ヘッダ処理ユ
ニット３００は直列に接続されている。なお、図１では
１つの上位ヘッダ処理ユニット３００だけがＡＴＭセル
処理ユニット２００に接続してあるが、実際には図２に
示すように複数の上位ヘッダ処理ユニット３００が並列
にＡＴＭセル処理ユニット２００に接続されている。

【００４２】通信信号入出力ユニット１００では、受信
したＡＴＭセルを内部で処理しながらＡＴＭセル処理ユ
ニット２００に転送する。ＡＴＭセル処理ユニット２０
０は通信信号入出力ユニット１００から転送されたＡＴ
Ｍセルを処理しながらそのペイロードを上位ヘッダ処理
ユニット３００に転送する。上位ヘッダ処理ユニット３
００はＡＴＭセル処理ユニット２００から転送されたペ
イロードの情報を処理して上位プロトコル（ＩＰ，ＴＣ
Ｐ）の情報の抽出や修正を行う。

【００４３】上位ヘッダ処理ユニット３００は処理が終
了したＡＴＭセルのペイロードをＡＴＭセル処理ユニッ
ト２００に転送する。ＡＴＭセル処理ユニット２００は
修正されたＡＴＭセルを含むパケットを送信のために蓄
積し、通信信号入出力ユニット１００に転送する。通信
信号入出力ユニット１００は各パケットのＡＴＭセルを
伝送路に送出する。

【００４４】ＡＴＭフレーマ１１０は、伝送路から入力
される受信信号をＡＴＭセルに組み立てる。また、送信
対象のＡＴＭセルを分解して伝送路に送信信号として出
力する。ＡＴＭフレーマ１１０がＡＴＭセルを受信する
と、ＶＣ分離モジュール１３０は、受信されたＡＴＭセ
ルからそのヘッダの内容を読み、ヘッダに含まれるＶＣ
Ｉ（バーチャルチャネル識別子）からそのセルのバーチ
ャルチャネルを識別する（図５のＳ１１）。

【００４５】この例では、それぞれのＶＣで受信したＡ
ＴＭセルのパケット毎にＶＣ分離モジュール１３０によ
ってＣＩＤ（コネクションＩＤ）が取得される。そし
て、各パケットのＶＣＩと対応付けられたＣＩＤのリス
トが受信管理テーブル（図４参照）としてＶＣＩ管理メ
モリ２０３上に形成される。この受信管理テーブルを検
索することにより、受信したパケットのＣＩＤが既に存
在するか否かを知ることができる。つまり、特定のＶＣ
の最初のセルを受信した場合にはＣＩＤをまだ取得して
いないので受信管理テーブルにはそのＶＣに対応するＣ
ＩＤが存在しない。

【００４６】そこで、特定のＶＣの最初のセルを受信し
た場合には予め用意した未使用のＣＩＤを１つ取得して
受信管理テーブルに追加する（図５のＳ１２，Ｓ１
３）。なお、未使用のＣＩＤについては例えばスタック
（last-in first-outメモリ）の領域に予想される必要
数のＣＩＤをＶＣＩ管理メモリ２０３上に予め用意して
おけばよい。

【００４７】取得したＣＩＤはそのパケットの全てのＡ
ＴＭセルを伝送路に送出した後は不要になるのでスタッ
クに戻される。従って、取得した各ＶＣのＣＩＤはパケ
ットの送信完了時に解放される。ＶＣＩ管理メモリ２０
３上には、最後に受信したＡＴＭセルのＶＣが現在処理
中のＶＣと一致するか否かを識別するための情報と、各
ＶＣＩと取得した各ＣＩＤとの対応を示す情報とが保持
されている。

【００４８】あるＶＣにおいて、最終セルの受信の後に
受信した同じＶＣのセルをそのＶＣの最初のセルとす
る。ＡＴＭセルのヘッダに含まれるＰＴ値を参照するこ
とにより、そのセルが各ＶＣの終了セルか否かを識別で
きる。すなわち、ＰＴ値の最下位ビットの「ｕｓｅｒ−
ｕｓｅｒ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ」が１ならば
ＡＡＬ５のＣＰＣＳ−ＰＤＵの最終セルであり、そうで
なければ最終セルではない。

【００４９】各ＡＴＭセルのサイズが固定であるため、
この例では受信したＡＴＭセルをＡＴＭセル格納メモリ
２０１上に保持するための受信バッファを、固定長の記
憶領域（図４参照）を連結して構成する。図４に示すよ
うに、各々の固定長の記憶領域はＡＴＭセルのヘッダ
（４バイト）及びペイロード（４８バイト）を記憶する
ための領域と次の領域へのリンク情報（次の記憶領域の
先頭アドレスを示すポインタ：４バイト）を記憶するた
めの領域とで構成されている。

【００５０】現在利用されていない記憶領域がフリーリ
ストである。フリーリストから必要に応じて記憶領域を
確保することにより、受信バッファに記憶領域を追加す
ることができる。送信バッファについても、同様に固定
長の記憶領域を連結した領域が用いられる。

【００５１】図４に示すように、各ＣＩＤには受信バッ
ファへの３つのポインタ「Ｔｏｐ」，「Ｓｅｎｄ」，
「Ｔａｉｌ」と、「ｆｌａｇ」，「ＣＭＡＸ」，「ＩＣ
ＲＣ」，「ＯＣＲＣ」，「reserved」が含まれている。
「Ｔｏｐ」，「Ｓｅｎｄ」，「Ｔａｉｌ」，「ｆｌａ
ｇ」，「ＣＭＡＸ」，「ＩＣＲＣ」，「ＯＣＲＣ」，
「reserved」にはそれぞれ４バイトのメモリが割り当て
られている。

【００５２】ポインタ「Ｔｏｐ」は、受信バッファの先
頭の記憶領域の先頭アドレスを示す値を保持する。ポイ
ンタ「Ｓｅｎｄ」は、受信バッファ上の記憶領域のうち
上位ヘッダ処理ユニット３００に最後に転送されたＡＴ
Ｍセルを保持している記憶領域の先頭アドレスを示す値
を保持する。ポインタ「Ｔａｉｌ」は、受信バッファの
最後の記憶領域の先頭アドレスを示す値を保持する。

【００５３】入力ＣＲＣ計算回路１４０は、伝送路から
受信したパケットについてＣＲＣを計算する。ＶＣ多重
の場合にはパケットの途中で他のＶＣに属するパケット
のＡＴＭセルが現れるので、ＣＲＣ計算を途中で中断す
る必要がある。その場合の計算の途中結果は、対応する
ＣＩＤの「ＩＣＲＣ」（図４参照）に保持される（図５
のＳ１４）。

【００５４】１パケットの入力が終了した時点で、入力
ＣＲＣ計算回路１４０はＣＲＣの計算結果をＡＡＬ５の
ＣＰＣＳ−ＰＤＵのトレーラの値と比較する。比較の結
果が一致しない場合には、その入力パケットに関するエ
ラーを検出する（図５のＳ１５，Ｓ１６）。この入力Ｃ
ＲＣエラーの情報は、例えば対応するＣＩＤの「ｆｌａ
ｇ」の１ビットの内容に反映される。

【００５５】ＶＣ分離モジュール１３０は、ある条件が
成立するとＡＴＭフレーマ１１０の受信した１つ又は複
数のＡＴＭセルをＡＴＭセル格納メモリ２０１に転送す
る。実際の転送は、ＤＭＡ制御回路１２０の制御により
ＤＭＡで行われる。この転送処理は、図５のステップＳ
１７に対応する。処理の詳細は、図６に示すとおりであ
る。

【００５６】ステップＳ６０では、現在のセル（最後に
受信したＡＴＭセル）が最終セルか否かを識別する。Ｐ
Ｔ値の最下位ビットの「ｕｓｅｒ−ｕｓｅｒ ｉｄｅｎ
ｔｉｆｉｃａｔｉｏｎ」が１ならばＡＡＬ５のＣＰＣＳ
−ＰＤＵの最終セルであり、そうでなければ最終セルで
はない。ステップＳ６０で最終セルを検出した場合には
ステップＳ６１に進み、通信信号入出力ユニット１００
のセル受信キューに蓄積しているセルの数とは無関係に
現在のセルをＤＭＡ転送によりＡＴＭセル格納メモリ２
０１に転送する。

【００５７】ステップＳ６２では、現在のセルとそれま
でに通信信号入出力ユニット１００のセル受信キューに
蓄積しているセルとについてＶＣを比較する。ＶＣが不
一致の場合にはステップＳ６３に進み、セル受信キュー
に蓄積している全てのセルをＤＭＡ転送によりＡＴＭセ
ル格納メモリ２０１に転送する。ステップＳ６２でＶＣ
が一致した場合には、ステップＳ６４に進み現在のセル
をセル受信キューに蓄積する。また、次のステップＳ６
５ではセル受信キューに蓄積したセル数を転送指定値
（この例では２以上の定数）と比較する。

【００５８】蓄積セル数が転送指定値以上の場合には、
ステップＳ６６に進み、セル受信キューに蓄積している
全てのセルをＤＭＡ転送によりＡＴＭセル格納メモリ２
０１に転送する。図６に示す処理によって複数のＡＴＭ
セルを連続的に転送する場合には、ＤＭＡ転送を行う場
合の転送アドレス，転送バイト数などの初期設定に要す
る処理を繰り返す回数が減るので転送の遅延時間が短縮
される。

【００５９】なお、図５のステップＳ１７で転送を行う
前に転送先のメモリをＡＴＭセル格納メモリ２０１上の
フリーリストから確保する必要がある。記憶領域をフリ
ーリストから確保した場合には、その領域確保によるフ
リーリストの領域の減少を反映するように、フリーリス
トの位置を示すポインタも変更する必要がある。

【００６０】ステップＳ１７でＡＴＭセルの転送を行っ
た場合には、転送先の記憶領域をステップＳ１８でＡＴ
Ｍセル格納メモリ２０１上の受信バッファの後ろに連結
する。すなわち、連結前の受信バッファの最後尾の記憶
領域のリンク情報には、転送先の記憶領域の先頭のアド
レス値を書き込み、ＣＩＤのポインタ「Ｔａｉｌ」には
連結した最後の記憶領域の先頭のアドレス値を書き込
み、連結した最後の記憶領域のリンク情報には、最後尾
であることを示すヌル（ＮＵＬＬ：意味のあるアドレス
を示さない数値）を書き込む。

【００６１】図１１に示す例を想定して具体例を説明す
る。図１１では、互いに連結された固定長の記憶領域Ｍ
１１，Ｍ１２，Ｍ１３，Ｍ１４がフリーリストとして存
在し、互いに連結された固定長の記憶領域Ｍ２１，Ｍ２
２，Ｍ２３，Ｍ２４が受信バッファとして割り当てられ
た状態を示している。図１１の状態では、記憶領域Ｍ１
１がフリーリストの先頭に位置しその先頭アドレスＴ１
１がフリーリストの先頭アドレスになっている。また、
記憶領域Ｍ２１が受信バッファの先頭に位置しその先頭
アドレスＴ２１が受信バッファの先頭アドレスである。
さらに、記憶領域Ｍ２４が受信バッファの最後尾に位置
している。ＣＩＤのポインタ「Ｔｏｐ」，「Ｓｅｎ
ｄ」，「Ｔａｉｌ」はそれぞれ記憶領域Ｍ２１の先頭ア
ドレスＴ２１，記憶領域Ｍ２２の先頭アドレスＴ２２，
記憶領域Ｍ２４の先頭アドレスＴ２４を指示している。
なお、最後尾の各記憶領域Ｍ２４，Ｍ１４ののリンク情
報にはヌルが保持されている。

【００６２】ステップＳ１７でＡＴＭセルの転送を行う
場合にはフリーリストから領域を確保する。例えば、１
つのＡＴＭセルを記憶するための領域を確保する場合に
は、フリーリストの先頭の記憶領域Ｍ１１を確保する。
記憶領域Ｍ１１の確保に伴って、フリーリストの先頭ア
ドレスはＴ１２に変更される。確保した記憶領域Ｍ１１
にＡＴＭセルを転送した場合には、それを受信バッファ
の最後に連結する。つまり、記憶領域Ｍ２４のリンク情
報として記憶領域Ｍ１１の先頭アドレスＴ１１を書き込
み、記憶領域Ｍ１１のリンク情報にヌルを書き込む。ま
た、ＣＩＤのポインタ「Ｔａｉｌ」には記憶領域Ｍ１１
の先頭アドレスＴ１１を書き込む。

【００６３】また、ＡＴＭセル格納メモリ２０１に蓄積
されたセルの数はＡＴＭセル情報抽出モジュール２０２
によって管理される。すなわち、ＡＴＭセル情報抽出モ
ジュール２０２は、各ＣＩＤについてＡＴＭセル格納メ
モリ２０１上に蓄積されたセル数がＣＩＤのに保持され
た定数「ＣＭＡＸ」と比較する（図５のＳ１９）。この
例では定数「ＣＭＡＸ」に２を割り当ててある。

【００６４】ＡＴＭセル格納メモリ２０１上に蓄積され
たセル数が定数「ＣＭＡＸ」以上になるとステップＳ２
０，Ｓ２１を実行する。ステップＳ２０では、ＤＭＡ制
御回路２２０を用いてＡＴＭセル格納メモリ２０１から
上位ヘッダ格納メモリ３０１に対してＣＭＡＸ個のＡＴ
ＭセルのペイロードをＤＭＡ転送する。セルを上位ヘッ
ダ格納メモリ３０１に転送した場合には、ＡＴＭセル格
納メモリ２０１上の転送済みのセルと転送していないセ
ルとの識別を可能にするために、ＣＩＤのポインタ「Ｓ
ｅｎｄ」を転送した最後のセルの先頭位置を指示するよ
うに変更する。

【００６５】例えば、図１１に示す例において受信バッ
ファの先頭から２つのＡＴＭセルを転送した場合には、
受信バッファの２番目の記憶領域Ｍ２２の先頭アドレス
Ｔ２２を指示するようにＣＩＤの「Ｓｅｎｄ」を書き換
える。図２に示すように上位ヘッダ処理ユニット３００
が複数存在する場合には、転送先の上位ヘッダ処理ユニ
ット３００をＶＣ毎あるいはＣＩＤ毎に切り替える。こ
れにより、互いに異なるパケットを複数の上位ヘッダ処
理ユニット３００で並行して処理することが可能にな
る。

【００６６】ステップＳ２１では、ステップＳ２０で転
送したセルに対応するＣＩＤの情報をＡＴＭセル情報抽
出モジュール２０２から上位ヘッダ情報抽出モジュール
３０２に対して例えば制御コマンドの形式で転送すると
ともに、処理すべき情報を転送したことを通知する。

【００６７】なお、各ＣＩＤのサイズは固定（３２バイ
ト）になっているので、受信管理テーブルの先頭アドレ
スをCIDTOPとすればＮ番目のＣＩＤの先頭アドレスＡｘ
は、次式から求めることができる。 Ａｘ＝（CIDTOP）＋（Ｎ−１）×３２ 図５に示すステップＳ１９〜Ｓ２１の処理によって、各
パケットについて２つ（ＣＭＡＸ）のＡＴＭセルがＡＴ
Ｍセル格納メモリ２０１に蓄積された時点で、２つ（Ｃ
ＭＡＸ）のＡＴＭセルが連続的にＡＴＭセル格納メモリ
２０１から上位ヘッダ格納メモリ３０１に転送される。
その直後に、上位ヘッダ情報抽出モジュール３０２はそ
のパケットの処理を開始することができる。

【００６８】すなわち、ＩＰ，ＴＣＰのプロトコルを採
用する場合、ほとんどの場合１つのＡＡＬ５のＣＰＣＳ
−ＰＤＵを構成する先頭のＡＴＭセルの２セル内にＩ
Ｐ，ＴＣＰのプロトコルの情報が含まれるという事実が
あるので、１つのパケットを構成する全てのセルの到着
を待つことなく、先頭の２つのＡＴＭセルが到着した時
点で、ＩＰ，ＴＣＰのプロトコルに関する情報抽出など
の処理を上位ヘッダ処理ユニット３００は開始すること
ができる。

【００６９】なお、ＣＩＤの定数「ＣＭＡＸ」の値につ
いては３以上の値を割り当てることも可能であるが２に
するのが望ましい。各々の上位ヘッダ処理ユニット３０
０においては、上位ヘッダ情報抽出モジュール３０２が
図７に示すような動作を行う。ステップＳ５１では処理
対象のセル（ペイロードのみ）の情報が上位ヘッダ格納
メモリ３０１上に存在するか否かを識別する。ＡＴＭセ
ル処理ユニット２００のＡＴＭセル情報抽出モジュール
２０２が転送の完了を上位ヘッダ情報抽出モジュール３
０２に通知する場合には、その通知を上位ヘッダ情報抽
出モジュール３０２が受けたか否かを識別すればよい。

【００７０】ステップＳ５２では、上位ヘッダ格納メモ
リ３０１上の複数セルのペイロードの情報を処理して、
ペイロードの中からＴＣＰ／ＩＰのヘッダ情報及びそれ
に付随するペイロード情報を抽出する。ステップＳ５３
では、ステップＳ５２で抽出した情報を情報入出力回路
３０３を介して外部の装置に出力する。また、情報入出
力回路３０３を介して外部から入力された情報によって
上位ヘッダ格納メモリ３０１上のペイロードの情報を書
き換えることもできる。

【００７１】１つのパケットに関する上位ヘッダ情報抽
出モジュール３０２の処理が終了した場合には、ステッ
プＳ５４からＳ５５に進む。ステップＳ５５では、上位
ヘッダ処理ユニット３００の処理が終了したことを示す
終了命令を上位ヘッダ情報抽出モジュール３０２からＡ
ＴＭセル処理ユニット２００のＡＴＭセル情報抽出モジ
ュール２０２に通知するとともに、処理が終了したパケ
ットのＣＩＤをＡＴＭセル情報抽出モジュール２０２に
通知する。

【００７２】処理の終了したＡＴＭセルを再び伝送路に
送出するために、ＡＴＭセル処理ユニット２００のＡＴ
Ｍセル情報抽出モジュール２０２は図８に示す処理を実
行する。以下、図８に示す処理について説明する。ステ
ップＳ３０では、上位のユニットである上位ヘッダ処理
ユニット３００の処理が終了したか否かを識別する。実
際には、図７に示すステップＳ５５で終了命令がＡＴＭ
セル情報抽出モジュール２０２に入力されるので、その
終了命令の入力の有無を識別する。

【００７３】ステップＳ３１では、ＡＴＭセル格納メモ
リ２０１上のＡＴＭセルに関するＡＴＭセル情報抽出モ
ジュール２０２自身の情報抽出処理が終了したか否かを
識別する。上位ヘッダ処理ユニット３００が処理を終了
した場合又はＡＴＭセル情報抽出モジュール２０２が処
理を終了した場合には、ステップＳ３２に進む。ステッ
プＳ３２では、上位ヘッダ処理ユニット３００がその処
理の中でペイロードを修正したか否かを識別する。修正
した場合にはステップＳ３３に進む。

【００７４】ステップＳ３３では、ＡＴＭセル格納メモ
リ２０１上のフリーリストからＣＭＡＸ個のＡＴＭセル
を格納するための記憶領域を確保するとともに、上位ヘ
ッダ格納メモリ３０１上に存在するＣＭＡＸ個のセルの
ペイロードをＡＴＭセル格納メモリ２０１上に確保され
た記憶領域に転送する。実際には、ＤＭＡ制御回路２２
０を用いて連続的にＤＭＡ転送を行う。

【００７５】ステップＳ３３ではペイロードのみを転送
するので、それの転送先の記憶利用域にはセルのヘッダ
はまだ存在しない。そこで、次のステップＳ３４では、
上位ヘッダ情報抽出モジュール３０２が図７のステップ
Ｓ５５で通知するＣＩＤを用いてそれに対応するＡＴＭ
セルのヘッダをＡＴＭセル格納メモリ２０１上の受信バ
ッファから取得し、ステップＳ３３で確保した記憶領域
にコピーする。

【００７６】ステップＳ３５では、ステップＳ３３で確
保した記憶領域を送信バッファの最後に連結する。つま
り、ＣＭＡＸ個の処理後のＡＴＭセルを送信対象の記憶
領域に追加する。ステップＳ３６では、受信バッファの
残りのセルを送信バッファの最後に連結する。つまり、
受信バッファに蓄積されているＹ個のＡＴＭセルのう
ち、上位ヘッダ処理ユニット３０に転送したＣＭＡＸ個
のＡＴＭセルを除いた(Ｙ−ＣＭＡＸ)個のＡＴＭセルの
記憶領域を送信バッファに連結する。

【００７７】具体例について、図１２を参照して説明す
る。図１２では、互いに連結された固定長の記憶領域Ｍ
１１，Ｍ１２，Ｍ１３，Ｍ１４がフリーリストとして存
在し、互いに連結された固定長の記憶領域Ｍ２１，Ｍ２
２，Ｍ２３，Ｍ２４が受信バッファとして割り当てら
れ、互いに連結された固定長の記憶領域Ｍ３１，Ｍ３
２，Ｍ３３，Ｍ３４が送信バッファとして割り当てられ
た状態を示している。

【００７８】図１２の状態では、記憶領域Ｍ１１がフリ
ーリストの先頭に位置しその先頭アドレスＴ１１がフリ
ーリストの先頭アドレスになっている。また、記憶領域
Ｍ２１が受信バッファの先頭に位置し、記憶領域Ｍ２４
が受信バッファの最後尾に位置している。同様に記憶領
域Ｍ３１が送信バッファの先頭に位置し、記憶領域Ｍ３
４が送信バッファの最後尾に位置している。なお、最後
尾の各記憶領域Ｍ２４，Ｍ３４，Ｍ１４ののリンク情報
にはヌルが保持されている。

【００７９】ステップＳ３３を実行する場合には、例え
ば図１２のフリーリストの先頭の２つの記憶領域Ｍ１
１，Ｍ１２を確保し、それらに上位ヘッダ処理ユニット
３００から転送される２セルのペイロードを書き込む。
この場合、記憶領域Ｍ１３がフリーリストの先頭になる
ようにフリーリストの位置を示すポインタの値が変更さ
れる。また、最後尾になる記憶領域Ｍ１２のリンク情報
にはヌルが書き込まれる。

【００８０】ステップＳ３５を実行する場合には、フリ
ーリストに確保された記憶領域Ｍ１１，Ｍ１２を送信バ
ッファの最後の記憶領域Ｍ３４に連結する。すなわち、
記憶領域Ｍ３４のリンク情報に記憶領域Ｍ１１の先頭ア
ドレスＴ１１を書き込む。ステップＳ３６では、受信バ
ッファの中で上位ヘッダ格納メモリ３０１に転送しなか
った３番目の記憶領域Ｍ２３以降の受信バッファを送信
バッファの最後に連結する。つまり、上記の処理で連結
された記憶領域Ｍ１２が送信バッファの最後尾の場合を
想定すると、記憶領域Ｍ１２のリンク情報に記憶領域Ｍ
２３の先頭アドレスＴ２３を書き込む。

【００８１】上位ヘッダ処理ユニット３００から受信し
たセルが存在しない場合には、ステップＳ３６では処理
が終了したＣＩＤの受信バッファの全ての記憶領域を送
信バッファに連結する。なお、連結によって送信バッフ
ァが変化した場合には、送信バッファの先頭及び最後尾
の各記憶領域の先頭位置を指示するポインタ（Ｓｅｎｄ
−Ｔｏｐ，Ｓｅｎｄ−Ｔａｉｌ）の値も修正する。同様
に、受信バッファの領域が変化した場合には、それに伴
ってＣＩＤのポインタ「Ｔｏｐ」，「Ｔａｉｌ」が修正
される。受信バッファが空になった場合には、ポインタ
「Ｔｏｐ」，「Ｓｅｎｄ」，「Ｔａｉ１」の内容は全て
ヌルになる。

【００８２】図８のステップＳ３７では、各々のＣＩＤ
について、送信バッファ上のパケットのＣＲＣをＣＲＣ
再計算モジュール２０４を用いてセル毎に計算する。但
し、上位ヘッダ処理ユニット３００で修正されなかった
ＣＩＤについてはＣＲＣの計算を省略する。送信バッフ
ァはＶＣ多重されているので、１つのパケット全体のＣ
ＲＣの結果が得られるまでの間にＶＣが切り替わり、Ｃ
ＲＣ計算処理が中断する可能性がある。そこで、計算の
途中結果は対応するＣＩＤの「ＯＣＲＣ」に保持され
る。

【００８３】ステップＳ３８では、各ＣＩＤについて最
終セルのＣＲＣ再計算（Ｓ３７）が終了したか否かを識
別する。終了した場合にはステップＳ３９に進む。ステ
ップＳ３９では対応するＣＩＤの「ｆｌａｇ」を参照
し、入力時のＣＲＣ計算の際に検出されたＣＲＣエラー
の有無（図５のＳ１６参照）を識別する。入力時にＣＲ
Ｃエラーが検出されなかった場合には、ステップＳ４０
に進み、セルのＣＲＣの値をステップＳ３７で再計算さ
れたＣＲＣの値に変更する。また、入力時にＣＲＣエラ
ーが検出された場合にはステップＳ４１に進む。

【００８４】ステップＳ４１では、再計算により得られ
たＣＲＣの一部のビットを反転してそれにエラーを挿入
する。そして、エラーが挿入されたＣＲＣ値が処理中の
セルに新しいＣＲＣ値として書き込まれる。ステップＳ
４２では、送信バッファの先頭位置から順次に処理後の
ＡＴＭセルのデータを通信信号入出力ユニット１００の
ＡＴＭフレーマ１１０に転送する。

【００８５】この転送によって、送信したセルを保持し
ている送信バッファ上の記憶領域は不要になるので、次
のステップＳ４３では不要になった記憶領域を解放して
フリーリストに連結する。例えば、図１２に示す送信バ
ッファの記憶領域Ｍ３１のＡＴＭセルを転送した場合に
は、送信バッファの先頭アドレスを示すポインタの値を
記憶領域Ｍ３２の先頭アドレスＴ３２に変更し、フリー
リストの最後の記憶領域Ｍ１４のリンク情報に記憶領域
Ｍ３１の先頭アドレスＴ３１を書き込み、記憶領域Ｍ３
１のリンク情報にヌルを書き込む。最後のセルを転送し
た場合には、送信バッファの先頭及び最後尾の位置を示
すポインタにヌルを書き込む。

【００８６】ＡＴＭフレーマ１１０に転送された各ＡＴ
Ｍセルの信号は順次に伝送路に送出される。なお、各Ｖ
ＣのＡＴＭセル格納メモリ２０１の送信バッファ上の全
てのセルがＡＴＭフレーマ１１０に転送された場合に
は、ＶＣＩ管理メモリ２０３の対応するＶＣの状態を処
理終了を示すように変更し、それ以降に受け取る最終セ
ルまでのＡＴＭセルは通信信号入出力ユニット１００に
おいて、折り返し伝送路へ出力される。

【００８７】また、１つのＣＩＤの最終セルまで伝送路
へ送信し終えたら、当該ＣＩＤを未使用ＣＩＤとして、
次に受信するＶＣの使用に供する。このような処理によ
って、受信したＶＣ多重のＡＴＭストリームから各ＶＣ
を分離して、パケット毎にセル単位で管理することが可
能になり、上位ヘッダ処理ユニット３００に対しても容
易にパケットの情報を転送できる。

【００８８】上記のように、所定の受信ポートを介して
ＡＴＭフレーマ１１０が伝送路から受信したデータは、
ＡＴＭフレーマ１１０に逐次蓄えられる。ＶＣ分離モジ
ュール１３０は、ＡＴＭフレーマ１１０が受信した情報
から判断して、そのセルをそのままＡＴＭフレーマ１１
０の送信ポートに送出するか、ＤＭＡ制御回路１２０を
介してＡＴＭセル処理ユニット２００へ転送するかを選
択する。その際、入力ＣＲＣ計算回路１４０によって計
算されたＣＲＣの値によって入力パケットにエラーがあ
るか否かを判断する。

【００８９】通信信号入出力ユニット１００はＶＣ毎に
セルを分離する必要があるので、図９に示すように互い
にＶＣの異なるセルＣ１(1)，Ｃ２(2)，Ｃ３(3)，Ｃ４
(4)が順次に受信される場合（括弧内の数字がＶＣを表
すものとする）には、１セル単位でＡＴＭフレーマ１１
０からＡＴＭセル格納メモリ２０１に転送を行う。しか
し、図１０に示すように同じＶＣのセルが連続する場合
には、ＶＣ毎にセルが分離され、複数のセルが連続的な
ＤＭＡ処理によってＡＴＭフレーマ１１０からＡＴＭセ
ル格納メモリ２０１に転送される。

【００９０】図１０に示すように複数のセルを連続的に
転送する場合には、セル間のＤＭＡ初期化遅延時間を省
略できるため短時間で転送が完了する。なお、ＡＴＭセ
ル処理ユニット２００に接続する上位ヘッダ処理ユニッ
ト３００の数については必要とされる処理速度などに応
じて変更すればよく、１つでも良いが２つ以上設けるの
が望ましい。

【００９１】各ＣＩＤについて複数の中から使用する上
位ヘッダ処理ユニット３００を割り当てる処理はＡＴＭ
セル情報抽出モジュール２０２で行えばよい。割り当て
の方法としては、ＣＩＤの下位ビットに応じて割り当て
るなど、様々な方法が考えられるができるだけ複数の上
位ヘッダ処理ユニット３００が同時に動作するように割
り当てるのが望ましい。

【００９２】この例では、ＡＴＭセル処理ユニット２０
０から上位ヘッダ処理ユニット３００に転送するＡＴＭ
セルのペイロードの数をＣＭＡＸで固定している。しか
し、例えば上位ヘッダ処理ユニット３００の上位ヘッダ
情報抽出モジュール３０２がＣＭＡＸ以上のセルの情報
を必要と判断した場合に、さらなるＡＴＭセルのペイロ
ードを転送するように変更しても良い。

【００９３】また、上位ヘッダ処理ユニット３００から
追加のセルを転送するための制御コマンドが発行された
場合に、ＡＴＭセル処理ユニット２００のＣＩＤにおけ
るＣＭＡＸの値を追加分だけ自動的に変更するように制
御しても良い。この例では、上位ヘッダ処理ユニット３
００を利用してパケット単位の情報を抽出する場合を示
したが、上位ヘッダ処理ユニット３００を利用すること
なく、ＡＴＭセル処理ユニット２００だけで情報の抽出
を行うような制御モードを追加したり構成を変更しても
良い。

【００９４】その場合には、通信信号入出力ユニット１
００が受信したＡＴＭセルをＡＴＭセル処理ユニット２
００に転送し、ＡＴＭセル処理ユニット２００の処理が
終了したＡＴＭセルを通信信号入出力ユニット１００に
転送するように変更すれば良い。この場合にも、ＡＴＭ
セル処理ユニット２００において修正を行った場合には
ＣＲＣの再計算を行うのが望ましい。

【００９５】（第２の実施の形態）本発明のプロトコル
処理装置のもう１つの実施の形態について、図１３を参
照して説明する。この形態は請求項６に対応する。図１
３はこの形態のプロトコル処理装置のハードウェアを示
すブロック図である。この形態は、第１の実施の形態の
変形例である。図１３において、図２と対応する要素は
同一の符号を付けて示してある。

【００９６】この形態では、請求項６の複数組のバスは
ローカルバス１９０，２７０に対応する。第１の実施の
形態と異なる部分のみについて以下に説明する。図１３
を参照すると、通信信号入出力ユニット１００の内部に
はローカルバス１９０が設けてあり、ＡＴＭフレーマ１
１０，ＤＭＡ制御回路１２０，ＶＣ分離モジュール１３
０，入力ＣＲＣ計算回路１４０はローカルバス１９０と
接続されている。また、通信信号入出力ユニット１００
にはバス選択回路１８０が設けてある。ＡＴＭセル処理
ユニット２００には、バス選択回路２９０が設けてあ
る。

【００９７】バス選択回路１８０は、通信信号入出力ユ
ニット１００内部のローカルバス１９０とＡＴＭセル処
理ユニット２００内部のローカルバス２７０とのいずれ
か一方を選択し、ＡＴＭフレーマ１１０の入力に接続す
る。バス選択回路１８０の選択状態は、ＶＣ分離モジュ
ール１３０から出力される信号ＳＥＬ(1)によって制御
される。

【００９８】バス選択回路２９０は、ＡＴＭセル処理ユ
ニット２００内部のローカルバス２７０と通信信号入出
力ユニット１００内部のローカルバス１９０とのいずれ
か一方を選択し、データ用メモリ２１０の入力に接続す
る。バス選択回路２９０の選択状態は、マイクロプロセ
ッサ２３０から出力される信号ＳＥＬ(2)によって制御
される。

【００９９】また、通信信号入出力ユニット１００内部
のＤＭＡ制御回路１２０，ＶＣ分離モジュール１３０は
２組のローカルバス１９０，２７０にそれぞれ接続され
ている。また、ＡＴＭセル処理ユニット２００内部のマ
イクロプロセッサ２３０は２組のローカルバス１９０，
２７０にそれぞれ接続されている。図１３の装置におい
ては、通信信号入出力ユニット１００のＡＴＭフレーマ
１１０とＡＴＭセル処理ユニット２００のデータ用メモ
リ２１０との間のデータ転送に２組のローカルバス１９
０，２７０の両方を利用できる。

【０１００】図１３の例では、ＡＴＭフレーマ１１０か
らデータ用メモリ２１０に向けてデータ転送する場合に
は、ローカルバス１９０及びバス選択回路２９０を介し
て転送を行う。また、データ用メモリ２１０からＡＴＭ
フレーマ１１０に向けてデータ転送する場合には、ロー
カルバス２７０及びバス選択回路１８０を介して転送を
行う。

【０１０１】また、ローカルバス１９０は通信信号入出
力ユニット１００の内部処理にも利用され、ローカルバ
ス２７０はＡＴＭセル処理ユニット２００の内部処理に
も利用される。ＡＴＭフレーマ１１０とデータ用メモリ
２１０との間でデータ転送を行わない時には、ＶＣ分離
モジュール１３０から出力される信号ＳＥＬ(1)によっ
てバス選択回路１８０はローカルバス１９０を選択す
る。また、マイクロプロセッサ２３０が出力する信号Ｓ
ＥＬ(2)によってバス選択回路２９０はローカルバス２
７０を選択する。この状態では、ローカルバス１９０は
通信信号入出力ユニット１００内部での処理に利用さ
れ、ローカルバス２７０はＡＴＭセル処理ユニット２０
０内部での処理に利用される。

【０１０２】通信信号入出力ユニット１００からＡＴＭ
セル処理ユニット２００に向かってデータを転送する場
合には、通信信号入出力ユニット１００内部のＶＣ分離
モジュール１３０がＤＭＡ制御回路１２０に対して転送
指示を発生する。この場合、ＤＭＡ制御回路１２０はロ
ーカルバス１９０を介してＡＴＭセル処理ユニット２０
０内部のマイクロプロセッサ２３０に対し命令を送信す
る。

【０１０３】この命令により、マイクロプロセッサ２３
０が信号ＳＥＬ(2)を出力し、バス選択回路２９０はロ
ーカルバス１９０を選択する。この後で、ＤＭＡ制御回
路１２０の制御によりＡＴＭフレーマ１１０から読み出
されたデータがデータ用メモリ２１０に書き込まれるよ
うにデータ転送が実行される。ＡＴＭセル処理ユニット
２００から通信信号入出力ユニット１００に向かってデ
ータを転送する場合には、ＡＴＭセル処理ユニット２０
０内部のマイクロプロセッサ２３０がローカルバス１９
０を介してＤＭＡ制御回路１２０に対して転送指示を与
える。

【０１０４】この場合、ＤＭＡ制御回路１２０はローカ
ルバス１９０を介してバス選択回路１８０がローカルバ
ス２７０の信号を選択するように制御する。その後で、
ＤＭＡ制御回路１２０の制御によりデータ用メモリ２１
０から読み出されたデータがＡＴＭフレーマ１１０に書
き込まれるようにデータ転送が実行される。 （第３の実施の形態）本発明のプロトコル処理装置のも
う１つの実施の形態について、図１４を参照して説明す
る。この形態は請求項６に対応する。

【０１０５】図１４はこの形態のプロトコル処理装置の
ハードウェアを示すブロック図である。この形態は、第
１の実施の形態の変形例である。図１４において、図２
と対応する要素は同一の符号を付けて示してある。

【０１０６】この形態では、請求項６の複数組のバスは
Ｃ−ＰＣＩバス３９１，３９２に対応する。第１の実施
の形態と異なる部分のみについて以下に説明する。図１
４の例では、２つのＣ−ＰＣＩバス３９１，３９２とそ
れぞれ接続するために２つのＣ−ＰＣＩバスインタフェ
ース２８０，２８５がＡＴＭセル処理ユニット２００に
備わっている。また、２つのＣ−ＰＣＩバス３９１，３
９２とそれぞれ接続するために２つのＣ−ＰＣＩバスイ
ンタフェース３８０，３８５が各上位ヘッダ処理ユニッ
ト３００に備わっている。

【０１０７】ＡＴＭセル処理ユニット２００のデータ用
メモリ２１０及びマイクロプロセッサ２３０は、２つの
Ｃ−ＰＣＩバスインタフェース２８０，２８５にそれぞ
れ接続されている。Ｃ−ＰＣＩバスインタフェース２８
０はＣ−ＰＣＩバス３９１と接続してあり、Ｃ−ＰＣＩ
バスインタフェース２８５はＣ−ＰＣＩバス３９２と接
続してある。

【０１０８】また、各上位ヘッダ処理ユニット３００の
データ用メモリ３１０及びマイクロプロセッサ３３０は
２つのＣ−ＰＣＩバスインタフェース３８０，３８５に
それぞれ接続されている。Ｃ−ＰＣＩバスインタフェー
ス３８０はＣ−ＰＣＩバス３９２と接続してあり、Ｃ−
ＰＣＩバスインタフェース３８５はＣ−ＰＣＩバス３９
１と接続してある。

【０１０９】従って、ＡＴＭセル処理ユニット２００と
各上位ヘッダ処理ユニット３００との間では、２組のＣ
−ＰＣＩバス３９１，３９２を同時に利用してデータ転
送することができる。図１４の例では、ＡＴＭセル処理
ユニット２００から上位ヘッダ処理ユニット３００に向
かう方向のデータ（セル・ペイロード）転送については
Ｃ−ＰＣＩバス３９１を利用し、上位ヘッダ処理ユニッ
ト３００からＡＴＭセル処理ユニット２００に向かう方
向のデータ（セル・ペイロード）転送についてはＣ−Ｐ
ＣＩバス３９２を利用する。

【０１１０】このため、ＡＴＭセル処理ユニット２００
から上位ヘッダ処理ユニット３００に向かう方向のデー
タ転送と上位ヘッダ処理ユニット３００からＡＴＭセル
処理ユニット２００に向かう方向のデータ転送とを同時
に行うことができる。ＡＴＭセル処理ユニット２００か
ら上位ヘッダ処理ユニット３００に向かう方向にセル・
ペイロードを転送する場合、ＡＴＭセル処理ユニット２
００のマイクロプロセッサ２３０がＤＭＡ制御回路２２
０に対して転送指示を与える。

【０１１１】この場合、ＤＭＡ制御回路２２０はデータ
用メモリ２１０から読み出したデータ（セル・ペイロー
ド）をＣ−ＰＣＩバスインタフェース２８０に出力す
る。このデータは、Ｃ−ＰＣＩバスインタフェース２８
０からＣ−ＰＣＩバス３９１を通っていずれかの上位ヘ
ッダ処理ユニット３００のＣ−ＰＣＩバスインタフェー
ス３８５に入力され、データ用メモリ３１０に書き込ま
れる。

【０１１２】各々の上位ヘッダ処理ユニット３００から
ＡＴＭセル処理ユニット２００に向かう方向にセル・ペ
イロードを転送する場合、まず、送信する上位ヘッダ処
理ユニット３００のマイクロプロセッサ３３０がＤＭＡ
制御回路３２０に転送指示を与える。この場合、ＤＭＡ
制御回路３２０はデータ用メモリ３１０から読み出した
データ（セル・ペイロード）をＣ−ＰＣＩバスインタフ
ェース３８０に出力する。このデータは、Ｃ−ＰＣＩバ
スインタフェース３８０からＣ−ＰＣＩバス３９２を通
ってＡＴＭセル処理ユニット２００のＣ−ＰＣＩバスイ
ンタフェース２８５に入力され、データ用メモリ２１０
に書き込まれる。

【０１１３】（第４の実施の形態）本発明のプロトコル
処理装置のもう１つの実施の形態について、図１５及び
図１６を参照して説明する。この形態は請求項６に対応
する。図１５はこの形態のプロトコル処理装置のハード
ウェアを示すブロック図である。図１６はデータ転送タ
イミングの例を示すタイムチャートである。この形態
は、第１の実施の形態の変形例である。図１５におい
て、図２と対応する要素は同一の符号を付けて示してあ
る。

【０１１４】この形態では、請求項６の複数組のバスは
バス５０１，５０２及び５０３に対応する。第１の実施
の形態と異なる部分のみについて以下に説明する。図１
５を参照すると、この例では３組のバス５０１，５０
２，５０３が備わっている。また、通信信号入出力ユニ
ット１００，ＡＴＭセル処理ユニット２００，上位ヘッ
ダ処理ユニット３００(1)，３００(2)，３００(3)は、
いずれも３組のバス５０１，５０２，５０３のそれぞれ
と共通に接続されている。

【０１１５】つまり、通信信号入出力ユニット１００，
ＡＴＭセル処理ユニット２００，上位ヘッダ処理ユニッ
ト３００(1)，３００(2)，３００(3)のそれぞれは、３
組のバス５０１，５０２，５０３を共有することがで
き、バス５０１，５０２，５０３の各々を各ユニットが
利用するタイミングを予め定めたスケジュールなどに従
って分離しておくことにより、ユニット間でスムーズに
データ転送を行うことができる。

【０１１６】図１５の例では、ユニット間の通信として
［（α）→（β）］，［（β）→（α）］，［（β）→
（γ１）］，［（β）→（γ２）］，［（β）→（γ
３）］，［（γ１）→（β）］，［（γ２）→
（β）］，［（γ３）→（β）］の８種類が存在する。
なお、データ処理の流れの順番は（α）→（β）→（γ
１又はγ２又はγ３）→（β）→（α）である。

【０１１７】実際のユニット間のデータ転送の例につい
て図１６を参照して説明する。図１６の例では、通信信
号入出力ユニット１００からＡＴＭセル処理ユニット２
００に対して３回のデータ転送を行い、ＡＴＭセル処理
ユニット２００から出力される３組のデータを３つの上
位ヘッダ処理ユニット３００(1)，３００(2)，３００
(3)でそれぞれ処理する場合を想定している。

【０１１８】また、図１６の（ａ）では、３組のバス５
０１，５０２，５０３を全て使用する場合を想定し、図
１６の（ｂ）では、２組のバス５０１，５０２だけを使
用する場合を想定している。図１６の（ａ）では、バス
５０１を利用して［（α）→（β）］，［（β）→（γ
１）］，［（γ１）→（β）］，［（β）→（α）］の
データ転送を順次に行い、バス５０２を利用して
［（α）→（β）］，［（β）→（γ２）］，［（γ
２）→（β）］，［（β）→（α）］のデータ転送を順
次に行い、バス５０２を利用して［（α）→（β）］，
［（β）→（γ３）］，［（γ３）→（β）］，
［（β）→（α）］のデータ転送を順次に行っている。

【０１１９】また、図１６の（ｂ）ではバス５０１を利
用して［（α）→（β）］，［（β）→（γ１）］，
［（β）→（γ３）］，［（γ１）→（β）］，［（γ
３）→（β）］，［（β）→（α）］のデータ転送を順
次に行い、バス５０２を利用して［（α）→（β）］，
［（α）→（β）］，［（β）→（γ２）］，［（γ
２）→（β）］，［（β）→（α）］，［（β）→
（α）］のデータ転送を順次に行っている。

【０１２０】図１６のように、同時に利用可能なバスの
数に応じて処理能力に多少の違いは生じるが、いずれに
しても図１６のようにスケジューリングで予め定めた順
番でユニット間のデータ転送を共通のバスを介して行う
ことにより、効率的にデータを処理することができる。
また、複数のバスを全てのユニットで共有することによ
り、最小限の数のバスで必要なデータ転送を全て実現す
ることができる。更に、図１５に示すように全てのバス
を全てのユニット（１００，２００，３００(1)，３０
０(2)，３００(3)）に共通に接続する場合には、各ユニ
ットの配置上の制約がなくなる。

【０１２１】例えば、通信信号入出力ユニット１００，
ＡＴＭセル処理ユニット２００，上位ヘッダ処理ユニッ
ト３００(1)，３００(2)，３００(3)）のそれぞれを共
通形状のコネクタを介して３組のバス３０１，３０２，
３０３と接続する場合には、それぞれのユニットをいず
れのコネクタと接続してもよく、複数のユニットを配置
する位置を互いに交換することもできる。

【０１２２】仮にユニット間で共通に利用できるバスを
用いない場合には、図１５のプロトコル処理装置は図１
７に示すようにデータ処理の手順を考慮してユニット間
の接続及び配置を決定しなければならない。この形態に
おいても、通信信号入出力ユニット１００，ＡＴＭセル
処理ユニット２００，上位ヘッダ処理ユニット３００
(1)，３００(2)，３００(3)）のそれぞれは共通のハー
ドウェアに互いに異なるプログラムを搭載して実現して
いる。従って、ユニット間の接続及び配置は自由に変更
できる。

【０１２３】

【発明の効果】以上説明したように、本発明のプロトコ
ル処理装置によれば互いに独立して動作する通信信号入
出力手段，ＡＴＭセル処理手段，上位ヘッダ処理手段が
パイプライン処理を行うことができるので処理を高速化
できる。また、本発明のＡＴＭセル格納方法によれば、
ＶＣ多重ストリームを受信する場合にＶＣ毎に予めメモ
リ領域を割り当てておく必要がないので、無駄な領域が
なくメモリの領域を効率的に利用できる。

【０１２４】更に、複数のユニット間のデータ転送に利
用可能なバスなどの通信路を複数組設ける場合には、ユ
ニット間でより効率的にデータ転送を行い効率的にデー
タを処理できる。

【図面の簡単な説明】

【図１】第１の実施の形態のプロトコル処理装置の機能
上の構成を示すブロック図である。

【図２】第１の実施の形態のプロトコル処理装置のハー
ドウェアを示すブロック図である。

【図３】ＡＴＭセル格納メモリ上の記憶領域の構成を示
すメモリマップである。

【図４】受信用の記憶領域の構成を示すメモリマップで
ある。

【図５】セル受信時の通信信号入出力ユニット及びＡＴ
Ｍセル処理ユニットの動作を示すフローチャートであ
る。

【図６】複数セルＤＭＡ転送の内容を示すフローチャー
トである。

【図７】上位ヘッダ処理ユニットの動作を示すフローチ
ャートである。

【図８】ＡＴＭセル処理ユニットの送信処理を示すフロ
ーチャートである。

【図９】各セルのＶＣが異なる場合の通信信号入出力ユ
ニットの動作を示すタイムチャートである。

【図１０】同じＶＣのセルが連続する場合の通信信号入
出力ユニットの動作を示すタイムチャートである。

【図１１】ＡＴＭセル格納メモリ上の記憶領域の構成

【図１２】ＡＴＭセル格納メモリ上の記憶領域の構成

【図１３】第２の実施の形態のプロトコル処理装置のハ
ードウェアを示すブロック図である。

【図１４】第３の実施の形態のプロトコル処理装置のハ
ードウェアを示すブロック図である。

【図１５】第４の実施の形態のプロトコル処理装置のハ
ードウェアを示すブロック図である。

【図１６】データ転送タイミングの例を示すタイムチャ
ートである。

【図１７】各ユニットの接続及び配置例を示すブロック
図である。

【符号の説明】

１００ 通信信号入出力ユニット １１０ ＡＴＭフレーマ １２０ ＤＭＡ制御回路 １３０ ＶＣ分離モジュール １４０ 入力ＣＲＣ計算回路 １８０，２９０ バス選択回路 １９０ ローカルバス ２００ ＡＴＭセル処理ユニット ２０１ ＡＴＭセル格納メモリ ２０２ ＡＴＭセル情報抽出モジュール ２０３ ＶＣＩ管理メモリ ２０４ ＣＲＣ再計算モジュール ２０５ 情報入出力回路 ２１０ データ用メモリ ２２０ ＤＭＡ制御回路 ２３０ マイクロプロセッサ ２４０ プログラムメモリ ２５０ ＦＰＧＡ ２６０ イーサネットインタフェース ２７０ ローカルバス ２８０，２８５ Ｃ−ＰＣＩバスインタフェース ３００ 上位ヘッダ処理ユニット ３０１ 上位ヘッダ格納メモリ ３０２ 上位ヘッダ情報抽出モジュール ３０３ 情報入出力回路 ３１０ データ用メモリ ３２０ ＤＭＡ制御回路 ３３０ マイクロプロセッサ ３４０ プログラムメモリ ３５０ ＦＰＧＡ ３６０ イーサネットインタフェース ３７０ ローカルバス ３８０，３８５ Ｃ−ＰＣＩバスインタフェース ３９１，３９２ Ｃ−ＰＣＩバス ５０１，５０２，５０３ バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺元 光生 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 松広 一良 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 宮崎 敏明 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のバーチャルチャネルを形成可能な
   伝送路に接続され該伝送路に対してＡＴＭセルの入力及
   び出力を行うＡＴＭフレーマと、 前記ＡＴＭフレーマが伝送路から入力したＡＴＭセルを
   バーチャルチャネル毎に分離するＶＣ分離モジュール
   と、 前記ＡＴＭフレーマが伝送路から入力したＡＴＭセルを
   格納するためのＡＴＭセル格納メモリと、 前記ＡＴＭセル格納メモリに転送されたＡＴＭセルから
   情報を抽出するＡＴＭセル情報抽出モジュールと、 前記ＡＴＭフレーマが伝送路から入力したＡＴＭセルの
   少なくともペイロードの情報を格納するための上位ヘッ
   ダ格納メモリと、 前記上位ヘッダ格納メモリに転送されたＡＴＭセルから
   前記ＡＴＭセル情報抽出モジュールの処理する階層より
   も上位階層のプロトコルに関するヘッダ情報の抽出及び
   修正を行う上位ヘッダ情報抽出モジュールとを設けると
   ともに、前記ＡＴＭフレーマ及びＶＣ分離モジュールを
   備える通信信号入出力手段と、前記ＡＴＭセル格納メモ
   リ及びＡＴＭセル情報抽出モジュールを備えるＡＴＭセ
   ル処理手段と、前記上位ヘッダ格納メモリ及び上位ヘッ
   ダ情報抽出モジュールを備える上位ヘッダ処理手段とを
   直列に並べて接続し、前記通信信号入出力手段，ＡＴＭ
   セル処理手段，上位ヘッダ処理手段にそれぞれ独立して
   動作する制御手段を設けたことを特徴とするプロトコル
   処理装置。
2. 【請求項２】 請求項１のプロトコル処理装置におい
   て、前記ＡＴＭフレーマが受信したＡＴＭセルを前記Ａ
   ＴＭセル格納メモリに対して転送する場合には、入力さ
   れたＡＴＭセルのバーチャルチャネルが変化しない限
   り、予め定めた数の複数のＡＴＭセルが前記ＡＴＭフレ
   ーマに蓄積されるまで待機してから蓄積された複数のＡ
   ＴＭセルを連続的に転送する転送制御手段を設けたこと
   を特徴とするプロトコル処理装置。
3. 【請求項３】 請求項１のプロトコル処理装置におい
   て、互いに独立した複数の上位ヘッダ処理手段を前記Ａ
   ＴＭセル処理手段に接続するとともに、前記ＡＴＭセル
   処理手段に入力された各ＡＴＭセルが属するバーチャル
   チャネルの違いに応じてＡＴＭセルの転送先の上位ヘッ
   ダ処理手段を切り替え、複数のバーチャルチャネルに属
   するＡＴＭセルを複数の上位ヘッダ処理手段で並列的に
   処理することを特徴とするプロトコル処理装置。
4. 【請求項４】 請求項１のプロトコル処理装置におい
   て、それぞれが少なくともプログラムを実行するプロセ
   ッサ，プログラムメモリ，ダイレクトメモリアクセス制
   御回路，プログラマブルゲートアレイ，バスインタフェ
   ース及び内部バスを備える同一の複数のハードウェアに
   互いに異なるソフトウェアを搭載して、各ハードウェア
   を前記ＡＴＭセル処理手段及び前記上位ヘッダ処理手段
   として構成したことを特徴とするプロトコル処理装置。
5. 【請求項５】 請求項１のプロトコル処理装置におい
   て、 前記ＡＴＭフレーマが伝送路から受信したバーチャルチ
   ャネル毎のパケットのＣＲＣ情報をＡＡＬ５レイヤで計
   算する第１のＣＲＣ演算手段と、 前記上位ヘッダ処理手段の処理によって修正されたバー
   チャルチャネル毎の各パケットについてＡＡＬ５レイヤ
   のＣＲＣ情報を計算する第２のＣＲＣ演算手段と、 少なくともパケットが前記上位ヘッダ処理手段の処理で
   修正された場合には、前記第２のＣＲＣ演算手段が計算
   した結果で送信対象のＡＴＭセルを修正するとともに、
   前記第１のＣＲＣ演算手段の計算結果に基づいてＣＲＣ
   エラーを検出した場合には、該ＣＲＣエラーの情報を送
   信対象のＡＴＭセルに反映するＣＲＣ制御手段とを更に
   設けたことを特徴とするプロトコル処理装置。
6. 【請求項６】 請求項４のプロトコル処理装置におい
   て、前記複数の同一のハードウェアを複数のバスを用い
   て互いに接続したことを特徴とするプロトコル処理装
   置。
7. 【請求項７】 複数のバーチャルチャネルを形成可能な
   伝送路から受信したＡＴＭセルをバーチャルチャネル毎
   に分離して記憶装置に格納するためのＡＴＭセル格納方
   法であって、 ヘッダ，ペイロード及び次の記憶領域へのリンク情報を
   保持するための固定サイズの未使用の記憶領域を順次に
   論理的に連結して構成したフリーリストを利用し、 受信したＡＴＭセルのバーチャルチャネル毎に少なくと
   もＡＴＭセルを記憶している領域の先頭位置を示す情報
   を含む受信管理データを保持し、 受信した各ＡＴＭセルに対して前記フリーリストから各
   記憶領域を逐次に確保し、 確保した記憶領域に各ＡＴＭセルを記憶し、 確保した記憶領域をそれまでに受信した各ＡＴＭセルを
   保持している受信バッファの最後に連結することを特徴
   とするＡＴＭセル格納方法。
8. 【請求項８】 請求項６のＡＴＭセル格納方法におい
   て、 複数のＡＴＭセルを記憶するための第１の記憶領域を前
   記フリーリストから確保し、 前記第１の記憶領域に処理後のＡＴＭセルのペイロード
   を記憶し、 前記第１の記憶領域に対して、前記受信バッファに蓄え
   られた同一バーチャルチャネルのＡＴＭセルのヘッダを
   書き込み、 送信すべきＡＴＭセルを保持している送信バッファの最
   後に前記第１の記憶領域を連結し、 前記受信バッファに蓄えられた同一バーチャルチャネル
   のデータのうち前記第１の記憶領域に保持されたデータ
   に続く残りのデータを前記第１の記憶領域に連結するこ
   とを特徴とするＡＴＭセル格納方法。