JP2001196904A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 動作電圧に応じた遅延時間又はパルス幅に調
整することができる遅延回路及び該遅延回路を有するＡ
ＴＤパルス発生回路を備えた半導体集積回路を得る。 【解決手段】 外部から入力されるコマンドに応じて遅
延時間調整回路２で生成される制御信号ＺＴＭ０〜ＺＴ
Ｍｎにより遅延動作を制御することができる複数の遅延
段Ｄ０〜Ｄｎを直列に接続して形成された遅延回路１を
備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に遅延回路及び遅延回路を使用した半導体記憶
装置で使用されるＡＴＤパルス発生回路を備えた半導体
集積回路に関するものである。

【０００２】

【従来の技術】従来の遅延回路は、図１１で示すように
インバータを偶数段直列に接続した回路で構成される。
遅延回路は、動作マージンを持たせるために遅延時間を
最適にする必要があり、通常は、製造時にアルミマスク
のみで遅延時間を調整できるようにしている。

【０００３】一方、このような遅延回路において、トラ
ンジスタの駆動能力は電圧依存性を有するため、遅延時
間においても電圧依存性を有することになる。高電圧で
はトランジスタの駆動能力は大きく、電圧依存性も比較
的小さいが、低電圧になるとトランジスタの駆動能力が
小さくなる。特に、例えば１.８Ｖ以下といった超低電
圧になるとトランジスタの駆動能力が極端に小さくな
り、電圧依存性も大きくなるため、高電圧時との遅延時
間の差が非常に大きくなる。

【０００４】

【発明が解決しようとする課題】このように、超低電圧
から高電圧までの広範囲な動作電圧範囲では、遅延時間
の電圧依存性が非常に大きくなる。このため、超低電圧
で最適な遅延時間に設定すると、高電圧時に遅延時間が
短くなりすぎて正常な動作ができなくなるという問題が
あった。逆に、高電圧で必要な遅延時間に設定すると、
超低電圧時に遅延時間が長くなりすぎて半導体集積回路
として高速な動作を行うことができないという問題があ
った。

【０００５】これらのことから、それぞれの電圧に応じ
て最適な遅延時間になるようなアルミマスクをそれぞれ
作成する必要があり、実際のデバイスで遅延時間の最適
化を行うには、ＦＩＢ装置によってアルミ線を加工して
実験を行ったり、アルミマスクの改訂を行う必要があっ
た。このように、超低電圧から高電圧までの広範囲な動
作電圧範囲で最適な遅延時間に設定するためには、多く
の作業及び時間が必要であった。

【０００６】これに対して、特開平１−２６１９１４号
公報では、活性化されているクロックドインバータを駆
動するか、一定時間遅延後に活性化されるクロックドイ
ンバータを駆動するかを、外部信号で切り替えることに
よって遅延量の切り替えを行う遅延回路が開示されてい
る。しかし、このような遅延回路では、２種類の遅延時
間にしか設定することができず、様々な動作電圧におい
て、最適な遅延時間に設定することができないという問
題があった。

【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、外部からコマンドとして入力
される特別なサイクルすなわち特殊なモードの動作要求
やヒューズによって、様々な動作電圧で最適な値に遅延
時間の変更を行うことができるようにすることにより、
動作電圧に応じた遅延時間又はパルス幅に調整すること
ができる遅延回路及び該遅延回路を有するＡＴＤパルス
発生回路を備えた半導体集積回路を得ることを目的とす
る。

【０００８】

【課題を解決するための手段】この発明に係る半導体集
積回路は、入力される信号の遅延動作を行う複数の遅延
回路が直列に接続されてなる信号遅延部と、外部から入
力される所定のコマンドをデコードし、該デコード結果
に応じて該信号遅延部の各遅延回路に対して、信号遅延
動作の動作制御を行う制御信号を生成して出力する遅延
制御部とを備えるものである。

【０００９】また、この発明に係る半導体集積回路は、
入力された信号の信号レベルが変化すると、遅延時間可
変の遅延回路で設定された遅延時間に応じたパルス幅の
パルスを生成して出力するパルス発生部と、外部から入
力される所定のコマンドをデコードし、該デコード結果
に応じて該パルス発生部の遅延回路に対して、遅延時間
の制御を行う制御信号を生成して出力する遅延制御部と
を備えるものである。

【００１０】また、この発明に係る半導体集積回路は、
入力される信号の遅延動作を行う複数の遅延回路が直列
に接続されてなる信号遅延部と、該各遅延回路に対応し
て設けられたそれぞれのヒューズの切断状態に応じて、
各遅延回路に対して信号遅延動作の動作制御を行う制御
信号を生成して出力する遅延制御部とを備えるものであ
る。

【００１１】また、この発明に係る半導体集積回路は、
入力された信号の信号レベルが変化すると、遅延時間可
変の遅延回路で設定された遅延時間に応じたパルス幅の
パルスを生成して出力するパルス発生部と、該遅延回路
の複数の遅延時間に対応して設けられたそれぞれのヒュ
ーズの切断状態に応じて、該パルス発生部の遅延回路に
対して遅延時間の制御を行う制御信号を生成して出力す
る遅延制御部とを備えるものである。

【００１２】また、この発明に係る半導体集積回路は、
請求項１から請求項４のいずれかにおいて、上記遅延回
路は、入力された信号に応じて所定の論理を出力する論
理ゲートと、該論理ゲートにおける各電源入力端にそれ
ぞれ対応して接続される各スイッチング素子と、上記遅
延制御部からの制御信号に応じて該各スイッチング素子
の一方を遅延させてスイッチングさせるスイッチング素
子制御回路とを備えるものである。

【００１３】また、この発明に係る半導体集積回路は、
入力された信号に応じて所定の論理を出力する、並列に
接続された複数の論理ゲートと、該各論理ゲートごと
に、論理ゲートにおける各電源入力端にそれぞれ対応し
て接続される各スイッチング素子と、外部から入力され
る所定のコマンドをデコードし、該デコード結果に応じ
て該各スイッチング素子に対して、スイッチングの動作
制御を行う制御信号を生成して出力するスイッチング素
子制御回路とを備えるものである。

【００１４】また、この発明に係る半導体集積回路は、
入力された信号に応じて所定の論理を出力する、並列に
接続された複数の論理ゲートと、該各論理ゲートごと
に、論理ゲートにおける各電源入力端にそれぞれ対応し
て接続される各スイッチング素子と、各論理ゲートに対
応して設けられたそれぞれのヒューズの切断状態に応じ
て、該各スイッチング素子に対して、スイッチングの動
作制御を行う制御信号を生成して出力するスイッチング
素子制御回路とを備えるものである。

【００１５】また、この発明に係る半導体集積回路は、
請求項５から請求項７のいずれかにおいて、上記論理ゲ
ート及び各スイッチング素子が、クロックドＣＭＯＳゲ
ートを構成するものである。

【００１６】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の遅延回路例を示した回路図である。図
１において、遅延回路１は、順方向に直列に接続された
（ｎ＋１）個の遅延段Ｄ０〜Ｄｎ（ｎは、ｎ＞０の自然
数）と、外部からコマンドとして入力される特別なサイ
クルすなわち特殊なモードの動作要求に応じて該各遅延
段Ｄ０〜Ｄｎに対して遅延を行うか否かの動作制御を行
う遅延時間調整回路２とで構成されている。

【００１７】遅延時間調整回路２は、外部からコマンド
として入力される特別なサイクルすなわち特殊なモード
の動作要求が入力され、該要求に応じて各遅延段Ｄ０〜
Ｄｎに対して対応する制御信号ＺＴＭ０〜ＺＴＭｎを出
力する。遅延時間調整回路２は、制御信号ＺＴＭ０〜Ｚ
ＴＭｎの各論理を、入力される外部コマンドに応じて決
定し、例えば半導体記憶装置において、ＳＤＲＡＭでは
ＭＲＳ(モードレジスタセット)＋アドレスキー、ＥＤＯ
‐ＤＲＡＭではＷＣＢＲ(アーリーライトにおけるZCAS
before ZRAS)＋アドレスキー、ＳＲＡＭでは外部から入
力されるライトイネーブル信号ＺＷＥがＬｏｗレベルの
ときにおける特定のアドレス遷移等、といったようにア
ドレスの組合せによって決定される。

【００１８】なお、遅延段Ｄ０〜Ｄｎは、それぞれ同じ
回路構成で形成されていることから、図１では遅延段Ｄ
０の内部回路例のみを示しており、遅延段Ｄ１〜Ｄｎの
内部回路は省略している。このことから、以下、遅延段
Ｄ０の動作について説明し、他の遅延段の動作について
は遅延段Ｄ０と同様であるのでその説明を省略する。遅
延段Ｄ０は、インバータ１１、Ｐチャネル形ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１２及
びＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタと呼ぶ）１３で形成されたクロックドインバ
ータ１４と、ＮＯＲ回路１５，１６と、ＮＡＮＤ回路１
７，１８と、インバータ１９，２０と、遅延回路部２１
とで構成されている。

【００１９】遅延段Ｄ０の入力端は、インバータ１１の
入力端、ＮＯＲ回路１５の一方の入力端、ＮＡＮＤ回路
１７の一方の入力端、及び遅延回路部２１の入力端にそ
れぞれ接続されている。インバータ１１の出力端はイン
バータ２０を介して遅延段Ｄ０の出力端に接続されてい
る。遅延回路部２１の出力端は、ＮＯＲ回路１５の他方
の入力端及びＮＡＮＤ回路１７の他方の入力端にそれぞ
れ接続されている。ＮＯＲ回路１５の出力端は、ＮＯＲ
回路１６の一方の入力端に接続され、ＮＡＮＤ回路１７
の出力端は、ＮＡＮＤ回路１８の一方の入力端に接続さ
れている。

【００２０】更に、ＮＯＲ回路１６の他方の入力端は遅
延時間調整回路２に接続され、遅延時間調整回路２は、
更にインバータ１９を介してＮＡＮＤ回路１８の他方の
入力端に接続され、遅延時間調整回路２からは、遅延段
Ｄ０に対する遅延動作を行うか否かの制御を行うための
制御信号ＺＴＭ０が入力される。ＮＯＲ回路１６の出力
端は、ＰＭＯＳトランジスタ１２のゲートに、ＮＡＮＤ
回路１８の出力端は、ＮＭＯＳトランジスタ１３のゲー
トにそれぞれ接続されている。

【００２１】このような構成において、遅延時間調整回
路２から出力される制御信号ＺＴＭ０がＨｉｇｈレベル
のとき、ＮＯＲ回路１６の出力端はＬｏｗレベルに、Ｎ
ＡＮＤ回路１８の出力端はＨｉｇｈレベルになる。この
ことから、クロックドインバータ１４のＰＭＯＳトラン
ジスタ１２及びＮＭＯＳトランジスタ１３はそれぞれＯ
Ｎしてゲートが開いている状態となり、遅延段Ｄ０の入
力端から入力された信号の信号レベルが変化すると、こ
れに伴って遅延段Ｄ０の出力端から出力される信号も直
ちに信号レベルが変化することから、遅延段Ｄ０は遅延
回路として動作しない状態となる。

【００２２】これに対して、遅延時間調整回路２から入
力される制御信号ＺＴＭ０がＬｏｗレベルのとき、遅延
段Ｄ０の入力端に入力された信号の信号レベルが例えば
ＨｉｇｈレベルからＬｏｗレベルに変化すると、これに
伴って遅延回路部２１の出力端から出力される信号は所
定時間Ｔ０遅延した後にＨｉｇｈレベルからＬｏｗレベ
ルに変化する。このことから、遅延段Ｄ０の入力端がＨ
ｉｇｈレベルからＬｏｗレベルに変化してから所定時間
Ｔ０の間、ＮＯＲ回路１５の出力端はＨｉｇｈレベルに
ならず、ＮＡＮＤ回路１７の出力端はＬｏｗレベルにな
らない。ＮＯＲ回路１５の出力端がＨｉｇｈレベルにな
るとＮＯＲ回路１６の出力端はＬｏｗレベルになり、Ｎ
ＡＮＤ回路１７の出力端がＬｏｗレベルになるとＮＡＮ
Ｄ回路１８の出力端はＨｉｇｈレベルとなる。

【００２３】このように、遅延段Ｄ０は、遅延時間調整
回路２から入力される制御信号ＺＴＭ０がＨｉｇｈレベ
ルのとき、入力信号に対して遅延動作を行わず、制御信
号ＺＴＭ０がＬｏｗレベルのとき、入力信号に対する遅
延回路として動作する。このような動作は、他の遅延段
Ｄ１〜Ｄｎにおいても同様であり、遅延時間調整回路２
は、制御信号ＺＴＭ０〜ＺＴＭｎの各信号レベルを制御
することにより、遅延回路として動作する遅延段の数を
変えることができ、すなわち遅延回路１における入力信
号に対する出力信号の遅延時間を変えることができる。

【００２４】一方、図１では、遅延回路１に入力される
信号の信号レベルが変化すると、遅延時間調整回路２か
らの制御信号ＺＴＭ０〜ＺＴＭｎに応じた遅延時間後
に、遅延回路１の出力端の信号レベルが変化するが、遅
延回路１が、入力される信号がＬｏｗレベルからＨｉｇ
ｈレベルに変化したときだけ遅延動作を行うライズ遅延
回路をなすようにするには、図１の遅延回路１を、図２
のような構成にすればよい。図２のライズ遅延回路にお
いて、図１との相違点は、図１のＰＭＯＳトランジスタ
１２及びＮＯＲ回路１５，１６をなくしたことにあり、
それぞれ以外の動作は図１の遅延回路１と同様であるの
でその説明を省略する。

【００２５】また、遅延回路１が、入力される信号がＨ
ｉｇｈレベルからＬｏｗレベルに変化したときだけ遅延
動作を行うフォール遅延回路をなすようにするには、図
１の遅延回路１を、図３のような構成にすればよい。図
３のフォール遅延回路において、図１との相違点は、図
１のＮＭＯＳトランジスタ１３、ＮＡＮＤ回路１７，１
８及びインバータ１９をなくしたことにあり、それぞれ
以外の動作は図１の遅延回路１と同様であるのでその説
明を省略する。

【００２６】このように、本実施の形態１における半導
体集積回路は、外部から入力されるコマンドに応じて遅
延時間調整回路２で生成される制御信号ＺＴＭ０〜ＺＴ
Ｍｎによって遅延動作を制御することができる複数の遅
延段Ｄ０〜Ｄｎを直列に接続して形成された遅延回路１
を備えた。このことから、遅延段Ｄ０〜Ｄｎの内、遅延
動作させる遅延段の数を外部から入力されるコマンドに
よって変えることができ、遅延回路の遅延時間を該コマ
ンドによって容易に変えることができるため、動作電圧
に対する最適な遅延時間を設定する実験を容易に行うこ
とができ、動作電圧に応じたコマンドを規定しておくこ
とによって、１つのマスクセットで広範囲な動作電圧に
対応できる遅延回路を備えたデバイスを作成することが
できる。

【００２７】実施の形態２．図４は、本発明の実施の形
態２における半導体集積回路の遅延回路例を示した回路
図である。なお、図４では、図１と同じものは同じ符号
で示しており、ここではその説明を省略する。図４にお
いて、遅延回路３１は、インバータ、ＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタでそれぞれ形成され、並
列に接続された（ｎ＋１）個のクロックドインバータＣ
Ｉ０〜ＣＩｎと、インバータＩ０〜Ｉｎと、遅延時間調
整回路２とで構成されている。

【００２８】クロックドインバータＣＩｍ（ｍ＝０〜
ｎ）は、ＰＭＯＳトランジスタＱＡｍとＮＭＯＳトラン
ジスタＱＢｍで形成されたインバータと電源入力端Ｖdd
との間にＰＭＯＳトランジスタＱＣｍが接続され、該イ
ンバータと接地との間にＮＭＯＳトランジスタＱＤｍが
接続されて形成されている。更に、ＮＭＯＳトランジス
タＱＤｍのゲートは遅延時間調整回路２に接続され、遅
延時間調整回路２は、更にインバータＩｍを介してＰＭ
ＯＳトランジスタＱＣｍのゲートに接続され、遅延時間
調整回路２からは、クロックドインバータＣＩｍに対す
る動作制御を行うための制御信号ＺＴＭｍが入力され
る。

【００２９】また、各クロックドインバータＣＩ０〜Ｃ
Ｉｎにおけるインバータを形成する、ＰＭＯＳトランジ
スタＱＡ０〜ＱＡｎの各ゲート及びＮＭＯＳトランジス
タＱＢ０〜ＱＢｎの各ゲートがそれぞれ接続されると共
に、ＰＭＯＳトランジスタＱＡ０〜ＱＡｎの各ドレイン
及びＮＭＯＳトランジスタＱＢ０〜ＱＢｎ各ドレインが
それぞれ接続され、該接続部はインバータ３２を介して
遅延回路３１の出力端をなす。

【００３０】このような構成において、遅延時間調整回
路２から出力される制御信号ＺＴＭｍがＨｉｇｈレベル
のとき、ＰＭＯＳトランジスタＱＣｍとＮＭＯＳトラン
ジスタＱＤｍはそれぞれＯＮしてゲートが開いている状
態となり、クロックドインバータＣＩｍはインバータと
して動作する。一方、遅延時間調整回路２から出力され
る制御信号ＺＴＭｍがＬｏｗレベルのとき、ＰＭＯＳト
ランジスタＱＣｍとＮＭＯＳトランジスタＱＤｍはそれ
ぞれＯＦＦしてゲートが閉じた状態となり、クロックド
インバータＣＩｍはＯＦＦして出力を停止する。

【００３１】このことから、遅延時間調整回路２は、制
御信号ＺＴＭ０〜ＺＴＭｎの各信号レベルを制御するこ
とにより、動作させるクロックドインバータの数を変え
ることができる。クロックドインバータＣＩ０〜ＣＩｎ
における各インバータは並列に接続されていることか
ら、遅延回路３１は、動作するインバータの数が増加す
ると共に駆動能力が大きくなって遅延時間が小さくな
る。逆に、遅延回路３１は、動作するインバータの数が
減少すると共に駆動能力が小さくなって遅延時間が大き
くなる。

【００３２】一方、図４では、遅延回路３１に入力され
る信号の信号レベルが変化すると、遅延時間調整回路２
からの制御信号ＺＴＭ０〜ＺＴＭｎに応じた遅延時間後
に、遅延回路３１の出力端の信号レベルが変化するが、
遅延回路３１が、入力される信号がＬｏｗレベルからＨ
ｉｇｈレベルに変化したときだけ遅延動作を行うライズ
遅延回路をなすようにするには、図４の遅延回路３１
を、図５のような構成にすればよい。図５のライズ遅延
回路において、図４との相違点は、図４のＰＭＯＳトラ
ンジスタＱＡ１〜ＱＡｎ，ＱＣ０〜ＱＣｎ及びインバー
タＩ０〜Ｉｎをなくしたことにあり、それぞれ以外の動
作は図４の遅延回路３１と同様であるのでその説明を省
略する。なお、図５の場合、ＮＭＯＳトランジスタＱＢ
０〜ＱＢｎは、ＰＭＯＳトランジスタＱＡ０とそれぞれ
接続されてインバータを形成している。

【００３３】また、遅延回路３１が、入力される信号が
ＨｉｇｈレベルからＬｏｗレベルに変化したときだけ遅
延動作を行うフォール遅延回路をなすようにするには、
図４の遅延回路３１を、図６のような構成にすればよ
い。図６のフォール遅延回路において、図４との相違点
は、図４のＮＭＯＳトランジスタＱＢ１〜ＱＢｎ，ＱＤ
０〜ＱＤｎをなくしたことにあり、それぞれ以外の動作
は図４の遅延回路３１と同様であるのでその説明を省略
する。なお、図６の場合、ＰＭＯＳトランジスタＱＡ０
〜ＱＡｎは、ＮＭＯＳトランジスタＱＢ０とそれぞれ接
続されてインバータを形成している。

【００３４】このように、本実施の形態２における半導
体集積回路は、外部から入力されるコマンドに応じて遅
延時間調整回路２で生成される制御信号ＺＴＭ０〜ＺＴ
Ｍｎによって動作を制御することができる複数のクロッ
クドインバータＣＩ０〜ＣＩｎを並列に接続して形成さ
れた遅延回路３１を備えた。このことから、クロックド
インバータＣＩ０〜ＣＩｎの内、インバータとして動作
させる数を外部から入力されるコマンドによって変える
ことができ、上記実施の形態１と同様の効果を得ること
ができる。

【００３５】実施の形態３．上記実施の形態１及び実施
の形態２では、半導体集積回路における遅延回路の場合
について説明したが、外部から入力されるコマンドに応
じて遅延時間調整回路２で生成される制御信号ＺＴＭ０
〜ＺＴＭｎによって遅延時間が変わる遅延回路を、半導
体記憶装置で使用されるＡＴＤパルス発生回路に使用し
て、生成されるＡＴＤパルスのパルス幅を変えるように
してもよく、このようにしたものを本発明の実施の形態
３とする。

【００３６】図７は、本発明の実施の形態３における半
導体集積回路の遅延回路例を示した回路図である。な
お、図７では、半導体記憶装置で使用されるＡＴＤパル
ス発生回路に使用した場合を例にして示しており、図１
と同じものは同じ符号で示しており、ここではその説明
を省略する。図７において、ＡＴＤパルス発生回路４１
は、信号変化検出回路４２と、遅延回路４３と、遅延時
間調整回路２とで構成されている。遅延回路４３は、遅
延時間調整回路２からの制御信号ＺＴＭ０〜ＺＴＭｎに
応じて信号変化検出回路４２で検出された入力信号の信
号レベルの変化時に応じて生成されるＡＴＤパルスのパ
ルス幅を変える動作を行う。

【００３７】信号変化検出回路４２は、ＰＭＯＳトラン
ジスタ５１〜６２、ＮＭＯＳトランジスタ６３〜７０及
びインバータ７１，７２で形成されており、入力端に入
力される信号の信号レベルが変化するごとに、Ｌｏｗレ
ベルのワンショットパルスであるＡＴＤパルスを生成し
て出力する。電源入力端Ｖddと接地との間には、ＰＭＯ
Ｓトランジスタ５１〜５４及びＮＭＯＳトランジスタ６
３の直列回路、ＰＭＯＳトランジスタ５５〜５８及びＮ
ＭＯＳトランジスタ６６の直列回路、ＰＭＯＳトランジ
スタ５９，６０及びＮＭＯＳトランジスタ６７，６８の
直列回路、並びにＰＭＯＳトランジスタ６１，６２及び
ＮＭＯＳトランジスタ６９，７０の直列回路がそれぞれ
接続されている。

【００３８】ＰＭＯＳトランジスタ５４とＮＭＯＳトラ
ンジスタ６３との接続部は、ＰＭＯＳトランジスタ６
０，６１及びＮＭＯＳトランジスタ６９，７０の各ゲー
トに接続されノードＮ１とする。また、ＰＭＯＳトラン
ジスタ５８とＮＭＯＳトランジスタ６６との接続部は、
ＰＭＯＳトランジスタ５９，６２及びＮＭＯＳトランジ
スタ６７，６８の各ゲートに接続されノードＮ２とす
る。入力端ＩＮは、ＰＭＯＳトランジスタ５１，５２及
びＮＭＯＳトランジスタ６３の各ゲートに接続されると
共に、インバータ７１を介してＰＭＯＳトランジスタ５
５，５６及びＮＭＯＳトランジスタ６６の各ゲートに接
続されている。

【００３９】ノードＮ１と接地との間には、ＮＭＯＳト
ランジスタ６４，６５がそれぞれ接続され、ＮＭＯＳト
ランジスタ６４のゲートはＰＭＯＳトランジスタ５３，
５４の各ゲートに接続されると共にノードＮ２に接続さ
れている。また、ＮＭＯＳトランジスタ６５のゲートは
ＰＭＯＳトランジスタ５７，５８の各ゲートに接続され
ると共にノードＮ１に接続されている。ＰＭＯＳトラン
ジスタ６０とＮＭＯＳトランジスタ６７との接続部は、
ＰＭＯＳトランジスタ６２とＮＭＯＳトランジスタ６９
との接続部に接続され、更にインバータ７２を介してＡ
ＴＤパルス発生回路４１の出力端に接続されている。

【００４０】一方、遅延回路４３は、ＰＭＯＳトランジ
スタＱＥ０〜ＱＥｎ，ＱＦ０〜ＱＦｎ及び容量ＣＡ０〜
ＣＡｎ，ＣＢ０〜ＣＢｎで形成されている。ＰＭＯＳト
ランジスタＱＥ０〜ＱＥｎと対応する容量ＣＡ０〜ＣＡ
ｎとの各直列回路が、ノードＮ１と接地との間にそれぞ
れ接続され、ＰＭＯＳトランジスタＱＦ０〜ＱＦｎと対
応する容量ＣＢ０〜ＣＢｎとの各直列回路が、ノードＮ
２と接地との間にそれぞれ接続されている。

【００４１】また、ＰＭＯＳトランジスタＱＥ０〜ＱＥ
ｎの各ゲートには、遅延時間調整回路２からの制御信号
ＺＴＭ０〜ＺＴＭｎが対応して入力され、同様に、ＰＭ
ＯＳトランジスタＱＦ０〜ＱＦｎの各ゲートには、遅延
時間調整回路２からの制御信号ＺＴＭ０〜ＺＴＭｎが対
応して入力されている。例えば、ＰＭＯＳトランジスタ
ＱＥ０及びＱＦ０の各ゲートには、遅延時間調整回路２
から制御信号ＺＴＭ０がそれぞれ入力され、ＰＭＯＳト
ランジスタＱＥ１及びＱＦ１の各ゲートには、遅延時間
調整回路２から制御信号ＺＴＭ１がそれぞれ入力されて
いる。

【００４２】このような構成において、遅延時間調整回
路２から出力される制御信号ＺＴＭｍ（ｍ＝０〜ｎ）が
Ｌｏｗレベルのとき、遅延回路４３のＰＭＯＳトランジ
スタＱＥｍ及びＱＦｍがそれぞれＯＮしてゲートが開い
ている状態となり、ノードＮ１と接地との間には容量Ｃ
Ａｍが接続されると共にノードＮ２と接地との間には容
量ＣＢｍが接続されることになる。これに対して、遅延
時間調整回路２からの制御信号ＺＴＭｍ（ｍ＝０〜ｎ）
がＨｉｇｈレベルのとき、遅延回路４３のＰＭＯＳトラ
ンジスタＱＥｍ及びＱＦｍがそれぞれＯＦＦすることか
ら、ノードＮ１には容量ＣＡｍが接続されず、ノードＮ
２においても容量ＣＢｍが接続されることはない。

【００４３】このように、ノードＮ１及びＮ２と接地と
の間に容量が接続されると、入力信号の信号レベルの変
化に対して、ノードＮ１及びＮ２におけるＬｏｗレベル
からＨｉｇｈレベルへの変化速度が、ノードＮ１及びＮ
２におけるＨｉｇｈレベルからＬｏｗレベルへの変化速
度よりも遅くなる。このことから、入力端に入力される
信号の信号レベルが変化するごとに、Ｌｏｗレベルのワ
ンショットパルスがＡＴＤパルスとして出力端から出力
される。

【００４４】一方、遅延時間調整回路２は、制御信号Ｚ
ＴＭ０〜ＺＴＭｎの各信号レベルを制御することによ
り、ノードＮ１及びノードＮ２にそれぞれ接続される容
量を変えることができる。ノードＮ１及びノードＮ２に
接続される容量は、並列に接続されることから、ノード
Ｎ１及びノードＮ２にそれぞれ接続される容量の数が増
えるほど、信号変化検出回路４２から出力されるＡＴＤ
パルスのパルス幅は大きくなり、逆に、ノードＮ１及び
ノードＮ２にそれぞれ接続される容量の数が減るほど、
信号変化検出回路４２から出力されるＡＴＤパルスのパ
ルス幅は小さくなる。

【００４５】このように、本実施の形態３における半導
体集積回路は、外部から入力されるコマンドに応じて遅
延時間調整回路２で生成される制御信号ＺＴＭ０〜ＺＴ
Ｍｎによって、信号変化検出回路４２で生成されるＡＴ
Ｄパルスのパルス幅を変えることができる遅延回路４３
をＡＴＤパルス発生回路４１に備えた。このことから、
上記実施の形態１と同様の効果を得ることができると共
に、ＡＴＤパルスのパルス幅を外部から入力されるコマ
ンドによって容易に変えることができるＡＴＤパルス発
生回路を得ることができ、最適なＡＴＤパルス幅に容易
に設定することができる。

【００４６】なお、ＡＴＤパルス発生回路で生成される
ＡＴＤパルスのパルス幅を、上記実施の形態１及び実施
の形態２で示した遅延回路を用いて変えるようにしても
よく、このようにした場合、ＡＴＤパルス発生回路は、
図８のようになる。なお、図８で示したＡＴＤパルス発
生回路は、入力端に入力される信号の信号レベルが変化
するごとに、ＨｉｇｈレベルのワンショットパルスがＡ
ＴＤパルスとして出力端から出力される場合を例にして
示している。図８で示したようなＡＴＤパルス発生回路
においても、上記実施の形態３と同様の効果を得ること
ができる。

【００４７】実施の形態４．上記実施の形態１から実施
の形態３で示した各遅延回路は、外部から入力されるコ
マンドを用いて遅延時間の調整を行うようにしたが、遅
延回路に対する制御信号ＺＴＭ０〜ＺＴＭｎの論理をヒ
ューズを切断するか否かによって決定されるようにして
もよく、このようにしたものを本発明の実施の形態４と
する。なお、本実施の形態４の説明では、実施の形態１
の遅延回路を例にして説明するが、上記実施の形態２及
び実施の形態３の場合も同様であるのでその説明を省略
する。

【００４８】図９は、本発明の実施の形態４における半
導体集積回路の遅延回路例を示した回路図である。な
お、本実施の形態４の説明では、実施の形態１の遅延回
路を例にして説明するが、上記実施の形態２及び実施の
形態３の場合も同様であるのでその説明を省略する。ま
た、図９では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に図１との相違点
のみ説明する。

【００４９】図９における図１との相違点は、外部から
のコマンドが入力されることなく、内蔵するヒューズが
切断されることによって制御信号ＺＴＭ０〜ＺＴＭｎを
遅延時間調整回路内で生成するようにしたことから、図
１の遅延時間調整回路２を遅延時間調整回路８２とし、
これに伴って図１の遅延回路１を遅延回路８１としたこ
とにある。

【００５０】図１０は、遅延時間調整回路８２の例を示
した回路図である。図１０において、遅延時間調整回路
８２は、対応する制御信号ＺＴＭ０〜ＺＴＭｎを生成し
て出力するイネーブル回路Ｅ０〜Ｅｎで形成されてい
る。なお、イネーブル回路Ｅ０〜Ｅｎは、それぞれ同じ
回路構成で形成されていることから、図１０ではイネー
ブル回路Ｅ０の内部回路例のみを示しており、イネーブ
ル回路Ｅ１〜Ｅｎの内部回路は省略している。このこと
から、以下、イネーブル回路Ｅ０の動作について説明
し、他のイネーブル回路の動作についてはイネーブル回
路Ｅ０と同様であるのでその説明を省略する。

【００５１】イネーブル回路Ｅ０は、ＰＭＯＳトランジ
スタ９１，９２、インバータ９３〜９５、容量９６，９
７及びヒューズ９８で形成されている。インバータ９３
〜９５は、順方向に直列に接続され、該直列回路の出力
端がイネーブル回路Ｅ０の出力端をなし、該直列回路の
入力端と電源入力端Ｖddとの間にＰＭＯＳトランジスタ
９１，９２及び容量９６が接続されている。ＰＭＯＳト
ランジスタ９１のゲートはソースに接続され、ＰＭＯＳ
トランジスタ９２のゲートは、インバータ９３及び９４
の接続部に接続され、該接続部と接地との間には容量９
７が接続されている。

【００５２】このような構成において、ヒューズ９８を
切断すると、イネーブル回路Ｅ０からＬｏｗレベルの制
御信号ＺＴＭ０が出力され、ヒューズ９８を切断してい
ないときは、イネーブル回路Ｅ０からＨｉｇｈレベルの
制御信号ＺＴＭ０が出力される。このような動作は、他
のイネーブル回路Ｅ１〜Ｅｎにおいても同様であり、遅
延時間調整回路８２は、各イネーブル回路Ｅ０〜Ｅｎに
設けられたそれぞれのヒューズが切断されているか否か
によって決定された論理の制御信号ＺＴＭ０〜ＺＴＭｎ
を出力することにより、遅延回路として動作する遅延段
の数を変えることができ、すなわち遅延回路８１におけ
る入力信号に対する出力信号の遅延時間を変えることが
できる。

【００５３】なお、インバータ９５の代わりにＮＯＲ回
路を使用し、該ＮＯＲ回路の一方の入力端にインバータ
９４の出力端を接続すると、他方の入力端に入力する信
号の論理を変えることによって、ヒューズ９８を切断し
なくとも制御信号ＺＴＭ０の論理を変えることができ
る。このようにすることにより、疑似チューニングを行
うことができ、該疑似チューニングの結果に応じて切断
するヒューズを決定することができることから、プロセ
スの変動等によって、トランジスタのパラメータが変化
しても最適な遅延時間に設定することができ、ＡＴＤパ
ルス発生回路においては最適なパルス幅に設定すること
ができる。

【００５４】このように、本実施の形態４における半導
体集積回路は、遅延回路に対する制御信号ＺＴＭ０〜Ｚ
ＴＭｎの論理が遅延時間調整回路８２内に設けられたヒ
ューズを切断するか否かによって決定されるようにし
た。このことから、レーザトリミング時に、ターゲット
とする動作電圧に応じてヒューズの選択を行って切断す
ることにより、１つのマスクセットで様々な動作電圧品
を作成することができる。

【００５５】なお、上記実施の形態２における図４で示
した遅延回路を、上記実施の形態１における遅延回路部
２１に使用してもよく、遅延回路１における遅延時間の
設定を遅延段Ｄ０〜Ｄｎの選択と該選択された遅延段に
おける遅延回路部２１の遅延時間の設定を組み合わせて
行えるようにしてもよい。また、上記実施の形態１から
実施の形態４において、信号を示す符号に付けられたＺ
は、Ｌｏｗアクティブであることを示している。

【００５６】

【発明の効果】請求項１に係る半導体集積回路は、外部
から入力されるコマンドをデコードすると共に該デコー
ドした結果に応じて生成される遅延制御部からの制御信
号によって、遅延動作を制御することができる複数の遅
延回路を直列に接続して形成された信号遅延部を備え
た。このことから、各遅延回路の内、遅延動作させる遅
延回路の数を外部から入力されるコマンドによって変え
ることができ、信号遅延部の遅延時間を該コマンドによ
って容易に変えることができる。このため、動作電圧に
対する最適な遅延時間を設定する実験を容易に行うこと
ができ、動作電圧に応じたコマンドを規定しておくこと
によって、１つのマスクセットで広範囲な動作電圧に対
応できる信号遅延手段を備えたデバイスを作成すること
ができる。

【００５７】請求項２に係る半導体集積回路は、外部か
ら入力されるコマンドをデコードすると共に該デコード
した結果に応じて生成される遅延制御部からの制御信号
によって、生成するパルスのパルス幅を制御することが
できる遅延時間可変の遅延回路を有するパルス発生部を
備えた。このことから、半導体記憶装置で使用されるＡ
ＴＤパルスのパルス幅を外部から入力されるコマンドに
よって容易に変えることができるＡＴＤパルス発生回路
を得ることができ、動作電圧に対する最適なＡＴＤパル
スのパルス幅を設定する実験を容易に行うことができ、
動作電圧に応じたコマンドを規定しておくことによっ
て、最適なＡＴＤパルス幅に容易に設定することができ
る。

【００５８】請求項３に係る半導体集積回路は、各遅延
回路に対応して設けられたそれぞれのヒューズの切断状
態に応じて生成される遅延制御部からの制御信号によっ
て、遅延動作を制御することができる複数の遅延回路を
直列に接続して形成された信号遅延部を備えた。このこ
とから、各遅延回路の内、遅延動作させる遅延回路の数
を各遅延回路に対応して設けられたそれぞれのヒューズ
の切断状態によって変えることができ、信号遅延部の遅
延時間を該各ヒューズの切断によって容易に変えること
ができる。このため、動作電圧に応じて各ヒューズの切
断を行うことにより、１つのマスクセットで広範囲な動
作電圧に対応できる信号遅延手段を備えたデバイスを作
成することができる。

【００５９】請求項４に係る半導体集積回路は、複数の
遅延時間に対応して設けられた各ヒューズの切断状態に
応じて生成される遅延制御部からの制御信号によって、
生成するパルスのパルス幅を制御することができる遅延
時間可変の遅延回路を有するパルス発生部を備えた。こ
のことから、半導体記憶装置で使用される、ＡＴＤパル
スのパルス幅を各ヒューズの切断状態に応じて容易に変
えることができるＡＴＤパルス発生回路を得ることがで
き、動作電圧に応じて各ヒューズの切断を行うことによ
り、最適なＡＴＤパルス幅に容易に設定することができ
る。

【００６０】請求項５に係る半導体集積回路は、請求項
１から請求項４のいずれかにおいて、具体的には、遅延
回路を、論理ゲートと、該論理ゲートの各電源入力端に
接続された各スイッチング素子と、遅延制御部からの制
御信号に応じて該各スイッチング素子の一方のスイッチ
ング素子を遅延させてスイッチングさせるスイッチング
素子制御回路とで構成した。このことから、簡単な回路
構成で遅延制御部からの制御信号に応じた遅延動作を行
う遅延回路を形成することができる。

【００６１】請求項６に係る半導体集積回路は、外部か
ら入力されるコマンドをデコードすると共に該デコード
した結果に応じて生成されるスイッチング素子制御回路
からの制御信号により、入力信号に応じて所定の論理を
出力する並列に接続された各論理ゲートの動作制御を行
うようにした。このことから、並列に接続された各論理
ゲートの内、動作させる数を外部から入力されるコマン
ドによって変えることができ、入力された信号の遅延時
間を該コマンドによって容易に変えることができる。こ
のため、動作電圧に対する最適な遅延時間を設定する実
験を容易に行うことができ、動作電圧に応じたコマンド
を規定しておくことによって、１つのマスクセットで広
範囲な動作電圧に対応できる信号遅延手段を備えたデバ
イスを作成することができる。

【００６２】請求項７に係る半導体集積回路は、入力信
号に応じて所定の論理を出力する並列に接続された各論
理ゲートに対応して設けられたそれぞれのヒューズの切
断状態に応じて生成される、スイッチング素子制御回路
からの制御信号によって、該各論理ゲートの動作制御を
行うようにした。このことから、並列に接続された各論
理ゲートの内、動作させる数を各論理ゲートに対応して
設けられた各ヒューズの切断状態によって変えることが
でき、入力された信号の遅延時間を該各ヒューズの切断
によって容易に変えることができる。このため、動作電
圧に応じて各ヒューズの切断を行うことにより、１つの
マスクセットで広範囲な動作電圧に対応できる信号遅延
手段を備えたデバイスを作成することができる。

【００６３】請求項８に係る半導体集積回路は、請求項
５から請求項７のいずれかにおいて、具体的には、上記
論理ゲート及び各スイッチング素子をクロックドＣＭＯ
Ｓで形成した。このことから、容易な回路構成で、１つ
のマスクセットで広範囲な動作電圧に対応できる信号遅
延手段を備えたデバイスを作成することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体集積回
路の遅延回路例を示した回路図である。

【図２】 本発明の実施の形態１における半導体集積回
路のライズ遅延回路例を示した回路図である。

【図３】 本発明の実施の形態１における半導体集積回
路のフォール遅延回路例を示した回路図である。

【図４】 本発明の実施の形態２における半導体集積回
路の遅延回路例を示した回路図である。

【図５】 本発明の実施の形態２における半導体集積回
路のライズ遅延回路例を示した回路図である。

【図６】 本発明の実施の形態２における半導体集積回
路のフォール遅延回路例を示した回路図である。

【図７】 本発明の実施の形態３における半導体集積回
路の遅延回路例を示した回路図である。

【図８】 ＡＴＤパルス発生回路の他の例を示した回路
図である。

【図９】 本発明の実施の形態４における半導体集積回
路の遅延回路例を示した回路図である。

【図１０】 図９の遅延時間調整回路８２の例を示した
回路図である。

【図１１】 従来の遅延回路例を示した図である。

【符号の説明】

１，３１，４３，８１ 遅延回路、 ２，８２ 遅延時
間調整回路、 １４，ＣＩ０〜ＣＩｎ クロックドイン
バータ、 ４１ ＡＴＤパルス発生回路、 ４２ 信号
変化検出回路、 ９８ ヒューズ、 Ｄ０〜Ｄｎ 遅延
段、 Ｅ０〜Ｅｎ イネーブル回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力される信号の遅延動作を行う複数の
   遅延回路が直列に接続されてなる信号遅延部と、 外部から入力される所定のコマンドをデコードし、該デ
   コード結果に応じて該信号遅延部の各遅延回路に対し
   て、信号遅延動作の動作制御を行う制御信号を生成して
   出力する遅延制御部と、を備えることを特徴とする半導
   体集積回路。
2. 【請求項２】 入力された信号の信号レベルが変化する
   と、遅延時間可変の遅延回路で設定された遅延時間に応
   じたパルス幅のパルスを生成して出力するパルス発生部
   と、 外部から入力される所定のコマンドをデコードし、該デ
   コード結果に応じて該パルス発生部の遅延回路に対し
   て、遅延時間の制御を行う制御信号を生成して出力する
   遅延制御部と、を備えることを特徴とする半導体集積回
   路。
3. 【請求項３】 入力される信号の遅延動作を行う複数の
   遅延回路が直列に接続されてなる信号遅延部と、 該各遅延回路に対応して設けられたそれぞれのヒューズ
   の切断状態に応じて、各遅延回路に対して信号遅延動作
   の動作制御を行う制御信号を生成して出力する遅延制御
   部と、を備えることを特徴とする半導体集積回路。
4. 【請求項４】 入力された信号の信号レベルが変化する
   と、遅延時間可変の遅延回路で設定された遅延時間に応
   じたパルス幅のパルスを生成して出力するパルス発生部
   と、 該遅延回路の複数の遅延時間に対応して設けられたそれ
   ぞれのヒューズの切断状態に応じて、該パルス発生部の
   遅延回路に対して遅延時間の制御を行う制御信号を生成
   して出力する遅延制御部と、を備えることを特徴とする
   半導体集積回路。
5. 【請求項５】 上記遅延回路は、 入力された信号に応じて所定の論理を出力する論理ゲー
   トと、 該論理ゲートにおける各電源入力端にそれぞれ対応して
   接続される各スイッチング素子と、 上記遅延制御部からの制御信号に応じて該各スイッチン
   グ素子の一方を遅延させてスイッチングさせるスイッチ
   ング素子制御回路と、を備えることを特徴とする請求項
   １から請求項４のいずれかに記載の半導体集積回路。
6. 【請求項６】 入力された信号に応じて所定の論理を出
   力する、並列に接続された複数の論理ゲートと、 該各論理ゲートごとに、論理ゲートにおける各電源入力
   端にそれぞれ対応して接続される各スイッチング素子
   と、 外部から入力される所定のコマンドをデコードし、該デ
   コード結果に応じて該各スイッチング素子に対して、ス
   イッチングの動作制御を行う制御信号を生成して出力す
   るスイッチング素子制御回路と、を備えることを特徴と
   する半導体集積回路。
7. 【請求項７】 入力された信号に応じて所定の論理を出
   力する、並列に接続された複数の論理ゲートと、 該各論理ゲートごとに、論理ゲートにおける各電源入力
   端にそれぞれ対応して接続される各スイッチング素子
   と、 上記各論理ゲートに対応して設けられたそれぞれのヒュ
   ーズの切断状態に応じて、該各スイッチング素子に対し
   て、スイッチングの動作制御を行う制御信号を生成して
   出力するスイッチング素子制御回路と、を備えることを
   特徴とする半導体集積回路。
8. 【請求項８】 上記論理ゲート及び各スイッチング素子
   は、クロックドＣＭＯＳゲートを構成することを特徴と
   する請求項５から請求項７のいずれかに記載の半導体集
   積回路。