JP2001237105A

JP2001237105A - チップ型サーミスタ素子

Info

Publication number: JP2001237105A
Application number: JP2000042672A
Authority: JP
Inventors: Akiyoshi Nakayama; 晃慶中山
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2000-02-21
Filing date: 2000-02-21
Publication date: 2001-08-31
Anticipated expiration: 2020-02-21
Also published as: JP4505925B2

Abstract

(57)【要約】【課題】耐湿性や長期寿命を改善することができ、信
頼性に優れており、さらに抵抗値のばらつきが少なく、
抵抗値を高精度に制御し得るチップ型サーミスタ素子を
得る。【解決手段】サーミスタ素体２の第１，第２の端面２
ａ，２ｂに下地電極膜と、湿式めっき法により形成され
ためっき膜とを有する第１，第２の外部電極３，４が形
成されており、外部電極３，４が形成されている部分を
除くサーミスタ素体２の外表面において、第１，第２の
外部電極３，４の端縁から内側に向かって延びるよう
に、かつ間にサーミスタ素体外表面露出部分を残すよう
にして第１，第２の絶縁性保護膜１０，１１が形成され
ている、チップ型ＮＴＣサーミスタ素子１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば温度補償や
温度検出に用いられるチップ型サーミスタ素子に関し、
より詳細には、下地電極膜上にメッキ層を形成してなる
外部電極を有するチップ型サーミスタ素子に関する。

【０００２】

【従来の技術】従来、温度検出や温度補償に、チップ型
ＮＴＣサーミスタ素子が幅広く用いられている。このＮ
ＴＣサーミスタ素子としては、負の抵抗温度特性を有す
るサーミスタ素体の両端面に外部電極を形成した構造、
あるいはサーミスタ素体内に複数の内部電極が形成され
ており、サーミスタ素体の両端面に形成された外部電極
に内部電極が電気的に接続されている積層型の構造が知
られている。特に、後者、すなわち積層型のＮＴＣサー
ミスタ素子では、内部電極構造の設計により、様々な抵
抗値のＮＴＣサーミスタ素子を提供することができる。

【０００３】また、チップ型ＮＴＣサーミスタ素子の外
部電極は、通常、サーミスタ素体にオーム接触し得るＡ
ｇなどからなる下地電極膜と、下地電極膜上に湿式メッ
キ法により形成されたメッキ膜とを有する。メッキ膜
は、基板等にＮＴＣサーミスタ素子を実装する際の半田
付け等において、下地電極膜の半田喰われを防止するた
めに、並びに半田付け性を設けるために設けられてい
る。通常、半田喰われを防止するために、下地電極膜上
にＮｉメッキ膜が形成されており、さらに半田付け性を
高めるためにＮｉメッキ膜上にＳｎやＳｎ−Ｐｂ合金か
らなるメッキ膜が形成されている。

【０００４】近年、温度補償や温度検知に用いられるチ
ップ型ＮＴＣサーミスタ素子では、抵抗値精度の向上が
強く求められている。現実には、抵抗値偏差が±１％以
下であることが必要とされてきている。

【０００５】ところで、従来のチップ型ＮＴＣサーミス
タ素子は、製造した直後に５〜１０％程度の抵抗値ばら
つきを有するのが一般的である。従って、製造されたチ
ップ型ＮＴＣサーミスタ素子の抵抗値を測定し、まず抵
抗値の選別が行われている。

【０００６】次に、目的とする抵抗値範囲外のチップ型
ＮＴＣサーミスタ素子の抵抗値の修正が行われている。
上記抵抗値修正方法の１つとして、前述したメッキ膜を
形成する際に、サーミスタ素体の一部がメッキ液中に溶
出する現象を利用した方法が知られている。

【０００７】すなわち、サーミスタ素体の両端面に導電
ペーストを塗布し、焼き付けることにより下地電極膜を
形成した後、両端面に下地電極膜間の抵抗値を測定す
る。この抵抗値が目的とする抵抗値範囲からずれている
場合、そのずれに応じて、チップをグループ分けする。

【０００８】他方、下地電極膜上に湿式メッキ法により
メッキ膜を形成する場合のメッキ時間とセラミック素体
材料の溶出量並びにセラミック素体材料の溶出量とチッ
プの抵抗値変化量とには相関関係が存在する。従って、
目的とする抵抗値からの抵抗値のずれに応じて、メッキ
時間をコントロールすることにより、メッキ膜形成後の
チップ型サーミスタ素子の抵抗値を目標範囲に補正する
ことができる。

【０００９】

【発明が解決しようとする課題】上記抵抗値補正方法で
は、メッキ液によるサーミスタ素体材料の溶出現象を利
用している。従って、サーミスタ素体外表面の一部にお
いてサーミスタ素体構成成分が溶出することになるた
め、外部電極とサーミスタ素体表面との隙間を伝わり、
メッキ液がサーミスタ素体内部に浸透することがあっ
た。そのため、メッキ液のサーミスタ素体内への侵入に
より、耐湿性が低下したり、寿命が短くなったりし、信
頼性が低下することがあった。

【００１０】本発明の目的は、上述した湿式メッキ法に
よるメッキ膜の形成に際して抵抗値を補正する従来のチ
ップ型サーミスタ素子の欠点を解消し、抵抗値のばらつ
きが小さく、耐湿性に優れており、長期寿命特性におい
ても優れている、信頼性に優れたチップ型サーミスタ素
子及びその製造方法を提供することにある。

【００１１】

【課題を解決するための手段】本願の第１の発明は、半
導体セラミックスよりなり、かつ対向し合う第１，第２
の端面を有するサーミスタ素体と、前記サーミスタ素体
の第１，第２の端面に形成されており、かつ下地電極膜
と、下地電極膜上に湿式メッキにより形成されたメッキ
膜とを有する第１，第２の外部電極と、前記第１，第２
の外部電極が形成されている部分を除くサーミスタ素体
の外表面において、前記第１，第２の外部電極の端縁に
接するように、かつ第１，第２の外部電極間にサーミス
タ素体外表面露出部分を残すようにして形成された第
１，第２の絶縁性保護膜とを備えることを特徴とする、
チップ型サーミスタ素子である。

【００１２】本願の第２の発明は、半導体セラミックス
よりなり、かつ対向し合う第１，第２の端面を有するサ
ーミスタ素体と、前記サーミスタ素体の第１，第２の端
面に形成されており、かつ下地電極膜と、下地電極膜上
に湿式メッキにより形成されたメッキ膜とを有する第
１，第２の外部電極と、前記サーミスタ素体内に形成さ
れており、第１または第２の外部電極に電気的に接続さ
れている複数の内部電極と、前記第１，第２の外部電極
が形成されている部分を除くサーミスタ素体の外表面に
おいて、前記第１，第２の外部電極の端縁に接するよう
に、かつ第１，第２の外部電極間にサーミスタ素体外表
面露出部分を残すようにして形成された第１，第２の絶
縁性保護膜とを備えることを特徴とする、チップ型サー
ミスタ素子である。

【００１３】第１，第２の発明に係るチップ型サーミス
タ素子の特定の局面では、前記第１，第２の端面から、
第１，第２の端面間の距離の１／３の長さまでの範囲
に、前記第１，第２の絶縁性保護膜が形成されている。

【００１４】第１，第２の発明に係るチップ型サーミス
タ素子の特定の局面では、前記サーミスタ素体が、負の
抵抗温度特性を有する半導体セラミックスからなり、そ
れによってＮＴＣサーミスタが構成されている。

【００１５】もっもと、第１，第２の発明に係るチップ
型サーミスタ素子では、正の抵抗温度特性を有するサー
ミスタ素体を用い、それによってＰＴＣサーミスタ素子
を構成してもよい。

【００１６】本願の第３の発明は、チップ型サーミスタ
素子の製造方法であって、半導体セラミックスよりな
り、かつ対向し合う第１，第２の端面を有するサーミス
タ素体を用意する工程と、間にサーミスタ素体露出部分
を残すように、前記サーミスタ素体の第１，第２の端面
以外の外表面に第１，第２の絶縁性保護膜を形成する工
程と、前記サーミスタ素体の少なくとも第１，第２の端
面を覆うように、下地電極膜を形成する工程とを備え、
前記第１，第２の絶縁性保護膜が第１，第２の下地電極
膜の端部に接するように形成されており、前記第１，第
２の下地電極膜上に湿式メッキ法によりメッキ膜を形成
し、第１，第２の外部電極を形成する工程とを備えるこ
とを特徴とする。

【００１７】なお、第１，第２の絶縁性保護膜の形成工
程と下地電極膜の形成工程は、いずれが先に行なわれて
もよい。第３の発明の特定の局面では、前記サーミスタ
素体として、対向し合う第１，第２の端面のいずれかに
引き出された複数の内部電極を有するサーミスタ素体が
用いられる。

【００１８】第３の発明に係るチップサーミスタ素子の
製造方法の特定の局面では、前記下地電極膜の形成が、
導電ペーストの塗布・焼付けにより行われる。第３の発
明に係るチップ型サーミスタ素子の製造方法のさらに特
定の局面では、第１，第２の端面から、第１，第２の端
面間の距離の１／３の長さまでの範囲に、第１，第２の
絶縁性保護膜が形成される。

【００１９】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の具体的な実施例を説明することにより、本発明を明ら
かにする。

【００２０】図１は、本発明の一実施例に係るチップ型
ＮＴＣサーミスタ素子を示す斜視図であり、図２及び図
３は、それぞれ、該チップ型ＮＴＣサーミスタ素子の縦
断面図及び平面断面図である。

【００２１】チップ型ＮＴＣサーミスタ素子１は、負の
抵抗温度特性を有する半導体セラミックスよりなる直方
体状のサーミスタ素体２を有する。サーミスタ素体２の
第１の端面２ａを覆うように外部電極３が形成されてい
る。また、第１の端面と対向している第２の端面２ｂを
覆うように第２の外部電極４が形成されている。

【００２２】第１，第２の外部電極３，４は、端面２
ａ，２ｂだけでなく、サーミスタ素体２の上面２ｃ、下
面２ｄ及び側面２ｅ，２ｆ上にも至るように形成されて
いる。この上面２ｃ、下面２ｄ及び側面２ｅ，２ｆに至
っている部分を、外部電極３，４の電極被り部３ａ，４
ａとする。第１の外部電極３を例にとると、電極被り部
３ａの先端は、第１の端面２ａから第１，第２の端面２
ａ，２ｂを結ぶ方向において、距離ａだけ内側に位置し
ている。この距離ａを、電極被り部長さとする。

【００２３】外部電極３，４は、下地電極膜５上に、メ
ッキ膜６，７をそれぞれ積層した構造を有する。下地電
極膜５は、サーミスタ素体２にオーム接触し得る材料、
例えばＡｇ、Ｃｕなどにより構成されている。また、メ
ッキ膜６はＮｉよりなり、下地電極膜５の半田喰われを
防止するために設けられている。メッキ膜７は、半田付
け性を高めるために形成されており、ＳｎやＳｎ−Ｐｂ
合金などからなる。

【００２４】上記メッキ膜６，７は、下地電極膜５を形
成した後に、湿式メッキ法により形成される。他方、サ
ーミスタ素体２内には、第１，第２の内部電極８，９が
形成されている。内部電極８，９は、サーミスタ素体２
内で同一高さ位置に形成されており、かつ互いの先端が
所定距離を隔てて対向されている。もっとも、内部電極
８，９は異なる高さ位置に形成されていてもよい。ま
た、２以上の第１，第２の内部電極が配置されていても
よい。

【００２５】内部電極８は端面２ａに引き出されてお
り、外部電極３に電気的に接続されている。内部電極９
は端面２ｂに引き出されており、外部電極４に電気的に
接続されている。

【００２６】上記内部電極８，９は、サーミスタ素体２
を得るにあたり、セラミックス一体焼成技術を用い形成
されている。内部電極８，９を構成する材料について
も、Ａｇ，ＰｄやＡｇ−Ｐｄ合金などのサーミスタ素体
２を構成しているサーミスタ素体材料とオーム接触し得
る適宜の金属材料を用いて構成することができる。

【００２７】他方、本実施例のチップ型ＮＴＣサーミス
タ素子１の特徴は、上記サーミスタ素体２の外表面に第
１，第２の絶縁性保護膜１０，１１が形成されているこ
とにある。絶縁性保護膜１０，１１は、例えば合成樹脂
などの適宜の絶縁性材料で構成され得る。

【００２８】絶縁性保護膜１０，１１は、それぞれ、外
部電極３，４の電極被り部３ａ，４ａの端縁３ａ₁，４
ａ₁から、相手方の外部電極側に延ばされている。もっ
とも、絶縁性保護膜１０，１１間には、サーミスタ素体
２の外表面が露出している露出部分が存在する。

【００２９】すなわち、絶縁性保護膜１０，１１は、間
にサーミスタ素体露出部分を隔てて配置されている。本
実施例では、絶縁性保護膜１０のサーミスタ素体の中心
側の端縁１０ａは、端面２ａから距離ｂだけ隔てられて
いる。この距離ｂは、端面２ａ，２ｂ間の距離をＸとし
た時に、ｂ≦（１／３）Ｘの範囲とされている。

【００３０】本実施例のチップ型ＮＴＣサーミスタ素子
１では、絶縁性保護膜１０，１１が形成された後に、下
地電極膜５が形成される。しかる後、湿式メッキ法によ
りメッキ膜６，７が形成される。従って、後述する実験
例から明らかなように、絶縁性保護膜１０，１１が上記
のように形成されているので、耐湿性や耐環境特性など
の信頼性を高めることができ、かつ抵抗値を容易に修正
することができる。これを、具体的な実験例に基づき、
上記チップ型ＮＴＣサーミスタ素子１の製造方法を説明
することにより明らかにする。

【００３１】Ｍｎ₃Ｏ₄、ＮｉＯ及びＣｏ₃Ｏ₄を重量比
で４５：２５：３０の割合で混合した原料を用意した。
この原料を１０００℃で２時間仮焼し、粉砕し、仮焼粉
末を得た。この仮焼粉末１００重量％に対し、有機バイ
ンダとしてポリビニルアルコールを１０〜２０重量％、
可塑剤としてグリセリンを０．５重量％、ポリビニル系
分散剤を１．０重量％の割合で混合し、得られた混合原
料を用いてセラミックスラリーを得た。このセラミック
スラリーをドクターブレード法によりシート成形し、厚
み５０μｍのセラミックグリーンシートを得た。

【００３２】上記セラミックグリーンシートを矩形板状
に打ち抜き、内部電極８，９用の電極パターンを形成す
るために、Ｐｄペーストをスクリーン印刷した。上記Ｐ
ｄペーストが印刷されたセラミックグリーンシートの上
下に、複数枚の無地のセラミックグリーンシートを積層
し、マザーの積層体を得た。

【００３３】次に、マザーの積層体を厚み方向に加圧し
た後、平面形状が２．４ｍｍ×１．５ｍｍの矩形板状と
なるように切断し、個々のチップ型ＮＴＣサーミスタ素
子単位の積層体を得た。

【００３４】得られた積層体を、１２００℃の温度で２
時間焼成し、しかる後、バレル研磨することにより、第
１，第２の端面を結ぶ長さ２．０×幅１．２５×厚み
１．０ｍｍの寸法のサーミスタ素体２を得た。

【００３５】上記サーミスタ素体２の両端面２ａ，２ｂ
に、硼珪素ビスマス系ガラスペーストを塗布し、乾燥さ
せた後、さらにＡｇペーストを塗布し、８５０℃の温度
で１０分間焼き付け、第１，第２の絶縁性保護膜１０，
１１及び下地電極膜５，５が形成されたチップ型ＮＴＣ
サーミスタ素子を得た。

【００３６】なお、下地電極膜５の電極被り部の長さは
０．３ｍｍとした。また、ガラスからなる絶縁性保護膜
１０，１１の被り深さ、すなわち前述した距離ｂを下記
の表１に示すように種々変化させて、複数のチップ型Ｎ
ＴＣサーミスタ素子を作製した。また、比較のために、
サーミスタ素体表面にガラスからなる絶縁性保護膜が設
けられていないチップ型ＮＴＣサーミスタ素子（試料番
号１）及び外部電極が形成される領域を除く全ての外表
面に上記ガラスからなる絶縁性保護膜が形成されている
チップ型ＮＴＣサーミスタ素子（試料番号８）も用意し
た。

【００３７】このようにして得られた各チップ型ＮＴＣ
サーミスタ素子の２５℃における抵抗値を測定した。測
定に際しては、種々のチップ型ＮＴＣサーミスタ素子１
００個の抵抗値を測定し、その平均値及びばらつき（３
ＣＶ）を求めた。

【００３８】しかる後、目的抵抗値、すなわち２５℃に
おける抵抗値＝３ｋΩに対する個々の抵抗値偏差に基づ
いて、チップ型ＮＴＣサーミスタ素子の選別を行った。
この場合、１つのグループの抵抗値範囲が０．０３ｋΩ
となるように選別を行った。

【００３９】しかる後、上記抵抗値偏差の大きさに応じ
て、メッキ時間を異ならせ、下地電極膜５上に、Ｎｉか
らなるメッキ膜６及びＳｎからなるメッキ膜６を湿式メ
ッキ法により形成した。

【００４０】上記メッキ膜形成後に、再度２５℃におけ
る抵抗値を上記と同様にして測定し、平均値及びばらつ
き（３ＣＶ）を求めた。次に、上記のようにして得られ
たチップ型ＮＴＣサーミスタ素子１を、６０℃及び相対
湿度９５％の恒温恒湿槽の中に１０００時間放置し、放
置前の２５℃における抵抗値に対する放置後の２５℃に
おける抵抗値の変化率ΔＲ₂₅（％）を求めた。結果を下
記の表１に示す。

【００４１】

【表１】

【００４２】表１から明らかなように、絶縁性保護膜が
形成されていない試料番号１のチップ型ＮＴＣサーミス
タ素子では、メッキ後の抵抗値変化率ΔＲ₂₅が３．８％
と非常に大きいことがわかる。

【００４３】また、試料番号２〜８の各チップ型ＮＴＣ
サーミスタ素子では、絶縁性保護膜１０，１１の形成に
より、湿式放置試験後の抵抗値の変化率ΔＲ₂₅が０．１
％以下と低く、従って耐環境特性が高められていること
がわかる。

【００４４】もっとも、絶縁性保護膜を第１，第２の外
部電極間のサーミスタ素体の外表面の全域に形成してい
る試料番号８のチップ型ＮＴＣサーミスタ素子では、メ
ッキ後の抵抗値のばらつき３ＣＶが５．８％と高いのに
対し、サーミスタ素体外表面が露出するように第１，第
２の絶縁性保護膜を形成してなる試料番号２〜７のチッ
プ型ＮＴＣサーミスタ素子では、メッキ後の抵抗値のば
らつき３ＣＶが、メッキ前の抵抗値のばらつき３ＣＶに
比べてやはり小さくなることがわかる。特に、絶縁性保
護膜の被り深さｂが０．７ｍｍ以下の場合には、メッキ
後の抵抗値のばらつきを０．９％以下と著しく小さくで
き、従って、抵抗値の補正を高精度に行い得ることがわ
かる。

【００４５】なお、上記実施例では、内部電極を有する
サーミスタ素体を用いたが、内部電極を有しないサーミ
スタ素体を用いて本発明に係るチップ型ＮＴＣサーミス
タ素子を構成してもよい。

【００４６】

【発明の効果】第１の発明に係るチップ型ＮＴＣサーミ
スタ素子では、第１，第２の絶縁性保護膜が、第１，第
２の外部電極端縁から、相手方の外部電極側に延び、か
つ第１，第２の外部電極間にサーミスタ素体外表面露出
部分を残すように形成されているので、下地電極膜及び
絶縁性保護膜を形成した後に、メッキ膜を形成すること
により、メッキ液によりサーミスタ素体外表面露出部分
においてサーミスタ素体構成材料を溶出させて、抵抗値
の修正を図ることができる。しかも、第１，第２の絶縁
性保護膜が形成されているので、メッキ時に、外部電極
端縁と接触している素体部分においてはサーミスタ素体
構成材料の溶出がほとんど起こらない。従って、メッキ
液のサーミスタ素体内部への侵入を確実に抑制すること
ができる。そのため、チップ型ＮＴＣサーミスタ素子の
耐湿性を向上し得るとともに、長期寿命も延長すること
ができ、信頼性を大幅に高め得る。

【００４７】よって、抵抗値補正を容易に行うことがで
き、抵抗値のばらつきが少なく、抵抗値精度に優れ、か
つ信頼性においても優れたチップ型サーミスタ素子を安
価に提供することができる。

【００４８】また、第２の発明に係るチップ型ＮＴＣサ
ーミスタ素子においても、第１の発明に係るチップ型Ｎ
ＴＣサーミスタ素子と同様に、第１，第２の絶縁性保護
膜が形成されているので、信頼性を高め得るとともに、
抵抗値のばらつきが少なく、抵抗値を高精度に制御し得
るチップ型サーミスタ素子を提供することができる。さ
らに、サーミスタ素体内の内部電極の層数や配置を調節
することにより、様々な抵抗値のチップ型サーミスタ素
子を容易に提供することができる。

【００４９】第１，第２の絶縁性保護膜が、第１，第２
の端面から、第１，第２の端面間の距離の１／３の長さ
までの範囲に形成されている場合には、上述した実験例
から明らかなように、抵抗値のばらつきをより一層低減
することができる。

【００５０】サーミスタ素体として、負の抵抗温度特性
を有する半導体セラミックスを用いた場合には、本発明
に従って、信頼性に優れ、かつ抵抗値のばらつきが少な
いチップ型ＮＴＣサーミスタ素子を提供することができ
る。

【００５１】本発明に係るチップ型サーミスタ素子の製
造方法によれば、間にサーミスタ素体露出部分を残すよ
うに第１，第２の絶縁性保護膜を形成する工程と、サー
ミスタ素体の第１，第２の端面を覆うように下地電極膜
を形成する工程とを備え、これらの下地電極膜及び第
１，第２の絶縁性保護膜を形成した後に、第１，第２の
下地電極膜上に湿式メッキによりメッキ膜が形成され
て、第１，第２の外部電極が形成される。

【００５２】従って、メッキ液の外部電極とサーミスタ
素体との隙間からの侵入を確実に抑制することができ、
チップ型サーミスタ素子の耐湿性や長期寿命などを改善
することができ、信頼性を大幅に高め得る。しかも、上
記湿式メッキに際してのメッキ液により、サーミスタ素
体露出部分においてサーミスタ素体構成材料の一部が溶
出するので、メッキ膜間のコントロールにより抵抗値を
補正することができる。従って、安価にかつ高精度に抵
抗値を制御することができ、抵抗値のばらつきが少ない
チップ型サーミスタ素子を提供することができる。

【００５３】本発明に係る製造方法において、サーミス
タ素体として、対向し合う第１，第２の端面のいずれか
に引き出された複数の内部電極を有するサーミスタ素体
を用いた場合には、該複数の内部電極の積層数や配置及
び形状を工夫することにより、様々な抵抗値のチップ型
サーミスタ素子を容易に提供することができる。

【００５４】下地電極膜の形成が、導電ペーストの塗布
・焼付けにより行われる場合、サーミスタ素体にオーム
接触し得る下地電極膜を容易にかつ十分な厚みとなるよ
うに形成することができる。

【００５５】第１，第２の端面から第１，第２の端面間
の距離の１／３の長さまでの範囲に第１，第２の絶縁性
保護膜を形成した場合には、抵抗値のばらつきをより効
果的に抑制することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るチップ型ＮＴＣサーミ
スタ素子の外観を示す斜視図。

【図２】図１に示した実施例のチップ型ＮＴＣサーミス
タ素子の縦断面図。

【図３】図１に示したチップ型ＮＴＣサーミスタ素子の
平面断面図。

【符号の説明】

１…チップ型ＮＴＣサーミスタ素子２…サーミスタ素体２ａ，２ｂ…第１，第２の端面３，４…第１，第２の外部電極５…下地電極膜６…メッキ膜７…メッキ膜８，９…内部電極１０，１１…第１，第２の絶縁性保護膜

Claims

【特許請求の範囲】

【請求項１】半導体セラミックスよりなり、かつ対向
し合う第１，第２の端面を有するサーミスタ素体と、前記サーミスタ素体の第１，第２の端面に形成されてお
り、かつ下地電極膜と、下地電極膜上に湿式メッキによ
り形成されたメッキ膜とを有する第１，第２の外部電極
と、前記第１，第２の外部電極が形成されている部分を除く
サーミスタ素体の外表面において、前記第１，第２の外
部電極の端縁に接するように、かつ第１，第２の外部電
極間にサーミスタ素体外表面露出部分を残すようにして
形成された第１，第２の絶縁性保護膜とを備えることを
特徴とする、チップ型サーミスタ素子。
【請求項２】半導体セラミックスよりなり、かつ対向
し合う第１，第２の端面を有するサーミスタ素体と、前記サーミスタ素体の第１，第２の端面に形成されてお
り、かつ下地電極膜と、下地電極膜上に湿式メッキによ
り形成されたメッキ膜とを有する第１，第２の外部電極
と、前記サーミスタ素体内に形成されており、第１または第
２の外部電極に電気的に接続されている複数の内部電極
と、前記第１，第２の外部電極が形成されている部分を除く
サーミスタ素体の外表面において、前記第１，第２の外
部電極の端縁に接するように、かつ第１，第２の外部電
極間にサーミスタ素体外表面露出部分を残すようにして
形成された第１，第２の絶縁性保護膜とを備えることを
特徴とする、チップ型サーミスタ素子。
【請求項３】前記第１，第２の端面から、第１，第２
の端面間の距離の１／３の長さまでの範囲に、前記第
１，第２の絶縁性保護膜が形成されている、請求項１ま
たは２に記載のチップ型サーミスタ素子。
【請求項４】前記サーミスタ素体が、負の抵抗温度特
性を有する半導体セラミックスからなり、それによって
ＮＴＣサーミスタが構成されている、請求項１〜３のい
ずれかに記載のチップ型サーミスタ素子。
【請求項５】半導体セラミックスよりなり、かつ対向
し合う第１，第２の端面を有するサーミスタ素体を用意
する工程と、間にサーミスタ素体露出部分を残すように、前記サーミ
スタ素体の第１，第２の端面以外の外表面に第１，第２
の絶縁性保護膜を形成する工程と、前記サーミスタ素体の少なくとも第１，第２の端面を覆
うように、下地電極膜を形成する工程とを備え、前記第１，第２の絶縁性保護膜が第１，第２の下地電極
膜の端部に接するように形成されており、前記第１，第２の下地電極膜上に湿式メッキ法によりメ
ッキ膜を形成し、第１，第２の外部電極を形成する工程
とを備えることを特徴とする、チップ型サーミスタ素子
の製造方法。
【請求項６】前記サーミスタ素体として、対向し合う
第１，第２の端面のいずれかに引き出された複数の内部
電極を有するサーミスタ素体を用いる、請求項５に記載
のチップ型サーミスタ素子の製造方法。
【請求項７】前記下地電極膜の形成が、導電ペースト
の塗布・焼付けにより行われる、請求項５または６に記
載のチップ型サーミスタ素子の製造方法。
【請求項８】第１，第２の端面から、第１，第２の端
面間の距離の１／３の長さまでの範囲に、前記第１，第
２の絶縁性保護膜を形成する、請求項５〜７のいずれか
に記載のチップ型サーミスタ素子の製造方法。