JP2001237330A - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
不揮発性半導体記憶装置およびその動作方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【課題】ＭＯＮＯＳ型メモリセルの書き込み時のホット
エレクトロン（ＨＥ）注入効率を上げ、またスケーリン
グ性を向上させる。 【解決手段】基板の表面に設けられたチャネル形成領
域、チャネル形成領域を挟んで動作時にソースまたはド
レインとなる第１および第２不純物領域ＳＢＬｉ，ＳＢ
Ｌｉ＋１、チャネル形成領域上で複数の膜からなるゲー
ト絶縁膜１０、ゲート絶縁膜上のゲート電極ＷＬ、チャ
ネル形成領域に対向した面内および膜厚方向に離散化さ
れてゲート絶縁膜１０内に形成され、動作時に印加電界
により励起されたホットキャリアが注入される電荷蓄積
手段（キャリアトラップ）とを有する。ゲート絶縁膜１
０を構成する最下層のボトム絶縁膜１１は、当該ボトム
絶縁膜１１と基板とのエネルギー障壁を二酸化珪素とシ
リコンとのエネルギー障壁より小さくし、ＦＮ電気伝導
特性を示す誘電膜を含む。
エレクトロン（ＨＥ）注入効率を上げ、またスケーリン
グ性を向上させる。 【解決手段】基板の表面に設けられたチャネル形成領
域、チャネル形成領域を挟んで動作時にソースまたはド
レインとなる第１および第２不純物領域ＳＢＬｉ，ＳＢ
Ｌｉ＋１、チャネル形成領域上で複数の膜からなるゲー
ト絶縁膜１０、ゲート絶縁膜上のゲート電極ＷＬ、チャ
ネル形成領域に対向した面内および膜厚方向に離散化さ
れてゲート絶縁膜１０内に形成され、動作時に印加電界
により励起されたホットキャリアが注入される電荷蓄積
手段（キャリアトラップ）とを有する。ゲート絶縁膜１
０を構成する最下層のボトム絶縁膜１１は、当該ボトム
絶縁膜１１と基板とのエネルギー障壁を二酸化珪素とシ
リコンとのエネルギー障壁より小さくし、ＦＮ電気伝導
特性を示す誘電膜を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、チャネル形成領域
とゲート電極との間のゲート絶縁膜の内部に、平面的に
離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭ
ＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁
膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径
導電体等）を有し、当該電荷蓄積手段に対し、チャネル
ホットエレクトロン、バリスチックホットエレクトロ
ン、２次衝突電離ホットエレクトロン、基板ホットエレ
クトロンまたはバンド間トンネル電流に起因したホット
エレクトロンを主に注入して蓄積し又は引き抜くことを
基本動作とする不揮発性半導体記憶装置と、その動作方
法とに関する。
とゲート電極との間のゲート絶縁膜の内部に、平面的に
離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭ
ＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁
膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径
導電体等）を有し、当該電荷蓄積手段に対し、チャネル
ホットエレクトロン、バリスチックホットエレクトロ
ン、２次衝突電離ホットエレクトロン、基板ホットエレ
クトロンまたはバンド間トンネル電流に起因したホット
エレクトロンを主に注入して蓄積し又は引き抜くことを
基本動作とする不揮発性半導体記憶装置と、その動作方
法とに関する。
【０００２】
【従来の技術】不揮発性半導体メモリは、大容量で小型
の情報記録媒体として期待されているが、近年、情報ネ
ットワークの広帯域化とともにネットワークの伝送速度
（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き
込み速度が要求されるようになってきている。このた
め、不揮発性半導体メモリに対し、スケーリング性が良
好で従来の１００μｓｅｃ／セルの書き込み速度より１
桁またはそれ以上の書き込み速度の向上が要求されてい
る。
の情報記録媒体として期待されているが、近年、情報ネ
ットワークの広帯域化とともにネットワークの伝送速度
（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き
込み速度が要求されるようになってきている。このた
め、不揮発性半導体メモリに対し、スケーリング性が良
好で従来の１００μｓｅｃ／セルの書き込み速度より１
桁またはそれ以上の書き込み速度の向上が要求されてい
る。
【０００３】不揮発性半導体メモリは、電荷を保持する
電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(F
loating Gate) 型のほかに、電荷蓄積手段が平面的に離
散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型などがある。
電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(F
loating Gate) 型のほかに、電荷蓄積手段が平面的に離
散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型などがある。
【０００４】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉ
x Ｎy 膜中のキャリアトラップに捕獲される電荷のエネ
ルギー的および空間的な分布に依存する。
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉ
x Ｎy 膜中のキャリアトラップに捕獲される電荷のエネ
ルギー的および空間的な分布に依存する。
【０００５】このトンネル絶縁膜に局所的にリーク電流
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。し
たがって、ゲート長が極めて短い微細メモリトランジス
タにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮ
ＯＳ型の方がＦＧ型よりも優れている。また、平面的に
離散化したキャリアトラップの分布平面に対し電荷が局
所的に注入された場合、その電荷はＦＧ型のように平面
内および膜厚方向に拡散することなく保持される。
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。し
たがって、ゲート長が極めて短い微細メモリトランジス
タにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮ
ＯＳ型の方がＦＧ型よりも優れている。また、平面的に
離散化したキャリアトラップの分布平面に対し電荷が局
所的に注入された場合、その電荷はＦＧ型のように平面
内および膜厚方向に拡散することなく保持される。
【０００６】ＭＯＮＯＳ型不揮発性メモリで微細メモリ
セルを実現するにはディスターブ特性の改善が重要であ
り、そのためにはトンネル絶縁膜を通常の膜厚（１．６
ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じてい
る。トンネル絶縁膜を比較的厚膜化した場合、書き込み
速度は０．１〜１０ｍｓｅｃ程度で未だ十分でない。つ
まり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信
頼性（たとえば、データ保持特性、リードディスターブ
特性あるいはデータ書換え特性など）を十分に満足させ
た場合、書き込み速度は１００μｓｅｃが限界である。
セルを実現するにはディスターブ特性の改善が重要であ
り、そのためにはトンネル絶縁膜を通常の膜厚（１．６
ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じてい
る。トンネル絶縁膜を比較的厚膜化した場合、書き込み
速度は０．１〜１０ｍｓｅｃ程度で未だ十分でない。つ
まり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信
頼性（たとえば、データ保持特性、リードディスターブ
特性あるいはデータ書換え特性など）を十分に満足させ
た場合、書き込み速度は１００μｓｅｃが限界である。
【０００７】書き込み速度だけを考えると高速化も可能
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。
【０００８】その一方、最近になって、従来のＣＨＥ注
入方式によって電荷を離散的なトラップの一部に注入で
きることに着目して、電荷蓄積手段のソース側とドレイ
ン側に独立に２値情報を書き込むことにより１メモリセ
ルあたり２ビットを記録可能な技術が報告された。たと
えば“Extended Abstract of the 1999 International
Conference on Solid State Devices and Materials, T
okyo, 1999, pp.522-523”では、ソースとドレイン間の
電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入に
より書き込み、読み出し時には、書き込み時と逆方向に
所定電圧をソースとドレイン間に印加する、いわゆる
“リバースリード”方法によって書き込み時間が短く蓄
積電荷量が少ない場合でも２ビット情報を確実に読み出
すことを可能としている。また、消去はホットホール注
入によって行っている。この技術によって、書き込み時
間の高速化とビットコストの大幅な低減が可能となっ
た。
入方式によって電荷を離散的なトラップの一部に注入で
きることに着目して、電荷蓄積手段のソース側とドレイ
ン側に独立に２値情報を書き込むことにより１メモリセ
ルあたり２ビットを記録可能な技術が報告された。たと
えば“Extended Abstract of the 1999 International
Conference on Solid State Devices and Materials, T
okyo, 1999, pp.522-523”では、ソースとドレイン間の
電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入に
より書き込み、読み出し時には、書き込み時と逆方向に
所定電圧をソースとドレイン間に印加する、いわゆる
“リバースリード”方法によって書き込み時間が短く蓄
積電荷量が少ない場合でも２ビット情報を確実に読み出
すことを可能としている。また、消去はホットホール注
入によって行っている。この技術によって、書き込み時
間の高速化とビットコストの大幅な低減が可能となっ
た。
【０００９】
【発明が解決しようとする課題】ところが、この従来の
ＣＨＥ注入タイプのＭＯＮＯＳ型の不揮発性メモリで
は、チャネル内を電子を加速して高エネルギー電子（ホ
ットエレクトロン）を発生させることから、ソースとド
レイン間に４．５Ｖ程度の電圧印加が必要であり、上記
ソース・ドレイン間の印加電圧を低減することが困難で
あった。このため、書き込み時におけるパンチスルー効
果が制限となってゲート長のスケーリングが難しいとい
う課題がある。
ＣＨＥ注入タイプのＭＯＮＯＳ型の不揮発性メモリで
は、チャネル内を電子を加速して高エネルギー電子（ホ
ットエレクトロン）を発生させることから、ソースとド
レイン間に４．５Ｖ程度の電圧印加が必要であり、上記
ソース・ドレイン間の印加電圧を低減することが困難で
あった。このため、書き込み時におけるパンチスルー効
果が制限となってゲート長のスケーリングが難しいとい
う課題がある。
【００１０】本発明の目的は、平面的に離散化されたキ
ャリアトラップ等の電荷蓄積手段に対しホットエレクト
ロンを注入して高速書き込み方式でゲート長をスケーリ
ングを行う際に発生するパンチスルーを抑制し、ゲート
長およびゲート絶縁膜厚のスケーリング性が良好な不揮
発性半導体記憶装置と、その動作方法を提供することで
ある。
ャリアトラップ等の電荷蓄積手段に対しホットエレクト
ロンを注入して高速書き込み方式でゲート長をスケーリ
ングを行う際に発生するパンチスルーを抑制し、ゲート
長およびゲート絶縁膜厚のスケーリング性が良好な不揮
発性半導体記憶装置と、その動作方法を提供することで
ある。
【００１１】
【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置は、基板と、当該基板の表面
に設けられ半導体のチャネル形成領域と、当該チャネル
形成領域を挟んで基板表面に形成され、動作時にソース
またはドレインとなる第１および第２不純物領域と、上
記チャネル形成領域上に積層された複数の膜からなるゲ
ート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート
電極と、上記チャネル形成領域に対向した面内および膜
厚方向に離散化されて上記ゲート絶縁膜内に形成され、
動作時に印加電界により励起されたホットエレクトロン
が注入される電荷蓄積手段とを有し、上記ゲート絶縁膜
を構成する最下層のボトム絶縁膜は、当該ボトム絶縁膜
と上記基板とのエネルギー障壁を二酸化珪素とシリコン
とのエネルギー障壁より小さくする誘電膜を含む。好適
に、上記ボトム絶縁膜は、当該ボトム絶縁膜と基板との
エネルギー障壁が二酸化珪素を窒化処理して形成した酸
化窒化膜とシリコンとのエネルギー障壁より小さい誘電
膜を含む。ここで、好ましくは、上記酸化窒化膜の窒素
含有率を１０％以下とする。また、好適に、書き込み状
態または消去状態にあるとき、チャネルホットエレクト
ロン、バリスチックホットエレクトロン、２次衝突電離
ホットエレクトロン、基板ホットエレクトロン、バンド
間トンネル電流に起因したホットエレクトロンの何れか
が、上記電荷蓄積手段に主として注入されている。
る不揮発性半導体記憶装置は、基板と、当該基板の表面
に設けられ半導体のチャネル形成領域と、当該チャネル
形成領域を挟んで基板表面に形成され、動作時にソース
またはドレインとなる第１および第２不純物領域と、上
記チャネル形成領域上に積層された複数の膜からなるゲ
ート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート
電極と、上記チャネル形成領域に対向した面内および膜
厚方向に離散化されて上記ゲート絶縁膜内に形成され、
動作時に印加電界により励起されたホットエレクトロン
が注入される電荷蓄積手段とを有し、上記ゲート絶縁膜
を構成する最下層のボトム絶縁膜は、当該ボトム絶縁膜
と上記基板とのエネルギー障壁を二酸化珪素とシリコン
とのエネルギー障壁より小さくする誘電膜を含む。好適
に、上記ボトム絶縁膜は、当該ボトム絶縁膜と基板との
エネルギー障壁が二酸化珪素を窒化処理して形成した酸
化窒化膜とシリコンとのエネルギー障壁より小さい誘電
膜を含む。ここで、好ましくは、上記酸化窒化膜の窒素
含有率を１０％以下とする。また、好適に、書き込み状
態または消去状態にあるとき、チャネルホットエレクト
ロン、バリスチックホットエレクトロン、２次衝突電離
ホットエレクトロン、基板ホットエレクトロン、バンド
間トンネル電流に起因したホットエレクトロンの何れか
が、上記電荷蓄積手段に主として注入されている。
【００１２】好適に、上記ボトム絶縁膜は、ファウラー
ノルドハイム（ＦＮ）トンネリング電気伝導特性を示
す。また、好適な膜材料として、窒化シリコン、酸化窒
化シリコン、酸化タンタル、酸化ジルコニア、酸化アル
ミニウム、酸化チタン、酸化ハフニウム、酸化バリウム
ストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 ＴｉＯ
3 ）、酸化イットリウムの何れかを単独でまたは組み合
わせて上記誘電膜として含む。なお、酸化窒化シリコン
を用いる場合には、その窒素含有量は１０％より大き
い。好適に、上記ゲート絶縁膜を構成する膜として、プ
ールフレンケル（ＰＦ）電気伝導特性を示す窒化膜また
は酸化窒化膜を上記ボトム絶縁膜上に有する。なお、Ｆ
Ｎトンネリング電気伝導特性を示す絶縁膜は、ＰＦトン
ネリング電気伝導特性を示す絶縁膜と比較すると、その
絶縁材料中のキャリアトラップ量が大幅に低減されてい
るということが一つの特徴である。
ノルドハイム（ＦＮ）トンネリング電気伝導特性を示
す。また、好適な膜材料として、窒化シリコン、酸化窒
化シリコン、酸化タンタル、酸化ジルコニア、酸化アル
ミニウム、酸化チタン、酸化ハフニウム、酸化バリウム
ストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 ＴｉＯ
3 ）、酸化イットリウムの何れかを単独でまたは組み合
わせて上記誘電膜として含む。なお、酸化窒化シリコン
を用いる場合には、その窒素含有量は１０％より大き
い。好適に、上記ゲート絶縁膜を構成する膜として、プ
ールフレンケル（ＰＦ）電気伝導特性を示す窒化膜また
は酸化窒化膜を上記ボトム絶縁膜上に有する。なお、Ｆ
Ｎトンネリング電気伝導特性を示す絶縁膜は、ＰＦトン
ネリング電気伝導特性を示す絶縁膜と比較すると、その
絶縁材料中のキャリアトラップ量が大幅に低減されてい
るということが一つの特徴である。
【００１３】上記ゲート絶縁膜は、好適に、上記第１不
純物領域側からホットエレクトロンが注入される第１領
域と、上記第２不純物領域側からホットエレクトロンが
注入される第２領域と、上記第１，第２領域間に挟ま
れ、ホットエレクトロンが注入されない第３領域とを有
している。あるいは、上記ゲート絶縁膜は、上記第１不
純物領域側の第１領域と、上記第２不純物領域側の第２
領域と、上記第１，第２領域間の第３領域とを有し、上
記電荷蓄積手段が上記第１，第２領域に形成され、電荷
蓄積手段の分布領域が上記第３領域を介して空間的に分
離されている。後者の場合、たとえば、上記第１，第２
領域が複数の膜を積層した積層膜構造を有し、上記第３
領域が単一材料の絶縁膜からなる。また、上記第１およ
び第２領域上に形成されたゲート電極と、上記第３領域
上に形成されたゲート電極が空間的に分離されている。
純物領域側からホットエレクトロンが注入される第１領
域と、上記第２不純物領域側からホットエレクトロンが
注入される第２領域と、上記第１，第２領域間に挟ま
れ、ホットエレクトロンが注入されない第３領域とを有
している。あるいは、上記ゲート絶縁膜は、上記第１不
純物領域側の第１領域と、上記第２不純物領域側の第２
領域と、上記第１，第２領域間の第３領域とを有し、上
記電荷蓄積手段が上記第１，第２領域に形成され、電荷
蓄積手段の分布領域が上記第３領域を介して空間的に分
離されている。後者の場合、たとえば、上記第１，第２
領域が複数の膜を積層した積層膜構造を有し、上記第３
領域が単一材料の絶縁膜からなる。また、上記第１およ
び第２領域上に形成されたゲート電極と、上記第３領域
上に形成されたゲート電極が空間的に分離されている。
【００１４】この不揮発性半導体記憶装置では、分離ソ
ース線型、仮想接地線型など、第１不純物領域（たとえ
ば、ドレイン不純物領域）に接続された共通線と、第２
不純物領域（たとえば、ソース不純物領域）に接続され
た共通線とが独立に制御可能なＮＯＲ型メモリセル方式
が好適である。分離ソース線型では、第１不純物領域が
接続された共通線を第１共通線、第２不純物領域が接続
された共通線を第２共通線という。その場合、第１およ
び第２共通線がそれぞれ階層化されていてもよい。いわ
ゆるＡＮＤ型では、メモリブロック内の内部接続線とし
ての第１および第２副線に対しメモリトランジスタが並
列接続されている。
ース線型、仮想接地線型など、第１不純物領域（たとえ
ば、ドレイン不純物領域）に接続された共通線と、第２
不純物領域（たとえば、ソース不純物領域）に接続され
た共通線とが独立に制御可能なＮＯＲ型メモリセル方式
が好適である。分離ソース線型では、第１不純物領域が
接続された共通線を第１共通線、第２不純物領域が接続
された共通線を第２共通線という。その場合、第１およ
び第２共通線がそれぞれ階層化されていてもよい。いわ
ゆるＡＮＤ型では、メモリブロック内の内部接続線とし
ての第１および第２副線に対しメモリトランジスタが並
列接続されている。
【００１５】また、メモリトランジスタは、いわゆるＭ
ＯＮＯＳ型、ナノ結晶型など、電荷蓄積手段が平面方向
および膜厚方向に離散化されている各種メモリトランジ
スタが採用できる。また、本発明では、たとえばボトム
絶縁膜を厚くして、ＭＯＮＯＳ型における中間の窒化膜
または酸化窒化膜を省略してもよい。その場合、半導体
表面での界面準位を減らすために、バッファ酸化膜をチ
ャネル形成領域との間に薄く介在させることが望まし
い。
ＯＮＯＳ型、ナノ結晶型など、電荷蓄積手段が平面方向
および膜厚方向に離散化されている各種メモリトランジ
スタが採用できる。また、本発明では、たとえばボトム
絶縁膜を厚くして、ＭＯＮＯＳ型における中間の窒化膜
または酸化窒化膜を省略してもよい。その場合、半導体
表面での界面準位を減らすために、バッファ酸化膜をチ
ャネル形成領域との間に薄く介在させることが望まし
い。
【００１６】本発明の第２の観点に係る不揮発性半導体
記憶装置は、基板と、当該基板の表面に設けられ半導体
のチャネル形成領域と、当該チャネル形成領域を挟んで
基板表面に形成され、動作時にソースまたはドレインと
なる第１および第２不純物領域と、上記チャネル形成領
域上に積層された複数の膜からなるゲート絶縁膜と、当
該ゲート絶縁膜上に設けられたゲート電極と、上記チャ
ネル形成領域に対向した面内および膜厚方向に離散化さ
れて上記ゲート絶縁膜内に形成され、動作時にチャネル
ホットエレクトロン、バリスチックホットエレクトロ
ン、２次衝突電離ホットエレクトロン、基板ホットエレ
クトロンまたはバンド間トンネル電流に起因したホット
エレクトロンが主に注入される電荷蓄積手段とを有し、
上記ゲート絶縁膜を構成する最下層のボトム絶縁膜が、
二酸化珪素より誘電率が大きな材料からなる。好適に、
ボトム絶縁膜のＳｉＨボンド密度が、上記トップ絶縁膜
を構成しＰＦ伝導特性を示す窒化膜のＳｉＨボンド密度
より（たとえば、１桁以上）低い。たとえば、ボトム絶
縁膜のＳｉＨボンド密度が１×１０20atms／ｍｍ3 より
低い。
記憶装置は、基板と、当該基板の表面に設けられ半導体
のチャネル形成領域と、当該チャネル形成領域を挟んで
基板表面に形成され、動作時にソースまたはドレインと
なる第１および第２不純物領域と、上記チャネル形成領
域上に積層された複数の膜からなるゲート絶縁膜と、当
該ゲート絶縁膜上に設けられたゲート電極と、上記チャ
ネル形成領域に対向した面内および膜厚方向に離散化さ
れて上記ゲート絶縁膜内に形成され、動作時にチャネル
ホットエレクトロン、バリスチックホットエレクトロ
ン、２次衝突電離ホットエレクトロン、基板ホットエレ
クトロンまたはバンド間トンネル電流に起因したホット
エレクトロンが主に注入される電荷蓄積手段とを有し、
上記ゲート絶縁膜を構成する最下層のボトム絶縁膜が、
二酸化珪素より誘電率が大きな材料からなる。好適に、
ボトム絶縁膜のＳｉＨボンド密度が、上記トップ絶縁膜
を構成しＰＦ伝導特性を示す窒化膜のＳｉＨボンド密度
より（たとえば、１桁以上）低い。たとえば、ボトム絶
縁膜のＳｉＨボンド密度が１×１０20atms／ｍｍ3 より
低い。
【００１７】本発明の第３の観点に係る不揮発性半導体
記憶装置は、基板と、当該基板の表面に設けられ半導体
のチャネル形成領域と、当該チャネル形成領域を挟んで
基板表面に形成され、動作時にソースまたはドレインと
なる第１および第２不純物領域と、上記チャネル形成領
域上に積層された複数の膜からなるゲート絶縁膜と、当
該ゲート絶縁膜上に設けられたゲート電極と、上記チャ
ネル形成領域に対向した面内および膜厚方向に離散化さ
れて上記ゲート絶縁膜内に形成され、動作時にチャネル
ホットエレクトロン、バリスチックホットエレクトロ
ン、２次衝突電離ホットエレクトロン、基板ホットエレ
クトロンまたはバンド間トンネル電流に起因したホット
エレクトロンが主に注入される電荷蓄積手段とを有し、
上記ゲート絶縁膜は、上記第１不純物領域側の第１領域
と、上記第２不純物領域側の第２領域と、上記第１，第
２領域間の第３領域とを有し、上記電荷蓄積手段が上記
第１，第２領域に形成され、電荷蓄積手段の分布領域が
上記第３領域を介して空間的に分離されている。好適
に、上記第１，第２領域が複数の膜を積層した積層膜構
造を有し、上記第３領域が単一材料の絶縁膜からなる。
記憶装置は、基板と、当該基板の表面に設けられ半導体
のチャネル形成領域と、当該チャネル形成領域を挟んで
基板表面に形成され、動作時にソースまたはドレインと
なる第１および第２不純物領域と、上記チャネル形成領
域上に積層された複数の膜からなるゲート絶縁膜と、当
該ゲート絶縁膜上に設けられたゲート電極と、上記チャ
ネル形成領域に対向した面内および膜厚方向に離散化さ
れて上記ゲート絶縁膜内に形成され、動作時にチャネル
ホットエレクトロン、バリスチックホットエレクトロ
ン、２次衝突電離ホットエレクトロン、基板ホットエレ
クトロンまたはバンド間トンネル電流に起因したホット
エレクトロンが主に注入される電荷蓄積手段とを有し、
上記ゲート絶縁膜は、上記第１不純物領域側の第１領域
と、上記第２不純物領域側の第２領域と、上記第１，第
２領域間の第３領域とを有し、上記電荷蓄積手段が上記
第１，第２領域に形成され、電荷蓄積手段の分布領域が
上記第３領域を介して空間的に分離されている。好適
に、上記第１，第２領域が複数の膜を積層した積層膜構
造を有し、上記第３領域が単一材料の絶縁膜からなる。
【００１８】本発明の第４の観点に係る不揮発性半導体
記憶装置の動作方法は、基板と、当該基板の表面に設け
られ半導体のチャネル形成領域と、当該チャネル形成領
域を挟んで基板表面に形成され、動作時にソースまたは
ドレインとなる第１および第２不純物領域と、上記チャ
ネル形成領域上に積層された複数の膜からなるゲート絶
縁膜と、当該ゲート絶縁膜上に設けられたゲート電極
と、上記チャネル形成領域に対向した面内および膜厚方
向に離散化されて上記ゲート絶縁膜内に形成され、動作
時にホットエレクトロンが主に注入される電荷蓄積手段
とを有し、上記ゲート絶縁膜を構成する最下層のボトム
絶縁膜が、当該ボトム絶縁膜と上記基板とのエネルギー
障壁を二酸化珪素とシリコンとのエネルギー障壁より小
さくする誘電膜を含む不揮発性半導体記憶装置の動作方
法であって、書き込み時に上記第１および第２不純物領
域間に印加する電圧を、書き込み速度を一定とし、か
つ、上記ボトム絶縁膜を二酸化珪素とした場合より低く
する。好適に、上記第１および第２不純物領域間の印加
電圧を、３．３Ｖ以下とする。また、好適に、上記印加
電圧を二酸化珪素と基板との伝導側でのエネルギー障壁
より小さくする。
記憶装置の動作方法は、基板と、当該基板の表面に設け
られ半導体のチャネル形成領域と、当該チャネル形成領
域を挟んで基板表面に形成され、動作時にソースまたは
ドレインとなる第１および第２不純物領域と、上記チャ
ネル形成領域上に積層された複数の膜からなるゲート絶
縁膜と、当該ゲート絶縁膜上に設けられたゲート電極
と、上記チャネル形成領域に対向した面内および膜厚方
向に離散化されて上記ゲート絶縁膜内に形成され、動作
時にホットエレクトロンが主に注入される電荷蓄積手段
とを有し、上記ゲート絶縁膜を構成する最下層のボトム
絶縁膜が、当該ボトム絶縁膜と上記基板とのエネルギー
障壁を二酸化珪素とシリコンとのエネルギー障壁より小
さくする誘電膜を含む不揮発性半導体記憶装置の動作方
法であって、書き込み時に上記第１および第２不純物領
域間に印加する電圧を、書き込み速度を一定とし、か
つ、上記ボトム絶縁膜を二酸化珪素とした場合より低く
する。好適に、上記第１および第２不純物領域間の印加
電圧を、３．３Ｖ以下とする。また、好適に、上記印加
電圧を二酸化珪素と基板との伝導側でのエネルギー障壁
より小さくする。
【００１９】複数ビットの書き込みの際には、好適に、
上記第１，第２不純物領域のバイアス印加条件を逆にし
て再度、書き込みを行い、上記第１不純物領域側と第２
不純物領域側のうち上記書き込み時とは反対の側からホ
ットエレクトロンを上記電荷蓄積手段に注入する。
上記第１，第２不純物領域のバイアス印加条件を逆にし
て再度、書き込みを行い、上記第１不純物領域側と第２
不純物領域側のうち上記書き込み時とは反対の側からホ
ットエレクトロンを上記電荷蓄積手段に注入する。
【００２０】上記第１不純物領域側から注入されたホッ
トエレクトロンは、上記電荷蓄積手段の上記チャネル形
成領域に対向した面内で、第１不純物領域側に局在して
保持される。複数ビット書き込みのために上記第１，第
２不純物領域のバイアス印加方向を逆にして書き込みを
行ったときに、上記第２不純物領域側から注入されたホ
ットエレクトロンは、上記電荷蓄積手段の上記チャネル
形成領域に対向した面内で、第２不純物領域側に局在し
て保持される。この場合、上記第１不純物領域から注入
されるホットエレクトロンの保持領域と、上記第２不純
物領域から注入されるホットエレクトロンの保持領域と
が、上記電荷蓄積手段内でホットエレクトロンが注入さ
れない中間の領域を挟んでチャネル方向の両側に分離さ
れている。
トエレクトロンは、上記電荷蓄積手段の上記チャネル形
成領域に対向した面内で、第１不純物領域側に局在して
保持される。複数ビット書き込みのために上記第１，第
２不純物領域のバイアス印加方向を逆にして書き込みを
行ったときに、上記第２不純物領域側から注入されたホ
ットエレクトロンは、上記電荷蓄積手段の上記チャネル
形成領域に対向した面内で、第２不純物領域側に局在し
て保持される。この場合、上記第１不純物領域から注入
されるホットエレクトロンの保持領域と、上記第２不純
物領域から注入されるホットエレクトロンの保持領域と
が、上記電荷蓄積手段内でホットエレクトロンが注入さ
れない中間の領域を挟んでチャネル方向の両側に分離さ
れている。
【００２１】読み出し時に、読み出し対象の蓄積電荷側
の不純物領域がソースとなるように上記第１および第２
不純物領域間に所定の読み出しドレイン電圧を印加し、
上記ゲート電極に所定の読み出しゲート電圧を印加す
る。また、複数ビットの読み出し時に、上記第１および
第２不純物領域から注入されたホットエレクトロンに基
づく２ビット以上の多値データを、当該第１，第２不純
物領域への電圧印加方向を変えて読み出す。
の不純物領域がソースとなるように上記第１および第２
不純物領域間に所定の読み出しドレイン電圧を印加し、
上記ゲート電極に所定の読み出しゲート電圧を印加す
る。また、複数ビットの読み出し時に、上記第１および
第２不純物領域から注入されたホットエレクトロンに基
づく２ビット以上の多値データを、当該第１，第２不純
物領域への電圧印加方向を変えて読み出す。
【００２２】好適には、消去時に、上記第１不純物領域
側から注入され上記電荷蓄積手段に保持されている電荷
を、直接トンネリングまたはＦＮトンネリングにより第
１不純物領域側に引く抜く。あるいは、バンド間トンネ
ル電流に起因したホットホール注入により消去する。複
数ビットの消去に際しては、好適に、上記第１または第
２不純物領域側から注入され上記電荷蓄積手段にチャネ
ル方向の両側に分離されて保持されている電荷を、直接
トンネリングまたはＦＮトンネリングにより個別にある
いは一括して基板側に引く抜く。
側から注入され上記電荷蓄積手段に保持されている電荷
を、直接トンネリングまたはＦＮトンネリングにより第
１不純物領域側に引く抜く。あるいは、バンド間トンネ
ル電流に起因したホットホール注入により消去する。複
数ビットの消去に際しては、好適に、上記第１または第
２不純物領域側から注入され上記電荷蓄積手段にチャネ
ル方向の両側に分離されて保持されている電荷を、直接
トンネリングまたはＦＮトンネリングにより個別にある
いは一括して基板側に引く抜く。
【００２３】この不揮発性半導体記憶装置およびその動
作方法では、書き込み時に、チャネルホットエレクトロ
ン、バリスチックホットエレクトロン、２次衝突電離ホ
ットエレクトロン、基板ホットエレクトロンまたはバン
ド間トンネル電流に起因したホットエレクトロンを、ソ
ースまたはドレインとなる第１または第２不純物領域か
ら、あるいはチャネル全面から電荷蓄積手段に注入す
る。そのとき、ホットエレクトロンはトンネル絶縁膜の
最下層の膜であるボトム絶縁膜とシリコンウエハ等の基
板とのエネルギー障壁を乗り越えて注入される。本発明
では、このボトム絶縁膜と基板とのエネルギー障壁が、
二酸化珪素とシリコンの場合より低くなっている。ま
た、ボトム絶縁膜の材料として、とくにボトム絶縁膜の
エネルギー障壁を低くする誘電膜の材料、例えば低トラ
ップ窒化膜のようなＦＮトンネリング電気伝導特性を示
す材料を用いる。このため、ホットエレクトロンが乗り
越えるべきボトム絶縁膜と基板間のエネルギー障壁が、
従来の絶縁材料である二酸化珪素とシリコン間のエネル
ギー障壁３．２Ｖから、たとえば、２．１Ｖにまで低減
されている。このボトム絶縁膜のエネルギー障壁が低い
ことによって、電荷注入効率が向上し、その分、書き込
み時のドレイン印加電圧を、たとえば３．３Ｖ以下に低
減することができる。なお、ボトム絶縁膜の下にバッフ
ァ酸化膜を介在させることもあるが、その膜厚は薄いた
め、エネルギー障壁的には殆ど無視できる。また、書き
込み時のドレイン電圧が低減されると、電荷蓄積手段に
注入されるホットエレクトロンの平均エネルギーを減少
させることができ、その結果として、ボトム絶縁膜への
ダメージが低減する。
作方法では、書き込み時に、チャネルホットエレクトロ
ン、バリスチックホットエレクトロン、２次衝突電離ホ
ットエレクトロン、基板ホットエレクトロンまたはバン
ド間トンネル電流に起因したホットエレクトロンを、ソ
ースまたはドレインとなる第１または第２不純物領域か
ら、あるいはチャネル全面から電荷蓄積手段に注入す
る。そのとき、ホットエレクトロンはトンネル絶縁膜の
最下層の膜であるボトム絶縁膜とシリコンウエハ等の基
板とのエネルギー障壁を乗り越えて注入される。本発明
では、このボトム絶縁膜と基板とのエネルギー障壁が、
二酸化珪素とシリコンの場合より低くなっている。ま
た、ボトム絶縁膜の材料として、とくにボトム絶縁膜の
エネルギー障壁を低くする誘電膜の材料、例えば低トラ
ップ窒化膜のようなＦＮトンネリング電気伝導特性を示
す材料を用いる。このため、ホットエレクトロンが乗り
越えるべきボトム絶縁膜と基板間のエネルギー障壁が、
従来の絶縁材料である二酸化珪素とシリコン間のエネル
ギー障壁３．２Ｖから、たとえば、２．１Ｖにまで低減
されている。このボトム絶縁膜のエネルギー障壁が低い
ことによって、電荷注入効率が向上し、その分、書き込
み時のドレイン印加電圧を、たとえば３．３Ｖ以下に低
減することができる。なお、ボトム絶縁膜の下にバッフ
ァ酸化膜を介在させることもあるが、その膜厚は薄いた
め、エネルギー障壁的には殆ど無視できる。また、書き
込み時のドレイン電圧が低減されると、電荷蓄積手段に
注入されるホットエレクトロンの平均エネルギーを減少
させることができ、その結果として、ボトム絶縁膜への
ダメージが低減する。
【００２４】読み出し時には、読み出し対象の蓄積電荷
が保持されている側の不純物領域がソースとなるように
読み出しドレイン電圧を印加する。このとき、第１，第
２不純物領域のうち高電圧側の蓄積電荷の有無はチャネ
ル電界に殆ど影響せず、低電圧側の蓄積電荷の有無の影
響をうけてチャネル電界が変化する。このため、当該メ
モリトランジスタのしきい値電圧は、低電圧側の蓄積電
荷の有無を反映したものとなる。
が保持されている側の不純物領域がソースとなるように
読み出しドレイン電圧を印加する。このとき、第１，第
２不純物領域のうち高電圧側の蓄積電荷の有無はチャネ
ル電界に殆ど影響せず、低電圧側の蓄積電荷の有無の影
響をうけてチャネル電界が変化する。このため、当該メ
モリトランジスタのしきい値電圧は、低電圧側の蓄積電
荷の有無を反映したものとなる。
【００２５】消去時には、たとえば第１または第２不純
物領域に正電圧を印加し、ソース側またはドレイン側の
蓄積電荷を直接トンネリングまたはＦＮトンネリングに
より基板側に引く抜く。また、消去時に、たとえば第１
または第２不純物領域に正電圧を印加し、ワード線（ゲ
ート電極）に、当該正電圧を印加した不純物領域の表面
が反転可能な負電圧を印加してもよい。この場合、反転
層表面内深くまで空乏化し、バンド間トンネル電流が発
生し、発生したホールが電界加速によりホットホールと
なって電荷蓄積手段に注入される。何れのトンネリング
においても、ブロック一括消去が可能である。
物領域に正電圧を印加し、ソース側またはドレイン側の
蓄積電荷を直接トンネリングまたはＦＮトンネリングに
より基板側に引く抜く。また、消去時に、たとえば第１
または第２不純物領域に正電圧を印加し、ワード線（ゲ
ート電極）に、当該正電圧を印加した不純物領域の表面
が反転可能な負電圧を印加してもよい。この場合、反転
層表面内深くまで空乏化し、バンド間トンネル電流が発
生し、発生したホールが電界加速によりホットホールと
なって電荷蓄積手段に注入される。何れのトンネリング
においても、ブロック一括消去が可能である。
【００２６】
【発明の実施の形態】第１実施形態 第１実施形態は、仮想接地ＮＯＲ型の不揮発性メモリ装
置に関する。図１は、仮想接地ＮＯＲ型メモリセルアレ
イ構成を示す回路図である。このメモリセルアレイで
は、単一のメモリトランジスタによりメモリセルが構成
されている。たとえば、ｍ×ｎ個のメモリトランジスタ
Ｍ１１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ
１ｎ，…，Ｍｍｎがマトリックス状に並べられている。
なお、図１では、２×２個のメモリトランジスタＭ１
１，Ｍ２１，Ｍ１２，Ｍ２２のみ示す。
置に関する。図１は、仮想接地ＮＯＲ型メモリセルアレ
イ構成を示す回路図である。このメモリセルアレイで
は、単一のメモリトランジスタによりメモリセルが構成
されている。たとえば、ｍ×ｎ個のメモリトランジスタ
Ｍ１１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ
１ｎ，…，Ｍｍｎがマトリックス状に並べられている。
なお、図１では、２×２個のメモリトランジスタＭ１
１，Ｍ２１，Ｍ１２，Ｍ２２のみ示す。
【００２７】各メモリトランジスタのゲートは、行ごと
に同一ワード線に接続されている。すなわち、図１にお
いて、同一行に属するメモリトランジスタＭ１１，Ｍ２
１，…のゲートが、ワード線ＷＬ１に接続されている。
また、他の行に属するメモリトランジスタＭ１２，Ｍ２
２，…のゲートが、ワード線ＷＬ２に接続さている。
に同一ワード線に接続されている。すなわち、図１にお
いて、同一行に属するメモリトランジスタＭ１１，Ｍ２
１，…のゲートが、ワード線ＷＬ１に接続されている。
また、他の行に属するメモリトランジスタＭ１２，Ｍ２
２，…のゲートが、ワード線ＷＬ２に接続さている。
【００２８】各メモリトランジスタのソースが、ワード
方向の一方側に隣り合う他のメモリトランジスタのドレ
インに接続され、各メモリトランジスタのドレインがワ
ード方向の他方側に隣り合う他のメモリトランジスタの
ソースに接続されている。この共通接続されたソースと
ドレインは、ビット方向の共通線ＢＬ１，ＢＬ２，ＢＬ
３，…に接続されている。これらの共通線は、たとえ
ば、ソースとドレインが共通接続された一方のメモリト
ランジスタを動作させるときは基準電圧が印加されるソ
ース線として機能させ、他方のメモリトランジスタを動
作させるときはドレイン電圧が印加されるビット線とし
て機能させる使われ方がされる。したがって、このメモ
リセルアレイでは、ビット方向の共通線ＢＬ１，ＢＬ
２，…は全て“ビット線”と称する。
方向の一方側に隣り合う他のメモリトランジスタのドレ
インに接続され、各メモリトランジスタのドレインがワ
ード方向の他方側に隣り合う他のメモリトランジスタの
ソースに接続されている。この共通接続されたソースと
ドレインは、ビット方向の共通線ＢＬ１，ＢＬ２，ＢＬ
３，…に接続されている。これらの共通線は、たとえ
ば、ソースとドレインが共通接続された一方のメモリト
ランジスタを動作させるときは基準電圧が印加されるソ
ース線として機能させ、他方のメモリトランジスタを動
作させるときはドレイン電圧が印加されるビット線とし
て機能させる使われ方がされる。したがって、このメモ
リセルアレイでは、ビット方向の共通線ＢＬ１，ＢＬ
２，…は全て“ビット線”と称する。
【００２９】図２は、このメモリセルアレイの４×４個
のメモリセル分を示す平面図である。各ビット線ＢＬ１
〜ＢＬ３は、半導体の不純物領域からなる拡散層配線
（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しない
ビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢ
Ｌ２，…に接続されたメタル配線（主ビット線ＭＢＬ
１，ＭＢＬ２，…）とからなる。主ビット線ＭＢＬ１，
ＭＢＬ２，…は、対応する副ビット線ＳＢＬ１，ＳＢＬ
２，…の上層に平行に配線され、全体として並行ストラ
イプ状となっている。これらのビット線ＢＬ１〜ＢＬ３
にそれぞれ直行して各ワード線ＷＬ１，ＷＬ２，…が並
行ストライプ状に配置されている。このメモリセルアレ
イのパターンでは、素子分離絶縁層が全くなく、その
分、セル面積が小さい。なお、副ビット線の１本おき、
たとえば副ビット線ＳＢＬ１とＳＢＬ３を、図示しない
ビットコンタクトを介して上層のメタル配線に接続させ
る構成でもよい。
のメモリセル分を示す平面図である。各ビット線ＢＬ１
〜ＢＬ３は、半導体の不純物領域からなる拡散層配線
（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しない
ビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢ
Ｌ２，…に接続されたメタル配線（主ビット線ＭＢＬ
１，ＭＢＬ２，…）とからなる。主ビット線ＭＢＬ１，
ＭＢＬ２，…は、対応する副ビット線ＳＢＬ１，ＳＢＬ
２，…の上層に平行に配線され、全体として並行ストラ
イプ状となっている。これらのビット線ＢＬ１〜ＢＬ３
にそれぞれ直行して各ワード線ＷＬ１，ＷＬ２，…が並
行ストライプ状に配置されている。このメモリセルアレ
イのパターンでは、素子分離絶縁層が全くなく、その
分、セル面積が小さい。なお、副ビット線の１本おき、
たとえば副ビット線ＳＢＬ１とＳＢＬ３を、図示しない
ビットコンタクトを介して上層のメタル配線に接続させ
る構成でもよい。
【００３０】図３は、各メモリセルを構成するｎチャネ
ルＭＯＮＯＳ型メモリトランジスタの断面図である。図
３において、ｐ型シリコンウエハなどの半導体基板（ま
たはｐウエル）ＳＵＢ内の表面側に、ｎ型不純物が導入
され拡散されて副ビット線ＳＢＬと副ソース線ＳＳＬと
が所定間隔をおいて形成されている。副ビット線ＳＢＬ
と副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交
差する部分が、当該メモリトランジスタのチャネル形成
領域となる。
ルＭＯＮＯＳ型メモリトランジスタの断面図である。図
３において、ｐ型シリコンウエハなどの半導体基板（ま
たはｐウエル）ＳＵＢ内の表面側に、ｎ型不純物が導入
され拡散されて副ビット線ＳＢＬと副ソース線ＳＳＬと
が所定間隔をおいて形成されている。副ビット線ＳＢＬ
と副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交
差する部分が、当該メモリトランジスタのチャネル形成
領域となる。
【００３１】チャネル形成領域上には、ゲート絶縁膜１
０を介してメモリトランジスタのゲート電極（ワード線
ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ
型またはｎ型の不純物が高濃度に導入されて導電化され
たポリシリコン(doped poly-Si) 、又はdoped poly-Si
と高融点金属シリサイドとの積層膜からなる。このワー
ド線ＷＬの実効部分、すなわちソース・ドレイン間距離
に相当するチャネル方向の長さ（ゲート長）は、０．２
５μｍ以下、たとえば０．１８μｍ程度である。
０を介してメモリトランジスタのゲート電極（ワード線
ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ
型またはｎ型の不純物が高濃度に導入されて導電化され
たポリシリコン(doped poly-Si) 、又はdoped poly-Si
と高融点金属シリサイドとの積層膜からなる。このワー
ド線ＷＬの実効部分、すなわちソース・ドレイン間距離
に相当するチャネル方向の長さ（ゲート長）は、０．２
５μｍ以下、たとえば０．１８μｍ程度である。
【００３２】ゲート絶縁膜１０は、下層から順に、ボト
ム絶縁膜１１，窒化膜１２，トップ絶縁膜１３から構成
されている。ボトム絶縁膜１１は、ＦＮトンネリング電
気伝導特性をもつ窒化膜または窒化オキシシリコン膜
（ＦＮトンネル窒化膜）を用いる。このＦＮトンネル窒
化膜は、例えばＪＶＤ(Jet Vapor Deposition)法、また
は、ＣＶＤ膜を還元性または酸化性ガスの雰囲気中で加
熱して変質させる方法（以下、加熱ＦＮトンネル化法と
いう）により作製された窒化シリコン膜、または、窒化
シリコンを主体とした膜（例えば、窒化オキシシリコン
膜）である。通常のＣＶＤにより作製された窒化シリコ
ン膜がプールフレンケル（ＰＦ）型の電気伝導特性を示
すのに対し、このＦＮトンネル窒化膜は、膜中のキャリ
アトラップが通常のＣＶＤにより作製された場合より低
減されているため、ファウラーノルドハイム（ＦＮ）型
の電気伝導特性を示す。ボトム絶縁膜（ＦＮトンネル窒
化膜）１１の膜厚は、使用用途に応じて２．０ｎｍから
６．０ｎｍの範囲内で決めることができ、ここでは４．
０ｎｍに設定されている。
ム絶縁膜１１，窒化膜１２，トップ絶縁膜１３から構成
されている。ボトム絶縁膜１１は、ＦＮトンネリング電
気伝導特性をもつ窒化膜または窒化オキシシリコン膜
（ＦＮトンネル窒化膜）を用いる。このＦＮトンネル窒
化膜は、例えばＪＶＤ(Jet Vapor Deposition)法、また
は、ＣＶＤ膜を還元性または酸化性ガスの雰囲気中で加
熱して変質させる方法（以下、加熱ＦＮトンネル化法と
いう）により作製された窒化シリコン膜、または、窒化
シリコンを主体とした膜（例えば、窒化オキシシリコン
膜）である。通常のＣＶＤにより作製された窒化シリコ
ン膜がプールフレンケル（ＰＦ）型の電気伝導特性を示
すのに対し、このＦＮトンネル窒化膜は、膜中のキャリ
アトラップが通常のＣＶＤにより作製された場合より低
減されているため、ファウラーノルドハイム（ＦＮ）型
の電気伝導特性を示す。ボトム絶縁膜（ＦＮトンネル窒
化膜）１１の膜厚は、使用用途に応じて２．０ｎｍから
６．０ｎｍの範囲内で決めることができ、ここでは４．
０ｎｍに設定されている。
【００３３】窒化膜１２は、たとえば５．０〜８．０ｎ
ｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜
１））膜から構成されている。なお、上記ＰＦ電気伝導
を示す窒化シリコン膜に少量の酸素がドーピングされて
いてもよい。この窒化膜１２は、たとえば減圧ＣＶＤ
（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラ
ップが多く含まれている。窒化膜１２は、プールフレン
ケル（ＰＦ）型の電気伝導特性を示す。
ｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜
１））膜から構成されている。なお、上記ＰＦ電気伝導
を示す窒化シリコン膜に少量の酸素がドーピングされて
いてもよい。この窒化膜１２は、たとえば減圧ＣＶＤ
（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラ
ップが多く含まれている。窒化膜１２は、プールフレン
ケル（ＰＦ）型の電気伝導特性を示す。
【００３４】トップ絶縁膜１３は、窒化膜１２との界面
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１３をＨＴＯ（High Temperatu
re chemical vapor deposited Oxide)法により形成した
ＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線
ＷＬ）からのホールの注入を有効に阻止してデータ書換
可能な回数の低下防止を図るために、最低でも３．０ｎ
ｍ、好ましくは３．５ｎｍ以上が必要である。
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１３をＨＴＯ（High Temperatu
re chemical vapor deposited Oxide)法により形成した
ＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線
ＷＬ）からのホールの注入を有効に阻止してデータ書換
可能な回数の低下防止を図るために、最低でも３．０ｎ
ｍ、好ましくは３．５ｎｍ以上が必要である。
【００３５】このような構成のメモリトランジスタの製
造においては、まず、用意した半導体基板ＳＵＢに対し
ｐウエルＷを形成した後に、副ビット線ＳＢＬおよび副
ソース線ＳＳＬとなる不純物領域をイオン注入法により
形成する。また、しきい電圧調整用のイオン注入等を必
要に応じて行う。
造においては、まず、用意した半導体基板ＳＵＢに対し
ｐウエルＷを形成した後に、副ビット線ＳＢＬおよび副
ソース線ＳＳＬとなる不純物領域をイオン注入法により
形成する。また、しきい電圧調整用のイオン注入等を必
要に応じて行う。
【００３６】つぎに、半導体基板ＳＵＢ上にゲート絶縁
膜１０を成膜する。具体的に、まず、ＪＶＤ法または加
熱ＦＮトンネル化法を用いてボトム絶縁膜１１を、たと
えば４．０ｎｍ程度形成する。ＪＶＤ法では、ＳｉとＮ
の分子または原子を、ノズルから真空中に極めて高速で
放出し、この高速の分子または原子の流れを半導体基板
ＳＵＢ上に誘導して、例えば窒化オキシシリコン膜を堆
積させる。加熱ＦＮトンネル化法では、まず、ボトム絶
縁膜１１を作製する前の処理として、半導体基板ＳＵＢ
を、たとえばＮＯ雰囲気中で８００℃，２０秒ほど熱処
理する。つぎに、たとえば、ＬＰ−ＣＶＤ法により窒化
シリコン（ＳｉＮ）膜を堆積させる。その後、このＣＶ
Ｄ膜に対し、たとえば、アンモニア（ＮＨ3 ）ガス雰囲
気中で９５０℃，３０秒の加熱処理、続いて、Ｎ2 Ｏガ
ス雰囲気中で８００℃，３０秒の加熱処理を行い、ＣＶ
Ｄ成膜直後はＰＦ伝導特性を示すＳｉＮ膜をＦＮトンネ
ル窒化膜に改質させる。
膜１０を成膜する。具体的に、まず、ＪＶＤ法または加
熱ＦＮトンネル化法を用いてボトム絶縁膜１１を、たと
えば４．０ｎｍ程度形成する。ＪＶＤ法では、ＳｉとＮ
の分子または原子を、ノズルから真空中に極めて高速で
放出し、この高速の分子または原子の流れを半導体基板
ＳＵＢ上に誘導して、例えば窒化オキシシリコン膜を堆
積させる。加熱ＦＮトンネル化法では、まず、ボトム絶
縁膜１１を作製する前の処理として、半導体基板ＳＵＢ
を、たとえばＮＯ雰囲気中で８００℃，２０秒ほど熱処
理する。つぎに、たとえば、ＬＰ−ＣＶＤ法により窒化
シリコン（ＳｉＮ）膜を堆積させる。その後、このＣＶ
Ｄ膜に対し、たとえば、アンモニア（ＮＨ3 ）ガス雰囲
気中で９５０℃，３０秒の加熱処理、続いて、Ｎ2 Ｏガ
ス雰囲気中で８００℃，３０秒の加熱処理を行い、ＣＶ
Ｄ成膜直後はＰＦ伝導特性を示すＳｉＮ膜をＦＮトンネ
ル窒化膜に改質させる。
【００３７】つぎに、ボトム絶縁膜１１上に、ＬＰ−Ｃ
ＶＤ法により窒化膜１２を、最終膜厚が５ｎｍとなるよ
うに、これより厚めに堆積する。このＣＶＤは、たとえ
ば、ジクロロシラン（ＤＣＳ）とアンモニアを混合した
ガスを用い、基板温度７３０℃で行う。ここでは、必要
に応じて、予め、出来上がり膜表面の荒さの増大を抑止
するため下地面の前処理（ウエハ前処理）及び成膜条件
を最適化するとよい。この場合、ウエハ前処理を最適化
していないと窒化膜の表面モフォロジーが悪く正確な膜
厚測定ができないことから、このウエハ前処理を充分に
最適化した上で、次の熱酸化工程で膜減りする窒化膜の
減少分を考慮した膜厚設定を行う。形成した窒化膜表面
を、たとえば熱酸化法により酸化して、トップ絶縁膜１
３を３．５ｎｍほど形成する。この熱酸化は、たとえば
Ｈ2 Ｏ雰囲気中で炉温度９５０℃で行う。これにより、
トラップレベル（窒化シリコン膜の伝導帯からのエネル
ギー差）が２．０ｅＶ以下の程度の深いキャリアトラッ
プが約１〜２×１０13／ｃｍ2 の密度でトップ絶縁膜と
窒化膜との界面に形成される。また、窒化膜１２が１ｎ
ｍに対し熱酸化シリコン膜（トップ絶縁膜１３）が１．
６ｎｍ形成され、この割合で下地の窒化膜厚が減少し、
窒化膜１２の最終膜厚が５ｎｍとなる。
ＶＤ法により窒化膜１２を、最終膜厚が５ｎｍとなるよ
うに、これより厚めに堆積する。このＣＶＤは、たとえ
ば、ジクロロシラン（ＤＣＳ）とアンモニアを混合した
ガスを用い、基板温度７３０℃で行う。ここでは、必要
に応じて、予め、出来上がり膜表面の荒さの増大を抑止
するため下地面の前処理（ウエハ前処理）及び成膜条件
を最適化するとよい。この場合、ウエハ前処理を最適化
していないと窒化膜の表面モフォロジーが悪く正確な膜
厚測定ができないことから、このウエハ前処理を充分に
最適化した上で、次の熱酸化工程で膜減りする窒化膜の
減少分を考慮した膜厚設定を行う。形成した窒化膜表面
を、たとえば熱酸化法により酸化して、トップ絶縁膜１
３を３．５ｎｍほど形成する。この熱酸化は、たとえば
Ｈ2 Ｏ雰囲気中で炉温度９５０℃で行う。これにより、
トラップレベル（窒化シリコン膜の伝導帯からのエネル
ギー差）が２．０ｅＶ以下の程度の深いキャリアトラッ
プが約１〜２×１０13／ｃｍ2 の密度でトップ絶縁膜と
窒化膜との界面に形成される。また、窒化膜１２が１ｎ
ｍに対し熱酸化シリコン膜（トップ絶縁膜１３）が１．
６ｎｍ形成され、この割合で下地の窒化膜厚が減少し、
窒化膜１２の最終膜厚が５ｎｍとなる。
【００３８】ゲート電極（ワード線ＷＬ）となる導電膜
を積層させ、この導電膜とゲート絶縁膜１０を一括して
同一パターンにて加工する。続いて層間絶縁膜を堆積
し、必要に応じてビットコンタクトを形成し、層間絶縁
膜上に主ビット線ＭＢＬを形成した後、オーバーコート
成膜とパッド開口工程等を経て、当該不揮発性メモリセ
ルアレイを完成させる。
を積層させ、この導電膜とゲート絶縁膜１０を一括して
同一パターンにて加工する。続いて層間絶縁膜を堆積
し、必要に応じてビットコンタクトを形成し、層間絶縁
膜上に主ビット線ＭＢＬを形成した後、オーバーコート
成膜とパッド開口工程等を経て、当該不揮発性メモリセ
ルアレイを完成させる。
【００３９】ところで、ＭＯＮＯＳ型不揮発性メモリト
ランジスタのＯＮＯ膜（ボトム絶縁膜／窒化膜／トップ
絶縁膜）のうちボトム絶縁膜を、例えば４ｎｍ程度まで
厚膜化した場合、今までのＯＮＯ膜の膜厚仕様の典型値
は４．０／５．０／３．５ｎｍであった。このＯＮＯ膜
厚は、酸化シリコン膜換算値で１０ｎｍとなる。
ランジスタのＯＮＯ膜（ボトム絶縁膜／窒化膜／トップ
絶縁膜）のうちボトム絶縁膜を、例えば４ｎｍ程度まで
厚膜化した場合、今までのＯＮＯ膜の膜厚仕様の典型値
は４．０／５．０／３．５ｎｍであった。このＯＮＯ膜
厚は、酸化シリコン膜換算値で１０ｎｍとなる。
【００４０】つぎに、このような構成の不揮発性メモリ
のバイアス設定例および動作について、メモリトランジ
スタＭ２１に２ビットのデータを書き込む場合を例に説
明する。書き込みは、たとえばチャネルホットエレクト
ロン注入を用いて行う。２ビットのデータを書き込む場
合、図３に示すように、メモリトランジスタのゲート絶
縁膜１０は、副ビット線ＳＢＬｉ＋１側の第１領域、副
ビット線ＳＢＬｉ側の第２領域、第１，第２領域間の第
３領域に区分できる。第１領域には、副ビット線ＳＢＬ
ｉ＋１側で発生したホットエレクトロンが注入され、第
２領域には、副ビット線ＳＢＬｉ側で発生したホットエ
レクトロンが注入され、その間の第３領域にはホットエ
レクトロンは注入されない。
のバイアス設定例および動作について、メモリトランジ
スタＭ２１に２ビットのデータを書き込む場合を例に説
明する。書き込みは、たとえばチャネルホットエレクト
ロン注入を用いて行う。２ビットのデータを書き込む場
合、図３に示すように、メモリトランジスタのゲート絶
縁膜１０は、副ビット線ＳＢＬｉ＋１側の第１領域、副
ビット線ＳＢＬｉ側の第２領域、第１，第２領域間の第
３領域に区分できる。第１領域には、副ビット線ＳＢＬ
ｉ＋１側で発生したホットエレクトロンが注入され、第
２領域には、副ビット線ＳＢＬｉ側で発生したホットエ
レクトロンが注入され、その間の第３領域にはホットエ
レクトロンは注入されない。
【００４１】メモリトランジスタＭ２１に対し書き込み
を行うときは、たとえば選択されたビット線ＢＬ３が接
続されたメタル配線に３．３Ｖ、ソース線として機能す
るビット線ＢＬ２に０Ｖ、選択されたワード線ＷＬ１に
５Ｖ、非選択ビット線ＢＬ１が接続されたメタル配線お
よび非選択ワード線ＷＬ２に０Ｖを印加する。これによ
り、メモリトランジスタＭ２１のソースとドレイン間に
３．３Ｖが印加されるので、チャネル内にソース不純物
領域（副ビット線ＳＢＬ２）から電子が供給されて、電
界加速される。加速された電子が水平チャネル端付近で
ホットエレクトロンとなり、その一部がボトム絶縁膜１
１のエネルギー障壁を越えてゲート絶縁膜１０内の第１
領域でキャリアトラップに注入される。
を行うときは、たとえば選択されたビット線ＢＬ３が接
続されたメタル配線に３．３Ｖ、ソース線として機能す
るビット線ＢＬ２に０Ｖ、選択されたワード線ＷＬ１に
５Ｖ、非選択ビット線ＢＬ１が接続されたメタル配線お
よび非選択ワード線ＷＬ２に０Ｖを印加する。これによ
り、メモリトランジスタＭ２１のソースとドレイン間に
３．３Ｖが印加されるので、チャネル内にソース不純物
領域（副ビット線ＳＢＬ２）から電子が供給されて、電
界加速される。加速された電子が水平チャネル端付近で
ホットエレクトロンとなり、その一部がボトム絶縁膜１
１のエネルギー障壁を越えてゲート絶縁膜１０内の第１
領域でキャリアトラップに注入される。
【００４２】一方、反対側、すなわちメモリトランジス
タＭ２１の電荷蓄積手段のビット線ＢＬ２側の局部（第
２領域）への書き込みでは、ソースとドレイン間の印加
電圧方向を、上記書き込み時とは逆にし、他の電圧条件
は同じとする。これにより、メモリトランジスタＭ２１
の電荷蓄積手段の分布領域のうちビット線ＢＬ２側の第
２領域に、チャネルホットエレクトロン注入により電荷
が注入される。
タＭ２１の電荷蓄積手段のビット線ＢＬ２側の局部（第
２領域）への書き込みでは、ソースとドレイン間の印加
電圧方向を、上記書き込み時とは逆にし、他の電圧条件
は同じとする。これにより、メモリトランジスタＭ２１
の電荷蓄積手段の分布領域のうちビット線ＢＬ２側の第
２領域に、チャネルホットエレクトロン注入により電荷
が注入される。
【００４３】読み出し時には、メモリトランジスタＭ２
１の読み出す対象の電荷が蓄積されている側（たとえ
ば、ビット線ＢＬ３側）をソースとし、ビット線ＢＬ２
をドレインとして、ソースとドレイン間に所定の読み出
しドレイン電圧を印加する。また、ワード線ＷＬ１に所
定の読み出しゲート電圧を印加する。このとき、図示し
ないが、メモリトランジスタＭ２１より更に右隣のメモ
リトランジスタＭ３１がオンしないように、更に右隣の
ビット線ＢＬ４の電位を設定する。これにより、ビット
線ＢＬ３には、メモリトランジスタＭ２１のしきい値電
圧に応じた電位変化が現出し、これをセンスアンプで検
出する。反対側の電荷を読み出すときは、ソースとドレ
イン間の電圧印加方向を逆にすることで、同様な読み出
しが可能である。
１の読み出す対象の電荷が蓄積されている側（たとえ
ば、ビット線ＢＬ３側）をソースとし、ビット線ＢＬ２
をドレインとして、ソースとドレイン間に所定の読み出
しドレイン電圧を印加する。また、ワード線ＷＬ１に所
定の読み出しゲート電圧を印加する。このとき、図示し
ないが、メモリトランジスタＭ２１より更に右隣のメモ
リトランジスタＭ３１がオンしないように、更に右隣の
ビット線ＢＬ４の電位を設定する。これにより、ビット
線ＢＬ３には、メモリトランジスタＭ２１のしきい値電
圧に応じた電位変化が現出し、これをセンスアンプで検
出する。反対側の電荷を読み出すときは、ソースとドレ
イン間の電圧印加方向を逆にすることで、同様な読み出
しが可能である。
【００４４】消去では、チャネル全面から、あるいは副
ビット線ＳＢＬ側からＦＮトンネリングまたは直接トン
ネリングを用いて電荷を引く抜くことにより行う。たと
えば、電荷蓄積手段に保持された電子をチャネル全面か
ら直接トンネリングを用いて引き抜く場合、全てのワー
ド線ＷＬ１，ＷＬ２，…に−５Ｖ、たとえば奇数番目の
ビット線ＢＬ１，ＢＬ３，…に５Ｖ、偶数番目のビット
線ＢＬ２，ＢＬ４，…をオープン、ｐウエルＳＵＢに５
Ｖの電圧を印加する。これにより、電荷蓄積手段の第１
領域に保持されていた電子が、基板側に引き抜かれるこ
とで、セル消去が行われる。このとき、消去速度は１ｍ
ｓｅｃ程度であった。第２領域側の消去は、奇数番目と
偶数番目のビット線設定電圧を入れ換えること実現でき
る。また、第１，第２領域を一括して消去するときは、
全てのビット線に５Ｖで同電位とする。
ビット線ＳＢＬ側からＦＮトンネリングまたは直接トン
ネリングを用いて電荷を引く抜くことにより行う。たと
えば、電荷蓄積手段に保持された電子をチャネル全面か
ら直接トンネリングを用いて引き抜く場合、全てのワー
ド線ＷＬ１，ＷＬ２，…に−５Ｖ、たとえば奇数番目の
ビット線ＢＬ１，ＢＬ３，…に５Ｖ、偶数番目のビット
線ＢＬ２，ＢＬ４，…をオープン、ｐウエルＳＵＢに５
Ｖの電圧を印加する。これにより、電荷蓄積手段の第１
領域に保持されていた電子が、基板側に引き抜かれるこ
とで、セル消去が行われる。このとき、消去速度は１ｍ
ｓｅｃ程度であった。第２領域側の消去は、奇数番目と
偶数番目のビット線設定電圧を入れ換えること実現でき
る。また、第１，第２領域を一括して消去するときは、
全てのビット線に５Ｖで同電位とする。
【００４５】また、消去をバンド間トンネル電流に起因
したホットホール注入で行うこともできる。たとえば、
ウエルＷを０で保持した状態で、全てのワード線ＷＬに
所定の負電圧、たとえば−６Ｖを印加し、全ての副ビッ
ト線ＳＢＬに所定の負電圧、たとえば６Ｖを印加する。
これにより、副ビット線ＳＢＬをなすｎ型不純物領域の
表面が深い空乏状態となり、エネルギーバンドの曲がり
が急峻となる。このときバンド間トンネル効果により電
子が価電子帯より伝導帯にトンネルし、ｎ型不純物領域
側に流れ、その結果、ホールが発生する。発生したホー
ルは、チャネル形成領域の中央部側に若干ドリフトし
て、そこで電界加速され、その一部がホットホールとな
る。このｎ型不純物領域端で発生した高エネルギー電荷
（ホットホール）は、効率よく電荷蓄積手段であるキャ
リアトラップに注入され、そこに保持されていた電子と
再結合する。また、同時に、ホールが注入され、これに
より当該メモリトランジスタが消去状態に移行する。
したホットホール注入で行うこともできる。たとえば、
ウエルＷを０で保持した状態で、全てのワード線ＷＬに
所定の負電圧、たとえば−６Ｖを印加し、全ての副ビッ
ト線ＳＢＬに所定の負電圧、たとえば６Ｖを印加する。
これにより、副ビット線ＳＢＬをなすｎ型不純物領域の
表面が深い空乏状態となり、エネルギーバンドの曲がり
が急峻となる。このときバンド間トンネル効果により電
子が価電子帯より伝導帯にトンネルし、ｎ型不純物領域
側に流れ、その結果、ホールが発生する。発生したホー
ルは、チャネル形成領域の中央部側に若干ドリフトし
て、そこで電界加速され、その一部がホットホールとな
る。このｎ型不純物領域端で発生した高エネルギー電荷
（ホットホール）は、効率よく電荷蓄積手段であるキャ
リアトラップに注入され、そこに保持されていた電子と
再結合する。また、同時に、ホールが注入され、これに
より当該メモリトランジスタが消去状態に移行する。
【００４６】ところで、ボトム絶縁膜に酸化膜を用いた
従来構造のＭＯＮＯＳ型メモリトランジスタでは、チャ
ネルホットエレクトロン注入の際にソースとドレイン間
に４．５Ｖ程度の電圧を印加する必要があり、１μｓ程
度の高速な書き込み速度を得るためにはソース・ドレイ
ン間電圧４．５Ｖを低減することは困難であった。この
ような状態でゲート長をスケーリングした場合、ソース
とドレイン間に発生したパンチスルーによりメモリセル
動作が困難となり、これがゲート長のスケーリングを妨
げている要因となっていた。
従来構造のＭＯＮＯＳ型メモリトランジスタでは、チャ
ネルホットエレクトロン注入の際にソースとドレイン間
に４．５Ｖ程度の電圧を印加する必要があり、１μｓ程
度の高速な書き込み速度を得るためにはソース・ドレイ
ン間電圧４．５Ｖを低減することは困難であった。この
ような状態でゲート長をスケーリングした場合、ソース
とドレイン間に発生したパンチスルーによりメモリセル
動作が困難となり、これがゲート長のスケーリングを妨
げている要因となっていた。
【００４７】図４に、このボトム絶縁膜に酸化シリコン
膜を用いた従来のＭＯＮＯＳ型メモリトランジスタにつ
いて、パンチスルー特性のゲート長依存性を示す。仮
に、単位ゲート幅当たりのドレイン電流の最大許容値を
５００ｐＡ／μｍ程度とすると、従来、ゲート長が０．
２２μｍの場合にドレイン電圧は５Ｖ程度までしか印加
できない。また、ゲート長が０．１８μｍの場合は、ド
レイン電圧３．６Ｖ程度が印加可能な最大の電圧値であ
る。
膜を用いた従来のＭＯＮＯＳ型メモリトランジスタにつ
いて、パンチスルー特性のゲート長依存性を示す。仮
に、単位ゲート幅当たりのドレイン電流の最大許容値を
５００ｐＡ／μｍ程度とすると、従来、ゲート長が０．
２２μｍの場合にドレイン電圧は５Ｖ程度までしか印加
できない。また、ゲート長が０．１８μｍの場合は、ド
レイン電圧３．６Ｖ程度が印加可能な最大の電圧値であ
る。
【００４８】これに対し、本実施形態ではボトム絶縁膜
１１がＦＮトンネル窒化膜からなることから、前述した
ようにホットエレクトロンが越えるべきボトム絶縁膜１
１とシリコンとのエネルギー障壁が３．２Ｖから２．１
Ｖに低減されている。このため、ホットエレクトロンの
注入効率が上がり、従来と同じ書き込み速度を得るため
のドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減さ
れる。このドレイン電圧の低減によって、パンチスルー
に起因したドレイン電流の増大が抑制でき、結果とし
て、ゲート長のスケーリングが容易となる。たとえば、
ある程度書き込み速度を上げるために従来はドレイン電
圧が５Ｖ程度必要であったが、このとき図４に示すよう
にリーク電流が大きすぎてゲート長０．１８μｍの実現
はできなかった。ところが、本実施形態では、ドレイン
電圧を３．３Ｖにすることができるため、図４における
ゲート長０．１８μｍのグラフ線から読み取れるよう
に、リーク電流が５００ｐＡ／μｍオーダ以下の実用領
域まで低減される。すなわち、本実施形態では、ボトム
絶縁膜１１をＦＮトンネル窒化膜から形成することによ
り書き込み速度を１μｓ程度の高速に保持した状態でド
レイン電圧を下げての使用できる。このため、パンチス
ルーが発生し難くなり、その分、短ゲート長化が容易と
なるという利点がある。なお、ここでは詳しく言及しな
いが、さらにゲート長のスケーリングを進めるには、こ
のリーク電流の低減のほか、短チャネル効果抑制のため
チャネル不純物濃度を高濃度化する必要もある。
１１がＦＮトンネル窒化膜からなることから、前述した
ようにホットエレクトロンが越えるべきボトム絶縁膜１
１とシリコンとのエネルギー障壁が３．２Ｖから２．１
Ｖに低減されている。このため、ホットエレクトロンの
注入効率が上がり、従来と同じ書き込み速度を得るため
のドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減さ
れる。このドレイン電圧の低減によって、パンチスルー
に起因したドレイン電流の増大が抑制でき、結果とし
て、ゲート長のスケーリングが容易となる。たとえば、
ある程度書き込み速度を上げるために従来はドレイン電
圧が５Ｖ程度必要であったが、このとき図４に示すよう
にリーク電流が大きすぎてゲート長０．１８μｍの実現
はできなかった。ところが、本実施形態では、ドレイン
電圧を３．３Ｖにすることができるため、図４における
ゲート長０．１８μｍのグラフ線から読み取れるよう
に、リーク電流が５００ｐＡ／μｍオーダ以下の実用領
域まで低減される。すなわち、本実施形態では、ボトム
絶縁膜１１をＦＮトンネル窒化膜から形成することによ
り書き込み速度を１μｓ程度の高速に保持した状態でド
レイン電圧を下げての使用できる。このため、パンチス
ルーが発生し難くなり、その分、短ゲート長化が容易と
なるという利点がある。なお、ここでは詳しく言及しな
いが、さらにゲート長のスケーリングを進めるには、こ
のリーク電流の低減のほか、短チャネル効果抑制のため
チャネル不純物濃度を高濃度化する必要もある。
【００４９】また、本実施形態では、書き込み時のドレ
イン印加電圧が従来の５Ｖから電源電圧ＶCC（３．３
Ｖ）にまで低減され、書き込み電圧の低電圧化が可能と
なる。このため、書き込み時にチャージポンプ回路を用
いてビット線を昇圧する必要がなく、ビット線プリチャ
ージ時間が短く、その分、１ページの書き込み動作サイ
クルを短くできる。
イン印加電圧が従来の５Ｖから電源電圧ＶCC（３．３
Ｖ）にまで低減され、書き込み電圧の低電圧化が可能と
なる。このため、書き込み時にチャージポンプ回路を用
いてビット線を昇圧する必要がなく、ビット線プリチャ
ージ時間が短く、その分、１ページの書き込み動作サイ
クルを短くできる。
【００５０】本実施形態では、ボトム絶縁膜１１として
ＦＮトンネル窒化膜の単層としたが、本発明ではボトム
絶縁膜を複数の膜から構成し、その積層膜中にシリコン
とのエネルギー障壁を低減するＦＮトンネル絶縁膜（誘
電膜）を含むことで、上記したと同様な効果が得られ
る。
ＦＮトンネル窒化膜の単層としたが、本発明ではボトム
絶縁膜を複数の膜から構成し、その積層膜中にシリコン
とのエネルギー障壁を低減するＦＮトンネル絶縁膜（誘
電膜）を含むことで、上記したと同様な効果が得られ
る。
【００５１】図５および図６に、本実施形態おけるメモ
リトランジスタ構造の変形例を示す。図５に示すメモリ
トランジスタにおけるボトム絶縁膜１１は、チャネル形
成領域上のシリコンとのエネルギー障壁が比較的低い第
１の膜１１ｃと、当該第１の膜１１ｃ上で、シリコンと
のエネルギー障壁が比較的高いが、第１の膜１１ｃのキ
ャリアトラップ数を低減するために有効な第２の膜１１
ｄとからなる。具体的に、第１の膜１１ｃとしては、た
とえばＮＨ3 ＲＴＮ−ＳｉＯＮ膜を用いる。この膜の形
成では、シリコン表面を熱酸化して熱酸化シリコン膜を
形成し、その熱酸化シリコン膜をアンモニア雰囲気中で
ＲＴＮ処理する。このＮＨ3 ＲＴＮ処理に、熱酸化膜中
のダングリングボンドが窒素で置換され、キャリアトラ
ップ数がある程度低減する。また、第２の膜１１ｄとし
ては、たとえば、ＮＨ3 ＲＴＮ−ＳｉＯＮ膜表面をＮ2
Ｏ雰囲気中で再酸化して形成したＮ2 Ｏ再酸化ＳｉＯ2
膜を用いる。この再酸化の過程で、ＮＨ3 ＲＴＮ−Ｓｉ
ＯＮ膜中の水素が散逸し、その結果、膜中のキャリアト
ラップ数が更に低減される。
リトランジスタ構造の変形例を示す。図５に示すメモリ
トランジスタにおけるボトム絶縁膜１１は、チャネル形
成領域上のシリコンとのエネルギー障壁が比較的低い第
１の膜１１ｃと、当該第１の膜１１ｃ上で、シリコンと
のエネルギー障壁が比較的高いが、第１の膜１１ｃのキ
ャリアトラップ数を低減するために有効な第２の膜１１
ｄとからなる。具体的に、第１の膜１１ｃとしては、た
とえばＮＨ3 ＲＴＮ−ＳｉＯＮ膜を用いる。この膜の形
成では、シリコン表面を熱酸化して熱酸化シリコン膜を
形成し、その熱酸化シリコン膜をアンモニア雰囲気中で
ＲＴＮ処理する。このＮＨ3 ＲＴＮ処理に、熱酸化膜中
のダングリングボンドが窒素で置換され、キャリアトラ
ップ数がある程度低減する。また、第２の膜１１ｄとし
ては、たとえば、ＮＨ3 ＲＴＮ−ＳｉＯＮ膜表面をＮ2
Ｏ雰囲気中で再酸化して形成したＮ2 Ｏ再酸化ＳｉＯ2
膜を用いる。この再酸化の過程で、ＮＨ3 ＲＴＮ−Ｓｉ
ＯＮ膜中の水素が散逸し、その結果、膜中のキャリアト
ラップ数が更に低減される。
【００５２】図６に示すメモリトランジスタにおけるボ
トム絶縁膜１１は、チャネル形成領域上のシリコンとの
エネルギー障壁が比較的低い第１の膜１１ｃと、当該第
１の膜１１ｃ上で、シリコンとのエネルギー障壁が比較
的高いが、キャリアトラップ数が少ない第２，第３の膜
１１ｅ，１１ｆとからなる。第３の膜１１ｆは、キャリ
アトラップ数が特に少なく、第２の膜１１ｅは第３の膜
１１ｆ形成のために薄く介在する膜である。具体的に、
第１の膜１１ｃとしては、たとえばＮＨ3 ＲＴＮ−Ｓｉ
ＯＮ膜を用いる。また、第２の膜１１ｅとしては、たと
えば、ＤＣＳを用いたＬＰ−ＣＶＤ法により形成したシ
リコン窒化膜（ＤＣＳ−ＳｉＮ膜）を用いる。また、第
３の膜１１ｆとしては、テトラクロロシラン（ＴＣＳ）
を用いたＬＰ−ＣＶＤ法により形成したシリコン窒化膜
（ＴＣＳ−ＳｉＮ膜）を用いる。
トム絶縁膜１１は、チャネル形成領域上のシリコンとの
エネルギー障壁が比較的低い第１の膜１１ｃと、当該第
１の膜１１ｃ上で、シリコンとのエネルギー障壁が比較
的高いが、キャリアトラップ数が少ない第２，第３の膜
１１ｅ，１１ｆとからなる。第３の膜１１ｆは、キャリ
アトラップ数が特に少なく、第２の膜１１ｅは第３の膜
１１ｆ形成のために薄く介在する膜である。具体的に、
第１の膜１１ｃとしては、たとえばＮＨ3 ＲＴＮ−Ｓｉ
ＯＮ膜を用いる。また、第２の膜１１ｅとしては、たと
えば、ＤＣＳを用いたＬＰ−ＣＶＤ法により形成したシ
リコン窒化膜（ＤＣＳ−ＳｉＮ膜）を用いる。また、第
３の膜１１ｆとしては、テトラクロロシラン（ＴＣＳ）
を用いたＬＰ−ＣＶＤ法により形成したシリコン窒化膜
（ＴＣＳ−ＳｉＮ膜）を用いる。
【００５３】図７および図８にＤＣＳ−ＳｉＮとＴＣＳ
−ＳｉＮのＦＴＩＲスペクトルを示した。ＤＣＳ−Ｓｉ
ＮではＳｉ−Ｈ振動（波数：２２００ｃｍ-1付近）、及
びＮ−Ｈ振動（波数：３３００ｃｍ-1付近）が観測され
ている。一方、ＴＣＳ−ＳｉＮでは、Ｎ−Ｈ振動は観測
されているが、Ｓｉ−Ｈ振動はほとんど観測されていな
いことが分かった。
−ＳｉＮのＦＴＩＲスペクトルを示した。ＤＣＳ−Ｓｉ
ＮではＳｉ−Ｈ振動（波数：２２００ｃｍ-1付近）、及
びＮ−Ｈ振動（波数：３３００ｃｍ-1付近）が観測され
ている。一方、ＴＣＳ−ＳｉＮでは、Ｎ−Ｈ振動は観測
されているが、Ｓｉ−Ｈ振動はほとんど観測されていな
いことが分かった。
【００５４】図９に、ボンド密度を計算した結果を表を
示す。ＴＣＳ−ＳｉＮとＤＣＳ−ＳｉＮを比較した場合
に、Ｎ−Ｈボンド密度は余り大差ないがが、Ｓｉ−Ｈボ
ンド密度は１桁ほどＴＣＳ系の方が低いことが分かっ
た。一般に、ＳｉＮ膜中の電荷トラップはＳｉダングリ
ングボンドより形成され、かつ、Ｓｉ−Ｈボンド密度と
正の相関がある。このため、ＴＣＳ−ＳｉＮは低トラッ
プ窒化膜として適用可能であることが分かった。
示す。ＴＣＳ−ＳｉＮとＤＣＳ−ＳｉＮを比較した場合
に、Ｎ−Ｈボンド密度は余り大差ないがが、Ｓｉ−Ｈボ
ンド密度は１桁ほどＴＣＳ系の方が低いことが分かっ
た。一般に、ＳｉＮ膜中の電荷トラップはＳｉダングリ
ングボンドより形成され、かつ、Ｓｉ−Ｈボンド密度と
正の相関がある。このため、ＴＣＳ−ＳｉＮは低トラッ
プ窒化膜として適用可能であることが分かった。
【００５５】以上の変形例では、ボトム絶縁膜１１が、
シリコンとのエネルギー障壁が低く、かつ、キャリアト
ラップ数が少ない、ホットキャリア注入に適した絶縁膜
となる。なお、上記ボトム絶縁膜１１として、窒化シリ
コン膜、酸化窒化シリコン膜および上記変形例のほか
に、酸化タンタル膜、酸化ジルコニア膜、酸化アルミニ
ウム膜、酸化チタン膜、酸化ハフニウム膜、酸化バリウ
ムストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 Ｔｉ
Ｏ3 ）膜、酸化イットリウム膜の何れかを単独でまたは
組み合わせて用いることもできる。
シリコンとのエネルギー障壁が低く、かつ、キャリアト
ラップ数が少ない、ホットキャリア注入に適した絶縁膜
となる。なお、上記ボトム絶縁膜１１として、窒化シリ
コン膜、酸化窒化シリコン膜および上記変形例のほか
に、酸化タンタル膜、酸化ジルコニア膜、酸化アルミニ
ウム膜、酸化チタン膜、酸化ハフニウム膜、酸化バリウ
ムストロンチウムチタン（ＢＳＴ：ＢａX ＳｒX-1 Ｔｉ
Ｏ3 ）膜、酸化イットリウム膜の何れかを単独でまたは
組み合わせて用いることもできる。
【００５６】第２実施形態 第２実施形態は、仮想接地ＮＯＲ型の不揮発性メモリ装
置において、メモリトランジスタのゲート絶縁膜構造の
変形に関する。第２実施形態においても、図１の回路図
および図２の平面図が、そのまま適用できる。
置において、メモリトランジスタのゲート絶縁膜構造の
変形に関する。第２実施形態においても、図１の回路図
および図２の平面図が、そのまま適用できる。
【００５７】図１０に、第２実施形態に係るメモリトラ
ンジスタ構造を示す断面図を示す。このメモリトランジ
スタは、そのゲート絶縁膜が、副ビット線ＳＢＬｉ側の
ゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋１側のゲ
ート絶縁膜１０ｂとから構成されている。両ゲート絶縁
膜１０ａ，１０ｂは、チャネル中央部上の単層の絶縁膜
を挟んで空間的に分離されている。両ゲート絶縁膜１０
ａ，１０ｂそれぞれが、第１実施形態におけるゲート絶
縁膜１０と同様の膜構造を有する。すなわち、ゲート絶
縁膜１０ａは、下層から順に、ボトム絶縁膜１１ａ（Ｆ
Ｎトンネル窒化膜），窒化膜１２ａ，トップ絶縁膜１３
ａから構成されている。同様に、ゲート絶縁膜１０ｂ
は、下層から順に、ボトム絶縁膜１１ｂ（ＦＮトンネル
窒化膜），窒化膜１２ｂ，トップ絶縁膜１３ｂから構成
されている。ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２
ａ，１２ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、
第１実施形態におけるボトム絶縁膜１１，窒化膜１２，
トップ絶縁膜１３と同様の材料、膜厚で、同様の成膜法
により形成される。
ンジスタ構造を示す断面図を示す。このメモリトランジ
スタは、そのゲート絶縁膜が、副ビット線ＳＢＬｉ側の
ゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋１側のゲ
ート絶縁膜１０ｂとから構成されている。両ゲート絶縁
膜１０ａ，１０ｂは、チャネル中央部上の単層の絶縁膜
を挟んで空間的に分離されている。両ゲート絶縁膜１０
ａ，１０ｂそれぞれが、第１実施形態におけるゲート絶
縁膜１０と同様の膜構造を有する。すなわち、ゲート絶
縁膜１０ａは、下層から順に、ボトム絶縁膜１１ａ（Ｆ
Ｎトンネル窒化膜），窒化膜１２ａ，トップ絶縁膜１３
ａから構成されている。同様に、ゲート絶縁膜１０ｂ
は、下層から順に、ボトム絶縁膜１１ｂ（ＦＮトンネル
窒化膜），窒化膜１２ｂ，トップ絶縁膜１３ｂから構成
されている。ボトム絶縁膜１１ａ，１１ｂ，窒化膜１２
ａ，１２ｂ，トップ絶縁膜１３ａ，１３ｂそれぞれは、
第１実施形態におけるボトム絶縁膜１１，窒化膜１２，
トップ絶縁膜１３と同様の材料、膜厚で、同様の成膜法
により形成される。
【００５８】両ゲート絶縁膜１０ａ，１０ｂ間の絶縁膜
１４は、たとえばＣＶＤ法により形成した酸化シリコン
膜からなり、両ゲート絶縁膜間を埋め込むように形成さ
れている。
１４は、たとえばＣＶＤ法により形成した酸化シリコン
膜からなり、両ゲート絶縁膜間を埋め込むように形成さ
れている。
【００５９】このゲート絶縁膜構造の形成は、まず、第
１実施形態と同様に全面にボトム絶縁膜（ＦＮトンネル
窒化膜），窒化膜，トップ絶縁膜の積層膜を形成した
後、チャネル中央部上で、この積層膜を一部エッチング
により除去する。これにより、ゲート絶縁膜１０ａ，１
０ｂが空間的に分離して形成される。全面に酸化シリコ
ン膜を厚く堆積させ、酸化シリコン膜表面からエッチバ
ックを行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の
絶縁膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間が絶
縁膜１４で埋まった段階でエッチバックを停止すると、
当該ゲート絶縁膜構造が完成する。なお、このエッチバ
ック時のオーバエッチングを防止すため、ゲート絶縁膜
１０ａ，１０ｂ上に予めにエッチングストッパ膜、たと
えば窒化シリコン膜を薄く形成してもよい。その後は、
第１実施形態と同様にしてワード線ＷＬの形成工程等を
経て、当該メモリトランジスタを完成させる。
１実施形態と同様に全面にボトム絶縁膜（ＦＮトンネル
窒化膜），窒化膜，トップ絶縁膜の積層膜を形成した
後、チャネル中央部上で、この積層膜を一部エッチング
により除去する。これにより、ゲート絶縁膜１０ａ，１
０ｂが空間的に分離して形成される。全面に酸化シリコ
ン膜を厚く堆積させ、酸化シリコン膜表面からエッチバ
ックを行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の
絶縁膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間が絶
縁膜１４で埋まった段階でエッチバックを停止すると、
当該ゲート絶縁膜構造が完成する。なお、このエッチバ
ック時のオーバエッチングを防止すため、ゲート絶縁膜
１０ａ，１０ｂ上に予めにエッチングストッパ膜、たと
えば窒化シリコン膜を薄く形成してもよい。その後は、
第１実施形態と同様にしてワード線ＷＬの形成工程等を
経て、当該メモリトランジスタを完成させる。
【００６０】このメモリトランジスタは、第１実施形態
と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジス
タが接続された一方のビット線に３．２Ｖ、他方のビッ
ト線に０Ｖ、選択されたワード線に５Ｖ、他のビット線
および非選択ワード線に０Ｖを印加する。これにより、
選択メモリトランジスタのソースとドレイン間に３．３
Ｖが印加されて出来たチャネル内を電子が電界加速さ
れ、これが水平チャネル端付近でホットエレクトロンと
なり、その一部がボトム絶縁膜１１ａまたは１１ｂのエ
ネルギー障壁を越えてゲート絶縁膜１０ａまたは１０ｂ
内のキャリアトラップに注入される。
と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジス
タが接続された一方のビット線に３．２Ｖ、他方のビッ
ト線に０Ｖ、選択されたワード線に５Ｖ、他のビット線
および非選択ワード線に０Ｖを印加する。これにより、
選択メモリトランジスタのソースとドレイン間に３．３
Ｖが印加されて出来たチャネル内を電子が電界加速さ
れ、これが水平チャネル端付近でホットエレクトロンと
なり、その一部がボトム絶縁膜１１ａまたは１１ｂのエ
ネルギー障壁を越えてゲート絶縁膜１０ａまたは１０ｂ
内のキャリアトラップに注入される。
【００６１】いま、このような方法によりゲート絶縁膜
１０ａに書き込みが行われたとする。反対側のゲート絶
縁膜１０ｂに対する書き込みでは、ソースとドレイン間
の印加電圧方向を、上記書き込み時とは逆にし、他の電
圧条件は同じとする。これにより、同様な原理でゲート
絶縁膜１０ｂへの書き込みが実現する。
１０ａに書き込みが行われたとする。反対側のゲート絶
縁膜１０ｂに対する書き込みでは、ソースとドレイン間
の印加電圧方向を、上記書き込み時とは逆にし、他の電
圧条件は同じとする。これにより、同様な原理でゲート
絶縁膜１０ｂへの書き込みが実現する。
【００６２】読み出し時には、メモリトランジスタの読
み出す対象の電荷が蓄積されている側をソースとし、他
をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬ
ｉ＋１に所定の読み出しドレイン電圧を印加する。ま
た、ワード線ＷＬに所定の読み出しゲート電圧を印加す
る。これにより、ドレイン側のビット線に、メモリトラ
ンジスタのしきい値電圧に応じた電位変化が現出し、こ
れをセンスアンプで検出する。反対側の電荷を読み出す
ときは、ソースとドレイン間の電圧印加方向を逆にする
ことで、同様な読み出しが可能である。
み出す対象の電荷が蓄積されている側をソースとし、他
をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬ
ｉ＋１に所定の読み出しドレイン電圧を印加する。ま
た、ワード線ＷＬに所定の読み出しゲート電圧を印加す
る。これにより、ドレイン側のビット線に、メモリトラ
ンジスタのしきい値電圧に応じた電位変化が現出し、こ
れをセンスアンプで検出する。反対側の電荷を読み出す
ときは、ソースとドレイン間の電圧印加方向を逆にする
ことで、同様な読み出しが可能である。
【００６３】消去では、第１実施形態と同様にして、チ
ャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮ
トンネリングまたは直接トンネリングを用いて電荷を引
く抜くことにより、または、バンド間トンネル電流に起
因したホットホール注入を利用して消去を行う。
ャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮ
トンネリングまたは直接トンネリングを用いて電荷を引
く抜くことにより、または、バンド間トンネル電流に起
因したホットホール注入を利用して消去を行う。
【００６４】第２実施形態においても、ボトム絶縁膜１
１ａ，１１ｂがＦＮトンネル窒化膜からなることから、
先の第１実施形態と同様な効果が得られる。すなわち、
書き込み（あるいは消去）時に、ホットエレクトロン
（あるいはホットホール）が越えるべきボトム絶縁膜１
１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボ
トム絶縁膜を構成した場合に比べ低減し、このため、ホ
ットエレクトロンの注入効率が上がり、従来と同じ書き
込み速度を得るためのドレイン電圧は、４．５Ｖから
３．３Ｖ程度に低減される。また、このドレイン電圧の
低減によって、パンチスルーに起因したドレイン電流の
増大が抑制でき、結果として、ゲート長のスケーリング
が容易となる。さらに、書き込み電圧の低電圧化が可能
となるため、書き込み時にチャージポンプ回路を用いて
ビット線を昇圧する必要がなく、ビット線プリチャージ
時間が短く、その分、書き込み動作サイクルを短くでき
る。１メモリセル内に２ビットを書き込みできるため、
１ビット当たりの実効的なメモリセル面積が小さい。
１ａ，１１ｂがＦＮトンネル窒化膜からなることから、
先の第１実施形態と同様な効果が得られる。すなわち、
書き込み（あるいは消去）時に、ホットエレクトロン
（あるいはホットホール）が越えるべきボトム絶縁膜１
１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボ
トム絶縁膜を構成した場合に比べ低減し、このため、ホ
ットエレクトロンの注入効率が上がり、従来と同じ書き
込み速度を得るためのドレイン電圧は、４．５Ｖから
３．３Ｖ程度に低減される。また、このドレイン電圧の
低減によって、パンチスルーに起因したドレイン電流の
増大が抑制でき、結果として、ゲート長のスケーリング
が容易となる。さらに、書き込み電圧の低電圧化が可能
となるため、書き込み時にチャージポンプ回路を用いて
ビット線を昇圧する必要がなく、ビット線プリチャージ
時間が短く、その分、書き込み動作サイクルを短くでき
る。１メモリセル内に２ビットを書き込みできるため、
１ビット当たりの実効的なメモリセル面積が小さい。
【００６５】なお、第２実施形態においても、ゲート絶
縁膜１０ａ，１０ｂの膜構造として、第１実施形態にお
ける変形例（図５および図６）が同様に適用できる。
縁膜１０ａ，１０ｂの膜構造として、第１実施形態にお
ける変形例（図５および図６）が同様に適用できる。
【００６６】第３実施形態 第３実施形態は、いわゆるコントロールゲートと称され
るソースおよび／またはドレイン側に第２のゲート電極
を有するトランジスタ構造に、ＦＮトンネル低障壁技術
を適用したものである。
るソースおよび／またはドレイン側に第２のゲート電極
を有するトランジスタ構造に、ＦＮトンネル低障壁技術
を適用したものである。
【００６７】図１１，図１２は、第３実施形態に係るメ
モリセルアレイの構成例を示す回路図である。このメモ
リセルアレイは、基本的には、第１，第２実施形態と同
様の仮想接地ＮＯＲ型のメモリセルアレイである。だだ
し、このメモリセルアレイでは、各メモリトランジスタ
に、ソース・ドレイン不純物領域側からチャネル形成領
域に一部重なるようにコントロールゲートが設けられて
いる。そして、ビット方向に連なるメモリトランジスタ
Ｍ１１，Ｍ１２，…の一方のコントロールゲートを共通
接続する制御線ＣＬ１ａ，他方のコントロールゲートを
共通接続する制御線ＣＬ１ｂ，他の列に属しビット方向
に連なるメモリトランジスタＭ２１，Ｍ２２，…の一方
のコントロールゲートを共通接続する制御線ＣＬ２ａ，
他方のコントロールゲートを共通接続する制御線ＣＬ２
ｂ，…が設けられている。各制御線は、ワード線とは独
立に制御される。図１１においては、各制御線がチャネ
ル形成領域に一部重なることによって、中央のメモリト
ランジスタをはさんで両側にＭＯＳ構造の選択トランジ
スタが形成されている。一方、図１２においては、中央
がＭＯＳ構造の選択トランジスタとなっており、その両
側それぞれに、ゲートが制御線に接続されたメモリトラ
ンジスタが形成されている。
モリセルアレイの構成例を示す回路図である。このメモ
リセルアレイは、基本的には、第１，第２実施形態と同
様の仮想接地ＮＯＲ型のメモリセルアレイである。だだ
し、このメモリセルアレイでは、各メモリトランジスタ
に、ソース・ドレイン不純物領域側からチャネル形成領
域に一部重なるようにコントロールゲートが設けられて
いる。そして、ビット方向に連なるメモリトランジスタ
Ｍ１１，Ｍ１２，…の一方のコントロールゲートを共通
接続する制御線ＣＬ１ａ，他方のコントロールゲートを
共通接続する制御線ＣＬ１ｂ，他の列に属しビット方向
に連なるメモリトランジスタＭ２１，Ｍ２２，…の一方
のコントロールゲートを共通接続する制御線ＣＬ２ａ，
他方のコントロールゲートを共通接続する制御線ＣＬ２
ｂ，…が設けられている。各制御線は、ワード線とは独
立に制御される。図１１においては、各制御線がチャネ
ル形成領域に一部重なることによって、中央のメモリト
ランジスタをはさんで両側にＭＯＳ構造の選択トランジ
スタが形成されている。一方、図１２においては、中央
がＭＯＳ構造の選択トランジスタとなっており、その両
側それぞれに、ゲートが制御線に接続されたメモリトラ
ンジスタが形成されている。
【００６８】図１３および図１４に、第３実施形態に係
るトランジスタ構造の例を示す。図１３に示すメモリト
ランジスタにおいて、チャネル形成領域の中央部に、下
層からボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１
３からなるゲート絶縁膜１９を介して選択トランジスタ
のゲート電極１５が積層されている。このゲート電極１
５は、図示しないワード線ＷＬをなす上層配線層に接続
され、ワード方向のメモリセル間で共通に接続されてい
る。
るトランジスタ構造の例を示す。図１３に示すメモリト
ランジスタにおいて、チャネル形成領域の中央部に、下
層からボトム絶縁膜１１，窒化膜１２，トップ絶縁膜１
３からなるゲート絶縁膜１９を介して選択トランジスタ
のゲート電極１５が積層されている。このゲート電極１
５は、図示しないワード線ＷＬをなす上層配線層に接続
され、ワード方向のメモリセル間で共通に接続されてい
る。
【００６９】ゲート絶縁膜１０の最下層のボトム絶縁膜
１１がチャネル方向両側の副ビット線ＳＢＬｉ，ＳＢＬ
ｉ＋１上に延在し、そのボトム絶縁膜の延在部分上に、
コントロールゲートＣＧが形成されている。コントロー
ルゲートＣＧとゲート電極１５との間は、スペーサ絶縁
層１６により絶縁分離されている。
１１がチャネル方向両側の副ビット線ＳＢＬｉ，ＳＢＬ
ｉ＋１上に延在し、そのボトム絶縁膜の延在部分上に、
コントロールゲートＣＧが形成されている。コントロー
ルゲートＣＧとゲート電極１５との間は、スペーサ絶縁
層１６により絶縁分離されている。
【００７０】このメモリトランジスタの形成では、たと
えば、ゲート絶縁膜１０とゲート電極となる導電膜を全
面に形成した後、ゲート電極のパターンニング時に、ゲ
ート絶縁膜１０の上側から２層のトップ絶縁膜１３と窒
化膜１２を一括して加工する。つぎに、このパターンを
スペーサ絶縁層１６となる絶縁膜で覆った後、異方性エ
ッチングする。これにより、ゲート電極の側壁側にスペ
ーサ絶縁層１６が形成される。コントロールゲートＣＧ
となる導電膜を堆積し、この導電膜を異方性エッチング
して、サイドウォール状に残し、これにより、コントロ
ールゲートＣＧを形成する。
えば、ゲート絶縁膜１０とゲート電極となる導電膜を全
面に形成した後、ゲート電極のパターンニング時に、ゲ
ート絶縁膜１０の上側から２層のトップ絶縁膜１３と窒
化膜１２を一括して加工する。つぎに、このパターンを
スペーサ絶縁層１６となる絶縁膜で覆った後、異方性エ
ッチングする。これにより、ゲート電極の側壁側にスペ
ーサ絶縁層１６が形成される。コントロールゲートＣＧ
となる導電膜を堆積し、この導電膜を異方性エッチング
して、サイドウォール状に残し、これにより、コントロ
ールゲートＣＧを形成する。
【００７１】このようにして形成されたトランジスタ
は、いわゆるソースサイド注入動作のメモリトランジス
タである。この動作は既知なので、ここで詳細は説明し
ないが、動作時に、チャネル形成領域の両端のコントロ
ールゲートＣＧが、選択トランジスタのゲート電極とし
て機能する。ただし、本実施形態では、ゲート絶縁膜の
最下層のボトム絶縁膜が、ＦＮトンネル窒化膜等、シリ
コンとのエネルギー障壁を低下させる誘電膜により形成
され、あるいは当該誘電膜を含む多層膜構造を有するた
め、ホットエレクトロンの注入効率が改善される等、第
１実施形態と同様の効果を奏する。
は、いわゆるソースサイド注入動作のメモリトランジス
タである。この動作は既知なので、ここで詳細は説明し
ないが、動作時に、チャネル形成領域の両端のコントロ
ールゲートＣＧが、選択トランジスタのゲート電極とし
て機能する。ただし、本実施形態では、ゲート絶縁膜の
最下層のボトム絶縁膜が、ＦＮトンネル窒化膜等、シリ
コンとのエネルギー障壁を低下させる誘電膜により形成
され、あるいは当該誘電膜を含む多層膜構造を有するた
め、ホットエレクトロンの注入効率が改善される等、第
１実施形態と同様の効果を奏する。
【００７２】一方、図１４に示すメモリトランジスタに
おいて、そのゲート電極構造自体は、図１３と同様であ
る。すなわち、チャネル形成領域中央部上に形成されワ
ード線ＷＬに接続されたゲート電極１５と、ゲート電極
１５と絶縁分離され、チャネル方向両側に設けられたコ
ントロールゲートＣＧとを有する。だだし、このメモリ
トランジスタは、図１３の場合と異なり、コントロール
ゲートＣＧと、副ビット線ＳＢＬｉ．ＳＢＬｉ＋１また
はチャネル形成領域端部との間に、ゲート絶縁膜１０が
形成されている。ゲート電極１５は、ソース側とドレイ
ン側で空間的に分離された２つのコントロールゲートＣ
Ｇとゲート絶縁膜１０の積層パターンの間に、絶縁膜１
７を介して埋め込まれている。
おいて、そのゲート電極構造自体は、図１３と同様であ
る。すなわち、チャネル形成領域中央部上に形成されワ
ード線ＷＬに接続されたゲート電極１５と、ゲート電極
１５と絶縁分離され、チャネル方向両側に設けられたコ
ントロールゲートＣＧとを有する。だだし、このメモリ
トランジスタは、図１３の場合と異なり、コントロール
ゲートＣＧと、副ビット線ＳＢＬｉ．ＳＢＬｉ＋１また
はチャネル形成領域端部との間に、ゲート絶縁膜１０が
形成されている。ゲート電極１５は、ソース側とドレイ
ン側で空間的に分離された２つのコントロールゲートＣ
Ｇとゲート絶縁膜１０の積層パターンの間に、絶縁膜１
７を介して埋め込まれている。
【００７３】このメモリトランジスタの形成では、たと
えば、ゲート絶縁膜１０とコントロールゲートＣＧとな
る導電膜を全面に形成した後、２つのコントロールゲー
トＣＧのパターンニング時に、ゲート絶縁膜１０を一括
して加工する。これにより、副ビット線ＳＢＬｉ側と、
副ビット線ＳＢＬｉ＋１側に空間的に分離して、２つの
コントロールゲートＣＧとゲート絶縁膜１０の積層パタ
ーンが形成される。その後、全面に絶縁膜１７とゲート
電極１５となる導電膜とを堆積し、これらの膜をエッチ
バックする。これにより、２つのコントロールゲートＣ
Ｇとゲート絶縁膜１０の積層パターン間に、絶縁膜１７
とゲート電極１５が埋め込まれるように形成される。
えば、ゲート絶縁膜１０とコントロールゲートＣＧとな
る導電膜を全面に形成した後、２つのコントロールゲー
トＣＧのパターンニング時に、ゲート絶縁膜１０を一括
して加工する。これにより、副ビット線ＳＢＬｉ側と、
副ビット線ＳＢＬｉ＋１側に空間的に分離して、２つの
コントロールゲートＣＧとゲート絶縁膜１０の積層パタ
ーンが形成される。その後、全面に絶縁膜１７とゲート
電極１５となる導電膜とを堆積し、これらの膜をエッチ
バックする。これにより、２つのコントロールゲートＣ
Ｇとゲート絶縁膜１０の積層パターン間に、絶縁膜１７
とゲート電極１５が埋め込まれるように形成される。
【００７４】このように形成されたメモリトランジスタ
では、チャネル形成領域中央部に、ワード線に接続され
た選択ＭＯＳトランジスタが形成されている。また、副
ビット線ＳＢＬｉ，ＳＢＬｉ＋１の対向端にＰ型不純物
の高濃度領域（ポケット領域）Ｐｉ，Ｐｉ＋１が形成さ
れている。この斜めイオン注入で形成したポケット領域
および拡散層の上部では、電荷蓄積手段を含むＯＮＯ膜
タイプのゲート絶縁膜１０ａ，１０ｂを介してコントロ
ールゲートＣＧが配置されている。この選択ゲート１５
とコントロールゲートＣＧとの組合せは、基本的に、ス
プリットゲート構造のソースサイド注入タイプのメモリ
セルと同一である。
では、チャネル形成領域中央部に、ワード線に接続され
た選択ＭＯＳトランジスタが形成されている。また、副
ビット線ＳＢＬｉ，ＳＢＬｉ＋１の対向端にＰ型不純物
の高濃度領域（ポケット領域）Ｐｉ，Ｐｉ＋１が形成さ
れている。この斜めイオン注入で形成したポケット領域
および拡散層の上部では、電荷蓄積手段を含むＯＮＯ膜
タイプのゲート絶縁膜１０ａ，１０ｂを介してコントロ
ールゲートＣＧが配置されている。この選択ゲート１５
とコントロールゲートＣＧとの組合せは、基本的に、ス
プリットゲート構造のソースサイド注入タイプのメモリ
セルと同一である。
【００７５】本実施形態のメモリトランジスタは、その
ゲート絶縁膜の最下層のボトム絶縁膜１１として、第１
実施形態で示したＦＮトンネリング特性を示す窒化シリ
コン膜、酸化窒化シリコン膜、図５および図６に示す多
層膜、および酸化タンタル膜等の他の誘電膜の何れを用
いてもよい。そのため、ソースサイド注入における、伝
導帯側のエネルギー障壁が酸化膜の場合の３．２ｅＶよ
り低減され、ホットエレクトロンの注入効率が改善され
る。なお、ボトム絶縁膜１１上の窒化膜１２として、第
１実施形態と同様にＤＣＳとアンモニアを混合したガス
を用いたＬＰ−ＣＶＤ法により作製した窒化膜を用い
る。
ゲート絶縁膜の最下層のボトム絶縁膜１１として、第１
実施形態で示したＦＮトンネリング特性を示す窒化シリ
コン膜、酸化窒化シリコン膜、図５および図６に示す多
層膜、および酸化タンタル膜等の他の誘電膜の何れを用
いてもよい。そのため、ソースサイド注入における、伝
導帯側のエネルギー障壁が酸化膜の場合の３．２ｅＶよ
り低減され、ホットエレクトロンの注入効率が改善され
る。なお、ボトム絶縁膜１１上の窒化膜１２として、第
１実施形態と同様にＤＣＳとアンモニアを混合したガス
を用いたＬＰ−ＣＶＤ法により作製した窒化膜を用い
る。
【００７６】選択ゲートＭＯＳトランジスタは、書き込
み時にソースサイド注入を効率よく行うために用いられ
る。また、消去時には電荷蓄積手段が過剰消去された場
合でも、メモリトランジスタの消去状態でのしきい値電
圧Ｖthを一定に保持する役割を果たす。このため、この
選択ゲートＭＯＳトランジスタのしきい値電圧は、０．
５Ｖと１Ｖとの間に設定される。
み時にソースサイド注入を効率よく行うために用いられ
る。また、消去時には電荷蓄積手段が過剰消去された場
合でも、メモリトランジスタの消去状態でのしきい値電
圧Ｖthを一定に保持する役割を果たす。このため、この
選択ゲートＭＯＳトランジスタのしきい値電圧は、０．
５Ｖと１Ｖとの間に設定される。
【００７７】このメモリトランジスタは、第１実施形態
と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジス
タが接続された一方のビット線に３．３Ｖ、他方のビッ
ト線に０Ｖ、選択されたワード線に５Ｖ、他のビット線
および非選択ワード線に０Ｖを印加する。また、選択ゲ
ートＭＯＳトランジスタのゲートを３Ｖ程度にバイアス
しておく。これにより、選択されたメモリトランジスタ
のソースとドレイン間に３．３Ｖが印加され、チャネル
形成領域中央部の選択ゲートがオンするため、チャネル
内に電子がソースとなる副ビット線側から供給されて、
チャネル内で電界加速される。加速された電子は、チャ
ネル端付近でホットエレクトロンとなり、その一部がボ
トム絶縁膜１１ａまたは１１ｂのエネルギー障壁を越え
てゲート絶縁膜１０ａまたは１０ｂ内のキャリアトラッ
プに注入される。この場合、コントロールゲートＣＧ
は、電荷蓄積手段下の電界を最適化して、ソースサイド
ホットエレクトロンの発生効率と電荷蓄積手段への注入
効率とのバランスを最適化する。その結果、ホットエレ
クトロンは電荷蓄積手段に効率よくソースサイドから注
入される。このソースサイド注入のオペレーションで
は、第１実施形態のホットエレクトロン注入と比較した
場合、ホットエレクトロンの注入効率が２〜３桁ほど向
上する。
と同様な方法で書き込み、読み出しまたは消去できる。
すなわち、選択された書き込み対象のメモリトランジス
タが接続された一方のビット線に３．３Ｖ、他方のビッ
ト線に０Ｖ、選択されたワード線に５Ｖ、他のビット線
および非選択ワード線に０Ｖを印加する。また、選択ゲ
ートＭＯＳトランジスタのゲートを３Ｖ程度にバイアス
しておく。これにより、選択されたメモリトランジスタ
のソースとドレイン間に３．３Ｖが印加され、チャネル
形成領域中央部の選択ゲートがオンするため、チャネル
内に電子がソースとなる副ビット線側から供給されて、
チャネル内で電界加速される。加速された電子は、チャ
ネル端付近でホットエレクトロンとなり、その一部がボ
トム絶縁膜１１ａまたは１１ｂのエネルギー障壁を越え
てゲート絶縁膜１０ａまたは１０ｂ内のキャリアトラッ
プに注入される。この場合、コントロールゲートＣＧ
は、電荷蓄積手段下の電界を最適化して、ソースサイド
ホットエレクトロンの発生効率と電荷蓄積手段への注入
効率とのバランスを最適化する。その結果、ホットエレ
クトロンは電荷蓄積手段に効率よくソースサイドから注
入される。このソースサイド注入のオペレーションで
は、第１実施形態のホットエレクトロン注入と比較した
場合、ホットエレクトロンの注入効率が２〜３桁ほど向
上する。
【００７８】いま、このような方法によりゲート絶縁膜
１０ａに書き込みが行われたとする。反対側のゲート絶
縁膜１０ｂに対する書き込みでは、ソースとドレイン間
の印加電圧方向を、上記書き込み時とは逆にし、他の電
圧条件は同じとする。これにより、同様な原理でゲート
絶縁膜１０ｂへの書き込みが実現する。
１０ａに書き込みが行われたとする。反対側のゲート絶
縁膜１０ｂに対する書き込みでは、ソースとドレイン間
の印加電圧方向を、上記書き込み時とは逆にし、他の電
圧条件は同じとする。これにより、同様な原理でゲート
絶縁膜１０ｂへの書き込みが実現する。
【００７９】この書き込みでは、メモリセルの片側の書
き込み時間が１μｓｅｃ以下で非常に高速であり、また
書き込みに必要な電流１０μＡ以下と小さくできる。な
お、このメモリセルアレイにおいて、ページ書き込みを
行う場合は、同一ワード線に接続されたメモリセルを全
て同時に書き込むことは難しいため、たとえば、コント
ロールゲートＣＧを制御して同一行のメモリセルを複数
に分割して、複数回の書き込みによりページ書き込みを
行う。
き込み時間が１μｓｅｃ以下で非常に高速であり、また
書き込みに必要な電流１０μＡ以下と小さくできる。な
お、このメモリセルアレイにおいて、ページ書き込みを
行う場合は、同一ワード線に接続されたメモリセルを全
て同時に書き込むことは難しいため、たとえば、コント
ロールゲートＣＧを制御して同一行のメモリセルを複数
に分割して、複数回の書き込みによりページ書き込みを
行う。
【００８０】読み出し時には、メモリトランジスタの読
み出す対象の電荷が蓄積されている側をソースとし、他
をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬ
ｉ＋１に所定の読み出しドレイン電圧を印加する。ま
た、ワード線ＷＬに所定の読み出しゲート電圧を印加す
る。これにより、ドレイン側のビット線に、メモリトラ
ンジスタのしきい値電圧に応じた電位変化が現出し、こ
れをセンスアンプで検出する。反対側の電荷を読み出す
ときは、ソースとドレイン間の電圧印加方向を逆にする
ことで、同様な読み出しが可能である。
み出す対象の電荷が蓄積されている側をソースとし、他
をドレインとする向きで、副ソース線ＳＳＬｉ，ＳＳＬ
ｉ＋１に所定の読み出しドレイン電圧を印加する。ま
た、ワード線ＷＬに所定の読み出しゲート電圧を印加す
る。これにより、ドレイン側のビット線に、メモリトラ
ンジスタのしきい値電圧に応じた電位変化が現出し、こ
れをセンスアンプで検出する。反対側の電荷を読み出す
ときは、ソースとドレイン間の電圧印加方向を逆にする
ことで、同様な読み出しが可能である。
【００８１】消去では、第１実施形態と同様にして、チ
ャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮ
トンネリングまたは直接トンネリングを用いて電荷を引
く抜くことにより、または、バンド間トンネル電流に起
因したホットホール注入を利用して行う。
ャネル全面から、あるいは副ビット線ＳＢＬ側からＦＮ
トンネリングまたは直接トンネリングを用いて電荷を引
く抜くことにより、または、バンド間トンネル電流に起
因したホットホール注入を利用して行う。
【００８２】第３実施形態においても、ボトム絶縁膜１
１ａ，１１ｂがＦＮトンネル窒化膜からなることから、
先の第１実施形態と同様な効果が得られる。すなわち、
書き込み（あるいは消去）時に、ホットエレクトロン
（あるいはホットホール）が越えるべきボトム絶縁膜１
１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボ
トム絶縁膜を構成した場合に比べ低減し、このため、ホ
ットエレクトロンの注入効率が上がり、従来と同じ書き
込み速度を得るためのドレイン電圧は、４．５Ｖから
３．３Ｖ程度に低減される。また、このドレイン電圧の
低減によって、パンチスルーに起因したドレイン電流の
増大が抑制でき、結果として、ゲート長のスケーリング
が容易となる。さらに、書き込み電圧の低電圧化が可能
となるため、書き込み時にチャージポンプ回路を用いて
ビット線を昇圧する必要がなく、ビット線プリチャージ
時間が短く、その分、書き込み動作サイクルを短くでき
る。１メモリセルに２ビットを書き込むため、１ビット
当たりのメモリセル面積を小さくできる。また、ボトム
絶縁膜へのホットキャリア注入のダメージも低減するこ
とも可能となる。
１ａ，１１ｂがＦＮトンネル窒化膜からなることから、
先の第１実施形態と同様な効果が得られる。すなわち、
書き込み（あるいは消去）時に、ホットエレクトロン
（あるいはホットホール）が越えるべきボトム絶縁膜１
１ａ，１１ｂのエネルギー障壁が、従来の酸化膜からボ
トム絶縁膜を構成した場合に比べ低減し、このため、ホ
ットエレクトロンの注入効率が上がり、従来と同じ書き
込み速度を得るためのドレイン電圧は、４．５Ｖから
３．３Ｖ程度に低減される。また、このドレイン電圧の
低減によって、パンチスルーに起因したドレイン電流の
増大が抑制でき、結果として、ゲート長のスケーリング
が容易となる。さらに、書き込み電圧の低電圧化が可能
となるため、書き込み時にチャージポンプ回路を用いて
ビット線を昇圧する必要がなく、ビット線プリチャージ
時間が短く、その分、書き込み動作サイクルを短くでき
る。１メモリセルに２ビットを書き込むため、１ビット
当たりのメモリセル面積を小さくできる。また、ボトム
絶縁膜へのホットキャリア注入のダメージも低減するこ
とも可能となる。
【００８３】以下の実施形態では、本発明が適用可能な
他のメモリセルアレイおよびメモリトランジスタ構造に
ついて述べる。
他のメモリセルアレイおよびメモリトランジスタ構造に
ついて述べる。
【００８４】第４実施形態 図１５に、第４実施形態に係るＮＯＲ型メモリセルアレ
イの回路図を、図１６に、当該メモリセルアレイの平面
図を、図１７に図１６のＢ−Ｂ’線に沿った断面側から
見た鳥瞰図を示す。
イの回路図を、図１６に、当該メモリセルアレイの平面
図を、図１７に図１６のＢ−Ｂ’線に沿った断面側から
見た鳥瞰図を示す。
【００８５】この不揮発性メモリ装置では、ビット線
（第１共通線）が主ビット線（第１主線）と副ビット線
（第１副線）に階層化され、ソース線（第２共通線）が
主ソース線（第２主線）と副ソース線（第２副線）に階
層化されている。主ビット線ＭＢＬ１に選択トランジス
タＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビ
ット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビ
ット線ＳＢＬ２が接続されている。また、主ソース線Ｍ
ＳＬ１に選択トランジスタＳ１２を介して副ソース線Ｓ
ＳＬ１が接続され、主ソース線ＭＳＬ２に選択トランジ
スタＳ２２を介して副ソース線ＳＳＬ２が接続されてい
る。
（第１共通線）が主ビット線（第１主線）と副ビット線
（第１副線）に階層化され、ソース線（第２共通線）が
主ソース線（第２主線）と副ソース線（第２副線）に階
層化されている。主ビット線ＭＢＬ１に選択トランジス
タＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビ
ット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビ
ット線ＳＢＬ２が接続されている。また、主ソース線Ｍ
ＳＬ１に選択トランジスタＳ１２を介して副ソース線Ｓ
ＳＬ１が接続され、主ソース線ＭＳＬ２に選択トランジ
スタＳ２２を介して副ソース線ＳＳＬ２が接続されてい
る。
【００８６】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２
と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ
２１〜Ｍ２ｎが並列接続されている。この互いに並列に
接続されたｎ個のメモリトランジスタと、２つの選択ト
ランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）
とにより、メモリセルアレイを構成する単位ブロックが
構成される。
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２
と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ
２１〜Ｍ２ｎが並列接続されている。この互いに並列に
接続されたｎ個のメモリトランジスタと、２つの選択ト
ランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）
とにより、メモリセルアレイを構成する単位ブロックが
構成される。
【００８７】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，…は選択線ＳＧ１１により制
御され、選択トランジスタＳ２１，…は選択線ＳＧ２１
により制御される。同様に、ワード方向に隣接する選択
トランジスタＳ１２，…は選択線ＳＧ１２により制御さ
れ、選択トランジスタＳ２２，…は選択線ＳＧ２２によ
り制御される。
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，…は選択線ＳＧ１１により制
御され、選択トランジスタＳ２１，…は選択線ＳＧ２１
により制御される。同様に、ワード方向に隣接する選択
トランジスタＳ１２，…は選択線ＳＧ１２により制御さ
れ、選択トランジスタＳ２２，…は選択線ＳＧ２２によ
り制御される。
【００８８】このＮＯＲ型セルアレイでは、図１７に示
すように、半導体基板ＳＵＢの表面にｎウエルＷが形成
されている。ｎウエルＷは、トレンチに絶縁物を埋め込
んでなり平行ストライプ状に配置された素子分離絶縁層
ＩＳＯにより、ワード方向に絶縁分離されている。
すように、半導体基板ＳＵＢの表面にｎウエルＷが形成
されている。ｎウエルＷは、トレンチに絶縁物を埋め込
んでなり平行ストライプ状に配置された素子分離絶縁層
ＩＳＯにより、ワード方向に絶縁分離されている。
【００８９】素子分離絶縁層ＩＳＯにより分離された各
ｎウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｐ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬ
と表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、
ＳＳＬと表記）が形成されている。副ビット線ＳＢＬお
よび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、
ＷＬと表記）が等間隔に配線されている。これらのワー
ド線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介して
ｎウエルＷ上および素子分離絶縁層ＩＳＯ上に接してい
る。副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｎウ
エルＷの部分と、各ワード線ＷＬとの交差部分がメモリ
トランジスタのチャネル形成領域となり、そのチャネル
形成領域に接する副ビット線部分がドレイン、副ソース
線部分がソースとして機能する。
ｎウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｐ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬ
と表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、
ＳＳＬと表記）が形成されている。副ビット線ＳＢＬお
よび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、
ＷＬと表記）が等間隔に配線されている。これらのワー
ド線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介して
ｎウエルＷ上および素子分離絶縁層ＩＳＯ上に接してい
る。副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｎウ
エルＷの部分と、各ワード線ＷＬとの交差部分がメモリ
トランジスタのチャネル形成領域となり、そのチャネル
形成領域に接する副ビット線部分がドレイン、副ソース
線部分がソースとして機能する。
【００９０】ワード線ＷＬの上面および側壁は、オフセ
ット絶縁層およびサイドウォール絶縁層（本例では、通
常の層間絶縁層でも可）により覆われている。これら絶
縁層には、所定間隔で副ビット線ＳＢＬに達するビット
コンタクトＢＣと、副ソース線ＳＳＬに達するソースコ
ンタクトＳＣとが形成されている。これらのコンタクト
ＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジ
スタ１２８個ごとに設けられている。また、絶縁層上
を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢ
Ｌ１，ＢＬ２，…と、ソースコンタクトＳＣ上に接触す
る主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行スト
ライプ状に形成されている。
ット絶縁層およびサイドウォール絶縁層（本例では、通
常の層間絶縁層でも可）により覆われている。これら絶
縁層には、所定間隔で副ビット線ＳＢＬに達するビット
コンタクトＢＣと、副ソース線ＳＳＬに達するソースコ
ンタクトＳＣとが形成されている。これらのコンタクト
ＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジ
スタ１２８個ごとに設けられている。また、絶縁層上
を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢ
Ｌ１，ＢＬ２，…と、ソースコンタクトＳＣ上に接触す
る主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行スト
ライプ状に形成されている。
【００９１】このＮＯＲ型セルアレイは、第１共通線
（ビット線）および第２共通線（ソース線）が階層化さ
れ、メモリセルごとにビットコンタクトＢＣおよびソー
スコンタクトＳＣを形成する必要がない。したがって、
コンタクト抵抗自体のバラツキは基本的にない。ビット
コンタクトＢＣおよびソースコンタクトＳＣは、たとえ
ば１２８個のメモリセルごとに設けられるが、このとき
のプラグ形成を自己整合的に行わないときは、オフセッ
ト絶縁層およびサイドウォール絶縁層は必要ない。すな
わち、通常の層間絶縁膜を厚く堆積してメモリトランジ
スタを埋め込んだ後、通常のフォトリソグラフィとエッ
チングによりコンタクトを開口する。
（ビット線）および第２共通線（ソース線）が階層化さ
れ、メモリセルごとにビットコンタクトＢＣおよびソー
スコンタクトＳＣを形成する必要がない。したがって、
コンタクト抵抗自体のバラツキは基本的にない。ビット
コンタクトＢＣおよびソースコンタクトＳＣは、たとえ
ば１２８個のメモリセルごとに設けられるが、このとき
のプラグ形成を自己整合的に行わないときは、オフセッ
ト絶縁層およびサイドウォール絶縁層は必要ない。すな
わち、通常の層間絶縁膜を厚く堆積してメモリトランジ
スタを埋め込んだ後、通常のフォトリソグラフィとエッ
チングによりコンタクトを開口する。
【００９２】副線（副ビット線，副ソース線）を不純物
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さ
いセル面積で製造できる。さらに、ビット線とソース線
が階層化されており、選択トランジスタＳ１１又はＳ２
１が非選択の単位ブロックにおける並列メモリトランジ
スタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離
すため、主ビット線の容量が著しく低減され、高速化、
低消費電力化に有利である。また、選択トランジスタＳ
１２またはＳ２２の働きで、副ソース線を主ソース線か
ら切り離して、低容量化することができる。なお、更な
る高速化のためには、副ビット線ＳＢＬおよび副ソース
線ＳＳＬをシリサイドを張りつけた不純物領域で形成
し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル
配線とするとよい。
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さ
いセル面積で製造できる。さらに、ビット線とソース線
が階層化されており、選択トランジスタＳ１１又はＳ２
１が非選択の単位ブロックにおける並列メモリトランジ
スタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離
すため、主ビット線の容量が著しく低減され、高速化、
低消費電力化に有利である。また、選択トランジスタＳ
１２またはＳ２２の働きで、副ソース線を主ソース線か
ら切り離して、低容量化することができる。なお、更な
る高速化のためには、副ビット線ＳＢＬおよび副ソース
線ＳＳＬをシリサイドを張りつけた不純物領域で形成
し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル
配線とするとよい。
【００９３】第４実施形態では、後述するように、書き
込みをバンド間トンネル電流に起因したホットエレクト
ロン注入で行う。このため、各メモリセルがｐチャネル
ＭＯＮＯＳ型メモリトランジスタから構成されている。
メモリトランジスタ構造自体は、第１実施形態に係る図
３（または図５，図６）と同様である。ただし、ウエル
Ｗと副ビット線ＳＢＬｉ，ＳＢＬｉ＋１に導入された不
純物の導電型が第１実施形態と逆になっている。また、
メモリセルアレイ構造との関係で、このメモリトランジ
スタは、ワード線ＷＬの幅方向両側にソース不純物領域
およびドレイン不純物領域（副ビット線ＳＢＬｉ，ＳＢ
Ｌｉ＋１）が形成されている。本実施形態におけるボト
ム絶縁膜１１も、第１実施形態と同様に、ＦＮトンネリ
ング特性を示す窒化シリコン膜、酸化窒化シリコン膜、
図５および図６に示す多層膜、および酸化タンタル膜等
の他の誘電膜の何れを用いてもよい。
込みをバンド間トンネル電流に起因したホットエレクト
ロン注入で行う。このため、各メモリセルがｐチャネル
ＭＯＮＯＳ型メモリトランジスタから構成されている。
メモリトランジスタ構造自体は、第１実施形態に係る図
３（または図５，図６）と同様である。ただし、ウエル
Ｗと副ビット線ＳＢＬｉ，ＳＢＬｉ＋１に導入された不
純物の導電型が第１実施形態と逆になっている。また、
メモリセルアレイ構造との関係で、このメモリトランジ
スタは、ワード線ＷＬの幅方向両側にソース不純物領域
およびドレイン不純物領域（副ビット線ＳＢＬｉ，ＳＢ
Ｌｉ＋１）が形成されている。本実施形態におけるボト
ム絶縁膜１１も、第１実施形態と同様に、ＦＮトンネリ
ング特性を示す窒化シリコン膜、酸化窒化シリコン膜、
図５および図６に示す多層膜、および酸化タンタル膜等
の他の誘電膜の何れを用いてもよい。
【００９４】また、メモリセルアレイの形成において
は、第１実施形態と同様な方法により、ウエルＷ内に副
ビット線となるｐ型不純物領域を形成し、ゲート絶縁膜
１０を形成した後、ゲート電極（ワード線ＷＬ）となる
導電膜とオフセット絶縁層（不図示）との積層膜を積層
させ、この積層膜を一括して同一パターンにて加工す
る。続いて、図１７のメモリセルアレイ構造とするため
に、サイドウォール絶縁層とともに自己整合コンタクト
を形成し、自己整合コンタクトにより表出する副ビット
線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタク
トＢＣおよびソースコンタクトＳＣを形成する。その
後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶
縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形
成した後、必要に応じて行う層間絶縁層を介した上層配
線の形成およびオーバーコート成膜とパッド開口工程等
を経て、当該不揮発性メモリセルアレイを完成させる。
は、第１実施形態と同様な方法により、ウエルＷ内に副
ビット線となるｐ型不純物領域を形成し、ゲート絶縁膜
１０を形成した後、ゲート電極（ワード線ＷＬ）となる
導電膜とオフセット絶縁層（不図示）との積層膜を積層
させ、この積層膜を一括して同一パターンにて加工す
る。続いて、図１７のメモリセルアレイ構造とするため
に、サイドウォール絶縁層とともに自己整合コンタクト
を形成し、自己整合コンタクトにより表出する副ビット
線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタク
トＢＣおよびソースコンタクトＳＣを形成する。その
後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶
縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形
成した後、必要に応じて行う層間絶縁層を介した上層配
線の形成およびオーバーコート成膜とパッド開口工程等
を経て、当該不揮発性メモリセルアレイを完成させる。
【００９５】つぎに、このような構成の不揮発性メモリ
の書き込み時のバイアス設定例および動作について、メ
モリトランジスタＭ１１にデータを書き込む場合を例に
説明する。
の書き込み時のバイアス設定例および動作について、メ
モリトランジスタＭ１１にデータを書き込む場合を例に
説明する。
【００９６】書き込み時に、必要に応じて書き込みイン
ヒビット電圧の設定した後、プログラム電圧を印加す
る。たとえば、選択されたワード線ＷＬ１に４Ｖ、基板
電位を０Ｖ、選択された主ソース線ＭＳＬ１をオープン
としてた状態で、選択された主ビット線ＭＢＬ１に例え
ば−４Ｖを印加する。
ヒビット電圧の設定した後、プログラム電圧を印加す
る。たとえば、選択されたワード線ＷＬ１に４Ｖ、基板
電位を０Ｖ、選択された主ソース線ＭＳＬ１をオープン
としてた状態で、選択された主ビット線ＭＢＬ１に例え
ば−４Ｖを印加する。
【００９７】この書き込み条件下、副ビット線ＳＢＬ１
をなすｐ型不純物領域の表面にｎ型の反転層が形成さ
れ、この反転層にゲートとドレイン間の電圧が印加され
て、この部分でエネルギーバンドの曲がりが大きくな
り、実効的なバンドギャップが減少するため、容易にバ
ンド間トンネル電流が発生する。バンド間トンネル電流
は、ゲートとドレイン間の電圧に加速されて高エネルギ
ーを得てホットエレクトロンとなる。ホットエレクトロ
ンは、その運動量（大きさと方向）が維持されてボトム
絶縁膜１１のエネルギー障壁より高いエネルギーを持つ
と、当該ボトム絶縁膜１１のエネルギー障壁を越えて、
窒化膜１２内のキャリアトラップ（電荷蓄積手段）に注
入される。このバンド間トンネル電流を利用した書き込
みでは、ホットエレクトロンの発生が副ビット線ＳＢＬ
１側に限定されることから、副ビット線ＳＢＬ１の上方
を中心とした電荷蓄積手段の局部（第１領域）に電荷が
注入される。
をなすｐ型不純物領域の表面にｎ型の反転層が形成さ
れ、この反転層にゲートとドレイン間の電圧が印加され
て、この部分でエネルギーバンドの曲がりが大きくな
り、実効的なバンドギャップが減少するため、容易にバ
ンド間トンネル電流が発生する。バンド間トンネル電流
は、ゲートとドレイン間の電圧に加速されて高エネルギ
ーを得てホットエレクトロンとなる。ホットエレクトロ
ンは、その運動量（大きさと方向）が維持されてボトム
絶縁膜１１のエネルギー障壁より高いエネルギーを持つ
と、当該ボトム絶縁膜１１のエネルギー障壁を越えて、
窒化膜１２内のキャリアトラップ（電荷蓄積手段）に注
入される。このバンド間トンネル電流を利用した書き込
みでは、ホットエレクトロンの発生が副ビット線ＳＢＬ
１側に限定されることから、副ビット線ＳＢＬ１の上方
を中心とした電荷蓄積手段の局部（第１領域）に電荷が
注入される。
【００９８】本実施形態では、ボトム絶縁膜１１がＦＮ
トンネル窒化膜から形成されているため、この書き込み
時にホットエレクトロンが飛び越えるエネルギー障壁が
従来の３．２Ｖから２．１Ｖ程度に低減されており、そ
の結果、高いホットエレクトロンの注入効率が得られ
る。また、書き込みをすべき選択セルと書き込みを禁止
すべき非選択セルをバイアス条件により設定するとワー
ド線ＷＬ１に連なるセルを一括してページ書き込みでき
るが、本実施形態では、上記した注入効率の改善によっ
てビット当たりの書き込み電流が桁違いに小さくなり、
結果として、一括並列書き込み可能なセル数を多くする
ことができる。
トンネル窒化膜から形成されているため、この書き込み
時にホットエレクトロンが飛び越えるエネルギー障壁が
従来の３．２Ｖから２．１Ｖ程度に低減されており、そ
の結果、高いホットエレクトロンの注入効率が得られ
る。また、書き込みをすべき選択セルと書き込みを禁止
すべき非選択セルをバイアス条件により設定するとワー
ド線ＷＬ１に連なるセルを一括してページ書き込みでき
るが、本実施形態では、上記した注入効率の改善によっ
てビット当たりの書き込み電流が桁違いに小さくなり、
結果として、一括並列書き込み可能なセル数を多くする
ことができる。
【００９９】読み出しでは、バイアス値を書き込み状態
に応じてチャネルが形成される程度に変更する。たとえ
ば、副ビット線ＳＢＬ１を接地した状態で、副ソース線
ＳＳＬ１に負の電圧−１．５Ｖ、ワード線ＷＬ１に読み
出しワード線電圧−２Ｖを印加する。これにより、選択
ワード線ＷＬ１に接続されたメモリトランジスタＭ１
１，Ｍ２１，…に対し行うページ読み出しの場合、電荷
蓄積手段の第１領域に電子が注入されていない消去状態
のメモリトランジスタではチャネルが形成され、電荷蓄
積手段の第１領域に電子が注入された書き込み状態のメ
モリトランジスタではチャネルが形成されない。したが
って、主ビット線ＭＢＬ１，ＭＢＬ２，…には、そのチ
ャネル形成の有無に応じた電位変化が現出する。この電
位変化をセンスアンプで検出すると、ページ内の記憶デ
ータが一括して読み出される。
に応じてチャネルが形成される程度に変更する。たとえ
ば、副ビット線ＳＢＬ１を接地した状態で、副ソース線
ＳＳＬ１に負の電圧−１．５Ｖ、ワード線ＷＬ１に読み
出しワード線電圧−２Ｖを印加する。これにより、選択
ワード線ＷＬ１に接続されたメモリトランジスタＭ１
１，Ｍ２１，…に対し行うページ読み出しの場合、電荷
蓄積手段の第１領域に電子が注入されていない消去状態
のメモリトランジスタではチャネルが形成され、電荷蓄
積手段の第１領域に電子が注入された書き込み状態のメ
モリトランジスタではチャネルが形成されない。したが
って、主ビット線ＭＢＬ１，ＭＢＬ２，…には、そのチ
ャネル形成の有無に応じた電位変化が現出する。この電
位変化をセンスアンプで検出すると、ページ内の記憶デ
ータが一括して読み出される。
【０１００】消去では、チャネル全面から、あるいは副
ビット線ＳＢＬ１側からＦＮトンネリングまたは直接ト
ンネリングを用いて電荷を引く抜くことにより行う。た
とえば、電荷蓄積手段に保持された電子をチャネル全面
から直接トンネリングを用いて引き抜く場合、ワード線
ＷＬに−５Ｖ、主ビット線ＭＢＬ１に５Ｖ、主ソース線
ＭＳＬ１をオープン、ｎウエルＷに５Ｖの電圧を印加す
る。これにより、電荷蓄積手段の第１領域に保持されて
いた電子が、基板側に引き抜かれることで、セル消去が
行われる。このとき、消去速度は１ｍｓｅｃ程度であっ
た。
ビット線ＳＢＬ１側からＦＮトンネリングまたは直接ト
ンネリングを用いて電荷を引く抜くことにより行う。た
とえば、電荷蓄積手段に保持された電子をチャネル全面
から直接トンネリングを用いて引き抜く場合、ワード線
ＷＬに−５Ｖ、主ビット線ＭＢＬ１に５Ｖ、主ソース線
ＭＳＬ１をオープン、ｎウエルＷに５Ｖの電圧を印加す
る。これにより、電荷蓄積手段の第１領域に保持されて
いた電子が、基板側に引き抜かれることで、セル消去が
行われる。このとき、消去速度は１ｍｓｅｃ程度であっ
た。
【０１０１】図３の場合と同様に、電荷蓄積手段の第１
領域に第１実施形態と同様な方法で書き込みを行った
後、副ソース線ＳＳＬ側にも同様な書き込みを行う。こ
の２回目の書き込みでは、ソースとドレインの印加電圧
を１回目と逆にする。すなわち、選択されたワード線Ｗ
Ｌに４Ｖ、基板電位に０Ｖを印加し、副ビット線ＳＢＬ
をオープンとした状態で、副ソース線ＳＳＬに−４Ｖを
印加する。これにより、１回目と同様に、バンド間トン
ネル電流に起因したホットエレクトロンが電荷蓄積手段
の副ソース線ＳＳＬ側の領域（第２領域）に注入され
る。
領域に第１実施形態と同様な方法で書き込みを行った
後、副ソース線ＳＳＬ側にも同様な書き込みを行う。こ
の２回目の書き込みでは、ソースとドレインの印加電圧
を１回目と逆にする。すなわち、選択されたワード線Ｗ
Ｌに４Ｖ、基板電位に０Ｖを印加し、副ビット線ＳＢＬ
をオープンとした状態で、副ソース線ＳＳＬに−４Ｖを
印加する。これにより、１回目と同様に、バンド間トン
ネル電流に起因したホットエレクトロンが電荷蓄積手段
の副ソース線ＳＳＬ側の領域（第２領域）に注入され
る。
【０１０２】これにより、２ビットとも書き込み状態の
セルでは、電荷蓄積手段の第１領域にホットエレクトロ
ンが注入されて保持され、これと独立に、第２領域にホ
ットエレクトロンが注入され保持されている。つまり、
電荷蓄積手段の第１領域と第２領域との間にはホットエ
レクトロンが注入されない第３領域が介在するので、こ
の２ビット情報に対応したエレクトロンは確実に峻別さ
れる。
セルでは、電荷蓄積手段の第１領域にホットエレクトロ
ンが注入されて保持され、これと独立に、第２領域にホ
ットエレクトロンが注入され保持されている。つまり、
電荷蓄積手段の第１領域と第２領域との間にはホットエ
レクトロンが注入されない第３領域が介在するので、こ
の２ビット情報に対応したエレクトロンは確実に峻別さ
れる。
【０１０３】読み出しは、第１領域の蓄積電荷に応じた
２値データを読むか、第２領域の蓄積電荷に応じた２値
データを読むかにより、ソースとドレイン間の電圧方向
を逆にして行う。これにより、２ビットのデータを独立
に読み出すことができる。消去も、前記した第１領域側
の消去と、ソースとドレイン（副ビット線ＳＢＬおよび
副ソース線ＳＳＬ）の印加電圧を逆にして行う。なお、
チャネル全面で消去を行う場合は、第１領域側と第２領
域側のデータが一括消去される。
２値データを読むか、第２領域の蓄積電荷に応じた２値
データを読むかにより、ソースとドレイン間の電圧方向
を逆にして行う。これにより、２ビットのデータを独立
に読み出すことができる。消去も、前記した第１領域側
の消去と、ソースとドレイン（副ビット線ＳＢＬおよび
副ソース線ＳＳＬ）の印加電圧を逆にして行う。なお、
チャネル全面で消去を行う場合は、第１領域側と第２領
域側のデータが一括消去される。
【０１０４】つぎに、書き込み状態、消去状態のメモリ
トランジスタの電流−電圧特性について検討した。この
結果、ドレイン電圧１. ５Ｖでの非選択セルからのオフ
リーク電流値は約１ｎＡであった。この場合の読み出し
電流は１０μＡ以上であるため、非選択セルの誤読み出
しが生じることはない。したがって、ゲート長０．１８
μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出
し時のパンチスルー耐圧のマージンは十分あることが分
かった。また、ゲート電圧１．５Ｖでのリードディスタ
ーブ特性も評価したが、３×１０8 ｓｅｃ以上時間経過
後でも読み出しが可能であることが分かった。
トランジスタの電流−電圧特性について検討した。この
結果、ドレイン電圧１. ５Ｖでの非選択セルからのオフ
リーク電流値は約１ｎＡであった。この場合の読み出し
電流は１０μＡ以上であるため、非選択セルの誤読み出
しが生じることはない。したがって、ゲート長０．１８
μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出
し時のパンチスルー耐圧のマージンは十分あることが分
かった。また、ゲート電圧１．５Ｖでのリードディスタ
ーブ特性も評価したが、３×１０8 ｓｅｃ以上時間経過
後でも読み出しが可能であることが分かった。
【０１０５】データ書換え回数は、キャリアトラップが
空間的に離散化されているために良好で、１×１０6 回
を満足することが分かった。また、データ保持特性は１
×１０6 回のデータ書換え後で８５℃、１０年を満足し
た。
空間的に離散化されているために良好で、１×１０6 回
を満足することが分かった。また、データ保持特性は１
×１０6 回のデータ書換え後で８５℃、１０年を満足し
た。
【０１０６】以上より、ゲート長０. １８μｍのＭＯＮ
ＯＳ型不揮発性メモリトランジスタとして十分な特性が
得られていることを確かめることができた。また、ボト
ム絶縁膜１１をＦＮトンネル窒化膜により形成すること
により、ゲート長０. １３μｍのＭＯＮＯＳ型不揮発性
メモリトランジスタの実現あるいは特性改善が容易とな
る。
ＯＳ型不揮発性メモリトランジスタとして十分な特性が
得られていることを確かめることができた。また、ボト
ム絶縁膜１１をＦＮトンネル窒化膜により形成すること
により、ゲート長０. １３μｍのＭＯＮＯＳ型不揮発性
メモリトランジスタの実現あるいは特性改善が容易とな
る。
【０１０７】第４実施形態においても、ボトム絶縁膜１
１がＦＮトンネル窒化膜などからなることから、先の第
１実施形態と同様な効果が得られる。すなわち、書き込
み（あるいは消去）時に、ホットエレクトロン（あるい
はホットホール）が越えるべきボトム絶縁膜１１のエネ
ルギー障壁が、従来の酸化膜からボトム絶縁膜を構成し
た場合に比べ低減し、このため、ホットエレクトロンの
注入効率が上がり、従来と同じ書き込み速度を得るため
のドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減さ
れる。また、このドレイン電圧の低減によって、パンチ
スルーに起因したドレイン電流の増大が抑制でき、結果
として、ゲート長のスケーリングが容易となる。さら
に、書き込み電圧の低電圧化が可能となるため、書き込
み時にチャージポンプ回路を用いてビット線を昇圧する
必要がなく、ビット線プリチャージ時間が短く、その
分、書き込み動作サイクルを短くできる。１メモリセル
内に２ビットを書き込みできるため、１ビット当たりの
実効的なメモリセル面積が小さい。なお、ドレイン電圧
の低減によって、ボトム絶縁膜へのホットエレクトロン
から受けるダメージを低減できる。
１がＦＮトンネル窒化膜などからなることから、先の第
１実施形態と同様な効果が得られる。すなわち、書き込
み（あるいは消去）時に、ホットエレクトロン（あるい
はホットホール）が越えるべきボトム絶縁膜１１のエネ
ルギー障壁が、従来の酸化膜からボトム絶縁膜を構成し
た場合に比べ低減し、このため、ホットエレクトロンの
注入効率が上がり、従来と同じ書き込み速度を得るため
のドレイン電圧は、４．５Ｖから３．３Ｖ程度に低減さ
れる。また、このドレイン電圧の低減によって、パンチ
スルーに起因したドレイン電流の増大が抑制でき、結果
として、ゲート長のスケーリングが容易となる。さら
に、書き込み電圧の低電圧化が可能となるため、書き込
み時にチャージポンプ回路を用いてビット線を昇圧する
必要がなく、ビット線プリチャージ時間が短く、その
分、書き込み動作サイクルを短くできる。１メモリセル
内に２ビットを書き込みできるため、１ビット当たりの
実効的なメモリセル面積が小さい。なお、ドレイン電圧
の低減によって、ボトム絶縁膜へのホットエレクトロン
から受けるダメージを低減できる。
【０１０８】なお、第４実施形態に係るＮＯＲ型メモリ
セルアレイにおいて、各メモリセルを図１３または図１
４の断面を有する３トランジスタ型とすることもでき
る。
セルアレイにおいて、各メモリセルを図１３または図１
４の断面を有する３トランジスタ型とすることもでき
る。
【０１０９】第５実施形態 図１８に、第５実施形態に係るメモリトランジスタの断
面図を示す。このメモリトランジスタのゲート絶縁膜２
０では、ボトム絶縁膜２１を厚く堆積し、第１実施形態
における中間の窒化膜１２を省略している。ボトム絶縁
膜２１の形成は、第１実施形態と同様にして行う。ボト
ム絶縁膜２１の成膜後の初期膜厚をたとえば６ｎｍと
し、その表面を熱酸化してトップ絶縁膜１３を形成す
る。このようにして形成したゲート絶縁膜２０（膜厚仕
様：ボトム絶縁膜／トップ絶縁膜＝３．８／３．５ｎ
ｍ）は、酸化シリコン膜換算値で５．４ｎｍとなり、更
に実効膜厚が薄くなっている。他の構成、形成方法は第
１実施形態と同様である。また、書き込み、読み出しお
よび消去の基本的な動作も第１実施形態と同じである。
なお、ボトム絶縁膜２１の堆積の前に、チャネル形成領
域のシリコン表面の界面準位を低減するなどの目的で、
シリコン表面に薄いバッファ酸化膜を成膜してもよい。
面図を示す。このメモリトランジスタのゲート絶縁膜２
０では、ボトム絶縁膜２１を厚く堆積し、第１実施形態
における中間の窒化膜１２を省略している。ボトム絶縁
膜２１の形成は、第１実施形態と同様にして行う。ボト
ム絶縁膜２１の成膜後の初期膜厚をたとえば６ｎｍと
し、その表面を熱酸化してトップ絶縁膜１３を形成す
る。このようにして形成したゲート絶縁膜２０（膜厚仕
様：ボトム絶縁膜／トップ絶縁膜＝３．８／３．５ｎ
ｍ）は、酸化シリコン膜換算値で５．４ｎｍとなり、更
に実効膜厚が薄くなっている。他の構成、形成方法は第
１実施形態と同様である。また、書き込み、読み出しお
よび消去の基本的な動作も第１実施形態と同じである。
なお、ボトム絶縁膜２１の堆積の前に、チャネル形成領
域のシリコン表面の界面準位を低減するなどの目的で、
シリコン表面に薄いバッファ酸化膜を成膜してもよい。
【０１１０】本実施形態では、ボトム絶縁膜２１を厚く
堆積し、その上に直接、トップ絶縁膜１３を形成するこ
とで、窒化膜を全てＦＮトンネル窒化膜としている。Ｆ
Ｎトンネル窒化膜は膜中のキャリアトラップ数が比較的
少ないため、第１実施形態の場合より、さらに窒化膜
（ボトム絶縁膜２１）と酸化膜（トップ絶縁膜１３）と
の界面付近の深いキャリアトラップが電荷蓄積に有効に
利用できる。この結果、ゲート絶縁膜２０の実効膜厚が
低減され、さらなる低電圧化を図ることが可能となる。
堆積し、その上に直接、トップ絶縁膜１３を形成するこ
とで、窒化膜を全てＦＮトンネル窒化膜としている。Ｆ
Ｎトンネル窒化膜は膜中のキャリアトラップ数が比較的
少ないため、第１実施形態の場合より、さらに窒化膜
（ボトム絶縁膜２１）と酸化膜（トップ絶縁膜１３）と
の界面付近の深いキャリアトラップが電荷蓄積に有効に
利用できる。この結果、ゲート絶縁膜２０の実効膜厚が
低減され、さらなる低電圧化を図ることが可能となる。
【０１１１】第６実施形態 第６実施形態は、メモリトランジスタの電荷蓄積手段と
してゲート絶縁膜中に埋め込まれ例えば１０ナノメータ
以下の粒径を有する多数の互いに絶縁されたＳｉナノ結
晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結
晶型という）に関する。
してゲート絶縁膜中に埋め込まれ例えば１０ナノメータ
以下の粒径を有する多数の互いに絶縁されたＳｉナノ結
晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結
晶型という）に関する。
【０１１２】図１９は、このＳｉナノ結晶型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜
３０が、ボトム絶縁膜３１、その上の電荷蓄積手段とし
てのＳｉナノ結晶３２、およびＳｉナノ結晶３２を覆う
酸化膜３３とからなる。その他の構成、即ち半導体基板
ＳＵＢ、チャネル形成領域、ウエルＷ、副ソース線ＳＳ
Ｌ（ソース不純物領域）、副ビット線ＳＢＬ（ドレイン
不純物領域、また、ソース・ドレイン不純物領域）、ワ
ード線ＷＬは、第１実施形態と同様である。
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜
３０が、ボトム絶縁膜３１、その上の電荷蓄積手段とし
てのＳｉナノ結晶３２、およびＳｉナノ結晶３２を覆う
酸化膜３３とからなる。その他の構成、即ち半導体基板
ＳＵＢ、チャネル形成領域、ウエルＷ、副ソース線ＳＳ
Ｌ（ソース不純物領域）、副ビット線ＳＢＬ（ドレイン
不純物領域、また、ソース・ドレイン不純物領域）、ワ
ード線ＷＬは、第１実施形態と同様である。
【０１１３】Ｓｉナノ結晶３２は、そのサイズ（直径）
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜３３で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるボトム絶縁膜３１は、電荷蓄積手段（Ｓｉナノ結
晶３２）が基板側に近いこととの関係で、第１実施形態
よりやや厚く、使用用途に応じて２．６ｎｍから５．０
ｎｍまでの範囲内で適宜選択できる。ここでは、４．０
ｎｍ程度の膜厚とした。
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜３３で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるボトム絶縁膜３１は、電荷蓄積手段（Ｓｉナノ結
晶３２）が基板側に近いこととの関係で、第１実施形態
よりやや厚く、使用用途に応じて２．６ｎｍから５．０
ｎｍまでの範囲内で適宜選択できる。ここでは、４．０
ｎｍ程度の膜厚とした。
【０１１４】このような構成のメモリトランジスタの製
造では、ボトム絶縁膜３１の成膜後、例えばＬＰ−ＣＶ
Ｄ法でボトム絶縁膜３１の上に、複数のＳｉナノ結晶３
２を形成する。また、Ｓｉナノ結晶３２を埋め込むよう
に、酸化膜３３を、例えば７ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。このときＳｉナノ結晶３２は酸化膜３３に埋め込ま
れ、酸化膜３３表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後、ワード線となる導電膜を成膜し、ゲ
ート積層膜を一括してパターンニングする工程を経て、
当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
造では、ボトム絶縁膜３１の成膜後、例えばＬＰ−ＣＶ
Ｄ法でボトム絶縁膜３１の上に、複数のＳｉナノ結晶３
２を形成する。また、Ｓｉナノ結晶３２を埋め込むよう
に、酸化膜３３を、例えば７ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。このときＳｉナノ結晶３２は酸化膜３３に埋め込ま
れ、酸化膜３３表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後、ワード線となる導電膜を成膜し、ゲ
ート積層膜を一括してパターンニングする工程を経て、
当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１１５】このように形成されたＳｉナノ結晶３２
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
２ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
３２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶３２を更に小さくして、これに単一電子を保持させ
てもよい。
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
２ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
３２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶３２を更に小さくして、これに単一電子を保持させ
てもよい。
【０１１６】このような構成のＳｉナノ結晶型不揮発性
メモリについて、ランドキストのバックトンネリングモ
デルによりデータ保持特性を検討した。データ保持特性
を向上させるためには、トラップレベルを深くして、電
荷重心と半導体基板との距離を大きくすることが重要と
なる。そこで、ランドキストモデルを物理モデルに用い
たシミュレーションにより、トラップレベル３. ２ｅＶ
の場合のデータ保持を検討した。この結果、トラップレ
ベル３. ２ｅＶの深いキャリアトラップを用いることに
より、電荷保持媒体からチャネル形成領域までの距離が
４. ０ｎｍと比較的に近い場合でも良好なデータ保持を
示すことが分かった。
メモリについて、ランドキストのバックトンネリングモ
デルによりデータ保持特性を検討した。データ保持特性
を向上させるためには、トラップレベルを深くして、電
荷重心と半導体基板との距離を大きくすることが重要と
なる。そこで、ランドキストモデルを物理モデルに用い
たシミュレーションにより、トラップレベル３. ２ｅＶ
の場合のデータ保持を検討した。この結果、トラップレ
ベル３. ２ｅＶの深いキャリアトラップを用いることに
より、電荷保持媒体からチャネル形成領域までの距離が
４. ０ｎｍと比較的に近い場合でも良好なデータ保持を
示すことが分かった。
【０１１７】第７実施形態 第７実施形態は、メモリトランジスタの電荷蓄積手段と
して絶縁膜中に埋め込まれ互いに分離した多数の微細分
割型フローティングゲートを用いた不揮発性半導体記憶
装置（以下、微細分割ＦＧ型という）に関する。
して絶縁膜中に埋め込まれ互いに分離した多数の微細分
割型フローティングゲートを用いた不揮発性半導体記憶
装置（以下、微細分割ＦＧ型という）に関する。
【０１１８】図２０は、この微細分割ＦＧ型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリでは、メモリトランジス
タがＳＯＩ基板に形成され、そのゲート絶縁膜４０が、
ボトム絶縁膜４１、その上の電荷蓄積手段としての微細
分割型フローティングゲート４２、および微細分割型フ
ローティングゲート４２を埋め込む酸化膜４３とからな
る。この微細分割フローティングゲート４２は、第６実
施形態のＳｉナノ結晶２２とともに本発明でいう“小粒
径導電体”の具体例に該当する。
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリでは、メモリトランジス
タがＳＯＩ基板に形成され、そのゲート絶縁膜４０が、
ボトム絶縁膜４１、その上の電荷蓄積手段としての微細
分割型フローティングゲート４２、および微細分割型フ
ローティングゲート４２を埋め込む酸化膜４３とからな
る。この微細分割フローティングゲート４２は、第６実
施形態のＳｉナノ結晶２２とともに本発明でいう“小粒
径導電体”の具体例に該当する。
【０１１９】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図２０に示
したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜４４
およびシリコン層４５とから構成され、シリコン層４５
内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビ
ット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられてい
る。両不純物領域間がチャネル形成領域となる。なお、
半導体基板ＳＵＢに代えて、ガラス基板、プラスチック
基板、サファイア基板等を用いてもよい。
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図２０に示
したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜４４
およびシリコン層４５とから構成され、シリコン層４５
内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビ
ット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられてい
る。両不純物領域間がチャネル形成領域となる。なお、
半導体基板ＳＵＢに代えて、ガラス基板、プラスチック
基板、サファイア基板等を用いてもよい。
【０１２０】微細分割フローティングゲート４２は、通
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるボ
トム絶縁膜４１は、第１実施形態よりやや厚いが、通常
のＦＧ型に比べると格段に薄く形成され、使用用途に応
じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択
できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるボ
トム絶縁膜４１は、第１実施形態よりやや厚いが、通常
のＦＧ型に比べると格段に薄く形成され、使用用途に応
じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択
できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１２１】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にボトム絶縁膜４１を成膜した
後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜４１の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
ＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混
合ガス、基板温度が例えば６５０℃とする。つぎに、例
えば電子ビーム露光法を用いて、ポリシリコン膜を直径
が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート４２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート４２を埋め込むよう
に、酸化膜４３を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート４２は酸
化膜４３に埋め込まれ、酸化膜４３表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ワード線Ｗ
Ｌとなる導電膜を成膜し、ゲート積層膜を一括してパタ
ーンニングする工程を経て、当該微細分割ＦＧ型メモリ
トランジスタを完成させる。
造では、ＳＯＩ基板上にボトム絶縁膜４１を成膜した
後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜４１の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
ＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混
合ガス、基板温度が例えば６５０℃とする。つぎに、例
えば電子ビーム露光法を用いて、ポリシリコン膜を直径
が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート４２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート４２を埋め込むよう
に、酸化膜４３を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート４２は酸
化膜４３に埋め込まれ、酸化膜４３表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ワード線Ｗ
Ｌとなる導電膜を成膜し、ゲート積層膜を一括してパタ
ーンニングする工程を経て、当該微細分割ＦＧ型メモリ
トランジスタを完成させる。
【０１２２】このようにＳＯＩ基板を用い、フローティ
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。
【０１２３】変形例 以上述べてきた第１〜第７実施形態において、各実施形
態で特記した以外に、以下のような種々の変形が可能で
ある。
態で特記した以外に、以下のような種々の変形が可能で
ある。
【０１２４】上記実施形態では、書き込み時のホットエ
レクトロンの注入方法として、バンド間トンネル電流に
起因したホットエレクトロン注入法、ソースサイド注入
法を含むチャネルホットエレクトロン注入法のみ示し
た。本発明では、その他、チャネル内で電子をバリスチ
ックに走行させるバリスチックホットエレクトロン注入
法、２次衝突電離ホットエレクトロン注入法、または、
基板ホットエレクトロン注入法が採用できる。
レクトロンの注入方法として、バンド間トンネル電流に
起因したホットエレクトロン注入法、ソースサイド注入
法を含むチャネルホットエレクトロン注入法のみ示し
た。本発明では、その他、チャネル内で電子をバリスチ
ックに走行させるバリスチックホットエレクトロン注入
法、２次衝突電離ホットエレクトロン注入法、または、
基板ホットエレクトロン注入法が採用できる。
【０１２５】また、とくに図示しないＤＩＮＯＲ型な
ど、他のＮＯＲ型セル、さらにはＡＮＤ型セルに対して
も本発明が適用できる。本発明は、スタンドアロン型の
不揮発性メモリのほか、ロジック回路と同一基板上に集
積化したエンベデッド型の不揮発性メモリに対しても適
用可能である。
ど、他のＮＯＲ型セル、さらにはＡＮＤ型セルに対して
も本発明が適用できる。本発明は、スタンドアロン型の
不揮発性メモリのほか、ロジック回路と同一基板上に集
積化したエンベデッド型の不揮発性メモリに対しても適
用可能である。
【０１２６】
【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその動作方法によれば、ボトム絶縁膜が、シリコン
とのエネルギー障壁を低減する誘電膜により構成され、
あるいは、当該誘電膜を含む多層膜により構成されてい
ることから、ホットエレクトロン注入の際に電荷が飛び
越えるべきエネルギー障壁が低減され、注入効率が向上
する。したがって、書き込み速度が上がるほか、ドレイ
ン電圧を小さくする余地が生まれ、結果として、パンチ
スルーが発生し難くなり、またゲート長の短縮が容易と
なる。また、ドレイン電圧を小さくすることで、ビット
線チャージング時間を短くでき、その分、書き込みサイ
クルを短縮できる。一方、ボトム絶縁膜厚を薄くできる
分だけ、ゲート絶縁膜の実効膜厚を薄くできることか
ら、ゲート印加電圧の低電圧化も容易となる。ドレイン
電圧を低減した場合、ボトム絶縁膜へのダメージが低減
され、信頼性が向上する。さらに、電荷蓄積手段のソー
ス側とドレイン側に分けて局部的に電荷蓄積させると、
１メモリセル内に複数ビットのデータ記憶が可能とな
る。
よびその動作方法によれば、ボトム絶縁膜が、シリコン
とのエネルギー障壁を低減する誘電膜により構成され、
あるいは、当該誘電膜を含む多層膜により構成されてい
ることから、ホットエレクトロン注入の際に電荷が飛び
越えるべきエネルギー障壁が低減され、注入効率が向上
する。したがって、書き込み速度が上がるほか、ドレイ
ン電圧を小さくする余地が生まれ、結果として、パンチ
スルーが発生し難くなり、またゲート長の短縮が容易と
なる。また、ドレイン電圧を小さくすることで、ビット
線チャージング時間を短くでき、その分、書き込みサイ
クルを短縮できる。一方、ボトム絶縁膜厚を薄くできる
分だけ、ゲート絶縁膜の実効膜厚を薄くできることか
ら、ゲート印加電圧の低電圧化も容易となる。ドレイン
電圧を低減した場合、ボトム絶縁膜へのダメージが低減
され、信頼性が向上する。さらに、電荷蓄積手段のソー
ス側とドレイン側に分けて局部的に電荷蓄積させると、
１メモリセル内に複数ビットのデータ記憶が可能とな
る。
【図１】第１，第２実施形態実施形態に係る不揮発性メ
モリ装置の仮想接地ＮＯＲ型メモリセルアレイ構成を示
す回路図である。
モリ装置の仮想接地ＮＯＲ型メモリセルアレイ構成を示
す回路図である。
【図２】第１〜第３実施形態に係る仮想接地ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図３】第１〜第３実施形態に係るメモリトランジスタ
の断面図である。
の断面図である。
【図４】第１実施形態に係るメモリトランジスタの効果
説明に用いた、従来のＭＯＮＯＳ型メモリトランジスタ
について、パンチスルー特性のゲート長依存性を示すグ
ラフである。
説明に用いた、従来のＭＯＮＯＳ型メモリトランジスタ
について、パンチスルー特性のゲート長依存性を示すグ
ラフである。
【図５】第１〜第４実施形態に係るメモリトランジスタ
のゲート絶縁膜構成の第１変形例を示す断面図である。
のゲート絶縁膜構成の第１変形例を示す断面図である。
【図６】第１〜第４実施形態に係るメモリトランジスタ
のゲート絶縁膜構成の第１変形例を示す断面図である。
のゲート絶縁膜構成の第１変形例を示す断面図である。
【図７】第１〜第４実施形態に係るメモリトランジスタ
のゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮ
のＦＴＩＲスペクトルを示すグラフである。
のゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮ
のＦＴＩＲスペクトルを示すグラフである。
【図８】第１〜第４実施形態に係るメモリトランジスタ
のゲート絶縁膜構成の変形例に関する、ＴＣＳ−ＳｉＮ
のＦＴＩＲスペクトルを示すグラフである。
のゲート絶縁膜構成の変形例に関する、ＴＣＳ−ＳｉＮ
のＦＴＩＲスペクトルを示すグラフである。
【図９】第１〜第４実施形態に係るメモリトランジスタ
のゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮ
とＴＣＳ−ＳｉＮのボンド密度を比較して示す表であ
る。
のゲート絶縁膜構成の変形例に関する、ＤＣＳ−ＳｉＮ
とＴＣＳ−ＳｉＮのボンド密度を比較して示す表であ
る。
【図１０】第２実施形態に係るメモリトランジスタの断
面図である。
面図である。
【図１１】第３実施形態に係る仮想接地ＮＯＲ型メモリ
セルアレイの第１の構成例を示す等価回路図である。
セルアレイの第１の構成例を示す等価回路図である。
【図１２】第３実施形態に係る仮想接地ＮＯＲ型メモリ
セルアレイの第２の構成例を示す等価回路図である。
セルアレイの第２の構成例を示す等価回路図である。
【図１３】第３実施形態に係るメモリトランジスタの第
１の構造を示す断面図である。
１の構造を示す断面図である。
【図１４】第３実施形態に係るメモリトランジスタの第
２の構造を示す断面図である。
２の構造を示す断面図である。
【図１５】第４実施形態に係るＮＯＲ型メモリセルアレ
イ構成を示す回路図である。
イ構成を示す回路図である。
【図１６】第４実施形態に係るＮＯＲ型メモリセルアレ
イの平面図である。
イの平面図である。
【図１７】第４実施形態に係るＮＯＲ型メモリセルアレ
イについて、図１６のＢ−Ｂ’線に沿った断面側から見
た鳥瞰図である。
イについて、図１６のＢ−Ｂ’線に沿った断面側から見
た鳥瞰図である。
【図１８】第５実施形態に係るＭＮＯＳ型メモリトラン
ジスタの断面図である。
ジスタの断面図である。
【図１９】第６実施形態に係るナノ結晶型メモリトラン
ジスタの断面図である。
ジスタの断面図である。
【図２０】第７実施形態に係るナノ結晶型メモリトラン
ジスタの断面図である。
ジスタの断面図である。
１０，１０ａ，１０ｂ，２０，３０，４０…ゲート絶縁
膜、１１，１１ａ，１１ｂ，２１，３１，４１…ボトム
絶縁膜、１１ｃ…、１１ｄ…、１１ｅ…、１１ｆ…、１
２…窒化膜、１３…トップ絶縁膜、１５…ゲート電極、
１６…スペーサ絶縁層、１７…絶縁膜、３２…Ｓｉナノ
結晶、３３，４３…酸化膜、４２…ポリＳｉドット、４
４…分離酸化膜、４５…シリコン層、ＳＵＢ…半導体基
板、Ｗ…ウエル、ＩＳＯ…素子分離絶縁層、Ｍ１１等…
メモリトランジスタ、Ｓ１１等…選択トランジスタ、Ｂ
Ｌ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１
等…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソー
ス線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、
ＳＧ１１等…選択ゲート線、ＣＬ１ａ，ＣＬ１ｂ等…制
御線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタク
ト。
膜、１１，１１ａ，１１ｂ，２１，３１，４１…ボトム
絶縁膜、１１ｃ…、１１ｄ…、１１ｅ…、１１ｆ…、１
２…窒化膜、１３…トップ絶縁膜、１５…ゲート電極、
１６…スペーサ絶縁層、１７…絶縁膜、３２…Ｓｉナノ
結晶、３３，４３…酸化膜、４２…ポリＳｉドット、４
４…分離酸化膜、４５…シリコン層、ＳＵＢ…半導体基
板、Ｗ…ウエル、ＩＳＯ…素子分離絶縁層、Ｍ１１等…
メモリトランジスタ、Ｓ１１等…選択トランジスタ、Ｂ
Ｌ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１
等…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソー
ス線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、
ＳＧ１１等…選択ゲート線、ＣＬ１ａ，ＣＬ１ｂ等…制
御線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタク
ト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA13 AA19 AB20 AC02 AC06 AD04 AD05 AD19 AD41 AD52 AD60 AD61 AD70 AE02 AE03 AE08 AF20 AG02 AG03 AG21 AG22 AG30 5F058 BD02 BD05 BD10 BD15 BF03 BF04 BF24 BF30 BF55 BF62 BH03 BH04 BJ01 5F083 EP07 EP09 EP18 EP22 EP28 EP32 EP33 EP34 EP35 EP36 EP63 EP68 EP77 ER02 ER05 ER06 ER11 ER15 ER16 ER19 ER30 GA05 HA02 JA03 JA04 JA05 JA06 JA14 JA19 JA35 JA39 JA53 KA06 KA08 KA12 KA13 MA19 MA20 PR12 PR15 PR16 PR21 PR33 PR39 ZA21
Claims (49)
- 【請求項１】基板と、 当該基板の表面に設けられ半導体のチャネル形成領域
と、 当該チャネル形成領域を挟んで基板表面に形成され、動
作時にソースまたはドレインとなる第１および第２不純
物領域と、 上記チャネル形成領域上に積層された複数の膜からなる
ゲート絶縁膜と、 当該ゲート絶縁膜上に設けられたゲート電極と、 上記チャネル形成領域に対向した面内および膜厚方向に
離散化されて上記ゲート絶縁膜内に形成され、動作時に
印加電界により励起されたホットエレクトロンが注入さ
れる電荷蓄積手段とを有し、 上記ゲート絶縁膜を構成する最下層のボトム絶縁膜は、
当該ボトム絶縁膜と上記基板とのエネルギー障壁を二酸
化珪素とシリコンとのエネルギー障壁より小さくする誘
電膜を含む不揮発性半導体記憶装置。 - 【請求項２】上記ボトム絶縁膜は、当該ボトム絶縁膜と
基板とのエネルギー障壁が二酸化珪素を窒化処理して形
成した酸化窒化膜とシリコンとのエネルギー障壁より小
さい誘電膜を含む請求項１記載の不揮発性半導体記憶装
置。 - 【請求項３】上記酸化窒化膜の窒素含有率が１０％以下
である請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】書き込み状態または消去状態にあるとき、
チャネルホットエレクトロン、バリスチックホットエレ
クトロン、２次衝突電離ホットエレクトロン、基板ホッ
トエレクトロン、バンド間トンネル電流に起因したホッ
トエレクトロンの何れかが、上記電荷蓄積手段に主とし
て注入されている請求項１記載の不揮発性半導体記憶装
置。 - 【請求項５】上記ボトム絶縁膜に含まれる誘電膜が、フ
ァウラーノルドハイム（ＦＮ）トンネリング電気伝導特
性を示す請求項１記載の不揮発性半導体記憶装置。 - 【請求項６】上記ボトム絶縁膜は、窒化シリコン膜、酸
化窒化シリコン膜、酸化タンタル膜、酸化ジルコニア
膜、酸化アルミニウム膜、酸化チタン膜、酸化ハフニウ
ム膜、酸化バリウムストロンチウムチタン（ＢＳＴ：Ｂ
ａX ＳｒX-1 ＴｉＯ3 ）膜、酸化イットリウム膜の何れ
かを単独でまたは組み合わせて上記誘電膜として含む請
求項１記載の不揮発性半導体記憶装置。 - 【請求項７】上記ゲート絶縁膜を構成する膜として、プ
ールフレンケル（ＰＦ）電気伝導特性を示す窒化膜また
は酸化窒化膜を上記ボトム絶縁膜上に有する請求項１記
載の不揮発性半導体記憶装置。 - 【請求項８】上記ゲート絶縁膜は、上記第１不純物領域
側からホットエレクトロンが注入される第１領域と、 上記第２不純物領域側からホットエレクトロンが注入さ
れる第２領域と、 上記第１，第２領域間に挟まれ、ホットエレクトロンが
注入されない第３領域とを有した請求項１記載の不揮発
性半導体記憶装置。 - 【請求項９】上記ゲート絶縁膜は、上記第１不純物領域
側の第１領域と、 上記第２不純物領域側の第２領域と、 上記第１，第２領域間の第３領域とを有し、 上記電荷蓄積手段が上記第１，第２領域に形成され、 電荷蓄積手段の分布領域が上記第３領域を介して空間的
に分離されている請求項１記載の不揮発性半導体記憶装
置。 - 【請求項１０】上記第１，第２領域が複数の膜を積層し
た積層膜構造を有し、 上記第３領域が単一材料の絶縁膜からなる請求項９記載
の不揮発性半導体記憶装置。 - 【請求項１１】上記第１および第２領域上に形成された
ゲート電極と、 上記第３領域上に形成されたゲート電極が空間的に分離
されている請求項９記載の不揮発性半導体記憶装置。 - 【請求項１２】上記チャネル形成領域、上記第１および
第２不純物領域、上記電荷蓄積手段を含むゲート絶縁膜
および上記ゲート電極を有するメモリトランジスタが、
ワード方向とビット方向とに複数配置され、 複数のワード線と、 当該複数のワード線と電気的に絶縁された状態でそれぞ
れ交差する複数の共通線とを更に有し、 上記複数のワード線それぞれに、上記ゲート電極が複数
接続され、 上記複数の共通線それぞれに、上記第１および／または
第２不純物領域が複数結合されている請求項１記載の不
揮発性半導体記憶装置。 - 【請求項１３】上記ゲート電極をワード方向で共通に接
続するワード線と、 上記第１不純物領域をビット方向で共通に接続する第１
共通線と、 上記第２不純物領域を共通に接続する第２共通線とを有
する請求項１２に記載の不揮発性半導体記憶装置。 - 【請求項１４】上記第１共通線が、上記第１不純物領域
をビット方向で共通に接続する第１副線と、当該第１副
線をビット方向で共通に接続する第１主線とから構成さ
れ、 上記第２共通線が、上記第２不純物領域を共通に接続す
る第２副線と、当該第２副線を共通に接続する第２主線
とから構成され、 上記第１副線と上記第２副線との間に、上記複数のメモ
リトランジスタが並列接続されている請求項１３記載の
不揮発性半導体記憶装置。 - 【請求項１５】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項１
記載の不揮発性半導体記憶装置。 - 【請求項１６】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上の窒化膜または酸化窒化膜と、 当該窒化膜または酸化窒化膜上のトップ絶縁膜とからな
る請求項１５記載の不揮発性半導体記憶装置。 - 【請求項１７】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上のトップ絶縁膜とからなる請求項１
５記載の不揮発性半導体記憶装置。 - 【請求項１８】ボトム絶縁膜のＳｉＨボンド密度が、上
記トップ絶縁膜を構成しＰＦ伝導特性を示す窒化膜のＳ
ｉＨボンド密度より低い請求項１７記載の不揮発性半導
体記憶装置。 - 【請求項１９】ボトム絶縁膜のＳｉＨボンド密度が１×
１０20atms／ｍｍ3 より低い請求項１８記載の不揮発性
半導体記憶装置。 - 【請求項２０】ボトム絶縁膜のＳｉＨボンド密度が、上
記トップ絶縁膜を構成しＰＦ伝導特性を示す窒化膜のＳ
ｉＨボンド密度より１桁以上低い請求項１９記載の不揮
発性半導体記憶装置。 - 【請求項２１】上記ボトム絶縁膜が、上記チャネル形成
領域上のバッファ酸化膜と、 当該バッファ酸化膜上に形成され、二酸化珪素より誘電
率が大きな材料からなる誘電膜とからなる請求項１７記
載の不揮発性半導体記憶装置。 - 【請求項２２】上記ボトム絶縁膜が、上記チャネル形成
領域上に形成され、二酸化珪素より誘電率が大きな材料
の誘電膜と、 上記誘電膜上に形成された二酸化珪素膜とを含む請求項
１７記載の不揮発性半導体記憶装置。 - 【請求項２３】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 上記電荷蓄積手段としてボトム絶縁膜上に形成され互い
に絶縁された小粒径導電体とを含む請求項１５記載の不
揮発性半導体記憶装置。 - 【請求項２４】上記小粒径導電体の粒径が１０ナノメー
タ以下である請求項２３記載の不揮発性半導体記憶装
置。 - 【請求項２５】基板と、 当該基板の表面に設けられ半導体のチャネル形成領域
と、 当該チャネル形成領域を挟んで基板表面に形成され、動
作時にソースまたはドレインとなる第１および第２不純
物領域と、 上記チャネル形成領域上に積層された複数の膜からなる
ゲート絶縁膜と、 当該ゲート絶縁膜上に設けられたゲート電極と、 上記チャネル形成領域に対向した面内および膜厚方向に
離散化されて上記ゲート絶縁膜内に形成され、動作時に
チャネルホットエレクトロン、バリスチックホットエレ
クトロン、２次衝突電離ホットエレクトロン、基板ホッ
トエレクトロンまたはバンド間トンネル電流に起因した
ホットエレクトロンが主に注入される電荷蓄積手段とを
有し、 上記ゲート絶縁膜を構成する最下層のボトム絶縁膜が、
二酸化珪素より誘電率が大きな材料からなる不揮発性半
導体記憶装置。 - 【請求項２６】ボトム絶縁膜のＳｉＨボンド密度が、上
記トップ絶縁膜を構成しＰＦ伝導特性を示す窒化膜のＳ
ｉＨボンド密度より低い請求項２５記載の不揮発性半導
体記憶装置。 - 【請求項２７】ボトム絶縁膜のＳｉＨボンド密度が１×
１０20atms／ｍｍ3 より低い請求項２６記載の不揮発性
半導体記憶装置。 - 【請求項２８】ボトム絶縁膜のＳｉＨボンド密度が、上
記トップ絶縁膜を構成しＰＦ伝導特性を示す窒化膜のＳ
ｉＨボンド密度より１桁以上低い請求項２７記載の不揮
発性半導体記憶装置。 - 【請求項２９】基板と、 当該基板の表面に設けられ半導体のチャネル形成領域
と、 当該チャネル形成領域を挟んで基板表面に形成され、動
作時にソースまたはドレインとなる第１および第２不純
物領域と、 上記チャネル形成領域上に積層された複数の膜からなる
ゲート絶縁膜と、 当該ゲート絶縁膜上に設けられたゲート電極と、 上記チャネル形成領域に対向した面内および膜厚方向に
離散化されて上記ゲート絶縁膜内に形成され、動作時に
チャネルホットエレクトロン、バリスチックホットエレ
クトロン、２次衝突電離ホットエレクトロン、基板ホッ
トエレクトロンまたはバンド間トンネル電流に起因した
ホットエレクトロンが主に注入される電荷蓄積手段とを
有し、 上記ゲート絶縁膜は、上記第１不純物領域側の第１領域
と、 上記第２不純物領域側の第２領域と、 上記第１，第２領域間の第３領域とを有し、 上記電荷蓄積手段が上記第１，第２領域に形成され、 電荷蓄積手段の分布領域が上記第３領域を介して空間的
に分離されている不揮発性半導体記憶装置。 - 【請求項３０】上記第１，第２領域が複数の膜を積層し
た積層膜構造を有し、 上記第３領域が単一材料の絶縁膜からなる請求項２９記
載の不揮発性半導体記憶装置。 - 【請求項３１】基板と、 当該基板の表面に設けられ半導体のチャネル形成領域
と、 当該チャネル形成領域を挟んで基板表面に形成され、動
作時にソースまたはドレインとなる第１および第２不純
物領域と、 上記チャネル形成領域上に積層された複数の膜からなる
ゲート絶縁膜と、 当該ゲート絶縁膜上に設けられたゲート電極と、 上記チャネル形成領域に対向した面内および膜厚方向に
離散化されて上記ゲート絶縁膜内に形成され、動作時に
ホットエレクトロンが主に注入される電荷蓄積手段とを
有し、 上記ゲート絶縁膜を構成する最下層のボトム絶縁膜が、
当該ボトム絶縁膜と上記基板とのエネルギー障壁を二酸
化珪素とシリコンとのエネルギー障壁より小さくする誘
電膜を含む不揮発性半導体記憶装置の動作方法であっ
て、 書き込み時に上記第１および第２不純物領域間に印加す
る電圧を、書き込み速度を一定とし、かつ、上記ボトム
絶縁膜を二酸化珪素とした場合より低くする不揮発性半
導体記憶装置の動作方法。 - 【請求項３２】上記第１および第２不純物領域間の印加
電圧を、３．３Ｖ以下とする請求項３１記載の不揮発性
半導体記憶装置の動作方法。 - 【請求項３３】上記印加電圧を二酸化珪素と基板との伝
導側でのエネルギー障壁より小さくする請求項３１記載
の不揮発性半導体記憶装置の動作方法。 - 【請求項３４】上記第１，第２不純物領域のバイアス印
加条件を逆にして再度、書き込みを行い、上記第１不純
物領域側と第２不純物領域側のうち上記書き込み時とは
反対の側からホットエレクトロンを上記電荷蓄積手段に
注入する請求項３１記載の不揮発性半導体記憶装置の動
作方法。 - 【請求項３５】上記第１不純物領域側から注入されたホ
ットエレクトロンは、上記電荷蓄積手段の上記チャネル
形成領域に対向した分布面内で、第１不純物領域側に局
在して保持される請求項３１記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項３６】上記第１，第２不純物領域のバイアス印
加方向を逆にして書き込みを行ったときに、上記第２不
純物領域側から注入されたホットエレクトロンは、上記
電荷蓄積手段の上記チャネル形成領域に対向した分布面
内で、第２不純物領域側に局在して保持される請求項３
４記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３７】上記第１不純物領域側から注入されるホ
ットエレクトロンの保持領域と、上記第２不純物領域側
から注入されるホットエレクトロンの保持領域とが、上
記ゲート絶縁膜内でホットエレクトロンが注入されない
中間の領域を挟んでチャネル方向の両側に分離されてい
る請求項３６記載の不揮発性半導体記憶装置の動作方
法。 - 【請求項３８】読み出し時に、読み出し対象の蓄積電荷
側の不純物領域がソースとなるように上記第１および第
２不純物領域間に所定の読み出しドレイン電圧を印加
し、上記ゲート電極に所定の読み出しゲート電圧を印加
する請求項３１記載の不揮発性半導体記憶装置の動作方
法。 - 【請求項３９】読み出し時に、上記第１および第２不純
物領域から注入されたホットエレクトロンに基づく２ビ
ット以上の多値データを、当該第１，第２不純物領域へ
の電圧印加方向を変えて読み出す請求項３４記載の不揮
発性半導体記憶装置の動作方法。 - 【請求項４０】消去時に、上記第１不純物領域側から注
入され上記電荷蓄積手段に保持されている電荷を、直接
トンネリングまたはＦＮトンネリングにより第１不純物
領域側に引く抜く請求項３１記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項４１】消去時に、上記第１または第２不純物領
域側から注入され上記電荷蓄積手段にチャネル方向の両
側に分離されて保持されている電荷を、直接トンネリン
グまたはＦＮトンネリングにより個別にあるいは一括し
て基板側に引く抜く請求項３４記載の不揮発性半導体記
憶装置の動作方法。 - 【請求項４２】消去時に、上記第１および第２不純物領
域側から上記電荷蓄積手段にホットホールを注入する請
求項３４記載の不揮発性半導体記憶装置の動作方法。 - 【請求項４３】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項３
１記載の不揮発性半導体記憶装置の動作方法。 - 【請求項４４】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上の窒化膜または酸化窒化膜と、 当該窒化膜または酸化窒化膜上のトップ絶縁膜とからな
る請求項４３記載の不揮発性半導体記憶装置の動作方
法。 - 【請求項４５】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上のトップ絶縁膜とからなる請求項４
３記載の不揮発性半導体記憶装置の動作方法。 - 【請求項４６】上記ボトム絶縁膜が、上記チャネル形成
領域上のバッファ酸化膜と、 当該バッファ酸化膜上に形成され、二酸化珪素より誘電
率が大きな材料からなる膜とからなる請求項４５記載の
不揮発性半導体記憶装置の動作方法。 - 【請求項４７】上記ボトム絶縁膜が、上記チャネル形成
領域上に形成され、二酸化珪素より誘電率が大きな材料
の誘電膜と、 上記誘電膜上に形成された二酸化珪素膜とを含む請求項
４６記載の不揮発性半導体記憶装置の動作方法。 - 【請求項４８】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 上記電荷蓄積手段としてボトム絶縁膜上に形成され互い
に絶縁された小粒径導電体とを含む請求項４３記載の不
揮発性半導体記憶装置の動作方法。 - 【請求項４９】上記小粒径導電体の粒径が１０ナノメー
タ以下である請求項４８記載の不揮発性半導体記憶装置
の動作方法。
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