JP2001237395A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001237395A
JP2001237395A JP2000043928A JP2000043928A JP2001237395A JP 2001237395 A JP2001237395 A JP 2001237395A JP 2000043928 A JP2000043928 A JP 2000043928A JP 2000043928 A JP2000043928 A JP 2000043928A JP 2001237395 A JP2001237395 A JP 2001237395A
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barrier film
memory device
semiconductor memory
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Yoshihisa Nagano
能久 長野
Toru Nasu
徹 那須
Shinichiro Hayashi
慎一郎 林
Eiji Fujii
英治 藤井
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 下部電極を通じての酸素拡散によるコンタク
トプラグ不良を防止する。 【解決手段】 ソース領域、ドレイン領域およびゲート
からなるトランジスタが集積化された半導体基板上の全
面を覆う保護絶縁膜と、前記保護絶縁膜に形成され前記
トランジスタのソース領域またはドレイン領域に接続さ
れたコンタクトプラグと、前記保護絶縁膜上に形成され
前記コンタクトプラグに接続された下部電極、前記下部
電極または前記下部電極側壁に形成された絶縁性金属酸
化物からなる容量膜、前記容量膜上および前記容量膜側
壁に形成された上部電極、以上からなるデータ記憶用容
量素子を有する半導体記憶装置において、前記下部電極
が第１のバリア膜と第２のバリア膜とからなり、前記第
１のバリア膜がコンタクトプラグと接しており、さら
に、前記第２のバリア膜が酸素バリア膜からなってお
り、かつ前記第１のバリア膜を完全にカバーしている構
造を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁性金属酸化物
を容量膜とした半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年デジタル技術の進展に伴い、大容量
のデータを処理、保存する傾向が推進される中で電子機
器が一段と高度化し、使用される半導体装置もその半導
体素子の微細化が急速に進んできている。それに伴って
ダイナミックＲＡＭの高集積化を実現するために、従来
の珪素酸化物または窒化物の代わりに高誘電体を容量絶
縁膜として用いる技術が広く研究開発されている。さら
に従来にない低動作電圧かつ高速書き込み読み出し可能
な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有
する強誘電体膜に関する研究開発が盛んに行われてい
る。これら高誘電体、強誘電体を用いた半導体メモリー
において、メガビット級の高集積メモリーを実現する場
合には、従来のプレーナ型メモリーセルに代わり、スタ
ック型のメモリーセルが用いられることになる。その際
の最重要課題は、コンタクトプラグと容量素子の下部電
極との接触面が、強誘電体または高誘電体の結晶化時に
必要な酸素雰囲気での熱処理により酸化されるのを防止
することである。
【０００３】以下従来の半導体装置について、図面を参
照しながら説明する。
【０００４】図７は従来の半導体記憶装置の要部断面図
である。この図７は特開平１１−３９７７に記載された
ものである。図７に示すように、ソース領域またはドレ
イン領域１０１、ゲート電極１０２からなるトランジス
タが集積化された半導体基板全面を覆う保護絶縁膜１０
３が形成されている。次に、保護絶縁膜１０３に、ソー
ス領域またはドレイン領域１０１に接続されたコンタク
トプラグ１０４が形成されている。最後に、コンタクト
プラグ１０４上に上層からＰｔ／酸素バリア層／Ｔｉで
構成される下部電極１０５、強誘電体１０６および上部
電極１０７からなる容量素子が形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、以上の
従来例では解決できない新たな課題を、我々は新たに見
いだした。この課題は、下部電極側壁からの酸素拡散に
よりコンタクトプラグ表面が酸化する結果、プラグと下
部電極とのコンタクト不良が発生することである。詳細
の内容を、図８を用いて以下に説明する。図８に示すよ
うにコンタクトプラグ１０４上に下部電極１０５を形成
した後、基板全面に強誘電体薄膜１０６を形成する際、
強誘電体薄膜の結晶化に必要となる６５０℃から８００
℃での酸素雰囲気下での熱処理中に、酸素が下部電極中
を熱拡散する。この酸素拡散は下部電極の上方向からと
（図８の記号（ａ））、横方向から（図８の記号
（ｂ））起こる。上方向からの酸素拡散は下部電極中の
酸素バリア層により防止できる。しかしながら、横方向
からの酸素拡散は防止できない。なぜならば下部電極側
壁では容易に酸化されるＴｉと強誘電体薄膜とが直接接
するため、上記の熱処理中にＴｉが酸化されてしまうか
らである。その結果、コンタクトプラグ表面が酸化し、
プラグと下部電極とのコンタクト不良が発生する。
【０００６】すなわち、下部電極側壁からの酸素拡散に
伴うコンタクトプラグの不良がない、優れた特性を有す
る半導体記憶装置の実現が従来例では困難であるという
課題を有していた。
【０００７】本発明は上記従来の課題を解決するもので
あり、ＴｉまたはＴａ系の化合物を含む第１のバリア膜
の側壁を酸素バリア膜からなる第２のバリア膜で完全に
カバーできる構造を有する下部電極を用いることによ
り、下部電極側壁からの酸素拡散に伴うコンタクトプラ
グの不良を抑制できる。つまり、容易な方法により優れ
た特性を有する半導体記憶装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載の発明は、ソース領域、ドレ
イン領域およびゲートからなるトランジスタが集積化さ
れた半導体基板上の全面を覆う保護絶縁膜と、前記保護
絶縁膜に形成され前記トランジスタのソース領域または
ドレイン領域に接続されたコンタクトプラグと、前記保
護絶縁膜上に形成され前記コンタクトプラグに接続され
た下部電極、前記下部電極上または側壁に形成された絶
縁性金属酸化物からなる容量膜、前記容量膜上または側
壁に形成された上部電極、以上からなるデータ記憶用容
量素子を有し、前記下部電極が第１のバリア膜と第２の
バリア膜とからなり、前記第１のバリア膜がコンタクト
プラグと接しており、さらに、前記第２のバリア膜が前
記第１のバリア膜を完全にカバーしている構成を有する
ものである。この構成によれば、コンタクトプラグを構
成する材料に対するバリア膜を含む第１のバリア膜を、
酸素バリア膜で構成される第２のバリア膜で完全にカバ
ーされた構造にできるため、強誘電体または高誘電体薄
膜結晶化時に必要な高温酸素雰囲気下の熱処理中に下部
電極側壁から酸素が拡散し、コンタクトプラグが不良に
なることを防止できる。
【０００９】本発明の請求項２に記載の発明は、請求項
１の第１のバリア膜に関するものであり、前記第１のバ
リア膜がコンタクトプラグを構成する材料に対するバリ
ア膜または上層から酸素に対するバリア膜とコンタクト
プラグを構成する材料に対するバリア膜との積層膜であ
る構成を有するものである。この構成によれば、コンタ
クトプラグを構成する材料が容量膜へ拡散することを抑
制でき、容量膜の特性劣化を防止できる。
【００１０】本発明の請求項３に記載の発明は、請求項
２のコンタクトプラグを構成する材料に対するバリア膜
に関するものであり、前記コンタクトプラグを構成する
材料に対するバリア膜が、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳ
ｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌＮから選ばれた
膜、またはＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、
ＴａＳｉＮ、ＴａＡｌＮから選ばれた上層とＴｉ、Ｔａ
から選ばれた下層との積層膜である構成を有するもので
ある。この構成によれば、コンタクトプラグを構成する
材料が容量膜へ拡散することを抑制でき、容量膜の特性
劣化を防止できる。
【００１１】本発明の請求項４に記載の発明は、請求項
２の酸素に対するバリア膜に対するものである、前記酸
素に対するバリア膜がＩｒまたは上層からＩｒＯ2／Ｉ
ｒの積層膜である構成を有するものである。この構成に
よれば、強誘電体または高誘電体薄膜結晶化時に必要な
高温酸素雰囲気下の熱処理中に、下部電極を通しての酸
素拡散が抑制でき、その結果コンタクトプラグが不良に
なることを防止できる。
【００１２】本発明の請求項５に記載の発明は、請求項
１の第２のバリア膜に関するものであり、前記第２のバ
リア膜が酸素バリア膜を含む構成を有している。この構
成によれば、強誘電体または高誘電体薄膜結晶化時に必
要な高温酸素雰囲気下の熱処理中に、下部電極側壁を通
しての酸素拡散が抑制でき、その結果コンタクトプラグ
が不良になることを防止できる。
【００１３】本発明の請求項６に記載の発明は、請求項
５の酸素バリア膜に関するものであり、前記酸素バリア
膜がＩｒＯ2、または上層からＩｒ／ＩｒＯ2の積層膜、
または上層からＰｔ／ＩｒＯ2の積層膜、または上層か
らＰｔ／Ｉｒ／ＩｒＯ2の積層膜である構成を有するも
のである。この構成によれば、強誘電体または高誘電体
薄膜結晶化時に必要な高温酸素雰囲気下の熱処理中に、
下部電極側壁を通しての酸素拡散が抑制でき、その結果
コンタクトプラグが不良になることを防止できる。
【００１４】本発明の請求項７に記載の発明は、ソース
領域、ドレイン領域およびゲートからなるトランジスタ
が集積化された半導体基板上の全面を覆う保護絶縁膜
と、前記保護絶縁膜に形成され前記トランジスタのソー
ス領域またはドレイン領域に接続されたコンタクトプラ
グと、前記保護絶縁膜上に形成され前記コンタクトプラ
グに接続された下部電極、前記下部電極上または前記下
部電極側壁に形成された絶縁性金属酸化物からなる容量
膜、前記容量膜上または前記容量膜側壁に形成された上
部電極、以上からなるデータ記憶用容量素子を有する半
導体記憶装置において、前記下部電極が第３のバリア膜
と第４のバリア膜とを含んでおり、前記第３のバリア膜
がコンタクトプラグと接しており、さらに、前記第４の
バリア膜が前記第３のバリア膜の側壁をカバーしている
構成を有している。この構成によれば、コンタクトプラ
グを構成する材料に対するバリア膜を含む第３のバリア
膜の側壁を、酸素バリア膜で構成される第４のバリア膜
で完全にカバーされた構造にできるため、強誘電体また
は高誘電体薄膜結晶化時に必要な高温酸素雰囲気下の熱
処理中に下部電極側壁から酸素が拡散し、コンタクトプ
ラグが不良になることを防止できる。
【００１５】本発明の請求項８に記載の発明は、請求項
７の第３のバリア膜に関するものであり、前記第３のバ
リア膜が、上層が酸素バリア膜、下層が前記コンタクト
プラグを構成する材料に対するバリア膜との積層膜であ
る構成を有している。この構成によれば、コンタクトプ
ラグを構成する材料が容量膜へ拡散することを抑制で
き、容量膜の特性劣化を防止できる。さらに、酸素バリ
ア膜により、上方向からの酸素拡散を抑制でき、その結
果コンタクトプラグの酸化による不良を防止できる。
【００１６】本発明の請求項９に記載の発明は、請求項
８のコンタクトプラグを構成する材料に対するバリア膜
に関するものであり、前記コンタクトプラグを構成する
材料に対するバリア膜が、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳ
ｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌＮから選ばれた
膜、またはＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、
ＴａＳｉＮ、ＴａＡｌＮから選ばれた上層とＴｉ、Ｔａ
から選ばれた下層との積層膜の構成を有している。この
構成によれば、コンタクトプラグを構成する材料が容量
膜へ拡散することを抑制でき、容量膜の特性劣化を防止
できる。
【００１７】本発明の請求項１０に記載の発明は、請求
項８の酸素に対するバリアに関するものであり、前記酸
素に対するバリアが、Ｉｒ膜、または上層からＩｒＯ2
／Ｉｒの積層膜、または上層からＰｔ／Ｉｒの積層膜、
または上層からＰｔ／ＩｒＯ 2／Ｉｒの構成を有してい
る。この構成によれば、上方向からの酸素拡散を抑制で
き、その結果コンタクトプラグの酸化による不良を防止
できる。
【００１８】本発明の請求項１１に記載の発明は、請求
項７の第４のバリア膜に関するものであり、前記第４の
バリア膜が酸素バリア膜を含む構成を有している。この
構成によれば、コンタクトプラグを構成する材料に対す
るバリア膜を含む第３のバリア膜の側壁を、酸素バリア
膜で構成される第４のバリア膜で完全にカバーされた構
造にできるため、強誘電体または高誘電体薄膜結晶化時
に必要な高温酸素雰囲気下の熱処理中に下部電極側壁か
ら酸素が拡散し、コンタクトプラグが不良になることを
防止できる。
【００１９】本発明の請求項１２に記載の発明は、請求
項１１の酸素バリア膜に関するものであり、前記酸素バ
リア膜がＩｒＯ2または上層からＩｒ／ＩｒＯ2の積層膜
の構成を有している。この構成によれば、強誘電体また
は高誘電体薄膜結晶化時に必要な高温酸素雰囲気下の熱
処理中に、下部電極側壁から酸素が拡散し、コンタクト
プラグが不良になることを防止できる。
【００２０】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施の形態について、図１から図４を参照しな
がら説明する。
【００２１】図１は本発明の第１の実施の形態による半
導体記憶装置の要部断面図である。以下に図１を用いて
本発明の第１の実施の形態による半導体記憶装置を説明
する。
【００２２】まず、ソース領域１ａまたはドレイン領域
１ｂ、およびゲート２からなるトランジスタが集積化さ
れた半導体基板上の全面を覆う保護絶縁膜３を有する。
次に、保護絶縁膜３に形成されたトランジスタのソース
領域１ａまたはドレイン領域１ｂに接続されるタングス
テンまたはポリシリコンからなるコンタクトプラグ４を
有する。次に、保護絶縁膜３上に形成されコンタクトプ
ラグ４に接続された、上層からＩｒ／ＴｉＡｌＮ／Ｔｉ
の積層膜からなる第１のバリア膜５が配置される。なお
各層の膜厚は、Ｉｒが１００ｎｍ、ＴｉＡｌＮが４０ｎ
ｍ、Ｔｉが２０ｎｍである。次に、第１のバリア膜を完
全にカバーするように上層からＰｔ／ＩｒＯ2の積層膜
からなる第２のバリア膜６が配置される。なお各層の膜
厚は、Ｐｔが５０ｎｍ、ＩｒＯ2が１５０ｎｍである。
特に、ＩｒＯ2については、膜厚が７０ｎｍから２５０
ｎｍの範囲であることが望ましい。この第１のバリア膜
５と第２のバリア膜６とにより、容量素子の下部電極７
が構成される。次に、下部電極７より外側に配置される
ように、保護絶縁膜３および下部電極７上に形成され
た、膜厚が５０ｎｍから２００ｎｍの範囲にあるビスマ
ス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-x
Ｎｂx）Ｏ9からなる容量膜８を有する。次に、容量膜８
上の一部を少なくとも含むように配置された上層からＴ
ｉ／ＰｔまたはＴｉＮ／Ｐｔよりなる上部電極９を有す
る。なお各層の膜厚はＴｉまたはＴｉＮが２０ｎｍ、Ｐ
ｔが５０ｎｍである。この下部電極７、容量膜８および
上部電極９により、データ記憶用容量素子が形成され
る。
【００２３】また、図２は本発明の第１の実施の形態に
よる半導体記憶装置の製造方法の工程断面図である。以
下に図２を用いて本発明の第１の実施の形態による半導
体記憶装置の製造方法を説明する。
【００２４】まず、図２（ａ）に示すように、ソース領
域１ａ、ドレイン領域１ｂおよびゲート２からなるトラ
ンジスタが集積化された半導体基板上の全面を覆うよう
に保護絶縁膜３を形成する。次に、保護絶縁膜３にトラ
ンジスタのソース領域１ａまたはドレイン領域１ｂに接
続されたコンタクトホール１０をドライエッチングによ
り形成した後、コンタクトホール１０内にタングステン
またはポリシリコンからなるコンタクトプラグ４をＣＶ
Ｄ法とエッチバック法またはＣＭＰ法とを組み合わせて
形成する。次に、図２（ｂ）に示すように、コンタクト
プラグ４および保護絶縁膜３上に、上層からＩｒ／Ｔｉ
ＡｌＮ／Ｔｉの積層膜をスパッタリング法により成膜し
た後、コンタクトプラグ４を覆うようにドライエッチン
グ法によりパターニングし第１のバリア膜５を形成す
る。次に、保護絶縁膜３上および第１のバリア膜５上お
よび第１のバリア膜５側壁をカバーするように上層から
Ｐｔ／ＩｒＯ2の積層膜をスパッタリング法により成膜
した後、第１のバリア膜５が完全にカバーされるように
ドライエッチング法によりパターニングし第２のバリア
膜６を形成する。この第１のバリア膜５と第２のバリア
膜６とにより下部電極７が構成される。次に、図２
（ｃ）に示すように、保護絶縁膜３上および下部電極７
上にビスマス層状ペロブスカイト構造を有するＳｒＢｉ
2（Ｔａ1-xＮｂx）Ｏ9薄膜からなる容量膜８を有機金属
分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯ
ＣＶＤ法）またはスパッタリング法により成膜し、更に
容量膜８上に上層からＴｉ／ＰｔまたはＴｉＮ／Ｐｔの
積層膜からなる上部電極９をスパッタリング法により成
膜する。次に、容量膜８と上部電極９とをドライエッチ
ング法によりパターニングする。これにより、下部電極
７、容量膜８および上部電極９からなるデータ記憶用容
量素子を形成する。
【００２５】以上のように上記第１の実施の形態による
半導体記憶装置によれば、ＴｉまたはＴａ系の化合物を
含む第１のバリア膜を、酸素バリア膜からなる第２のバ
リア膜により完全にカバーできる構造を有する下部電極
を用いるため、高誘電体または強誘電体結晶化での高温
酸素アニール時においても下部電極側壁からの酸素拡散
が抑制でき、コンタクトプラグの酸化によるコンタクト
不良の発生を防止できる。
【００２６】ここで、従来例による半導体記憶装置と本
発明による半導体記憶装置の特性比較を行った結果を述
べる。
【００２７】図３は、従来例による半導体記憶装置と本
発明による半導体記憶装置とでのコンタクトプラグ不良
発生率を比較したものである。図３に示すように、強誘
電体結晶化のための７００℃、酸素雰囲気、１時間の熱
処理を行った場合、従来例による半導体記憶装置では、
プラグコンタクト不良発生率が９７％であるのに対し、
本発明による半導体記憶装置では、不良発生率が０％で
あり、著しい改善効果が見られた。すなわち、本発明は
半導体記憶装置の特性を著しく向上させるものである。
【００２８】また、図４に本発明による半導体記憶装置
における第２のバリア膜の酸素バリア膜厚に対するプラ
グコンタクト不良発生率の関係を示す。ここでは、酸素
バリア膜としてＩｒＯ2を用いた例を示す。図４に示す
ように、ＩｒＯ2膜厚が７０ｎｍ以上の場合には、酸素
拡散が完全に防止でき、その結果プラグコンタクト不良
発生率は０％となる。ただし、ＩｒＯ2膜厚が２５０ｎ
ｍ以上になると、ドライエッチング法によるパターニン
グが困難になるため、ＩｒＯ2膜厚は７０ｎｍから２５
０ｎｍの範囲であることが望ましい。
【００２９】なお、本実施の形態において、第１のバリ
ア膜として、上層からＩｒ／ＴｉＡｌＮ／Ｔｉの積層膜
を用いたが、Ｉｒを省略するか、またはＩｒの代わりに
上層からＩｒＯ2／Ｉｒの積層膜を用いても同様の効果
が得られる。また、ＴｉＡｌＮ／Ｔｉの代わりに、Ｔｉ
Ｎ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、Ｔ
ａＡｌＮから選ばれた膜、またはＴｉＮ、ＴｉＡｌＮ、
ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌＮから選ば
れた上層とＴｉ、Ｔａから選ばれた下層との積層膜であ
れば同様の効果が得られる。
【００３０】また、本実施の形態において、第２のバリ
ア膜として、上層からＰｔ／ＩｒＯ 2の積層膜を用いた
が、ＩｒＯ2、または上層からＩｒ／ＩｒＯ2の積層膜、
または上層からＰｔ／Ｉｒ／ＩｒＯ2の積層膜であれば
同様の効果が得られる。
【００３１】また、本実施の形態において、容量膜とし
て、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9を用いたが、これ以
外のビスマス層状ペロブスカイト構造を有する強誘電
体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリ
ウムまたは５酸化タンタルであれば、同様の効果が得ら
れる。
【００３２】（第２の実施形態）以下、本発明の第２の
実施の形態について、図５、図６を参照しながら説明す
る。
【００３３】図５は本発明の第２の実施の形態による半
導体記憶装置の要部断面図である。
【００３４】まず、ソース領域１ａまたはドレイン領域
１ｂ、およびゲート２からなるトランジスタが集積化さ
れた半導体基板上の全面を覆う保護絶縁膜３を有する。
次に、保護絶縁膜３に形成されたトランジスタのソース
領域１ａまたはドレイン領域１ｂに接続されるタングス
テンまたはポリシリコンからなるコンタクトプラグ４を
有する。次に、保護絶縁膜３上に形成されコンタクトプ
ラグ４に接続された、上層からＰｔ／ＩｒＯ2／Ｉｒ／
ＴｉＡｌＮ／Ｔｉの積層膜からなる第３のバリア膜１１
が配置される。なお各層の膜厚は、Ｐｔが５０ｎｍ、Ｉ
ｒＯ2が８０ｎｍ、Ｉｒが１００ｎｍ、ＴｉＡｌＮが４
０ｎｍ、Ｔｉが２０ｎｍである。次に、第３のバリア膜
の側壁をカバーするようにＩｒＯ2の積層膜からなる第
４のバリア膜１２が配置される。なおＩｒＯ2膜厚は１
５０ｎｍである。特に、第４のバリア膜であるＩｒＯ2
については、膜厚が７０ｎｍから２５０ｎｍの範囲であ
ることが望ましい。この第３のバリア膜１１と第４のバ
リア膜１２とにより、容量素子の下部電極１３が構成さ
れる。次に、下部電極１３より外側に配置されるよう
に、保護絶縁膜３および下部電極１３上に形成された、
膜厚が５０ｎｍから２００ｎｍの範囲にあるビスマス層
状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂ
x）Ｏ9からなる容量膜８を有する。次に、容量膜８上の
一部を少なくとも含むように配置された上層からＴｉ／
ＰｔまたはＴｉＮ／Ｐｔよりなる上部電極９を有する。
なお各層の膜厚はＴｉまたはＴｉＮが２０ｎｍ、Ｐｔが
５０ｎｍである。この下部電極１３、容量膜８および上
部電極９により、データ記憶用容量素子が形成される。
【００３５】また、図６は本発明の第２の実施の形態に
よる半導体記憶装置の製造方法の工程断面図である。以
下に図６を用いて本発明の第２の実施の形態による半導
体記憶装置の製造方法を説明する。
【００３６】まず、図６（ａ）に示すように、ソース領
域１ａ、ドレイン領域１ｂおよびゲート２からなるトラ
ンジスタが集積化された半導体基板上の全面を覆うよう
に保護絶縁膜３を形成する。次に、保護絶縁膜３にトラ
ンジスタのソース領域１ａまたはドレイン領域１ｂに接
続されたコンタクトホール１０をドライエッチングによ
り形成した後、コンタクトホール１０内にタングステン
またはポリシリコンからなるコンタクトプラグ４をＣＶ
Ｄ法とエッチバック法またはＣＭＰ法とを組み合わせて
形成する。次に、図６（ｂ）に示すように、コンタクト
プラグ４および保護絶縁膜３上に、上層からＰｔ／Ｉｒ
Ｏ2／Ｉｒ／ＴｉＡｌＮ／Ｔｉの積層膜をスパッタリン
グ法により成膜した後、コンタクトプラグ４を覆うよう
にドライエッチング法によりパターニングし第３のバリ
ア膜１１を形成する。次に、保護絶縁膜３上および第３
のバリア膜１１上および第３のバリア膜１１側壁をカバ
ーするようにＩｒＯ2をスパッタリング法により成膜し
た後、第３のバリア膜１１の側壁がカバーされるように
ドライエッチング法によりパターニングし第４のバリア
膜１２を形成する。この第３のバリア膜１１と第４のバ
リア膜１２とにより下部電極１３が構成される。次に、
図６（ｃ）に示すように、保護絶縁膜３上および下部電
極１３上にビスマス層状ペロブスカイト構造を有するＳ
ｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9薄膜からなる容量膜８を有
機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法
（ＭＯＣＶＤ法）またはスパッタリング法により成膜
し、更に容量膜８上に上層からＴｉ／ＰｔまたはＴｉＮ
／Ｐｔの積層膜からなる上部電極９をスパッタリング法
により成膜する。次に、容量膜８と上部電極９とを外側
に配置されるようにドライエッチング法によりパターニ
ングする。これにより、下部電極１３、容量膜８および
上部電極９からなるデータ記憶用容量素子を形成する。
【００３７】以上のように上記第２の実施の形態による
半導体記憶装置によれば、ＴｉまたはＴａ系の化合物を
含む第３のバリア膜の側壁を、酸素バリア膜からなる第
４のバリア膜によりカバーできる構造を有する下部電極
を用いるため、高誘電体または強誘電体結晶化での高温
酸素アニール時においても下部電極側壁からの酸素拡散
が抑制でき、コンタクトプラグの酸化によるコンタクト
不良の発生を防止できる。
【００３８】この第２の実施形態による半導体記憶装置
においても、第１の実施形態による半導体記憶装置と同
様に、強誘電体結晶化のための７００℃、酸素雰囲気、
１時間の熱処理を行った場合、プラグコンタクト不良発
生率は０％であり、従来例に対して著しい改善効果が見
られた。すなわち、本発明は半導体記憶装置の特性を著
しく向上させるものである。
【００３９】また、本発明による半導体記憶装置におけ
る、第４のバリア膜の酸素バリア膜厚に対するプラグコ
ンタクト不良発生率の関係は、第１の実施形態における
第２のバリア膜と同様、図４に示すとおりとなる。すな
わち、第４のバリア膜厚としてＩｒＯ2を用いた場合、
膜厚が７０ｎｍ以上の場合には、酸素拡散が完全に防止
でき、その結果プラグコンタクト不良発生率は０％とな
る。ただし、ＩｒＯ2膜厚が２５０ｎｍ以上になると、
ドライエッチング法によるパターニングが困難になるた
め、ＩｒＯ2膜厚は７０ｎｍから２５０ｎｍの範囲であ
ることが望ましい。
【００４０】なお、本実施の形態において、第３のバリ
ア膜として、上層からＰｔ／ＩｒＯ 2／Ｉｒ／ＴｉＡｌ
Ｎ／Ｔｉの積層膜を用いたが、Ｐｔ／ＩｒＯ2／Ｉｒの
代わりに、Ｉｒ、または上層からＩｒＯ2／Ｉｒの積層
膜、または上層からＰｔ／Ｉｒの積層膜を用いても同様
の効果が得られる。また、ＴｉＡｌＮ／Ｔｉの代わり
に、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＳ
ｉＮ、ＴａＡｌＮから選ばれた膜、またはＴｉＮ、Ｔｉ
ＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡｌＮ
から選ばれた上層とＴｉ、Ｔａから選ばれた下層との積
層膜であれば同様の効果が得られる。
【００４１】また、本実施の形態において、第４のバリ
ア膜として、ＩｒＯ2を用いたが、上層からＩｒ／Ｉｒ
Ｏ2の積層膜、または上層からＰｔ／ＩｒＯ2の積層膜、
または上層からＰｔ／Ｉｒ／ＩｒＯ2の積層膜であれば
同様の効果が得られる。
【００４２】また、本実施の形態において、容量膜とし
て、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9を用いたが、これ以
外のビスマス層状ペロブスカイト構造を有する強誘電
体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリ
ウムまたは５酸化タンタルであれば、同様の効果が得ら
れる。
【００４３】
【発明の効果】以上のように本発明によれば、下部電極
側壁からの酸素拡散を抑制できるため、コンタクトプラ
グの酸化によるコンタクト不良の発生を防止でき、容易
な方法により優れた特性を有する半導体記憶装置を得る
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体記憶装
置の要部断面図
【図２】本発明の第１の実施形態における半導体記憶装
置の工程断面図
【図３】本発明の第１の実施形態および第２の実施形態
における半導体記憶装置の電気特性図
【図４】本発明の第１の実施形態および第２の実施形態
における半導体記憶装置の電気特性図
【図５】本発明の第２の実施形態における半導体記憶装
置の要部断面図
【図６】本発明の第２の実施形態における半導体記憶装
置の工程断面図
【図７】従来の半導体記憶装置の要部断面図
【図８】従来の半導体記憶装置における不良発生の説明
図
【符号の説明】
１ａ トランジスタのソース領域 １ｂ トランジスタのドレイン領域 ２ トランジスタのゲート ３ 保護絶縁膜 ４ コンタクトプラグ ５ 第１のバリア膜 ６ 第２のバリア膜 ７ 下部電極 ８ 容量膜 ９ 上部電極 １０ コンタクトホール １１ 第３のバリア膜 １２ 第４のバリア膜 １３ 下部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 慎一郎 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 藤井 英治 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F083 AD21 GA21 JA06 JA14 JA15 JA17 JA36 JA38 JA39 JA40 JA43 MA06 MA20 PR03 PR21 PR22 PR39 PR40

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ソース領域、ドレイン領域およびゲート
    からなるトランジスタが集積化された半導体基板上の全
    面を覆う保護絶縁膜と、前記保護絶縁膜に形成され前記
    トランジスタのソース領域またはドレイン領域に接続さ
    れたコンタクトプラグと、前記保護絶縁膜上に形成され
    前記コンタクトプラグに接続された下部電極、前記下部
    電極上または前記下部電極側壁に形成された絶縁性金属
    酸化物からなる容量膜、前記容量膜上または前記容量膜
    側壁に形成された上部電極、以上からなるデータ記憶用
    容量素子を有する半導体記憶装置において、前記下部電
    極が第１のバリア膜と第２のバリア膜とからなり、前記
    第１のバリア膜がコンタクトプラグと接しており、さら
    に、前記第２のバリア膜が前記第１のバリア膜を完全に
    カバーしていることを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記第１のバリア膜が前記コンタクトプラグを構成
    する材料に対するバリア膜、または上層が酸素に対する
    バリア膜で下層がコンタクトプラグを構成する材料に対
    するバリア膜との積層膜であることを特徴とする半導体
    記憶装置。
  3. 【請求項３】 請求項２記載の半導体記憶装置におい
    て、前記コンタクトプラグを構成する材料に対するバリ
    ア膜が、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、Ｔ
    ａＳｉＮ、ＴａＡｌＮから選ばれた膜、またはＴｉＮ、
    ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡ
    ｌＮから選ばれた上層とＴｉ、Ｔａから選ばれた下層と
    の積層膜で構成されていることを特徴とする半導体記憶
    装置。
  4. 【請求項４】 請求項２記載の半導体記憶装置におい
    て、前記酸素に対するバリアが、Ｉｒ膜、または上層か
    らＩｒＯ2／Ｉｒの積層膜で構成されていることを特徴
    とする半導体記憶装置。
  5. 【請求項５】 請求項１記載の半導体記憶装置におい
    て、前記第２のバリア膜が酸素バリア膜を含むことを特
    徴とする半導体記憶装置。
  6. 【請求項６】 請求項５に記載の半導体記憶装置におい
    て、前記酸素バリア膜がＩｒＯ2膜、または上層からＩ
    ｒ／ＩｒＯ2の積層膜、または上層からＰｔ／ＩｒＯ2の
    積層膜、または上層からＰｔ／Ｉｒ／ＩｒＯ2の積層膜
    で構成されていることを特徴とする半導体記憶装置。
  7. 【請求項７】 ソース領域、ドレイン領域およびゲート
    からなるトランジスタが集積化された半導体基板上の全
    面を覆う保護絶縁膜と、前記保護絶縁膜に形成され前記
    トランジスタのソース領域またはドレイン領域に接続さ
    れたコンタクトプラグと、前記保護絶縁膜上に形成され
    前記コンタクトプラグに接続された下部電極、前記下部
    電極上または前記下部電極側壁に形成された絶縁性金属
    酸化物からなる容量膜、前記容量膜上または前記容量膜
    側壁に形成された上部電極、以上からなるデータ記憶用
    容量素子を有する半導体記憶装置において、前記下部電
    極が第３のバリア膜と第４のバリア膜とを含んでおり、
    前記第３のバリア膜がコンタクトプラグと接しており、
    さらに、前記第４のバリア膜が前記第３のバリア膜の側
    壁をカバーしていることを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項７記載の半導体記憶装置におい
    て、前記第３のバリア膜が、上層が酸素バリア膜、下層
    が前記コンタクトプラグを構成する材料に対するバリア
    膜との積層膜であることを特徴とする半導体記憶装置。
  9. 【請求項９】 請求項８記載の半導体記憶装置におい
    て、前記コンタクトプラグを構成する材料に対するバリ
    ア膜が、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、Ｔ
    ａＳｉＮ、ＴａＡｌＮから選ばれた膜、またはＴｉＮ、
    ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＡ
    ｌＮから選ばれた上層とＴｉ、Ｔａから選ばれた下層と
    の積層膜で構成されていることを特徴とする半導体記憶
    装置。
  10. 【請求項１０】 請求項８記載の半導体記憶装置におい
    て、前記酸素に対するバリアが、Ｉｒ膜、または上層か
    らＩｒＯ2／Ｉｒの積層膜、または上層からＰｔ／Ｉｒ
    の積層膜、または上層からＰｔ／ＩｒＯ2／Ｉｒで構成
    されていることを特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項７記載の半導体記憶装置におい
    て、前記第４のバリア膜が酸素バリア膜を含むことを特
    徴とする半導体記憶装置。
  12. 【請求項１２】 請求項１１に記載の半導体記憶装置に
    おいて、前記酸素バリア膜がＩｒＯ2、または上層から
    Ｉｒ／ＩｒＯ2の積層膜、または上層からＰｔ／ＩｒＯ2
    の積層膜、または上層からＰｔ／Ｉｒ／ＩｒＯ2の積層
    膜で構成されていることを特徴とする半導体記憶装置。
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