JP2001237687A

JP2001237687A - 複数の集積回路間にインタフェース信号を供給する方法および回路

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Publication number: JP2001237687A
Application number: JP2000329321A
Authority: JP
Inventors: Gurkanwal Sahota; ガーカンウォル・サホタ; Mehdi Hamidi Sani; メーディ・ハミディ・サニ; Sassan Shahrokhinia; ササン・シャーロキニア
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2000-01-21
Filing date: 2000-10-27
Publication date: 2001-08-31
Anticipated expiration: 2020-10-27
Also published as: IL181995A0; CN1451140A; EP2312489A2; JP2011139499A; CA2398601A1; AU778746B2; WO2001054047A1; US8078122B2; MXPA02007067A; IL181995A; CA2398601C; JP2013118645A; IL150820A; CN100480945C; AU1210801A; EP2312489A3; JP5571161B2; US20040023620A1; RU2315422C2; IL150820A0

Abstract

(57)【要約】【課題】集積回路間にインタフェース信号を供給する
方法および回路【解決手段】第１および第２の集積回路（ＩＣ）間に
インタフェース信号を発生する回路。この回路は、基準
信号を供給する基準回路と、インタフェース回路と、回
路要素とを含む。インタフェース回路は、第１のＩＣに
実装され、作動するように基準回路に結合し、基準信号
およびデータ入力を受信し、インタフェース信号を発生
する。回路要素は、第２のＩＣに実装され、作動するよ
うに制御回路に結合し、インタフェース信号を受信し、
出力信号を供給する。基準信号は、電圧あるいは電流信
号であってもよく、第１あるいは第２のＩＣで発生でき
る。インタフェース回路は、スイッチアレイに結合され
る電流ミラーで実装でき、フィルタリング要求を容易に
するために過サンプリングできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子回路に関するも
のである。より詳細には、本発明は、複数の集積回路間
にインタフェース信号を供給する、新規および改良され
た方法および回路に関するものである。

【０００２】

【従来の技術】多数の電子システムは、必要とされたシ
ステム機能性を生じるように共にインタフェースする多
数の集積回路（ＩＣ）を使用して実現される。多数の例
では、回路インタフェースは、ディジタル値を示す２つ
の論理レベル（例えば、ハイーおよびロー）を有するデ
ィジタル信号によって与えられる。ディジタル信号は、
その実現の容易さおよび雑音にあまり影響を受けない故
に、インタフェース用に一般に普及している。

【０００３】ディジタルＩＣをアナログＩＣとインタフ
ェースする場合、特別な挑戦が生じる。ディジタルＩＣ
は、ディジタル信号処理等のようなディジタル機能を実
現するのにより有効であり、費用効果的である。アナロ
グＩＣは、ディジタル増幅、バッファリング、フィルタ
リング、変調、ミキシング等のような線形機能を生じる
ために使用される。多数の設計では、ディジタルＩＣと
アナログＩＣとの間のインタフェースはディジタル信号
を使用して実現される。アナログＩＣ内では、ディジタ
ル信号は、バッファリングされ、必要ならばアナログ信
号に変換され、アナログ回路に供給される。

【０００４】

【発明が解決しようとする課題】ディジタルＩＣおよび
アナログＩにインタフェースするディジタル信号の使用
は、いくつかの理由のためにある用途では望ましくな
い。まず第一に、ディジタル信号は、一般的には、大き
な信号振動および鋭い遷移エッジを有し、それによって
大きなスイッチング雑音を発生する。この雑音は、一般
的にはより小さい信号振動で作動するアナログ回路の性
能を低下し得る。雑音量は、アナログＩＣ内のアナログ
回路およびディジタル回路のための別個の電源および回
路アースを使用することによってある程度まで減少する
ことができる。しかしながら、この減少はいくつかの用
途に対しては適当ではないかもしれない。第二に、各デ
ィジタル信号は一般的には１ビットのデータを供給する
ので、複数（例えば８つ）のディジタル信号は同時に複
数（例えば８）ビットのデータを同時に供給することが
要求される。さらに、１つあるいはそれ以上のクロック
信号も、受信ＩＣでデータビットをラッチするように供
給されてもよい。したがって、多数の信号線および対応
する数の装置ピンは、ＩＣとインタフェースするために
必要とされ得る。さらに、スイッチング雑音は一般的に
はより多くのディジタル信号線によって増加する。

【０００５】したがって、減少された雑音量を発生する
より少ない信号線を使用してＩＣ間にインタフェースを
与える方法および回路が非常に望ましい。インタフェー
スは、実現するのに複雑な回路を必要としないことも望
ましい。

【０００６】

【課題を解決するための手段】本発明は、ディジタルＩ
ＣおよびアナログＩＣにインタフェースする技術を提供
する。本発明の一つの態様によれば、ディジタルＩＣに
実装される１つあるいはそれ以上のインタフェース回路
は、データ入力を受信し、応答して、アナログＩＣに供
給されるインタフェース信号を供給する。いくつかのイ
ンタフェース（例えば、ベースバンド信号）に関して、
複数のビットの分解能を有する微分(differential)電流
信号が使用される。これらの信号は、ディジタル信号に
比べて、実現するのにより少ない信号線でよく、雑音量
は減少される。基準信号(reference signal)は、インタ
フェース信号を発生する際に使用するために供給でき
る。

【０００７】本発明の実施形態は、第１の集積回路と第
２の集積回路との間にインタフェース信号を発生する回
路を提供する。この回路は、基準回路と、インタフェー
ス回路と、回路要素とを含んでいる。この基準回路は基
準信号を供給する。インタフェース回路は、第１の集積
回路に実装され、作動するように基準回路に結合し、基
準信号およびデータ入力を受信し、インタフェース信号
を発生する。回路要素は、第２の集積回路に実装され、
作動するように制御回路に結合し、インタフェース信号
を受信し、出力信号を発生する。

【０００８】実施形態では、インタフェース回路はスイ
ッチアレイに結合された電流ミラーを含んでいる。電流
ミラーは、基準信号を受信し、２つあるいはそれ以上の
ミラー経路を含む。スイッチアレイは、データ入力を受
信し、復号化し、電流を選択されたミラー経路セットか
らスイッチアレイの出力に向ける。

【０００９】基準信号は、（すなわち、電圧基準に基づ
いて発生される）電圧信号あるいは電流信号であっても
よく、第１の集積回路あるいは（好ましくはいくつの用
途に対して）第２の集積回路に実装される基準回路で発
生されてもよい。実施形態では、インタフェース信号
は、複数（例えば、４、８、あるいはそれ以上）ビット
の分解能を有し、ＲＣネットワークでフィルタリングさ
れた微分電流信号である。インタフェース回路はフィル
タリング要求を容易にするために過サンプリング(overs
ample)されてもよい。インタフェース信号は、直交送信
機で同相（Ｉ）あるいは直交（Ｑ）ベースバンド信号、
あるいは制御信号を示してもよい。回路要素は、例え
ば、ＶＧＡ、変調器、あるいは他の回路であってもよ
い。

【００１０】本発明の他の実施形態は、変調器に作動す
るように結合された第１のインタフェース回路（および
いくつかの実施形態に対して、第２のインタフェース回
路）を含む送信機の回路を提供する。第１（および第
２）のインタフェース回路は、第１の集積回路に実装さ
れ、第１（あるいは第２）のデータ入力を受信し、第１
（あるいは第２）微分電流信号を供給する。変調器は、
第２の集積回路に実装され、第１（および第２）微分電
流信号およびキャリア信号を受信し、応答して出力信号
を発生する。各データ入力は、ディジタルベースバンド
信号を示し、４ビット、８ビット、あるいはそれ以上の
ビットの分解能を有してもよい。基準回路は、基準信号
を供給するように第２（あるいは多分第１）集積回路に
実装(implemente)してもよい。したがって、インタフェ
ース回路は、一部が基準信号に基づいて微分電流信号を
発生する。

【００１１】本発明のさらにもう一つの実施形態は、デ
ィジタルプロセッサと、第１および第２のインタフェー
ス回路と、変調器とを含む（例えば、ＣＤＭＡ）セルラ
電話の送信機を提供する。ディジタルプロセッサは、第
１の集積回路に実装され、ディジタル同相（Ｉ）および
直交（Ｑ）ベースバンド信号を供給する。第１および第
２のインタフェース回路は、第１の集積回路に実装さ
れ、ディジタルプロセッサに結合する。各インタフェー
ス回路は、ディジタルベースバンド信号を受信し、アナ
ログベースバンド信号を供給する。各アナログベース信
号は、少なくとも４ビットの分解能を有し、微分電流と
して実現される。変調器は、第２の集積回路に実装さ
れ、第１および第２のインタフェース回路に作動するよ
うに結合し、アナログベースバンド信号を受信し、かつ
キャリア信号で変調し、変調出力信号を供給する。変調
器も、基準信号を供給する基準回路を含んでもよい。し
たがって、インタフェース回路は、基準信号を受信し、
アナログベースバンド信号を一部が基準信号に基づいて
発生する。

【００１２】本発明のさらに他の実施形態は、基準信号
を第１の集積回路から第２の集積回路に供給する方法を
提供する。この方法によれば、基準信号は、第１あるい
は第２の集積回路のいずれかで発生され、第１の集積回
路に供給される。データ入力は、第１の集積回路でも受
信され、インタフェース信号とともに使用され、基準信
号を発生する。次に、インタフェース信号は、第１の集
積回路から第２の集積回路に供給される。第２の集積回
路の回路要素は、インタフェース信号を受信し、応答し
て出力信号を発生する。回路要素は、基準信号に関連し
た信号も受信でき、出力信号を一部がこの受信信号に基
づいて発生できる。

【００１３】

【発明の実施の形態】本発明の特徴、特質、および長所
は、同じ文字が同様に全部識別する図面とともに取り上
げられる場合に上記に詳述される詳細な説明からより明
らかになる。

【００１４】本発明は、いろいろの回路およびシステム
に実装される。明瞭にするために、本発明は、セルラ通
信システムの送信機で特定の実装のために説明されてい
る。

【００１５】図１は、直交送信機１００の実施形態の簡
略ブロック図を示している。ディジタルプロセッサ１１
０は、データを発生し、データを符号化し、ディジタル
処理されたデータを同相（Ｉ）および直交（Ｑ）のベー
スバンド信号を変換する。ベースバンド信号は、信号を
バッファリングし、バッファリングされた信号を変調器
１２４に供給するベースバンド（ＢＢ）バッファ１２２
ａおよび１２２ｂに供給される。変調器１２４は、中間
周波数（ＩＦＬＯ）の信号（例えば、キャリアシヌソイ
ド）も受信し、バッファリングされたベースバンド信号
をＩＦＬＯで変調し、ＩＦ変調信号を発生する。変調器
１２４は、単側波帯変調器あるいは両側波帯変調器であ
ってもよい。単側波帯に関して、一つあるいはそれ以上
の移相器は、適切な位相を有するＩＦＬＯを発生するた
めに使用されてもよい。ＩＦ信号は、この信号を利得制
御回路１３０からの利得制御信号１２８ａによって決定
された利得で増幅するＩＦ可変利得増幅器（ＩＦＶＧ
Ａ）１２６に供給される。増幅されたＩＦ信号は、ＩＦ
信号をフィルタリングし、帯域外の雑音信号および望ま
しくない信号を取り除くフィルタ１３２に供給される。

【００１６】フィルタリングされたＩＦ信号は、この信
号をバッファリングし、バッファリングされたＩＦ信号
をミキサ１４４に供給するＩＦバッファ１４２に供給さ
れる。ミキサ１４４は無線周波数（ＲＦＬＯ）の信号
（例えば、搬送正弦波）も受信し、ＲＦＬＯを有するバ
ッファリングされたＩＦ信号をアップ変換し、ＲＦ信号
を発生する。ミキサ１４４も、単側波帯ミキサあるいは
両側波帯ミキサであってもよい。単側波帯ミキサ実施形
態は、ＩＦＬＯ経路およびＲＦＬＯ経路の両方に移相器
を有してもよい。ＲＦ信号は、この信号を利得制御回路
１３０からの利得制御信号１２８ｂで決定された利得で
増幅するＲＦＶＧＡ１４６に供給される。増幅されたＲ
Ｆ信号は、外部フィルタ（すなわち、画像信号および偽
信号をフィルタリングするためのもの）および電力増幅
器（両方の要素は図１に示されていない）のような他の
回路とさらにインタフェースする電力増幅器（ＰＡ）ド
ライバ１５０に供給される。ＰＡドライバは、必要とさ
れる信号ドライブを供給し、その出力は、アイソレータ
および送受切り換え器を介してアンテナに結合する（こ
れらの要素は図１に示されていない）。

【００１７】いろいろな変形が、図１に示された送信機
実施形態に対して行うことができる。例えば、より少な
いあるいは付加的なフィルタ、バッファおよび増幅器段
が送信信号経路に備えられてもよい。図に示された構成
要素のいくつかはいくつかの実施形態で使用できない。
さらに、信号経路内の要素は異なる順序で配置されても
よい。送信信号経路の可変利得は、（図１に示されるよ
うな）ＶＧＡ、可変減衰器、乗算器、他の可変利得要
素、あるいは上記の組み合わせによって与えることがで
きる。さらに、ベースバンド信号がＲＦに直接アップ変
換されるアップ変換を使用できる。

【００１８】送信機１００は、セルラ通信システムのよ
うな多数の通信用途で使用できる。セルラ通信システム
の例は、符号分割多元接続（ＣＤＭＡ）と、時間分割多
重接続（ＴＤＭＡ）通信システムと、アナログＦＭ通信
システムとを含んでいる。多重アクセス通信システムの
ＣＤＭＡ技術の使用は、両方の特許が本発明の譲受人に
譲渡され、参照してここに組み込まれる発明の名称が
「衛星中継器あるいは地上中継器を使用するスペクトラ
ム拡散多重アクセス通信システム」である米国特許第
４，９０１，３０７号および発明の名称が「ＣＤＭＡセ
ルラ電話システムで波形を発生するシステムおよび方
法」である米国特許第５，１０３，４５９号に開示され
ている。ＣＤＭＡシステムは、一般的には、参照してこ
こにも組み込まれる下記にＩＳ‐９５‐Ａ規格と呼ばれ
る「デュアルモード広帯域スペクトラム拡散セルラシス
テムのためのＴＩＡ／ＥＩＡ／ＩＳ‐９５‐Ａ移動局‐
基地局互換性規格」に従うように設計されている。

【００１９】図１に示されるように、送信信号経路の要
素のいくつかに対するバイアス電流は、利得制御回路１
３０によって発生された利得制御信号に基づいて調整で
きる。例えば、ＩＦバッファ１４２、ミキサ１４４、お
よびＲＦＶＧＡ１４６のバイアス電流は、各々利得制御
信号１２８ａの値に基づいて発生されるバイアス制御信
号１６２ａ、１６２ｂ、および１６２ｃをそれぞれ介し
てバイアス制御回路１６０ａによって調整できる。同様
に、ＰＡドライバ１５０のバイアス電流は、利得制御信
号１２８ａあるいは１２８ｂ、あるいは両方に基づいて
発生されるバイアス制御信号１６２ｄを介してバイアス
制御回路１６０ｂによって調整できる。利得制御信号１
２８ａおよび１２８ｂは、（図１の破線に示されるよう
な）ディジタルプロセッサ１１０あるいは他の制御源か
ら生じてもよい利得制御信号１１２に基づいて発生でき
る。

【００２０】実施形態では、ＢＢバッファ１２２からＰ
Ａドライバ１５０（多分フィルタ１３２を除外する）へ
の送信信号経路は、１つあるいはそれ以上（例えば、ア
ナログ）の集積回路内に実装される。実施形態では、デ
ィジタルプロセッサは、他の（例えば、ディジタル）集
積回路に実装される。利得制御回路およびバイアス制御
回路は、ディジタルプロセッサと同じ集積回路、送信信
号経路を実現するために使用される集積回路、あるいは
別個の集積回路に実装できる。したがって、インタフェ
ース信号は、ディジタルプロセッサからのベースバンド
信号および制御回路からの（例えば、利得およびバイア
ス）制御信号のために提供される。

【００２１】図１では、ＩおよびＱベースバンド信号は
各々複数のビットの分解能を含む。これは、２つのレベ
ルのディジタル信号をディジタルフィルタでフィルタリ
ングすることから生じ得る。したがって、複数の信号線
は、ディジタルプロセッサをアナログ回路にインタフェ
ースすることが必要であり得る。

【００２２】１つの従来の設計では、ＩおよびＱベース
バンド信号の各々は８ビットの分解能を有し、インタフ
ェースは８つのデータ線および２つのクロック線を含
む。データ線は、ＩおよびＱの信号間で時間共有され
る。このクロック線は、互いに対して位相外れである
（例えば、１８０度）２つのクロック信号を供給する。
データ線は、クロックの一方の位相のＩ信号およびクロ
ックの他方の位相のＱ信号を供給するために使用され
る。この設計では、データ線およびクロック線は、送信
信号経路のアナログ回路の性能を低下し得る雑音を発生
する。さらに、（１０本の）データ線およびクロック線
は、ディジタルＩＣおよびアナログＩＣの両方の対応す
る数（１０本）の装置ピンを必要とする。

【００２３】図２は、ＩおよびＱのベースバンド信号の
ためのディジタルＩＣ２００とアナログＩＣ２０２との
間のインタフェースの実施形態のブロック図を示してい
る。図２に示されるように、ＩＣ２００内のディジタル
プロセッサ２１０は、ＩおよびＱのデータをインタフェ
ース回路２１２ａおよび２１２ｂのそれぞれに供給す
る。実施形態では、ＩおよびＱのデータの各々は複数ビ
ットのデータを含む。各インタフェース回路２１２は、
それぞれのデータ入力を受信し、データをアナログベー
スバンド信号に変換し、アナログベースバンド信号をＩ
Ｃ２０２に供給する。ＩＣ２０２内では、ＩおよびＱの
ベースバンド信号は、バッファ２２２ａおよび２２２ｂ
に供給され、バッファリングされた信号は変調器２２４
に供給される。

【００２４】図３は、インタフェース回路３１２の実施
形態の概略図を示している。１つのインタフェース回路
３１２は、図２のインタフェース回路２１２ａおよび２
１２ｂの各々を実現するために使用できる。本実施形態
では、インタフェース回路３１２は、電流ミラー３１４
として構成されるＰチャネルトランジスタのセット３１
４ａ〜３１４ｎを含む。トランジスタ３１４ａ〜３１４
ｎのゲートは、共に結合し、ソースも共に電源Ｖ_ＣＣに
結合する。トランジスタ３１４ａのドレインは、トラン
ジスタ３１４ａのゲートおよび基準電流Ｉ_ＲＥＦを供給
する電流源３１６に結合する。トランジスタ３１４ａ〜
３１４ｎの各々は、基準電流Ｉ_ＲＥＦに比例する特定の
「ミラー」電流を供給するように構成される。特定のミ
ラー経路のための比例（すなわちスケーリング(scalin
g)）係数は、この経路のトランジスタのサイズ対トラン
ジスタ３１４ａのサイズの比によって決まる。例えば、
トランジスタ３１４ｂがトランジスタ３１４ａのサイズ
の２倍である場合、トランジスタ３１４ｂを通る電流量
は基準電流Ｉ_ＲＥＦのほぼ２倍である。

【００２５】スイッチングアレイ３１８は、トランジス
タ３１４ｂ〜３１４ｎに結合する。スイッチアレイ３１
８も、データ入力を受信し、復号化し、トランジスタ３
１４ｂ〜３１４ｎからの電流をアレイの出力に選択的に
かじを取るアレイ内でスイッチのセットを付勢する。デ
ータ入力は、図２に示されたＩデータおよびＱデータで
あってもよい。実施形態では、スイッチングアレイ３１
８は、インタフェース回路の出力として微分電流信号Ｉ
_ＤＡＴＡを発生する回路を含んでいる。

【００２６】ＩおよびＱのベースバンド信号をアナログ
ＩＣに供給するインタフェース回路３１２の使用は多数
の長所を提供する。これらの長所のいくつかは後述され
る。

【００２７】まず第一に、２組の異なる信号線（すなわ
ち、全部で４本）だけが、ＩおよびＱのベースバンド信
号に対する微分電流信号を供給するために必要とされ
る。それに反して、８本のディジタルデータ線および２
本のクロック線が１つの従来の設計によって必要とされ
る。より少数の信号線はＩＣとインタフェースするため
に必要である装置ピン数を減少させる。

【００２８】第二に、微分電流信号Ｉ_ＤＡＴＡは、通
常、低インピーダンスおよび制限された（すなわち減少
された）信号振動を有する。これに反して、前述された
従来の設計のディジタル信号は、大きな信号振動および
鋭い遷移エッジを有する。したがって、微分電流信号は
ディジタル信号よりも非常に小さい雑音を発生する。

【００２９】第三に、微分電流信号は、送元ＩＣおよび
宛先ＩＣの回路複雑さを減少できる。改良された性能
（例えば、広帯域幅、直線性等）に関して、多数の高速
アナログ回路は微分電流信号で作動するように設計され
る。（すなわち、電圧信号あるいはディジタル信号とは
対照的に）微分電流信号をアナログＩＣに供給すること
によって、バッファリングおよび電圧／電流変換回路
は、アナログＩＣ内で必要とされなくてもよいので、そ
の設計を簡略化する。

【００３０】ＩＳ‐９５‐Ａ仕様に従うＣＤＭＡシステ
ムに関して、ＩおよびＱのデータは１．２２８８Ｍｂｐ
ｓのビット伝送速度を有する。実施形態では、Ｉおよび
Ｑのデータは、（例えば、ディジタルプロセッサ内で）
過サンプリングされ、フィルタリングされ、フィルタリ
ングされたＩおよびＱのデータをそれぞれ供給する。サ
ンプリングされたデータからのアナログ信号の発生はサ
ンプル速度で画像を発生することは公知である。Ｉおよ
びＱのデータを（例えば、１６倍だけ）過サンプリング
することによって、画像は、過サンプリング係数（この
例では１６である）だけ周波数がより高く押し上げら
れ、画像のフィルタリングが簡略化される。過サンプリ
ングで、画像は、後述されるように簡単なＲＣネットワ
ークでフィルタリングできる。

【００３１】多数の集積回路に関して、製造工程の変化
は、正確な部品値（例えば、正確な抵抗器値およびキャ
パシタ値）を生み出すことを困難にする。しかしなが
ら、全ＩＣは概して同じ処理状態を受けるので、部品一
致は、概して全く申し分ない。しかしながら、部品一致
は、目標値の±３０％内に対して精確である値を有する
抵抗器を製造するのに挑んでもよいが、しばしば２つの
抵抗器を２、３％内に一致させることは可能である。

【００３２】製造工程変化の場合さえ、アナログＩＣ内
の回路が仕様を実行するのに必要である。ＩＣ毎に一貫
した性能を与えるために、この回路は、ＩＣで正確に発
生され得る基準信号（または基準値）とともに作動する
ように設計できる。電子回路に関して、バンドギャップ
基準回路は、（比較的）正確な基準電圧（工程変化に関
してさえ）を供給するように設計できる。さらに、バン
ドギャップ基準電圧は、一般的には、時間、電源および
温度変化に対して安定である。バンドギャップ基準電圧
は、ＩＣ内のいろいろの回路によって使用される他の基
準電圧および電流を発生するために使用できる。

【００３３】図４は、ＩおよびＱのベースバンド信号に
対するディジタルＩＣ４００とアナログＩＣ４０２との
間のインタフェースの他の実施形態のブロック図を示し
ている。図４に示されるように、ＩＣ４００内のディジ
タルプロセッサ４１０は、ＩおよびＱのデータをインタ
フェース回路４１２ａおよび４１２ｂにそれぞれ供給す
る。各インタフェース回路４１２は、ＩＣ４０２内の基
準回路４２２からそれぞれのデータ入力および基準信号
を受信し、データをアナログ信号（すなわち、部分的に
は、基準信号ＲＥＦを使用して）に変換し、アナログ信
号をＩＣ４０２内のバッファ・変調器４２４に供給す
る。関連する信号の複製あるいは関連する信号、基準信
号ＲＥＦも、破線によって示されるように基準回路４２
２からバッファ・変調器４２４に供給されてもよい。

【００３４】基準信号ＲＥＦは、通常基準電圧（例え
ば、バンドギャップ(bandgap)基準電圧）あるいは基準
電流であってもよい。インタフェース回路および変調器
を共通基準信号に基づいて作動させることによって、こ
れらの回路は、前述のようにそのそれぞれのＩＣの処理
変化にわたって互いに追跡するように設計できる。

【００３５】図５は、図４に示されたインタフェースお
よび回路の特定の実施形態の概略図を示している。図５
に示されるように、ディジタルＩＣ５００は、アナログ
ＩＣ５０２内の基準回路５２２および変調器５２４に結
合するインタフェース回路５２２に結合するインタフェ
ース回路５１２を含んでいる。基準回路５２２、インタ
フェース回路５１２、および変調器５２４は、図４の基
準回路４２２、インタフェース回路４１２、変調器４２
４のそれぞれに応答する。

【００３６】実施形態では、基準回路５２２は、電流ミ
ラー５３４に結合される電流源５３２を含む。実施形態
では、電流源５３２は、抵抗器の両端間にバンドギャッ
プ基準電圧を供給することによって発生される基準電流
ＩＲＥＦを供給する。抵抗器は、ＩＣ５０２に製造さ
れた外部（すなわち、個別）抵抗器あるいは内部抵抗器
であってもよく、この選択は、後述されるように所望の
回路特性および機能性によって決まる。基準電流ＩＲ
ＥＦは、電流ミラー５３４の基準経路（すなわち、Ｎチ
ャネルトランジスタ５３４ａを介して）に供給される。
ミラー経路を通る電流（すなわち、Ｎチャネルトランジ
スタ５３４ｂを介して）は、ＩＣ５００に供給される基
準電流Ｉ_ＲＥＦを含む。通常、Ｉ_ＲＥＦは、ＩＲＥＦ
に比例し、比例係数は、トランジスタ５３４ｂのサイズ
対トランジスタ５３４ａのサイズの比によって決定され
る。

【００３７】ＩＣ５００内で、基準電流Ｉ_ＲＥＦはイン
タフェース回路５１２に供給される。実施形態では、イ
ンタフェース回路５１２は、スイッチ５４４に結合され
る電流ミラー５４２を含む。特に、基準電流Ｉ
_ＲＥＦは、電流ミラー５４２の基準経路（すなわち、Ｐ
チャネルトランジスタ５４２ａを介して）に供給され
る。トランジスタ５４２ａ〜５４２ｎのゲート‐ソース
電圧はほぼ等しいので、各ミラー経路を（すなわち、ト
ランジスタ５４２ｂ〜５４２ｎを介して）通る電流は、
基準経路を（すなわち、トランジスタ５４２ａを介し
て）通る電流Ｉ_ＲＥＦに関連している。比例係数は、特
定のミラー経路のトランジスタのサイズ対トランジスタ
５４２ａのサイズの比によって決定される。トランジス
タ５４２ｂ〜５４２ｎは、各ミラー経路を通るほぼ等し
い電流（例えば、１、１、１、など）を供給するような
寸法にでき、指数関数的に電流（例えば、１、２、４、
など）、あるいは他のセットの電流値を増加させる。

【００３８】スイッチアレイ５４４は、トランジスタ５
４２ｂ〜５４２ｎに結合し、データ入力も受信する。ス
イッチアレイ５４４は、データ入力を復号化し、復号化
されたデータに基づいて、ミラー経路からの電流をスイ
ッチアレイの出力に選択的にかじを取る。スイッチアレ
イ５４４からの電流信号Ｉ_ＤＡＴＡは、ＩＣ５０２に供
給される。図５に示されたような実施形態では、電流出
力は、改良されたノイズ不感性(immunity)のための微分
電流信号として供給される。

【００３９】インタフェース回路５１２は、ディジタル
／アナログ変換器（ＤＡＣ）と同様に実行する。したが
って、インタフェース回路５１２からの再構成出力は、
ｎ・ｆ_Ｓの画像を含み、ここで、ｆ_Ｓはサンプル周波数
（すなわち、データ入力の速度）およびｎ＝１，２，
３，．．．．である。インタフェース回路５１２は、
（例えば、２倍、４倍、８倍、１６倍、あるいは他の過
サンプリング比だけ）過サンプリングでき、再構成信号
の画像をフィルタリングを容易にするためにより高い周
波数まで押し上げる。

【００４０】図５に示されるように、電流信号Ｉ
_ＤＡＴＡは、ＲＣネットワークによってフィルタリング
され、ディジタル／アナログ変換器からの出力に通常関
連した望ましくない雑音および画像を取り除く。特に、
キャパシタ５５２は、抵抗器５５４ａおよび５５４ｂの
一方の端部にさらに結合する微分電流信号Ｉ_ＤＡＴＡ間
に結合される。キャパシタ５５２および抵抗器５５４
は、ＩＣ（すなわち、ＩＣ５００あるいは５０２、ある
いは両方）内に実装された外部（すなわち、個別）構成
要素あるいは内部構成要素であってもよい。実施形態で
は、キャパシタ５５２は、（すなわち、ＩＣ内に実際に
実現でき得る値よりも大きい値を有する）外部構成要素
であり、抵抗器５５４はＩＣ５０２内に実装された内部
構成要素である。

【００４１】抵抗器５５４ａおよび５５４ｂの他方の端
部は、変調器５２４の電流源５５８ａおよび５５８ｂの
それぞれに結合する。実施形態では、各電流源５５８
は、後述されるように基準電流ＩＲＥＦに関連したバ
イアス電流Ｉ_Ｂを供給する。変調器５２４は、一対の微
分増幅器をさらに含んでいる。第１の微分増幅器は、共
におよび電流源５５８ａに結合されたそのエミッタを有
するトランジスタ５６２ａおよび５６２ｂを含む。第２
の微分増幅器は、共におよび電流源５５８ｂに結合され
たそのエミッタを有するトランジスタ５６２ｃおよび５
６２ｄを含む。トランジスタ５６２ａおよび５６２ｄの
ベースは、共に結合し、正のキャリア信号Ｖ_ＬＯ＋を受
信し、トランジスタ５６２ｂおよび５６２ｃのベース
は、共に結合し、負のキャリア信号Ｖ_ＬＯ−を受信す
る。トランジスタ５６２ａおよび５６２ｃは、共に結合
し、電源電圧Ｖ_ＣＣにさらに結合する抵抗器５６４ａに
結合する。トランジスタ５６２ｂおよび５６２ｄは、共
に結合し、電源電圧Ｖ_ＣＣにも結合する抵抗器５４６ｂ
に結合する。抵抗器５６４ａおよび５６４ｂの微分電圧
は、変調器５２４から出力電圧信号Ｖ_ＯＵＴを形成す
る。

【００４２】実施形態では、基準電流ＩＲＥＦは、バ
ンドギャップ基準回路（図５に示されていない）からの
バンドギャップ基準電圧によって決まる。実施形態で
は、バンドギャップ電圧基準は、外部抵抗器（すなわ
ち、ＩＣ５０２の外側の個別抵抗器）の両端間に備えら
れ、下記のように示すことができる基準電流ＩＲＥＦ
を発生する。ＩＲＥＦ＝Ｖ_ＲＥＦ/Ｒ_ＲＥＦ式（１）ここで、Ｖ_ＲＥＦはバンドギャップ基準電圧であり、お
よびＲ_ＲＥＦは外部基準抵抗器の値である。１．０（あ
るいは０．１）パーセント許容範囲を有する個別抵抗器
は容易に使用可能であるので、外部抵抗器の使用は、正
確な基準電流ＩＲＥＦの発生を可能にする。基準電流Ｉ
_ＲＥＦは、電流ミラー５３４の特定の設計によって決定
されるように基準電流ＩＲＥＦに比例し、下記のよう
に示すことができる。Ｉ_ＲＥＦ＝α_１<ＩＲＥＦ＝α_１<Ｖ_ＲＥＦ/Ｒ_ＲＥＦ式（２）ここで、α_１は電流ミラー５３４に関連したスケーリン
グ係数である。

【００４３】インタフェース回路５１２は、基準電流Ｉ
_ＲＥＦのスケールバージョンである微分電流信号Ｉ
_ＤＡＴＡを発生する。スケーリング係数は、電流ミラー
５４２のデータ入力および特定の設計によって決定され
る（すなわち、トふランジスタ５４２ａ〜５４２ｎのサ
イズ）。特に、トランジスタ５４２ｂ〜５４２ｎの各々
のサイズ対トランジスタ５４２ａのサイズの比は各電流
経路に対してスイッチされる電流量を決定する。データ
入力は、スイッチアレイ５４４内のスイッチの中のどれ
が起動されるか決定し、したがってスイッチアレイ出力
に向けられる電流経路を決定する。電流信号Ｉ_ＤＡＴＡ
は理論的には下記のように示すことができる。

【数１】

【００４４】ここで、ｘ［ｎ］はデータ入力の値であ
り、ｈ（ｔ）はＤＡＣのＯ次保持応答であり、Ｎはデー
タ入力のためのビット数であり、α２は、電流ミラー５
４２と関連したスケーリング係数であり、Ｋ＝α_１α₂／２^Ｎ＜Ｖ_ＲＥＦ/Ｒ_ＲＥＦ、及び式（４）

【数２】

【００４５】８ビットデータ入力に対して、ｘ［ｎ］は
０から２５５までの範囲に及び、２ ^Ｎは２５６に等し
い。

【００４６】変調器５２４は、電流信号Ｉ_ＤＡＴＡ、キ
ャリア信号Ｖ_ＬＯ、負荷抵抗器Ｒ_L、変調器利得あるい
は変換率βに基づいて、電圧信号Ｖ_ＯＵＴを発生する。
電圧信号Ｖ_ＯＵＴは、下記のように示すことができる。

【００４７】Ｖ_ＯＵＴ(t)＝β＜２Ｒ_L<Ｉ_ＤＡＴＡ(t)＝β＜２Ｒ_L<Ｋ＜s(t) 式（６）定数をひとまとることによって、式（６）は下記のよう
に示すことができる。Ｖ_ＯＵＴ(t)＝Ａ＜Ｒ_L＜ｓ(t) 式（７）電圧信号Ｖ_ＯＵＴは、Ｒ_Ｌ対Ｒ_ＲＥＦの比、データ入力
ｘ［ｎ］、バンドギャップ電圧基準Ｖ_ＲＥＦ、及び種々
の係数を考慮するスケーリング係数Ａの関数であること
が式（７）から示すことができる。スケーリング係数Ａ
は、電流ミラー５３４および５４２のそれぞれと関連す
るスケーリング係数α_１およびα_２を含んでいる。これ
らのスケーリング係数は、高品質回路のレイアウト技術
を遂行することによって（一般的には２、３％以内に）
一致させることができるトランジスタのサイズの比に基
づいているために、正確に設定できる。一般的には、バ
ンドギャップ基準電圧Ｖ_ＲＥＦおよび外部基準抵抗器Ｒ
_ＲＥＦも正確に設定できる。

【００４８】上述されるように、内部抵抗器Ｒ_Ｌの値
は、一般的には高精度で設定できないで、工程変化によ
りＩＣ毎に３０％以上だけ変えることができる。したが
って、電圧信号Ｖ_ＯＵＴはＩＣ毎に広く変えることがで
きる。しかしながら、電圧信号Ｖ_ＯＵＴは、一般的には
後の回路による使用のために電流信号Ｉ_ＯＵＴに変換さ
れ、Ｖ‐Ｉ変換は、他の内部抵抗器Ｒ１の両端間に電圧
Ｖ_ＯＵＴを供給することによって行われる。電流信号Ｉ
_ＯＵＴは下記のように示すことができる。Ｉ_ＯＵＴ(t)＝Ｖ_ＯＵＴ(t)/Ｒ₁＝Ａ＜Ｒ_Ｌ／Ｒ_１＜ｓ(t) 式（８）式（８）から、電流信号Ｉ_ＯＵＴが、一般的には高品質
回路レイアウトガイドラインに従うことによって１％以
内の精度に設定できる内部抵抗器Ｒ_Ｌ対Ｒ₁の比の関数
であることを示すことができることに注目することがで
きる。

【００４９】電圧信号Ｖ_ＯＵＴが、直接に（すなわち、
Ｖ／Ｉ変換なしで）使用される実装のために、工程変化
にわたる正確なＶ_ＯＵＴは内部基準抵抗器Ｒ_ＲＥＦを使
用することによって発生できる。式（７）を参照する
と、電圧信号Ｖ_ＯＵＴは、両方の抵抗器が同じＩＣで内
部に実現されるならば、２、３％以内に正確に設定でき
る抵抗器ＲＬ対Ｒ_ＲＥＦの比で決まる。

【００５０】したがって、回路の所望の特性によって決
まる基準抵抗器Ｒ_ＲＥＦは、内部あってもよいし外部で
あってもよい。電圧信号Ｖ_ＯＵＴあるいは電流信号Ｉ
_ＯＵＴは、正確に設定でき、処理変化にあまり問題にな
らない係数によって多くは決まるように設計できる。工
程変化にわたって正確である電圧信号Ｖ_ＯＵＴを発生す
るために、外部基準抵抗器が使用され、処理変化にわた
って正確である電流信号Ｉ_ＯＵＴを発生するために、内
部基準抵抗器が使用される。

【００５１】図５の変調器５２４の特定の実施形態で
は、電流源５５８ａは、（トランジスタ５６２ａおよび
５６２ｂで構成されている）微分ミキサのための電流
「シンク(sink)」および電流信号Ｉ_{ＤＡＴＡ＋}を抵抗器
５５４ａを介して供給する。前述のように、電流信号Ｉ
_ＤＡＴＡは基準電流Ｉ_ＲＥＦに関連している。電流信号
Ｉ _ＤＡＴＡが、基準電流Ｉ_ＲＥＦの増加のために増加す
る場合、微分ミキサを通る電流量は、バイアス電流ＩＢ
が固定されるならば、相応して減少し、正のＩ_ＤＡ _ＴＡ
振幅を遮断するミキサに生じる。微分ミキサの性能（例
えば、バンド幅、直線性等）は、より小さいバイアス電
流により減少させることができる。

【００５２】実施形態では、基準電流Ｉ_ＲＥＦの変化に
よる性能低下を減らすために、バイアス電流ＩＢは、基
準電流Ｉ_ＲＥＦ（例えば、Ｉ_Ｂ≒２Ｉ_ＲＥＦ、あるいは
いくつかの他の値）に比例するように設計される。これ
は電流ミラーの使用によって行うことができ、基準電流
Ｉ_ＲＥＦは、電流ミラーの基準経路に供給され、バイア
ス電流Ｉ_Ｂはミラー経路から供給される。

【００５３】図５に示された特定の実施形態は多数の長
所を提供する。まず第一に、５本の信号線だけがＩおよ
びＱのベースバンド信号に対するインタフェースを提供
するために必要とされる（すなわち、ＩおよびＱの信号
に対して４本および基準信号に対して１本）。したがっ
て、１０本の信号線を使用する従来の設計に対するより
もより少数の装置ピンが、ＩＣにインタフェースするた
めに必要である。より少ない装置ピンによりより小さい
パッケージが生じるので、サイズを減少させる。第二
に、微分電流信号Ｉ_ＤＡＴＡは、インタフェースで信号
振動の減少を生じる低インピーダンスを駆動するので、
この信号によって発生されるより少ない雑音を生じる。
低インピーダンスはまた、インタフェースを減少させ
る。第三に、微分電流信号は、ディジタルＩＣおよびア
ナログＩＣの回路複雑さを減少できる。図５に示される
ように、インタフェース回路５１２（本来）、信号変換
なしでアナログＩＣに直接供給できる電流信号を発生す
る。変調器５２４は、微分電流信号を受信し、直接に微
分電流信号で作動できる。したがって、Ｉ／Ｖ変換回路
およびＶ／Ｉ変換回路は、電流インタフェースを与える
ことによって回避される。第四に、ディジタルＩＣとア
ナログＩＣとの間の基準信号Ｉ_ＲＥＦの共有は２つのＩ
Ｃ間のトラッキング(tracking)を可能にする。図５に示
されるように、インタフェース回路５１２からの電流信
号Ｉ_ＤＡＴＡは基準電流Ｉ_ＲＥＦによって決まる。バイ
アス電流Ｉ_Ｂは、前述されるように、基準電流Ｉ_ＲＥＦ
を追跡するようにも設計できるので、変調器がインタフ
ェース回路を追跡(track)できる。このインタフェース
によっても、電流は、Ｉ_ＤＡＴＡが（ＮＭＯＳ）電流源
から発生される場合、ＤＡＣとミキサとの間で共有でき
る。

【００５４】図５に示された特定の実施形態に対してい
ろいろな修正を行うことができる。例えば、基準回路５
２２は、ディジタルＩＣ５００に実現できる。その場
合、基準信号Ｉ_ＲＥＦは、ＩＣ５００からＩＣ５０２に
供給できる。これは実行でき、いくつかの用途に対して
有利であるかもしれないが、ディジタルＩＣの大量のス
イッチング雑音のために、ディジタルＩＣの基準回路の
実装は一般的にはより大きな挑戦である。

【００５５】基準回路５２２は、プログラマブル基準回
路としても設計できる。例えば、電流源５３２は、制御
入力の値によって決まる異なる基準電流を供給するＤＡ
Ｃを含んでもよい。プログラマブル基準源の使用は、例
えば、回路特性の調整（例えば、工程変化の主な原因に
なる出力信号レベル）を可能にするかあるいは入力信号
レベルを変え、可変利得を生じるために特に有利であ
る。

【００５６】本発明は、ディジタルＩＣからアナログＩ
ＣへのＩおよびＱのベースバンド信号のインタフェース
に対して説明されている。本発明は、図１に示されたバ
イアス制御信号および利得制御信号のような制御信号た
めにも使用できる。送信信号経路の回路要素のバイアス
電流および利得は、一般的にはとにかく、段階的に増加
しながら制御される。例えば、ＩＳ‐９５‐Ａ規格は、
０．５ｄＢの増加の送信機出力電力レベルの調整を必要
とする。多レベル制御信号は、一般的には、必要に応じ
てＩＳ‐９５‐Ａ仕様によって０．５ｄＢの増加の利得
調整を行うために使用される。

【００５７】ベースバンド信号のように、多レベル制御
信号は、複数のディジタル信号線を使用することによっ
て供給できる。しかしながら、多数の必要な装置ピン、
大量の発生雑音、および他の理由のために、これは一般
に望ましくない。アナログ制御信号はあまり雑音を発生
しなくて、より少ない装置ピンを使用する多数の制御レ
ベルを供給できる。

【００５８】利得要素（例えば、ＶＧＡ）の利得は、利
得要素の設計、能動回路の部品値、特性およびその他の
ようないろいろの要因によって決まる。これらの要因の
多数は、ＩＣを製造するために使用される工程によって
決まり、工程変化によって、一般的には、部品値は大幅
に異なる。例えば、抵抗器値は、ＩＣ毎に３０％以上だ
け変えることができる。同様に、トランジスタのβは、
ＩＣ毎に２倍だけ変えることができる。制御回路と制御
される要素との間にトラッキングのレベルを供給するた
めに、基準信号は、回路によって供給および共有でき
る。

【００５９】図６は、本発明により制御信号を発生する
ために使用される回路の実施形態のブロック図を示して
いる。制御回路は、ＩＣ６００に実装され、制御される
回路要素はＩＣ６０２に実装される。ＩＣ６０２は、基
準信号ＲＥＦを発生する基準回路６２２を含む。基準信
号は、例えば、バンドギャップ電圧に基づいたバンドギ
ャップ電圧基準あるいは基準電流であってもよい。基準
信号ＲＥＦは、ＩＣ６０２からＩＣ６００に供給され
る。

【００６０】ＩＣ６００内では、基準信号ＲＥＦは、バ
ッファ６１２によってバッファリングされ、制御回路６
１４に供給される。制御回路６１４は、制御入力を受信
し、バッファリングされた基準信号および制御入力に基
づいて制御信号を発生する。実施形態では、制御信号
は、電流信号Ｉ_{ＣＯＮＴＲＯＬ}である。制御信号は、Ｉ
Ｃ６００からＩＣ６０２に供給される。

【００６１】ＩＣ６０２内では、制御信号は、バッファ
６２４によってバッファリングされ、回路要素６２６に
供給される。バッファ６２４は、必要ならば、電流信号
を抵抗器を通過させることによって受信電流信号から制
御電圧を発生する。この抵抗器は、ＩＣ６０２に製造さ
れた外部抵抗器あるいは内部抵抗器であってもよい。

【００６２】特定の実施形態では、基準回路６２２は、
バンドギャップ基準電圧および抵抗器に基づいて基準電
流Ｉ_ＲＥＦを発生する。したがって、インタフェース回
路６１４は、基準電流のスケールバージョンである制御
信号Ｉ_{ＣＯＮＴＲＯＬ}を発生する。このスケーリング
は、部分的には制御入力によって決定される。制御電流
信号は下記のように示すことができる。Ｉ_{ＣＯＮＴＲＯＬ}＝Ｋ＜Ｉ_ＲＥＦ＜ｙ[ｎ] 式（９）ここで、ｙ［ｎ］は制御入力であり、Ｋは、基準回路お
よび制御回路のためのスケーリング係数を考慮する全ス
ケーリング係数（例えば、基準回路および制御回路内の
電流ミラー）。制御電流信号は、バッファ６２４によっ
てバッファリングされ、バッファリングされた信号は回
路要素６２６に供給される。回路要素６２６は、例え
ば、ＶＧＡ、ミキサ、ＰＡドライバ、他の回路要素であ
ってもよい。

【００６３】図６は、ＩＣ間の制御信号のインタフェー
スのための特定の実施形態を示している。本発明は、セ
ルラ電話送信機および受信機、および他の回路のための
制御信号の発生に適用できる。例えば、アナログ制御信
号は、例えば減衰器、ミキサ、電力増幅器、位相ロック
ループの発振器、可調整フィルタ、および他の回路を制
御するために本発明により発生できる。制御される回路
が第１の特性セットを有する第１の集積回路に製造さ
れ、制御回路が第１の集積回路の特性に対して別々に変
えることができる第２の特性セットを有する第２の集積
回路に製造される場合、本発明は、特に有利である。

【００６４】本発明のいくつかの実施形態は、ＢＪＴお
よびＭＯＳＦＥＴを使用して実装された回路に関して説
明されている。本発明は、ＦＥＴ、ＭＥＳＦＥＴ、ＨＢ
Ｔ、Ｐ‐ＨＥＭＴ、および他のものを含む他の回路でも
実装できる。さらに、Ｐ‐ＭＯＳおよびＮ‐ＭＯＳは本
発明を実施するために使用できる。ここで使用されてい
るように、「トランジスタ」は、一般的にはいかなる能
動回路も示し、ＢＪＴあるいはＭＯＳＦＥＴに限定され
ない。

【００６５】好ましい実施形態の前述の説明は、当業者
は本発明を製造あるいは使用できるように提供される。
これらの実施形態のいろいろな変形は、容易に当業者に
明らかであり、ここで定義された一般的な原則は、本発
明の機能を使用しないで他の実施形態に適用されてもよ
い。したがって、本発明は、ここで示される実施形態に
限定されることを意図するものではなく、ここで開示さ
れた原則および新規の機能に一貫した最も幅広い範囲に
一致すべきである。

【図面の簡単な説明】

【図１】直交送信機の実施形態の簡略ブロック図を示
す。

【図２】ＩおよびＱのベースバンド信号のためのディジ
タルＩＣとアナログＩＣとの間のインタフェースの実施
形態のブロック図を示す。

【図３】インタフェース回路の実施形態の概略図を示
す。

【図４】ＩおよびＱのベースバンド信号のためのディジ
タルＩＣとアナログＩＣとの間のインタフェースの他の
実施形態のブロック図を示している。

【図５】図４に示されたインタフェースおよび回路の特
定の実施形態の概略図を示している。

【図６】本発明による制御信号を発生するために使用さ
れる回路の実施形態のブロック図を示している。

【符号の説明】

１１２…利得制御信号、１２２ａ…ベースバンド（Ｂ
Ｂ）バッファ、１２２ｂ…ベースバンド（ＢＢ）バッフ
ァ、１２６…ＩＦ可変利得増幅器，１２８ａ…利得制御
信号、１２８ｂ…利得制御信号、１４２…ＩＦバッフ
ァ、１４４…ミキサ，１４６…ＲＦＶＧＡ，１５０…電
力増幅器（ＰＡ）ドライバ，３１２…インタフェース回
路、４００…ディジタルＩＣ、４０２…アナログＩＣ、
５１２…インタフェース回路、５２２…基準回路、５２
４…変調器、６００…ＩＣ、６０２…ＩＣ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者メーディ・ハミディ・サニアメリカ合衆国、カリフォルニア州 92130、サン・ディエゴ、オールド・エル・カミノ・リアル 13636 (72)発明者ササン・シャーロキニアアメリカ合衆国、カリフォルニア州 92128、サン・ディエゴ、チッペンハム・ウェイ 11678 Ｆターム(参考） 5J056 AA11 BB53 CC01 CC02 CC04 CC06 CC08 DD02 DD13 DD35 DD39 DD51 5K004 AA05 FA03 FC01 FF01

Claims

【特許請求の範囲】

【請求項１】下記を具備する、第１の集積回路と第２
の集積回路との間にインタフェース信号を発生する回
路、基準信号を供給するように構成された基準回路と、前記第１の集積回路に実装され、かつ前記基準回路に作
動するように結合されるインタフェース回路、該インタ
フェース回路は前記基準信号およびデータ入力を受信
し、かつそれに応じて前記インタフェース信号を発生す
るように構成されている、前記第２の集積回路に実装され、かつ前記基準回路に作
動するように結合される回路要素、該回路要素は前記イ
ンタフェース信号を受信し、かつ応答中出力信号を供給
するように構成されている。
【請求項２】前記基準回路が前記第２の集積回路に実
装される請求項１の回路。
【請求項３】前記インタフェース信号が微分電流信号
である請求項１の回路。
【請求項４】さらに、微分電流信号間に結合された少
なくとも１つのキャパシタを含む請求項３の回路。
【請求項５】前記インタフェース信号が、直交送信機
のアナログ同相（Ｉ）あるいは直交（Ｑ）ベースバンド
信号を示している請求項１の回路。
【請求項６】前記基準信号はバンドギャップ電圧に関
連した電圧である請求項１の回路。
【請求項７】前記基準信号は基準電圧および抵抗器か
ら発生される電流である請求項１の回路。
【請求項８】前記出力信号は電圧信号であり、かつ前
記抵抗器は前記第１および第２の集積回路の外側にある
請求項７の回路。
【請求項９】出力信号は電流信号であり、かつ前記抵
抗器は前記第２の集積回路に実装されている請求項７の
回路。
【請求項１０】前記インタフェース回路は、前記基準信号を受信し、かつ２つあるいはそれ以上のミ
ラー経路を備えるように構成された電流ミラーと、前記電流ミラーに結合されているスイッチアレイとを含
み、前記スイッチングアレイは、前記データ入力を受信およ
び復号化し、選択されたミラー経路のセットからの電流
を前記スイッチアレイの出力に向ける請求項７の回路。
【請求項１１】前記データ入力は少なくとも４ビット
の解像度を含む請求項１の回路。
【請求項１２】前記データ入力は少なくとも８ビット
の解像度を含む請求項１１の回路。
【請求項１３】前記インタフェース回路は、２つある
いはそれ以上の過サンプリング比だけ過サンプリングさ
れる請求項１の回路。
【請求項１４】前記過サンプリング比が１６あるいは
それ以上である請求項１３の回路。
【請求項１５】前記回路要素が可変利得増幅器（ＶＧ
Ａ）である請求項１の回路。
【請求項１６】前記回路要素が変調器である請求項１
の回路。
【請求項１７】前記変調器は、インタフェース信号に
結合された一対の電流源と、一対の交差結合された微分
増幅器とを含み、各微分増幅器はそれぞれの電流源に結合され、前記微分
増幅器は、キャリア信号を受信し、かつ部分的には前記
キャリア信号およびインタフェース信号に基づいて前記
出力信号を発生するように構成されている請求項１６の
回路。
【請求項１８】前記変調器の各電流源が前記基準信号
に関連するバイアス電流を供給することを特徴とする請
求項１７の回路。
【請求項１９】請求項１の回路を具備する送信機。
【請求項２０】請求項１の回路を具備するＣＤＭＡセ
ルラ電話送信機。
【請求項２１】下記を具備する送信機の回路、第１の集積回路に実装された第１のインタフェース回
路、該第１のインタフエース回路は第一のデータ入力を
受信し、第１の微分電流信号を供給するように構成され
ている、第２の集積回路に実装され、かつ作動するように前記第
１のインタフェース回路に結合される変調器、前記変調
器は第１の微分電流信号およびキャリア信号を受信し、
かつそれに応答して出力信号を発生するように構成され
る。
【請求項２２】さらに、下記を具備する請求項２１の
回路、前記第１の集積回路に実装された第２のインタフェース
回路、前記第２のインタフェース回路は、第２のデータ
入力を受信し、かつ第２の微分電流信号を供給するよう
に構成される、前記変調器は、さらに前記第２の微分電流信号を受信
し、前記第２の微分電流信号に応答して前記出力信号を
発生するように構成される。
【請求項２３】前記第１および第２のデータ入力が直
交送信機の同相（Ｉ）および直交（Ｑ）ベースバンド信
号に対応する請求項２２の回路。
【請求項２４】さらに、前記第１および第２の微分電
流信号の各々の間に結合されているキャパシタを含む請
求項２２の回路。
【請求項２５】前記第１および第２のデータ入力の各
々が８ビットあるいはそれ以上の分解能を有する請求項
２２の回路。
【請求項２６】前記第１および第２のインタフェース
回路が、前記第１および第２のデータ入力の速度に対し
て過サンプリング速度で作動されることを特徴とする請
求項２２の回路。
【請求項２７】前記過サンプリング速度が１６あるい
はそれ以上である請求項２６の回路。
【請求項２８】さらに下記を具備する請求項２１の回
路、前記第２の集積回路に実装され、かつ基準信号を供給す
るように構成される基準回路、前記第１のインタフェース回路は、前記基準回路に結合
し、かつさらに前記基準信号を受信し、一部が前記基準
信号に基づいて前記第１の微分電流信号を発生するよう
に構成される。
【請求項２９】前記基準信号が基準電圧に基づいて発
生される電流である請求項２８の回路。
【請求項３０】前記第１のインタフェース回路は、前記基準信号を受信し、かつ２つあるいはそれ以上のミ
ラー経路を備えるように構成された電流ミラーと、前記
電流ミラーに結合されたスイッチアレイとを含み、前記スイッチングアレイは、前記第１のデータ入力を受
信し、かつ復号化し、選択ミラー経路のセットからの電
流をスイッチアレイの出力に向けるように構成される、
請求項２９の回路。
【請求項３１】下記を具備する、第１の集積回路から
のインタフェース信号を第２の集積回路に供給する方
法、基準信号を発生する、前記基準信号を前記第１の集積回路に供給する、データ入力を前記第１の集積回路で受信する、該データ入力および該基準信号に一部基づいて該第１の
集積回路で前記インタフェース信号を発生する、前記第１の集積回路からの前記インタフェース信号を前
記第２の集積回路に供給する、前記インタフェース信号を前記第２の集積回路で受信す
る、第二の集積回路で回路要素からの出力信号を発生する、
ここで該出力信号は該インタフェース信号あるいは抵抗
比に少なくとも一部基づいている。
【請求項３２】前記基準信号は基準電圧から発生され
る電流である請求項３１の方法。
【請求項３３】前記インタフェース信号は微分電流信
号である請求項３１の方法。
【請求項３４】さらに、前記インタフェース信号をフ
ィルタリングすることを具備する請求項３１の方法。
【請求項３５】さらに、前記基準信号に関連した信号
を前記回路要素に供給することを具備し、ここで前記出
力信号はさらに、該基準信号に関連した信号に一部基づ
いて発生される、請求項３１の方法。
【請求項３６】下記を具備するセルラ電話の送信機、第１の集積回路に実装され、かつディジタル同相（Ｉ）
および直交（Ｑ）ベースバンド信号を供給するように構
成されているディジタルプロセッサ、前記第１の集積回路に実装され、かつ前記ディジタルプ
ロセッサに結合された第１および第２のインタフェース
回路、各インタフェース回路はそれぞれのディジタルベ
ースバンド信号を受信し、かつアナログベースバンド信
号を供給するように構成され、各量子化アナログベース
バンド信号は、少なくとも４ビットの分解能を含み、か
つ微分電流信号として実現されている、第２の集積回路に実装され、かつ第１および第２のイン
タフェース回路に作動するように結合される変調器、前
記変調器はアナログベースバンドを受信し、かつキャリ
ア信号で変調し、変調出力信号を供給する。
【請求項３７】さらに、前記第２の集積回路に実装さ
れ、かつ基準信号を供給するように構成された基準回路
を含み、ここで、各インタフェース回路は前記基準回路に結合
し、かつさらに前記基準信号を受信するように構成さ
れ、かつ前記アナログベースバンド信号は基準信号に一
部基づいてさらに発生される、請求項３６の送信機。