JPH08162942A - 出力回路、入力回路、およびこれらを用いた入出力インタフェースシステム - Google Patents

出力回路、入力回路、およびこれらを用いた入出力インタフェースシステム

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JPH08162942A
JPH08162942A JP6295174A JP29517494A JPH08162942A JP H08162942 A JPH08162942 A JP H08162942A JP 6295174 A JP6295174 A JP 6295174A JP 29517494 A JP29517494 A JP 29517494A JP H08162942 A JPH08162942 A JP H08162942A
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Hirotoshi Sato
広利 佐藤
Tomohisa Wada
知久 和田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 低消費電力で高速に信号を伝送することがで
きる出力回路、入力回路、およびこれらを用いた入出力
インタフェースシステムを提供する。 【構成】 内部回路ＩＳ１から出力される相補論理信号
ＤＴ、／ＤＴを出力回路ＯＰ１で相補電流信号ＩＯ、／
ＩＯの変換し、伝送線路Ｔ１、Ｔ２へ電流モードで出力
する。入力回路ＩＰ１は、入力した相補電流信号ＩＯ、
／ＩＯを相補電圧信号ＶＯ、／ＶＯに変換し、電圧モー
ドで内部回路ＩＳ１１へ出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電流モードを用いてデ
ータを伝送するための出力回路、入力回路、およびこれ
らを用いた入出力インタフェースシステムに関するもの
である。
【０００２】
【従来の技術】従来、半導体装置間のデータ転送の規格
として、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉ
ｓｔｏｒ Ｌｏｇｉｃ）、ＬＶＴＴＬ（Ｌｏｗ Ｖｏｌ
ｔａｇｅ ＴＴＬ）等のインタフェース規格がある。こ
れらの伝送方法は、伝送する信号の電圧の振幅を変化さ
せ、振幅の変化を検知する電圧モードによるものであっ
た。しかしながら、半導体装置の動作周波数の高速化に
伴い、１００ＭＨｚ以上の周波数を有する信号を伝送す
る場合、遅延、反射等の問題が発生する。このため、Ｇ
ＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏ
ｇｉｃ）、ＣＴＴ（Ｃｅｎｔｅｒ Ｔａｐｐｅｄ Ｔｅ
ｒｍｉｎａｔｉｏｎ）等の小振幅インタフェース規格が
提案されている。これらの小振幅インタフェース規格に
用いられる出力回路には、プッシュプル型出力回路とオ
ープン・ドレイン型出力回路とがある。
【０００３】まず、従来の出力回路であるプッシュプル
型出力回路について図面を参照しながら説明する。図１
２は、従来のプッシュプル型出力回路を用いた入出力イ
ンタフェースシステムの構成を示すブロック図である。
【０００４】図１２を参照して、入出力インタフェース
システムは、半導体装置ＩＣ１０１およびＩＣ１１１
を、伝送線路Ｔ１０１を含む。半導体装置ＩＣ１０１
は、内部回路ＩＳ１０１、出力回路ＯＰ１０１を含む。
出力回路ＯＰ１０１は、ＰＭＯＳトランジスタＱ１０
１、ＮＭＯＳトランジスタＱ１０２を含む。半導体装置
ＩＣ１１１は、抵抗Ｒ１０１、入力回路ＩＰ１０１、内
部回路ＩＳ１１１を含む。入力回路ＩＰ１０１は、コン
パレータＣＰ１０１を含む。
【０００５】プッシュプル型の出力回路ＯＰ１０１は、
プルアップ用のＰＭＯＳトランジスタＱ１０１およびプ
ルダウン用のＮＭＯＳトランジスタＱ１０２により構成
される。ＰＭＯＳトランジスタＱ１０１およびＮＭＯＳ
トランジスタＱ１０２のゲートには、内部回路ＩＳ１０
１から出力される信号を受ける。出力回路ＯＰ１０１
は、入力した信号に応じて、ハイレベルまたはローレベ
ルの出力信号を伝送線路Ｔ１０１へ出力する。このと
き、出力される信号は、ＰＭＯＳトランジスタＱ１０１
およびＮＭＯＳトランジスタＱ１０２により駆動される
信号である。
【０００６】一方、入力回路ＩＰ１０１は、コンパレー
タＣＰ１０１により構成される。伝送線路Ｔ１０１を介
して入力された信号は、コンパレータＣＰ１０１に入力
される。コンパレータＣＰ１０１は、入力ノードＮ１０
１の電位と基準電位Ｖｒｅｆの電位とを比較し、比較し
た結果に応じて出力信号を内部回路ＩＳ１１１へ出力す
る。ここで、入力ノードＮ１０１には、終端抵抗Ｒ１０
１が接続され、終端抵抗１０１の他端は所定の終端電位
ＶＴＴに接続されており、入力ノードＮ１０１の電位が
終端電位ＶＴＴに終端される。したがって、伝送線路Ｔ
１０１の特性インピーダンスと終端抵抗Ｒ１０１のイン
ピーダンスとの整合が取られている。上記の構成によ
り、半導体装置ＩＣ１０１の出力回路ＯＰ１０１から伝
送線路Ｔ１０１を介して半導体装置ＩＣ１１１へ信号が
伝送される。
【０００７】次に、従来のオープン・ドレイン型出力回
路について説明する。図１３は、従来のオープン・ドレ
イン型出力回路を用いた入出力インタフェースシステム
の構成を示すブロック図である。図１３に示す入出力イ
ンタフェースシステムと図１２に示す入出力インタフェ
ースシステムとで異なる点は、出力回路ＯＰ１０１が出
力回路ＯＰ１０２に変更された点であり、その他の点は
同様であるので以下詳細な説明を省略する。
【０００８】図１３を参照して、半導体装置ＩＣ１０２
は、内部回路ＩＳ１０１、出力回路ＯＰ１０２を含む。
出力回路ＯＰ１０２は、ＮＭＯＳトランジスタＱ１０３
を含む。
【０００９】オープン・ドレイン型出力回路ＯＰ１０２
は、プルダウン用のＮＭＯＳトランジスタＱ１０３から
構成される。ＮＭＯＳトランジスタＱ１３１のゲート
は、内部回路ＩＳ１０１から出力される信号を受ける。
ＮＭＯＳトランジスタＱ１０３は、入力した信号に応じ
て、ローレベルの出力信号を出力する。一方、ハイレベ
ルの出力に関しては、ＮＭＯＳトランジスタＱ１０３の
駆動力を弱め、終端電位ＶＴＴを基準電位Ｖｒｅｆより
も高く設定することにより、ハイレベルの信号が伝送さ
れる。上記の動作により、半導体装置ＩＣ１０２の出力
回路ＯＰ１０２から伝送線路Ｔ１０１を介して半導体装
置ＩＣ１１１へ信号が伝送される。
【００１０】次に、ＧＴＬ規格の入出力インタフェース
システムについて説明する。図１４は、従来のＧＴＬ規
格の入出力インタフェースシステムの構成を示すブロッ
ク図である。
【００１１】図１４を参照して、入出力インタフェース
システムは、半導体装置ＩＣ１０３およびＩＣ１１２、
伝送線路Ｔ１０１を含む。半導体装置ＩＣ１０３は、内
部回路ＩＳ１０１、出力回路ＯＰ１０３、終端抵抗Ｒ１
０２を含む。出力回路ＯＰ１０３は、インバータＧ１０
１、Ｇ１０２、ＰＭＯＳトランジスタＱ１０４、ＮＭＯ
ＳトランジスタＱ１０５〜Ｑ１０８を含む。半導体装置
ＩＣ１１２は、内部回路ＩＳ１１１、入力回路ＩＰ１０
２を含む。入力回路ＩＰ１０２は、ＰＭＯＳトランジス
タＱ１１１〜Ｑ１１３、ＮＭＯＳトランジスタＱ１１
４、Ｑ１１５を含む。
【００１２】ＧＴＬ規格の出力回路ＯＰ１０３は、オー
プン・ドレイン型回路で構成されており、ターンオフ時
の波形歪みを緩和するため、ＮＭＯＳトランジスタＱ１
０６およびＱ１０７は、ＮＭＯＳトランジスタＱ１０８
を徐々にオフにする。また、出力ノードＮ１１１は、終
端抵抗Ｒ１０２を介して終端電位ＶＴＴに終端されてい
る。したがって、伝送線路Ｔ１０１の特性インピーダン
スと終端抵抗Ｒ１０２のインピーダンスとの整合が取れ
るように構成されている。ＮＭＯＳトランジスタＱ１０
８によりローレベルの信号が出力され、ハイレベルの出
力に関しては、ＮＭＯＳトランジスタＱ１０８の駆動力
を弱め、終端電位ＶＴＴを基準電位Ｖｒｅｆよりも高く
設定することにより、ハイレベルの信号が発生される。
【００１３】一方、入力回路ＩＰ１０２は、ＰＭＯＳト
ランジスタＱ１１１〜Ｑ１１３、ＮＭＯＳトランジスタ
Ｑ１１４およびＱ１１５からなる差動増幅回路によって
構成されている。入力回路ＩＰ１０２は、入力ノードＮ
１１２の電位と基準電位Ｖｒｅｆとを比較し、比較結果
を内部回路ＩＳ１１１へ出力する。上記の動作により、
ＩＣ１０３から伝送線路Ｔ１０１を介して半導体装置Ｉ
Ｃ１１２へ信号が伝送される。
【００１４】次に、ＣＴＴ規格の入出力インタフェース
システムについて説明する。図１５は、ＣＴＴ規格の入
出力インタフェースシステムの構成を示すブロック図で
ある。
【００１５】図１５を参照して、入出力インタフェース
システムは、半導体装置ＩＣ１０４およびＩＣ１１３、
伝送線路Ｔ１を含む。半導体装置ＩＣ１０４は、内部回
路ＩＳ１０２、出力回路ＯＰ１０４を含む。出力回路Ｏ
Ｐ１０４は、制御論理回路ＣＬ、コンパレータＣＰ１０
２、ＰＭＯＳトランジスタＱ１２１、Ｑ１２２、ＮＭＯ
ＳトランジスタＱ１２３、Ｑ１２４を含む。半導体装置
ＩＣ１１３は、内部回路ＩＳ１１１、入力回路ＩＰ１０
３、終端抵抗Ｒ１０３を含む。入力回路ＩＰ１０３は、
コンパレータＣＰ１０３を含む。
【００１６】ＣＴＴ規格の出力回路ＯＰ１０４は、２組
の出力ドライバにより構成されている。これらのドライ
バを同時に動作させ、出力がハイレベル／ローレベルの
基準電位を超えた後、コンパレータＣＰ１０２の出力を
制御論理回路ＣＬへフィードバックし、制御論理回路Ｃ
Ｌに接続された出力ドライバをカットオフさせるように
制御されている。半導体装置ＩＣ１１３に関しては、図
１２に示す半導体装置ＩＣ１１１と同様に動作する。上
記の動作により、半導体装置ＩＣ１０４から伝送線路Ｔ
１を介して半導体装置ＩＣ１１３へ信号が伝送される。
【００１７】
【発明が解決しようとする課題】上記の各従来例では、
いずれのインタフェース規格においても電圧変化により
信号を伝送していた。したがって、ボード配線のトータ
ル容量が大きい場合、その容量を充電または放電する必
要がある。この結果、信号伝送のために大電流を流す出
力バッファが必要となり、かつ、ボード配線容量が充放
電されるため、入出力インタフェースに用いられる入力
回路および出力回路の消費電流が大きくなるという問題
点があった。また、出力回路の出力インピーダンスと伝
送線路の特性インピーダンス、および伝送線路の特性イ
ンピーダンスと入力回路の入力インピーダンスとの不整
合により、信号に反射が生じ、高速に信号を伝送するこ
とができないという問題点もあった。
【００１８】上記の電圧モードによる入出力インタフェ
ースシステム以外に、電流モードによる入出力インタフ
ェースシステムがある。電流モードのインタフェースと
しては、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）インタフェースが知られている。たとえば、
Ｔｏｍｏａｋｉ ＫＡＷＡＭＵＲＡ氏（ＮＴＴ ＬＳＩ
Ｌａｂ．）によって発表された論文“Ａｎ Ｅｘｔｒ
ｅｍｅｌｙ Ｌｏｗ−ｐｏｗｅｒ Ｂｐｏｌａｒ Ｃｕ
ｒｒｅｎｔ−ｍｏｄｅ Ｉ／Ｏ Ｃｉｒｃｕｉｔ ｆｏ
ｒ Ｍｕｌｔｉ−Ｇｂｉｔ／ｓ Ｉｎｔｅｒｆａｃｅ
ｓ”（１９９４Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶｌＳＩ
Ｃｉｒｃｕｉｔｓ Ｄｉｇｉｔａｌ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ）がある。上記の論文では、バ
イポーラ・トランジスタを用いた電流モードのインタフ
ェース回路が開示されている。この回路の出力回路は、
相補のバイポーラ・トランジスタによって構成されるカ
レント・スイッチ・ドライバで構成され、入力回路は、
コモン・ベース・バイポーラトランジスタで差動電流を
受ける構成となっている。
【００１９】上記の出力回路および入力回路を用いた場
合以下の問題点がある。まず、バイポーラ・トランジス
タを用いた場合、プロセス的に高価になる。また、バイ
アス電流を必要とするため、低消費電力化には向かな
い。さらに、上記の出力回路および入力回路はバイポー
ラ・トランジスタの特性を利用した回路であるので、Ｍ
ＯＳトランジスタへの置換は容易に行なうことはできな
い。さらに、上記の出力回路および入力回路は、ＥＣＬ
インタフェースとのコンパティビリティを考慮した回路
であるので、一般的な半導体記憶装置用のインタフェー
スへの置換は難しい。以上のような問題点があった。
【００２０】また、他の電流モードのＥＣＬインタフェ
ースとしては、特開平４−２０７２２３号公報に開示さ
れる出力回路、特開平４−２０７２２４号公報に開示さ
れる出力回路、特開昭６２−５３５１８号公報に開示さ
れる集積回路用出力バッファ回路がある。これらの各公
報に開示された回路は、ＭＯＳトランジスタを用いたＥ
ＣＬインタフェース用の回路である。上記の各回路は、
ＥＣＬインタフェースとのコンパティビリティを考慮し
た回路であるので、一般的なデバイス（超高速デバイス
等以外のデバイス）の使用環境とは異なるため、一般的
な半導体記憶装置用のインタフェースへの適用が難しい
という問題点があった。
【００２１】また、電流センス回路としては、たとえ
ば、Ｅｖｅｒｔ Ｓｅｅｖｉｎｃｋ（Ｓｅｎｉｏｒ Ｍ
ｅｍｂｅｒ，ＩＥＥＥ），Ｐｅｔｒｕｓ Ｊ． ｖａｎ
Ｂｅｒｓ，ａｎｄ Ｈａｎｓ Ｏｎｔｒｏｐ氏によっ
て発表された論文“Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｔｅｃ
ｈｎｉｑｕｅｓ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＶＬ
ＳＩ Ｃｉｒｃｕｉｔｓ ｗｉｔｈ ａｐｐｌｉｃａｔ
ｉｏｎ ｔｏ Ｃｕｒｒｅｎｔ Ｓｅｎｓｅ Ａｍｐｌ
ｉｆｉｅｒ ｆｏｒ ＣＭＯＳ ＳＲＡＭ’ｓ”（ＩＥ
ＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ，ＶＯＬ．２６，ＮＯ．４，ＡＰＲ
ＩＬ １９９１）に開示された回路がある。この回路
は、メモリ・セル・アレイのデータを検知するとともに
増幅するために使用される。実際には、数十μＡから数
百μＡの電流を検知し、電流を電圧に変換して数百ｍＶ
の電圧差に変換するために使用される。この回路は、メ
モリ・セル・アレイに接続されたビット線に比較的大き
な容量がついた場合に有効である。しかしながら、この
回路は、メモリ・セル・アレイのデータ検出用に使用さ
れるものであり、上記に述べた入出力インタフェースへ
の適用は困難であった。
【００２２】本発明の目的は、高速にデータを転送する
ことができるとともに、消費電力を低く抑えることがで
きる入力回路、出力回路、およびこれらを用いた入出力
インタフェースシステムを提供することである。
【００２３】本発明のさらに他の目的は、一般的な半導
体記憶装置に適した入力回路、出力回路、および入出力
インタフェースシステムを提供することである。
【００２４】
【課題を解決するための手段】請求項１記載の出力回路
は、互いに相補な第１および第２相補電流信号を伝送路
を介して電流モードで外部へ伝送する出力回路であっ
て、互いに相補な第１および第２相補論理信号を受ける
入力端と、入力端へ入力された第１および第２相補論理
信号の電位に応じて、第１および第２相補電流信号を電
流モードで外部へ出力する出力手段を含む。
【００２５】請求項２記載の出力回路は、請求項１記載
の出力回路の構成に加え、出力手段の終端に接続され、
所定の終端電位を受ける抵抗手段をさらに含む。
【００２６】請求項３記載の出力回路は、請求項２記載
の出力回路の構成に加え、抵抗手段は、一端が終端電位
を受ける第１および第２抵抗を含み、出力手段は、電流
源と、第１相補論理信号を受けるゲートを有し、一端が
第１抵抗に接続され、他端が電流源と接続される第１Ｎ
ＭＯＳトランジスタと、第２相補論理信号を受けるゲー
トを有し、一端が第２抵抗に接続され、他端が電流源と
接続される第２ＮＭＯＳトランジスタとを含む。
【００２７】請求項４記載の出力回路は、請求項１記載
の出力回路の構成に加え、出力手段は、第１相補論理信
号を受けるゲートを有し、一端に接地電位を受ける第１
プルダウン用ＮＭＯＳトランジスタと、第２相補論理信
号を受けるゲートを有し、一端に接地電位を受ける第２
プルダウン用ＮＭＯＳトランジスタとを含む。
【００２８】請求項５記載の出力回路は、請求項１記載
の出力回路の構成に加え、出力手段は、第１相補論理信
号を受けるゲートを有し、一端に電源電圧を受ける第１
プルアップ用ＰＭＯＳトランジスタと、第２相補論理信
号を受けるゲートを有し、一端に電源電圧を受ける第２
プルアップ用ＰＭＯＳトランジスタとを含む。
【００２９】請求項６記載の入力回路は、外部から伝送
路を介して電流モードで伝送される互いに相補な第１お
よび第２相補電流信号を受ける入力回路であって、第１
および第２相補電流信号を受ける入力端と、入力端へ入
力された第１および第２相補電流信号の電流変化を電圧
変化へ変換し、第１および第２相補電流信号の電流に応
じた互いに相補な第１および第２相補電圧信号を電圧モ
ードで内部に出力する変換手段を含む。
【００３０】請求項７記載の入力回路は、請求項６記載
の入力回路の構成に加え、変換手段は、第１および第２
相補電流信号の電流を差動し、電流変化を電圧変化へ変
換するカレントコンベイ回路を含む。
【００３１】請求項８記載の入力回路は、請求項７記載
の入力回路の構成に加え、カレントコンベイ回路は、一
端に第１相補電流信号を受け、他端に電源電圧を受ける
第１負荷と、一端が第１負荷の一端と接続される第１Ｐ
ＭＯＳトランジスタと、一端が第１ＰＭＯＳトランジス
タの他端と接続され、接地電位を受けるゲートを有する
第２ＰＭＯＳトランジスタと、一端が第２ＰＭＯＳトラ
ンジスタの他端と接続され、他端に接地電位を受ける第
２負荷と、一端に第２相補電流信号を受け、他端に電源
電圧を受ける第３負荷と、一端が第１負荷の一端と接続
され、他端が第１ＰＭＯＳトランジスタのゲートと接続
され、第１および第２ＰＭＯＳトランジスタの接続点の
電位を受けるゲートを有する第３ＰＭＯＳトランジスタ
と、一端が第３ＰＭＯＳトランジスタの他端および第１
ＰＭＯＳトランジスタのゲートと接続され、接地電位を
受けるゲートを有する第４ＰＭＯＳトランジスタと、一
端が第４ＰＭＯＳトランジスタの他端と接続され、他端
に接地電位を受ける第４負荷とを含み、第２ＰＭＯＳト
ランジスタと第２負荷との接続点から第１相補電圧信号
が出力され、第４ＰＭＯＳトランジスタと第４負荷との
接続点から第２相補電圧信号が出力される。
【００３２】請求項９記載の入力回路は、請求項７記載
の入力回路の構成に加え、カレントコンベイ回路は、一
端に第１相補電流信号を受け、他端に接地電位を受ける
第１負荷と、一端が第１負荷の一端と接続される第１Ｎ
ＭＯＳトランジスタと、一端が第１ＮＭＯＳトランジス
タの他端と接続され、電源電圧を受けるゲートを有する
第２ＮＭＯＳトランジスタと、一端が第２ＮＭＯＳトラ
ンジスタの他端と接続され、他端に電源電圧を受ける第
２負荷と、一端に第２相補電流信号を受け、他端に接地
電位を受ける第３負荷と、一端が第１負荷の一端と接続
され、他端が第１ＮＭＯＳトランジスタのゲートと接続
され、第１および第２ＮＭＯＳトランジスタの接続点の
電位を受けるゲートを有する第３ＮＭＯＳトランジスタ
と、一端が第３ＮＭＯＳトランジスタの他端および第１
ＮＭＯＳトランジスタのゲートと接続され、電源電圧を
受けるゲートを有する第４ＮＭＯＳトランジスタと、一
端が第４ＮＭＯＳトランジスタの他端と接続され、他端
に電源電圧を受ける第４負荷とを含み、第２ＮＭＯＳト
ランジスタと第２負荷との接続点から第１相補電圧信号
が出力され、第４ＮＭＯＳトランジスタと第４負荷との
接続点から第２相補電圧信号が出力される。
【００３３】請求項１０記載の入力回路は、請求項６記
載の入力回路の構成に加え、入力端は、第１相補電圧信
号を受ける第１入力端と、第２相補電圧信号を受ける第
２入力端とを含み、入力回路は、一端が第１入力端と接
続され、他端に所定の終端電位を受ける第１終端抵抗
と、一端が第２入力端と接続され、他端に所定の終端電
位を受ける第２終端抵抗とをさらに含む。
【００３４】請求項１１記載の入力回路は、外部から伝
送路を介して電流モードで伝送される電流信号を受ける
入力回路であって、電流信号の電位と所定の基準電位と
を比較する比較手段と、比較手段による比較結果に応じ
て、電流信号の電流に応じた電圧信号を電圧モードで内
部に出力する出力手段とを含む。
【００３５】請求項１２記載の入力回路は、請求項１１
記載の入力回路の構成に加え、比較手段は、負側入力端
子に電流信号を受け、正側入力端子に基準電圧を受ける
コンパレータを含み、出力手段は、コンパレータの出力
信号を受けるゲートを有し、一端に電流信号を受けるＮ
ＭＯＳトランジスタと、一端がＮＭＯＳトランジスタの
他端と接続され、他端に電源電圧を受ける負荷とを含
み、ＮＭＯＳトランジスタと負荷との接続点から電圧信
号が出力される。
【００３６】請求項１３記載の入力回路は、請求項１１
記載の入力回路の構成に加え、比較手段は、正側入力端
子に電流信号を受け、負側入力端子に基準電位を受ける
コンパレータを含み、出力手段は、コンパレータの出力
信号を受けるゲートを有し、一端に電流信号を受け、他
端に電源電圧を受ける第１ＰＭＯＳトランジスタと、コ
ンパレータの出力信号を受けるゲートを有し、一端に電
源電圧を受ける第２ＰＭＯＳトランジスタと、一端が第
２ＰＭＯＳトランジスタの他端と接続され、他端に接地
電位を受ける負荷とを含み、第２ＰＭＯＳトランジスタ
と負荷との接続点から電圧信号が出力される。
【００３７】請求項１４記載の入力回路は、請求項１１
記載の入力回路の構成に加え、比較手段は、一端に電流
信号を受ける第１ＮＭＯＳトランジスタと、一端および
ゲートが第１ＮＭＯＳトランジスタの他端と接続され、
他端に電源電圧を受ける第１ＰＭＯＳトランジスタと、
一端に基準電位を受け、他端およびゲートが第１ＮＭＯ
Ｓトランジスタのゲートと接続される第２ＮＭＯＳトラ
ンジスタと、一端が第２ＮＭＯＳトランジスタの他端お
よびゲートと接続され、他端に電源電圧を受け、第１Ｐ
ＭＯＳトランジスタのゲートおよび第１ＮＭＯＳトラン
ジスタと第１ＰＭＯＳトランジスタとの接続点と接続さ
れるゲートを有する第１ＰＭＯＳトランジスタとを含
み、出力手段は、第２ＰＭＯＳトランジスタのゲートと
接続されるゲートを有し、一端に電源電圧を受ける第３
ＰＭＯＳトランジスタと、一端が第３ＰＭＯＳトランジ
スタの他端と接続され、他端に接地電位を受ける負荷と
を含み、第３ＰＭＯＳトランジスタと負荷との接続点か
ら電圧信号が出力される。
【００３８】請求項１５記載の入力回路は、請求項１１
記載の入力回路の構成に加え、比較手段は、一端に電流
信号を受ける第１ＰＭＯＳトランジスタと、一端が第１
ＰＭＯＳトランジスタの他端と接続され、他端に接地電
位を受ける第１ＮＭＯＳトランジスタと、一端が第１Ｐ
ＭＯＳトランジスタのゲートと接続され、他端が基準電
位を受ける抵抗と、一端が抵抗の一端および第１ＰＭＯ
Ｓトランジスタのゲートと接続され、第１ＰＭＯＳトラ
ンジスタと第１ＮＭＯＳトランジスタとの接続点と接続
されるゲートを有する第２ＰＭＯＳトランジスタと、一
端が第２ＰＭＯＳトランジスタの他端と接続され、他端
に接地電位を受け、第２ＰＭＯＳトランジスタの他端お
よび第１ＮＭＯＳトランジスタのゲートと接続されるゲ
ートを有する第２ＮＭＯＳトランジスタとを含み、出力
手段は、第２ＮＭＯＳトランジスタのゲート接続される
ゲートを有し、他端に接地電位を受ける第３ＮＭＯＳト
ランジスタと、一端が第３ＮＭＯＳトランジスタの他端
と接続され、他端に電源電圧を受ける負荷とを含み、第
３ＮＭＯＳトランジスタと負荷との接続点から電圧信号
が出力される。
【００３９】請求項１６記載の入出力インタフェースシ
ステムは、出力用半導体装置から入力用半導体装置へ伝
送路を介して電流モードで互いに相補な第１および第２
相補電流信号を電流モードで伝送する入出力インタフェ
ースシステムであって、出力用半導体装置は、第１およ
び第２相補電流信号を電流モードで伝送路へ出力する出
力回路を含み、入力用半導体装置は、伝送路を介して入
力した第１および第２相補電流信号の電流変化を電圧変
化へ変換し、第１および第２相補電流信号の電流に応じ
た互いに相補な第１および第２相補電圧信号を電圧モー
ドで内部に出力する入力回路を含む。
【００４０】請求項１７記載の入出力インタフェースシ
ステムは、請求項１６記載の入出力インタフェースシス
テムの構成に加え、入力用半導体装置は、第１相補電圧
信号を受ける第１入力端と、第２相補電流信号を受ける
第２入力端と、一端が第１入力端と接続され、他端に所
定の終端電位を受ける第１終端抵抗と、一端が第２入力
端と接続され、他端に所定の終端電位を受ける第２終端
抵抗とをさらに含む。
【００４１】請求項１８記載の入出力インタフェースシ
ステムは、出力用半導体装置から入力用半導体装置へ伝
送路を介して電流モードで電流信号を伝送する入出力イ
ンタフェースシステムであって、出力用半導体装置は、
ＭＯＳトランジスタから構成され、電流信号を電流モー
ドで伝送路へ出力する出力回路を含み、入力用半導体装
置は、伝送路を介して入力した電流信号の電流変化を電
圧変化へ変換し、電流信号の電圧に応じた電圧信号を電
圧モードで内部に出力する入力回路を含む。
【００４２】
【作用】請求項１ないし請求項５記載の出力回路におい
ては、互いに相補な第１および第２相補論理信号に応じ
た第１および第２相補電流信号を電流モードで外部へ出
力することができる。
【００４３】請求項６ないし請求項１０記載の入力回路
においては、電流モードで伝送される互いに相補な第１
および第２相補電流信号の電流変化を電圧変化へ変換
し、第１および第２相補電流信号の電流に応じた互いに
相補な第１および第２相補電圧信号を電圧モードで内部
に出力することができる。
【００４４】請求項１１ないし請求項１５記載の入力回
路においては、電流モードで伝送された電流信号の電位
と所定の基準電位とを比較し、比較結果に応じて電流信
号の電流に応じた電圧信号を電圧モードで内部に出力す
ることができる。
【００４５】請求項１６および請求項１７記載の入出力
インタフェースシステムにおいては、出力用半導体装置
から第１および第２相補電流信号を電流モードで伝送路
へ出力することができ、入力用半導体装置は、入力した
第１および第２相補電流信号の電流変化を電圧変化へ変
換し、第１および第２相補電流信号の電流に応じた互い
に相補な第１および第２相補電流信号を電圧モードで内
部に出力することができる。
【００４６】請求項１８記載の入出力インタフェースシ
ステムにおいては、出力用半導体装置のＭＯＳトランジ
スタから構成された出力手段から電流信号を電流モード
で伝送路へ出力することができ、入力用半導体装置は、
入力した電流信号の電流変化を電圧変化へ変換し、電流
信号の電流に応じた電圧信号を電圧モードで内部に出力
することができる。
【００４７】
【実施例】以下、本発明の各実施例を図面参照しながら
説明する。図１は、本発明の第１の実施例の入出力イン
タフェースシステムの構成を示すブロック図である。
【００４８】図１を参照して、入出力インタフェースシ
ステムは、半導体装置ＩＣ１およびＩＣ１１、伝送線路
Ｔ１、Ｔ２を含む。本実施例では、半導体装置ＩＣ１か
ら伝送線路Ｔ１およびＴ２を介して電流モードで互いに
相補な相補電流信号が半導体装置ＩＣ１１へ伝送され
る。半導体装置ＩＣ１としては、ダイナミックランダム
アクセスメモリ、シンクロナスダイナミックランダムア
クセスメモリ、スタティックランダムアクセスメモリ等
の一般的な半導体記憶装置が用いられる。半導体装置Ｉ
Ｃ１１としては、マイクロプロセッサ等の演算処理装置
が用いられる。また、逆に、半導体装置ＩＣ１として演
算処理装置を用い、半導体装置ＩＣ１１として一般的な
半導体記憶装置を用いてもよい。さらに、半導体装置Ｉ
Ｃ１およびＩＣ１１ともに一般的な半導体記憶装置を用
いてもよいし、演算処理装置を用いてもよい。以下の各
実施例でも同様である。
【００４９】半導体装置ＩＣ１は、内部回路ＩＳ１、出
力回路ＯＰ１を含む。内部回路ＩＳ１から出力回路ＯＰ
１へ互いに相補な内部データ信号である相補論理信号Ｄ
Ｔ、／ＤＴが出力回路ＯＰ１へ入力される。
【００５０】出力回路ＯＰ１は、終端抵抗Ｒ１、Ｒ２、
ＮＭＯＳトランジスタＱ１Ｑ２、電流源Ｉ１を含む。終
端抵抗Ｒ１の一端には所定の終端電位ＶＴＴが供給され
る。終端抵抗Ｒ１の他端はＮＭＯＳトランジスタＱ１の
一端と接続される。ＮＭＯＳトランジスタＱ１のゲート
には相補論理信号ＤＴが供給される。ＮＭＯＳトランジ
スタＱ１の他端は電流源Ｉ１の一端と接続される。電流
源Ｉ１の他端には接地電位が供給される。終端抵抗Ｒ２
の一端には終端電位ＶＴＴが供給される。終端抵抗Ｒ２
の他端はＮＭＯＳトランジスタＱ２の一端と接続され
る。ＮＭＯＳトランジスタＱ２のゲートには相補論理信
号／ＤＴが供給される。ＮＭＯＳトランジスタＱ２の他
端は電流源Ｉ１の一端と接続される。終端抵抗Ｒ１とＮ
ＭＯＳトランジスタＱ１との接続点であるノードＮ１は
伝送線路Ｔ１と接続される。終端抵抗Ｒ２とＮＭＯＳト
ランジスタＱ２との接続点であるノードＮ２は伝送線路
Ｔ２と接続される。
【００５１】上記のように、ＮＭＯＳトランジスタＱ１
およびＱ２と電流源Ｉ１とにより差動型のデータ出力回
路が構成される。したがって、内部回路ＩＳ１から出力
された相補論理信号ＤＴ、／ＤＴに応じて、ノードＮ
１、Ｎ２から互いに相補な相補電流信号ＩＯ、／ＩＯが
伝送線路Ｔ１、Ｔ２へそれぞれ出力される。なお、終端
抵抗Ｒ１およびＲ２は、図１に示すように、半導体装置
ＩＣ１の内部に予め設けてもよいし、半導体装置ＩＣ１
の外部において接続してもよい。
【００５２】半導体装置ＩＣ１１は、内部回路ＩＳ１
１、入力回路ＩＰ１を含む。入力回路ＩＰ１は、負荷Ｌ
１〜Ｌ４、ＰＭＯＳトランジスタＱ１１〜Ｑ１４を含
む。負荷Ｌ１の一端には電源電圧ＶＣＣが供給される。
負荷Ｌ１の他端のノードＮ１１には、伝送線路Ｔ１およ
びＰＭＯＳトランジスタＱ１１の一端が接続される。Ｐ
ＭＯＳトランジスタＱ１１の他端はＰＭＯＳトランジス
タＱ１３の一端と接続される。ＰＭＯＳトランジスタＱ
１３の他端であるノードＮ１６は負荷Ｌ３の一端および
内部回路ＩＳ１１と接続される。ＰＭＯＳトランジスタ
Ｑ１３のゲートはノードＮ１５を介して接地電位を供給
される。負荷Ｌ３の他端には接地電位が供給される。負
荷Ｌ２の一端には電源電圧ＶＣＣが供給される。負荷Ｌ
２の他端であるノードＮ１２は、伝送線路Ｔ２およびＰ
ＭＯＳトランジスタＱ１２の一端と接続される。ＰＭＯ
ＳトランジスタＱ１２のゲートはＰＭＯＳトランジスタ
Ｑ１１およびＱ１３の接続点であるノードＮ１３と接続
される。ＰＭＯＳトランジスタＱ１２の他端はＰＭＯＳ
トランジスタＱ１４の一端と接続される。ＰＭＯＳトラ
ンジスタＱ１２およびＱ１４の接続点であるノードＮ１
４はＰＭＯＳトランジスタＱ１１のゲートと接続され
る。ＰＭＯＳトランジスタＱ１４のゲートはノードＮ１
５を介して接地電位が供給される。ＰＭＯＳトランジス
タＱ１４の他端であるノードＮ１５は負荷Ｌ４の一端お
よび内部回路ＩＳ１１と接続される。負荷Ｌ４の他端に
は接地電位が供給される。
【００５３】上記のように、２つのＰＭＯＳトランジス
タＱ１１およびＱ１２をクロスカップル型に接続し、そ
れらのドレイン端子にＰＭＯＳトランジスタＱ１３およ
びＱ１４をそれぞれ接続することにより、カレント・コ
ンベイ回路が構成される。したがって、伝送線路Ｔ１お
よびＴ２から相補電流信号ＩＯ、／ＩＯがノードＮ１
１、Ｎ１２に供給される。相補電流信号ＩＯ、／ＩＯが
逆方向の電流であるいわゆる差動モードの場合、入力回
路ＩＰ１の入力インピーダンスは小さくなる。逆に、同
一の大きさで同一方向の電流が入力されるコモンモード
の場合、入力インピーダンスは大きくなる。なお、上記
のカレントコンベイ回路を構成するＰＭＯＳトランジス
タＱ１１〜Ｑ１４のサイズ（たとえば、ゲート長および
ゲート幅と）を同じにし、また、ＰＭＯＳトランジスタ
Ｑ１１〜Ｑ１４を飽和領域で動作させることにより、ト
ランジスタ特性を一致させることができる。このため、
ＰＭＯＳトランジスタＱ１１〜Ｑ１４の駆動能力を同一
にすることができ、カレントコンベイ回路を有効的に動
作させることが可能となる。
【００５４】上記の構成の場合、ＰＭＯＳトランジスタ
Ｑ１１およびＱ１３は直列に接続され、ノードＮ１３に
接続されて電流を流す他のデバイスがないため、ＰＭＯ
ＳトランジスタＱ１１およびＱ１３を流れる電流は等し
くなる。また、上記のようにＰＭＯＳトランジスタＱ１
１およびＱ１３は飽和領域で動作しているので、等しい
電流が流れる場合ソース・ゲート間に印加される電圧が
等しくなる。つまり、ＰＭＯＳトランジスタＱ１１の電
圧Ｖ１とＰＭＯＳトランジスタＱ１３の電圧Ｖ３とは等
しくなる。
【００５５】また、上記と同様に、トランジスタＱ１２
およびＱ１４に流れる電流も等しくなるので、ＰＭＯＳ
トランジスタＱ１２の電圧Ｖ２およびＰＭＯＳトランジ
スタＱ１４の電圧Ｖ４とが等しくなる。この結果、Ｖ１
＋Ｖ４＝Ｖ２＋Ｖ３となり、ノードＮ１１とノードＮ１
６との間の電圧と、ノードＮ１２とノードＮ１７との間
の電圧が等しくなる。これは、入力回路ＩＰ１のノード
Ｎ１１とノードＮ１２との電位レベルが等しく、電位の
振幅がないことを示している。この結果、入力回路ＩＰ
１は、電位振幅を受けず、電流の差を受けることにより
信号を受けることができる。
【００５６】したがって、入力された相補電流信号Ｉ
Ｏ、／ＩＯの電流差により、カレントコンベア回路へ流
れる電流値が変化し、負荷Ｌ３およびＬ４に流れ込んだ
電流によりノードＮ１６およびノードＮ１７に電位振幅
が現れる。この電位振幅が互いに相補な相補電圧信号Ｖ
Ｏ、／ＶＯとして内部回路ＩＳ１１へ出力される。
【００５７】上記の動作により、相補電流信号ＩＯ、／
ＩＯの電流変化が相補電圧信号ＶＯ、／ＶＯの電圧変化
に変換され、内部回路ＩＳ１１へ入力される。したがっ
て、内部回路ＩＳ１から出力されたデータ信号である相
補論理信号ＤＴ、／ＤＴが出力回路ＯＰ１で相補電流信
号ＩＯ、／ＩＯに変換され、電流モードにより伝送線路
Ｔ１およびＴ２を介して半導体装置ＩＣ１１へ入力され
る。半導体装置ＩＣ１１は、入力した相補電流信号Ｉ
Ｏ、／ＩＯを電圧モードに変換し、相補電圧信号ＶＯ、
／ＶＯを内部回路ＩＳ１１へ出力する。
【００５８】次に、図１に示す入出力インタフェースシ
ステムの信号波形について説明する。図２は、図１に示
す入出力インタフェースシステムの信号波形を示す図で
ある。図２では、電源電圧ＶＣＣを５Ｖとし、終端電位
ＶＤＴを２．８Ｖとした場合の信号波形を示している。
電源電圧および終端電位はこの具体例に限定されるもの
ではなく、他の電圧であってもよい。また、図２では、
相補論理信号ＤＴ、／ＤＴ、および相補電圧信号ＶＯ、
／ＶＯは各信号の電位を示しており、ＮＭＯＳトランジ
スタＱ１およびＱ２、ならびにＰＭＯＳトランジスタＱ
１１およびＱ１２の各信号は、電流値が示されている。
【００５９】図２を参照して、相補論理信号ＤＴ、／Ｄ
Ｔが変化すると、ＰＭＯＳトランジスタＱ１およびＱ２
を流れる電流が変化する。この電流が伝送線路Ｔ１およ
びＴ２を介して入力回路ＩＰ１へ入力され、ＰＭＯＳト
ランジスタＱ１１およびＱ１２の電流が変化する。ＰＭ
ＯＳトランジスタＱ１１およびＱ１２の電流が変化する
と、相補電圧信号ＶＯ、／ＶＯの電位が変化する。した
がって、相補論理信号ＤＴ、／ＤＴの電位変化に応じた
相補電圧信号ＶＯ、／ＶＯが内部回路ＩＳ１１へ入力さ
れる。また、上記一連の過程で、ノードＮ１、Ｎ２、Ｎ
１１、およびＮ１２の電位はほぼ一定の電位となってい
る。
【００６０】以上の動作により、半導体装置ＩＣ１から
半導体装置ＩＣ１１へ電流モードで相補電流信号が伝送
され、かつ相補電流信号ＩＯ、／ＩＯの電位は一定であ
るため、ボード配線容量が充放電されることがなく、低
消費電力で信号を伝送することが可能となる。
【００６１】また、入力回路ＩＰ１は、電圧変化を検知
するのではなく電流差を検知するため、伝送線路Ｔ１お
よびＴ２において信号を振幅させる必要がない。したが
って、出力回路ＯＰ１の駆動能力を小さくすることがで
き、デバイスサイズを小さくすることが可能となる。た
とえば、従来の電圧モードによる出力回路が約１００×
２００μｍ2 の場合、本実施例の出力回路では約１０×
３０μｍ2 にすることができ、約１桁程度デバイス面積
を縮小することが可能となる。
【００６２】また、本実施例では、伝送線路Ｔ１、Ｔ２
の入力回路ＯＰ１側に終端抵抗が接続されていない。伝
送線路Ｔ１、Ｔ２の特性インピーダンスは、一般的に
は、５０Ω、１２０Ω等であるのに対して、入力側の回
路の入力インピーダンスは小さい。したがって、上記の
ように入力回路ＩＰ１側に何も接続せず、入力インピー
ダンスを小さく抑えることにより、入力回路ＩＰ１によ
り決定される定常電位に終端した状態で伝送線路Ｔ１、
Ｔ２を介して信号を受けることになる。この状態では、
入射電圧は振幅せず、電流は出力回路ＯＰ１の出力振幅
の２倍の大きさの振幅となる。
【００６３】以下、終端抵抗が存在しない場合に２倍の
電流差を検知できる理由について説明する。伝送線路の
特性インピーダンスをＺ0 、伝送線路の入射波の電圧を
ｅ1、電流をｉ1 、反射波の電圧をｅ1 ′、電流を
ｉ1 ′、入力側の入力インピーダンスをＲ、入力側の電
圧をｅ2 、電流をｉ2 とすると、 ｅ1 ＋ｅ1 ′＝ｅ2 ＝Ｒｉ2 …（１） ｉ1 −ｉ1 ′＝ｉ2 …（２） ｉ1 ＝ｅ1 ／Ｚ0 …（３） ｉ1 ′＝ｅ1 ′／Ｚ0 …（４） となる。次に、（１）、（３）、（４）式より、 ｅ1 ′＝｛（Ｒ−Ｚ0 ）／（Ｒ＋Ｚ0 ）｝ｅ1 …（５） となる。次に、（５）式を（１）式へ代入すると、 ｅ2 ＝｛２Ｒ／（Ｒ＋Ｚ0 ）｝ｅ1 …（６） となる。次に、（１）、（３）、（６）式より、 ｉ2 ＝２ｉ1 Ｚ0 ／（Ｒ＋Ｚ0 ）…（７） となる。次に、（３）〜（５）式より、 ｉ1 ′＝｛（Ｒ−Ｚ0 ）／（Ｒ＋Ｚ0 ）｝ｉ1 …（８） となる。終端が短絡されている場合、入力インピーダン
スＲは０となり、（５）〜（８）式より、 ｅ1 ′＝−ｅ1 …（９） ｉ1 ′＝−ｉ1 …（１０） ｅ2 ＝０…（１１） ｉ2 ＝２ｉ…（１２） となる。したがって、入力側の電流ｉ2 は、入射波の電
流ｉ1 の２倍となり、入力回路ＩＰ１は、出力回路ＯＰ
１の出力振幅の２倍の電流差で検知でき、微小な信号で
も安定に検出することが可能となる。
【００６４】さらに、本実施例では、出力回路ＯＰ１に
は、終端抵抗Ｒ１、Ｒ２が接続され、終端電位ＶＴＴに
終端されている。入力回路ＩＰ１の入力インピーダンス
は、実際には完全に０Ωではなく、わずかに低い抵抗値
（数Ω以下程度）あるので、わずかではあるが反射波を
生じる。したがって、伝送線路Ｔ１、Ｔ２を介して反射
電圧、反射電流を返すことになる。しかしながら、上記
のように終端抵抗Ｒ１、Ｒ２により、伝送線路Ｔ１、Ｔ
２の特性インピーダンスと出力側のインピーダンスとの
整合が取られているので、再度入力回路ＩＰ１へ反射波
が入力することを防止することが可能となる。したがっ
て、高速に信号を伝送することが可能となる。
【００６５】さらに、終端電位ＶＴＴを適当な電位に設
定することにより、入力回路ＩＰ１の感度のよい領域で
入力回路ＩＰ１を使用することができ、さらに微小な電
流でも安定に検出することが可能となる。
【００６６】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例の入出力インタフ
ェースシステムの構成を示すブロック図である。図３に
示す入出力インタフェースシステムと図１に示す入出力
インタフェースシステムとで異なる点は、ノードＮ１１
およびＮ１２に終端抵抗Ｒ１１、Ｒ１２が付加された点
であり、その他の点は図１に示す入出力インタフェース
システムと同様であるので以下詳細な説明を省略する。
【００６７】図３を参照して、半導体装置ＩＣ１２は、
終端抵抗Ｒ１１、Ｒ１２をさらに含む。終端抵抗Ｒ１１
の一端には終端電位ＶＴＴが供給され、他端はノードＮ
１１と接続される。終端抵抗Ｒ１２も同様にノードＮ１
２と接続される。図３では、終端抵抗Ｒ１１、Ｒ１２を
半導体装置ＩＣ１２の内部に配置しているが、入力回路
ＩＰ１の内部に配置してもよいし、半導体装置ＩＣ１２
の外部に接続してもよい。
【００６８】上記のように、終端抵抗Ｒ１１およびＲ１
２を付加することにより、伝送線路Ｔ１、Ｔ２の特性イ
ンピーダンスと入力側での入力インピーダンスとの整合
を取ることができ、入力側からの反射をなくすことがで
きる。したがって、より高速に信号を伝送することが可
能となる。
【００６９】次に、本発明の第３の実施例の入出力イン
タフェースシステムについて説明する。図４は、本発明
の第３の実施例の入出力インタフェースシステムの構成
を示すブロック図である。図４に示す入出力インタフェ
ースシステムと図３に示す入出力インタフェースシステ
ムとで異なる点は、抵抗Ｒ１３およびＲ１４が付加され
た点であり、その他の点は図３に示す入出力インタフェ
ースシステムと同様であるので以下詳細な説明を省略す
る。
【００７０】図４を参照して、半導体装置ＩＣ１３は、
抵抗Ｒ１３、Ｒ１４をさらに含む。抵抗Ｒ１３は、伝送
線路Ｔ１とノードＮ１１との間に直列に接続される。抵
抗Ｒ１４は、伝送線路Ｔ２とノードＮ１２との間に直列
に接続される。抵抗Ｒ１１およびＲ１２は、入力側の保
護用の抵抗として機能する。したがって、伝送線路Ｔ
１、Ｔ２の特性インピーダンスと抵抗Ｒ１３、Ｒ１４の
インピーダンスを含めた入力側の入力インピーダンスと
の整合を終端抵抗Ｒ１１およびＲ１２により取ることに
より、入力側の入力インピーダンスが大きくなった場合
でも、反射をなくすことが可能となる。したがって、保
護用の抵抗を付加した場合でも、より高速に信号を伝送
することが可能となる。
【００７１】次に、本発明の第４の実施例の入出力イン
タフェースシステムについて説明する。図５は、本発明
の第４の実施例の入出力インタフェースシステムの構成
を示すブロック図である。図５に示す入出力インタフェ
ースシステムと図１に示す入出力インタフェースシステ
ムとで異なる点は、出力回路ＯＰ１が出力回路ＯＰ２に
変更された点であり、その他の点は図１に示す入出力イ
ンタフェースシステムと同様であるので以下詳細な説明
を省略する。
【００７２】図５を参照して、半導体装置ＩＣ２は、内
部回路ＩＳ１、出力回路ＯＰ２を含む。出力回路ＯＰ２
は、ＮＭＯＳトランジスタＱ３、Ｑ４を含む。ＮＭＯＳ
トランジスタＱ３のゲートには、内部回路ＩＳ１から相
補論理信号ＤＴが入力される。ＮＭＯＳトランジスタＱ
３の一端は伝送線路Ｔ１と接続され、他端は接地電位を
受ける。ＮＭＯＳトランジスタＱ４のゲートには内部回
路ＩＳ１から相補論理信号／ＤＴが入力される。ＮＭＯ
ＳトランジスタＱ４の一端は伝送線路Ｔ２と接続され、
他端は接地電位を受ける。
【００７３】上記のように、出力回路ＯＰ２は、プルダ
ウン用のＮＭＯＳトランジスタＱ３、Ｑ４より構成され
る。すなわち、出力回路ＯＰ２は、プルダウン用のトラ
ンジスタのみで構成されるため、回路のサイズを非常に
小さくすることが可能となる。
【００７４】また、出力回路ＯＰ２は、プルダウン用の
トランジスタのみで構成されるため、内部回路ＩＳ１か
ら出力される相補論理信号ＤＴ、／ＤＴのうちハイレベ
ルの信号を受けるＮＭＯＳトランジスタが電流を引抜く
ことになる。一方、半導体装置ＩＣ１１では、プルダウ
ン用のＮＭＯＳトランジスタＱ３、Ｑ４が引抜く電流の
差を受け、入力回路ＩＰ１で差動電流が生じる。したが
って、本実施例の入出力インタフェースシステムでも、
第１の実施例と同様に、伝送線路Ｔ１、Ｔ２上には電圧
振幅は現れず、電流差で信号が伝送される。この結果、
ボード配線に大きな容量がついた場合でもその容量を充
放電する必要がないため、低消費電力で高速に信号を伝
送することが可能となる。
【００７５】次に、本発明の第５の実施例の入出力イン
タフェースシステムについて説明する。図６は、本発明
の第５の実施例の入出力インタフェースシステムの構成
を示すブロック図である。
【００７６】図６を参照して、入出力インタフェースシ
ステムは、半導体装置ＩＣ３、ＩＣ１２、伝送線路Ｔ
１、Ｔ２を含む。半導体装置ＩＣ３は、内部回路ＩＳ
１、出力回路ＯＰ３を含む。出力回路ＯＰ３は、ＰＭＯ
ＳトランジスタＱ５、Ｑ６を含む。半導体装置ＩＣ１２
は、内部回路ＩＳ１１、入力回路ＩＰ２を含む。入力回
路ＩＰ２は、負荷Ｌ５〜Ｌ８、ＮＭＯＳトランジスタＱ
１５〜Ｑ１８を含む。
【００７７】内部回路ＩＳ１から内部データである相補
論理信号ＤＴ、／ＤＴが出力回路ＯＰ３へ出力される。
ＰＭＯＳトランジスタＱ５のゲートには、相補論理信号
ＤＴが入力される。ＰＭＯＳトランジスタＱ５の一端は
電源電圧ＶＣＣを受け、他端は伝送線路Ｔ１と接続され
る。ＰＭＯＳトランジスタＱ６のゲートには、相補論理
信号／ＤＴが入力される。ＰＭＯＳトランジスタＱ６の
一端には電源電圧ＶＣＣが供給され、他端は伝送線路Ｔ
２と接続される。
【００７８】負荷Ｌ７の一端には接地電位が供給され、
他端は、伝送線路Ｔ１およびＮＭＯＳトランジスタＱ１
５の一端と接続される。ＮＭＯＳトランジスタＱ１５の
他端はＮＭＯＳトランジスタＱ１７の一端と接続され
る。ＮＭＯＳトランジスタＱ１７のゲートには、ノード
Ｎ２５を介して電源電圧ＶＣＣが供給される。ＮＭＯＳ
トランジスタＱ１７の他端は負荷Ｌ５の一端および内部
回路ＩＳ１１と接続される。負荷Ｌ５の他端には電源電
圧ＶＣＣが供給される。負荷Ｌ８の一端には接地電位が
供給され、他端は、伝送線路Ｔ２およびＮＭＯＳトラン
ジスタＱ１６と接続される。ＮＭＯＳトランジスタＱ１
６のゲートは、ＮＭＯＳトランジスタＱ１５およびＱ１
７の接続点であるノードＮ２３と接続される。ＮＭＯＳ
トランジスタＱ１６の他端はＮＭＯＳトランジスタＱ１
８の一端と接続される。ＮＭＯＳトランジスタＱ１６お
よびＱ１８の接続点であるノードＮ２４は、ＮＭＯＳト
ランジスタＱ１５のゲートと接続される。ＮＭＯＳトラ
ンジスタＱ１８のゲートはノードＮ２５を介して電源電
圧ＶＣＣを受ける。ＮＭＯＳトランジスタＱ１８の他端
は、負荷Ｌ６の一端および内部回路ＩＳ１１と接続され
る。負荷Ｌ６の他端には、電源電圧ＶＣＣが供給され
る。
【００７９】上記のように、図６に示す入出力インタフ
ェースシステムは、基本的には図５に示す入出力インタ
フェースシステムと同様であるが、各デバイスの極性お
よび接続が逆となっている。すなわち、出力回路ＯＰ３
は、プルアップ用のＰＭＯＳトランジスタＱ５、Ｑ６か
ら構成され、出力回路ＯＰ３の回路サイズは、出力回路
ＯＰ２と同様に小さくすることが可能となる。また、出
力回路ＯＰ３がプルアップ用のトランジスタのみから構
成されているので、内部回路ＩＳ１から出力される相補
論理信号ＤＴ、／ＤＴのうちローレベルの信号を受ける
ＰＭＯＳトランジスタが電流が引抜くことになる。プル
アップ用のＰＭＯＳトランジスタＱ５、Ｑ６の引抜く電
流差を入力回路ＩＰ２が受け、入力回路ＩＰ２に差動電
流が生じる。この結果、本実施例でも、上記の各実施例
と同様に、伝送線路Ｔ１、Ｔ２上には電圧振幅は現れ
ず、電流差で信号が伝送されることになる。したがっ
て、ボード配線に大きな容量がついた場合でもその容量
が充放電されることがないため、低消費電力で高速に信
号を伝送することが可能となる。
【００８０】次に、本発明の第６の実施例の入出力イン
タフェースシステムについて説明する。図７は、本発明
の第６の実施例の入出力インタフェースシステムの構成
を示すブロック図である。
【００８１】図７を参照して、入出力インタフェースシ
ステムは、半導体装置ＩＣ４、ＩＣ１４、伝送線路Ｔ１
を含む。半導体装置ＩＣ４から伝送線路Ｔ１を介して電
流モードで信号がＩＣ１４へ伝送される。すなわち、上
記各実施例は、差動モード出力の例を示したが、以下の
各実施例では、シングルモード出力の例を示している。
【００８２】半導体装置ＩＣ４は、内部回路ＩＳ２、出
力回路ＯＰ４を含む。出力回路ＯＰ４は、ＮＭＯＳトラ
ンジスタＱ７を含む。内部回路ＩＳ２は、内部データで
ある論理信号ＤＴを出力回路ＯＰ４へ出力する。ＮＭＯ
ＳトランジスタＱ７のゲートには、論理信号ＤＴが入力
される。ＮＭＯＳトランジスタＱ７の一端には接地電位
が供給され、他端は伝送線路Ｔ１と接続される。したが
って、出力回路ＯＰ４は、プルダウン用のＮＭＯＳトラ
ンジスタＱ７のみで構成されるため、論理信号ＤＴがハ
イレベルのとき、ＮＭＯＳトランジスタＱ７が電流を強
く引抜くことになる。
【００８３】半導体装置ＩＣ１４は、内部回路ＩＳ１
２、入力回路ＩＰ３を含む。入力回路ＩＰ３は、負荷Ｌ
１１、ＮＭＯＳトランジスタＱ２１、コンパレータＣＰ
１を含む。負荷Ｌ１１の一端には電源電圧ＶＣＣが供給
され、他端は、内部回路およびＮＭＯＳトランジスタＱ
２１の一端と接続される。ＮＭＯＳトランジスタＱ２１
の他端は、伝送線路Ｔ１およびコンパレータＣＰ１の負
側入力端子と接続される。コンパレータＣＰ１の正側入
力端子には、基準電位Ｖｒｅｆが入力される。ＮＭＯＳ
トランジスタＱ２１のゲートには、コンパレータＣＰ１
の出力が入力される。
【００８４】上記の構成により、コンパレータＣＰ１
は、基準電位ＶｒｅｆとノードＮ３１の電位とを比較
し、ＮＭＯＳトランジスタＱ２１のゲート電位を制御す
る。この結果、ノードＮ３１のプルダウン電流が大きい
場合、ＮＭＯＳトランジスタＱ２１の電流駆動力がアッ
プされ、ノードＮ３１の電位降下が抑えられる。逆に、
プルダウン電流が小さい場合には、ＮＭＯＳトランジス
タＱ２１の電流駆動力を抑えて、ノードＮ３１の電位降
下が保たれる。この結果、入力回路ＩＰ３のＮＭＯＳト
ランジスタＱ２１を流れるプルダウン電流により、負荷
Ｌ１１に電流が流れ、ノードＮ３２に出力電位が現れ
る。したがって、ノードＮ３２から電圧信号ＶＯが内部
回路ＩＳ１２へ出力される。
【００８５】上記の動作により、論理信号ＤＴがハイレ
ベルのとき、ＮＭＯＳトランジスタＱ７が電流を強く引
抜くことにより、入力回路ＩＰ３はローレベルのデータ
を検知する。このとき、伝送線路Ｔ２上には、電圧振幅
は現れず、電流変化で電流信号ＩＯが伝送されることに
なる。
【００８６】次に、図７に示す入出力インタフェースシ
ステムの信号波形について説明する。図８は、図７に示
す入出力インタフェースシステムの信号波形を示す図で
ある。図８では、一例として、電源電圧ＶＣＣが５Ｖの
場合を示している。電源電圧ＶＣＣはこの値に限定され
るものではなく、他の値でもよい。また、図８では、論
理信号ＤＴおよび電圧信号ＶＯは、その電位が示されて
おり、ＮＭＯＳトランジスタＱ７およびＱ２１を流れる
信号はその電流値が示されている。
【００８７】まず、論理信号ＤＴの電位が立上がると、
ＮＭＯＳトランジスタＱ７を流れる電流が増加する。次
に、ＮＭＯＳトランジスタＱ７を流れる電流の増加に伴
い、ＮＭＯＳトランジスタＱ２１を流れる電流が増加す
る。これに応じて、電圧信号ＶＯの電位が降下する。以
上の経過により、論理信号ＤＴの電圧変化が電流変化に
変換されて伝送され、最終的に電圧信号ＶＯの電圧変化
として出力される。また、上記一連の過程で、ノードＮ
７およびＮ３１の電位はほぼ一定の電位となっている。
【００８８】上記のように、伝送線路Ｔ１上に電圧振幅
は現れず、電流変化で信号が伝送される。したがって、
ボード配線に大きな容量がついた場合でも、その容量を
充放電することがないため、低消費電力で高速に信号を
伝送することが可能となる。また、１つの信号を１つの
伝送線路で伝達することができるので、システムの小面
積および小スペースを実現することができる。
【００８９】次に、本発明の第７の実施例の入出力イン
タフェースシステムについて説明する。図９は、本発明
の第７の実施例の入出力インタフェースシステムの構成
を示すブロック図である。図９に示す入出力インタフェ
ースシステムと図７に示す入出力インタフェースシステ
ムとで異なる点は、入力回路ＩＰ３が入力回路ＩＰ４に
変更された点であり、その他の点は図７に示す入出力イ
ンタフェースシステムと同様であるので以下詳細な説明
を省略する。
【００９０】図９を参照して、入力回路ＩＰ４は、コン
パレータＣＰ２、ＰＭＯＳトランジスタＱ２２、Ｑ２
３、負荷Ｌ１２を含む。コンパレータＣＰ２の負側入力
端子には、基準電位Ｖｒｅｆが入力される。コンパレー
タＣＰ２の正側入力端子は、ノードＮ３５を介して伝送
線路Ｔ１およびＰＭＯＳトランジスタＱ２２の一端と接
続される。ＰＭＯＳトランジスタＱ２２の他端には、電
源電圧ＶＣＣが供給される。ＮＭＯＳトランジスタＱ２
２およびＱ２３の各ゲートには、コンパレータＣＰ２の
出力信号が入力される。ＰＭＯＳトランジスタＱ２２の
一端には、電源電圧ＶＣＣが供給される。ＰＭＯＳトラ
ンジスタＱ２３の他端は、ノードＮ３６を介して負荷Ｌ
１２の一端および内部回路ＩＳ１２と接続される。負荷
Ｌ１２の他端には接地電位が供給される。
【００９１】上記の構成により、コンパレータＣＰ２
は、基準電位ＶｒｅｆとノードＮ３５の電位とを比較
し、ＰＭＯＳトランジスタＱ２２およびＱ２３のゲート
電位を制御する。したがって、ノードＮ３５のプルダウ
ン電流が大きい場合には、ＰＭＯＳトランジスタＱ２２
の電流駆動力をアップして、ノードＮ３５の電位降下を
抑える。逆に、プルダウン電流が小さい場合には、ＰＭ
ＯＳトランジスタＱ２２の電流駆動力を抑えて、ノード
Ｎ３５の電位降下を保つ。したがって、入力回路ＩＰ４
のコンパレータＣＰ２の出力電位によりＰＭＯＳトラン
ジスタＱ２３のゲート電位を制御することにより、負荷
Ｌ１２を電流が流れ、ノードＮ３６に出力電位が現れ
る。この結果、ノードＮ３６から電圧信号ＶＯが内部回
路ＩＳ１２へ出力される。
【００９２】上記の動作により、論理信号ＤＴがハイレ
ベルの場合、トランジスタＱ７が電流を強く引くことに
より、入力回路ＩＰ４はローレベルのデータを検知す
る。したがって、本実施例でも、伝送線路Ｔ１上には、
電圧振幅が現れず、電流変化で信号が伝達される。この
結果、ボード配線に大きな容量がついた場合でも、その
容量が充放電されることはなく、低消費電力で高速に信
号を伝送することが可能となる。
【００９３】次に、本発明の第８の実施例の入出力イン
タフェースシステムについて説明する。図１０は、本発
明の第８の実施例の入出力インタフェースシステムの構
成を示すブロック図である。図１０に示す入出力インタ
フェースシステムと図７に示す入出力インタフェースシ
ステムとで異なる点は、入力回路ＩＰ３が入力回路ＩＰ
５に変更された点であり、その他の点は図７に示す入出
力インタフェースシステムと同様であるので以下詳細な
説明を省略する。
【００９４】図１０を参照して、入力回路ＩＰ５は、Ｐ
ＭＯＳトランジスタＱ３１〜Ｑ３３、ＮＭＯＳトランジ
スタＱ３４、Ｑ３５、負荷Ｌ１３を含む。ＰＭＯＳトラ
ンジスタＱ３４の一端は、ノードＮ４１を介して伝送線
路Ｔ１に接続される。ＮＭＯＳトランジスタＱ３４の他
端はＰＭＯＳトランジスタＱ３１の一端と接続される。
ＰＭＯＳトランジスタＱ３１の他端には電源電圧ＶＣＣ
が供給される。ＮＭＯＳトランジスタＱ３４とＰＭＯＳ
トランジスタＱ３１との接続点であるノードＮ４２は、
ＰＭＯＳトランジスタＱ３１およびＱ３２の各ゲートと
接続される。ＰＭＯＳトランジスタＱ３２の一端には電
源電圧ＶＣＣが供給される。ＰＭＯＳトランジスタＱ３
２の他端は、ＮＭＯＳトランジスタＱ３５の一端と接続
される。ＮＭＯＳトランジスタＱ３５の他端は、基準電
位Ｖｒｅｆが供給される。ＰＭＯＳトランジスタＱ３２
とＮＭＯＳトランジスタＱ３５との接続点であるノード
Ｎ４３は、ＮＭＯＳトランジスタＱ３４およびＱ３５の
各ゲートと接続される。
【００９５】ＰＭＯＳトランジスタＱ３３のゲートは、
ＰＭＯＳトランジスタＱ３２のゲートと接続される。Ｐ
ＭＯＳトランジスタＱ３３の一端には電源電圧ＶＣＣが
供給される。ＰＭＯＳトランジスタＱ３３の他端は、ノ
ードＮ４４を介して負荷Ｌ１３の一端および内部回路Ｉ
Ｃ１２と接続される。負荷Ｌ１３の他端は接地電位が供
給される。
【００９６】上記の構成により、入力回路ＩＰ５では、
基準電位ＶｒｅｆとノードＮ４１の電位とが比較され、
比較結果に応じてＰＭＯＳトランジスタＱ３２のゲート
電位が制御される。したがって、ノードＮ４１のプルダ
ウン電流が大きい場合には、ノードＮ４２の電位が降下
し、ＰＭＯＳトランジスタＱ３２の電流駆動力がアップ
され、ノードＮ４３の電位が上昇する。この結果、ＮＭ
ＯＳトランジスタＱ３４の電流駆動力がアップされ、ノ
ードＮ４１の電位が上昇することになる。したがって、
ノードＮ４１の電位振幅はなくなるが、電流振幅は存在
することになる。
【００９７】逆に、プルダウン電流が小さい場合には、
ＰＭＯＳトランジスタＱ３２の電流駆動力が抑えられ、
ノードＮ４３の電位が降下される。この結果、ＮＭＯＳ
トランジスタＱ３４の電流駆動力が抑えられ、ノードＮ
４１の電位が降下することになる。したがって、ノード
Ｎ４２の電位によりＰＭＯＳトランジスタＱ３３のゲー
ト電位が制御され、負荷Ｌ１３を電流が流れることによ
り、ノードＮ４４に出力電位が現れる。この結果、ノー
ドＮ４４から電圧信号ＶＯが内部回路ＩＣ１２へ出力さ
れる。
【００９８】上記の動作により、論理信号ＤＴがハイレ
ベルの場合、プルダウン用のＮＭＯＳトランジスタＱ７
が電流を強く引くことになり、入力回路ＩＰ５は、ロー
レベルのデータを検知する。したがって、本実施例で
も、伝送線路Ｔ１上には電圧振幅は現れず、電流変化で
信号が伝送される。この結果、ボード配線に大きな容量
がついた場合でも、その容量が充放電されることがな
く、低消費電力で高速に信号を伝送することが可能とな
る。
【００９９】次に、本発明の第９の実施例の入出力イン
タフェースシステムについて説明する。図１１は、本発
明の第９の実施例の入出力インタフェースシステムの構
成を示すブロック図である。
【０１００】図１１を参照して、入出力インタフェース
システムは、半導体装置ＩＣ５、ＩＣ１７、伝送線路Ｔ
１を含む。半導体装置ＩＣ５は、内部回路ＩＳ２、出力
回路ＯＰ５を含む。出力回路ＯＰ５は、ＰＭＯＳトラン
ジスタＱ８を含む。内部回路ＩＳ２は、内部データであ
る論理信号ＤＴを出力回路ＯＰ５へ出力する。ＰＭＯＳ
トランジスタＱ８のゲートには、論理信号ＤＴが入力さ
れる。ＰＭＯＳトランジスタＱ８の一端には電源電圧Ｖ
ＣＣが供給され、他端はノードＮ８を介して伝送線路Ｔ
１と接続される。
【０１０１】上記のように、出力回路ＯＰ５は、プルア
ップ用のＰＭＯＳトランジスタＱ８により構成されるの
で、出力回路ＯＰ５の回路サイズを小さくすることが可
能となる。また、出力回路ＯＰ５は、プルアップ用のＰ
ＭＯＳトランジスタＱ８により構成されるので、論理信
号ＤＴがローレベルの場合、ＰＭＯＳトランジスタＱ８
が電流が強く引抜くことになる。
【０１０２】半導体装置ＩＣ１７は、内部回路ＩＣ１
２、入力回路ＩＰ６を含む。入力回路ＩＰ６は、ＰＭＯ
ＳトランジスタＱ２３、Ｑ２４、ＮＭＯＳトランジスタ
Ｑ２５〜Ｑ２７、負荷Ｌ１４を含む。
【０１０３】ＰＭＯＳトランジスタＱ２３の一端はノー
ドＮ５１を介して伝送線路Ｔ１と接続される。ＰＭＯＳ
トランジスタＱ２３の他端はノードＮ５２を介してＮＭ
ＯＳトランジスタＱ２５の一端と接続される。ＮＭＯＳ
トランジスタＱ２５の他端には接地電位が供給される。
抵抗Ｒ２１の一端には基準電位Ｖｒｅｆが供給される。
抵抗Ｒ２１の他端は、ノードＮ５３を介してＰＭＯＳト
ランジスタＱ２３のゲートおよびＰＭＯＳトランジスタ
Ｑ２４の一端と接続される。ＰＭＯＳトランジスタＱ２
４のゲートは、ノードＮ５２と接続される。ＰＭＯＳト
ランジスタＱ２４の他端は、ノードＮ５４を介して、Ｎ
ＭＯＳトランジスタＱ２５およびＱ２６のゲート、なら
びにＰＭＯＳトランジスタＱ２６の一端と接続される。
ＮＭＯＳトランジスタＱ２６の他端には接地電位が供給
される。負荷Ｌ１４の一端には電源電圧ＶＣＣが供給さ
れる。負荷Ｌ１４の他端は、ノードＮ５５を介して、Ｎ
ＭＯＳトランジスタＱ２７の一端および内部回路ＩＣ１
２と接続される。ＮＭＯＳトランジスタＱ２７のゲート
は、ＮＭＯＳトランジスタＱ２５およびＱ２６の各ゲー
トと接続される。ＮＭＯＳトランジスタＱ２７の他端に
は接地電位が供給される。
【０１０４】上記の構成により、内部回路ＩＰ６は、基
準電位ＶｒｅｆとノードＮ５１の電位とを比較し、この
比較結果に応じてＰＭＯＳトランジスタＱ２３のゲート
電位が制御される。したがって、ノードＮ５１のプルア
ップ電流が大きい場合には、ＰＭＯＳトランジスタＱ２
３の電流駆動力がアップされ、ノードＮ５２の電位が上
昇する。この結果、ＰＭＯＳトランジスタＱ２４の電流
駆動力がダウンし、ノードＮ５４の電位が降下すること
になる。したがって、ＰＭＯＳトランジスタＱ２３およ
びＮＭＯＳトランジスタＱ２５を介して流れる電流が減
少し、ノードＮ５１の電位の上昇が抑えられる。この結
果、ノードＮ５１での電位振幅はなくなるが、電流振幅
は存在することになる。
【０１０５】逆に、プルアップ電流が小さい場合には、
ＰＭＯＳトランジスタＱ２３の電流駆動力が抑えられ、
ノードＮ５１の電位が降下する。したがって、ＰＭＯＳ
トランジスタＱ２４の電流駆動力が上昇し、ノードＮ５
４の電位が上昇することになる。上記の動作により、ノ
ードＮ５４の電位により、ＮＭＯＳトランジスタＱ２７
のゲート電位が制御され、負荷Ｌ１４を電流が流れるこ
とによりノードＮ５５に出力電位が現れる。したがっ
て、ノードＮ５５から電圧信号ＶＯが内部回路ＩＣ１２
へ出力される。
【０１０６】上記の動作により、論理信号ＤＴがローレ
ベルの場合、ＰＭＯＳトランジスタＱ８が電流を強く引
くことになり、入力回路ＩＰ６は、ハイレベルのデータ
を検知することになる。したがって、本実施例でも、伝
送線路Ｔ１上には電圧振幅は現れず、電流変化で信号が
伝送される。この結果、ボード配線に大きな容量がつい
た場合でも、その容量を充放電することがないため、低
消費電力で高速に信号を伝送することが可能となる。
【０１０７】
【発明の効果】請求項１ないし請求項５記載の出力回路
においては、第１および第２相補論理信号に応じた第１
および第２相補電流信号を電流モードで外部へ出力する
ことができるので、低消費電力で高速に信号を伝送する
ことができる。
【０１０８】請求項６ないし請求項１０記載の入力回路
においては、電流モードで伝送された第１および第２相
補電流信号を第１および第２相補電流信号に変換して電
圧モードで内部に出力するので、低消費電力で高速に信
号を伝送することが可能となる。
【０１０９】請求項１１ないし請求項１５記載の入力回
路においては、電流モードで伝送された電流信号の電位
と所定の基準電位とを比較し、比較結果に応じて電圧信
号を電圧モードで内部に出力することができるので、低
消費電力で高速に信号を伝送することができる。
【０１１０】請求項１６および請求項１７記載の入出力
インタフェースシステムにおいては、電流モードで第１
および第２相補電流信号を出力用半導体装置から入力用
半導体装置へ伝送することができるので、低消費電力で
高速に信号を伝送することが可能となる。
【０１１１】請求項１８記載の入出力インタフェースシ
ステムにおいては、電流モードで電流信号を出力よう半
導体装置から入力用半導体装置へ伝送することができる
ので、低消費電力で高速に信号を伝送することが可能と
なる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の入出力インタフェー
スシステムの構成を示すブロック図である。
【図２】 図１に示す入出力インタフェースシステムの
信号波形を示す図である。
【図３】 本発明の第２の実施例の入出力インタフェー
スシステムの構成を示すブロック図である。
【図４】 本発明の第３の実施例の入出力インタフェー
スシステムの構成を示すブロック図である。
【図５】 本発明の第４の実施例の入出力インタフェー
スシステムの構成を示すブロック図である。
【図６】 本発明の第５の実施例の入出力インタフェー
スシステムの構成を示すブロック図である。
【図７】 本発明の第６の実施例の入出力インタフェー
スシステムの構成を示すブロック図である。
【図８】 図７に示す入出力インタフェースシステムの
信号波形を示す図である。
【図９】 本発明の第７の実施例の入出力インタフェー
スシステムの構成を示すブロック図である。
【図１０】 本発明の第８の実施例の入出力インタフェ
ースシステムの構成を示すブロック図である。
【図１１】 本発明の第９の実施例の入出力インタフェ
ースシステムの構成を示すブロック図である。
【図１２】 従来のプッシュプル型出力回路を用いた入
出力インタフェースシステムの構成を示すブロック図で
ある。
【図１３】 従来のオープンドレイン型出力回路を用い
た入出力インタフェースシステムの構成を示すブロック
図である。
【図１４】 従来のＴＤＬ規格の入出力インタフェース
システムの構成を示すブロック図である。
【図１５】 従来のＣＴＴ規格の入出力インタフェース
システムの構成を示すブロック図である。
【符号の説明】
ＩＣ１ 半導体装置、ＩＣ１１ 半導体装置、ＩＳ１
内部回路、ＯＰ１ 出力回路、Ｔ１伝送線路、Ｔ２ 伝
送線路、ＩＳ１１ 内部回路、ＩＰ１ 入力回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0944 Ｈ０３Ｋ 19/092 19/094 Ａ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 互いに相補な第１および第２相補電流信
    号を伝送路を介して電流モードで外部へ伝送する出力回
    路であって、 互いに相補な第１および第２相補論理信号を受ける入力
    端と、 前記入力端へ入力された前記第１および第２相補論理信
    号の電位に応じて、前記第１および第２相補電流信号を
    電流モードで外部へ出力する出力手段を含む出力回路。
  2. 【請求項２】 前記出力手段の終端に接続され、所定の
    終端電位を受ける抵抗手段をさらに含む請求項１記載の
    出力回路。
  3. 【請求項３】 前記抵抗手段は、 一端に前記終端電位を受ける第１および第２抵抗を含
    み、 前記出力手段は、 電流源と、 前記第１相補論理信号を受けるゲートを有し、一端が前
    記第１抵抗に接続され、他端が前記電流源と接続される
    第１ＮＭＯＳトランジスタと、 前記第２相補論理信号を受けるゲートを有し、一端が前
    記第２抵抗に接続され、他端が前記電流源と接続される
    第２ＮＭＯＳトランジスタとを含む請求項２記載の出力
    回路。
  4. 【請求項４】 前記出力手段は、 前記第１相補論理信号を受けるゲートを有し、一端に接
    地電位を受ける第１プルダウン用ＮＭＯＳトランジスタ
    と、 前記第２相補論理信号を受けるゲートを有し、一端に前
    記接地電位を受ける第２プルダウン用ＮＭＯＳトランジ
    スタとを含む請求項１記載の出力回路。
  5. 【請求項５】 前記出力手段は、 前記第１相補論理信号を受けるゲートを有し、一端に電
    源電圧を受ける第１プルアップ用ＰＭＯＳトランジスタ
    と、 前記第２相補論理信号を受けるゲートを有し、一端に前
    記電源電圧を受ける第２プルアップ用ＰＭＯＳトランジ
    スタとを含む請求項１記載の出力回路。
  6. 【請求項６】 外部から伝送路を介して電流モードで伝
    送される互いに相補な第１および第２相補電流信号を受
    ける入力回路であって、 前記第１および第２相補電流信号を受ける入力端と、 前記入力端へ入力された前記第１および第２相補電流信
    号の電流変化を電圧変化へ変換し、前記第１および第２
    相補電流信号の電流に応じた互いに相補な第１および第
    ２相補電圧信号を電圧モードで内部に出力する変換手段
    を含む入力回路。
  7. 【請求項７】 前記変換手段は、 前記第１および第２相補電流信号の電流を差動し、電流
    変化を電圧変化へ変換するカレントコンベイ回路を含む
    請求項６記載の入力回路。
  8. 【請求項８】 前記カレントコンベイ回路は、 一端に前記第１相補電流信号を受け、他端に電源電圧を
    受ける第１負荷と、 一端が前記第１負荷の一端と接続される第１ＰＭＯＳト
    ランジスタと、 一端が前記第１ＰＭＯＳトランジスタの他端と接続さ
    れ、接地電位を受けるゲートを有する第２ＰＭＯＳトラ
    ンジスタと、 一端が前記第２ＰＭＯＳトランジスタの他端と接続さ
    れ、他端に前記接地電位を受ける第２負荷と、 一端に前記第２相補電流信号を受け、他端に前記電源電
    圧を受ける第３負荷と、 一端が前記第１負荷の一端と接続され、他端が前記第１
    ＰＭＯＳトランジスタのゲートと接続され、前記第１お
    よび第２ＰＭＯＳトランジスタの接続点の電位を受ける
    ゲートを有する第３ＰＭＯＳトランジスタと、 一端が前記第３ＰＭＯＳトランジスタの他端および前記
    第１ＰＭＯＳトランジスタのゲートと接続され、前記接
    地電位を受けるゲートを有する第４ＰＭＯＳトランジス
    タと、 一端が前記第４ＰＭＯＳトランジスタの他端と接続さ
    れ、他端に前記接地電位を受ける第４負荷とを含み、 前記第２ＰＭＯＳトランジスタと前記第２負荷との接続
    点から前記第１相補電圧信号が出力され、 前記第４ＰＭＯＳトランジスタと前記第４負荷との接続
    点から前記第２相補電圧信号が出力される請求項７記載
    の入力回路。
  9. 【請求項９】 前記カレントコンベイ回路は、 一端に前記第１相補電流信号を受け、他端に接地電位を
    受ける第１負荷と、 一端が前記第１負荷の一端と接続される第１ＮＭＯＳト
    ランジスタと、 一端が前記第１ＮＭＯＳトランジスタの他端と接続さ
    れ、電源電圧を受けるゲートを有する第２ＮＭＯＳトラ
    ンジスタと、 一端が前記第２ＮＭＯＳトランジスタの他端と接続さ
    れ、他端に前記電源電圧を受ける第２負荷と、 一端に前記第２相補電流信号を受け、他端に前記接地電
    位を受ける第３負荷と、 一端が前記第１負荷の一端と接続され、他端が前記第１
    ＮＭＯＳトランジスタのゲートと接続され、前記第１お
    よび第２ＮＭＯＳトランジスタの接続点の電位を受ける
    ゲートを有する第３ＮＭＯＳトランジスタと、 一端が前記第３ＮＭＯＳトランジスタの他端および前記
    第１ＮＭＯＳトランジスタのゲートと接続され、前記電
    源電圧を受けるゲートを有する第４ＮＭＯＳトランジス
    タと、 一端が前記第４ＮＭＯＳトランジスタの他端と接続さ
    れ、他端に前記電源電圧を受ける第４負荷とを含み、 前記第２ＮＭＯＳトランジスタと前記第２負荷との接続
    点から前記第１相補電圧信号が出力され、 前記第４ＮＭＯＳトランジスタと前記第４負荷との接続
    点から前記第２相補電圧信号が出力される請求項７記載
    の入力回路。
  10. 【請求項１０】 前記入力端は、 前記第１相補電圧信号を受ける第１入力端と、 前記第２相補電圧信号を受ける第２入力端とを含み、 前記入力回路は、 一端が前記第１入力端と接続され、他端に所定の終端電
    位を受ける第１終端抵抗と、 一端が前記第２入力端と接続され、他端に前記終端電位
    を受ける第２終端抵抗とをさらに含む請求項６記載の入
    力回路。
  11. 【請求項１１】 外部から伝送路を介して電流モードで
    伝送される電流信号を受ける入力回路であって、 前記電流信号の電位と所定の基準電位とを比較する比較
    手段と、 前記比較手段による比較結果に応じて、前記電流信号の
    電流に応じた電圧信号を電圧モードで内部に出力する出
    力手段とを含む入力回路。
  12. 【請求項１２】 前記比較手段は、 負側入力端子に前記電流信号を受け、正側入力端子に前
    記基準電圧を受けるコンパレータを含み、 前記出力手段は、 前記コンパレータの出力信号を受けるゲートを有し、一
    端に前記電流信号を受けるＮＭＯＳトランジスタと、 一端が前記ＮＭＯＳトランジスタの他端と接続され、他
    端に電源電圧を受ける負荷とを含み、 前記ＮＭＯＳトランジスタと前記負荷との接続点から前
    記電圧信号が出力される請求項１１記載の入力回路。
  13. 【請求項１３】 前記比較手段は、 正側入力端子に前記電流信号を受け、負側入力端子に前
    記基準電位を受けるコンパレータを含み、 前記出力手段は、 前記コンパレータの出力信号を受けるゲートを有し、一
    端に前記電流信号を受け、他端に電源電圧を受ける第１
    ＰＭＯＳトランジスタと、 前記コンパレータの出力信号を受けるゲートを有し、一
    端に前記電源電圧を受ける第２ＰＭＯＳトランジスタ
    と、 一端が前記第２ＰＭＯＳトランジスタの他端と接続さ
    れ、他端に接地電位を受ける負荷とを含み、 前記第２ＰＭＯＳトランジスタと前記負荷との接続点か
    ら前記電圧信号が出力される請求項１１記載の入力回
    路。
  14. 【請求項１４】 前記比較手段は、 一端に前記電流信号を受ける第１ＮＭＯＳトランジスタ
    と、 一端およびゲートが前記第１ＮＭＯＳトランジスタの他
    端と接続され、他端に電源電圧を受ける第１ＰＭＯＳト
    ランジスタと、 一端に前記基準電位を受け、他端およびゲートが前記第
    １ＮＭＯＳトランジスタのゲートと接続される第２ＮＭ
    ＯＳトランジスタと、 一端が前記第２ＮＭＯＳトランジスタの他端およびゲー
    トと接続され、他端に前記電源電圧を受け、前記第１Ｐ
    ＭＯＳトランジスタのゲートおよび前記第１ＮＭＯＳト
    ランジスタと前記第１ＰＭＯＳトランジスタとの接続点
    と接続されるゲートを有する第１ＰＭＯＳトランジスタ
    とを含み、 前記出力手段は、 前記第２ＰＭＯＳトランジスタのゲートと接続されるゲ
    ートを有し、一端に前記電源電圧を受ける第３ＰＭＯＳ
    トランジスタと、 一端が前記第３ＰＭＯＳトランジスタの他端と接続さ
    れ、他端に接地電位を受ける負荷とを含み、 前記第３ＰＭＯＳトランジスタと前記負荷との接続点か
    ら前記電圧信号が出力される請求項１１記載の入力回
    路。
  15. 【請求項１５】 前記比較手段は、 一端に前記電流信号を受ける第１ＰＭＯＳトランジスタ
    と、 一端が前記第１ＰＭＯＳトランジスタの他端と接続さ
    れ、他端に接地電位を受ける第１ＮＭＯＳトランジスタ
    と、 一端が前記第１ＰＭＯＳトランジスタのゲートと接続さ
    れ、他端が前記基準電位を受ける抵抗と、 一端が前記抵抗の一端および前記第１ＰＭＯＳトランジ
    スタのゲートと接続され、前記第１ＰＭＯＳトランジス
    タと前記第１ＮＭＯＳトランジスタとの接続点と接続さ
    れるゲートを有する第２ＰＭＯＳトランジスタと、 一端が前記第２ＰＭＯＳトランジスタの他端と接続さ
    れ、他端に前記接地電位を受け、前記第２ＰＭＯＳトラ
    ンジスタの他端および前記第１ＮＭＯＳトランジスタの
    ゲートと接続されるゲートを有する第２ＮＭＯＳトラン
    ジスタとを含み、 前記出力手段は、 前記第２ＮＭＯＳトランジスタのゲート接続されるゲー
    トを有し、他端に前記接地電位を受ける第３ＮＭＯＳト
    ランジスタと、 一端が前記第３ＮＭＯＳトランジスタの他端と接続さ
    れ、他端に電源電圧を受ける負荷とを含み、 前記第３ＮＭＯＳトランジスタと前記負荷との接続点か
    ら前記電圧信号が出力される請求項１１記載の入力回
    路。
  16. 【請求項１６】 出力用半導体装置から入力用半導体装
    置へ伝送路を介して電流モードで互いに相補な第１およ
    び第２相補電流信号を電流モードで伝送する入出力イン
    タフェースシステムであって、 前記出力用半導体装置は、 前記第１および第２相補電流信号を電源モードで前記伝
    送路へ出力する出力回路を含み、 前記入力用半導体装置は、 前記伝送路を介して入力した前記第１および第２相補電
    流信号の電流変化を電圧変化へ変換し、前記第１および
    第２相補電流信号の電流に応じた互いに相補な第１およ
    び第２相補電圧信号を電圧モードで内部に出力する入力
    回路を含む入出力インタフェースシステム。
  17. 【請求項１７】 前記入力用半導体装置は、 前記第１相補電圧信号を受ける第１入力端と、 前記第２相補電流信号を受ける第２入力端と、 前記第１入力端と接続され、他端に所定の終端電位を受
    ける第１終端抵抗と、 前記第２入力端と接続され、他端に前記終端電位を受け
    る第２終端抵抗とをさらに含む請求項１６記載の入出力
    インタフェースシステム。
  18. 【請求項１８】 出力用半導体装置から入力用半導体装
    置へ伝送路を介して電流モードで電流信号を伝送する入
    出力インタフェースシステムであって、 前記出力用半導体装置は、 ＭＯＳトランジスタから構成され、前記電流信号を電流
    モードで前記伝送路へ出力する出力回路を含み、 前記入力用半導体装置は、 前記伝送路を介して入力した前記電流信号の電流変化を
    電圧変化へ変換し、前記相補電流信号の電流に応じた電
    圧信号を電圧モードで内部に出力する入力回路を含む入
    出力インタフェースシステム。
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