JP2002170933A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 降圧回路を内蔵した半導体集積回路で、ソフ
ト設計や制御信号のタイミング設計等の負荷を軽減し且
つ動作モードに応じて消費電力を削減する。 【解決手段】 内蔵される降圧回路に、外部電源電圧を
第１の降圧電圧に降圧する第１の降圧回路部１０１と、
出力端子が第１の降圧回路部と共通接続され、スタンバ
イおよびアクティブ時に、外部電源電圧を第１の降圧電
圧よりも低い第２の降圧電圧に降圧する第２の降圧回路
部１０２と、第１の降圧回路部の出力電圧が所定レベル
を超えているか否かを判別し、その判別結果を出力する
第１の降圧電圧判別回路２０１と、スタンバイ時に第１
の降圧回路部を非活性状態にして出力を高インピーダン
ス状態にし、アクティブ時には第１の降圧回路部を活性
状態にし、第１の降圧電圧判別回路の出力信号に基づい
て、内部回路４３に動作クロックを供給するか否かを制
御する制御回路部４００とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、詳しくは、外部から供給される外部電源電圧を降
圧して内部回路に供給する降圧回路を内蔵して構成され
る半導体集積回路に関する。

【０００２】

【従来の技術】従来より、ＭＯＳトランジスタを集積化
してなるシステムＬＳＩ（システムを同一基板上に実現
した半導体集積回路）においては、高集積化を図るた
め、ＭＯＳトランジスタの微細化が進められてきた。

【０００３】これに伴って、ＭＯＳトランジスタのゲー
ト絶縁膜の薄膜化が進められ、このため、ゲート絶縁膜
に印加される電界を緩和して信頼性を確保するために、
電源電圧を下げる必要性が生じてきた。

【０００４】また、ＭＯＳトランジスタのゲート長も短
くなって、短チャネル効果が顕在化し、ＭＯＳトランジ
スタのしきい値の異常が懸念されるようになったため、
この点からしても、電源電圧を下げる必要性が生じてき
た。

【０００５】このようなシステムＬＳＩを取り巻く環境
には、バッテリー駆動の製品の増加も存在しており、長
時間駆動が可能な製品の実現のために、システムＬＳＩ
の低消費電力化が進められている。このため、システム
ＬＳＩの内部機能によって電源電圧を使い分ける必要性
が生じてきた。

【０００６】そこで、システム用の電源電圧として電圧
値の異なる複数の電源電圧（マルチ電源電圧）を用意す
ることが考えられる。

【０００７】しかし、システム用の電源電圧として、電
圧値の異なる複数の電源電圧を用意することは、構成
上、繁雑であり、このため、システム用の電源電圧は１
種類とし、内部回路用にシステムＬＳＩ用の電源電圧を
降圧する降圧回路を内蔵させることが必要となった。

【０００８】ここに、システムＬＳＩに降圧回路を内蔵
する場合には、外部電源電圧の方が降圧電圧よりも大き
くなるので、消費電力の低減化を図ると共に、降圧回路
を定電圧回路とする場合には、降圧電圧は外部電源電圧
に依存しなくなるため、外部電源電圧の変動による特性
のバラツキをなくす等の効果を得ることができる。

【０００９】従来、このような目的に使用される降圧回
路の基本回路として、図５に、その回路構成を示すよう
なものが知られている。

【００１０】この降圧回路は、外部から供給される外部
電源電圧ＶＣＣ、たとえば、３．３Ｖを降圧して、２．
４Ｖの降圧電圧ＶＤＤを発生させるというものである。
図５において、１は外部電源電圧ＶＣＣを降圧回路に供
給するＶＣＣ電源線、２は差動増幅回路である。この差
動増幅回路２において、３、４はカレントミラー回路を
なすエンハンスメント形のＰＭＯＳトランジスタであ
る。

【００１１】また、５、６は駆動トランジスタをなすエ
ンハンスメント形のｎＭＯＳトランジスタ、Ｖｒｅｆは
基準電圧（たとえば、２．４Ｖ）、７は定電流源をなす
エンハンスメント形のｎＭＯＳトランジスタ、８はレギ
ュレータをなすエンハンスメント形のｐＭＯＳトランジ
スタである。

【００１２】この降圧回路は、降圧電圧ＶＤＤとして、
基準電圧Ｖｒｅｆと同一の電圧を出力するというもので
あり、降圧電圧ＶＤＤと基準電圧Ｖｒｅｆとを差動増幅
回路２において比較し、降圧電圧ＶＤＤが変動した場合
には、ＰＭＯＳトランジスタ８のゲート電圧を変化させ
ることにより、ＰＭＯＳトランジスタ８のオン抵抗を変
化させ、定電圧化を図るようにしている。

【００１３】ここで、内部回路においては、回路の応答
は、差動増幅回路２の消費電流と密接な関係があり、内
部回路が頻繁に動作するアクティブ時は、応答を早くす
るため、差動増幅回路２にｍＡ（ミリ・アンペア）オー
ダの電流を流す必要がある。

【００１４】これに対して、スタンバイ時は、降圧電圧
ＶＤＤの変動は少ないため、応答速度を考える必要はな
く、スタンバイ時の電流の許容値のみを考慮して、差動
増幅回路２の消費電流は、μＡ（マイクロ・アンペア）
オーダとすることが適当である。

【００１５】そこで、従来、システムＬＳＩに内蔵され
る降圧回路として、図６に、その回路図を示すようなも
のが提案されている。

【００１６】図６において、１０は外部から供給される
外部電源電圧ＶＣＣを降圧回路に供給するＶＣＣ電源
線、１１は外部から供給される接地電圧ＶＳＳ（０Ｖ）
を降圧回路に供給するＶＳＳ電源線である。

【００１７】１２はアクティブ時に対応できるように設
けられたアクティブ時用の降圧回路部、１３はスタンバ
イ時に対応できるように設けられたスタンバイ時用の降
圧回路部である。

【００１８】１４は、スタンバイ時には、アクティブ時
用降圧回路部１２を非活性状態として、アクティブ時用
降圧回路部１２の出力状態を高インピーダンス状態に
し、アクティブ時には、アクティブ時用降圧回路部１２
を活性状態にして、アクティブ時用降圧回路部１２を正
常動作可能な状態にする制御回路部である。

【００１９】アクティブ時用降圧回路部１２において、
１５は差動増幅回路であり、１６、１７はカレントミラ
ー回路をなすエンハンスメント形のＰＭＯＳトランジス
タ、１８、１９は制御回路部１４によってオン、オフが
制御されるエンハンスメント形のＰＭＯＳトランジスタ
である。２０、２１は駆動トランジスタをなすエンハン
スメント形のＮＭＯＳトランジスタ、２２はアクティブ
時用活性化信号ＥＮによってオン、オフが制御される定
電流源をなすエンハンスメント形のＮＭＯＳトランジス
タである。２３はレギュレータをなすエンハンスメント
形のＰＭＯＳトランジスタである。

【００２０】また、スタンバイ時用降圧回路部１３にお
いて、２４は差動増幅回路であり、２５、２６はカレン
トミラー回路をなすエンハンスメント形のＰＭＯＳトラ
ンジスタである。２７、２８は駆動トランジスタをなす
エンハンスメント形のＮＭＯＳトランジスタ、２９は定
電流源をなすエンハンスメント形のＮＭＯＳトランジス
タである。３０はレギュレータをなすエンハンスメント
形のＰＭＯＳトランジスタである。

【００２１】また、制御回路部１４において、３１、３
２はエンハンスメント形のＰＭＯＳトランジスタ、３
３、３４はエンハンスメント形のＮＭＯＳトランジス
タ、３５はインバータである。

【００２２】次に、このように構成された降圧回路の動
作について説明する。

【００２３】まず、スタンバイ時に、アクティブ時用活
性化信号ＥＮが論理「Ｌ」レベルにされると、制御回路
部１４において、ＮＭＯＳトランジスタ３３がオフに、
ＮＭＯＳトランジスタ３４がオンになり、それによりＰ
ＭＯＳトランジスタ３１がオンに、ＰＭＯＳトランジス
タ３２がオフになり、ノード３６の電圧レベルが接地電
圧ＶＳＳになる。

【００２４】この場合、アクティブ時用降圧回路部１２
においては、アクティブ時用活性化信号ＥＮが論理
「Ｌ」レベルとされることから、定電流源をなすＮＭＯ
Ｓトランジスタ２２がオフになり、差動増幅回路１５は
非活性状態にされる。また、このアクティブ時用降圧回
路部１２においては、制御回路部１４においてノード３
６の電圧レベルが接地電圧ＶＳＳになることから、ＰＭ
ＯＳトランジスタ１８、１９はオンになる。

【００２５】この結果、ＰＭＯＳトランジスタ２３のゲ
ートには外部電源電圧ＶＣＣが印加され、それによりＰ
ＭＯＳトランジスタ２３がオフになり、アクティブ時用
降圧回路部１２の出力状態が高インピーダンス状態にさ
れる。

【００２６】したがって、この場合には、アクティブ時
用降圧回路部１２からは内部回路に電流が供給されず、
スタンバイ時用降圧回路部１３から内部回路に電流が供
給される。

【００２７】これに対して、アクティブ時には、アクテ
ィブ時用活性化信号ＥＮが論理「Ｈ」レベルにされ、制
御回路部１４においては、ＮＭＯＳトランジスタ３３が
オンに、ＮＭＯＳトランジスタ３４がオフになり、それ
によりＰＭＯＳトランジスタ３１がオフに、ＰＭＯＳト
ランジスタ３２がオンになり、ノード３６の電圧レベル
は外部電源電圧ＶＣＣになる。

【００２８】この場合、アクティブ時用降圧回路部１２
においては、アクティブ時用活性化信号ＥＮが論理
「Ｈ」レベルとされることから、定電流源をなすＮＭＯ
Ｓトランジスタ２２がオンになり、差動増幅回路１５が
活性状態にされる。また、このアクティブ時用降圧回路
部１２においては、制御回路部１４においてノード３６
の電圧レベルが外部電源電圧ＶＣＣになることから、Ｐ
ＭＯＳトランジスタ１８、１９はオフになり、アクティ
ブ時用降圧回路部１２は正常動作可能な状態になる。

【００２９】したがって、この場合には、アクティブ時
用降圧回路部１２およびスタンバイ時用降圧回路部１３
の両方から内部回路に電流が供給されるが、内部回路に
必要な電流の殆どはアクティブ時用降圧回路部１２から
供給される。

【００３０】このように、従来の降圧回路では、スタン
バイ時には、アクティブ時用降圧回路部１２の出力状態
を高インピーダンス状態にし、スタンバイ時用降圧回路
部１３から内部回路に電流を供給し、アクティブ時に
は、もっぱら、アクティブ時用降圧回路部１２から内部
回路に電流を供給するというものである。

【００３１】

【発明が解決しようとする課題】上記従来の降圧回路に
おいては、スタンバイ時に、アクティブ時用活性化信号
ＥＮが論理「Ｌ」レベルとされ、アクティブ用降圧回路
部１２において、レギュレータをなすＰＭＯＳトランジ
スタ２３のゲート電圧はＶＣＣに固定される。

【００３２】このため、アクティブ時用活性化信号ＥＮ
が論理「Ｌ」レベルから論理「Ｈ」レベルに反転し、ス
タンバイ時からアクティブ時に移行する場合、ＰＭＯＳ
トランジスタ２３のゲート電圧が引き下げられ、アクテ
ィブ時用降圧回路部１２が正常動作可能な状態となるま
でに、ある程度の時間を要し、直ちに、大きな消費電流
を必要とする内部回路に充分な電流を供給することがで
きない状態が生じてしまう。

【００３３】この結果、降圧電圧ＶＤＤは大きく変動し
てしまい、降圧電圧ＶＤＤが正常電圧値に復帰するまで
にも、ある程度の時間を要してしまい、降圧回路をスタ
ンバイ時からアクティブ時に切り替えた時点から内部回
路を活性状態にするまでの時間を考慮して、ソフト設
計、制御信号のタイミング設計等を行わなければならな
かった。

【００３４】本発明は、かかる点に鑑みてなされたもの
であり、その目的は、ソフト設計や制御信号のタイミン
グ設計等の負荷を軽減して確実な回路動作を保証すると
ともに、動作モードに応じて消費電力を削減することが
できる半導体集積回路を提供することにある。

【００３５】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体集積回路は、外部から供給され
る外部電源電圧を降圧して内部回路に供給する降圧回路
を内蔵した半導体集積回路であって、降圧回路は、外部
電源電圧を降圧してなる第１の降圧電圧を出力する第１
の降圧回路部と、出力端子が第１の降圧回路部の出力端
子と共通接続され、スタンバイ時およびアクティブ時
に、外部電源電圧を降圧して第１の降圧電圧よりも低い
第２の降圧電圧を出力する第２の降圧回路部と、第１の
降圧回路部の出力電圧が所定レベルを超えているか否か
を判別し、その判別結果を出力する第１の降圧電圧判別
回路と、スタンバイ時には、第１の降圧回路部を非活性
状態にして、第１の降圧回路部の出力状態を高インピー
ダンス状態にし、アクティブ時には、第１の降圧回路部
を活性状態にし、第１の降圧電圧判別回路の出力信号に
基づいて、内部回路に動作クロックを供給するか否かを
制御する制御回路部とを備えたことを特徴とする。

【００３６】この構成によれば、スタンバイ時からアク
ティブ時に移行する場合、第１の降圧回路部（アクティ
ブ時用降圧回路部）の出力電圧を第１の降圧電圧判別回
路（アクティブ時用降圧電圧判別回路）によりセンス
し、制御回路部により内部回路を制御しているので、ス
タンバイ時からアクティブ時に移行する場合に、降圧電
圧の変動を抑えることができるとともに、降圧電圧が正
常電圧値に復帰するまでの時間を自動的に検出し、無駄
のない最適な電源制御を行うことができる。また、スタ
ンバイ時には、第１の降圧電圧よりも低い第２の降圧電
圧を内部回路の電源電圧とすることで、スタンバイ時の
消費電力を削減することができる。

【００３７】本発明に係る半導体集積回路において、降
圧回路は、内部回路の動作状態に応じて異なる降圧電圧
を出力するｎ個の降圧回路部を備えることが好ましい。
これにより、アクティブ状態およびスタンバイ状態以外
の動作状態、例えば消費電流を多く必要としない低速動
作状態等に対応して、第１の降圧電圧と第２の降圧電圧
との間に設定した降圧電圧を出力する降圧回路部を設け
ることで、スタンバイ時だけでなく低速動作時の消費電
力も削減することができる。

【００３８】また、本発明に係る半導体集積回路におい
て、降圧回路は、各降圧回路部の出力電圧を可変設定す
るリファレンス電圧制御回路を備えることが好ましい。
これにより、内部回路のレジスタや外部端子を用いて、
また半導体装置を製造する際にリファレンス電圧を可変
設定し、内部回路の処理に応じた必要最小限の降圧電圧
値に設定することで、さらにチップ全体の消費電力を削
減することができる。

【００３９】また、本発明に係る半導体集積回路におい
て、降圧回路は、使用する降圧回路部の組み合わせを制
御するモード制御回路を備えることが好ましい。これに
より、内部回路のレジスタや外部端子を用いて、また半
導体装置を製造する際にモード制御回路の設定を行い、
内部回路の処理内容に応じた降圧回路部を組み合わせて
使用することで、さらに消費電力を削減することができ
る。

【００４０】また、本発明に係る半導体集積回路におい
て、制御回路部は、外部から供給される制御信号に基づ
いて、第２の降圧回路部を非活性状態にし、内部回路へ
の電源電圧の供給を禁止することが好ましい。これによ
り、スタンバイ時の消費電力をさらに削減することがで
きる。

【００４１】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照して説明する。

【００４２】（第１の実施形態）図１は、本発明の第１
の実施形態による半導体集積回路の構成を示すブロック
図である。

【００４３】図１において、３８はチップ本体、３９は
外部電源電圧ＶＣＣが入力されるＶＣＣ入力端子、４０
は外部電源電圧ＶＣＣ用に設けられたＶＣＣ電源線であ
る。４１は外部電源電圧ＶＣＣを降圧してなる降圧電圧
を発生する降圧回路、４２は降圧電圧用に設けられたＶ
ＤＤ電源線、４３は降圧電圧ＶＤＤ１またはＶＤＤ２を
電源電圧とする内部回路である。

【００４４】降圧回路４１において、１０１は外部電源
電圧ＶＣＣを降圧してなる降圧電圧ＶＤＤ１を出力する
アクティブ時用降圧回路部、１０２は、出力端子１０２
Ａがアクティブ時用降圧回路部１０１の出力端子１０１
Ａと共通接続され、スタンバイ時およびアクティブ時
に、外部電源電圧ＶＣＣを降圧してアクティブ時用降圧
回路１０１から出力される降圧電圧ＶＤＤ１よりも低い
降圧電圧ＶＤＤ２を出力するスタンバイ時用降圧回路部
である。

【００４５】２０１は、アクティブ時用降圧回路部１０
１の出力電圧が所定レベルを超えているか否かを判別
し、その判別結果に応じた信号２０１Ａを出力するアク
ティブ時用降圧電圧判別回路である。

【００４６】４００は、内部回路４３からのアクティブ
状態か否かを示す信号４０１Ａに応答してアクティブ時
用活性化信号４０１Ｂをアクティブ時用降圧回路部１０
１に出力し、スタンバイ時には、アクティブ時用降圧回
路部１０１を非活性状態にして、アクティブ時用降圧回
路部１０１の出力状態を高インピーダンス状態にし、ア
クティブ時には、アクティブ時用降圧回路部１０１を活
性状態にし、アクティブ時用降圧電圧判別回路２０１の
出力信号２０１Ａに基づいて、内部回路４３に動作クロ
ック４２０を出力する制御回路である。

【００４７】このような構成において、スタンバイ時か
らアクティブ時に移行する場合、アクティブ時用降圧回
路部１０１は、制御回路部４００によって活性状態とさ
れ、アクティブ時用降圧回路部１０１から所定レベル以
上の電圧が出力されるまで内部回路４３には動作クロッ
クが供給されないため、内部回路４３はアクティブ状態
に移行することはなく、降圧電圧の変動を抑えることが
できる。換言すれば、スタンバイ時からアクティブ時に
移行する場合、降圧電圧の電圧レベルを判別し、自動的
に内部回路４３をアクティブ状態にするため、降圧電圧
の変動を抑えることができる。

【００４８】このように、本実施形態によれば、スタン
バイ時からアクティブ時に移行する場合、アクティブ時
用降圧回路部１０１の出力電圧をアクティブ時用降圧電
圧判別回路２０１によりセンスし、制御回路部４００に
より内部回路４３を制御しているので、スタンバイ時か
らアクティブ時に移行する場合、降圧電圧が正常電圧値
に復帰するまでの時間を自動的に検出し、無駄のない最
適な電源制御を行うことができる。

【００４９】（第２の実施形態）半導体集積回路におい
ては、アクティブ状態およびスタンバイ状態以外に、多
数の動作状態をとりうるが、本発明の第２の実施形態と
して、低速動作状態を例にとり、アクティブ時、スタン
バイ時、および低速動作時の３状態について説明する。

【００５０】図２は、本発明の第２の実施形態による半
導体集積回路の構成を示すブロック図である。なお、図
１と同じ部分については同一の符号を付して説明を省略
する。

【００５１】図２において、１０ｎは、出力端子１０ｎ
Ａがアクティブ時用降圧回路部１０１の出力端子１０１
Ａ、およびスタンバイ時用降圧回路部１０２の出力端子
１０２Ａと共通接続され、低速動作時に、外部電源電圧
ＶＣＣを降圧してアクティブ時用降圧回路部１０１の降
圧電圧ＶＤＤ１よりも低く、スタンバイ時用降圧回路部
１０２の降圧電圧ＶＤＤ２よりも高い降圧電圧ＶＤＤ３
を出力する低速動作時用降圧回路部である。

【００５２】２０ｎは、低速動作時用降圧回路部１０ｎ
の出力電圧が所定レベルを超えているか否かを判別し、
その判別結果に応じた信号２０ｎＡを出力する低速動作
時用降圧電圧判別回路である。

【００５３】３００はリファレンス電圧制御回路であ
り、アクティブ時用降圧回路部１０１に対してリファレ
ンス電圧３０１Ａを出力するリファレンス電圧生成回路
３０１、スタンバイ時用降圧回路部１０２に対してリフ
ァレンス電圧３０２Ａを出力するリファレンス電圧生成
回路３０２、および低速動作時用降圧回路部１０ｎに対
してリファレンス電圧を出力するリファレンス電圧生成
回路３０ｎから構成される。

【００５４】制御回路部４００は、スタンバイ時には、
アクティブ時用降圧回路部１０１および低速動作時用降
圧回路部１０ｎを非活性状態にして、アクティブ時用降
圧回路部１０１および低速動作時用降圧回路部１０ｎの
出力状態を高インピーダンス状態にし、スタンバイ時用
降圧回路部１０２を活性状態にする。

【００５５】また、制御回路部４００は、アクティブ時
には、スタンバイ時用降圧回路部１０２および低速動作
時用降圧回路部１０ｎを非活性状態にして、スタンバイ
時用降圧回路部１０２および低速動作時用降圧回路部１
０ｎの出力状態を高インピーダンス状態にし、アクティ
ブ時用降圧回路部１０１を活性状態にして、アクティブ
時用降圧電圧判別回路２０１の出力信号２０１Ａに基づ
いて、内部回路４３に内部回路動作用クロック４２０を
出力する。

【００５６】また、制御回路部４００は、低速動作時に
は、スタンバイ時用降圧回路部１０２およびアクティブ
時用降圧回路部１０１を非活性状態にして、スタンバイ
時用降圧回路部１０２およびアクティブ時用降圧回路部
１０１の出力状態を高インピーダンス状態にし、低速動
作時用降圧回路部１０ｎを活性状態にして、低速動作時
用降圧電圧判別回路２０ｎの出力信号２０ｎＡに基づい
て、内部回路４３に内部回路動作用クロック４２０を出
力する。

【００５７】また、制御回路部４００は、内部回路４３
からのアクティブ状態を示す信号４０１Ａ、スタンバイ
状態を示す信号４０２Ａ、および低速動作状態を示す信
号４０ｎＡに応答して、アクティブ時用降圧回路部１０
１に制御信号４０１Ｂを、スタンバイ時用降圧回路部１
０２に制御信号４０２Ｂを、低速動作時用降圧回路部１
０ｎに制御信号４０ｎＢを出力し、アクティブ時用降圧
電圧判別回路２０１の出力信号２０１Ａ、スタンバイ時
用降圧電圧判別回路２０２の出力信号２０２Ａ、および
低速動作時用降圧電圧判別回路２０ｎの出力信号２０ｎ
Ａに応じて、外部から入力されるアクティブ時用クロッ
ク４１１と低速動作時用クロック４１ｎを切り替えて、
内部回路４３の動作クロック４２０として出力する。

【００５８】５００はモード制御回路であり、入力信号
５０１Ａ、５０２Ａ、…、５０ｎＡに基づいて、それぞ
れの降圧回路部１０１、１０２、…、１０ｎをどの組み
合わせで使用するかを制御する信号５０１Ｂ、５０２
Ｂ、…、５０ｎＢを出力する。

【００５９】次に、アクティブ時用降圧電圧判別回路２
０１、スタンバイ時用降圧電圧判別回路２０２、および
低速動作時用降圧電圧判別回路２０ｎの構成および動作
について説明する。なお、これら電圧判別回路の構成お
よび動作は同様である。

【００６０】図３は、電圧判別回路の内部構成を示す回
路図である。

【００６１】図３において、電圧判別回路は、ＰＭＯＳ
トランジスタ７１３、７１５、７１７およびＮＭＯＳト
ランジスタ７１４、７１６、７１８を含む。また、７１
０は、各降圧回路部１０１、１０２、１０ｎからの出力
電圧を電源電圧として受ける電源端子、７１１は接地電
位ＶＳＳを受ける接地端子である。

【００６２】トランジスタ７１３および７１４は、電源
端子７１０と接地端子７１１との間に直列に接続され
る。トランジスタ７１３のゲートには、電圧判別のリフ
ァレンス電圧Ｖｒｅｆ（図２の３０１Ａ、３０２Ａ、３
０ｎＡ）が印加される。トランジスタ７１４のゲート
は、トランジスタ７１３とトランジスタ７１４の直列接
続部であるノードＮ１に接続される。

【００６３】また、トランジスタ７１５および７１６
も、電源端子７１０と接地端子７１１との間に直列に接
続される。トランジスタ７１５のゲートは、トランジス
タ７１５とトランジスタ７１６の直列接続部であるノー
ドＮ２に接続され、トランジスタ７１６のゲートはノー
ドＮ１に接続される。

【００６４】さらに、トランジスタ７１７および７１８
も、電源端子７１０と接地端子７１１との間に直列に接
続される。トランジスタ７１７および７１８のゲートは
ノードＮ２に接続され、トランジスタ７１７および７１
８の直列接続部は出力端子７１９に接続される。

【００６５】次に、このように構成された電圧判別回路
の動作について説明する。

【００６６】まず、各リファレンス電圧生成回路３０
１、３０２、３０ｎからそれぞれ出力されるリファレン
ス電圧３０１Ａ、３０２Ａ、３０ｎＡがＶｒｅｆとし
て、入力端子７１２を介してトランジスタ７１３のゲー
トに印加され、トランジスタ７１３にドレイン電流Ｉｄ
１が流れる。このドレイン電流Ｉｄ１によりトランジス
タ７１４、７１６の各ゲート電位が上り、トランジスタ
７１４、７１６がそれぞれオンする。トランジスタ７１
４がオンすることにより、Ｉｄ２＝Ｉｄ１なるドレイン
電流Ｉｄ２がトランジスタ７１４に流れ、ノードＮ１の
電位Ｖ１が安定する。

【００６７】また、トランジスタ７１６がオンすること
により、電位Ｖ１によって決定されるドレイン電流Ｉｄ
３がトランジスタ７１６に流れる。これにより、トラン
ジスタ７１５のゲート電位であるノードＮ２の電位Ｖ２
が下がり、トランジスタ７１５がオンし、ドレイン電流
Ｉｄ４がトランジスタ７１５に流れる。このドレイン電
流Ｉｄ４は、Ｉｄ４＝Ｉｄ３に制限されるため、電位Ｖ
２が安定する。電位Ｖ２の値は、外部電源電圧の変化に
はあまり依存しないので、各降圧回路部１０１、１０
２、１０ｎからの出力電圧のレベルが、予め定められた
リファレンス電圧のレベルよりも高いときだけ、電位Ｖ
２がトランジスタ７１７およびトランジスタ７１８から
なるインバータの閾値電圧以上になるように設定されて
いる。

【００６８】この電位Ｖ２の設定は、リファレンス電圧
Ｖｒｅｆにより行うことができる。すなわち、電圧判別
回路では、電源端子７１０に供給される各降圧回路部か
らの出力電圧がリファレンス電圧のレベルよりも高い場
合は、出力端子７１９に論理「Ｈ」レベルの信号が出力
され、電源電圧がリファレンス電圧のレベル以下である
場合は、出力端子７１９に論理「Ｌ」レベルの信号が出
力される。

【００６９】次に、アクティブ時用リファレンス電圧生
成回路３０１、スタンバイ時用リファレンス電圧生成回
路３０２、および低速動作時用リファレンス電圧生成回
路３０ｎの構成および動作について説明する。なお、こ
れらリファレンス電圧生成回路の構成および動作は同様
である。

【００７０】図４は、リファレンス電圧生成回路の内部
構成を示す回路図である。

【００７１】図４において、リファレンス電圧生成回路
は、サブリファレンス電圧生成回路８１０、８２０、
…、８ｎ０から構成されている。サブリファレンス電圧
生成回路８１０は抵抗８１１、８１２およびＰＭＯＳト
ランジスタ８１３を含み、サブリファレンス電圧生成回
路８２０は抵抗８２１、８２２およびＰＭＯＳトランジ
スタ８２３を含み、サブリファレンス電圧生成回路８ｎ
０は抵抗８ｎ１、８ｎ２およびＰＭＯＳトランジスタ８
ｎ３を含んでいる。

【００７２】抵抗８１１、ＰＭＯＳトランジスタ８１
３、および抵抗８１２は、外部電源からの電源電圧を受
ける電源端子８００と、接地電位を受ける接地端子８０
１との間に上記順に直列に接続される。ＰＭＯＳトラン
ジスタ８１３のゲートには制御信号８１０Ａが入力さ
れ、抵抗８１２とＰＭＯＳトランジスタ８１３の接続ノ
ードは出力端子８０２に接続されて、サブリファレンス
電圧生成回路８１０を構成している。

【００７３】また、サブリファレンス電圧生成回路８２
０、…、８ｎ０も上記と同様に接続され、それぞれのＰ
ＭＯＳトランジスタ８２３、…、８ｎ３のゲートには制
御信号８２０Ａ、…、８ｎ０Ａが入力され、抵抗８２２
とＰＭＯＳトランジスタ８２３の接続ノード、…、およ
び抵抗８ｎ２とＰＭＯＳトランジスタ８ｎ３の接続ノー
ドは出力端子８０２に共通接続される。

【００７４】次に、サブリファレンス電圧生成回路８１
０の動作について説明する。

【００７５】まず、制御信号８１０Ａが論理「Ｌ」レベ
ルである場合、ＰＭＯＳトランジスタ８１３がオン状態
となり、外部電源から供給される電源電圧が抵抗８１
１、８１２、およびＰＭＯＳトランジスタ８１３で分圧
され、出力端子８０２に出力される。一方、制御信号８
１０Ａが論理「Ｈ」レベルである場合、ＰＭＯＳトラン
ジスタ８１３がオフ状態となり、出力端子８０２は高イ
ンピーダンス状態となる。サブリファレンス電圧生成回
路８２０、…、８ｎ０も同様の動作をする。

【００７６】これらのサブリファレンス電圧生成回路８
１０、８２０、…、８ｎ０を構成する抵抗８１１、８１
２、８２１、８２２、…、８ｎ１、８ｎ２を異なった抵
抗値で構成することにより、サブリファレンス電圧生成
回路８１０、８２０、…、８ｎ０が出力する電圧をそれ
ぞれ異なった電圧値に設定することができる。

【００７７】このとき、制御信号８１０Ａ、８２０Ａ、
…、８ｎ０Ａはどれか１つしか論理「Ｌ」レベルに設定
しないため、サブリファレンス電圧生成回路は常に１つ
しか電圧を出力せず、リファレンス電圧生成回路の出力
は常に１つのサブリファレンス電圧生成回路で生成した
リファレンス電圧を出力する。

【００７８】次に、本実施形態による半導体集積回路の
チップ全体の動作について説明する。

【００７９】まず、スタンバイ時には通常、スタンバイ
時用降圧回路部１０２に対する制御信号４０２Ｂは常に
論理「Ｈ」レベルに設定され、常にスタンバイ時用降圧
回路部１０２が活性状態にあり、スタンバイ時用リファ
レンス電圧生成回路３０２の出力電圧３０２Ａに応じた
電圧をスタンバイ時用降圧回路部１０２は降圧電圧ＶＤ
Ｄ２として出力し、内部回路４３はその電源電圧ＶＤＤ
３でスタンバイ状態にある。

【００８０】次に、このスタンバイ状態からアクティブ
状態に遷移するときは、内部回路４３からアクティブ状
態を示す信号４０１Ａが論理「Ｈ」レベルとなり、それ
に応じて、制御回路部４００は、制御信号４０１Ｂを論
理「Ｈ」レベルにし、アクティブ時用降圧回路部１０１
を活性状態にする。

【００８１】この時、制御回路部４００は、低速動作時
用降圧回路部１０ｎに対する制御信号４０ｎＢを論理
「Ｌ」レベルに、スタンバイ時用降圧回路部１０２に対
する制御信号４０２Ｂを論理「Ｈ」レベルにし、低速動
作時用降圧回路部１０ｎは非活性状態、スタンバイ時用
降圧回路部１０２は活性状態にある。

【００８２】そして、アクティブ時用降圧回路部１０１
の出力端子１０１Ａにおける電圧がアクティブ時用リフ
ァレンス電圧生成回路３０１の出力電圧に応じた所定の
電圧レベルに達していない場合は、アクティブ時用降圧
電圧判別回路２０１からの出力信号２０１Ａが論理
「Ｌ」レベルとなり、制御回路部４００が内部回路動作
クロック４２０を出力しないため、内部回路４３はスタ
ンバイ状態のままになる。

【００８３】その後、アクティブ時用降圧回路部１０１
の出力端子１０１Ａにおける電圧がアクティブ時用リフ
ァレンス電圧生成回路３０１の出力電圧に応じた所定の
電圧レベルに達しているとアクティブ時用降圧電圧判別
回路２０１が判別した時は、その出力信号２０１Ａが論
理「Ｈ」レベルとなり、制御回路部４００が内部回路動
作クロック４２０を出力し、内部回路４３はスタンバイ
状態からアクティブ状態に遷移する。

【００８４】次に、スタンバイ状態から低速動作状態に
遷移するときは、内部回路４３から低速動作状態を示す
信号４０ｎＡが論理「Ｈ」レベルとなり、それに応じ
て、制御回路部４００は、制御信号４０ｎＢを論理
「Ｈ」にして、低速動作時用降圧回路部１０ｎを活性状
態にする。

【００８５】この時、制御回路部４００は、アクティブ
時用降圧回路部１０１に対する制御信号４０１Ｂを論理
「Ｌ」レベルに、スタンバイ時用降圧回路部１０２に対
する制御信号４０２Ｂを論理「Ｈ」にしており、アクテ
ィブ時用降圧回路部１０１は非活性状態、スタンバイ時
用降圧回路部１０２は活性状態にある。

【００８６】そして、低速動作時用降圧回路部１０ｎの
出力端子１０ｎＡにおける電圧が低速動作時用リファレ
ンス電圧生成回路３０ｎの出力電圧に応じた所定の電圧
レベルに達していない場合は、低速動作時用降圧電圧判
別回路２０ｎからの出力信号２０ｎＡが論理「Ｌ」レベ
ルとなり、制御回路部４００が内部回路動作クロック４
２０を出力しないため、内部回路４３はスタンバイ状態
のままになる。

【００８７】その後、低速動作時用降圧回路部１０ｎの
出力端子１０ｎＡにおける電圧が低速動作時用リファレ
ンス電圧生成回路３０ｎの出力電圧に応じた所定の電圧
レベルに達していると低速動作時用降圧電圧判別回路２
０ｎが判別した時は、その出力信号２０ｎＡが論理
「Ｈ」となり、制御回路部４００が内部回路動作クロッ
ク４２０を出力し、内部回路４３はスタンバイ状態から
低速動作状態に遷移する。

【００８８】以上のように、内部回路動作時の降圧回路
の出力電圧を判別し、内部回路に自動的に動作クロック
を供給するため、降圧回路をスタンバイ時からアクティ
ブ時、低速動作時に切り替えた時点から内部回路を活性
状態にするまでの時間を考慮せずにソフト設計、制御信
号のタイミング設計等を行うことのでき、また、最適な
電源制御を行うことにより、処理全体の消費電力を削減
することができる。

【００８９】また、アクティブ時用降圧回路部１０１の
出力電圧ＶＤＤ１と、スタンバイ時用降圧回路部１０２
の出力電圧ＶＤＤ２と、低速動作時用降圧回路部１０ｎ
の出力電圧ＶＤＤ３とを、ＶＤＤ２＜ＶＤＤ３＜ＶＤＤ
１に設定することにより、スタンバイ時の消費電力およ
び低速動作時の消費電力を削減することができる。

【００９０】さらに、内部回路４３のレジスタや外部端
子を用いて、また半導体装置を製造する際に、アクティ
ブ時用降圧回路部１０１の出力端子１０１Ａにおける電
圧、スタンバイ時用降圧回路部１０２の出力端子におけ
る電圧、および低速動作時用降圧回路部１０ｎの出力端
子１０ｎＡにおける降圧電圧の設定を、それぞれ、アク
ティブ時用リファレンス電圧生成回路３０１の制御信号
３１０Ａ、３１１Ａ、…、３１ｎＡ、スタンバイ時用リ
ファレンス電圧生成回路３０２の制御信号３２０Ａ、３
２１Ａ、…、３２ｎＡ、および低速動作時用リファレン
ス電圧生成回路３０ｎの制御信号３ｎ０Ａ、３ｎ１Ａ、
…、３ｎｎＡによって制御し、内部回路４３の処理に応
じた必要最小限の電圧値に設定することで、さらにチッ
プ全体の消費電力を削減することができる。

【００９１】また、外部端子９００からの入力信号９０
０Ａにより、制御回路部４００から制御信号４０２Ｂを
論理「Ｌ」レベルにし、スタンバイ時用降圧回路部１０
２を非活性状態にし、内部回路４３に電源電圧ＶＤＤを
供給しない状態（電源遮断状態）にすることで、さらに
消費電力を削減することができる。

【００９２】また、モード制御回路５００の入力信号５
０１Ａ、５０２Ａ、…、５０ｎＡを、上記とは異なる内
部回路のレジスタや外部端子を用いて、また半導体装置
を製造する際に設定しておくこと等により、出力信号５
０１Ｂ、５０２Ｂ、…、５０ｎＢで制御し、内部回路４
３の処理内容に応じた降圧回路部を組み合わせて使用す
ることで、さらに消費電力を削減することができる。

【００９３】

【発明の効果】以上説明したように、本発明によれば、
ソフト設計や制御信号のタイミング設計等の負荷を軽減
して、確実な回路動作を保証することが可能になる。ま
た、最適な電源制御を行うことにより、処理全体の消費
電力を削減することができる。さらに、スタンバイ時用
降圧回路部の出力電圧をアクティブ時用降圧回路部の出
力電圧より低く設定することにより、スタンバイ時の消
費電力を削減することができる。

【００９４】また、内部回路の種々の動作状態に応じ降
圧回路部を設け、その降圧回路部の出力電圧を自由に設
定できるようにしたことで、細部に渡って動作電源電圧
を制御することができるため、チップ全体の消費電力を
削減することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態による半導体集積回
路の構成を示すブロック図

【図２】 本発明の第２の実施形態による半導体集積回
路の構成を示すブロック図

【図３】 図２の各電圧判別回路の内部構成を示す回路
図

【図４】 図２の各リファレンス電圧生成回路の内部構
成を示す回路図

【図５】 降圧回路の基本回路図

【図６】 従来の半導体集積回路に内蔵されている降圧
回路の一例を示す回路図

【符号の説明】

３８ チップ本体 ３９ ＶＣＣ入力端子 ４０ ＶＣＣ電源線 ４１ 降圧回路 ４２ ＶＤＤ電源線 ４３ 内部回路 １０１ アクティブ時用降圧回路部 １０２ スタンバイ時用降圧回路部 １０ｎ 低速動作時用降圧回路部 ２０１ アクティブ時用降圧電圧判別回路 ２０２ スタンバイ時用降圧電圧判別回路 ２０ｎ 低速動作時用降圧電圧判別回路 ３００ リファレンス電圧制御回路 ３０１ アクティブ時用リファレンス電圧生成回路 ３０２ スタンバイ時用リファレンス電圧生成回路 ３０ｎ 低速動作時用リファレンス電圧生成回路 ４００ 制御回路部 ５００ モード制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/096

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部から供給される外部電源電圧を降圧
   して内部回路に供給する降圧回路を内蔵した半導体集積
   回路であって、 前記降圧回路は、 前記外部電源電圧を降圧してなる第１の降圧電圧を出力
   する第１の降圧回路部と、 出力端子が前記第１の降圧回路部の出力端子と共通接続
   され、スタンバイ時およびアクティブ時に、前記外部電
   源電圧を降圧して前記第１の降圧電圧よりも低い第２の
   降圧電圧を出力する第２の降圧回路部と、 前記第１の降圧回路部の出力電圧が所定レベルを超えて
   いるか否かを判別し、その判別結果を出力する第１の降
   圧電圧判別回路と、 スタンバイ時には、前記第１の降圧回路部を非活性状態
   にして、前記第１の降圧回路部の出力状態を高インピー
   ダンス状態にし、アクティブ時には、前記第１の降圧回
   路部を活性状態にし、前記第１の降圧電圧判別回路の出
   力信号に基づいて、前記内部回路に動作クロックを供給
   するか否かを制御する制御回路部とを備えたことを特徴
   とする半導体集積回路。
2. 【請求項２】 前記降圧回路は、前記内部回路の動作状
   態に応じて降圧電圧の異なるｎ個の降圧回路部を備えた
   ことを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記降圧回路は、各降圧回路部の出力電
   圧を可変設定するリファレンス電圧制御回路を備えたこ
   とを特徴とする請求項１または２記載の半導体集積回
   路。
4. 【請求項４】 前記降圧回路は、使用する降圧回路部の
   組み合わせを制御するモード制御回路を備えたことを特
   徴とする請求項１から３のいずれか一項記載の半導体集
   積回路。
5. 【請求項５】 前記制御回路部は、外部から供給される
   制御信号に基づいて、前記第２の降圧回路部を非活性状
   態にし、前記内部回路への電源電圧の供給を禁止するこ
   とを特徴とする請求項１から４のいずれか一項記載の半
   導体集積回路。