JP3147062B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプ回路
に関し、特にＣＭＯＳ集積回路化された読み出し専用記
憶装置（ＲＯＭ）に用いて好適なセンスアンプ回路に関
する。
に関し、特にＣＭＯＳ集積回路化された読み出し専用記
憶装置（ＲＯＭ）に用いて好適なセンスアンプ回路に関
する。
【０００２】
【従来の技術】読み出し専用記憶装置（以下「ＲＯＭ」
という）における、従来のセンスアンプ回路として、例
えば特開平６−２８８８１号公報には、読出対象のデー
タセル回路に並列接続した電流源回路を備え、データ読
出しに要する応答時間の増大を抑えるようにしたセンス
アンプ回路が提案されている。図４乃至図６を参照し
て、従来のセンスアンプ回路について説明する。
という）における、従来のセンスアンプ回路として、例
えば特開平６−２８８８１号公報には、読出対象のデー
タセル回路に並列接続した電流源回路を備え、データ読
出しに要する応答時間の増大を抑えるようにしたセンス
アンプ回路が提案されている。図４乃至図６を参照し
て、従来のセンスアンプ回路について説明する。
【０００３】図４を参照すると、従来のセンスアンプ回
路は、Ｎ−チャネルトランジスタＮ１とインバータ回路
ＩＶ１とから成るソースフォロワ回路１と、ゲート及び
ドレインを短絡したＰ−チャネル型トランジスタＰ１及
び、ゲートがトランジスタＰ１のゲート及びドレインと
接続されたＰ−チャネルトランジスタＰ２とから構成さ
れる電流ミラー回路２と、ソースが接地されゲートに基
準電圧源ＶＲが接続されたＮ−チャネルトランジスタＮ
２による電流源回路３と、を備えている。
路は、Ｎ−チャネルトランジスタＮ１とインバータ回路
ＩＶ１とから成るソースフォロワ回路１と、ゲート及び
ドレインを短絡したＰ−チャネル型トランジスタＰ１及
び、ゲートがトランジスタＰ１のゲート及びドレインと
接続されたＰ−チャネルトランジスタＰ２とから構成さ
れる電流ミラー回路２と、ソースが接地されゲートに基
準電圧源ＶＲが接続されたＮ−チャネルトランジスタＮ
２による電流源回路３と、を備えている。
【０００４】そして、上記特開平６−２８８８１号公報
に提案されるセンスアンプ回路においては、図６に示す
ように、データセル回路４に並列に電流源回路５を接続
して構成されている。
に提案されるセンスアンプ回路においては、図６に示す
ように、データセル回路４に並列に電流源回路５を接続
して構成されている。
【０００５】図６を参照すると、ソースフォロワ回路１
の出力にはデータセル回路４が接続され、インバータ回
路ＩＶ１の入力と出力はそれぞれトランジスタＮ１のソ
ースとゲートとに接続され、電流ミラー回路２の入力は
トランジスタＮ１のドレインに接続され、電流源回路３
の出力は電流ミラー回路２の出力に接続されてデータ出
力点となり、上記出力点に、バッファとしてインバータ
回路ＩＶ２が接続され、電流源回路５の出力はソースフ
ォロワ回路１の出力にデータセル回路４と並列に接続さ
れている。
の出力にはデータセル回路４が接続され、インバータ回
路ＩＶ１の入力と出力はそれぞれトランジスタＮ１のソ
ースとゲートとに接続され、電流ミラー回路２の入力は
トランジスタＮ１のドレインに接続され、電流源回路３
の出力は電流ミラー回路２の出力に接続されてデータ出
力点となり、上記出力点に、バッファとしてインバータ
回路ＩＶ２が接続され、電流源回路５の出力はソースフ
ォロワ回路１の出力にデータセル回路４と並列に接続さ
れている。
【０００６】次に、従来のセンスアンプ回路の動作につ
いて図５を参照して説明する。図５は、図４及び図６に
おいて可変抵抗で表されたデータセル回路４の具体例を
示したものである。
いて図５を参照して説明する。図５は、図４及び図６に
おいて可変抵抗で表されたデータセル回路４の具体例を
示したものである。
【０００７】図５において、Ｍ00〜Ｍ33の４×４＝１６
個のトランジスタがデータセル、ＭS0〜ＭS3の４個のト
ランジスタが、Ｘ＝０〜３の４本のデータセルアレイの
いずれかを選択するためのセレクト回路である。各デー
タセルは、データ保持のものはデプレッション型、デー
タ非保持のものはエンハンスメント型のトランジスタで
それぞれ構成される。
個のトランジスタがデータセル、ＭS0〜ＭS3の４個のト
ランジスタが、Ｘ＝０〜３の４本のデータセルアレイの
いずれかを選択するためのセレクト回路である。各デー
タセルは、データ保持のものはデプレッション型、デー
タ非保持のものはエンハンスメント型のトランジスタで
それぞれ構成される。
【０００８】個々のデータセルのアドレス指定方法は、
以下の通りである。
以下の通りである。
【０００９】セレクト回路は、選択するラインのトラン
ジスタのゲートにのみ“Ｈ”レベルを与え、それ以外に
は“Ｌ”レベルを与える。
ジスタのゲートにのみ“Ｈ”レベルを与え、それ以外に
は“Ｌ”レベルを与える。
【００１０】データセル部は、選択する列のゲートにの
み“Ｌ”レベルを与え、それ以外には“Ｈ”レベルを与
える。
み“Ｌ”レベルを与え、それ以外には“Ｈ”レベルを与
える。
【００１１】これにより、セレクト回路で選択されたデ
ータセルアレイのうち、注目するセルにのみゲートに
“Ｌ”レベルが与えられ、直列に接続されたその他のセ
ルには“Ｈ”レベルが与えられる。この場合、セレクト
回路を含めたデータセルの出力抵抗は、選択されたデー
タセルがデプレッション型、つまりデータ保持の時だ
け、データセルアレイとセレクタの各トランジスタのド
レイン／ソース間オン抵抗の直列分となる。データ非保
持の時は、出力抵抗はほぼ無限大となる。
ータセルアレイのうち、注目するセルにのみゲートに
“Ｌ”レベルが与えられ、直列に接続されたその他のセ
ルには“Ｈ”レベルが与えられる。この場合、セレクト
回路を含めたデータセルの出力抵抗は、選択されたデー
タセルがデプレッション型、つまりデータ保持の時だ
け、データセルアレイとセレクタの各トランジスタのド
レイン／ソース間オン抵抗の直列分となる。データ非保
持の時は、出力抵抗はほぼ無限大となる。
【００１２】例えば、図５において、Ｍ03、Ｍ21のふた
つだけがデータ保持のものである。ここでＭ21のデータ
を読み出すものととすると、セレクタ部とデータセル部
のアドレスＨ、アドレスＬは表１のように設定する。
つだけがデータ保持のものである。ここでＭ21のデータ
を読み出すものととすると、セレクタ部とデータセル部
のアドレスＨ、アドレスＬは表１のように設定する。
【００１３】
【表１】
【００１４】この時、データセルの出力抵抗は、以下の
ようになる。
ようになる。
【００１５】ＲＯ＝ＲONS2＋ＲON20＋ＲON21＋ＲON22＋
ＲON23 但し、 ＲONS2…ＭS2のドレイン・ソース間オン抵抗、 ＲON20…Ｍ20のドレイン・ソース間オン抵抗、 ＲON21…Ｍ21のドレイン・ソース間オン抵抗、 ＲON22…Ｍ22のドレイン・ソース間オン抵抗、 ＲON23…Ｍ23のドレイン・ソース間オン抵抗。
ＲON23 但し、 ＲONS2…ＭS2のドレイン・ソース間オン抵抗、 ＲON20…Ｍ20のドレイン・ソース間オン抵抗、 ＲON21…Ｍ21のドレイン・ソース間オン抵抗、 ＲON22…Ｍ22のドレイン・ソース間オン抵抗、 ＲON23…Ｍ23のドレイン・ソース間オン抵抗。
【００１６】また、Ｍ23のデータを読み出すときには、
セレクタ部とデータセル部のアドレスＨ、アドレスＬは
表２のように設定する。
セレクタ部とデータセル部のアドレスＨ、アドレスＬは
表２のように設定する。
【００１７】
【表２】
【００１８】このとき、データセルの出力抵抗は、 ＲＯ＝ＲONS2＋ＲON20＋ＲON21＋ＲON22＋ＲCF23 但し、 ＲCF23 … Ｍ23のカットオフ時の抵抗であり、 ほぼＲＯ → ∞ となる。
【００１９】次に、センスアンプ部の動作について以下
に説明する。
に説明する。
【００２０】ソースフォロワ回路１は、データセル回路
４の出力点、すなわち、トランジスタＮ１のソースにあ
る一定の電位を出力するための回路である。このソース
フォロワ回路１の入力には、ソースフォロワ回路１自身
の出力であるトランジスタＮ１のソース電位がインバー
タ回路ＩＶ１によって高利得で反転増幅され、ゲートに
負帰還されている。
４の出力点、すなわち、トランジスタＮ１のソースにあ
る一定の電位を出力するための回路である。このソース
フォロワ回路１の入力には、ソースフォロワ回路１自身
の出力であるトランジスタＮ１のソース電位がインバー
タ回路ＩＶ１によって高利得で反転増幅され、ゲートに
負帰還されている。
【００２１】ここで、トランジスタＮ１のソースには、
負荷として、データセル回路４の等価抵抗の他に、イン
バータ回路ＩＶ１の入力容量、及び、トランジスタＮ１
とデータセル回路４の各トランジスタの拡散層に生じる
寄生容量等から成る浮遊容量ＣS1も接続されている。
負荷として、データセル回路４の等価抵抗の他に、イン
バータ回路ＩＶ１の入力容量、及び、トランジスタＮ１
とデータセル回路４の各トランジスタの拡散層に生じる
寄生容量等から成る浮遊容量ＣS1も接続されている。
【００２２】このため、データセル回路４の各データセ
ルがロウインピーダンスとなる場合はもちろん、ハイイ
ンピーダンスとなる場合でも、このソースフォロワ回路
１の出力、つまり、データセル回路４の出力点には、定
常状態において、インバータ回路ＩＶ１の入力しきい値
電圧ＶＴ（ＩＶ１）にほぼ近い電圧が発生する。
ルがロウインピーダンスとなる場合はもちろん、ハイイ
ンピーダンスとなる場合でも、このソースフォロワ回路
１の出力、つまり、データセル回路４の出力点には、定
常状態において、インバータ回路ＩＶ１の入力しきい値
電圧ＶＴ（ＩＶ１）にほぼ近い電圧が発生する。
【００２３】今、データセル回路４の選択したデータセ
ルがデータ保持のものである場合、上記データセルの出
力抵抗ＲＯに、ＶＴ（ＩＶ１）の電圧が印加され、 ｉ２＝ＶＴ（ＩＶ１）／ＲＯ という信号電流ｉ２が電流ミラー回路２の入力であるト
ランジスタＰ１のドレインから流出する。
ルがデータ保持のものである場合、上記データセルの出
力抵抗ＲＯに、ＶＴ（ＩＶ１）の電圧が印加され、 ｉ２＝ＶＴ（ＩＶ１）／ＲＯ という信号電流ｉ２が電流ミラー回路２の入力であるト
ランジスタＰ１のドレインから流出する。
【００２４】この信号電流ｉ２は、選択したデータセル
アレイのうち、注目する上記データセルに直列接続され
た他のデータセルにデータ保持のものがどれだけあるか
によって変化する。すなわち、上記他のデータセルがす
べてデプレッション型の時に最大値ｉ２MAXとなり、全
てエンハンスメント型の時に最小値ｉ２MINをとる。ま
た、選択した上記データセルがデータ非保持のものであ
る場合、トランジスタＰ１のドレインからは電流は流出
しない。
アレイのうち、注目する上記データセルに直列接続され
た他のデータセルにデータ保持のものがどれだけあるか
によって変化する。すなわち、上記他のデータセルがす
べてデプレッション型の時に最大値ｉ２MAXとなり、全
てエンハンスメント型の時に最小値ｉ２MINをとる。ま
た、選択した上記データセルがデータ非保持のものであ
る場合、トランジスタＰ１のドレインからは電流は流出
しない。
【００２５】ここで、トランジスタＰ２の動作点が飽和
領域にある時の電流ミラー回路２の出力電流が入力に対
して、仮に１：１であれば、同様にその動作点が飽和領
域にあるときの電流源回路３のトランジスタＮ２が、例
えば、 ｉDS＝ｉ２MIN／２ という電流を流すようなバイアスをトランジスタＮ２の
ゲート端子に与える。これにより、データセル回路４の
選択した上記データセルがデータ保持のものであり、信
号電流ｉ２が流れる場合、このセンスアンプ回路の出力
電位は“Ｈ”になり、反対に、データ非保持のものであ
る場合には“Ｌ”になる。つまり、ディプレッション型
とエンハンスメント型というＭＯＳトランジスタのしき
い値の差として保存したデータを、電位差に変換して出
力することができるというものである。
領域にある時の電流ミラー回路２の出力電流が入力に対
して、仮に１：１であれば、同様にその動作点が飽和領
域にあるときの電流源回路３のトランジスタＮ２が、例
えば、 ｉDS＝ｉ２MIN／２ という電流を流すようなバイアスをトランジスタＮ２の
ゲート端子に与える。これにより、データセル回路４の
選択した上記データセルがデータ保持のものであり、信
号電流ｉ２が流れる場合、このセンスアンプ回路の出力
電位は“Ｈ”になり、反対に、データ非保持のものであ
る場合には“Ｌ”になる。つまり、ディプレッション型
とエンハンスメント型というＭＯＳトランジスタのしき
い値の差として保存したデータを、電位差に変換して出
力することができるというものである。
【００２６】図７は、ソースフォロワ回路１の動作の一
例を示す電圧及び電流の波形を示す図である。図中、破
線で示したものが、従来のセンスアンプ回路のうち電流
源回路５を備えない一般的なセンスアンプ回路におい
て、データ保持のデータセルを選択した状態からデータ
非保持のセルを選択し再びデータ保持のセルを選択した
時のセンスアンプ回路の各部の電圧、電流波形であり、
ＶＧ１はソースフォロワ回路１のトランジスタＮ１のゲ
ート電圧、ＶＳ１はソース電圧、ｉ１はソースから流れ
る電流、ｉ３は図６の電流源回路５に流れ込む電流であ
る。
例を示す電圧及び電流の波形を示す図である。図中、破
線で示したものが、従来のセンスアンプ回路のうち電流
源回路５を備えない一般的なセンスアンプ回路におい
て、データ保持のデータセルを選択した状態からデータ
非保持のセルを選択し再びデータ保持のセルを選択した
時のセンスアンプ回路の各部の電圧、電流波形であり、
ＶＧ１はソースフォロワ回路１のトランジスタＮ１のゲ
ート電圧、ＶＳ１はソース電圧、ｉ１はソースから流れ
る電流、ｉ３は図６の電流源回路５に流れ込む電流であ
る。
【００２７】電流源回路５を備えない一般的なセンスア
ンプ回路においては、アドレス信号の変化と共に、デー
タセルがハイインピーダンスに変化すると、ソースフォ
ロワ回路１のトランジスタＮ１からの流入電流により、
浮遊容量ＣS1（図５参照）が充電され、トランジスタＮ
１のソース電位ＶS1は上昇する。するとインバータＩＶ
１の負帰還によりトランジスタＮ１のゲート端子に接続
された寄生容量が接地電位まで放電され、ゲート電位Ｖ
G1は接地電位となりトランジスタＮ１はカットオフし、
これにより、信号電流ｉ１は０となる。
ンプ回路においては、アドレス信号の変化と共に、デー
タセルがハイインピーダンスに変化すると、ソースフォ
ロワ回路１のトランジスタＮ１からの流入電流により、
浮遊容量ＣS1（図５参照）が充電され、トランジスタＮ
１のソース電位ＶS1は上昇する。するとインバータＩＶ
１の負帰還によりトランジスタＮ１のゲート端子に接続
された寄生容量が接地電位まで放電され、ゲート電位Ｖ
G1は接地電位となりトランジスタＮ１はカットオフし、
これにより、信号電流ｉ１は０となる。
【００２８】一方、データセル回路がロウインピーダン
スに変化すると、まだソースフォロワ回路１のトランジ
スタＮ１がカットオフしているため、浮遊容量ＣS1がデ
ータセルの等価抵抗ＲＯによって放電し、トランジスタ
Ｎ１のソース電位ＶS1は、時定数τ＝ＣS1×ＲＯで下降
する。すると、インバータＩＶ１の負帰還により、トラ
ンジスタＮ１のゲート端子に接続された寄生容量が充電
され、ゲート電位ＶG1は上昇を始め、Δｔの時間を経
て、トランジスタＮ１がオンする。これにより、浮遊容
量ＣS1の充電と、データセルへの電流供給が開始され
て、トランジスタＮ１のソース電位ＶS1も上昇を始め、
ＶS1の上昇につれて、信号電流ｉ１も増加する。トラン
ジスタＮ１のゲート電位ＶG1の上昇は、ソース電位ＶS1
がＶＴ（ＩＶ１）に達したところで止まる。
スに変化すると、まだソースフォロワ回路１のトランジ
スタＮ１がカットオフしているため、浮遊容量ＣS1がデ
ータセルの等価抵抗ＲＯによって放電し、トランジスタ
Ｎ１のソース電位ＶS1は、時定数τ＝ＣS1×ＲＯで下降
する。すると、インバータＩＶ１の負帰還により、トラ
ンジスタＮ１のゲート端子に接続された寄生容量が充電
され、ゲート電位ＶG1は上昇を始め、Δｔの時間を経
て、トランジスタＮ１がオンする。これにより、浮遊容
量ＣS1の充電と、データセルへの電流供給が開始され
て、トランジスタＮ１のソース電位ＶS1も上昇を始め、
ＶS1の上昇につれて、信号電流ｉ１も増加する。トラン
ジスタＮ１のゲート電位ＶG1の上昇は、ソース電位ＶS1
がＶＴ（ＩＶ１）に達したところで止まる。
【００２９】このような一般的なセンスアンプ回路で
は、信号電流ｉ１の立ち上がりのプロセスにおいて、ア
ドレス変化後Δｔの間は、信号電流ｉ１はまったく流れ
ず、更に、トランジスタＮ１がオンしたところで、ゲー
ト・ソース間バイアスが浅いうちは、ドレイン・ソース
間抵抗が大きく、信号電流ｉ１の立ち上がりは鈍い。
は、信号電流ｉ１の立ち上がりのプロセスにおいて、ア
ドレス変化後Δｔの間は、信号電流ｉ１はまったく流れ
ず、更に、トランジスタＮ１がオンしたところで、ゲー
ト・ソース間バイアスが浅いうちは、ドレイン・ソース
間抵抗が大きく、信号電流ｉ１の立ち上がりは鈍い。
【００３０】こうして、信号電流ｉ３が、スレッショル
ドを横切るまでに、アドレス変化から、Δｔ＋α＝ｔd2
の遅延が生じる。
ドを横切るまでに、アドレス変化から、Δｔ＋α＝ｔd2
の遅延が生じる。
【００３１】逆に、信号電流ｉ１の立ち下がりはアドレ
ス切り替えと共に行えるため、遅延は少ない。
ス切り替えと共に行えるため、遅延は少ない。
【００３２】つまり、信号電流ｉ１の立ち上がりのプロ
セスがネックとなって、データ読み出しに要する応答時
間が大きくなっていた。
セスがネックとなって、データ読み出しに要する応答時
間が大きくなっていた。
【００３３】このような問題を解決すべく、本願と同一
発明者は、上記特開平６−２８８８１号公報で、図６に
示したように、電流源回路５をデータセル回路４と並列
に接続した構成を提案した。図７において、実線で示し
たものは、図６に示した電流源回路５を備えた構成のセ
ンスアンプ回路において、データ保持のデータセルを選
択した状態からデータ非保持のセルを選択し再びデータ
保持のセルを選択した時のセンスアンプ回路各部の電
圧、電流波形である。
発明者は、上記特開平６−２８８８１号公報で、図６に
示したように、電流源回路５をデータセル回路４と並列
に接続した構成を提案した。図７において、実線で示し
たものは、図６に示した電流源回路５を備えた構成のセ
ンスアンプ回路において、データ保持のデータセルを選
択した状態からデータ非保持のセルを選択し再びデータ
保持のセルを選択した時のセンスアンプ回路各部の電
圧、電流波形である。
【００３４】図７の電圧・電流波形図を参照すると、図
４に示した一般的なセンスアンプ回路の動作との相違点
は、データセルがハイインピーダンスとなり、データセ
ル回路に流れる電流ｉ２が０であっても、電流源回路５
によって、ソースフォロワ回路１には電流ｉ３が流れ、
これによって、ソースフォロワ回路１は、全動作期間を
通じてカットオフすることが無くなる、という事であ
る。
４に示した一般的なセンスアンプ回路の動作との相違点
は、データセルがハイインピーダンスとなり、データセ
ル回路に流れる電流ｉ２が０であっても、電流源回路５
によって、ソースフォロワ回路１には電流ｉ３が流れ、
これによって、ソースフォロワ回路１は、全動作期間を
通じてカットオフすることが無くなる、という事であ
る。
【００３５】信号電流ｉ１の立ち上がり時のソースフォ
ロワ回路１の不感期間が解消されるとともに、ソースフ
ォロワ回路１の出力インピーダンスが初めから小さいこ
とにより、信号電流ｉ１の立ち上がりもスムーズにな
り、上記信号電流がスレッショルドを横切るまでの遅延
ｔd1は、ソースフォロワ回路１のゲート容量の充電時間
を支配的とした遅延のみに抑えられる。
ロワ回路１の不感期間が解消されるとともに、ソースフ
ォロワ回路１の出力インピーダンスが初めから小さいこ
とにより、信号電流ｉ１の立ち上がりもスムーズにな
り、上記信号電流がスレッショルドを横切るまでの遅延
ｔd1は、ソースフォロワ回路１のゲート容量の充電時間
を支配的とした遅延のみに抑えられる。
【００３６】
【発明が解決しようとする課題】しかしながら、図６に
示した従来のセンスアンプ回路は、消費電力が増加す
る、という問題点を有している。
示した従来のセンスアンプ回路は、消費電力が増加す
る、という問題点を有している。
【００３７】その理由は、信号電流の立ち上がり時のタ
イムラグを抑えるために、データセル回路と並列に接続
した電流源回路により、常に、ソースフォロワ回路に電
流が流れるような構成とされている、ためである。
イムラグを抑えるために、データセル回路と並列に接続
した電流源回路により、常に、ソースフォロワ回路に電
流が流れるような構成とされている、ためである。
【００３８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、データセル回路
と並列に接続した電流源回路からソースフォロワ回路に
供給する電流を選択的に制御し、不要な電流のみ削減す
ることにより、性能を低下させること無く、低消費電力
化を実現するセンスアンプ回路を提供することにある。
てなされたものであって、その目的は、データセル回路
と並列に接続した電流源回路からソースフォロワ回路に
供給する電流を選択的に制御し、不要な電流のみ削減す
ることにより、性能を低下させること無く、低消費電力
化を実現するセンスアンプ回路を提供することにある。
【００３９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のセンスアンプ回路は、読み出し対象のメモ
リのデータセル回路をソースに、負荷である電流ミラー
回路の入力をドレインに、それぞれ接続した第一導電型
のトランジスタを有するソースフォロワ回路と、前記デ
ータセル回路に並列に接続され、読み出しデータによっ
て制御される電流源回路を備えて構成されている。
め、本発明のセンスアンプ回路は、読み出し対象のメモ
リのデータセル回路をソースに、負荷である電流ミラー
回路の入力をドレインに、それぞれ接続した第一導電型
のトランジスタを有するソースフォロワ回路と、前記デ
ータセル回路に並列に接続され、読み出しデータによっ
て制御される電流源回路を備えて構成されている。
【００４０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のセンスアンプ回路は、その好ましい実施
の形態において、読み出し対象のデータセル回路（図１
の４）に並列接続され、読み出しデータによって出力電
流が制御される電流源回路（図１の５ａ）と、読み出し
データを入力とし電流源回路（図１の５ａ）の出力電流
のオン・オフを制御するための制御回路（図１の６）
と、を備える。本発明の実施の形態によれば、図６に示
した従来のセンスアンプ回路同様、データ読み出しにお
ける応答時間の増大を防止できる、という効果が得られ
る他に、さらに、消費電流の増加分を一例として約５０
％低減することができる、という作用効果を奏する。
する。本発明のセンスアンプ回路は、その好ましい実施
の形態において、読み出し対象のデータセル回路（図１
の４）に並列接続され、読み出しデータによって出力電
流が制御される電流源回路（図１の５ａ）と、読み出し
データを入力とし電流源回路（図１の５ａ）の出力電流
のオン・オフを制御するための制御回路（図１の６）
と、を備える。本発明の実施の形態によれば、図６に示
した従来のセンスアンプ回路同様、データ読み出しにお
ける応答時間の増大を防止できる、という効果が得られ
る他に、さらに、消費電流の増加分を一例として約５０
％低減することができる、という作用効果を奏する。
【００４１】
【実施例】次に、上記した本発明の実施の形態について
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
【００４２】図１は、本発明のセンスアンプ回路の一実
施例の回路構成を示す図である。図１において、図６に
示した要素と同一又は同等の要素には同一の参照符号が
付されている。
施例の回路構成を示す図である。図１において、図６に
示した要素と同一又は同等の要素には同一の参照符号が
付されている。
【００４３】図１を参照すると、本発明の一実施例にお
いて、センスアンプ回路は、Ｎ−チャネルトランジスタ
Ｎ１とインバータ回路ＩＶ１とから成るソースフォロワ
回路１と、Ｐ−チャネルトランジスタＰ１及びトランジ
スタＰ２から構成される電流ミラー回路２と、ソースが
接地されたＮｃｈトランジスタＮ２による電流源回路３
と、制御回路６と、制御回路６によって出力電流を制御
される電流源回路５ａと、を備えて構成されている。
いて、センスアンプ回路は、Ｎ−チャネルトランジスタ
Ｎ１とインバータ回路ＩＶ１とから成るソースフォロワ
回路１と、Ｐ−チャネルトランジスタＰ１及びトランジ
スタＰ２から構成される電流ミラー回路２と、ソースが
接地されたＮｃｈトランジスタＮ２による電流源回路３
と、制御回路６と、制御回路６によって出力電流を制御
される電流源回路５ａと、を備えて構成されている。
【００４４】電流ミラー回路２の出力と電流源回路３と
の接続点であるデータ出力点に、出力バッファとして、
インバータ回路ＩＶ２が接続される。
の接続点であるデータ出力点に、出力バッファとして、
インバータ回路ＩＶ２が接続される。
【００４５】本発明の一実施例においては、このインバ
ータ回路ＩＶ２の出力を入力とする制御回路６は、読み
出しデータによって、電流源回路５ａの出力電流ｉ３を
制御し、電流源回路５ａの出力は、ソースフォロワ回路
１の出力にデータセル回路４と並列に接続されている。
ータ回路ＩＶ２の出力を入力とする制御回路６は、読み
出しデータによって、電流源回路５ａの出力電流ｉ３を
制御し、電流源回路５ａの出力は、ソースフォロワ回路
１の出力にデータセル回路４と並列に接続されている。
【００４６】図２は、本発明の一実施例の動作を説明す
るための図であり、データ保持のデータセルを選択した
状態から、データ非保持のセルを選択し、再びデータ保
持のセルを選択した時のセンスアンプ回路の各部の電
圧、電流波形を示す図である。ＶG1はソースフォロワ回
路１のトランジスタＮ１のゲート電圧、ＶS1はソース電
圧、ｉ１はソースから流れる電流、ｉ３は図６の電流源
回路５に流れる電流である。図２を参照して、本発明の
一実施例の動作について以下に説明する。
るための図であり、データ保持のデータセルを選択した
状態から、データ非保持のセルを選択し、再びデータ保
持のセルを選択した時のセンスアンプ回路の各部の電
圧、電流波形を示す図である。ＶG1はソースフォロワ回
路１のトランジスタＮ１のゲート電圧、ＶS1はソース電
圧、ｉ１はソースから流れる電流、ｉ３は図６の電流源
回路５に流れる電流である。図２を参照して、本発明の
一実施例の動作について以下に説明する。
【００４７】本発明の一実施例の動作と、図６に示した
従来のセンスアンプ回路との相違点は、本発明の一実施
例では、データセル回路４がハイインピーダンスとな
り、電流ｉ２＝０となった場合にのみ、電流源回路５ａ
によってソースフォロワ回路１に電流ｉ３が流れる、と
いう事である。
従来のセンスアンプ回路との相違点は、本発明の一実施
例では、データセル回路４がハイインピーダンスとな
り、電流ｉ２＝０となった場合にのみ、電流源回路５ａ
によってソースフォロワ回路１に電流ｉ３が流れる、と
いう事である。
【００４８】これによって、本発明の一実施例において
は、ソースフォロワ回路１は、信号電流ｉ１の立ち下が
り時に、トランジスタＮ１に一時的にカットオフ状態を
生じたとしても、信号電流ｉ１の立ち上がりよりも先に
不感状態を解消することができる。
は、ソースフォロワ回路１は、信号電流ｉ１の立ち下が
り時に、トランジスタＮ１に一時的にカットオフ状態を
生じたとしても、信号電流ｉ１の立ち上がりよりも先に
不感状態を解消することができる。
【００４９】つまり、本発明の一実施例では、データの
“０”と“１”が統計的に５０％ずつ読み出されると仮
定した場合、図６に示した従来のセンスアンプ回路で問
題となった消費電流の増加分を、５０％まで低減できる
と共に、図６に示した従来のセンスアンプ回路で得られ
た作用効果は、ほぼそのまま、信号電流ｉ１の立ち上が
り時に、スレッショルドを横切るまでの遅延ｔd1は、ソ
ースフォロワ回路１のゲート寄生容量の充電時間を支配
的とした遅延のみに抑えられる。
“０”と“１”が統計的に５０％ずつ読み出されると仮
定した場合、図６に示した従来のセンスアンプ回路で問
題となった消費電流の増加分を、５０％まで低減できる
と共に、図６に示した従来のセンスアンプ回路で得られ
た作用効果は、ほぼそのまま、信号電流ｉ１の立ち上が
り時に、スレッショルドを横切るまでの遅延ｔd1は、ソ
ースフォロワ回路１のゲート寄生容量の充電時間を支配
的とした遅延のみに抑えられる。
【００５０】この他の動作については、図６及び図７を
参照して説明した従来のセンスアンプ回路と同様である
ため、その説明を省略する。
参照して説明した従来のセンスアンプ回路と同様である
ため、その説明を省略する。
【００５１】本発明は上記実施例の構成にのみ限定され
るものでなく、本発明の原理に準ずる範囲内で種々の変
形が可能である。
るものでなく、本発明の原理に準ずる範囲内で種々の変
形が可能である。
【００５２】図３は、図１に示した本発明の一実施例に
おける制御回路６として、Ｎ−チャネルトランジスタＮ
３及びＰ−チャネルトランジスタＰ３から成るトランス
ファゲート回路と、インバータＩＶ３とで構成される制
御回路６を用い、ソース接地のＮ−チャネルトランジス
タＮ４から成る電流源回路５ａの出力が、制御回路６の
トランスファゲート回路を経て、ソースフォロワ回路１
の出力に、データセル回路４と並列に接続され、出力バ
ッファを構成するインバータＩＶ２の出力ＯＵＴを入力
とするインバータＩＶ３の出力は、Ｐ−チャネルトラン
ジスタＰ３のゲートに接続され、インバータＩＶ２の出
力はＮ−チャネルトランジスタＮ３のゲートに接続され
た構成とされる。
おける制御回路６として、Ｎ−チャネルトランジスタＮ
３及びＰ−チャネルトランジスタＰ３から成るトランス
ファゲート回路と、インバータＩＶ３とで構成される制
御回路６を用い、ソース接地のＮ−チャネルトランジス
タＮ４から成る電流源回路５ａの出力が、制御回路６の
トランスファゲート回路を経て、ソースフォロワ回路１
の出力に、データセル回路４と並列に接続され、出力バ
ッファを構成するインバータＩＶ２の出力ＯＵＴを入力
とするインバータＩＶ３の出力は、Ｐ−チャネルトラン
ジスタＰ３のゲートに接続され、インバータＩＶ２の出
力はＮ−チャネルトランジスタＮ３のゲートに接続され
た構成とされる。
【００５３】前述したように、データセル回路がハイイ
ンピーダンス状態となると、ソースフォロワ回路１のト
ランジスタＮ１からの流入電流により浮遊容量ＣS1（図
５参照）が充電され、トランジスタＮ１のソース電位Ｖ
S1が上昇しインバータＩＶ１の負帰還によりトランジス
タＮ１のゲート電位ＶG1は接地電位となりトランジスタ
Ｎ１はカットオフし、これにより、信号電流ｉ１は０と
なる。このときデータ出力点（電流ミラー回路２の出力
と電流源回路３の接続点）はＬｏｗレベルに遷移し、イ
ンバータＩＶ２の出力ＯＵＴはＨｉｇｈレベルとなり、
トランスファゲートのトランジスタＮ３、Ｐ３が共にオ
ンし、電流源回路５ａであるトランジスタＮ４の出力が
ソースフォロワ回路１のトランジスタＮ１のソースに接
続されソースフォロワ回路１に電流（シンク電流）ｉ３
が流れ、ソース電位が下がり、インバータＩＶ１を介し
てトランジスタＮ１のゲート電位が上昇しトランジスタ
Ｎ１は導通状態となる。
ンピーダンス状態となると、ソースフォロワ回路１のト
ランジスタＮ１からの流入電流により浮遊容量ＣS1（図
５参照）が充電され、トランジスタＮ１のソース電位Ｖ
S1が上昇しインバータＩＶ１の負帰還によりトランジス
タＮ１のゲート電位ＶG1は接地電位となりトランジスタ
Ｎ１はカットオフし、これにより、信号電流ｉ１は０と
なる。このときデータ出力点（電流ミラー回路２の出力
と電流源回路３の接続点）はＬｏｗレベルに遷移し、イ
ンバータＩＶ２の出力ＯＵＴはＨｉｇｈレベルとなり、
トランスファゲートのトランジスタＮ３、Ｐ３が共にオ
ンし、電流源回路５ａであるトランジスタＮ４の出力が
ソースフォロワ回路１のトランジスタＮ１のソースに接
続されソースフォロワ回路１に電流（シンク電流）ｉ３
が流れ、ソース電位が下がり、インバータＩＶ１を介し
てトランジスタＮ１のゲート電位が上昇しトランジスタ
Ｎ１は導通状態となる。
【００５４】
【発明の効果】以上説明したように、本発明のセンスア
ンプ回路によれば、上記特開平６−２８８８１号公報に
記載されるセンスアンプ回路と同様に、データ読み出し
における応答時間の増大を防止できる、という効果を奏
するとともに、消費電流の増加分を約５０％低減するこ
とできる、という効果を奏する。
ンプ回路によれば、上記特開平６−２８８８１号公報に
記載されるセンスアンプ回路と同様に、データ読み出し
における応答時間の増大を防止できる、という効果を奏
するとともに、消費電流の増加分を約５０％低減するこ
とできる、という効果を奏する。
【００５５】その理由は、本発明においては、読み出し
対象のデータセル回路に並列接続され、読み出しデータ
によって制御される電流源回路を備えたことによる。
対象のデータセル回路に並列接続され、読み出しデータ
によって制御される電流源回路を備えたことによる。
【図１】本発明のセンスアンプ回路の一実施例の回路構
成を示す図である。
成を示す図である。
【図２】本発明のセンスアンプ回路の一実施例の動作を
説明するための波形図である。
説明するための波形図である。
【図３】本発明のセンスアンプ回路の一実施例における
具体的な回路構成の一例を示す図である。
具体的な回路構成の一例を示す図である。
【図４】従来の一般的なセンスアンプ回路の回路構成の
一例を示す図である。
一例を示す図である。
【図５】従来のセンスアンプ回路の動作を説明するため
にデータセル回路を含む回路構成の一例を示す図であ
る。
にデータセル回路を含む回路構成の一例を示す図であ
る。
【図６】別の従来のセンスアンプ回路として、特開平６
−２８８８１号公報に提案されるセンスアンプ回路の回
路構成の一例を示す図である。
−２８８８１号公報に提案されるセンスアンプ回路の回
路構成の一例を示す図である。
【図７】従来のセンスアンプ回路の動作の一例を示す波
形図である。
形図である。
１ ソースフォロワ回路 ２ 電流ミラー回路 ３，５，５ａ 電流源回路 ４ データセル回路 ６ 制御回路 Ｎ１，Ｎ２，Ｎ３，Ｎ４ Ｎ−チャネルトランジスタ Ｐ１，Ｐ２，Ｐ３ Ｐ−チャネルトランジスタ
Claims (4)
- 【請求項１】読み出し対象のメモリのデータセル回路を
ソースに接続し、負荷である電流ミラー回路の入力端を
ドレインに接続した第一導電型のトランジスタを有する
ソースフォロワ回路と、 前記データセル回路に並列接続した電流源回路と、 を含むセンスアンプ回路において、 前記電流源回路の出力電流を読み出しデータによって制
御する手段を備えたことを特徴とするセンスアンプ回
路。 - 【請求項２】前記電流源回路が、前記データセル回路に
信号電流が流れない場合にだけ電流を出力するように制
御される、ことを特徴とする請求項１記載のセンスアン
プ回路。 - 【請求項３】読み出し対象のメモリのデータセル回路を
ソースに接続し、負荷である電流ミラー回路の入力端を
ドレインに接続した第一導電型のトランジスタを有する
ソースフォロワ回路と、 前記第一導電型のトランジスタのソースに、前記データ
セル回路とともに、並列接続される電流源回路と、 前記電流源回路の出力電流を、読み出しデータによっ
て、オン・オフ制御する回路手段を備え、 前記電流源回路が、前記データセル回路に信号電流が流
れない場合にだけ電流を出力するように制御されること
を特徴とするセンスアンプ回路。 - 【請求項４】読み出し対象のメモリのデータセル回路を
ソースに接続し、負荷である電流ミラー回路の入力端を
ドレインに接続した第一導電型のトランジスタを有する
ソースフォロワ回路と、 電流源回路と、 前記電流ミラー回路の出力端ノードであるデータ出力点
の電位に基づき、前記第一導電型のトランジスタのソー
スに、読み出し対象の前記データセル回路と並列に前記
電流源回路を接続又は非接続とするスイッチ回路と、 前記データセル回路に信号電流が流れずに前記ソースフ
ォロワ回路がカットオフした時に、前記スイッチ回路が
オンし前記第一導電型のトランジスタに前記電流源回路
から電流を流すようにしたことを特徴とするセンスアン
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32216297A JP3147062B2 (ja) | 1997-11-07 | 1997-11-07 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32216297A JP3147062B2 (ja) | 1997-11-07 | 1997-11-07 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11144485A JPH11144485A (ja) | 1999-05-28 |
| JP3147062B2 true JP3147062B2 (ja) | 2001-03-19 |
Family
ID=18140636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32216297A Expired - Fee Related JP3147062B2 (ja) | 1997-11-07 | 1997-11-07 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147062B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011159086A3 (ko) * | 2010-06-14 | 2012-04-19 | Han Yong Duk | 책 베개 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101178927B (zh) | 2006-11-06 | 2010-05-12 | 财团法人工业技术研究院 | 应用于存储器的多稳态感测放大器 |
| JP5475975B2 (ja) * | 2008-09-19 | 2014-04-16 | スパンション エルエルシー | 半導体装置およびその調整方法 |
| CN112040157B (zh) * | 2019-06-04 | 2023-11-28 | 半导体元件工业有限责任公司 | 具有减少的信号采样反冲的图像传感器 |
-
1997
- 1997-11-07 JP JP32216297A patent/JP3147062B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011159086A3 (ko) * | 2010-06-14 | 2012-04-19 | Han Yong Duk | 책 베개 |
Also Published As
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|---|---|
| JPH11144485A (ja) | 1999-05-28 |
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