JP2002208754A - 半導体レーザ素子の製造方法 - Google Patents
半導体レーザ素子の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体レーザ素子におけるＮ型電極にＮｉ層
およびＡｕ−Ｓｎはんだ層を形成したものにおいて、Ｎ
ｉ層とＡｕ−Ｓｎはんだ層間の界面でのＮｉ層の酸化を
防止し、接合温度を低くする。 【解決手段】 ＧａＡｓ基板１０の表面側にＰ型電極を
形成した後、ＧａＡｓ基板１０をホルダー２２にセット
し、チャンバ２１を閉めてチャンバ２１内を真空度１×
１０-4Ｐａ程度にする。チャンバ２１内でＡｕ−Ｇｅ、
Ｎｉ、Ａｕの順に真空蒸着法を用いてＮ型電極１２を形
成する。Ｎ型電極の形成後、チャンバ２１内をＮ2で置
換し、ランプヒータ２３により３６０℃で２分間アニー
ル処理を行う。アニール終了後、チャンバ２１を再度真
空状態に戻し、Ｎｉ拡散層を真空蒸着法にて程度まで蒸
着し、続けてＡｕ−Ｓｎからなるはんだ層を蒸着する。
これら一連の工程を１つのチャンバ２１の中で連続して
行う。
およびＡｕ−Ｓｎはんだ層を形成したものにおいて、Ｎ
ｉ層とＡｕ−Ｓｎはんだ層間の界面でのＮｉ層の酸化を
防止し、接合温度を低くする。 【解決手段】 ＧａＡｓ基板１０の表面側にＰ型電極を
形成した後、ＧａＡｓ基板１０をホルダー２２にセット
し、チャンバ２１を閉めてチャンバ２１内を真空度１×
１０-4Ｐａ程度にする。チャンバ２１内でＡｕ−Ｇｅ、
Ｎｉ、Ａｕの順に真空蒸着法を用いてＮ型電極１２を形
成する。Ｎ型電極の形成後、チャンバ２１内をＮ2で置
換し、ランプヒータ２３により３６０℃で２分間アニー
ル処理を行う。アニール終了後、チャンバ２１を再度真
空状態に戻し、Ｎｉ拡散層を真空蒸着法にて程度まで蒸
着し、続けてＡｕ−Ｓｎからなるはんだ層を蒸着する。
これら一連の工程を１つのチャンバ２１の中で連続して
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体レーザ素子
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体レーザ素子におい
て、一面側に形成されたオーミック電極としてのドレイ
ン電極（Ｎ型電極）には、ＡｕとＧｅの合金にＮｉ、Ａ
ｕを積層したもの（以下、この種の表記をＡｕ−Ｇｅ／
Ｎｉ／Ａｕのように示す）が用いられている。
て、一面側に形成されたオーミック電極としてのドレイ
ン電極（Ｎ型電極）には、ＡｕとＧｅの合金にＮｉ、Ａ
ｕを積層したもの（以下、この種の表記をＡｕ−Ｇｅ／
Ｎｉ／Ａｕのように示す）が用いられている。
【０００３】このような半導体レーザ素子は、金メッキ
されたヒートシンクやステム、回路基板等の基台にはん
だ付けされる。半導体レーザ素子を基台に接合する場
合、接合温度を低くし半導体レーザ素子への熱損傷を軽
減するようにするのが好ましい。
されたヒートシンクやステム、回路基板等の基台にはん
だ付けされる。半導体レーザ素子を基台に接合する場
合、接合温度を低くし半導体レーザ素子への熱損傷を軽
減するようにするのが好ましい。
【０００４】このため、本出願人は、半導体レーザ素子
におけるＮ型電極にＮｉ層およびＡｕ−Ｓｎはんだ層を
形成するものを先に提案した（特開平８−１８１３９２
号公報）。この構成によれば、接合時に、Ｎｉ層中のＮ
ｉがＡｕ−Ｓｎはんだ層に拡散し、Ａｕ−Ｓｎ−Ｎｉ合
金を作り、接合温度を低くすることができる。
におけるＮ型電極にＮｉ層およびＡｕ−Ｓｎはんだ層を
形成するものを先に提案した（特開平８−１８１３９２
号公報）。この構成によれば、接合時に、Ｎｉ層中のＮ
ｉがＡｕ−Ｓｎはんだ層に拡散し、Ａｕ−Ｓｎ−Ｎｉ合
金を作り、接合温度を低くすることができる。
【０００５】図４に、Ｎｉ／（Ａｕ８０ｗｔ％−Ｓｎ２
０ｗｔ％）の積層構造において、Ｎｉ濃度を変化させた
ときの融点の変化を示す（特開平８−１８１３９２号公
報に記載されたもの）。図において、Ｌ、Ｓはそれぞれ
液相、固相を示し、α、βはそれぞれＡｕ−Ｓｎ−Ｎｉ
の固溶体を示す。（Ｌ＋α）、（Ｌ＋β）はそれぞれ液
相、固相の混合状態であることを表す。この図より、
（Ａｕ８０ｗｔ％−Ｓｎ２０ｗｔ％）−Ｎｉ合金は、Ｎ
ｉの量が増えることにより融点が低下し、Ｎｉの組成比
（接合材料の全重量に対するＮｉの重量比）を１．３ｗ
ｔ％以上１０ｗｔ％未満に制御することにより、接合温
度を２７０℃程度まで低下させることができる。
０ｗｔ％）の積層構造において、Ｎｉ濃度を変化させた
ときの融点の変化を示す（特開平８−１８１３９２号公
報に記載されたもの）。図において、Ｌ、Ｓはそれぞれ
液相、固相を示し、α、βはそれぞれＡｕ−Ｓｎ−Ｎｉ
の固溶体を示す。（Ｌ＋α）、（Ｌ＋β）はそれぞれ液
相、固相の混合状態であることを表す。この図より、
（Ａｕ８０ｗｔ％−Ｓｎ２０ｗｔ％）−Ｎｉ合金は、Ｎ
ｉの量が増えることにより融点が低下し、Ｎｉの組成比
（接合材料の全重量に対するＮｉの重量比）を１．３ｗ
ｔ％以上１０ｗｔ％未満に制御することにより、接合温
度を２７０℃程度まで低下させることができる。
【０００６】
【発明が解決しようとする課題】上記したように、接合
温度を低下させるためには、Ｎｉ層中のＮｉをＡｕ−Ｓ
ｎはんだ層に拡散させることが必須である。しかしなが
ら、製造方法によっては、ＮｉとＡｕ−Ｓｎの界面にＮ
ｉの酸化膜などが形成され、この酸化膜によってＮｉ層
中のＮｉがＡｕ−Ｓｎはんだ層に十分拡散できないとい
うことが起こり得る。
温度を低下させるためには、Ｎｉ層中のＮｉをＡｕ−Ｓ
ｎはんだ層に拡散させることが必須である。しかしなが
ら、製造方法によっては、ＮｉとＡｕ−Ｓｎの界面にＮ
ｉの酸化膜などが形成され、この酸化膜によってＮｉ層
中のＮｉがＡｕ−Ｓｎはんだ層に十分拡散できないとい
うことが起こり得る。
【０００７】例えば、半導体レーザ素子の製造方法にお
いて、図５に示すように、基板（ウェハ）の一面側にＮ
型電極を真空蒸着法により成膜する工程と、基板とＮ型
電極との接触抵抗を低減するために熱処理を行う工程
と、ＮｉからなるＮｉ拡散層（Ｎｉ層）を真空蒸着法に
より成膜する工程と、Ａｕ−Ｓｎはんだ層を真空蒸着法
により成膜する工程とを用いる場合、それらの工程での
処理は別チャンバーにて行われるため、各々の工程間で
は図５に示すように、一時的に基板を大気中に暴露する
ことになる。このため、Ｎｉ層に酸化膜が形成され、Ｎ
ｉ層とＡｕ−Ｓｎはんだ層間の界面に存在する酸化膜に
よって、Ａｕ−Ｓｎはんだ層中へのＮｉの拡散が妨げら
れてしまう。
いて、図５に示すように、基板（ウェハ）の一面側にＮ
型電極を真空蒸着法により成膜する工程と、基板とＮ型
電極との接触抵抗を低減するために熱処理を行う工程
と、ＮｉからなるＮｉ拡散層（Ｎｉ層）を真空蒸着法に
より成膜する工程と、Ａｕ−Ｓｎはんだ層を真空蒸着法
により成膜する工程とを用いる場合、それらの工程での
処理は別チャンバーにて行われるため、各々の工程間で
は図５に示すように、一時的に基板を大気中に暴露する
ことになる。このため、Ｎｉ層に酸化膜が形成され、Ｎ
ｉ層とＡｕ−Ｓｎはんだ層間の界面に存在する酸化膜に
よって、Ａｕ−Ｓｎはんだ層中へのＮｉの拡散が妨げら
れてしまう。
【０００８】本発明は上記問題に鑑みたもので、Ｎｉ層
とＡｕ−Ｓｎはんだ層間の界面でのＮｉ層の酸化を防止
し、接合温度を低くすることができる半導体レーザ素子
の製造方法を提供することを目的とする。
とＡｕ−Ｓｎはんだ層間の界面でのＮｉ層の酸化を防止
し、接合温度を低くすることができる半導体レーザ素子
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体レーザとして機
能させるための各動作領域が形成された半導体基板の一
面側にオーミック電極を形成し、さらにそのオーミック
電極に、Ｎｉ層、およびＡｕ−Ｓｎはんだ層を形成し
て、半導体レーザ素子を製造する方法において、少なく
とも前記Ｎｉ層を成膜する工程と前記はんだ層を成膜す
る工程を同一チャンバにて連続処理することを特徴とし
ている。
め、請求項１に記載の発明では、半導体レーザとして機
能させるための各動作領域が形成された半導体基板の一
面側にオーミック電極を形成し、さらにそのオーミック
電極に、Ｎｉ層、およびＡｕ−Ｓｎはんだ層を形成し
て、半導体レーザ素子を製造する方法において、少なく
とも前記Ｎｉ層を成膜する工程と前記はんだ層を成膜す
る工程を同一チャンバにて連続処理することを特徴とし
ている。
【００１０】このような工程とすることにより、各々の
工程間で半導体基板が大気中に暴露することがないた
め、Ｎｉ層に酸化膜が形成されることはない。従って、
半導体レーザ素子を基台に接合する場合の接合温度を低
くすることができる。
工程間で半導体基板が大気中に暴露することがないた
め、Ｎｉ層に酸化膜が形成されることはない。従って、
半導体レーザ素子を基台に接合する場合の接合温度を低
くすることができる。
【００１１】また、請求項２に記載の発明のように、前
記オーミック電極を成膜する工程から前記はんだ層を成
膜する工程までを同一チャンバにて連続処理するように
すれば、請求項１に記載の発明と同様、Ｎｉ層の酸化を
防止することができ、しかもそれらの工程において異物
が半導体基板に付着するなどの問題を回避することがで
きる。
記オーミック電極を成膜する工程から前記はんだ層を成
膜する工程までを同一チャンバにて連続処理するように
すれば、請求項１に記載の発明と同様、Ｎｉ層の酸化を
防止することができ、しかもそれらの工程において異物
が半導体基板に付着するなどの問題を回避することがで
きる。
【００１２】請求項３に記載の発明では、半導体レーザ
として機能させるための各動作領域が形成された半導体
基板の一面側にオーミック電極を形成し、さらにそのオ
ーミック電極に、Ｎｉ層、およびＡｕ−Ｓｎはんだ層を
形成して、半導体レーザ素子を製造する方法において、
少なくとも前記Ｎｉ層を成膜する工程と前記はんだ層を
成膜する工程における前記半導体基板の搬送を大気暴露
しないように真空中で行うことを特徴としている。
として機能させるための各動作領域が形成された半導体
基板の一面側にオーミック電極を形成し、さらにそのオ
ーミック電極に、Ｎｉ層、およびＡｕ−Ｓｎはんだ層を
形成して、半導体レーザ素子を製造する方法において、
少なくとも前記Ｎｉ層を成膜する工程と前記はんだ層を
成膜する工程における前記半導体基板の搬送を大気暴露
しないように真空中で行うことを特徴としている。
【００１３】この発明においても、各々の工程間で半導
体基板が大気中に暴露することがないため、Ｎｉ層に酸
化膜が形成されることはない。従って、半導体レーザ素
子を基台に接合する場合の接合温度を低くすることがで
きる。
体基板が大気中に暴露することがないため、Ｎｉ層に酸
化膜が形成されることはない。従って、半導体レーザ素
子を基台に接合する場合の接合温度を低くすることがで
きる。
【００１４】また、請求項４に記載の発明のように、前
記オーミック電極を成膜する工程から前記はんだ層を成
膜する工程までにおける前記半導体基板の搬送を大気暴
露しないように真空中で行うようにすれば、請求項３に
記載の発明と同様、Ｎｉ層の酸化を防止することがで
き、しかもそれらの工程において異物が半導体基板に付
着するなどの問題を回避することができる。
記オーミック電極を成膜する工程から前記はんだ層を成
膜する工程までにおける前記半導体基板の搬送を大気暴
露しないように真空中で行うようにすれば、請求項３に
記載の発明と同様、Ｎｉ層の酸化を防止することがで
き、しかもそれらの工程において異物が半導体基板に付
着するなどの問題を回避することができる。
【００１５】なお、上記したオーミック電極、Ｎｉ層、
Ａｕ−Ｓｎはんだ層は、ＰＶＤ等の蒸着法、スパッタ
法、またはイオンプレーティング法などの真空蒸着法に
より成膜することができる。
Ａｕ−Ｓｎはんだ層は、ＰＶＤ等の蒸着法、スパッタ
法、またはイオンプレーティング法などの真空蒸着法に
より成膜することができる。
【００１６】
【発明の実施の形態】図２に半導体レーザ素子の膜構成
の一例を示す。半導体レーザとして機能させるための各
動作領域が形成された半導体基板１０の表面側にＰ型電
極１１が形成され、裏面側にＮ型電極（特許請求の範囲
に記載したオーミック電極）１２、Ｎｉ層（Ｎｉ拡散
層）１３、はんだ層１４が形成された構成になってい
る。なお、図中の数値は、それぞれの膜厚（単位ｍｍ）
を示している。
の一例を示す。半導体レーザとして機能させるための各
動作領域が形成された半導体基板１０の表面側にＰ型電
極１１が形成され、裏面側にＮ型電極（特許請求の範囲
に記載したオーミック電極）１２、Ｎｉ層（Ｎｉ拡散
層）１３、はんだ層１４が形成された構成になってい
る。なお、図中の数値は、それぞれの膜厚（単位ｍｍ）
を示している。
【００１７】半導体基板１０は、ＧａＡｓ−ＡｌＧａＡ
ｓ系、ＩｎＧａＡｓＰ−ＩｎＰ系、ＩｎＧａＰ−ＩｎＧ
ａＡｌＰ系等の材料を用いて構成することができる。例
えば、基板としてｎ型のＧａＡｓ（ｎ−ＧａＡｓ）基板
を用いた場合には、詳細を図示しないが、特開平８−１
８１３９２号公報に記載されたものと同様、ｎ−ＧａＡ
ｓ基板上に、ｎ−ＧａＡｓバッファ層、ｎ−ＡｌＧａＡ
ｓクラッド層、ＡｌＧａＡｓ／ＧａＡｓ多重量子井戸構
造からなる活性層、ｐ−ＡｌＧａＡｓクラッド層、ｐ−
ＧａＡｓ層が順に積層されたものとすることができる。
なお、本実施形態において、上記したような各動作領域
が形成された半導体基板を単にＧａＡｓ基板１０として
説明する。
ｓ系、ＩｎＧａＡｓＰ−ＩｎＰ系、ＩｎＧａＰ−ＩｎＧ
ａＡｌＰ系等の材料を用いて構成することができる。例
えば、基板としてｎ型のＧａＡｓ（ｎ−ＧａＡｓ）基板
を用いた場合には、詳細を図示しないが、特開平８−１
８１３９２号公報に記載されたものと同様、ｎ−ＧａＡ
ｓ基板上に、ｎ−ＧａＡｓバッファ層、ｎ−ＡｌＧａＡ
ｓクラッド層、ＡｌＧａＡｓ／ＧａＡｓ多重量子井戸構
造からなる活性層、ｐ−ＡｌＧａＡｓクラッド層、ｐ−
ＧａＡｓ層が順に積層されたものとすることができる。
なお、本実施形態において、上記したような各動作領域
が形成された半導体基板を単にＧａＡｓ基板１０として
説明する。
【００１８】また、Ｐ型電極１１としては、図２に示す
ように、Ｃｒ／Ｐｔ／Ａｕからなるものの他、Ａｕ−Ｚ
ｎ／Ａｕ、Ｃｒ／Ａｕ、Ｍｏ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ
などを用いることができる。また、Ｎ型電極１２として
は、図２に示すように、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからな
るものの他、Ａｕ−Ｚｎ／Ａｕ、Ｃｒ／Ａｕ、Ｔｉ／Ｐ
ｔ／Ａｕ、Ａｕ−Ｓｎ／Ａｕ等を用いることができる。
なお、Ｐ型電極１１、Ｎ型電極１２は、オーミックコン
タクトをとることができるものであれば他の材料を用い
ることもできる。
ように、Ｃｒ／Ｐｔ／Ａｕからなるものの他、Ａｕ−Ｚ
ｎ／Ａｕ、Ｃｒ／Ａｕ、Ｍｏ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ
などを用いることができる。また、Ｎ型電極１２として
は、図２に示すように、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからな
るものの他、Ａｕ−Ｚｎ／Ａｕ、Ｃｒ／Ａｕ、Ｔｉ／Ｐ
ｔ／Ａｕ、Ａｕ−Ｓｎ／Ａｕ等を用いることができる。
なお、Ｐ型電極１１、Ｎ型電極１２は、オーミックコン
タクトをとることができるものであれば他の材料を用い
ることもできる。
【００１９】次に、図２に示す半導体レーザ素子を製造
する方法において、ＧａＡｓ基板１０の裏面側にＮ型電
極１２、Ｎｉ拡散層１３、はんだ層１４を形成する工程
について説明する。
する方法において、ＧａＡｓ基板１０の裏面側にＮ型電
極１２、Ｎｉ拡散層１３、はんだ層１４を形成する工程
について説明する。
【００２０】図１に、この工程に用いる装置の概略構成
を示す。ＧａＡｓ基板（ウエハ）１０の表面側にＰ型電
極１１を形成した後、ＧａＡｓ基板１０をホルダー２２
にセットし、チャンバ２１を閉めてチャンバ２１内を真
空度１×１０-4Ｐａ程度にする。当該チャンバ２１内で
Ａｕ−Ｇｅ（１００ｎｍ厚）、Ｎｉ（２０ｎｍ厚）、Ａ
ｕ（１００ｎｍ厚）の順にスパッタ法などの真空蒸着法
を用いてＮ型電極１２を形成する。なお、図中のシャッ
タ２４は、蒸着を行うタイミングを決めるために設けら
れている。
を示す。ＧａＡｓ基板（ウエハ）１０の表面側にＰ型電
極１１を形成した後、ＧａＡｓ基板１０をホルダー２２
にセットし、チャンバ２１を閉めてチャンバ２１内を真
空度１×１０-4Ｐａ程度にする。当該チャンバ２１内で
Ａｕ−Ｇｅ（１００ｎｍ厚）、Ｎｉ（２０ｎｍ厚）、Ａ
ｕ（１００ｎｍ厚）の順にスパッタ法などの真空蒸着法
を用いてＮ型電極１２を形成する。なお、図中のシャッ
タ２４は、蒸着を行うタイミングを決めるために設けら
れている。
【００２１】Ｎ型電極１２の形成後、チャンバ２１内を
Ｎ2で置換し、ランプヒータ２３により３６０℃で２分
間アニール処理（熱処理）を行う。アニール終了後、チ
ャンバ２１を再度真空状態に戻し、Ｎｉ拡散層１３をス
パッタ法などの真空蒸着法にて１００ｎｍ厚程度まで蒸
着し、続けてＡｕ−Ｓｎからなるはんだ層１４を１．５
μｍ程度蒸着する。これら一連の工程を１つのチャンバ
２１の中で連続して行う。
Ｎ2で置換し、ランプヒータ２３により３６０℃で２分
間アニール処理（熱処理）を行う。アニール終了後、チ
ャンバ２１を再度真空状態に戻し、Ｎｉ拡散層１３をス
パッタ法などの真空蒸着法にて１００ｎｍ厚程度まで蒸
着し、続けてＡｕ−Ｓｎからなるはんだ層１４を１．５
μｍ程度蒸着する。これら一連の工程を１つのチャンバ
２１の中で連続して行う。
【００２２】このようにＮ型電極１２を成膜する工程か
らはんだ層１４を成膜する工程までを、同一のチャンバ
２１にて連続処理することにより、各々の工程間でＧａ
Ａｓ基板１０が大気中に暴露することがないため、Ｎｉ
拡散層１３に酸化膜が形成されることはない。従って、
半導体レーザ素子を、金メッキされたヒートシンクやス
テム、回路基板等の基台にはんだ付けする場合に、Ｎｉ
拡散層１３中のＮｉがＡｕ−Ｓｎはんだ層１４に拡散
し、Ａｕ−Ｓｎ−Ｎｉ合金を作ることによって、接合温
度を低くすることができる。
らはんだ層１４を成膜する工程までを、同一のチャンバ
２１にて連続処理することにより、各々の工程間でＧａ
Ａｓ基板１０が大気中に暴露することがないため、Ｎｉ
拡散層１３に酸化膜が形成されることはない。従って、
半導体レーザ素子を、金メッキされたヒートシンクやス
テム、回路基板等の基台にはんだ付けする場合に、Ｎｉ
拡散層１３中のＮｉがＡｕ−Ｓｎはんだ層１４に拡散
し、Ａｕ−Ｓｎ−Ｎｉ合金を作ることによって、接合温
度を低くすることができる。
【００２３】なお、Ｎｉ拡散層１３の酸化を防止すると
いう観点からすれば、Ｎｉ拡散層１３を成膜する工程と
はんだ層１４を成膜する工程のみ同一のチャンバ２１に
て連続処理すればよい。しかし、異物がＧａＡｓ基板１
０に付着するなどの問題を回避するためには、上記した
ようにＮ型電極１２を成膜する工程からはんだ層１４を
成膜する工程までを、同一のチャンバ２１にて連続処理
するのが好ましい。
いう観点からすれば、Ｎｉ拡散層１３を成膜する工程と
はんだ層１４を成膜する工程のみ同一のチャンバ２１に
て連続処理すればよい。しかし、異物がＧａＡｓ基板１
０に付着するなどの問題を回避するためには、上記した
ようにＮ型電極１２を成膜する工程からはんだ層１４を
成膜する工程までを、同一のチャンバ２１にて連続処理
するのが好ましい。
【００２４】図３に、図１に示す製造方法とは異なる他
の製造方法を示す。この製造方法においては、ＧａＡｓ
基板１０の表面側にＰ型電極１１を形成した後、ＧａＡ
ｓ基板１０を準備室にセットする。そして、ＧａＡｓ基
板１０を第１の成膜室へ搬送し、真空度１×１０-4〜９
×１０-4ＰａにてＡｕ−Ｇｅ（１００ｎｍ厚）、Ｎｉ
（２０ｎｍ厚）、Ａｕ（１００ｎｍ厚）の順にスパッタ
法などの真空蒸着法を用いてＮ型電極１２を形成する。
の製造方法を示す。この製造方法においては、ＧａＡｓ
基板１０の表面側にＰ型電極１１を形成した後、ＧａＡ
ｓ基板１０を準備室にセットする。そして、ＧａＡｓ基
板１０を第１の成膜室へ搬送し、真空度１×１０-4〜９
×１０-4ＰａにてＡｕ−Ｇｅ（１００ｎｍ厚）、Ｎｉ
（２０ｎｍ厚）、Ａｕ（１００ｎｍ厚）の順にスパッタ
法などの真空蒸着法を用いてＮ型電極１２を形成する。
【００２５】その後、ＧａＡｓ基板１０を熱処理室へ搬
送し、Ｎ2置換を実施後、赤外線ランプ２５により３６
０℃で２分間アニール処理（熱処理）を行う。アニール
終了後、ＧａＡｓ基板１０を第２の成膜室へ搬送し、Ｎ
ｉ拡散層１３（１００ｎｍ）、Ａｕ−Ｓｎからなるはん
だ層１４を２０００ｎｍ蒸着する。最後に、ＧａＡｓ基
板１０を準備室に搬送し、大気雰囲気に戻す。
送し、Ｎ2置換を実施後、赤外線ランプ２５により３６
０℃で２分間アニール処理（熱処理）を行う。アニール
終了後、ＧａＡｓ基板１０を第２の成膜室へ搬送し、Ｎ
ｉ拡散層１３（１００ｎｍ）、Ａｕ−Ｓｎからなるはん
だ層１４を２０００ｎｍ蒸着する。最後に、ＧａＡｓ基
板１０を準備室に搬送し、大気雰囲気に戻す。
【００２６】このようにＮ型電極１２を成膜する工程か
らはんだ層１４を成膜する工程までにおいて、ＧａＡｓ
基板１０の搬送を大気暴露しないように真空中あるいは
窒素雰囲気中で行うようにしているから、図１に示す製
造方法と同様、Ｎｉ拡散層１３に酸化膜が形成されるこ
とはない。
らはんだ層１４を成膜する工程までにおいて、ＧａＡｓ
基板１０の搬送を大気暴露しないように真空中あるいは
窒素雰囲気中で行うようにしているから、図１に示す製
造方法と同様、Ｎｉ拡散層１３に酸化膜が形成されるこ
とはない。
【００２７】なお、この図２に示す製造方法において
も、Ｎｉ拡散層１３の酸化を防止するという観点からす
れば、Ｎｉ拡散層１３を成膜する工程とはんだ層１４を
成膜する工程のみにおいて、ＧａＡｓ基板１０の搬送を
大気暴露しないように真空中で行うようにすればよい。
しかし、異物がＧａＡｓ基板１０に付着するなどの問題
を回避するためには、上記したようにＮ型電極１２を成
膜する工程からはんだ層１４を成膜する工程までにおい
て、ＧａＡｓ基板１０の搬送を大気暴露しないように真
空中で行うようにするのが好ましい。
も、Ｎｉ拡散層１３の酸化を防止するという観点からす
れば、Ｎｉ拡散層１３を成膜する工程とはんだ層１４を
成膜する工程のみにおいて、ＧａＡｓ基板１０の搬送を
大気暴露しないように真空中で行うようにすればよい。
しかし、異物がＧａＡｓ基板１０に付着するなどの問題
を回避するためには、上記したようにＮ型電極１２を成
膜する工程からはんだ層１４を成膜する工程までにおい
て、ＧａＡｓ基板１０の搬送を大気暴露しないように真
空中で行うようにするのが好ましい。
【図１】ＧａＡｓ基板１０の裏面側にＮ型電極１２、Ｎ
ｉ拡散層１３、はんだ層１４を形成する工程に用いる装
置の構成を示す図である。
ｉ拡散層１３、はんだ層１４を形成する工程に用いる装
置の構成を示す図である。
【図２】半導体レーザ素子の膜構成の一例を示す図であ
る。
る。
【図３】半導体素子の他の製造方法を示す図である。
【図４】Ｎｉ／（Ａｕ８０ｗｔ％−Ｓｎ２０ｗｔ％）の
積層構造において、Ｎｉ濃度を変化させたときの融点の
変化を示す図である。
積層構造において、Ｎｉ濃度を変化させたときの融点の
変化を示す図である。
【図５】半導体レーザ素子の製造方法の一例を示す図で
ある。
ある。
１０…ＧａＡｓ基板、１１…Ｐ型電極、１２…Ｎ型電
極、１３…Ｎｉ拡散層、１４…はんだ層、２１…チャン
バ、２２…ホルダー、２３…ランプヒータ、２４…シャ
ッタ。
極、１３…Ｎｉ拡散層、１４…はんだ層、２１…チャン
バ、２２…ホルダー、２３…ランプヒータ、２４…シャ
ッタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森下 敏之 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 4M104 AA05 BB11 BB12 BB13 BB14 BB16 CC01 DD34 DD36 DD37 DD79 GG04 5F073 CB23 DA35 FA22
Claims (4)
- 【請求項１】 半導体レーザとして機能させるための各
動作領域が形成された半導体基板の一面側にオーミック
電極を形成し、さらにそのオーミック電極に、Ｎｉ層、
およびＡｕ−Ｓｎはんだ層を形成して、半導体レーザ素
子を製造する方法において、 少なくとも前記Ｎｉ層を成膜する工程と前記はんだ層を
成膜する工程を同一チャンバにて連続処理することを特
徴とする半導体レーザ素子の製造方法。 - 【請求項２】 半導体レーザとして機能させるための各
動作領域が形成された半導体基板の一面側にオーミック
電極を形成し、さらにそのオーミック電極に、Ｎｉ層、
およびＡｕ−Ｓｎはんだ層を形成して、半導体レーザ素
子を製造する方法において、 前記オーミック電極を成膜する工程から前記はんだ層を
成膜する工程までを同一チャンバにて連続処理すること
を特徴とする半導体レーザ素子の製造方法。 - 【請求項３】 半導体レーザとして機能させるための各
動作領域が形成された半導体基板の一面側にオーミック
電極を形成し、さらにそのオーミック電極に、Ｎｉ層、
およびＡｕ−Ｓｎはんだ層を形成して、半導体レーザ素
子を製造する方法において、 少なくとも前記Ｎｉ層を成膜する工程と前記はんだ層を
成膜する工程における前記半導体基板の搬送を大気暴露
しないように真空中で行うことを特徴とする半導体レー
ザ素子の製造方法。 - 【請求項４】 半導体レーザとして機能させるための各
動作領域が形成された半導体基板の一面側にオーミック
電極を形成し、さらにそのオーミック電極に、Ｎｉ層、
およびＡｕ−Ｓｎはんだ層を形成して、半導体レーザ素
子を製造する方法において、 前記オーミック電極を成膜する工程から前記はんだ層を
成膜する工程までにおける前記半導体基板の搬送を大気
暴露しないように真空中で行うことを特徴とする半導体
レーザ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004027A JP2002208754A (ja) | 2001-01-11 | 2001-01-11 | 半導体レーザ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004027A JP2002208754A (ja) | 2001-01-11 | 2001-01-11 | 半導体レーザ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208754A true JP2002208754A (ja) | 2002-07-26 |
Family
ID=18872271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001004027A Pending JP2002208754A (ja) | 2001-01-11 | 2001-01-11 | 半導体レーザ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002208754A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197670A (ja) * | 2003-12-10 | 2005-07-21 | Showa Denko Kk | 窒化ガリウム系化合物半導体発光素子およびその負極 |
| JP2007266383A (ja) * | 2006-03-29 | 2007-10-11 | Victor Co Of Japan Ltd | 半導体素子の製造方法 |
| JPWO2013024837A1 (ja) * | 2011-08-16 | 2015-03-05 | 株式会社アルバック | 部品の製造方法及び部品 |
Citations (5)
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| JPH05235323A (ja) * | 1992-02-20 | 1993-09-10 | Olympus Optical Co Ltd | 半導体装置 |
-
2001
- 2001-01-11 JP JP2001004027A patent/JP2002208754A/ja active Pending
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