JP2002247143A - Ｐｎパターンジェネレータのビットエラー挿入回路 - Google Patents

Abstract

(57)【要約】 【課題】ビットエラーの挿入位置が、ＰＮパターン信号
を構成するビット列の任意の位置に設定可能とするＰＮ
パターンジェネレータのビットエラー挿入回路を提供す
ることを目的とする。 【解決手段】ＰＮパターン信号を発生させるＰＮパター
ン生成部１と、ＰＮパターン信号に挿入するビットエラ
ーの挿入タイミングを生成するエラー挿入タイミング生
成部１２と、ＰＮパターン信号に挿入するビットエラー
の挿入信号を生成するエラー生成部１３と、ＰＮパター
ン信号に挿入するビットエラーのビット位置を決定する
エラー挿入位置決定部１４と、入力データにＰＮパター
ン信号を挿入すると共にＰＮパターン信号を構成するビ
ット列の任意の位置に１ビットのビットエラーを挿入す
るＰＮパターン／ＰＮエラー挿入部３とにより構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＮパターンジェネ
レータのビットエラー挿入回路に関し、特に伝送装置の
開通試験時、或るいは、保守作業時等に行う回線品質の
確認の際に、試験信号となるＰＮパターン信号のビット
エラー検出を行うために用いるＰＮパターンジェネレー
タのビットエラー挿入回路に関する。

【０００２】

【従来の技術】ＴＤＭ伝送装置等においては、開通試験
時、或いは、保守作業時等に、フレーム信号の各ユーザ
に対応するタイムスロット（以降、ＴＳと称す）毎に、
試験信号となるＰＮパターン信号を一方のノードで挿入
し、もう一方のノードで、受信するＰＮパターン信号の
ビットエラーをカウントすることにより、回線品質の確
認を行う。その際に、前処理として、受信したＰＮパタ
ーン信号のビットエラーを確認する手段が正常に動作し
ていることを認識するため、ＰＮパターン信号を送出す
る時に、予め強制的にＰＮパターン信号の１ビットを誤
らせる処理を行い、受信側にてＰＮパターン信号に１ビ
ットのビットエラーが生じていることの検出を行う。こ
の操作は、保守者が、受信するＰＮパターン信号のビッ
トエラーの発生状況を確認しながら手動で適宜に行うた
め、通常、１ビットのビットエラーの挿入間隔は、数秒
以上の間隔をあけるのが一般的である。そこで、ＴＤＭ
伝送装置等では、ＰＮパターンジェネレータに、１ビッ
トのビットエラーを所要の間隔で挿入する回路が付加さ
れている。

【０００３】図５は、従来から用いられているＰＮパタ
ーンジェネレータのビットエラー挿入回路の構成例であ
る。同図は、８ｋＨｚのクロック１周期を１フレームと
する伝送速度８．１９２Ｍｂｉｔ／ｓｅｃの伝送装置の
場合を示し、特定のＴＳに８ビットのＰＮパターンを挿
入すると共に、ＰＮパターン信号に１ビットのビットエ
ラーを挿入する。そこで、ＰＮパターンジェネレータの
ビットエラー挿入回路は、ＰＮパターン信号を発生させ
るＰＮパターン生成部１と、ビットエラーを発生させる
タイミングを生成するエラー生成部２と、入力データに
ＰＮパターン信号を挿入すると共にＰＮパターン信号を
構成するビット列に１ビットのビットエラーを挿入する
ＰＮパターン／ＰＮエラー挿入部３とにより構成する。

【０００４】ＰＮパターン生成部１には、ＰＮパターン
信号出力タイミング信号を生成するＰＮ ＴＩＭ出力回
路４と、ＰＮパターン信号を発生させるＰＮパターンジ
ェネレータ５を備え、エラー生成部２は、エラー挿入信
号（ＥＲＲ ＡＤＤ）の立ち上がりエッジを検出するエ
ッジ検出回路６と、検出したエッジ信号を保持するラッ
チ回路７と、ＡＮＤ回路８とを備え、ＰＮパターン／Ｐ
Ｎエラー挿入部３は、ＰＮパターン信号を構成するビッ
ト列の１ビットを誤らせるＥＸ ＯＲ回路９と、入力デ
ータにＰＮパターン信号を挿入するタイミングを生成す
るＡＮＤ回路１０と、入力データにＰＮパターン信号を
挿入するセレクト回路１１とを備えている。

【０００５】又、図５において、ビットエラー挿入回路
に入出力する信号を説明すると、ＰＮＩＮＳは、ＰＮパ
ターン信号を発生させる信号を示し、ＴＩＭ ＩＮＳ
は、ＰＮパターン信号の挿入位置を示すタイミング信号
であり、ＤＡＴ ＩＮは、主信号からなるデータ入力を
示す。ＥＲＲ ＡＤＤは、ソフトウェアの指示により非
同期で動作するエラー挿入信号を示し、８ＭＣＬＫは、
８．１９２Ｍｂｉｔ／ｓｅｃのクロック信号を示し、Ｄ
ＡＴ ＯＵＴは、ＰＮパターンの挿入及びビットエラー
の挿入処理がなされた主信号のデータ出力を示す。

【０００６】図５の動作を説明すると、ＰＮパターン生
成部１においては、ＰＮ ＩＮＳ信号を位相反転しＴＩ
Ｍ ＩＮＳ信号と共にＯＲ回路に入力して得たＰＮパタ
ーン信号の出力タイミング信号（ＰＮ ＴＩＭ信号）を
ＰＮ ＴＩＭ出力回路４から出力し、ＰＮパターンジェ
ネレータ５を制御して所定のタイミングで８ビットのＰ
Ｎパターン信号を出力する。エラー生成部２は、エッジ
検出回路６によりＥＲＲ ＡＤＤ信号の立ち上がりエッ
ジを検出して、ラッチ回路７により検出信号を保持す
る。保持した出力と前記ＰＮ ＴＩＭ信号をＡＮＤ回路
８に入力することにより、ＰＮパターン信号にビットエ
ラーを挿入するタイミング信号を生成し、ＰＮパターン
／ＰＮエラー挿入部３のＥＸ ＯＲ回路９へ入力する。
ＰＮパターン／ＰＮエラー挿入部３は、ＰＮパターン信
号をデータ入力に挿入するタイミングを決定するＡＮＤ
回路１０の制御により、セレクト回路１１においてデー
タ入力にＰＮパターンを挿入すると共に、ＥＸ ＯＲ回
路９において、所定のタイミングでＰＮパターン信号に
ビットエラーを挿入する。尚、ＰＮパターン信号は、１
ＴＳ分の８ビットからなるＰＮパターン信号、２ＴＳ分
の１６ビットからなるＰＮパターン信号、３ＴＳ分の２
４ビットからなるＰＮパターン信号等のようにビット長
を設定可能である。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
ＰＮパターンジェネレータを用いたビットエラー挿入回
路は、１ビットのビットエラーをＰＮパターン信号に挿
入する際に、その挿入タイミングが、１フレームを構成
する入力データの任意の位置に挿入されたＰＮパターン
信号のビット列範囲に一致しない時は、必ず、所定ビッ
ト長からなるＰＮパターン信号の第一ビットにビットエ
ラーを挿入するよう動作していた。

【０００８】図６に、従来のＰＮパターンジェネレータ
を用いたビットエラー挿入回路の動作イメージ図を示
す。同図を説明すると、（１）は、８ｋＨｚのクロック
信号を示し、１フレーム間に１０２４ビットを伝送す
る。（２）は、１フレームを構成するビット列のなか
で、８ビットのＰＮパターン信号を挿入した位置を示
し、（３）は、１フレーム１０２４ビットの中で、１ビ
ットのビットエラーを挿入しようとしたタイミング位置
を示す。図６の表示例によると、１フレーム１０２４ビ
ットの中で、ビットエラーの挿入指示がされたビット
は、４ビット目のビットＢ４であるが、８ビットのＰＮ
パターン信号が挿入されたビット列範囲からずれている
ため、そのまま４ビット目のビットにビットエラーを挿
入することは出来ない。そこで、前述したビットエラー
挿入タイミングを生成するエラー生成部においては、ビ
ットエラーを挿入するビット位置が、８ビットのＰＮパ
ターン信号が挿入されているビット列範囲からずれてい
る場合は、ビットエラーの挿入動作を、８ビットのＰＮ
パターン信号のビット列が挿入されている位置まで保留
し、その挿入位置に達すると、８ビットからなるＰＮパ
ターン信号の第一ビットの符号を反転して、ＰＮパター
ン信号にビットエラーを挿入するよう動作していた。

【０００９】ビットエラー挿入指示は、１０２４ビット
の範囲で任意に指定されるため、ビットエラー挿入指示
が、８ビットのＰＮパターン信号のビット列範囲に含ま
れる可能性は低く、従って、ビットエラーの挿入位置
が、８ビットからなるＰＮパターン信号の第一ビットに
集中する場合が多くなることが予測される。そのため、
８ビットからなるＰＮパターン信号の任意のビットにビ
ットエラーを挿入することが不可能で、８ビットからな
るＰＮパターン信号の第一ビットにビットエラーの挿入
が偏ることから、ＰＮパターン信号に挿入したビットエ
ラーを確認する手段が正常に動作していることの認識に
不都合を生じていた。本発明は、上述したような従来か
ら用いられているＰＮパターンジェネレータのビットエ
ラー挿入回路の問題を解決するためになされたものであ
って、ビットエラーの挿入位置を、ＰＮパターン信号を
構成するビット列の任意の位置に設定可能とするＰＮパ
ターンジェネレータのビットエラー挿入回路を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明に係わるＰＮパターンジェネレータのビットエ
ラー挿入回路は、以下の構成をとる。請求項１記載のＰ
Ｎパターンジェネレータのビットエラー挿入回路は、伝
送装置間の回線品質を確認する際に主信号に挿入し試験
信号として用いるＰＮパターン信号へのビットエラー挿
入回路において、所定のタイミングにより出力する所定
ビット長のＰＮパターン信号及びＰＮパターン信号出力
タイミング信号を生成するＰＮパターン生成部と、ＰＮ
パターン信号に挿入するビットエラーの挿入タイミング
信号を生成するエラー挿入タイミング生成部と、ＰＮパ
ターン信号に挿入するビットエラーの挿入信号を生成す
るエラー生成部と、ＰＮパターン信号に挿入するビット
エラーのビット位置を決定するエラー挿入位置決定部
と、入力データにＰＮパターン信号を挿入すると共にＰ
Ｎパターン信号を構成するビット列の任意の位置に１ビ
ットのビットエラーを挿入するＰＮパターン／ＰＮエラ
ー挿入部とにより構成する。

【００１１】請求項２記載のＰＮパターンジェネレータ
のビットエラー挿入回路は、前記ＰＮパターン生成部
が、ＰＮパターン発生信号及びＰＮパターン挿入位置タ
イミング信号を論理回路に入力してＰＮパターン信号出
力タイミング信号を出力するＰＮ ＴＩＭ出力回路と、
所定のタイミングにより所定ビット長のＰＮパターン信
号を出力するＰＮパターンジェネレータとにより構成す
る。

【００１２】請求項３記載のＰＮパターンジェネレータ
のビットエラー挿入回路は、前記エラー挿入タイミング
生成部が、複数のタイムスロットにより構成する入力デ
ータのフレーム周期の立ち上がりエッジを検出するエッ
ジ検出回路と、検出した前記エッジ信号を所定の時間ク
ロック信号に同期して保持する第一のラッチ回路と、該
第一のラッチ回路が出力する保持信号と前記ＰＮパター
ン信号出力タイミング信号とを入力してＰＮパターン信
号挿入開始タイミング信号を生成する第一のＡＮＤ回路
と、前記ＰＮパターン信号挿入開始タイミング信号によ
りカウンタをロードした後クロック信号をカウントする
ことによりＰＮパターン信号のビット数をカウントする
第一のカウンタ回路と、前記第一のカウンタ回路出力と
後述する第二のカウンタ回路出力のカウント値を比較し
てカウント値が一致するタイミングを生成しビットエラ
ー挿入タイミング信号を出力する比較回路とにより構成
する。

【００１３】請求項４記載のＰＮパターンジェネレータ
のビットエラー挿入回路は、前記エラー生成部が、エラ
ー挿入信号の立ち上がりエッジを検出するエッジ検出回
路と、検出した前記エッジ信号をクロック信号に同期し
て所定の時間保持する第二のラッチ回路及びＤＦＦ回路
と、該ＤＦＦ回路が出力する保持信号と前記ＰＮパター
ン信号出力タイミング信号と前記比較回路が出力するビ
ットエラー挿入タイミング信号とを入力しＰＮパターン
信号にビットエラーを挿入するためのビットエラー挿入
信号を生成する第二のＡＮＤ回路とにより構成する。

【００１４】請求項５記載のＰＮパターンジェネレータ
のビットエラー挿入回路は、前記エラー挿入位置決定部
が、前記ＰＮパターン信号挿入開始タイミング信号と前
記ビットエラー挿入タイミング信号とを入力し第二のカ
ウンタ回路をロードする第三のＡＮＤ回路と、前記ＰＮ
パターン信号挿入開始タイミング信号を入力してクロッ
ク信号をカウントしＰＮパターン信号に挿入するビット
エラーの挿入位置を決定する第二のカウンタ回路とによ
り構成する。

【００１５】請求項６記載のＰＮパターンジェネレータ
のビットエラー挿入回路は、前記ＰＮパターン／ＰＮエ
ラー挿入部が、前記ＰＮパターン信号と前記ビットエラ
ー挿入信号とを入力しＰＮパターン信号の所定のビット
を１ビット誤らせるＥＸ ＯＲ回路と、前記ＰＮパター
ン発生信号及び前記ＰＮパターン挿入位置タイミング信
号とを入力しＰＮパターン信号を主信号に挿入するタイ
ミングを生成する第四のＡＮＤ回路と、該第四のＡＮＤ
回路の出力信号により制御し入力データ或いはビットエ
ラーを含むＰＮパターン信号を選択して出力するセレク
ト回路とにより構成する。

【００１６】

【発明の実施の形態】以下、図示した実施例に基づいて
本発明を詳細に説明する。図１は、本発明に係るＰＮパ
ターンジェネレータのビットエラー挿入回路の一実施例
を示す構成図である。同図は、８ｋＨｚのクロック１周
期を１フレームとする伝送速度８．１９２Ｍｂｉｔ／ｓ
ｅｃの伝送装置の場合を示し、特定のＴＳに８ビットの
ＰＮパターンを挿入すると共に、ＰＮパターン信号の任
意の位置に１ビットのビットエラーを挿入する。そこ
で、ＰＮパターンジェネレータのビットエラー挿入回路
は、ＰＮパターン信号を発生させるＰＮパターン生成部
１と、ＰＮパターン信号に挿入するビットエラーの挿入
タイミングを生成するエラー挿入タイミング生成部１２
と、ＰＮパターン信号に挿入するビットエラーの挿入信
号を生成するエラー生成部１３と、ＰＮパターン信号に
挿入するビットエラーのビット位置を決定するエラー挿
入位置決定部１４と、入力データにＰＮパターン信号を
挿入すると共にＰＮパターン信号を構成するビット列の
任意の位置に１ビットのビットエラーを挿入するＰＮパ
ターン／ＰＮエラー挿入部３とにより構成する。

【００１７】又、ＰＮパターン生成部１には、ＰＮパタ
ーン信号の出力タイミングを生成するＰＮ ＴＩＭ出力
回路４と、８ビットのＰＮパターン信号を発生させるＰ
Ｎパターンジェネレータ５とを備え、エラー挿入タイミ
ング生成部１２は、８ｋクロック信号（８ｋＣＬＫ）の
立ち上がりエッジを検出するエッジ検出回路１５と、所
定の時間、検出したエッジ信号を保持する第一のラッチ
回路１６と、所定の論理回路を構成する第一のＡＮＤ回
路１７と、ＰＮパターン信号のビット数をカウントする
第一のカウンタ回路１８と、ＰＮパターン信号に挿入す
るビットエラーの挿入タイミングを生成する比較回路１
９とを備え、エラー生成部１３は、エラー挿入信号（Ｅ
ＲＲ ＡＤＤ）の立ち上がりエッジを検出するエッジ検
出回路２０と、所定の時間、検出したエッジ信号を保持
する第二のラッチ回路２１及びＤＦＦ回路２２と、ＰＮ
パターン信号にビットエラーを挿入する際に出力するビ
ットエラー挿入信号を生成する第二のＡＮＤ回路２３と
を備えている。

【００１８】エラー挿入位置決定部１４は、所定の論理
回路を構成する第三のＡＮＤ回路２４と、ＰＮパターン
信号に挿入するビットエラーのビット位置を決定する第
二のカウンタ回路２５とを備え、ＰＮパターン／ＰＮエ
ラー挿入部３は、ＰＮパターン信号を構成するビットを
１ビット誤らせるＥＸ ＯＲ回路９と、ＰＮパターン信
号を挿入するタイミングを生成する第四のＡＮＤ回路１
０と、入力データにＰＮパターン信号を挿入するセレク
ト回路１１とを備えている。

【００１９】又、図１においてビットエラー挿入回路に
入出力する信号を説明すると、ＰＮＩＮＳは、ＰＮパタ
ーン信号を発生させる信号を示し、ＴＩＭ ＩＮＳは、
ＰＮパターン信号の挿入位置を示すタイミング信号であ
り、ＤＡＴ ＩＮは、主信号からなるデータ入力を示
す。ＥＲＲ ＡＤＤは、ソフトウェアの指示により非同
期で動作するエラー挿入信号を示し、８ｋＣＬＫは、８
ｋＨｚのクロック信号を示し、８ＭＣＬＫは、８．１９
２Ｍｂｉｔ／ｓｅｃのクロック信号を示し、ＤＡＴ Ｏ
ＵＴは、ＰＮパターン信号の挿入及びビットエラーの挿
入処理がなされた主信号のデータ出力を示す。

【００２０】次に、図１の動作を、図２に示した本発明
に係るＰＮパターンジェネレータのビットエラー挿入回
路の動作イメージ図を含めて説明する。図２の（１）〜
（３）は、１フレーム構成内のビット配置図を示し、
（４）は、ビットエラー挿入位置の決定のために設けた
カウンタの説明図を示す。先ず、外部よりの指示によ
り、ＰＮパターン信号を挿入するＴＳ位置を設定し、
（２）に示す位置にＰＮパターン信号を挿入する。
（４）に示すカウンタは、１フレーム毎に１つ進むカウ
ンタで、挿入するＰＮパターン信号を８ビットとした際
は、８カウントのカウンタとする。そこで、カウンタの
取りえる値は０〜７とし、（３）に示すビットエラー挿
入位置に対応する。そこで、外部より１ビットのビット
エラー挿入を指示されると、挿入指示決定ポイントが示
すカウンタの値が、ビットエラーを挿入するビット位置
となり、本図においては、カウンタ値が２の位置でビッ
トエラーの挿入を指示されたので、（３）に示すＰＮパ
ターン信号の第４ビットの論理を反転させ、ＰＮパター
ン信号にビットエラーを挿入する。従って、ビットエラ
ーの挿入位置の選択は、ＰＮパターン信号を構成する８
ビット内において行われ、ビットエラー挿入指示タイミ
ング以降のＰＮパターン信号に対して所定の位置にビッ
トエラーが挿入される。当然のことながら、ＰＮパター
ン信号の挿入を１６ビットにした場合、カウンタの取り
える範囲は、０〜１５となり、挿入するＰＮパターン信
号のビット数に対応してカウンタの取り得る範囲を可変
すればよい。

【００２１】次に、図１の動作を、図３、図４のタイミ
ングチャートを含めて説明する。図３は、本発明に係る
ＰＮパターンジェネレータのビットエラー挿入回路にお
いて、ＰＮパターン信号を挿入する動作を示すタイミン
グチャートであり、図４は、本発明に係るＰＮパターン
ジェネレータのビットエラー挿入回路において、ビット
エラーを挿入する動作を示すタイミングチャートであ
る。タイミングチャートの信号名に表示している（ ）
で囲ったアルファベットは、図１に示す本発明に係るＰ
Ｎパターンジェネレータのビットエラー挿入回路の一実
施例を示す構成図において、入出力信号及び各構成要素
の入出力部に表示している( )で囲ったアルファベット
と同一な信号を示す。

【００２２】そこで、図１及び図３を用いて、主信号か
らなる入力データに８ビットのＰＮパターン信号を挿入
する際の動作を説明する。ＰＮパターン生成部１は、
（ａ）ＰＮ ＩＮＳ信号を位相反転し、（ｂ）ＴＩＭ
ＩＮＳ信号と共にＯＲ回路に入力して得たＰＮパターン
信号の出力タイミング信号である（ｃ）ＰＮ ＴＩＭ信
号を、ＰＮ ＴＩＭ出力回路４から出力し、ＰＮパター
ンジェネレータ５を制御して所定のタイミングで（ｄ）
ＰＮ ＯＵＴ信号を出力する。ＰＮパターン／ＰＮエラ
ー挿入部３は、セレクト回路１１において、通常、主信
号で構成する入力データ（ｅ）ＤＡＴ ＩＮ信号を選択
して（ｆ）ＤＡＴ ＯＵＴとして出力しているが、第四
のＡＮＤ回路１０の入力信号である（ａ）ＰＮ ＩＮＳ
及び（ｂ）ＴＩＭ ＩＮＳが共に論理「１」であるタイ
ミングにおいてセレクト回路１１を動作させ、ＥＸ Ｏ
Ｒ回路９を介してＰＮパターン信号を挿入し、（ｆ）Ｄ
ＡＴＯＵＴとして出力する。

【００２３】次に、図１及び図４を用いて、入力データ
に挿入した８ビットのＰＮパターン信号に、１ビットの
ビットエラーを挿入する際の動作を説明する。エラー挿
入タイミング生成部１２において、（ｇ）８ｋＣＬＫ信
号の立ち上がりエッジをエッジ検出回路１５により検出
し、（ｉ）８ｋＣＬＫエッジ検出信号を第一のラッチ回
路１６へ入力する。第一のラッチ回路１６は、（ｈ）８
ＭＣＬＫ信号に同期させ、前記（ｉ）８ｋＣＬＫエッジ
検出信号の論理「１」が入力されることによりセットさ
れると共に、前記（ｃ）ＰＮ ＴＩＭ信号の論理「１」
のタイミングによりリセットし、（ｊ）ラッチ１Ｑ信号
となる。更に、（ｊ）ラッチ１Ｑ信号と、（ｃ）ＰＮ
ＴＩＭ信号を第一のＡＮＤ回路１７へ入力し、ＰＮパタ
ーン信号の挿入を開始するタイミング信号である（ｋ）
ラッチ１Ｑ・ＰＮ ＴＩＭ信号を出力する。

【００２４】一方、エラー生成部１３は、（ｌ）エラー
挿入信号（ＥＲＲ ＡＤＤ）の立ち上がりエッジをエッ
ジ検出回路２０が検出し、得られた（ｍ）ＥＲＲ ＡＤ
Ｄエッジ検出信号を第二のラッチ回路２１へ入力する。
第二のラッチ回路２１においては、（ｈ）８ＭＣＬＫ信
号に同期させ、前記（ｍ）ＥＲＲ ＡＤＤエッジ検出信
号の論理「１」が入力されることによりセットされると
共に、前記（ｋ）ラッチ１Ｑ・ＰＮ ＴＩＭ信号でリセ
ットする（ｎ）ラッチ２Ｑ信号を出力する。ＤＦＦ回路
２２は、前記（ｋ）ラッチ１Ｑ・ＰＮ ＴＩＭ信号の論
理が「１」において、（ｎ）ラッチ２Ｑ信号を入力して
出力「１」となる（ｐ）ＤＦＦ出力信号を出力し、ビッ
トエラー挿入信号を生成する条件の１つとする。

【００２５】次に、エラー挿入タイミング生成部１２に
設けた第一のカウンタ回路１８は、前記（ｋ）ラッチ１
Ｑ・ＰＮ ＴＩＭ信号によりカウント「０」にロードさ
れた後、前記（ｃ）ＰＮ ＴＩＭ信号が論理「１」の際
に（ｈ）８ＭＣＬＫ信号をカウントして（ｑ）カウンタ
１Ｑ信号を出力する。従って、本実施例においては、
「０」〜「７」までカウントして停止する。又、エラー
挿入位置決定部１４に設けられた第二のカウンタ２５
は、前記（ｋ）ラッチ１Ｑ・ＰＮ ＴＩＭ信号の論理
「１」の際に（ｈ）８ＭＣＬＫ信号を１クロック分カウ
ントして（ｒ）カウンタ２Ｑ信号を出力して停止する。
図４に示すタイムチャートは、１例として、１クロック
分カウントしてカウンタ値「２」となった場合を示し、
本カウンタは、１フレーム毎に１カウント進み、「７」
をカウントすると「０」にロードされる。

【００２６】そこで、エラー挿入タイミング生成部１２
に備えた比較回路１９において、前記（ｑ）カウンタ１
Ｑ信号と前記（ｒ）カウンタ２Ｑ信号を入力し、第二の
カウンタ回路２５が出力しているカウンタ値が、第一の
カウンタ回路１８が出力しているカウンタ値と一致する
タイミングにおいて、（ｓ）比較信号を出力する。図４
のタイミングチャートにおいては、８ビットのＰＮパタ
ーン信号の４ビット目が前記タイミングに相当する。更
に、エラー生成部１３に備えた第二のＡＮＤ回路２３に
おいて、前記（ｃ）ＰＮ ＴＩＭ信号と、前記（ｐ）Ｄ
ＦＦ出力信号と、前記（ｓ）比較信号とを入力し、３入
力信号の論理が共に「１」となるタイミングが、８ビッ
トからなるＰＮパターン信号に１ビットのビットエラー
を挿入するタイミング信号となり、ＰＮパターン／ＰＮ
エラー挿入部３に備えたＥＸ ＯＲ回路９へ入力する。

【００２７】従って、（ｄ）ＰＮ ＯＵＴ信号と前記第
二のＡＮＤ回路２３の出力信号を入力しているＥＸ Ｏ
Ｒ回路９は、ビットエラーを挿入するタイミングにおい
て、第二のＡＮＤ回路２３の出力論理が「１」となり、
そのタイミングに位置する（ｄ）ＰＮ ＯＵＴ信号の４
ビット目の論理を反転させ、ビットエラーを挿入した
後、セレクト回路１１より（ｆ）ＤＡＴ ＯＵＴ信号と
して出力する。尚、本実施例においては、ＰＮパターン
信号が、１ＴＳ分の８ビットである場合について説明し
たが、同一実施例において、２ＴＳ分の１６ビットから
なるＰＮパターン信号、３ＴＳ分の２４ビットからなる
ＰＮパターン信号等のような（８ビット×Ｎ）ビットの
ビット列に対し、１ビットのビットエラー挿入が可能で
ある。

【００２８】

【発明の効果】従来のビットエラー挿入回路は、ＰＮパ
ターン信号の先頭ビットにビットエラーを挿入する確率
が高く、偏った試験になりがちであったが、本発明は上
述したように、請求項１、２、３、４、５、６共に、Ｐ
Ｎパターン信号の全てのビット位置に対して、同じ確率
でビットエラーを挿入することができると共に、追加回
路もカウンタと周辺回路のみと軽微でありことから、Ｔ
ＤＭ伝送装置等を運用する上で大きな効果を発揮するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明に係るＰＮパターンジェネレータのビッ
トエラー挿入回路の一実施例を示す構成図である。

【図２】本発明に係るＰＮパターンジェネレータのビッ
トエラー挿入回路の動作イメージを示す図である。

【図３】本発明に係るＰＮパターンジェネレータのビッ
トエラー挿入回路において、ＰＮパターン信号を挿入す
る動作を示すタイミングチャートである。

【図４】本発明に係るＰＮパターンジェネレータのビッ
トエラー挿入回路において、ビットエラーを挿入する動
作を示すタイミングチャートである。

【図５】従来から用いられているＰＮパターンジェネレ
ータのビットエラー挿入回路の構成例である。

【図６】従来のＰＮパターンジェネレータを用いたビッ
トエラー挿入回路の動作イメージ図を示す。

【符号の説明】

１・・ＰＮパターン生成部、 ２・・エラー生成
部、３・・ＰＮパターン／ＰＮエラー挿入部、４・・Ｐ
Ｎ ＴＩＭ出力回路、 ５・・ＰＮパターンジェネ
レータ、６・・エッジ検出回路、 ７・・ラ
ッチ回路、８・・ＡＮＤ回路、 ９・・
ＥＸ ＯＲ回路、１０・・ＡＮＤ回路（第四のＡＮＤ回
路）、１１・・セレクト回路、 １２・・エ
ラー挿入タイミング生成部、１３・・エラー生成部、
１４・・エラー挿入位置決定部、１５・・エ
ッジ検出回路、 １６・・第一のラッチ回路、
１７・・第一のＡＮＤ回路、 １８・・第一のカ
ウンタ回路、１９・・比較回路、 ２０
・・エッジ検出回路、２１・・第二のラッチ回路、
２２・・ＤＦＦ回路、２３・・第二のＡＮＤ回路、
２４・・第三のＡＮＤ回路、２５・・第二のカ
ウンタ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】伝送装置間の回線品質を確認する際に主信
   号に挿入し試験信号として用いるＰＮパターン信号への
   ビットエラー挿入回路において、 所定のタイミングにより出力する所定ビット長のＰＮパ
   ターン信号及びＰＮパターン信号出力タイミング信号を
   生成するＰＮパターン生成部と、ＰＮパターン信号に挿
   入するビットエラーの挿入タイミング信号を生成するエ
   ラー挿入タイミング生成部と、ＰＮパターン信号に挿入
   するビットエラーの挿入信号を生成するエラー生成部
   と、ＰＮパターン信号に挿入するビットエラーのビット
   位置を決定するエラー挿入位置決定部と、入力データに
   ＰＮパターン信号を挿入すると共にＰＮパターン信号を
   構成するビット列の任意の位置に１ビットのビットエラ
   ーを挿入するＰＮパターン／ＰＮエラー挿入部とにより
   構成したことを特徴とするＰＮパターンジェネレータの
   ビットエラー挿入回路。
2. 【請求項２】前記ＰＮパターン生成部は、ＰＮパターン
   発生信号及びＰＮパターン挿入位置タイミング信号を論
   理回路に入力してＰＮパターン信号出力タイミング信号
   を出力するＰＮ ＴＩＭ出力回路と、所定のタイミング
   により所定ビット長のＰＮパターン信号を出力するＰＮ
   パターンジェネレータとにより構成したことを特徴とす
   る請求項１記戴のＰＮパターンジェネレータのビットエ
   ラー挿入回路。
3. 【請求項３】前記エラー挿入タイミング生成部は、複数
   のタイムスロットにより構成する入力データのフレーム
   周期の立ち上がりエッジを検出するエッジ検出回路と、
   検出した前記エッジ信号を所定の時間クロック信号に同
   期して保持する第一のラッチ回路と、該第一のラッチ回
   路が出力する保持信号と前記ＰＮパターン信号出力タイ
   ミング信号とを入力してＰＮパターン信号挿入開始タイ
   ミング信号を生成する第一のＡＮＤ回路と、前記ＰＮパ
   ターン信号挿入開始タイミング信号によりカウンタをロ
   ードした後クロック信号をカウントすることによりＰＮ
   パターン信号のビット数をカウントする第一のカウンタ
   回路と、前記第一のカウンタ回路出力と後述する第二の
   カウンタ回路出力のカウント値を比較してカウント値が
   一致するタイミングを生成しビットエラー挿入タイミン
   グ信号を出力する比較回路とにより構成したことを特徴
   とする請求項１又は２記戴のＰＮパターンジェネレータ
   のビットエラー挿入回路。
4. 【請求項４】前記エラー生成部は、エラー挿入信号の立
   ち上がりエッジを検出するエッジ検出回路と、検出した
   前記エッジ信号をクロック信号に同期して所定の時間保
   持する第二のラッチ回路及びＤＦＦ回路と、該ＤＦＦ回
   路が出力する保持信号と前記ＰＮパターン信号出力タイ
   ミング信号と前記比較回路が出力するビットエラー挿入
   タイミング信号とを入力しＰＮパターン信号にビットエ
   ラーを挿入するためのビットエラー挿入信号を生成する
   第二のＡＮＤ回路とにより構成したことを特徴とする請
   求項１乃至３記戴のＰＮパターンジェネレータのビット
   エラー挿入回路。
5. 【請求項５】前記エラー挿入位置決定部は、前記ＰＮパ
   ターン信号挿入開始タイミング信号と前記ビットエラー
   挿入タイミング信号とを入力し第二のカウンタ回路をロ
   ードする第三のＡＮＤ回路と、前記ＰＮパターン信号挿
   入開始タイミング信号を入力してクロック信号をカウン
   トしＰＮパターン信号に挿入するビットエラーの挿入位
   置を決定する第二のカウンタ回路とにより構成したこと
   を特徴とする請求項１乃至４記戴のＰＮパターンジェネ
   レータのビットエラー挿入回路。
6. 【請求項６】前記ＰＮパターン／ＰＮエラー挿入部は、
   前記ＰＮパターン信号と前記ビットエラー挿入信号とを
   入力しＰＮパターン信号の所定のビットを１ビット誤ら
   せるＥＸ ＯＲ回路と、前記ＰＮパターン発生信号及び
   前記ＰＮパターン挿入位置タイミング信号とを入力しＰ
   Ｎパターン信号を主信号に挿入するタイミングを生成す
   る第四のＡＮＤ回路と、該第四のＡＮＤ回路の出力信号
   により制御し入力データ或いはビットエラーを含むＰＮ
   パターン信号を選択して出力するセレクト回路とにより
   構成したことを特徴とする請求項１乃至５記戴のＰＮパ
   ターンジェネレータのビットエラー挿入回路。