JPH1028146A - 符号誤り訂正装置 - Google Patents
符号誤り訂正装置Info
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- JPH1028146A JPH1028146A JP18349096A JP18349096A JPH1028146A JP H1028146 A JPH1028146 A JP H1028146A JP 18349096 A JP18349096 A JP 18349096A JP 18349096 A JP18349096 A JP 18349096A JP H1028146 A JPH1028146 A JP H1028146A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 30
- 238000009499 grossing Methods 0.000 claims description 12
- 238000005070 sampling Methods 0.000 abstract description 17
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 108010076504 Protein Sorting Signals Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】受信したデジタル信号を高速クロックでサンプ
リングして利用するシステムを誤動作させないようにす
る。 【解決手段】この符号誤り訂正装置は、送信部３から伝
送路１０を介して送られてくる適用システムの高速クロ
ックと、この高速クロックの予め定められた複数個（こ
の場合では１５個）分の時間幅で１ビットを構成して複
数のビットからなるデジタル信号とを受信して１ビット
単位内の任意の高速クロック時点の論理変更（検出して
いるデジタル信号の１ビットの論理値が“０”ならば
“１”，“１”ならば“０”に変更）している所を高速
クロックの１クロック単位で検出する誤り検出部４と、
この誤り検出部４からの出力信号によって受信したデジ
タル信号を１ビット単位で１ビットの全領域期間にわた
って論理値の誤りを訂正する誤り訂正部５とを備えてい
る。
リングして利用するシステムを誤動作させないようにす
る。 【解決手段】この符号誤り訂正装置は、送信部３から伝
送路１０を介して送られてくる適用システムの高速クロ
ックと、この高速クロックの予め定められた複数個（こ
の場合では１５個）分の時間幅で１ビットを構成して複
数のビットからなるデジタル信号とを受信して１ビット
単位内の任意の高速クロック時点の論理変更（検出して
いるデジタル信号の１ビットの論理値が“０”ならば
“１”，“１”ならば“０”に変更）している所を高速
クロックの１クロック単位で検出する誤り検出部４と、
この誤り検出部４からの出力信号によって受信したデジ
タル信号を１ビット単位で１ビットの全領域期間にわた
って論理値の誤りを訂正する誤り訂正部５とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は符号誤り訂正装置に
関し、特に伝送路等によって一部誤りをしたデータ符号
の訂正を行う符号誤り訂正装置に関する。
関し、特に伝送路等によって一部誤りをしたデータ符号
の訂正を行う符号誤り訂正装置に関する。
【０００２】
【従来の技術】この種の従来の符号誤り訂正回路につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００３】図５は従来の符号誤り訂正回路の一例を示
すブロック図、図６はこの従来例における処理の概要を
説明するための図である。
すブロック図、図６はこの従来例における処理の概要を
説明するための図である。
【０００４】図５，図６において、この従来例は、特開
平１−１７０２５０号公報の開示内容を示し、データ受
信に伴いスタートビット検出回路２１でスタートビット
が検出された場合、スタートビット検出回路２１からの
指示にもとづきサンプリングタイミング回路２２から
は、後続のデータ（パリティビットを含む）をビット単
位に８回サンプリングすべくサンプリング要求信号が出
力されるようになっている。８連続サンプリング回路２
３ではそのサンプリング要求信号にもとづきクロック発
生回路２４からのクロックに同期してデータ各々の中央
部付近を８回に亘って連続的にサンプリグするようにな
っているものである。データ各々について順次得られる
８個のサンプリングデータ（状態データ）はサンプリン
グレジスタ２６に所定順に格納されたうえアドレスとし
て８→１ビット変換テーブル格納ＲＯＭ２７に入力され
ることによって、１ビットの変換データ（多数決結果と
してのデータの状態）に変換されるところなるものであ
る。
平１−１７０２５０号公報の開示内容を示し、データ受
信に伴いスタートビット検出回路２１でスタートビット
が検出された場合、スタートビット検出回路２１からの
指示にもとづきサンプリングタイミング回路２２から
は、後続のデータ（パリティビットを含む）をビット単
位に８回サンプリングすべくサンプリング要求信号が出
力されるようになっている。８連続サンプリング回路２
３ではそのサンプリング要求信号にもとづきクロック発
生回路２４からのクロックに同期してデータ各々の中央
部付近を８回に亘って連続的にサンプリグするようにな
っているものである。データ各々について順次得られる
８個のサンプリングデータ（状態データ）はサンプリン
グレジスタ２６に所定順に格納されたうえアドレスとし
て８→１ビット変換テーブル格納ＲＯＭ２７に入力され
ることによって、１ビットの変換データ（多数決結果と
してのデータの状態）に変換されるところなるものであ
る。
【０００５】即ち、この従来例において、図６に示すよ
うに非同期式直列データ形式（本従来例では調歩同期
式）としての原受信データを構成するビット単位のデー
タＤ0〜Ｄ6 各々とパリティビットに対してはその中央
部付近のデータ状態が８回に渡って連続的にサンプリン
グされ、そのデータの状態はサンプリングされた８個の
状態データの多数決によって決定されるものとなってい
る。変換データはその多数決結果としてのデータを示し
ているわけである。図示のようにデータＤ0 のみについ
ての処理が示されているが、他のデータＤ1 〜Ｄ6 およ
びパリティビットについても同様に処理されているもの
である。
うに非同期式直列データ形式（本従来例では調歩同期
式）としての原受信データを構成するビット単位のデー
タＤ0〜Ｄ6 各々とパリティビットに対してはその中央
部付近のデータ状態が８回に渡って連続的にサンプリン
グされ、そのデータの状態はサンプリングされた８個の
状態データの多数決によって決定されるものとなってい
る。変換データはその多数決結果としてのデータを示し
ているわけである。図示のようにデータＤ0 のみについ
ての処理が示されているが、他のデータＤ1 〜Ｄ6 およ
びパリティビットについても同様に処理されているもの
である。
【０００６】なお、中央部付近のデータ状態だけがサン
プリングされているのは、これは、ジッタや波形歪みが
発生してもそれらによる影響を受けることなく確実にデ
ータ状態を判定するために他ならない。
プリングされているのは、これは、ジッタや波形歪みが
発生してもそれらによる影響を受けることなく確実にデ
ータ状態を判定するために他ならない。
【０００７】
【発明が解決しようとする課題】この従来の符号誤り訂
正装置は、データ各々の中央部付近を８回に亘って連続
的にサンプリングしてデータの状態を判定しているの
で、各データの全領域に亘ってデータの状態を判定して
いないため、データ状態の判定を誤る可能性があるとい
う問題点がある。
正装置は、データ各々の中央部付近を８回に亘って連続
的にサンプリングしてデータの状態を判定しているの
で、各データの全領域に亘ってデータの状態を判定して
いないため、データ状態の判定を誤る可能性があるとい
う問題点がある。
【０００８】また、この従来例では、サンプリングする
ためのクロックを内部のクロック発生回路で、発生して
いるので、受信データのクロックが変換すれば、それに
合わせて内部のクロック発生部を調整しなければならな
いという問題点がある。
ためのクロックを内部のクロック発生回路で、発生して
いるので、受信データのクロックが変換すれば、それに
合わせて内部のクロック発生部を調整しなければならな
いという問題点がある。
【０００９】
【課題を解決するための手段】本発明の符号誤り訂正装
置は、伝送路を介して送られてくる適用システムの高速
クロックと、この高速クロックの予め定められた複数個
分の時間幅で１ビットを構成して複数のビットからなる
デジタル信号とを受信し、受信した前記デジタル信号を
１ビット単位で前記１ビットの時間軸上全領域期間にわ
たって本来あるべき論理値の誤りを訂正する。
置は、伝送路を介して送られてくる適用システムの高速
クロックと、この高速クロックの予め定められた複数個
分の時間幅で１ビットを構成して複数のビットからなる
デジタル信号とを受信し、受信した前記デジタル信号を
１ビット単位で前記１ビットの時間軸上全領域期間にわ
たって本来あるべき論理値の誤りを訂正する。
【００１０】本発明の符号誤り訂正装置は、送信部から
伝送路を介して送られてくる適用システムの拘束クロッ
クと、この拘束クロックの予め定められた複数個分の時
間幅で１ビット構成して複数のビットからなるデジタル
信号とを受信して、１ビット単位内の任意の前記高速ク
ロック数時点の論理変更している所を前記高速クロック
の１クロック単位で検出する誤り検出部と、この誤り検
出部の出力信号によって受信した前記デジタル信号を１
ビット単位で１ビットの全領域の時間軸の期間にわたっ
て論理値の誤りを訂正する誤り訂正部とを備え、前記誤
り検出部は前記伝送路から前記高速クロックと前記デジ
タル信号とを受信して前記高速クロックの入力時の入力
クロック信号とこの入力クロック信号の１高速クロック
分前の前クロック信号と前記入力クロック信号の１高速
クロック分後の後クロック信号とを出力するシフトレジ
スタと、このシフトレジスタからの前記３個のクロック
信号から誤ったクロック時点と論理値信号を出力する排
他的論理和回路とを有し、前記誤り訂正部は前記排他的
論理和回路からの出力信号と前記シフトレジスタからの
前記入力クロック信号とによる論理和信号を出力する論
理和回路と、前記論理和回路の出力信号と前記高速クロ
ックとによって誤り訂正された前記デジタル信号を出力
するダイナミックフリップフロップ回路とを有してい
る。
伝送路を介して送られてくる適用システムの拘束クロッ
クと、この拘束クロックの予め定められた複数個分の時
間幅で１ビット構成して複数のビットからなるデジタル
信号とを受信して、１ビット単位内の任意の前記高速ク
ロック数時点の論理変更している所を前記高速クロック
の１クロック単位で検出する誤り検出部と、この誤り検
出部の出力信号によって受信した前記デジタル信号を１
ビット単位で１ビットの全領域の時間軸の期間にわたっ
て論理値の誤りを訂正する誤り訂正部とを備え、前記誤
り検出部は前記伝送路から前記高速クロックと前記デジ
タル信号とを受信して前記高速クロックの入力時の入力
クロック信号とこの入力クロック信号の１高速クロック
分前の前クロック信号と前記入力クロック信号の１高速
クロック分後の後クロック信号とを出力するシフトレジ
スタと、このシフトレジスタからの前記３個のクロック
信号から誤ったクロック時点と論理値信号を出力する排
他的論理和回路とを有し、前記誤り訂正部は前記排他的
論理和回路からの出力信号と前記シフトレジスタからの
前記入力クロック信号とによる論理和信号を出力する論
理和回路と、前記論理和回路の出力信号と前記高速クロ
ックとによって誤り訂正された前記デジタル信号を出力
するダイナミックフリップフロップ回路とを有してい
る。
【００１１】本発明の符号誤り訂正装置は、送信部から
伝送路を介して送られてくる適用システムの高速クロッ
クと、この高速クロックの予め定められた複数個分の時
間幅で１ビットを構成して複数のビットからなるデジタ
ル信号とを受信する第１のダイナミックプリップフロッ
プ回路と、この第１のダイナミックフリップフロップ回
路の出力信号を平滑する平滑回路と、この平滑回路の出
力信号の予め定められたスレッシュホールド以上の信号
を入力信号とし且つ前記高速クロックを入力して前記１
ビット内時間軸上の全領域の論理値に誤りを訂正したデ
ジタル信号を出力する第２のダイナミックフリップフロ
ップ回路とを有している。
伝送路を介して送られてくる適用システムの高速クロッ
クと、この高速クロックの予め定められた複数個分の時
間幅で１ビットを構成して複数のビットからなるデジタ
ル信号とを受信する第１のダイナミックプリップフロッ
プ回路と、この第１のダイナミックフリップフロップ回
路の出力信号を平滑する平滑回路と、この平滑回路の出
力信号の予め定められたスレッシュホールド以上の信号
を入力信号とし且つ前記高速クロックを入力して前記１
ビット内時間軸上の全領域の論理値に誤りを訂正したデ
ジタル信号を出力する第２のダイナミックフリップフロ
ップ回路とを有している。
【００１２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の第１の実施の形態を示すブ
ロック図，図２は本第１の実施の形態における動作を示
すタイムチャートである。
ロック図，図２は本第１の実施の形態における動作を示
すタイムチャートである。
【００１４】図１において、本第１の実施の形態の符号
誤り訂正装置は、送信部３から伝送路１０を介して送ら
れてくる適用システムの高速クロックと、この高速クロ
ックの予め定められた複数個（本第１の実施の形態の場
合では１５個）分の時間幅で１ビットを構成して複数の
ビットからなるデジタル信号とを受信して１ビット単位
内の任意の高速クロック数時点の論理変更（検出してい
るデジタル信号の１ビットの論理値が“０”ならば
“１”，“１”ならば“０”に変更）している所を高速
クロックの１クロック単位で検出する誤り検出部４と、
この誤り検出部４からの出力信号によって受信したデジ
タル信号を１ビット単位で１ビットの全領域期間にわた
って論理値の誤りを訂正する誤り訂正部５とを備えてい
る。
誤り訂正装置は、送信部３から伝送路１０を介して送ら
れてくる適用システムの高速クロックと、この高速クロ
ックの予め定められた複数個（本第１の実施の形態の場
合では１５個）分の時間幅で１ビットを構成して複数の
ビットからなるデジタル信号とを受信して１ビット単位
内の任意の高速クロック数時点の論理変更（検出してい
るデジタル信号の１ビットの論理値が“０”ならば
“１”，“１”ならば“０”に変更）している所を高速
クロックの１クロック単位で検出する誤り検出部４と、
この誤り検出部４からの出力信号によって受信したデジ
タル信号を１ビット単位で１ビットの全領域期間にわた
って論理値の誤りを訂正する誤り訂正部５とを備えてい
る。
【００１５】誤り検出部４は伝送路１０から高速クロッ
クとデジタル信号とを受信して高速クロックの入力時の
入力クロック信号とこの入力クロック信号より１クロッ
ク分前のクロック信号と１クロック分後のクロック信号
とを出力するシフトレジスタ４１と、このシフトレジス
タ４１の３個のそれぞれのクロック信号から誤ったクロ
ック時点の論理値信号（エラーパルス）７を出力するＥ
Ｘ−ＯＲ回路４２とを有し、誤り訂正部５はＥＸ−ＯＲ
回路４２からのエラーパルス７とシフトレジスタ４１か
らのシフトしない基本の出力信号とによる論理和信号を
出力するＯＲ回路５１と、ＯＲ回路５１の出力信号と高
速クロックとによって誤り訂正されたデジタル信号を出
力するＤ−Ｆ／Ｆ５２とを有している。
クとデジタル信号とを受信して高速クロックの入力時の
入力クロック信号とこの入力クロック信号より１クロッ
ク分前のクロック信号と１クロック分後のクロック信号
とを出力するシフトレジスタ４１と、このシフトレジス
タ４１の３個のそれぞれのクロック信号から誤ったクロ
ック時点の論理値信号（エラーパルス）７を出力するＥ
Ｘ−ＯＲ回路４２とを有し、誤り訂正部５はＥＸ−ＯＲ
回路４２からのエラーパルス７とシフトレジスタ４１か
らのシフトしない基本の出力信号とによる論理和信号を
出力するＯＲ回路５１と、ＯＲ回路５１の出力信号と高
速クロックとによって誤り訂正されたデジタル信号を出
力するＤ−Ｆ／Ｆ５２とを有している。
【００１６】即ち、本第１の実施の形態における誤り検
出部４では、任意の高速クロック時点の論理値「Ａ」と
その前後の高速クロック時点の各論理値「Ｂ」，「Ｃ」
を比較し、任意の時点の論理値「Ａ」とその前の時点の
論理値「Ｂ」とが相違しかつ任意の時点の論理値「Ａ」
とその後の時点の論理値「Ｃ」とが相違する場合、任意
の時点の論理値「Ａ」はエラーパルス７と判定し、誤り
検出を行なう。次の誤り訂正部５では、誤り検出部４か
らの判定による任意の時点の論理値「Ａ」を反転
（“０”→“１”又は“１”→“０”）させることによ
りエラー訂正を行なう。
出部４では、任意の高速クロック時点の論理値「Ａ」と
その前後の高速クロック時点の各論理値「Ｂ」，「Ｃ」
を比較し、任意の時点の論理値「Ａ」とその前の時点の
論理値「Ｂ」とが相違しかつ任意の時点の論理値「Ａ」
とその後の時点の論理値「Ｃ」とが相違する場合、任意
の時点の論理値「Ａ」はエラーパルス７と判定し、誤り
検出を行なう。次の誤り訂正部５では、誤り検出部４か
らの判定による任意の時点の論理値「Ａ」を反転
（“０”→“１”又は“１”→“０”）させることによ
りエラー訂正を行なう。
【００１７】次に、本第１の実施の形態の動作について
図１，図２，を参照して説明する。
図１，図２，を参照して説明する。
【００１８】デジタル入力端子１に入力されたデジタル
信号は送信部３で高速クロックによりオーバーサンプリ
ングしてサンプリングデータとして伝送路１０に伝送さ
れ、伝送路１０でのノイズの影響などにより論理値誤り
を含んだ受信サンプリングデータとして誤り検出部４に
入力される。本来サンプリングデータは、入力されたデ
ジタル信号１ｂｉｔに対し高速クロックにより複数回読
み込みされるため、“０”又は“１”が複数回（本第１
の実施の形態では１５回）にわたり連続する論理信号列
となる。そして、伝送路１０にて誤りの発生した受信サ
ンプリングデータは“０”又は“１”の連続するデジタ
ル信号列中に誤った論理値の“１”又は“０”の孤立パ
ルス（エラーパルス）が存在することになる。
信号は送信部３で高速クロックによりオーバーサンプリ
ングしてサンプリングデータとして伝送路１０に伝送さ
れ、伝送路１０でのノイズの影響などにより論理値誤り
を含んだ受信サンプリングデータとして誤り検出部４に
入力される。本来サンプリングデータは、入力されたデ
ジタル信号１ｂｉｔに対し高速クロックにより複数回読
み込みされるため、“０”又は“１”が複数回（本第１
の実施の形態では１５回）にわたり連続する論理信号列
となる。そして、伝送路１０にて誤りの発生した受信サ
ンプリングデータは“０”又は“１”の連続するデジタ
ル信号列中に誤った論理値の“１”又は“０”の孤立パ
ルス（エラーパルス）が存在することになる。
【００１９】そこで誤り検出部４では、この孤立パルス
を検出する手段の一例として、３高速クロック分のシフ
トレジスタ４１により連続する３高速クロック分の論理
パルス信号つまり任意の高速クロック時点の論理パルス
信号「Ａ」及びその前後の高速クロック時点の論理パル
ス信号「Ｂ」，「Ｃ」を取り出しＥＸ−ＯＲ回路４２に
より論理パルス信号「Ａ」と「Ｂ」及び「Ａ」と「Ｃ」
比較をそれぞれ行ない、相方とも相違する場合はＥＸ−
ＯＲ回路４１の出力によりエラーパルス（１高速クロッ
ク分の“１”パルス）が出力され任意の時点の高速クロ
ックと論理パルス信号と共に誤り訂正部５に送出する。
を検出する手段の一例として、３高速クロック分のシフ
トレジスタ４１により連続する３高速クロック分の論理
パルス信号つまり任意の高速クロック時点の論理パルス
信号「Ａ」及びその前後の高速クロック時点の論理パル
ス信号「Ｂ」，「Ｃ」を取り出しＥＸ−ＯＲ回路４２に
より論理パルス信号「Ａ」と「Ｂ」及び「Ａ」と「Ｃ」
比較をそれぞれ行ない、相方とも相違する場合はＥＸ−
ＯＲ回路４１の出力によりエラーパルス（１高速クロッ
ク分の“１”パルス）が出力され任意の時点の高速クロ
ックと論理パルス信号と共に誤り訂正部５に送出する。
【００２０】誤り訂正部５では、任意の時点の高速クロ
ックの論理パルス信号に対しエラーパルス７がある場合
は“０”→“１”又は“１”→“０”のデータ反転を行
ない、エラーパルス７がない場合は反転せずにデータを
出力する。その一例として、任意の高速クロック時点の
論理パルス信号とエラーパルスをＥＸ−ＯＲ回路４１に
入力しその出力をＤ−Ｆ／Ｆ５２により読み出すという
ものがある。ただしこの場合のＤ−Ｆ／Ｆ５２はＥＸ−
ＯＲ回路４１の出力に発生する“ヒゲ”を除去するもの
に他ならない。
ックの論理パルス信号に対しエラーパルス７がある場合
は“０”→“１”又は“１”→“０”のデータ反転を行
ない、エラーパルス７がない場合は反転せずにデータを
出力する。その一例として、任意の高速クロック時点の
論理パルス信号とエラーパルスをＥＸ−ＯＲ回路４１に
入力しその出力をＤ−Ｆ／Ｆ５２により読み出すという
ものがある。ただしこの場合のＤ−Ｆ／Ｆ５２はＥＸ−
ＯＲ回路４１の出力に発生する“ヒゲ”を除去するもの
に他ならない。
【００２１】そして、誤り訂正部５から出力されるデー
タは、符号誤り訂正されたデータとしてデジタル信号出
力端子６から出力される。
タは、符号誤り訂正されたデータとしてデジタル信号出
力端子６から出力される。
【００２２】図３は本発明の第２の実施の形態を示すブ
ロック図、図４は本第２の実施の形態における動作を示
すタイムチャートである。
ロック図、図４は本第２の実施の形態における動作を示
すタイムチャートである。
【００２３】図３において、本第２の実施の形態の符号
誤り訂正装置は、送信部３から伝送路１０を介して送ら
れてくる適用システムの高速クロックと、第１の実施の
形態と同じ構成のデジタル信号とを受信して、１ビット
単位でデジタル信号を１ビットの全領域期間にわたって
論理値の誤り訂正する誤り訂正部５ａを有し、誤り訂正
部５ａは伝送部１０からデジタル信号を高速クロックと
共に受信するＤ−Ｆ／Ｆ５３ａと、Ｄ−Ｆ／Ｆ５３ａの
出力を平滑するＲＣ回路の平滑回路５４ａと、平滑回路
５４ａの出力の予め定められたスレッシュホールド以上
の信号を論理値“１”として入力してデジタル信号を出
力するＤ−Ｆ／Ｆ５５ａとを有している。
誤り訂正装置は、送信部３から伝送路１０を介して送ら
れてくる適用システムの高速クロックと、第１の実施の
形態と同じ構成のデジタル信号とを受信して、１ビット
単位でデジタル信号を１ビットの全領域期間にわたって
論理値の誤り訂正する誤り訂正部５ａを有し、誤り訂正
部５ａは伝送部１０からデジタル信号を高速クロックと
共に受信するＤ−Ｆ／Ｆ５３ａと、Ｄ−Ｆ／Ｆ５３ａの
出力を平滑するＲＣ回路の平滑回路５４ａと、平滑回路
５４ａの出力の予め定められたスレッシュホールド以上
の信号を論理値“１”として入力してデジタル信号を出
力するＤ−Ｆ／Ｆ５５ａとを有している。
【００２４】次に、本第２の実施の形態の動作について
図３，図４を参照して説明する。
図３，図４を参照して説明する。
【００２５】デジタル信号入力端子１から入力されたデ
ジタル信号は送信部３で高速クロックによりオーバーサ
ンプリングしてサンプリングデータとして伝送され、伝
送路１０でのノイズの影響などにより論理値誤りを含ん
だ受信サンプリングデータとして誤り訂正部５ａに入力
される。本来サンプリングデータは、第１の実施の形態
の場合と同様に入力されたデジタル信号１ｂｉｔに対し
高速クロックにより複数回読み込みされるため、“０”
又は“１”が複数回（本第２の実施の形態では１５回）
にわたり連続するデジタル信号列となる。そして、伝送
路１０にて誤りの発生した受信サンプリングデータは、
高速クロックの１クロック分の“０”又は“１”の連続
するデジタル信号列中に誤った論理値の“１”又は
“０”の孤立パルス（エラーパルス）が存在することに
なる。そこで、誤り訂正部５ａではＲ−Ｃ回路の平滑回
路５４ａによるデータの平滑化を行ない孤立パルスをス
レッシュホールドに達しない平滑データ８としＤ−Ｆ／
Ｆ５５ａでリタイミングを行ないデジタル信号出力端子
６ａに出力のデジタル信号として送出する。
ジタル信号は送信部３で高速クロックによりオーバーサ
ンプリングしてサンプリングデータとして伝送され、伝
送路１０でのノイズの影響などにより論理値誤りを含ん
だ受信サンプリングデータとして誤り訂正部５ａに入力
される。本来サンプリングデータは、第１の実施の形態
の場合と同様に入力されたデジタル信号１ｂｉｔに対し
高速クロックにより複数回読み込みされるため、“０”
又は“１”が複数回（本第２の実施の形態では１５回）
にわたり連続するデジタル信号列となる。そして、伝送
路１０にて誤りの発生した受信サンプリングデータは、
高速クロックの１クロック分の“０”又は“１”の連続
するデジタル信号列中に誤った論理値の“１”又は
“０”の孤立パルス（エラーパルス）が存在することに
なる。そこで、誤り訂正部５ａではＲ−Ｃ回路の平滑回
路５４ａによるデータの平滑化を行ない孤立パルスをス
レッシュホールドに達しない平滑データ８としＤ−Ｆ／
Ｆ５５ａでリタイミングを行ないデジタル信号出力端子
６ａに出力のデジタル信号として送出する。
【００２６】この第２の実施の形態では、１ビット単位
の出力のデジタル信号の立上り、立下り時点でＪｉｔｔ
ｅｒが生じるが、適用システムとしては、この時点の信
号を使用しないことにする。
の出力のデジタル信号の立上り、立下り時点でＪｉｔｔ
ｅｒが生じるが、適用システムとしては、この時点の信
号を使用しないことにする。
【００２７】
【発明の効果】以上説明したように本発明は、伝送路を
介して送られてくる適用システムの高速クロックと、こ
の高速クロックの予め定められた複数個分の時間幅で１
ビットを構成して複数のビットからなるデジタル信号と
を受信し、受信した前記デジタル信号を１ビット単位で
１ビットの時間軸上全領域期間にわたって本来あるべき
論理値の誤りを訂正することにより、訂正したデジタル
信号の１ビット内の時間軸上の全領域期間にわたって任
意の一時点を高速クロックでサンプリングしても、正し
い論理値を抽出するので、受信したデジタル信号を利用
する適用システムを正しく動作させることができる効果
がある。
介して送られてくる適用システムの高速クロックと、こ
の高速クロックの予め定められた複数個分の時間幅で１
ビットを構成して複数のビットからなるデジタル信号と
を受信し、受信した前記デジタル信号を１ビット単位で
１ビットの時間軸上全領域期間にわたって本来あるべき
論理値の誤りを訂正することにより、訂正したデジタル
信号の１ビット内の時間軸上の全領域期間にわたって任
意の一時点を高速クロックでサンプリングしても、正し
い論理値を抽出するので、受信したデジタル信号を利用
する適用システムを正しく動作させることができる効果
がある。
【００２８】また、高速クロックの周波数が変更されて
も影響を受けないので、同一の装置で誤り訂正を行うこ
とができる効果がある。
も影響を受けないので、同一の装置で誤り訂正を行うこ
とができる効果がある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】本第１の実施の形態における動作を示すタイム
チャートである。
チャートである。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図４】本第２の実施の形態における動作を示すタイム
チャートである。
チャートである。
【図５】従来例を示すブロック図である。
【図６】図５に示す従来例における処理と概要を説明す
るための図である。
るための図である。
【符号の説明】 １ デジタル信号入力端子 ２ 高速クロック入力端子 ３ 送信部 ４ 誤り検出部 ５，５ａ 誤り訂正部 ６，６ａ デジタル信号出力端子 ７ エラーパルス ８ 平滑データ １０ 伝送路 ３１，５２，５３ａ，５５ａ ダイナミックフリップ
フロップ（Ｄ−Ｆ／Ｆ） ４１ シフトレジスタ ４２ ＥＸ−ＯＲ回路 ５１ ＯＲ回路 ５４ａ 平滑回路
フロップ（Ｄ−Ｆ／Ｆ） ４１ シフトレジスタ ４２ ＥＸ−ＯＲ回路 ５１ ＯＲ回路 ５４ａ 平滑回路
Claims (5)
- 【請求項１】 伝送路を介して送られてくる適用システ
ムの高速クロックと、この高速クロックの予め定められ
た複数個分の時間幅で１ビットを構成して複数のビット
からなるデジタル信号とを受信し、受信した前記デジタ
ル信号を１ビット単位で前記１ビットの時間軸上全領域
期間にわたって本来あるべき論理値の誤りを訂正するこ
とを特徴とする符号誤り訂正装置。 - 【請求項２】 送信部から伝送路を介して送られてくる
適用システムの高速クロックと、この高速クロックの予
め定められた複数個分の時間幅で１ビットを構成して複
数のビットからなるデジタル信号とを受信して、１ビッ
ト単位内の任意の前記高速クロック数時点の論理変更し
ている所を前記高速クロックの１クロック単位で検出す
る誤り検出部と、この誤り検出部の出力信号によって受
信した前記デジタル信号を１ビット単位で１ビットの全
領域の時間軸の期間にわたって論理値の誤りを訂正する
誤り訂正部とを備えることを特徴とする符号誤り訂正装
置。 - 【請求項３】前記誤り検出部は前記伝送路から前記高速
クロックと前記デジタル信号とを受信して前記高速クロ
ックの入力時の入力クロック信号とこの入力クロック信
号の１高速クロック分前の前クロック信号と前記入力ク
ロック信号の１高速クロック分後の後クロック信号とを
出力するシフトレジスタと、このシフトレジスタからの
前記３個のクロック信号から誤ったクロック時点の論理
値信号を出力する排他的論理和回路とを有することを特
徴とする請求項２記載の符号誤り訂正装置。 - 【請求項４】前記誤り訂正部は前記排他的論理和回路か
らの出力信号と前記シフトレジスタからの前記入力クロ
ック信号とによる論理和信号を出力する論理和回路と、
前記論理和回路の出力信号と前記高速クロックとによっ
て誤り訂正された前記デジタル信号を出力するダイナミ
ックフリップフロップ回路とを有することを特徴とする
請求項２及び３記載の符号誤り訂正装置。 - 【請求項５】送信部から伝送路を介して送られてくる適
用システムの高速クロックと、この高速クロックの予め
定められた複数個分の時間幅で１ビットを構成して複数
のビットからなるデジタル信号とを受信する第１のダイ
ナミックフリップフロップ回路と、この第１のダイナミ
ックフリップフロップ回路の出力信号を平滑する平滑回
路と、この平滑回路の出力信号の予め定められたスレッ
シュホールド以上の信号を入力信号とし且つ前記高速ク
ロックを入力して前記１ビット内時間軸上の全領域の論
理値の誤りを訂正したデジタル信号を出力する第２のダ
イナミックフリップフロップ回路とを有することを特徴
とする符号誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183490A JP3001414B2 (ja) | 1996-07-12 | 1996-07-12 | 符号誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183490A JP3001414B2 (ja) | 1996-07-12 | 1996-07-12 | 符号誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1028146A true JPH1028146A (ja) | 1998-01-27 |
| JP3001414B2 JP3001414B2 (ja) | 2000-01-24 |
Family
ID=16136736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183490A Expired - Fee Related JP3001414B2 (ja) | 1996-07-12 | 1996-07-12 | 符号誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001414B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157521A (ja) * | 2004-11-30 | 2006-06-15 | Pioneer Electronic Corp | 誤り訂正装置、誤り訂正方法および受信装置 |
| WO2010137507A1 (ja) * | 2009-05-28 | 2010-12-02 | 三菱電機株式会社 | 通信装置 |
-
1996
- 1996-07-12 JP JP8183490A patent/JP3001414B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157521A (ja) * | 2004-11-30 | 2006-06-15 | Pioneer Electronic Corp | 誤り訂正装置、誤り訂正方法および受信装置 |
| WO2010137507A1 (ja) * | 2009-05-28 | 2010-12-02 | 三菱電機株式会社 | 通信装置 |
| JPWO2010137507A1 (ja) * | 2009-05-28 | 2012-11-15 | 三菱電機株式会社 | 通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001414B2 (ja) | 2000-01-24 |
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