JP2002261237A

JP2002261237A - 半導体装置及びその製造方法

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Publication number: JP2002261237A
Application number: JP2001052754A
Authority: JP
Inventors: Hiroshi Yoshida; 浩吉田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-02-27
Filing date: 2001-02-27
Publication date: 2002-09-13
Anticipated expiration: 2021-02-27
Also published as: JP4644953B2

Abstract

(57)【要約】【課題】抵抗値の精度がよく、耐熱性や耐酸化性を有
し、配線層と良好な接続を行うことができ、比較的安い
製造コストで容易に製造することが可能な構造である高
抵抗の薄膜抵抗素子を有して成る半導体装置及びその製
造方法を提供する。【解決手段】シリコンサーメット材料から成る抵抗膜
3と、この抵抗膜3上の絶縁性保護膜4とを少なくとも積
層して成る薄膜抵抗素子10を有し、シリコンサーメット材料は、
シリコン及び１種類以上の金属元素に酸素、窒素、炭素
から選ばれる少なくとも１種類の元素を含む組成から成
り、薄膜抵抗素子10に電気的に接続される配線11が薄膜
抵抗素子10を覆う絶縁層5に形成された開口を通じて、
抵抗膜3に直接接続されている半導体装置を構成する。
また、抵抗膜3を成膜する工程と、この抵抗膜3を形成す
る工程と同一の装置内で連続して抵抗膜3上に絶縁性保
護膜4を成膜する工程と、抵抗膜3及び絶縁性保護膜4を
一括してパターニングして薄膜抵抗素子10を形成する工
程と、薄膜抵抗素子10を覆って絶縁層5を形成する工程
とを有して、上記半導体装置を製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜抵抗素子を有
して成る半導体装置に係わる。特に、高抵抗（＞０．５
ｋΩ／□）の抵抗素子の搭載が必要とされ、バイポーラ
素子等から構成されるアナログ回路機能を有する半導体
装置もしくはバイポーラトランジスタ及びＭＯＳトラン
ジスタから構成されるアナログ・デジタル回路機能を有
するいわゆるＢｉＣＭＯＳ半導体装置に適用して好適な
半導体装置に係わる。

【０００２】

【従来の技術】集積回路を有する半導体装置において抵
抗素子を形成する場合に、用いられている抵抗素子の種
類としては、（１）拡散抵抗素子（２）電界効果型抵抗素子（３）薄膜多結晶シリコン抵抗素子（４）薄膜金属抵抗素子が挙げられる。

【０００３】（１）拡散抵抗素子は、半導体基体に導電
型がＮ型又はＰ型となる不純物をドーピングし、熱処理
を行うことにより形成される。拡散抵抗素子の抵抗値
は、不純物の拡散の長さ、拡散の幅、拡散の深さと、拡
散材料の抵抗率とに依存する。拡散材料の抵抗率はドー
パントと高温熱処理後のドーパント種の接合プロファイ
ルに依存する特徴がある。（２）電界効果型抵抗素子は、デプレッションモードで
使用されるトランジスタを用いた抵抗素子であり、その
トランジスタの閾値電圧を制御するイオン注入により抵
抗値が調整されることを特徴としている。（３）薄膜多結晶シリコン抵抗素子は、多結晶シリコン
膜に導電型がＮ型又はＰ型となる不純物をドーピング
し、熱処理を行うことによって形成される。（４）薄膜金属抵抗素子は、絶縁材料上に成膜される抵
抗性金属材料膜により形成される。薄膜金属抵抗素子
は、回路上高いシート抵抗が必要とされるＬＳＩにおい
て、特に有用とされてきた。

【０００４】従来のディジタル回路においては、不純物
をドープされた多結晶シリコン膜が抵抗体材料として用
いられてきた。しかしながら、特にアナログ回路では、
ディジタル回路と比較して、より低い抵抗温度係数が必
要とされる。そこで、高精度、高信頼性を有する薄膜金
属抵抗素子を採用するようになってきている。このよう
な高精度かつ高信頼性を有する薄膜金属抵抗素子の材料
としては、従来から、ニッケルクロム（ＮｉＣｒ）、窒
化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳ
ｉ₂）、クロムシリコンオキシ（ＣｒＳｉＯ）等が知ら
れている。

【０００５】近年、半導体装置の高集積化に伴い、抵抗
素子の微細化が要求されており、そのために２０００μ
Ωｃｍ程度の高い比抵抗が容易に得られるＣｒＳｉＯや
ＣｒＳｉ₂が多く用いられるようになっている。これに
より、所要の高抵抗値の確保がなされている。尚、上記
材料の比抵抗は、ＣｒＳｉＯが１０００〜４０００μΩ
ｃｍ、ＣｒＳｉ₂が５００〜２０００μΩｃｍ、ＴａＮ
が１００μΩｃｍ、ＮｉＣｒが５０μΩｃｍ程度であ
る。

【０００６】そして、従来の微細化された薄膜抵抗素子
は、半導体基体上の絶縁膜上に抵抗素子となる例えばＣ
ｒＳｉ₂膜から成る薄膜パターンが延在配設され、この
ＣｒＳｉ₂膜から成る薄膜パターンの両端部にアルミニ
ウムもしくはその合金から成るＡｌ配線が直接コンタク
トした構造を有していた。

【０００７】さらに、特にシリコン半導体基板上に形成
された薄膜金属抵抗素子に対してとりわけ低い抵抗温度
係数が要求される場合には、その材料としてＣｒＳｉＮ
膜がしばしば用いられる。このＣｒＳｉＮ膜は高抵抗で
かつスパッタ成膜やエッチングが容易であり、ドープさ
れた多結晶シリコン膜の抵抗温度係数が１０００ｐｐｍ
／℃以上あるのに対して、ＣｒＳｉＮ膜は１００ｐｐｍ
／℃と低い抵抗温度係数を有するため、多用されてき
た。

【０００８】しかしながら、上述した４種類の抵抗素子
においては、以下のような問題があった。

【０００９】拡散抵抗素子及び電界効果型抵抗素子は、
それぞれ半導体集積回路の製造プロセスに容易に統合さ
れるという利点を有しているが、多くの短所もある。特
にこれらの抵抗素子は、抵抗値を制御するパラメータが
半導体集積回路のデバイス性能のために最適化されなけ
ればならないパラメータと同一であるため、抵抗値が制
約され、自由な抵抗値の設計が難しくなっている。従っ
て、実際の半導体集積回路において、拡散抵抗素子また
は電界効果型抵抗素子を形成した場合、デバイス性能を
優先する結果、上述のパラメーターの制約により、これ
らの抵抗素子では低い抵抗値しか得られない。さらに、
拡散抵抗素子は、比較的大きなスペースを必要とするた
め、半導体集積回路の集積化や小型化を妨げてしまう短
所を有している。

【００１０】一方、多結晶シリコン抵抗素子は、半導体
集積回路用の抵抗素子として現在最も幅広く採用されて
いる。しかしながら、多結晶シリコンにおけるキャリア
伝導機構を構成する因子が多く、かつ複雑であり、しか
も他工程の熱処理の影響による大きな変動を受け、特に
高抵抗側で顕著となる傾向があり、抵抗値の精度が充分
でないこと及び抵抗温度係数（〜２０００ｐｐｍ／℃）
が大きいことが課題となってきている。

【００１１】また、薄膜金属抵抗素子で最も広く採用さ
れているＣｒＳｉ系材料は、非常に酸化されやすいこと
が大きな課題となってきている。ＣｒＳｉ系抵抗素子の
製造プロセスでは、パターニングした抵抗膜（ＣｒＳｉ
系材料の膜）が直接酸素雰囲気や酸素プラズマに晒され
る工程が多い。このため、抵抗膜の表面に酸化や変質が
生じる。このように表面が酸化されたり、変質した抵抗
膜の上に直接アルミニウム膜の配線を形成すると、接触
抵抗が大きくかつ導通が不安定になる。そこで、抵抗膜
の表面の変質層を除去するために、希フッ酸水溶液で抵
抗膜の表面及び半導体ウエハの表面を洗浄することも行
われている。しかしながら、このように抵抗膜の表面に
対して洗浄を行っても、コンタクト抵抗を充分低く、か
つ安定にすることは困難である。例えばＣｒＳｉＮ膜は
非常に酸化されやすいため、表面の洗浄を行った後で
も、ＣｒＳｉＮ膜の上に積層する配線膜材料との間に薄
い酸化クロム等が自然酸化膜として形成されてしまい、
配線材料と抵抗膜との導通がしばしば不安定になる。

【００１２】さらに、薄膜金属抵抗素子の材料としてＣ
ｒＳｉ₂膜を用いた従来の薄膜抵抗素子では、ＣｒＳｉ
₂の抵抗値が３６０℃近傍の温度で大きく変化し、薄膜
抵抗素子を形成した後に半導体装置が完成するまでに行
われる熱処理工程によって、抵抗値が大幅に変動する問
題がある。

【００１３】一方、ＣｒＳｉＯ膜は、熱的な安定性が高
く、抵抗素子を形成した後の熱処理工程による抵抗値の
変動が少ないので、抵抗膜自体の材料としては望まし
い。しかしながら、このＣｒＳｉＯ膜は、アルミニウム
合金を積層して成る配線層と良好な電気的接続をとるこ
とが難しく、接続部の接触抵抗により初期抵抗値のばら
つきが大きくなる問題があり、実用化には複雑な素子構
造と繁雑な製造工程が必要となることから、製造コスト
の増大が大きな課題となる。

【００１４】さらに、従来の薄膜抵抗素子には、ニクロ
ム合金やチッ化タンタルを用いたものが多いが、これら
の材料は比抵抗が低いため、高い比抵抗とするためには
抵抗膜を薄くしなければならず、薄くすることにより熱
的安定性が悪くなるという問題があった。そこで、高い
比抵抗を有する材料として、クロムとシリコンとの合金
から成る薄膜抵抗素子が提案されているが、この合金材
料も熱を加えると抵抗値が変化するという問題があっ
た。

【００１５】上述した従来の抵抗素子の課題を解決する
ために、各種の抵抗素子の構成や製造方法が提案されて
いるが（例えば特開平６−５７８７号、特開平５−１９
０５４７号、特開平７−２４５３０３号、特開平７−２
０２１２４等参照）、いずれも製造コストの大幅な上昇
や抵抗精度の悪化等の短所を有していて、実用上充分な
ものとはなっていない。

【００１６】

【発明が解決しようとする課題】以上の問題を回避し、
尚かつ、特に高抵抗の抵抗素子に求められる特性、即ち
高い抵抗（＞２．０ｋΩ／□）、低い抵抗温度係数（＜
±２００ｐｐｍ／℃）、高精度の抵抗値、耐熱性（４５
０℃程度まで）、耐酸化性（４５０℃程度まで）、経時
変化に対する安定性、等の要件を全て満たすことが要求
されている。

【００１７】そこで、これらの要求に応えられる材料と
して、（Ｍ＋ＳｉＯ₂）、（Ｍ＋ＳｉＮ）、（Ｍ＋Ｓｉ
Ｃ）等（Ｍは金属元素）の組成を有するシリコンサーメ
ット材料（絶縁材料と金属材料との合成材料）を用い
て、高抵抗の薄膜抵抗素子を形成することが考えられ
る。

【００１８】これらのシリコンサーメット材料のうち、
例えばＴａ−ＳｉＯ₂サーメットは、シート抵抗〜１０
ｋΩ／□、抵抗温度係数＜±１００ｐｐｍ／℃、耐熱性
〜６００℃、耐酸化性も〜６００℃という良好な特性を
有しており、さらに半導体製造装置に広く利用されてい
る絶縁膜ＳｉＯ₂系やＳｉＮ系材料とも密着性が極めて
良好であるという特長を有している。

【００１９】しかしながら、上述のシリコンサーメット
材料を薄膜抵抗素子へ採用する際には、前述した従来の
他の抵抗素子の構成をそのまま適用することができない
問題がある。最大の問題は、現在半導体装置一般に幅広
く採用されているシリコン系絶縁膜との製造工程上の問
題である。特に、抵抗膜として、シリコンサーメット材
料の薄膜（膜厚１０ｎｍ〜１００ｎｍ）を形成しようと
したとき、抵抗膜の下地の層や抵抗膜を覆う層間絶縁層
として、シリコンサーメット材料と組成及び構成元素が
酷似したシリコン系絶縁層（ＳｉＯ₂系やＳｉＮ系材
料）に挟み込まれる構造が避けられないため、これらの
シリコン系絶縁層とシリコンサーメット材料から成る抵
抗膜とのエッチング選択性を確保することが困難になっ
ている。

【００２０】これにより、配線層と抵抗素子を接続する
コンタクト領域の形成工程の難易度が高くなり、このこ
とが実現化の最大の課題となっている。

【００２１】ここで、具体的な構成を挙げて、シリコン
サーメット材料を薄膜抵抗素子に適用した場合に発生す
る問題を説明する。シリコンサーメット材料を薄膜抵抗
素子に適用した場合の構造としては、まず図２２に示す
ように、シリコンサーメット材料からなる抵抗膜７３に
より薄膜抵抗素子７０を形成し、薄膜抵抗素子７０を覆
うシリコン系絶縁層７４に形成した接続孔を通じて配線
７７（下地膜７５及び配線層７６）のコンタクト部７７
Ｃを接続した構造が考えられる。このような構造は、例
えば前述した薄膜多結晶シリコン抵抗素子において、多
く採用されている構造である。この構造を採用した場
合、シリコン系絶縁層７４とシリコンサーメット材料か
ら成る抵抗膜７３とのエッチング選択比がとれないため
に、絶縁層７４をエッチングして接続孔を形成する際に
オーバーエッチングされて配線７７のコンタクト部７７
Ｃの下の抵抗膜７３が一部削られて薄くなってしまう。
これにより、コンタクト抵抗が増えて、コンタクト抵抗
を要因とする薄膜抵抗素子７０の抵抗値の変動が大きく
なる。

【００２２】一方、抵抗膜７３上の絶縁層７４に接続孔
を形成する代わりに、抵抗膜７３上に配線層を形成して
配線層をパターニングして配線７７を形成する方法も考
えられる。この場合、配線層のパターニングはエッチン
グ薬液によるウエット処理か或いはプラズマエッチング
等のドライ処理により行われる。

【００２３】まず、ウエット処理により配線層をパター
ニングする場合には、図２３Ａに示すように、抵抗膜７
３上に配線層７８を直接成膜して、さらにエッチング薬
液によるウエット処理により選択的なエッチングを行っ
て、配線層７８をパターニングして配線を形成する。こ
の場合には、配線層７８がウエット処理が可能な材料に
限定されてしまい、Ｔｉ系のバリアメタル層の採用が不
可能となる。また、抵抗膜７３の表面がエッチング薬液
により損傷することにより、薄膜抵抗素子７０の抵抗値
の変動要因となる。さらに、抵抗膜７３の両側に接続さ
れた配線の間隔Ｌにより抵抗値が規定されるが、ウエッ
ト処理では配線層７８の端面７８Ａの位置を制御して配
線の間隔Ｌを高精度に制御することが難しく、抵抗値の
精度上問題となる。

【００２４】また、ドライ処理により配線層をパターニ
ングする場合には、図２３Ｂに示すように、抵抗膜７３
上に下地膜７５及び配線層７６の積層膜を直接成膜し
て、さらにプラズマエッチングによりパターニングを行
って、配線７７を形成することができる。この場合は、
下地膜７５としてＴｉ系のバリアメタル層を採用するこ
とが可能である。この場合には、プラズマ中の活性ラジ
カルや入射イオン等のダメージにより抵抗膜７３表面が
損傷する（例えば図２３Ｂのように薄くなる）ことによ
り薄膜抵抗素子７０の抵抗値の変動要因となる。特にＲ
ＩＥ（反応性イオンエッチング）等によるイオン損傷が
抵抗膜７３の表面に与える影響は無視できない。

【００２５】そこで、抵抗膜７３上に配線７７を形成し
た構成において、図２４に示すように、絶縁性材料から
成る保護膜７９を抵抗膜７３上に積層してこの保護膜７
９を介して抵抗膜７３と配線７７を接続する構成が考え
られる。保護膜７９を積層することにより、プラズマや
薬液等による抵抗膜７３の表面の損傷を回避することが
可能となる。この図２４に示す構成を製造する場合に
は、抵抗膜７３上に保護膜７９を積層した後、これを覆
って下地膜７５及び配線層７６を形成し、下地膜７５及
び配線層７６をパターニングして配線７７を形成する。
このパターニングの際には保護膜７９により抵抗膜７３
の表面の損傷を回避することができる。さらに、薄膜抵
抗素子７０を構成するために、左右にある配線７７との
接続部を分離する必要があるため、その間（中央部）の
保護膜７９を除去する。このとき、保護膜７９が抵抗膜
７３とエッチング選択比が確保しやすい絶縁性材料であ
る場合、抵抗膜７３を保護膜７９の除去の際のエッチン
グストッパとして作用させることができるが、材料の性
質として配線７７とのコンタクト抵抗が著しく高くな
る。一方、もし保護膜７９に導電性材料を採用すると、
保護膜７９が配線７７や抵抗膜７３に対してエッチング
選択性を確保できなるため、配線７７のパターニングの
際に保護膜７９も同時にエッチングされたり、中央部の
保護膜７９を除去する際に抵抗膜７３へダメージを与え
たりする。

【００２６】次に、図２５に示す構成は、エッチング用
の加工マスクを２枚利用することで、抵抗値の精度の確
保と、保護膜７９による抵抗膜７３へのダメージ損傷と
を回避することを可能としたものである。この図２５に
示す構成を製造する際には、抵抗膜７３上に保護膜７９
を積層した後、これを覆って下地膜７５及び配線層７６
を形成し、配線層７６をパターニングして配線７７を形
成する。この配線層７６のパターニングにはウエット処
理を用いていて、配線層７６の端面７６Ａが曲面となっ
ている。このとき、保護膜７９によりウエット処理のエ
ッチング薬液から抵抗膜７３が保護される。続いて、配
線層７６のパターニングに用いたマスクを除去して、よ
り開口の小さいマスクを改めて形成する。この開口の小
さいマスクを用いて、中央部の下地膜７５と保護膜７９
を除去する。配線７７の間隔Ｌがウエット処理ではなく
開口の小さいマスクにより規定されるため、薄膜抵抗素
子７０の抵抗値の精度を高く確保することができる。し
かしながら、この場合は、マスクを付け直しする等煩雑
な製造工程が必要になり、製造コストの増大をもたらす
問題がある。

【００２７】図２６に示す構成は、図２２に示した構成
を改善したもので、配線７７と薄膜抵抗素子７０とのコ
ンタクト部において、抵抗膜７３の下に導電性のエッチ
ングストッパ層８０を形成し、部分的に抵抗膜７３と積
層構造としたものである。エッチングストッパ層８０に
より、絶縁層７４に接続孔を形成する際に、エッチング
ストッパ層８０で接続孔が止まる。そして、配線７８
と、エッチングストッパ層８０及び抵抗膜７３とが電気
的に接続される。エッチングストッパ層８０が導電性の
ため配線とのコンタクト抵抗も小さい。しかしながら、
この場合には、抵抗膜７３が段差を有していて、この段
差部のカバレージが抵抗値の変動要因となる。また、エ
ッチングストッパ層８０が増えることにより、この場合
も煩雑な製造工程が必要となり、製造コストの増大をも
たらす。

【００２８】上述した問題の解決のために、本発明にお
いては、抵抗値の精度がよく、耐熱性や耐酸化性を有
し、配線層と良好な接続を行うことができ、比較的安い
製造コストで容易に製造することが可能な構造である高
抵抗の薄膜抵抗素子を有して成る半導体装置及びその製
造方法を提供するものである。

【００２９】

【課題を解決するための手段】本発明の半導体装置は、
シリコンサーメット材料から成る抵抗膜と、この抵抗膜
上の絶縁性保護膜とを少なくとも積層して成る薄膜抵抗
素子を有し、シリコンサーメット材料は、シリコン及び
１種類以上の金属元素に酸素、窒素、炭素から選ばれる
少なくとも１種類の元素を含む組成から成り、薄膜抵抗
素子に電気的に接続される配線が薄膜抵抗素子を覆う絶
縁層に形成された開口を通じて、抵抗膜に直接接続され
ているものである。

【００３０】本発明の半導体装置の製造方法は、シリコ
ンサーメット材料から成る抵抗膜を成膜する工程と、こ
の抵抗膜を形成する工程と同一の装置内で連続して抵抗
膜上に絶縁性保護膜を成膜する工程と、抵抗膜及び絶縁
性保護膜を一括してパターニングして、抵抗膜及び絶縁
性保護膜の積層膜から成る薄膜抵抗素子を形成する工程
と、薄膜抵抗素子を覆って絶縁層を形成する工程とを有
して薄膜抵抗素子を有して成る半導体装置を製造するも
のであり、シリコンサーメット材料はシリコン及び１種
類以上の金属元素に、酸素、窒素、炭素から選ばれる少
なくとも１種類の元素を含む組成から成るものである。

【００３１】上述の本発明の半導体装置の構成によれ
ば、シリコンサーメット材料から成る抵抗膜と、この抵
抗膜上の絶縁性保護膜とを少なくとも積層して薄膜抵抗
素子が構成されていることにより、シリコンサーメット
材料の特性により低い抵抗温度係数、耐熱性、並びに耐
酸化性を有する高抵抗の薄膜抵抗素子を構成することが
できると共に、この構成の薄膜抵抗素子を製造する際に
絶縁性保護膜により抵抗膜を保護して、抵抗膜表面への
損傷を防止することができる。また、薄膜抵抗素子に電
気的に接続される配線が薄膜抵抗素子を覆う絶縁層に形
成された開口を通じて、抵抗膜に直接接続されているこ
とにより、配線と抵抗膜との接触抵抗を小さくすること
ができる。これにより接触抵抗の大きさや、接触抵抗値
のばらつきによる薄膜抵抗素子の抵抗値の変動が回避さ
れる。

【００３２】上述の本発明の半導体装置の製造方法によ
れば、シリコンサーメット材料から成る抵抗膜を成膜し
た後、抵抗膜を形成する工程と同一の装置内で連続して
抵抗膜上に絶縁性保護膜を成膜し、抵抗膜及び絶縁性保
護膜を一括してパターニングして薄膜抵抗素子を形成す
るため、抵抗膜の表面に自然酸化膜を生じないで抵抗膜
を絶縁性保護膜で覆うことができる。また、上述のよう
に絶縁性保護膜により抵抗膜を保護して、後の工程にお
ける抵抗膜表面への損傷を防止することができる。これ
により、上述した低い抵抗温度係数、耐熱性、並びに耐
酸化性を有する高抵抗の薄膜抵抗素子を製造することが
できる。

【００３３】

【発明の実施の形態】本発明は、シリコンサーメット材
料から成る抵抗膜と、この抵抗膜上の絶縁性保護膜とを
少なくとも積層して成る薄膜抵抗素子を有し、シリコン
サーメット材料は、シリコン及び１種類以上の金属元素
に酸素、窒素、炭素から選ばれる少なくとも１種類の元
素を含む組成から成り、薄膜抵抗素子に電気的に接続さ
れる配線が薄膜抵抗素子を覆う絶縁層に形成された開口
を通じて、抵抗膜に直接接続されている半導体装置であ
る。

【００３４】また本発明は、上記半導体装置において、
シリコンサーメット材料の金属元素は、Ｔａ，Ｎｂ，
Ｗ，Ｔｉ，Ｍｏ，Ｎｉ，Ｖ，Ｚｒから１種類以上選ばれ
る構成とする。

【００３５】また本発明は、上記半導体装置において、
絶縁性保護膜が薄膜抵抗素子を覆う絶縁層に対して、エ
ッチングに対する選択性を有している構成とする。

【００３６】また本発明は、上記半導体装置において、
絶縁性保護膜はシリコンサーメット材料の金属元素の酸
化物または酸窒化物から成る構成とする。

【００３７】本発明は、薄膜抵抗素子を有して成る半導
体装置を製造する方法であって、シリコンサーメット材
料から成る抵抗膜を成膜する工程と、この抵抗膜を形成
する工程と同一の装置内で連続して抵抗膜上に絶縁性保
護膜を成膜する工程と、抵抗膜及び絶縁性保護膜を一括
してパターニングして、抵抗膜及び絶縁性保護膜の積層
膜から成る薄膜抵抗素子を形成する工程と、薄膜抵抗素
子を覆って絶縁層を形成する工程とを有し、シリコンサ
ーメット材料はシリコン及び１種類以上の金属元素に、
酸素、窒素、炭素から選ばれる少なくとも１種類の元素
を含む組成から成る半導体装置の製造方法である。

【００３８】また本発明は、上記半導体装置の製造方法
において、絶縁性保護膜が、上記抵抗膜及び上記絶縁層
に対して、エッチングに対する選択性を有する。

【００３９】図１は本発明の一実施の形態として薄膜抵
抗素子を有する半導体装置の概略構成図（断面図）を示
す。この半導体装置は、例えば半導体基板や半導体基板
上にエピタキシャル層を形成して成る基体１上に絶縁層
２が形成され、この絶縁層２上に抵抗膜３とその上の保
護膜４との積層膜から成る薄膜抵抗素子１０が形成され
て成る。そして、薄膜抵抗素子１０の表面を絶縁層５が
覆っていて、この絶縁層５及び薄膜抵抗素子１０の保護
膜４に形成された開口を通じて、配線１１が抵抗膜３に
接続されている。配線１１は配線層７とその下の下地膜
６とから構成され、絶縁層５及び保護膜４に形成された
開口内を埋めて抵抗膜３に電気的に接続されるようにコ
ンタクト部１１Ｃを有している。

【００４０】本実施の形態においては、特に抵抗膜３の
材料として、Ｓｉ（シリコン）サーメット材料（絶縁材
料と金属材料との合成材料）を用いると共に、保護膜４
を絶縁性の膜とする。

【００４１】Ｓｉ（シリコン）サーメット材料は、Ｓｉ
（シリコン）と金属元素Ｍとその他の元素（例えば酸
素）とから構成される。金属元素Ｍとしては、好ましく
は、Ｔａ，Ｎｂ，Ｗ，Ｔｉ，Ｍｏ，Ｎｉ，Ｖ，Ｚｒの金
属から少なくとも１種類を選択する。その他の元素とし
ては、酸素、窒素、炭素の反応種の元素から少なくとも
１種類を選択する。

【００４２】これらシリコン、金属元素Ｍ、反応種の元
素から３元系以上の組成のサーメットを構成する。例え
ばＭ_xＳｉ_yＯ_z，Ｍ_xＳｉ_yＮ_z，Ｍ_xＳｉ_yＣ_z，
Ｍ_xＳｉ_yＯ_zＮ _w（ｘ，ｙ，ｚ，ｗは正の数）といっ
た組成のサーメットを用いることができる。

【００４３】シリコンサーメット材料から成る抵抗膜３
のシート抵抗は、好ましくは０．１ＫΩ／□以上とす
る。また、抵抗膜３の膜厚は、好ましくは１０ｎｍ〜３
００ｎｍの範囲内とする。また、シリコンサーメット材
料の金属元素ＭとシリコンＳｉとの組成比は、Ｍ／（Ｍ
＋Ｓｉ）＝２５〜５５（ｍｏｌ％）とすることが好まし
い。

【００４４】このようなシリコン系サーメット材料は、
例えばサーマルプリンターヘッドやインクジェットヘッ
ド等の発熱体（ヒーター）に用いられている。

【００４５】絶縁性の保護膜４としては、絶縁性金属酸
化物、絶縁性金属酸窒化物を用いることができる。好ま
しくは、抵抗膜３のサーメットを構成する金属元素Ｍの
酸化物や酸窒化物（Ｍ_xＯ_y，Ｍ_xＯ_yＮ_z等、ｘ，
ｙ，ｚは正の数）を用いて、抵抗膜３に対して良好な相
性を有するようにする。また、絶縁性の保護膜４とし
て、微細結晶性多結晶シリコンやアモルファス（非晶
質）シリコン、並びにそれらが混合した状態の膜を用い
ることも可能である。

【００４６】絶縁性の保護膜４のシート抵抗は、好まし
くは１００ｋΩ／□以上とする。また、保護膜４の膜厚
は、好ましくは５〜５０ｎｍの範囲内とする。

【００４７】さらに、絶縁性の保護膜４は、薄膜抵抗素
子１０を上下に挟む絶縁層２及び５、特に薄膜抵抗素子
１０を覆う絶縁層５に対してエッチング選択性（選択
比）が高いことが好ましい。通常、半導体装置におい
て、絶縁層２及び５の材料としてはシリコン化合物（酸
化シリコンや窒化シリコン）が用いられる。上述した絶
縁性金属酸化物、絶縁性金属窒化物、微細結晶性多結晶
シリコン、アモルファスシリコン等の材料で、絶縁層５
のシリコン化合物に対してエッチング選択性の高い材料
を、絶縁性の保護膜４に用いる。これにより、薄膜抵抗
素子１０を覆う絶縁層５に配線１１のコンタクト部１１
Ｃのための開口を形成するエッチングを行う工程におい
て、絶縁性の保護膜４をエッチングストッパをして作用
させることができる。

【００４８】そして、上述のように保護膜４をシリコン
化合物から成る絶縁層５に対してエッチング選択性が高
い材料とすれば、保護膜４がシリコン系サーメット材料
から成る抵抗膜３に対してもエッチング選択性が高くな
る。これにより、保護膜に配線１１のコンタクト部１１
Ｃのための開口を形成するエッチングを行う工程におい
て、絶縁性の保護膜４だけエッチングされて、抵抗膜３
がエッチングされないようにすることができる。

【００４９】配線１１には、Ａｌ，Ｔｉ，Ｗ，Ｔａ，Ｍ
ｏ，Ｃｕから選ばれた１種類以上の元素もしくはこれら
を主成分にもつ化合物から選択した材料を用いることが
できる。またこれらの材料を用いた複数の膜の積層構造
であっても良い。配線１１の下地膜６は、特にＴｉ等を
用いることにより、バリアメタルとして作用させること
ができる。

【００５０】本実施の形態の半導体装置において、薄膜
抵抗素子１０及びその周辺の各層のの材料及び膜厚につ
いては、例えば次のような構成を採ることができる。（Ａ）基体１としてシリコン基板、絶縁層２としてＳｉ
Ｏ₂膜を膜厚８００ｎｍ、抵抗膜３としてＴａ−ＳｉＯ
₂サーメット（モル比でＴａ：ＳｉＯ₂＝４５：５５）
膜を膜厚８０ｎｍ（シート抵抗３ｋΩ／□）、絶縁性の
保護膜４として、Ｔａ_xＯ_yを膜厚２５ｎｍ、絶縁層５
としてＳｉＯ₂膜を膜厚４００ｎｍ、配線１１として、
下層から順にＴｉ／ＴｉＯＮ／Ｔｉをそれぞれ膜厚３０
ｎｍ／７０ｎｍ／３０ｎｍとした積層構造（下地膜６に
相当）、Ａｌ−Ｓｉ膜を膜厚８００ｎｍ、ＴｉＯＮ膜を
膜厚２５ｎｍ、それぞれ形成する。（Ｂ）基体１としてＧａＡｓ基板、絶縁層２としてＳｉ
₃Ｎ₄膜を膜厚３００ｎｍ、抵抗膜３としてＴａ−Ｓｉ
Ｏ₂サーメット（モル比でＴａ：ＳｉＯ₂＝４５：５
５）膜を膜厚８０ｎｍ（シート抵抗３ｋΩ／□）、絶縁
性の保護膜４として、Ｔａ_xＯ_yを膜厚２５ｎｍ、絶縁
層５としてＳｉ₃Ｎ₄膜を膜厚３００ｎｍ、配線１１と
して、下層から順にＴｉ膜を膜厚５０ｎｍ（下地膜６に
相当）、Ｐｔ膜を膜厚５０ｎｍ、Ａｕ膜を膜厚５００ｎ
ｍ、それぞれ形成する。

【００５１】また、本実施の形態の半導体装置は、その
構造に上述した特徴を有すると共に、以下述べるよう
に、その製造工程にも特徴を有する。

【００５２】まず、薄膜抵抗素子１０の抵抗値の変動を
抑制するために、抵抗膜３及び保護膜４とを積層するだ
けでなく、好ましくは同一スパッタ装置内で連続して抵
抗膜３の成膜及び保護膜４の成膜を行う。これにより、
抵抗膜３の表面が酸化されたり損傷したりすることな
く、保護膜４に覆われる。

【００５３】また、抵抗膜３の上に保護膜４が形成され
ていることにより、抵抗膜３が酸素雰囲気や酸素プラズ
マに晒されることがなく、かつ剥離薬液等のアルカリ性
薬液による抵抗膜３の腐食も回避することができる。即
ち後の工程、例えば配線層７等の成膜及びパターニング
工程における、抵抗膜３の表面に対する酸素雰囲気やエ
ッチング薬液による化学変化、並びに酸素プラズマによ
る損傷が防止される。これにより、薄膜抵抗素子１０の
抵抗値の変動が抑制されるため、薄膜抵抗素子１０の抵
抗値の高精度化を一層実現することができる。

【００５４】そして、抵抗膜３及び保護膜４からなる薄
膜抵抗素子１０をパターニング加工する際には、フォト
レジストによりパターンを形成した後、反応性イオンエ
ッチングＲＩＥもしくはイオンミリングのいずれかによ
り加工を行う。このとき、同一のフォトレジストをマス
クとして用いて、一括して抵抗膜３及び保護膜４を加工
することが望ましい。

【００５５】薄膜抵抗素子１０とこの薄膜抵抗素子１０
に接続される配線１１とのコンタクト部１１Ｃの形成に
あたっては、薄膜抵抗素子１０を覆う絶縁層５に対し
て、反応性イオンエッチング（ＲＩＥ）による加工、も
しくはエッチング薬液による加工のいずれか、或いはこ
れらの加工の組み合わせによりコンタクト部１１Ｃのた
めの開口（接続孔）を形成する。さらに、絶縁性の保護
膜４にも加工を行って、コンタクト部１１Ｃのための開
口（接続孔）を形成する。シリコン化合物からなる絶縁
層５の加工工程と絶縁性の保護膜４の加工工程は、同一
設備と同マスクでエッチング処理条件を切り換えること
で可能になる。

【００５６】そして、上述したように絶縁性の保護膜４
の材料をシリコン化合物から成る絶縁層５に対してエッ
チング選択比の高い材料とすることにより、反応性イオ
ンエッチング（ＲＩＥ）法により高選択比のエッチング
を行って、絶縁層５に接続孔を形成するエッチングにお
いて保護膜４をエッチングストッパとして用いることが
できる。このとき、絶縁性の保護膜４の膜厚をエッチン
グストッパとして充分耐えうる膜厚とする。この高選択
比のエッチングを行うための条件としては、例えばエッ
チングガスにＣＦ₄，ＣＨＦ₃，Ｃ₂Ｆ₆，Ｃ₄Ｆ₈，
Ａｒ，ＣＯの少なくとも１種以上のガス種を採用して、
それらのプラズマ生成により反応性イオンエッチング
（ＲＩＥ）を行うことが挙げられる。

【００５７】同様に、絶縁性の保護膜４の材料はシリコ
ンサーメット材料から成る抵抗膜３に対してエッチング
選択比の高い材料とすることにより、反応性イオンエッ
チング（ＲＩＥ）法により高選択比のエッチングを行っ
て、保護膜４に配線１１のコンタクト部１１Ｃを形成す
るための開口を形成するエッチングにおいて抵抗膜３を
エッチングストッパとして用いることができる。この高
選択比のエッチングを行うための条件としては、例えば
エッチングガスにＣｌ₂，ＢＣｌ₃，ＳＦ₆，ＣＨ₂Ｆ
₂の少なくとも１種以上のガス種、或いはＣＦ₄，ＣＨ
Ｆ₃，Ｃ₂Ｆ₆，Ｃ₄Ｆ₈，Ａｒ，ＣＯの少なくとも１
種以上のガス種を採用して、それらのプラズマ生成によ
り反応性イオンエッチング（ＲＩＥ）を行うことが挙げ
られる。

【００５８】このように製造を行うことにより、従来不
可能であった、薄膜抵抗素子１０の抵抗膜３と配線１１
とを安定して電気的に接続することを可能にすると共
に、さらに抵抗膜３と配線１１との接触抵抗値を常に安
定化することができるため、薄膜抵抗素子１０の抵抗値
の変動要因を抑えることを可能にする。

【００５９】そして、図１に示した薄膜抵抗素子１０を
有する半導体装置は、具体的には例えば次のようにして
製造することができる。尚、各層の材料及び膜厚は、前
述した（Ａ）の構成として説明している。まず、図２Ａ
に示すように、基板１上に、例えばＳｉＯ₂から成る絶
縁層２を例えば８００ｎｍの厚さに形成する。

【００６０】次に、図２Ｂに示すように、スパッタ法に
より、絶縁層２上に例えばＴａ−ＳｉＯ₂サーメット材
料から成る抵抗膜３を例えば８０ｎｍの厚さに成膜し、
さらに同一スパッタ装置内で連続して、スパッタ法によ
り、例えばＴａ₂Ｏ₅から成る保護膜４を例えば２５ｎ
ｍの厚さに成膜する。ここで、サーメット材料の組成を
Ｔａ／（Ｔａ＋ＳｉＯ₂）＝４５％（モル比）とした場
合には抵抗膜３のシート抵抗は３ｋΩ／□が得られる。
一方、Ｔａ₂Ｏ₅から成る保護膜４のシート抵抗は３Ｍ
Ω／□以上とする。

【００６１】次に、水素雰囲気中で４５０℃・１５分の
熱処理を行い、薄膜抵抗素子１０のストレスを緩和し、
熱変動を安定化させる。この熱処理工程により、抵抗膜
３のシート抵抗が８％程度変動するが、この後の製造工
程において同様の熱処理を行う際の抵抗値の変動が回避
される。尚、この熱処理工程は配線１１を形成した後に
行ってもよい。

【００６２】次に、図２Ｃに示すように、薄膜抵抗素子
１０のパターンを形成するためのフォトレジスト２１を
保護膜４上に形成する。続いて、図２Ｄに示すように、
このフォトレジスト２１を用いて、抵抗膜３及び保護膜
４をエッチングにより一括して加工することにより、こ
れら抵抗膜３及び保護膜４をパターニングする。このと
きのエッチングは、例えばプラズマ生成装置によるＲＩ
Ｅ（反応性イオンエッチング）を利用して、例えば混合
ガス（ＢＣｌ₃＋Ｃｌ₂）、圧力１０ｍＴｏｒｒの雰囲
気で行う。

【００６３】抵抗膜３及び保護膜４をパターニングした
後に、プラズマ生成装置によりレジストアッシングを行
う。即ち図２Ｅに示すように、保護膜４上に残ったフォ
トレジスト２１Ｘを酸素プラズマ２２により除去する。
アッシングの条件は、酸素を主成分とするガスから構成
し、例えば圧力１．６Ｔｏｒｒの下で行う。このとき、
Ｔａ₂Ｏ₅から成る絶縁性の保護膜４が、Ｔａ−ＳｉＯ
₂サーメットから成る抵抗膜３を酸素プラズマ２２の照
射損傷から保護する役割を果たす。

【００６４】また、さらにアッシング後の残留有機物、
ポリマー、エッチング残さ、レジスト変質層等を除去す
るための洗浄工程を行う。図３Ｆに示すように、例えば
アルカリ性有機剥離液２３により、表面に対して薬液処
理を行う。このとき、Ｔａ₂Ｏ₅から成る絶縁性の保護
膜４が、Ｔａ−ＳｉＯ₂サーメットから成る抵抗膜３を
アルカリ性腐食性薬液２３から保護して、抵抗膜３の腐
食やエッチング損傷を防止する役割を果たす。

【００６５】上述したアッシングや薬液処理を経て、図
３Ｇに示すように抵抗膜３及び保護膜４の積層膜から成
る薄膜抵抗素子１０が完成する。次に、図３Ｈに示すよ
うに、薄膜抵抗素子１０の積層膜を被覆して、プラズマ
ＣＶＤ法により、例えばＳｉＯ₂から成る絶縁層５を例
えば４００ｎｍの厚さに成膜する。プラズマＣＶＤの温
度は４００℃以下の低温とする。尚、必要に応じて、こ
の後に表面の平滑化工程を行う。この平滑化工程ではＳ
ＯＧ（Spin on glass ）等の塗布膜を利用するが、絶縁
層５が覆っているため薄膜抵抗素子１０には影響が及ば
ない。

【００６６】続いて、薄膜抵抗素子１０を覆う絶縁層５
に接続孔を形成する。図３Ｉに示すように、絶縁層５上
にフォトレジスト２４を形成し、このフォトレジスト２
４に接続孔の形成のための開口２５を形成する。

【００６７】次に、図４Ｊに示すように、開口２５が形
成されたフォトレジスト２４をマスクとして用いて、絶
縁層５を例えばプラズマ装置によるＲＩＥ（反応性イオ
ンエッチング）により加工して、絶縁層５に開口を形成
する。この際に、Ｔａ₂Ｏ₅から成る絶縁性の保護膜４
をＳｉＯ₂から成る絶縁層５のエッチングのエッチング
ストッパとするため、プラズマエッチングの条件は、例
えばエッチングガスとして混合ガス（ＣＦ₄＋ＣＨＦ₃
＋Ａｒ）、処理圧力５００ｍＴｏｒｒとする。この条件
を採用することにより、エッチング選択比１０以上（Ｓ
ｉＯ₂エッチレート／Ｔａ₂Ｏ₅エッチレート）が得ら
れる。

【００６８】さらに続けて、図４Ｋに示すように、同じ
くフォトレジスト２４をマスクとして用いて、ＲＩＥに
より保護膜４を加工して、保護膜４に開口を形成する。
この際に、Ｔａ−ＳｉＯ₂サーメット材料から成る抵抗
膜３をＴａ₂Ｏ₅から成る絶縁性の保護膜４のエッチン
グストッパーとするため、プラズマエッチングの条件
は、例えばエッチングガスとして混合ガス（ＳＦ₆＋Ｃ
ｌ₂）、処理圧力１６ｍＴｏｒｒとする。この条件を採
用することにより、エッチング選択比８以上（Ｔａ₂Ｏ
₅エッチレート／Ｔａ−ＳｉＯ₂エッチレート）が得ら
れる。

【００６９】その後、図４Ｌに示すように、絶縁層５上
のフォトレジスト２４を除去する。続いて、下地膜６及
び配線層７を順次スパッタリング装置を用いて成膜し、
これら下地膜６及び配線層７を所定のパターンにパター
ニングして、図４Ｍに示すように配線１１を形成する。
下地膜６としては、例えばＴｉ／ＴｉＯＮ／Ｔｉの積層
構造を例えば合計膜厚１３０ｎｍとなるように形成して
バリアメタルとする。配線層７としては、例えばＡｌ−
Ｓｉ合金を例えば８００ｎｍの厚さに形成する。このよ
うにして、図１に示した本実施の形態の薄膜抵抗素子１
０を有する半導体装置を製造することができる。

【００７０】上述の本実施の形態によれば、薄膜抵抗素
子１０の抵抗膜３にシリコンサーメット材料を用いたこ
とにより、シリコンサーメット材料の特徴であるシート
抵抗〜１０ｋΩ／□、抵抗温度係数＜±１００ｐｐｍ／
℃という特性から、薄膜抵抗素子１０において比較的高
いシート抵抗及び低い抵抗温度係数が得られ、高抵抗で
あり熱処理により受ける影響が少ない（耐熱性を有す
る）薄膜抵抗素子１０を構成することができる。さら
に、シリコンサーメット材料の特徴である耐酸性及び耐
酸化性を６００℃まで確保できる特性から、耐酸性及び
耐酸化性を有する薄膜抵抗素子１０を構成することがで
きる。

【００７１】また、抵抗膜３上に絶縁性の保護膜４を積
層して薄膜抵抗素子１０を構成したことにより、保護膜
４により抵抗膜３の表面が保護されて、例えば薄膜抵抗
素子１０のパターニング後のレジストアッシング工程や
剥離液工程等において、シリコンサーメット材料から成
る抵抗膜３への損傷や化学変化を防止することができ
る。これにより、抵抗膜３の損傷等を要因とする薄膜抵
抗素子１０の抵抗値の変動を抑制して、薄膜抵抗素子１
０の高精度化が可能になる。

【００７２】さらに、絶縁性の保護膜４を抵抗膜３を覆
っているシリコン化合物から成る絶縁層５に対してエッ
チング選択性を有する材料とすることにより、薄膜抵抗
素子１０に配線１１を接続するコンタクト部１１Ｃを形
成するためにエッチングにより絶縁層５に開口を形成す
る工程において、絶縁性の保護膜４がエッチングストッ
パとして作用して抵抗膜３へのエッチングダメージを回
避することができる。また、これにより、絶縁性の保護
膜４がシリコンサーメット材料から成る抵抗膜３ともエ
ッチング選択性を有するので、コンタクト部１１Ｃを形
成するためにエッチングにより絶縁性の保護膜４に開口
を形成する工程において、絶縁性の保護膜４のエッチン
グ残渣が残ったり抵抗膜３がエッチングされたりしない
ようにして、確実に配線１１を抵抗膜３に接続して形成
することができる。従って、薄膜抵抗素子１０の寄生抵
抗であるコンタクト抵抗成分を低く抑えることができる
と共に、コンタクト抵抗のばらつき変動も抑えることが
可能となり、その結果、薄膜抵抗素子１０の抵抗値の高
精度化をさらに図ることができる。

【００７３】即ち本実施の形態の半導体装置によれば、
特に高抵抗の薄膜抵抗素子１０において、高精度の抵抗
値及び高信頼性を実現することが可能になる。

【００７４】また、シリコン系サーメット材料を組成が
類似したシリコン系絶縁膜から構成された半導体集積回
路装置に搭載することは従来は不可能であったが、本実
施の形態の半導体装置により、製造コストの大幅な増大
を招くことなく、かつ複雑な素子構造や繁雑な製造工程
を必要としないで実現することが可能になる。

【００７５】さらに、薄膜抵抗素子１０により抵抗素子
を構成しているため、拡散抵抗による抵抗素子と比較し
て、抵抗素子が占有するスペースを小さくすることがで
き、半導体装置の微細化・小型化を図ることができる。

【００７６】また、薄膜抵抗素子１０の構成は、抵抗膜
３にシリコンサーメット材料を用い、抵抗膜３上に絶縁
性の保護膜４を積層して、配線１１を接続するための接
続孔を保護膜４にも形成している他は、従来の多結晶シ
リコン膜による抵抗素子と同様であり、比較的簡単な構
成となっている。このため、薄膜抵抗素子１０の製造工
程は、絶縁性の保護膜４の形成工程が増える他は、従来
の多結晶シリコン膜による抵抗素子の製造工程と同様で
あり、半導体装置の他の部分の製造工程に薄膜抵抗素子
１０の製造工程を組み込むことができる。さらに、絶縁
性の保護膜４の成膜は、抵抗膜３の成膜工程と同一のス
パッタ装置内で連続して行うため、保護膜４の成膜工程
を追加したことによる製造コストの増加は小さい。

【００７７】このように、本実施の形態によれば、複雑
な素子構成や煩雑な製造工程を必要としない。従って、
本実施の形態によれば、製造コストの増大を招かないで
比較的安いコストで高抵抗の薄膜抵抗素子１０を有する
半導体装置を製造することができると共に、抵抗素子１
０の抵抗値の変動を抑制して良好な特性の抵抗素子１０
を有する半導体装置を安定して製造することができる。

【００７８】続いて、本発明の他の実施の形態として、
図１に示した薄膜抵抗素子１０の構造を組み込んだＢｉ
ＣＭＯＳ半導体装置の概略構成図（断面図）を図５に示
す。このＢｉＣＭＯＳ半導体装置は、図５に示すよう
に、シリコン基板４１上にＮ型のエピタキシャル層４２
が形成されて基体が構成され、この基体にＰＭＯＳトラ
ンジスタ３１Ｐ及びＮＭＯＳトランジスタ３１Ｎから成
るＣＭＯＳトランジスタ部３１と、縦型のＮＰＮバイポ
ーラトランジスタ（以下ＮＰＮトランジスタとする）か
ら成るバイポーラトランジスタ部３２と、薄膜抵抗素子
３０を有する抵抗素子部３３とを有して構成される。基
体の表面にはＬＯＣＯＳにより形成された素子分離層４
４が形成されて、各トランジスタ３１Ｐ，３１Ｎ，３２
を分離している。

【００７９】ＣＭＯＳトランジスタ部３１のＰＭＯＳト
ランジスタ３１Ｐは、基体の表面にＮ^-の半導体ウエル
領域４５が形成され、このＮ^-の半導体ウエル領域４５
内にＰ型のソース／ドレイン領域４７が形成されて構成
されている。これらソース／ドレイン領域４７の内側に
チャネルが形成される。チャネル上にはゲート酸化膜を
介して多結晶シリコン膜５５とシリサイド膜５６との積
層構造からなるゲート電極Ｇが形成されている。ゲート
電極Ｇの側壁には、絶縁膜から成るサイドウォールが形
成されている。Ｐ型のソース／ドレイン領域４７には、
下地膜６１、配線層６２、導電性反射防止膜６３の３層
構造から成る配線６４が接続されている。

【００８０】ＣＭＯＳトランジスタ部３１のＮＭＯＳト
ランジスタ３１Ｎは、基体（半導体エピタキシャル層４
２）の表面にＰ^-の半導体ウエル領域４６が形成され、
このＰ^-の半導体ウエル領域４６内にＮ型のソース／ド
レイン領域４８が形成されて構成されている。これらソ
ース／ドレイン領域４８の内側にチャネルが形成され
る。これらソース／ドレイン領域４８は、内側（チャネ
ル側）にＮ型の低濃度領域（いわゆるＬＤＤ領域）を有
している。チャネル上にはゲート酸化膜を介して多結晶
シリコン膜５５とシリサイド膜５６との積層構造からな
るゲート電極Ｇが形成されている。ゲート電極Ｇの側壁
には、絶縁膜から成るサイドウォールが形成されてい
る。Ｎ型のソース／ドレイン領域４８には、下地膜６
１、配線層６２、導電性反射防止膜６３の３層構造から
成る配線６４が接続されている。

【００８１】バイポーラトランジスタ部３２の縦型ＮＰ
Ｎバイポーラトランジスタは、半導体基体の内部にＮ型
の埋め込み拡散領域４３が形成されて構成されている。
そして、Ｎ型のエピタキシャル層４２内に、ベース領域
４９が形成され、さらにベース領域４９の中央の表面付
近にエミッタ領域５０が形成されている。また、コレク
タ取り出し部では、Ｎ型の埋め込み拡散領域４３に接続
するように、コレクタ取り出し領域５１が形成されてい
る。ベース領域４９には、多結晶シリコン膜５７により
シリサイド膜５８を挟んだ３層構造のベース電極が接続
されている。エミッタ領域５０には、多結晶シリコン膜
５９によりシリサイド膜６０を挟んだ３層構造のエミッ
タ電極が接続されている。そして、ベース電極にはＣＭ
ＯＳトランジスタ部３１の配線６４と同様の３層構造の
ベース配線６４Ｂが接続され、同様にエミッタ電極には
３層構造のエミッタ配線６４Ｅが接続され、コレクタ取
り出し領域５１には３層構造のコレクタ配線６４Ｃが接
続されている。

【００８２】抵抗素子部３３は、図１に示した薄膜抵抗
素子１０と同様の構成のシリコンサーメット材料から成
る抵抗膜３及びその上の絶縁性の保護膜４から成る薄膜
抵抗素子３０が形成されて成る。この薄膜抵抗素子３０
は、素子分離層４４上に形成された絶縁層５２，５３上
に形成され、表面を薄い絶縁膜５４で覆われている。絶
縁膜５４及び保護膜４に形成された開口を通じて、ＣＭ
ＯＳトランジスタ部３１の配線６４と同様の３層構造の
配線６４Ｒが薄膜抵抗素子３０の抵抗膜３に直接接続さ
れている。

【００８３】尚、図５では省略しているが、各配線６
４、６４Ｂ，６４Ｅ，６４Ｃ，６４Ｒは絶縁層で覆われ
て、さらに絶縁層上に上層の配線等が形成されてＢｉＣ
ＭＯＳ半導体装置が構成される。

【００８４】本実施の形態では、抵抗素子部３３の薄膜
抵抗素子３０が図１に示した薄膜抵抗素子１０と同様の
構成を有するので、前述した先の実施の形態と同様に、
高精度の抵抗値を有する高抵抗の薄膜抵抗素子を構成す
ることができる。

【００８５】また、本実施の形態では、薄膜抵抗素子３
０の抵抗膜に接続される配線６４Ｒは、ＣＭＯＳトラン
ジスタ部３１の配線６４や、バイポーラトランジスタ部
３２の配線６４Ｂ，６４Ｅ，６４Ｃと同じ３層構造６
１，６２，６３を有しており、同一工程で同時に形成す
ることが可能になっている。また、ＣＭＯＳトランジス
タ部３１のゲート電極Ｇを覆う絶縁膜と、抵抗素子部３
３の薄膜抵抗素子３０を覆う絶縁膜とが、同一の絶縁膜
５４となっている。

【００８６】そして、薄膜抵抗素子３０により抵抗素子
を構成しているため、抵抗素子の抵抗値は、ＣＭＯＳト
ランジスタ部３１やバイポーラトランジスタ部３２の特
性のパラメーターにより影響されない。従って、抵抗素
子部３３の素子の設計と、ＣＭＯＳトランジスタ部３１
やバイポーラトランジスタ部３２の設計とを、それぞれ
制約が少なくなるようにして、より自由に行うことがで
きる。

【００８７】次に、本実施の形態の図５に示したＢｉＣ
ＭＯＳ半導体装置の製造工程を、図６〜図１３を参照し
て説明する。尚、シリコン基板４１とＮ型の半導体エピ
タキシャル層４２から成る基体の内部に素子分離層４４
や各半導体領域を形成する工程は、説明を省略する。基
体上に、ゲート絶縁膜を介してゲート電極Ｇを形成し、
ゲート電極Ｇの側壁に絶縁膜から成るサイドウォールを
形成した後、ゲート電極Ｇを覆って全面的に絶縁膜５２
を形成する。さらに、バイポーラトランジスタ部３２に
おいては、ベース領域４９上の絶縁膜５２を除去して開
口を形成する。次に、絶縁膜５２の上に多結晶シリコン
膜５７・シリサイド膜５８・多結晶シリコン膜５７の３
層を成膜し、これをパターニングして３層構造から成る
ベース電極を形成する。このベース電極は、絶縁膜５２
の開口を通じてベース領域４９に接続される。次に、ベ
ース電極を覆って、比較的厚い絶縁層５３を形成する。
さらに、バイポーラトランジスタ部３２においては、エ
ミッタ領域５０及びその付近のベース領域４９上のベー
ス電極及び絶縁層５３に開口を形成する。開口の側壁に
はさらに絶縁膜によりサイドウォールを形成する。その
後、この開口を埋めるように、多結晶シリコン膜５９・
シリサイド膜６０・多結晶シリコン膜５９の３層を成膜
し、これをパターニングして３層構造から成るエミッタ
電極を形成する。このエミッタ電極は、ベース電極及び
絶縁層５３の開口を通じてエミッタ領域５０に接続され
る。ベース電極の開口の側壁に形成されたサイドウォー
ルにより、エミッタ電極とベース電極とが分離される。
次に、絶縁層５３及びエミッタ電極を覆って、シリコン
サーメット材料から成る抵抗膜３と、保護膜４とを順次
成膜する。そして、抵抗素子部３３においては、保護膜
４上に抵抗素子のパターンを形成するためのフォトレジ
スト８１を形成する。この状態を示しているのが図６で
ある。

【００８８】次に、図７に示すように、フォトレジスト
８１をマスクとして、保護膜４及び抵抗膜３を一括して
パターニングする。続いて、フォトレジスト８１を除去
して、図８に示すように、表面を絶縁膜５４で覆う。こ
れにより、抵抗膜３及び保護膜４から成る薄膜抵抗素子
３０が絶縁膜５４で覆われる。

【００８９】次に、図９に示すように、薄膜抵抗素子３
０へのコンタクト部を形成するための開口を有するフォ
トレジスト８２を形成し、このフォトレジスト８２をマ
スクとして、エッチングを行って絶縁膜５４に開口（接
続孔）を形成する。引き続いて、図１０に示すように、
同じフォトレジスト８２をマスクとして、条件を変えて
エッチングを行って、保護膜４に開口（接続孔）を形成
する。

【００９０】次に、フォトレジスト８２を除去して、図
１１に示すように、改めてＣＭＯＳトランジスタ部３１
及びバイポーラトランジスタ部３２の接続孔を形成する
ための開口を有するフォトレジスト８３を形成し、この
フォトレジスト８３をマスクとして、絶縁膜５４や絶縁
層５３、並びに絶縁膜５２に対してエッチングを行っ
て、それぞれ、ソース／ドレイン領域５７，５８、ベー
ス電極、コレクタ取り出し領域５１に達する開口（接続
孔）を形成する。

【００９１】次に、図１２に示すように、フォトレジス
ト８３を除去する。さらに、下地膜６１・配線層６２・
導電性反射防止膜６３の３層を順次形成して、これをパ
ターニングすることにより、図１３に示すように、ＣＭ
ＯＳトランジスタ部３１の配線６４と、バイポーラトラ
ンジスタ部３２の配線６４Ｂ，６４Ｅ，６４Ｃと、抵抗
素子部３３の配線６４Ｒを形成する。このようにして、
図５に示した構成のＢｉＣＭＯＳ半導体装置を製造する
ことができる。この後は、必要に応じて層間絶縁層や上
層の配線を形成する。

【００９２】続いて、本発明のさらに他の実施の形態と
して、図１に示した薄膜抵抗素子１０の構造を組み込ん
だＢｉＣＭＯＳ半導体装置の概略構成図（断面図）を図
１４に示す。このＢｉＣＭＯＳ半導体装置は、概略構成
は図５と同様であるが、縦型のＮＰＮバイポーラトラン
ジスタ（以下ＮＰＮトランジスタとする）から成るバイ
ポーラトランジスタ部３２のエミッタ配線６４Ｅの付近
が異なっている。即ちエミッタ配線６４Ｅ及びエミッタ
電極の左右に、これらエミッタ配線６４Ｅ及びエミッタ
電極の間の層として、薄膜抵抗素子３０の抵抗膜３及び
保護膜４が存在している。この部分の抵抗膜３は、エミ
ッタ配線６４の下地膜６１やエミッタ電極の多結晶シリ
コン膜５９及びシリサイド膜６０の側壁に接していて、
エミッタ配線６４及びエミッタ電極と一体化した導電体
となっている。その他の構成は図５と同様であるため、
重複説明を省略する。

【００９３】また、本実施の形態の図１４に示したＢｉ
ＣＭＯＳ半導体装置の製造工程を、図１５〜図２１に示
す。まず、先の実施の形態の図６に示した状態までは、
先の実施の形態と同様にして製造を行う。次に、フォト
レジスト８１で薄膜抵抗素子３０のパターニングを行う
前に、バイポーラトランジスタ部３２のエミッタ電極の
部分を覆うようにフォトレジスト８４を形成する。そし
て、図１５に示すように、２つのフォトレジスト８１及
び８４をマスクとして、保護膜４及び抵抗膜３をエッチ
ングする。これにより、抵抗膜３及び保護膜４による薄
膜抵抗素子３０のパターンが形成されると共に、これら
抵抗膜３及び保護膜４がエミッタ電極を覆って残る。

【００９４】続いて、フォトレジスト８１及び８４を除
去して、図１６に示すように、表面に絶縁膜５４を形成
する。このとき、エミッタ電極を覆う抵抗膜３及び保護
膜４が絶縁膜５４により覆われる。

【００９５】次に、図１７に示すように、フォトレジス
ト８２をマスクとしてエッチングを行って、薄膜抵抗素
子３０上の絶縁膜５４に開口（接続孔）を形成する。さ
らに、図１８に示すように、同じフォトレジスト８２を
マスクとして条件を変えてエッチングを行って、薄膜抵
抗素子３０の保護膜４に開口（接続孔）を形成する。

【００９６】次に、フォトレジスト８２を除去して、図
１９に示すように、改めてＣＭＯＳトランジスタ部３１
及びバイポーラトランジスタ部３２の接続孔を形成する
ための開口を有するフォトレジスト８３を形成し、この
フォトレジスト８３をマスクとして、絶縁膜５４や絶縁
層５３、絶縁膜５２、並びにエミッタ電極上の保護膜４
及び抵抗膜３に対してエッチングを行って、それぞれ、
ソース／ドレイン領域５７，５８、ベース電極、コレク
タ取り出し領域５１に達する開口（接続孔）を形成す
る。

【００９７】次に、図２０に示すように、フォトレジス
ト８３を除去する。さらに、下地膜６１・配線層６２・
導電性反射防止膜６３の３層を順次形成して、これをパ
ターニングすることにより、図２１に示すように、ＣＭ
ＯＳトランジスタ部３１の配線６４と、バイポーラトラ
ンジスタ部３２の配線６４Ｂ，６４Ｅ，６４Ｃと、抵抗
素子部３３の配線６４Ｒを形成する。このようにして、
図１４に示した構成のＢｉＣＭＯＳ半導体装置を製造す
ることができる。この後は、必要に応じて層間絶縁層や
上層の配線を形成する。

【００９８】上述の各実施の形態では、ＣＭＯＳトラン
ジスタ部３１とバイポーラトランジスタ部３２を有する
ＢｉＣＭＯＳ半導体装置に、本発明を適用して薄膜抵抗
素子３０を有する抵抗素子部３３を形成した構成であっ
たが、その他の構成の半導体装置においても、本発明を
適用することができる。例えば上述の各実施の形態の構
成の他に、容量素子（キャパシタ）やＰＮＰバイポーラ
トランジスタ等を有していてもよい。

【００９９】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。

【０１００】

【発明の効果】上述の本発明によれば、シリコンサーメ
ット材料から成る抵抗膜と絶縁性保護膜とを少なくとも
積層して薄膜抵抗素子を構成することにより、シリコン
サーメット材料の特性により低い抵抗温度係数、耐熱
性、並びに耐酸化性を有する高抵抗の薄膜抵抗素子を構
成することができると共に、この構成の薄膜抵抗素子を
製造する際に絶縁性保護膜により抵抗膜を保護して、抵
抗膜表面への損傷を防止することができる。これによ
り、抵抗膜表面への損傷を要因とする薄膜抵抗素子の抵
抗値の変動を抑制することができる。

【０１０１】また、薄膜抵抗素子を有する半導体装置の
製造において、シリコンサーメット材料から成る抵抗膜
を成膜した後、同一の装置内で連続して抵抗膜上に絶縁
性保護膜を成膜し、抵抗膜及び絶縁性保護膜を一括して
パターニングすることにより、抵抗膜の表面に自然酸化
膜を生じないで抵抗膜を絶縁性保護膜で覆うことができ
る。これにより、抵抗膜表面の自然酸化膜を要因とする
抵抗値の変動や配線との接触抵抗の増大を回避すること
ができる。

【０１０２】また、薄膜抵抗素子に電気的に接続される
配線を薄膜抵抗素子を覆う絶縁層に形成された開口を通
じて抵抗膜に直接接続することにより、配線と抵抗膜と
の接触抵抗を小さくすることができ、接触抵抗の大きさ
や接触抵抗値のばらつきを要因とする薄膜抵抗素子の抵
抗値の変動が回避される。

【０１０３】従って、本発明によれば、薄膜抵抗素子の
抵抗値の変動を抑制して、薄膜抵抗素子の抵抗値の精度
が高く、かつ信頼性の高い半導体装置を実現することが
できる。また、製造コストの大幅な増大を招くことな
く、かつ複雑な素子構造や繁雑な製造工程を必要としな
いので、シリコンサーメット材料から成る薄膜抵抗素子
を半導体装置に搭載することが容易になる。

【０１０４】さらに、絶縁性保護膜を抵抗膜を覆ってい
るシリコン化合物から成る絶縁層に対してエッチング選
択性を有する材料としたときには、抵抗素子に配線を接
続するコンタクト部を形成する工程において、抵抗膜へ
のエッチングダメージを回避し、かつ配線を抵抗膜に確
実に接続して形成することができる。これにより、抵抗
素子のコンタクト抵抗成分を低く抑えると共にコンタク
ト抵抗成分のばらつき変動も抑えることが可能となり、
薄膜抵抗素子の抵抗値の高精度化をさらに向上すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の薄膜抵抗素子を有する
半導体装置の概略構成図（断面図）である。

【図２】Ａ〜Ｅ図１の半導体装置の製造工程を示す工
程図である。

【図３】Ｆ〜Ｉ図１の半導体装置の製造工程を示す工
程図である。

【図４】Ｊ〜Ｍ図１の半導体装置の製造工程を示す工
程図である。

【図５】本発明の他の実施の形態のＢｉＣＭＯＳ半導体
装置の概略構成図（断面図）である。

【図６】図５のＢｉＣＭＯＳ半導体装置の製造工程を示
す工程図である。

【図７】図５のＢｉＣＭＯＳ半導体装置の製造工程を示
す工程図である。

【図８】図５のＢｉＣＭＯＳ半導体装置の製造工程を示
す工程図である。

【図９】図５のＢｉＣＭＯＳ半導体装置の製造工程を示
す工程図である。

【図１０】図５のＢｉＣＭＯＳ半導体装置の製造工程を
示す工程図である。

【図１１】図５のＢｉＣＭＯＳ半導体装置の製造工程を
示す工程図である。

【図１２】図５のＢｉＣＭＯＳ半導体装置の製造工程を
示す工程図である。

【図１３】図５のＢｉＣＭＯＳ半導体装置の製造工程を
示す工程図である。

【図１４】本発明のさらに他の実施の形態のＢｉＣＭＯ
Ｓ半導体装置の概略構成図（断面図）である。

【図１５】図１４のＢｉＣＭＯＳ半導体装置の製造工程
を示す工程図である。

【図１６】図１４のＢｉＣＭＯＳ半導体装置の製造工程
を示す工程図である。

【図１７】図１４のＢｉＣＭＯＳ半導体装置の製造工程
を示す工程図である。

【図１８】図１４のＢｉＣＭＯＳ半導体装置の製造工程
を示す工程図である。

【図１９】図１４のＢｉＣＭＯＳ半導体装置の製造工程
を示す工程図である。

【図２０】図１４のＢｉＣＭＯＳ半導体装置の製造工程
を示す工程図である。

【図２１】図１４のＢｉＣＭＯＳ半導体装置の製造工程
を示す工程図である。

【図２２】シリコンサーメット材料を用いた薄膜抵抗素
子の概略構成図（断面図）である。

【図２３】Ａ、Ｂシリコンサーメット材料を用いた薄
膜抵抗素子の概略構成図（断面図）である。

【図２４】シリコンサーメット材料を用いた薄膜抵抗素
子の概略構成図（断面図）である。

【図２５】シリコンサーメット材料を用いた薄膜抵抗素
子の概略構成図（断面図）である。

【図２６】シリコンサーメット材料を用いた薄膜抵抗素
子の概略構成図（断面図）である。

【符号の説明】

１基板、２，５，５３絶縁層、３抵抗膜、４絶
縁性の保護膜、６下地膜、７配線層、１０，３０
薄膜抵抗素子、１１，６４，６４Ｂ，６４Ｅ，６４Ｃ，
６４Ｒ配線、２１，２４，８１，８２，８３，８４
フォトレジスト、３１ＣＭＯＳトランジスタ部、３２
バイポーラトランジスタ部、３３抵抗素子部、５
２，５４絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8249 Ｆターム(参考） 5F038 AR07 AR15 AR25 AV05 AV06 EZ15 EZ20 5F048 AA09 AC05 AC10 BA02 BA12 BB05 BB08 BB12 BC06 BE03 BF12 BG12 CA07 CA13 DA23 5F082 AA21 AA38 BA04 BC09 BC18 DA09 DA10 EA13 EA15 EA27

Claims

【特許請求の範囲】

【請求項１】シリコンサーメット材料から成る抵抗膜
と、該抵抗膜上の絶縁性保護膜とを少なくとも積層して
成る薄膜抵抗素子を有し、上記シリコンサーメット材料は、シリコン及び１種類以
上の金属元素に、酸素、窒素、炭素から選ばれる少なく
とも１種類の元素を含む組成から成り、上記薄膜抵抗素子に電気的に接続される配線が、上記薄
膜抵抗素子を覆う絶縁層に形成された開口を通じて、上
記抵抗膜に直接接続されていることを特徴とする半導体
装置。
【請求項２】上記シリコンサーメット材料の金属元素
は、Ｔａ，Ｎｂ，Ｗ，Ｔｉ，Ｍｏ，Ｎｉ，Ｖ，Ｚｒから
１種類以上選ばれることを特徴とする請求項１に記載の
半導体装置。
【請求項３】上記絶縁性保護膜が、上記薄膜抵抗素子
を覆う絶縁層に対して、エッチングに対する選択性を有
していることを特徴とする請求項１に記載の半導体装
置。
【請求項４】上記絶縁性保護膜は、上記シリコンサー
メット材料の金属元素の酸化物または酸窒化物から成る
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】薄膜抵抗素子を有して成る半導体装置を
製造する方法であって、シリコンサーメット材料から成る抵抗膜を成膜する工程
と、上記抵抗膜を形成する工程と同一の装置内で、連続して
上記抵抗膜上に絶縁性保護膜を成膜する工程と、上記抵抗膜及び上記絶縁性保護膜を一括してパターニン
グして、上記抵抗膜及び上記絶縁性保護膜の積層膜から
成る上記薄膜抵抗素子を形成する工程と、上記薄膜抵抗素子を覆って絶縁層を形成する工程とを有
し、上記シリコンサーメット材料は、シリコン及び１種類以
上の金属元素に、酸素、窒素、炭素から選ばれる少なく
とも１種類の元素を含む組成から成ることを特徴とする
半導体装置の製造方法。
【請求項６】上記絶縁性保護膜が、上記抵抗膜及び上
記絶縁層に対して、エッチングに対する選択性を有して
いることを特徴とする請求項５に記載の半導体装置の製
造方法。