JP2003017579A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2003017579A JP2003017579A JP2001371863A JP2001371863A JP2003017579A JP 2003017579 A JP2003017579 A JP 2003017579A JP 2001371863 A JP2001371863 A JP 2001371863A JP 2001371863 A JP2001371863 A JP 2001371863A JP 2003017579 A JP2003017579 A JP 2003017579A
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Abstract
(57)【要約】
【課題】 酸素イオン注入工程とアニール工程を半導体
装置の製造方法に応用し、半導体装置のコストパフォー
マンスを著しく向上させた半導体装置とその製造方法の
提供。 【解決手段】 ゲート酸化膜厚の異なる複数のMOSFETお
よび素子分離領域を酸素インプラを用いた新しい製造方
法で構築し、パフォーマンスに優れた半導体集積回路装
置を構成する。
装置の製造方法に応用し、半導体装置のコストパフォー
マンスを著しく向上させた半導体装置とその製造方法の
提供。 【解決手段】 ゲート酸化膜厚の異なる複数のMOSFETお
よび素子分離領域を酸素インプラを用いた新しい製造方
法で構築し、パフォーマンスに優れた半導体集積回路装
置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明はMOS構造の電界効果
型半導体装置とその製造方法に関し、特に携帯機器等の
電源電圧管理用に用いられるボルテージレギュレータ、
スィチングレギュレータ、ボルテージデテクター等の半
導体集積回路を構成する半導体装置とその製造方法に関
する。また、複数の電圧が入出力される半導体集積回路
装置とその製造方法に関する。
型半導体装置とその製造方法に関し、特に携帯機器等の
電源電圧管理用に用いられるボルテージレギュレータ、
スィチングレギュレータ、ボルテージデテクター等の半
導体集積回路を構成する半導体装置とその製造方法に関
する。また、複数の電圧が入出力される半導体集積回路
装置とその製造方法に関する。
【０００２】
【従来の技術】従来から、ひとつの半導体装置に複数の
電源電圧を印可したり、複数の出力電圧が出力させるこ
とが行われてきている。これは、異なるプロセスを有す
る別の半導体装置を同一基板上に作成する必要となる。
そのために半導体装置のテ゛ハ゛イス構成、プロセスフローは
複雑となり、管理要素数と工程数が増大し、生産ＴＡＴ
（Turn Around Time）の増大、生産コストの増大等の
弊害が生じていた。
電源電圧を印可したり、複数の出力電圧が出力させるこ
とが行われてきている。これは、異なるプロセスを有す
る別の半導体装置を同一基板上に作成する必要となる。
そのために半導体装置のテ゛ハ゛イス構成、プロセスフローは
複雑となり、管理要素数と工程数が増大し、生産ＴＡＴ
（Turn Around Time）の増大、生産コストの増大等の
弊害が生じていた。
【０００３】こうした、弊害を解消するために、Dual
Gate化、チャネルストッパーの高電圧素子への応用化等
の製造方法を用いることが良く知られている。
Gate化、チャネルストッパーの高電圧素子への応用化等
の製造方法を用いることが良く知られている。
【０００４】この製造方法を以下に図面にもとずいて説
明する。
明する。
【０００５】図９から図１１に従来の半導体装置の製造
方法の製造工程順概略断面図を記した。
方法の製造工程順概略断面図を記した。
【０００６】Ｐ型半導体基板１（以下Psub１と記す）表
面付近にPwell２とNwell１６をフォト工程、イオン注入工
程、熱拡散工程を用いて形成した後、素子分離用厚い酸
化膜１９とＮ型チャネルストッパー１５とＰ型チャネル
ストッパー１４をＬＯＣＯＳ法、イオン注入工程、フォト
工程等を用いて形成し、酸化膜２０を熱酸化を用いて形
成し、将来高電圧駆動素子となる領域のチャネル領域上
にフォトレジスト５を形成し、ウエットエツチングでその
他の領域の薄い酸化膜を除去する。こうして図９の構造
を得る。続いて、フォトレジスト５を除去した後、高電圧
用厚いゲート酸化膜２２と低電圧用薄いゲート酸化膜２
３を再度熱酸化を用いて形成する。こうして図１０の構
造を得る。
面付近にPwell２とNwell１６をフォト工程、イオン注入工
程、熱拡散工程を用いて形成した後、素子分離用厚い酸
化膜１９とＮ型チャネルストッパー１５とＰ型チャネル
ストッパー１４をＬＯＣＯＳ法、イオン注入工程、フォト
工程等を用いて形成し、酸化膜２０を熱酸化を用いて形
成し、将来高電圧駆動素子となる領域のチャネル領域上
にフォトレジスト５を形成し、ウエットエツチングでその
他の領域の薄い酸化膜を除去する。こうして図９の構造
を得る。続いて、フォトレジスト５を除去した後、高電圧
用厚いゲート酸化膜２２と低電圧用薄いゲート酸化膜２
３を再度熱酸化を用いて形成する。こうして図１０の構
造を得る。
【０００７】ここで、ゲート酸化膜の膜厚は、ゲート酸
化膜に印可される電界が4MV／ｃｍを越えないように設
定する。
化膜に印可される電界が4MV／ｃｍを越えないように設
定する。
【０００８】次に、Poly-Siゲート３をＣＶＤ工程、フォト
工程、エッチング工程、等を用いて形成し、各要素にそ
れぞれ、Ｎ＋ソース１１、Ｎ＋ドレイン１０、Ｐ＋ソー
ス１８、Ｐ＋ドレイン１７をフォト工程、イオン注入工
程、等を用いて形成する。こうして、図１１の構造を得
る。
工程、エッチング工程、等を用いて形成し、各要素にそ
れぞれ、Ｎ＋ソース１１、Ｎ＋ドレイン１０、Ｐ＋ソー
ス１８、Ｐ＋ドレイン１７をフォト工程、イオン注入工
程、等を用いて形成する。こうして、図１１の構造を得
る。
【０００９】その後は図示しないが、層間絶縁膜、コン
タクトホール、メタル配線、外部接続用ＰＡＤ、保護膜
を通常の半導体製造工程を用いて形成する。こして従来
の半導体装置が完成する。
タクトホール、メタル配線、外部接続用ＰＡＤ、保護膜
を通常の半導体製造工程を用いて形成する。こして従来
の半導体装置が完成する。
【００１０】さらに、Dual Gateフ゜ロセスを用いる半導体
装置として、シングルポリ構造の不揮発性メモリー素子
がある。
装置として、シングルポリ構造の不揮発性メモリー素子
がある。
【００１１】この製造方法を以下に説明する。
【００１２】図１８に従来の半導体装置の概略断面図を
記した。
記した。
【００１３】半導体基板２０１表面付近にPwell２０２
をフォト工程、イオン注入工程、熱拡散工程を用いて形成
した後、素子分離用酸化膜２０５とチャネルストッパー
２０９をＬＯＣＯＳ法、イオン注入工程、フォト工程等を
用いて形成し、トンネルドレイン領域２０４をフォト工
程、イオン注入工程を用いて形成し、ゲート酸化膜２０
６を熱酸化を用いて形成し、将来トンネル酸化膜２０７
となる領域以外のチャネル領域上にフォトレジストを形成
し、ウエットエツチングで将来トンネル酸化膜２０７と
なる領域のゲート酸化膜を除去する。続いて、フォトレジ
ストを除去した後、トンネル酸化膜２０７を再度熱酸化
を用いて形成する。次に、セレクトゲート電極２１３と
フローティングゲート電極２０８をＣＶＤ工程、フォト工
程、エッチング工程、等を用いて形成し、セレクトゲー
ト電極２１３とフローティングゲート電極２０８にそれ
ぞれ、Ｎ＋領域２０３をセルフアライメント的にイオン
注入工程、等を用いて形成する。こうして、図１８の構
造を得る。
をフォト工程、イオン注入工程、熱拡散工程を用いて形成
した後、素子分離用酸化膜２０５とチャネルストッパー
２０９をＬＯＣＯＳ法、イオン注入工程、フォト工程等を
用いて形成し、トンネルドレイン領域２０４をフォト工
程、イオン注入工程を用いて形成し、ゲート酸化膜２０
６を熱酸化を用いて形成し、将来トンネル酸化膜２０７
となる領域以外のチャネル領域上にフォトレジストを形成
し、ウエットエツチングで将来トンネル酸化膜２０７と
なる領域のゲート酸化膜を除去する。続いて、フォトレジ
ストを除去した後、トンネル酸化膜２０７を再度熱酸化
を用いて形成する。次に、セレクトゲート電極２１３と
フローティングゲート電極２０８をＣＶＤ工程、フォト工
程、エッチング工程、等を用いて形成し、セレクトゲー
ト電極２１３とフローティングゲート電極２０８にそれ
ぞれ、Ｎ＋領域２０３をセルフアライメント的にイオン
注入工程、等を用いて形成する。こうして、図１８の構
造を得る。
【００１４】その後は図示しないが、層間絶縁膜、コン
タクトホール、メタル配線、外部接続用ＰＡＤ、保護膜
を通常の半導体製造工程を用いて形成する。こして従来
の半導体装置が完成する。
タクトホール、メタル配線、外部接続用ＰＡＤ、保護膜
を通常の半導体製造工程を用いて形成する。こして従来
の半導体装置が完成する。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、小電圧用素子は、ＬＯＣＯＳ法とイオ
ン注入工程で形成したチャネルストッパーをソース、ド
レインに用いているため、以下のような構造上の課題を
有していた。
半導体装置では、小電圧用素子は、ＬＯＣＯＳ法とイオ
ン注入工程で形成したチャネルストッパーをソース、ド
レインに用いているため、以下のような構造上の課題を
有していた。
【００１６】高電圧用素子２３、２４は、図９から図１
１に記したように、ＬＯＣＯＳ法とイオン注入工程で形
成されたソース、ト゛レインを用いているため、構造上素子
サイズが大きくなるという欠点を有していた。
１に記したように、ＬＯＣＯＳ法とイオン注入工程で形
成されたソース、ト゛レインを用いているため、構造上素子
サイズが大きくなるという欠点を有していた。
【００１７】ここで、ＬＯＣＯＳ法とイオン注入工程に
ついて説明する。一般的にＬＯＣＯＳ法とは、耐熱酸化
マスク性の高い窒化膜を将来能動領域となる領域にフォト
工程とエッチング工程を用いて形成し、将来Ｎ型チャネ
ルストッパー、Ｐ型チャネルストッパーとなる領域にＮ
型、Ｐ型それぞれの不純物領域をフォト工程とイオン注入
工程を用いて形成した後、素子分離用厚い酸化膜とＮ型
チャネルストッパー、Ｐ型チャネルストッパーを熱酸化
と熱拡散（例えば、１１００度、３時間程度の熱酸化拡
散工程）を用いて形成し、素子分離領域と能動領域とを
膣化膜と能動領域上の酸化膜を除去することにより形成
する製造方法のことである。
ついて説明する。一般的にＬＯＣＯＳ法とは、耐熱酸化
マスク性の高い窒化膜を将来能動領域となる領域にフォト
工程とエッチング工程を用いて形成し、将来Ｎ型チャネ
ルストッパー、Ｐ型チャネルストッパーとなる領域にＮ
型、Ｐ型それぞれの不純物領域をフォト工程とイオン注入
工程を用いて形成した後、素子分離用厚い酸化膜とＮ型
チャネルストッパー、Ｐ型チャネルストッパーを熱酸化
と熱拡散（例えば、１１００度、３時間程度の熱酸化拡
散工程）を用いて形成し、素子分離領域と能動領域とを
膣化膜と能動領域上の酸化膜を除去することにより形成
する製造方法のことである。
【００１８】先に述べたように、こうしたＬＯＣＯＳ法
等で形成されたＮ型チャネルストッパー、Ｐ型チャネル
ストッパーを高電圧用素子のソース、ドレインにも用い
るとその素子構造上小型化が困難となる。図１１に示し
たように、高電圧用厚いゲート酸化膜２２の両側に素子
分離領域を兼用した厚い酸化膜１９が必要となり、チャ
ネル領域とソース、ドレイン領域を含めた素子サイズが
大型化することを抑制することが困難であった。
等で形成されたＮ型チャネルストッパー、Ｐ型チャネル
ストッパーを高電圧用素子のソース、ドレインにも用い
るとその素子構造上小型化が困難となる。図１１に示し
たように、高電圧用厚いゲート酸化膜２２の両側に素子
分離領域を兼用した厚い酸化膜１９が必要となり、チャ
ネル領域とソース、ドレイン領域を含めた素子サイズが
大型化することを抑制することが困難であった。
【００１９】また、従来の半導体装置および半導体装置
の製造方法では、ゲート酸化膜が印可電圧に応じて、２
種類必要となり、以下のような製造上の課題を有してい
た。
の製造方法では、ゲート酸化膜が印可電圧に応じて、２
種類必要となり、以下のような製造上の課題を有してい
た。
【００２０】高電圧用厚いゲート酸化膜２２は、図９か
ら図１１に記したように、２回の熱酸化工程で形成され
るため、その膜厚バラツキが大きくなる。これは、２回
目の熱酸化工程の前洗浄工程でアンモニアを含む過酸化
水素水が一般的には用いられ、この洗浄液は、酸化膜表
面を洗浄する際、酸化膜表面を一部エッチング除去して
しまうため、このエッチング量が洗浄液の状態によって
エッチング量が異なり、２回目の熱酸化前の下地酸化膜
厚がばらつき、結果として、高電圧用厚いゲート酸化膜
２２の膜厚バラツキが大きくなるということである。こ
うしたバラツキは、高電圧用素子のしきい値電圧、駆動
電流値をばらつかせることとなり、半導体集積回路装置
の特性を低下させるものであり、半導体集積回路装置の
特性の高精度化を困難にさせるものであった。
ら図１１に記したように、２回の熱酸化工程で形成され
るため、その膜厚バラツキが大きくなる。これは、２回
目の熱酸化工程の前洗浄工程でアンモニアを含む過酸化
水素水が一般的には用いられ、この洗浄液は、酸化膜表
面を洗浄する際、酸化膜表面を一部エッチング除去して
しまうため、このエッチング量が洗浄液の状態によって
エッチング量が異なり、２回目の熱酸化前の下地酸化膜
厚がばらつき、結果として、高電圧用厚いゲート酸化膜
２２の膜厚バラツキが大きくなるということである。こ
うしたバラツキは、高電圧用素子のしきい値電圧、駆動
電流値をばらつかせることとなり、半導体集積回路装置
の特性を低下させるものであり、半導体集積回路装置の
特性の高精度化を困難にさせるものであった。
【００２１】また、不揮発性メモリー素子においても、
トンネル酸化膜とゲート酸化膜の異なる膜厚を有する構
造のため、厚い膜厚のゲート酸化膜において、膜厚の制
御性が悪いという問題点を有していた。
トンネル酸化膜とゲート酸化膜の異なる膜厚を有する構
造のため、厚い膜厚のゲート酸化膜において、膜厚の制
御性が悪いという問題点を有していた。
【００２２】
【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。Ｐ型半導体基
板表面付近にゲート絶縁膜を介して多結晶シリコンゲー
トを形成する第１の工程と、前記多結晶シリコンゲート
とＰ型半導体基板表面付近に酸素イオンをイオン注入し
酸素イオン注入領域を形成する第２の工程と、前記酸素
イオン注入領域を高温アニールすることにより酸化膜を
形成する第３の工程と、前記ゲート電極に対してセルフ
アライメント的にＮ型不純物を導入しＮ型不純物領域を
形成する第４の工程と前記ゲート電極と間隔を空けてＮ
型不純物を導入し高濃度Ｎ型不純物領域を形成する第５
の工程とを用いて絶縁ゲート型半導体装置を形成した。
題を解決するために以下の手段を用いた。Ｐ型半導体基
板表面付近にゲート絶縁膜を介して多結晶シリコンゲー
トを形成する第１の工程と、前記多結晶シリコンゲート
とＰ型半導体基板表面付近に酸素イオンをイオン注入し
酸素イオン注入領域を形成する第２の工程と、前記酸素
イオン注入領域を高温アニールすることにより酸化膜を
形成する第３の工程と、前記ゲート電極に対してセルフ
アライメント的にＮ型不純物を導入しＮ型不純物領域を
形成する第４の工程と前記ゲート電極と間隔を空けてＮ
型不純物を導入し高濃度Ｎ型不純物領域を形成する第５
の工程とを用いて絶縁ゲート型半導体装置を形成した。
【００２３】前記の絶縁ゲート型半導体装置の製造方法
の第１の工程において、多結晶シリコンゲート上にタン
グステンシリサイドと酸化膜を順に形成する工程と、前
記多結晶シリコンゲートと前記タングステンシリサイド
と前記酸化膜を同一マスクでパターンニングし前記ゲー
ト電極を形成する工程と、を用いて絶縁ゲート型半導体
装置を形成した。
の第１の工程において、多結晶シリコンゲート上にタン
グステンシリサイドと酸化膜を順に形成する工程と、前
記多結晶シリコンゲートと前記タングステンシリサイド
と前記酸化膜を同一マスクでパターンニングし前記ゲー
ト電極を形成する工程と、を用いて絶縁ゲート型半導体
装置を形成した。
【００２４】前記の絶縁ゲート型半導体装置の製造方法
の第２の工程において、前記酸素イオン注入領域を前記
多結晶シリコンゲート中の前記ゲート酸化膜近傍に形成
する工程を用いて絶縁ゲート型半導体装置を形成した。
の第２の工程において、前記酸素イオン注入領域を前記
多結晶シリコンゲート中の前記ゲート酸化膜近傍に形成
する工程を用いて絶縁ゲート型半導体装置を形成した。
【００２５】前記の絶縁ゲート型半導体装置の製造方法
の第２の工程において、前記Ｐ型半導体基板表面付近の
前記酸素イオン注入領域深さが前記Ｎ型不純物領域の接
合位置の深さよりも同程度以下で形成する工程を用いて
絶縁ゲート型半導体装置を形成した。
の第２の工程において、前記Ｐ型半導体基板表面付近の
前記酸素イオン注入領域深さが前記Ｎ型不純物領域の接
合位置の深さよりも同程度以下で形成する工程を用いて
絶縁ゲート型半導体装置を形成した。
【００２６】また次に、Ｐ型半導体基板表面付近にゲー
ト絶縁膜を介して多結晶シリコンゲートを形成する第１
の工程と、多結晶シリコンゲート下方のＰ型半導体基板
中と前記多結晶シリコンゲートの外側のＰ型半導体基板
中に酸素イオンをイオン注入し酸素イオン注入領域を形
成する第２の工程と、前記酸素イオン注入領域を高温ア
ニールすることにより酸化膜を形成する第３の工程と、
前記ゲート電極に対してセルフアライメント的にＮ型不
純物を導入しＮ型不純物領域を形成する第４の工程と前
記ゲート電極と間隔を空けてＮ型不純物を導入し高濃度
Ｎ型不純物領域を形成する第５の工程とを用いて絶縁ゲ
ート型半導体装置を形成した。
ト絶縁膜を介して多結晶シリコンゲートを形成する第１
の工程と、多結晶シリコンゲート下方のＰ型半導体基板
中と前記多結晶シリコンゲートの外側のＰ型半導体基板
中に酸素イオンをイオン注入し酸素イオン注入領域を形
成する第２の工程と、前記酸素イオン注入領域を高温ア
ニールすることにより酸化膜を形成する第３の工程と、
前記ゲート電極に対してセルフアライメント的にＮ型不
純物を導入しＮ型不純物領域を形成する第４の工程と前
記ゲート電極と間隔を空けてＮ型不純物を導入し高濃度
Ｎ型不純物領域を形成する第５の工程とを用いて絶縁ゲ
ート型半導体装置を形成した。
【００２７】前記の絶縁ゲート型半導体装置の製造方法
の第１の工程において、多結晶シリコンゲート上にタン
グステンシリサイドと酸化膜を順に形成する工程と、前
記多結晶シリコンゲートと前記タングステンシリサイド
と前記酸化膜を同一マスクでパターンニングし前記ゲー
ト電極を形成する工程と、を用いて絶縁ゲート型半導体
装置を形成した。
の第１の工程において、多結晶シリコンゲート上にタン
グステンシリサイドと酸化膜を順に形成する工程と、前
記多結晶シリコンゲートと前記タングステンシリサイド
と前記酸化膜を同一マスクでパターンニングし前記ゲー
ト電極を形成する工程と、を用いて絶縁ゲート型半導体
装置を形成した。
【００２８】前記の絶縁ゲート型半導体装置の製造方法
の第２の工程において、前記酸素イオン注入領域を前記
Ｐ型半導体基板中の前記ゲート酸化膜近傍に形成する工
程を有することを用いて絶縁ゲート型半導体装置を形成
した。
の第２の工程において、前記酸素イオン注入領域を前記
Ｐ型半導体基板中の前記ゲート酸化膜近傍に形成する工
程を有することを用いて絶縁ゲート型半導体装置を形成
した。
【００２９】前記の絶縁ゲート型半導体装置の製造方法
の第２の工程において、前記Ｐ型半導体基板表面付近の
前記酸素イオン注入領域深さが前記Ｎ型不純物領域の接
合位置の深さよりも同程度以下で形成する工程をを用い
て絶縁ゲート型半導体装置を形成した。
の第２の工程において、前記Ｐ型半導体基板表面付近の
前記酸素イオン注入領域深さが前記Ｎ型不純物領域の接
合位置の深さよりも同程度以下で形成する工程をを用い
て絶縁ゲート型半導体装置を形成した。
【００３０】また、複数の電源電圧を駆動する半導体集
積回路装置を構成する複数のゲート酸化膜を有するＭＯ
Ｓ型ＦＥＴにおいて、厚いゲート酸化膜を介して設けら
れた多結晶シリコンゲートと、多結晶シリコンゲートの
両外側のＰ型半導体基板中に設けられた酸化膜と、酸化
膜上に設けられたＮ型不純物領域と、薄いゲート酸化膜
を介して設けられた多結晶シリコンゲートと、多結晶シ
リコンゲートの両外側のＰ型半導体基板表面付近に設け
られたＮ型不純物領域とを有する絶縁ゲート型半導体装
置を形成した。
積回路装置を構成する複数のゲート酸化膜を有するＭＯ
Ｓ型ＦＥＴにおいて、厚いゲート酸化膜を介して設けら
れた多結晶シリコンゲートと、多結晶シリコンゲートの
両外側のＰ型半導体基板中に設けられた酸化膜と、酸化
膜上に設けられたＮ型不純物領域と、薄いゲート酸化膜
を介して設けられた多結晶シリコンゲートと、多結晶シ
リコンゲートの両外側のＰ型半導体基板表面付近に設け
られたＮ型不純物領域とを有する絶縁ゲート型半導体装
置を形成した。
【００３１】ＭＯＳＦＥＴにおいて、Ｐ型半導体基板表
面付近に前記Ｐ型半導体基板方向に凸に設けられた前記
厚いゲート酸化膜を有する絶縁ゲート型半導体装置を形
成した。
面付近に前記Ｐ型半導体基板方向に凸に設けられた前記
厚いゲート酸化膜を有する絶縁ゲート型半導体装置を形
成した。
【００３２】また、Ｐ型半導体基板表面付近に酸化膜を
介して選択的に酸素イオン注入領域を形成する第１の工
程と、酸素イオン注入領域を高温アニールすることによ
り素子分離用酸化膜を形成する第２の工程とを用いて絶
縁ゲート型半導体装置を形成した。
介して選択的に酸素イオン注入領域を形成する第１の工
程と、酸素イオン注入領域を高温アニールすることによ
り素子分離用酸化膜を形成する第２の工程とを用いて絶
縁ゲート型半導体装置を形成した。
【００３３】半導体集積回路装置を構成する複数の導電
型を有するＭＯＳ型ＦＥＴにおいて、半導体基板表面付
近にゲート酸化膜を介してＰｗｅｌｌ表面付近とＮｗｅ
ｌｌ表面付近それぞれに設けられたゲート電極と、Ｐ型
半導体基板中からＰ型半導体基板表面付近までの素子分
離領域に設けられた素子分離用酸化膜と、Ｐｗｅｌｌ表
面付近にゲート電極と素子分離用酸化膜に対してセルフ
アライメント的に設けられたＮ型不純物領域と、Ｎｗｅ
ｌｌ表面付近にゲート電極と素子分離用酸化膜に対して
セルフアライメント的に設けられたＰ型不純物領域とを
有する半導体装置を形成した。
型を有するＭＯＳ型ＦＥＴにおいて、半導体基板表面付
近にゲート酸化膜を介してＰｗｅｌｌ表面付近とＮｗｅ
ｌｌ表面付近それぞれに設けられたゲート電極と、Ｐ型
半導体基板中からＰ型半導体基板表面付近までの素子分
離領域に設けられた素子分離用酸化膜と、Ｐｗｅｌｌ表
面付近にゲート電極と素子分離用酸化膜に対してセルフ
アライメント的に設けられたＮ型不純物領域と、Ｎｗｅ
ｌｌ表面付近にゲート電極と素子分離用酸化膜に対して
セルフアライメント的に設けられたＰ型不純物領域とを
有する半導体装置を形成した。
【００３４】
【発明の実施の形態】ここまでに説明してきたように、
本発明では、酸素イオン注入工程とアニール工程を半導
体装置の製造方法に応用したため、高電圧用素子の小型
化、高精度化を促進させたものである。
本発明では、酸素イオン注入工程とアニール工程を半導
体装置の製造方法に応用したため、高電圧用素子の小型
化、高精度化を促進させたものである。
【００３５】以下に、この発明の実施例を図面に基づい
て説明する。
て説明する。
【００３６】この実施例では同一半導体基板上に形成し
た高電圧用Ｎ型ＭＯＳＦＥＴ装置と低電圧用Ｎ型ＭＯＳ
ＦＥＴ装置に本発明を用いた場合を示す。本実施例の製
造方法を図１に示す。まず、図１から図４に示すよう
に、Ｐsub１上に、従来の集積回路作製方法を使用し
て、Pwell２、素子分離用厚い酸化膜１９、多結晶シリ
コンのゲート電極３が設けられている。
た高電圧用Ｎ型ＭＯＳＦＥＴ装置と低電圧用Ｎ型ＭＯＳ
ＦＥＴ装置に本発明を用いた場合を示す。本実施例の製
造方法を図１に示す。まず、図１から図４に示すよう
に、Ｐsub１上に、従来の集積回路作製方法を使用し
て、Pwell２、素子分離用厚い酸化膜１９、多結晶シリ
コンのゲート電極３が設けられている。
【００３７】その詳細な作製方法は以下の通りである。
Ｐsub１表面付近にボロンイオンを注入し、１０００〜
１１７５℃で３〜２０時間アニールして、ボロンイオン
を拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度の
Ｐwell２を形成する。引き続き、窒化膜等でパターンニ
ングされた領域にＢ+イオンを打ち込み、ＬＯＣＯＳ法
によって、Ｐ型チャネルストッパー１４とフィールド絶
縁膜２６を形成する。
Ｐsub１表面付近にボロンイオンを注入し、１０００〜
１１７５℃で３〜２０時間アニールして、ボロンイオン
を拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度の
Ｐwell２を形成する。引き続き、窒化膜等でパターンニ
ングされた領域にＢ+イオンを打ち込み、ＬＯＣＯＳ法
によって、Ｐ型チャネルストッパー１４とフィールド絶
縁膜２６を形成する。
【００３８】その後、所望のチャネル領域へのしきい値
電圧制御用のイオン注入と、熱酸化法による厚さ１０〜
３０ｎｍのゲート酸化膜４形成と、減圧ＣＶＤ法等によ
る厚さ１００〜５００ｎｍのポリシリコン膜形成と、イ
オン打ち込みに等よるポリシリコン膜形成をおこなう。
ここで、ポリシリコン膜上へのスパッタ法等による厚さ
１００〜２００ｎｍ程度のタングステンシリサイド膜の
形成と、タングステンシリサイド膜上への、減圧ＣＶＤ
法等による厚さ１００〜３００ｎｍ程度の酸化膜形成を
行う場合もある。そして、ポリシリコン膜をパターニン
グしてPoly-Siゲート３の形成をおこなう。ここで、熱
酸化法あるいは減圧ＣＶＤ法等を用いてゲート電極３の
上部、側壁部、半導体基板表面部等に酸化膜を１０〜５
０ｎｍ程度形成する場合もある。ここまでの工程で図１
の構造が得られる。
電圧制御用のイオン注入と、熱酸化法による厚さ１０〜
３０ｎｍのゲート酸化膜４形成と、減圧ＣＶＤ法等によ
る厚さ１００〜５００ｎｍのポリシリコン膜形成と、イ
オン打ち込みに等よるポリシリコン膜形成をおこなう。
ここで、ポリシリコン膜上へのスパッタ法等による厚さ
１００〜２００ｎｍ程度のタングステンシリサイド膜の
形成と、タングステンシリサイド膜上への、減圧ＣＶＤ
法等による厚さ１００〜３００ｎｍ程度の酸化膜形成を
行う場合もある。そして、ポリシリコン膜をパターニン
グしてPoly-Siゲート３の形成をおこなう。ここで、熱
酸化法あるいは減圧ＣＶＤ法等を用いてゲート電極３の
上部、側壁部、半導体基板表面部等に酸化膜を１０〜５
０ｎｍ程度形成する場合もある。ここまでの工程で図１
の構造が得られる。
【００３９】この後、図２に記したように、酸素イオン
注入を将来高電圧用素子となる領域内のPoly-Siゲート
３のゲート酸化膜４近傍の領域とPoly-Siゲート３の両
側端部の外側のPwell２中に、フォトレジスト５を用いて選
択的に、酸素イオンをイオン注入してＯイオン注入領域
２１を形成する。ここでの酸素イオン注入の加速エネル
ギーは、Poly-Siゲート３のゲート酸化膜４近傍の領域
に酸素イオン濃度ピークが生じるように設定する。さら
に、Poly-Siゲート３の膜厚は、Pwell２中のＯイオン注
入領域２１のPwell２表面付近からの深さが、将来形成
するＮ−領域６のPwell２表面付近からの接合深さと同
程度以下に形成されるように設定されることが望まし
い。
注入を将来高電圧用素子となる領域内のPoly-Siゲート
３のゲート酸化膜４近傍の領域とPoly-Siゲート３の両
側端部の外側のPwell２中に、フォトレジスト５を用いて選
択的に、酸素イオンをイオン注入してＯイオン注入領域
２１を形成する。ここでの酸素イオン注入の加速エネル
ギーは、Poly-Siゲート３のゲート酸化膜４近傍の領域
に酸素イオン濃度ピークが生じるように設定する。さら
に、Poly-Siゲート３の膜厚は、Pwell２中のＯイオン注
入領域２１のPwell２表面付近からの深さが、将来形成
するＮ−領域６のPwell２表面付近からの接合深さと同
程度以下に形成されるように設定されることが望まし
い。
【００４０】この後、高温でのアニール工程を行う。こ
の時、Poly-Siゲート３中のＯイオン注入領域２１とゲ
ート酸化膜４とがアニール処理で同一の酸化膜となり厚
い酸化膜２０が形成され、Pwell２中のＯイオン注入領
域２１が酸化膜となりPwell２に埋め込まれた酸化膜７
が形成される。
の時、Poly-Siゲート３中のＯイオン注入領域２１とゲ
ート酸化膜４とがアニール処理で同一の酸化膜となり厚
い酸化膜２０が形成され、Pwell２中のＯイオン注入領
域２１が酸化膜となりPwell２に埋め込まれた酸化膜７
が形成される。
【００４１】一方、酸素イオン注入されていない低電圧
用素子領域には酸化膜は新たには形成されない。
用素子領域には酸化膜は新たには形成されない。
【００４２】そして、Ｎ型不純物をPoly-Siゲート３に
対してセルフアライメント的にイオン注入することによ
りＮ−領域６を酸化膜７の深さよりも浅く形成する。ま
た、低電圧用素子領域にもＮ−領域６を同時に形成す
る。ただし、別マスクを用いてＮ−領域６濃度を高電圧
用素子と低電圧用素子とで別にすることも可能である。
こうして図３の構造が得られる。
対してセルフアライメント的にイオン注入することによ
りＮ−領域６を酸化膜７の深さよりも浅く形成する。ま
た、低電圧用素子領域にもＮ−領域６を同時に形成す
る。ただし、別マスクを用いてＮ−領域６濃度を高電圧
用素子と低電圧用素子とで別にすることも可能である。
こうして図３の構造が得られる。
【００４３】次に、Ｎ＋領域８をＮ型不純物を高濃度に
イオン注入することにより形成する。Ｎ＋領域８は高電
圧用素子と低電圧用素子との両方に同時に形成する。い
ずれの不純物領域も不純物濃度は１Ｅ２１ｃｍ-3程度と
する。こうして、図４の構造が得られる。
イオン注入することにより形成する。Ｎ＋領域８は高電
圧用素子と低電圧用素子との両方に同時に形成する。い
ずれの不純物領域も不純物濃度は１Ｅ２１ｃｍ-3程度と
する。こうして、図４の構造が得られる。
【００４４】最後に、図示しないが、従来の集積回路の
作製の場合と同様に層間絶縁物として、リンガラス層を
形成する。リンガラス層の形成には、例えば、減圧ＣＶ
Ｄ法を用いればよい。材料ガスとしては、モノシランＳ
ｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で
反応させて得られる。
作製の場合と同様に層間絶縁物として、リンガラス層を
形成する。リンガラス層の形成には、例えば、減圧ＣＶ
Ｄ法を用いればよい。材料ガスとしては、モノシランＳ
ｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で
反応させて得られる。
【００４５】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極を形成する。こうして、同一半導体基板
上に高電圧用Ｎ型ＭＯＳＦＥＴ装置と低電圧用Ｎ型ＭＯ
ＳＦＥＴ装置が完成する。
け、アルミ電極を形成する。こうして、同一半導体基板
上に高電圧用Ｎ型ＭＯＳＦＥＴ装置と低電圧用Ｎ型ＭＯ
ＳＦＥＴ装置が完成する。
【００４６】こうして得られた半導体装置（図４）は、
高電圧用素子のＮ−領域６の下側に酸化膜７が埋め込ま
れているため、ドレインとして用いられるＮ−領域６は
ドレインに高電圧が印可されても下方に空乏層が広がら
ないためトランジスタの短チャネル化や高電圧駆動化の
妨げとなる短チャネル効果が抑制され、小型の高電圧駆
動素子が実現できる。
高電圧用素子のＮ−領域６の下側に酸化膜７が埋め込ま
れているため、ドレインとして用いられるＮ−領域６は
ドレインに高電圧が印可されても下方に空乏層が広がら
ないためトランジスタの短チャネル化や高電圧駆動化の
妨げとなる短チャネル効果が抑制され、小型の高電圧駆
動素子が実現できる。
【００４７】さらに、酸素イオン注入工程を高精度化す
るとDual Gateを用いた場合でも膜厚バラツキの少ない
厚いゲート酸化膜が形成でき、半導体装置の高精度化が
実現できる。
るとDual Gateを用いた場合でも膜厚バラツキの少ない
厚いゲート酸化膜が形成でき、半導体装置の高精度化が
実現できる。
【００４８】また、図６から図８に酸素イオン注入位置
をPwell２のゲート酸化膜４近傍に設定した場合の半導
体装置の製造工程順断面図を記した。
をPwell２のゲート酸化膜４近傍に設定した場合の半導
体装置の製造工程順断面図を記した。
【００４９】この場合は、図１から図４の説明で述べて
きた工程と同様の工程を用いて本発明の半導体装置が形
成できる。ただし、酸素イオン注入エネルギーの設定に
関しては、酸素イオン濃度ピークをPwell２中のゲート
酸化膜４近傍に設定する必要がある。
きた工程と同様の工程を用いて本発明の半導体装置が形
成できる。ただし、酸素イオン注入エネルギーの設定に
関しては、酸素イオン濃度ピークをPwell２中のゲート
酸化膜４近傍に設定する必要がある。
【００５０】ここまでは、Ｎ型ＭＯＳＦＥＴ装置につい
て記述したが、Ｐ型ＭＯＳＦＥＴ装置についても導電型
を反対にした同様な製造方法で形成できる。
て記述したが、Ｐ型ＭＯＳＦＥＴ装置についても導電型
を反対にした同様な製造方法で形成できる。
【００５１】さらに、相補型ＭＯＳＦＥＴ装置（ＣＭＯ
Ｓ装置）についても、Ｎ型ＭＯＳＦＥＴ装置の製造方法
とＰ型ＭＯＳＦＥＴ装置の製造方法とを合わせることで
形成できる。
Ｓ装置）についても、Ｎ型ＭＯＳＦＥＴ装置の製造方法
とＰ型ＭＯＳＦＥＴ装置の製造方法とを合わせることで
形成できる。
【００５２】本発明では、酸素イオン注入工程とアニー
ル工程を半導体装置の製造方法に応用したものであり、
ここまでは、高電圧用素子の小型化、高精度化について
説明してきた。この後は、素子分離に関して本発明を応
用した実施例について説明する。
ル工程を半導体装置の製造方法に応用したものであり、
ここまでは、高電圧用素子の小型化、高精度化について
説明してきた。この後は、素子分離に関して本発明を応
用した実施例について説明する。
【００５３】以下に、この発明の実施例を図面に基づい
て説明する。
て説明する。
【００５４】この実施例では同一半導体基板上に形成し
たＮ型ＭＯＳＦＥＴ装置とＰ型ＭＯＳＦＥＴ装置とそれ
ぞれを分離する素子分離素子に本発明を用いた場合を示
す。本実施例の製造方法を図１２から１４に示す。ま
ず、図１２に示すように、Ｐ型半導体基板１００上に、
従来の集積回路作製方法を使用して、Pwell１０１、Ｎ
ｗｅｌｌ １０２、が設けられている。
たＮ型ＭＯＳＦＥＴ装置とＰ型ＭＯＳＦＥＴ装置とそれ
ぞれを分離する素子分離素子に本発明を用いた場合を示
す。本実施例の製造方法を図１２から１４に示す。ま
ず、図１２に示すように、Ｐ型半導体基板１００上に、
従来の集積回路作製方法を使用して、Pwell１０１、Ｎ
ｗｅｌｌ １０２、が設けられている。
【００５５】その詳細な作製方法は以下の通りである。
Ｐ型半導体基板１００表面付近に選択的にボロンイオン
とリンイオンを注入し、１０００〜１１７５℃で３〜２
０時間アニールして、ボロンイオン、リンイオンを拡
散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＰwe
ll１０１とＮｗｅｌｌ１０２を形成する。さらに、半導
体基板１００表面付近にインフ゜ラ酸化膜１１３を形成す
る。
Ｐ型半導体基板１００表面付近に選択的にボロンイオン
とリンイオンを注入し、１０００〜１１７５℃で３〜２
０時間アニールして、ボロンイオン、リンイオンを拡
散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＰwe
ll１０１とＮｗｅｌｌ１０２を形成する。さらに、半導
体基板１００表面付近にインフ゜ラ酸化膜１１３を形成す
る。
【００５６】この後、酸素イオン注入を将来素子分離用
酸化膜１１１となるPwell１０１中とＮｗｅｌｌ１０２
中の表面付近に、フォトレジスト１０９を用いて選択的
に、酸素イオンをイオン注入してＯイオン注入領域１１
０を形成する。ここでの酸素イオン注入の加速エネルギ
ーは、Pwell１０１、Nwｅｌｌ１０２表面近傍の領域に
酸素イオン濃度ピークが生じるように設定する。ここ
で、Ｏイオン注入領域１１０は、Pwell１０１、Ｎｗｅ
ｌｌ１０２中に大半（３シグマ程度）のＯイオンが存在
するように設定されることが望ましい。
酸化膜１１１となるPwell１０１中とＮｗｅｌｌ１０２
中の表面付近に、フォトレジスト１０９を用いて選択的
に、酸素イオンをイオン注入してＯイオン注入領域１１
０を形成する。ここでの酸素イオン注入の加速エネルギ
ーは、Pwell１０１、Nwｅｌｌ１０２表面近傍の領域に
酸素イオン濃度ピークが生じるように設定する。ここ
で、Ｏイオン注入領域１１０は、Pwell１０１、Ｎｗｅ
ｌｌ１０２中に大半（３シグマ程度）のＯイオンが存在
するように設定されることが望ましい。
【００５７】この後、図１３に示したように、高温での
アニール工程を行う。この時、Ｐｗｅｌｌ１０１、Ｎｗ
ｅｌｌ１０２中のＯイオン注入領域１１０とインフ゜ラ酸化
膜１１３とがアニール処理で同一の酸化膜となり、Pwel
l１０１、Ｎｗｅｌｌ１０２中のＯイオン注入領域１１
０が酸化膜となりPwell１０１、Ｎｗｅｌｌ１０２表面
に埋め込まれた素子分離用酸化膜１１１が形成される。
一方、酸素イオン注入されていないフォトレジスト１０
９で覆われていた領域には酸化膜は新たには形成されな
い。
アニール工程を行う。この時、Ｐｗｅｌｌ１０１、Ｎｗ
ｅｌｌ１０２中のＯイオン注入領域１１０とインフ゜ラ酸化
膜１１３とがアニール処理で同一の酸化膜となり、Pwel
l１０１、Ｎｗｅｌｌ１０２中のＯイオン注入領域１１
０が酸化膜となりPwell１０１、Ｎｗｅｌｌ１０２表面
に埋め込まれた素子分離用酸化膜１１１が形成される。
一方、酸素イオン注入されていないフォトレジスト１０
９で覆われていた領域には酸化膜は新たには形成されな
い。
【００５８】その後、図１４に示したように、所望のチ
ャネル領域へのしきい値電圧制御用のイオン注入と、イ
ンプラ酸化膜１１３除去した後の熱酸化法による厚さ１
０〜３０ｎｍのゲート酸化膜１１２形成と、減圧ＣＶＤ
法等による厚さ１００〜５００ｎｍのポリシリコン膜形
成と、イオン打ち込み等よる高不純物濃度ポリシリコン
膜形成をおこなう。ここで、高不純物濃度ポリシリコン
膜上へのスパッタ法等による厚さ１００〜２００ｎｍ程
度のタングステンシリサイド膜の形成と、タングステン
シリサイド膜上への、減圧ＣＶＤ法等による厚さ１００
〜３００ｎｍ程度の酸化膜形成を行う場合もある。そし
て、ポリシリコン膜をパターニングしてゲート電極１０
６の形成をおこなう。ここで、熱酸化法あるいは減圧Ｃ
ＶＤ法等を用いてゲート電極１０６の上部、側壁部、半
導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成す
る場合もある。この後、ゲート電極１０６と素子分離用
酸化膜１１１とフォトレジストに対して、セルフアライ
メント的にイオン注入をそれぞれ実施し、Ｐ＋ソース領
域１０５、Ｐ＋ドレイン領域１０４、Ｐ＋チャネルスト
ッパー１０７及びＮ＋ソース領域１０３，Ｎ＋ドレイン
領域１１４、Ｎ＋チャネルストッパー１０８、を選択的
に形成する。ここまでの工程で図１４の構造が得られ
る。
ャネル領域へのしきい値電圧制御用のイオン注入と、イ
ンプラ酸化膜１１３除去した後の熱酸化法による厚さ１
０〜３０ｎｍのゲート酸化膜１１２形成と、減圧ＣＶＤ
法等による厚さ１００〜５００ｎｍのポリシリコン膜形
成と、イオン打ち込み等よる高不純物濃度ポリシリコン
膜形成をおこなう。ここで、高不純物濃度ポリシリコン
膜上へのスパッタ法等による厚さ１００〜２００ｎｍ程
度のタングステンシリサイド膜の形成と、タングステン
シリサイド膜上への、減圧ＣＶＤ法等による厚さ１００
〜３００ｎｍ程度の酸化膜形成を行う場合もある。そし
て、ポリシリコン膜をパターニングしてゲート電極１０
６の形成をおこなう。ここで、熱酸化法あるいは減圧Ｃ
ＶＤ法等を用いてゲート電極１０６の上部、側壁部、半
導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成す
る場合もある。この後、ゲート電極１０６と素子分離用
酸化膜１１１とフォトレジストに対して、セルフアライ
メント的にイオン注入をそれぞれ実施し、Ｐ＋ソース領
域１０５、Ｐ＋ドレイン領域１０４、Ｐ＋チャネルスト
ッパー１０７及びＮ＋ソース領域１０３，Ｎ＋ドレイン
領域１１４、Ｎ＋チャネルストッパー１０８、を選択的
に形成する。ここまでの工程で図１４の構造が得られ
る。
【００５９】こうして、同一半導体基板上に形成された
Ｎ型ＭＯＳＦＥＴ装置とＰ型ＭＯＳＦＥＴ装置とそれぞ
れを分離する素子分離素子とで構成される半導体装置
は、従来から一般的に用いられているＬＯＣＯＳ法によ
る素子分離を行わないため、素子分離領域の小型化が容
易に実現できる。
Ｎ型ＭＯＳＦＥＴ装置とＰ型ＭＯＳＦＥＴ装置とそれぞ
れを分離する素子分離素子とで構成される半導体装置
は、従来から一般的に用いられているＬＯＣＯＳ法によ
る素子分離を行わないため、素子分離領域の小型化が容
易に実現できる。
【００６０】ＬＯＣＯＳ法は、下地酸化膜上に耐酸化性
の優れたＳｉ３Ｎ４等の膜を選択的に形成し、１０００
℃〜１１００℃程度の高温で熱酸化した後、耐酸化膜を
除去して、素子分離用酸化膜領域と能動領域を形成する
製造方法であるが、この場合、素子分離用酸化膜端部が
酸素の回り込みによりバーズビークと呼ばれる滑らかに
膜厚が薄くなっている領域が形成されてしまい、素子分
離領域の小型化への弊害となっていた。
の優れたＳｉ３Ｎ４等の膜を選択的に形成し、１０００
℃〜１１００℃程度の高温で熱酸化した後、耐酸化膜を
除去して、素子分離用酸化膜領域と能動領域を形成する
製造方法であるが、この場合、素子分離用酸化膜端部が
酸素の回り込みによりバーズビークと呼ばれる滑らかに
膜厚が薄くなっている領域が形成されてしまい、素子分
離領域の小型化への弊害となっていた。
【００６１】しかしながら、本発明は、イオン注入によ
り将来素子分離用酸化膜となるための酸素を供給できる
ため、酸素の回り込みによる能動領域の酸化が生じな
い。このため、能動領域と素子分離領域が急峻に分割さ
れており、素子分離領域の小型化が容易である。
り将来素子分離用酸化膜となるための酸素を供給できる
ため、酸素の回り込みによる能動領域の酸化が生じな
い。このため、能動領域と素子分離領域が急峻に分割さ
れており、素子分離領域の小型化が容易である。
【００６２】さらに、急峻な段差は、その後に形成され
る配線層や層間膜の平坦化に、本来不具合を生じさせる
ものであるが、本発明では、急峻な段差を半導体基板中
に埋め込んでいるため、その後の工程に弊害となる段差
が上部に生じない。このため、その後の工程で平坦化の
ための工程増をもたらさない。
る配線層や層間膜の平坦化に、本来不具合を生じさせる
ものであるが、本発明では、急峻な段差を半導体基板中
に埋め込んでいるため、その後の工程に弊害となる段差
が上部に生じない。このため、その後の工程で平坦化の
ための工程増をもたらさない。
【００６３】図１４以降の工程は図示しないが、表面部
分に層間膜を形成し、コンタクト領域を形成し、メタル
配線を形成した後、保護膜を形成し、電気的接続用の窓
開けを行い、本発明の半導体装置は完成する。
分に層間膜を形成し、コンタクト領域を形成し、メタル
配線を形成した後、保護膜を形成し、電気的接続用の窓
開けを行い、本発明の半導体装置は完成する。
【００６４】ここからの説明は、酸素イオン注入工程と
アニール工程を不揮発性メモリー型半導体装置の製造方
法に応用したため、不揮発性メモリー素子の小型化、高
精度化を促進させたものである。
アニール工程を不揮発性メモリー型半導体装置の製造方
法に応用したため、不揮発性メモリー素子の小型化、高
精度化を促進させたものである。
【００６５】以下に、この発明の実施例を図面に基づい
て説明する。
て説明する。
【００６６】この実施例では同一半導体基板上に形成し
たアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置と不
揮発性メモリー用ＭＯＳＦＥＴ装置に本発明を用いた場
合を示す。本実施例の製造方法を図１５から図１７に示
す。まず、図１５に示すように、半導体基板２０１上
に、従来の集積回路作製方法を使用して、Pwell２０
２、素子分離用酸化膜２０５、チャネルストッパー２０９、
トンネル酸化膜２０７、セレクトゲート電極２１３、フ
ローティングゲート電極２０８、トンネルドレイン２０
４、Ｏイオン注入用のフォトレジスト２１０、酸素イオ
ン注入領域２１１が設けられている。
たアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置と不
揮発性メモリー用ＭＯＳＦＥＴ装置に本発明を用いた場
合を示す。本実施例の製造方法を図１５から図１７に示
す。まず、図１５に示すように、半導体基板２０１上
に、従来の集積回路作製方法を使用して、Pwell２０
２、素子分離用酸化膜２０５、チャネルストッパー２０９、
トンネル酸化膜２０７、セレクトゲート電極２１３、フ
ローティングゲート電極２０８、トンネルドレイン２０
４、Ｏイオン注入用のフォトレジスト２１０、酸素イオ
ン注入領域２１１が設けられている。
【００６７】その詳細な作製方法は以下の通りである。
半導体基板２０１表面付近にボロンイオンを注入し、１
０００〜１１７５℃で３〜２０時間アニールして、ボロ
ンイオンを拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ
-3程度のＰwell２０２を形成する。引き続き、窒化膜等
でパターンニングされた領域にＢ+イオンを打ち込み、
ＬＯＣＯＳ法によって、チャネルストッパー２０９と素
子分離用酸化膜２０５を形成する。
半導体基板２０１表面付近にボロンイオンを注入し、１
０００〜１１７５℃で３〜２０時間アニールして、ボロ
ンイオンを拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ
-3程度のＰwell２０２を形成する。引き続き、窒化膜等
でパターンニングされた領域にＢ+イオンを打ち込み、
ＬＯＣＯＳ法によって、チャネルストッパー２０９と素
子分離用酸化膜２０５を形成する。
【００６８】その後、所望の領域へのトンネルドレイン
形成用のリンまたは砒素イオン注入と、熱酸化法（希釈
ウエット）による厚さ５〜１２ｎｍのトンネル酸化膜２
０７形成と、減圧ＣＶＤ法等による厚さ１００〜５００
ｎｍのポリシリコン膜形成と、イオン打ち込みに等よる
導電性を有するポリシリコン膜形成をおこなう。ここ
で、ポリシリコン膜上へのスパッタ法等による厚さ１０
０〜２００ｎｍ程度のタングステンシリサイド膜の形成
と、タングステンシリサイド膜上への、減圧ＣＶＤ法等
による厚さ１００〜３００ｎｍ程度の酸化膜形成を行う
場合もある。そして、ポリシリコン膜をパターニングし
てセレクトゲート電極２１３、フローティングゲート電
極２０８の形成をおこなう。ここで、熱酸化法あるいは
減圧ＣＶＤ法等を用いてセレクトゲート電極２１３およ
びフローティングゲート電極２０８の上部、側壁部、半
導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成す
る場合もある。この後、酸素イオン注入を将来、トンネ
ル酸化膜が不要となる領域（トンネル電流を流さない領
域）のセレクトゲート電極２１３、フローティングゲー
ト電極２０８中のトンネル酸化膜２０７近傍の領域と、
セレクトゲート電極２１３、フローティングゲート電極
２０８の両側端部の外側のPwe ll２０２中に、フォトレジ
スト２１０を用いて選択的に、酸素イオンをイオン注入
してＯイオン注入領域２１１を形成する。ここでの酸素
イオン注入の加速エネルギーは、セレクトゲート電極２
１３、フローティングゲート電極２０８のトンネル酸化
膜２０７近傍の領域に酸素イオン濃度ピークが生じるよ
うに設定する。さらに、セレクトゲート電極２１３、フ
ローティングゲート電極２０８の膜厚は、Pwell２０２
中のＯイオン注入領域２１１のPwell２０２表面付近か
らの深さが、将来形成するＮ＋領域２０３のPwell２０
２表面付近からの接合深さと同程度以下に形成されるよ
うに設定されることが望ましい。ここまでの工程で図１
の構造が得られる。
形成用のリンまたは砒素イオン注入と、熱酸化法（希釈
ウエット）による厚さ５〜１２ｎｍのトンネル酸化膜２
０７形成と、減圧ＣＶＤ法等による厚さ１００〜５００
ｎｍのポリシリコン膜形成と、イオン打ち込みに等よる
導電性を有するポリシリコン膜形成をおこなう。ここ
で、ポリシリコン膜上へのスパッタ法等による厚さ１０
０〜２００ｎｍ程度のタングステンシリサイド膜の形成
と、タングステンシリサイド膜上への、減圧ＣＶＤ法等
による厚さ１００〜３００ｎｍ程度の酸化膜形成を行う
場合もある。そして、ポリシリコン膜をパターニングし
てセレクトゲート電極２１３、フローティングゲート電
極２０８の形成をおこなう。ここで、熱酸化法あるいは
減圧ＣＶＤ法等を用いてセレクトゲート電極２１３およ
びフローティングゲート電極２０８の上部、側壁部、半
導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成す
る場合もある。この後、酸素イオン注入を将来、トンネ
ル酸化膜が不要となる領域（トンネル電流を流さない領
域）のセレクトゲート電極２１３、フローティングゲー
ト電極２０８中のトンネル酸化膜２０７近傍の領域と、
セレクトゲート電極２１３、フローティングゲート電極
２０８の両側端部の外側のPwe ll２０２中に、フォトレジ
スト２１０を用いて選択的に、酸素イオンをイオン注入
してＯイオン注入領域２１１を形成する。ここでの酸素
イオン注入の加速エネルギーは、セレクトゲート電極２
１３、フローティングゲート電極２０８のトンネル酸化
膜２０７近傍の領域に酸素イオン濃度ピークが生じるよ
うに設定する。さらに、セレクトゲート電極２１３、フ
ローティングゲート電極２０８の膜厚は、Pwell２０２
中のＯイオン注入領域２１１のPwell２０２表面付近か
らの深さが、将来形成するＮ＋領域２０３のPwell２０
２表面付近からの接合深さと同程度以下に形成されるよ
うに設定されることが望ましい。ここまでの工程で図１
の構造が得られる。
【００６９】この後、図１６に記したように、高温での
アニール工程を行う。この時、セレクトゲート電極２１
３、フローティングゲート電極２０８中のＯイオン注入
領域２１１とトンネル酸化膜２０７とがアニール処理で
同一の酸化膜となり酸化膜２１２が形成され、またPwel
l２０２中のＯイオン注入領域２１１が酸化膜となりPwe
ll２０２に埋め込まれた酸化膜２１２が形成される。
アニール工程を行う。この時、セレクトゲート電極２１
３、フローティングゲート電極２０８中のＯイオン注入
領域２１１とトンネル酸化膜２０７とがアニール処理で
同一の酸化膜となり酸化膜２１２が形成され、またPwel
l２０２中のＯイオン注入領域２１１が酸化膜となりPwe
ll２０２に埋め込まれた酸化膜２１２が形成される。
【００７０】一方、酸素イオン注入されていないトンネ
ル酸化膜２０７領域には酸化膜は新たには形成されな
い。そして、Ｎ型不純物をセレクトゲート電極２１３、
フローティングゲート電極２０８に対してセルフアライ
メント的にイオン注入することによりＮ＋領域２０３を
酸化膜２１２の深さよりも浅く形成する。ここで、Ｎ＋
領域２０３はアナログ、デジタル信号制御用ＭＯＳＦＥ
Ｔ装置（ここでは図示していない）と不揮発性メモリー
用ＭＯＳＦＥＴ装置用素子との両方に同時に形成する。
こうして図１６の構造が得られる。
ル酸化膜２０７領域には酸化膜は新たには形成されな
い。そして、Ｎ型不純物をセレクトゲート電極２１３、
フローティングゲート電極２０８に対してセルフアライ
メント的にイオン注入することによりＮ＋領域２０３を
酸化膜２１２の深さよりも浅く形成する。ここで、Ｎ＋
領域２０３はアナログ、デジタル信号制御用ＭＯＳＦＥ
Ｔ装置（ここでは図示していない）と不揮発性メモリー
用ＭＯＳＦＥＴ装置用素子との両方に同時に形成する。
こうして図１６の構造が得られる。
【００７１】次に、図１７に記したように、Ｎ＋領域２
０３は高電圧用素子と低電圧用素子との両方に同時に形
成する。いずれの不純物領域も不純物濃度は１Ｅ２１ｃ
ｍ-3程度とする。こうして、図１７の構造が得られる。
０３は高電圧用素子と低電圧用素子との両方に同時に形
成する。いずれの不純物領域も不純物濃度は１Ｅ２１ｃ
ｍ-3程度とする。こうして、図１７の構造が得られる。
【００７２】最後に、図示しないが、従来の集積回路の
作製の場合と同様に層間絶縁物として、リンガラス層を
形成する。リンガラス層の形成には、例えば、減圧ＣＶ
Ｄ法を用いればよい。材料ガスとしては、モノシランＳ
ｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で
反応させて得られる。
作製の場合と同様に層間絶縁物として、リンガラス層を
形成する。リンガラス層の形成には、例えば、減圧ＣＶ
Ｄ法を用いればよい。材料ガスとしては、モノシランＳ
ｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で
反応させて得られる。
【００７３】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極を形成する。こうして、同一半導体基板
上にアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置と
不揮発性メモリー用ＭＯＳＦＥＴ装置が完成する。
け、アルミ電極を形成する。こうして、同一半導体基板
上にアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置と
不揮発性メモリー用ＭＯＳＦＥＴ装置が完成する。
【００７４】こうして得られたメモリー素子（図１７）
は、従来の不揮発性メモリセル（図１８）に比べ、トン
ネル電流を流す領域２１４とフローティングゲート電極
２０８とトンネルドレイン２０４の間の領域（コントロ
ールゲート用トンネル酸化膜２１６）以外のセレクトゲ
ート電極２１３、フローティングゲート電極２０８下側
に酸化膜２１２が埋め込まれているため、トンネルドレ
イン２０４に電圧が印可されても酸化膜２１２が十分に
厚くトンネル電流が生じないため小型の不揮発性メモリ
ー素子が実現できる。
は、従来の不揮発性メモリセル（図１８）に比べ、トン
ネル電流を流す領域２１４とフローティングゲート電極
２０８とトンネルドレイン２０４の間の領域（コントロ
ールゲート用トンネル酸化膜２１６）以外のセレクトゲ
ート電極２１３、フローティングゲート電極２０８下側
に酸化膜２１２が埋め込まれているため、トンネルドレ
イン２０４に電圧が印可されても酸化膜２１２が十分に
厚くトンネル電流が生じないため小型の不揮発性メモリ
ー素子が実現できる。
【００７５】さらに、酸素イオン注入工程を高精度化す
るとDual Gateフ゜ロセスをメモリー素子に用いた場合でも
膜厚バラツキの少ない厚いゲート酸化膜が形成でき、ま
た、酸素インプラされないトンネル酸化膜は高品質が維
持されるため、半導体装置の高精度化が実現できる。
るとDual Gateフ゜ロセスをメモリー素子に用いた場合でも
膜厚バラツキの少ない厚いゲート酸化膜が形成でき、ま
た、酸素インプラされないトンネル酸化膜は高品質が維
持されるため、半導体装置の高精度化が実現できる。
【００７６】
【発明の効果】本発明によって、コストパフォーマンス
に優れたＭＯＳＦＥＴを作製することが可能となった。
特に本発明は、今後進展すると考えられる使用電圧電圧
の多様化、高電圧駆動化、素子分離領域の小型化、平坦
化、不揮発性メモリー素子の高精度化等に対して有効な
方法である。
に優れたＭＯＳＦＥＴを作製することが可能となった。
特に本発明は、今後進展すると考えられる使用電圧電圧
の多様化、高電圧駆動化、素子分離領域の小型化、平坦
化、不揮発性メモリー素子の高精度化等に対して有効な
方法である。
【００７７】本発明は主としてシリコン系の半導体装置
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用されうることは明白である。さらに、本発明では、ゲ
ート電極の低抵抗化も重要な役割を果たすが、本発明で
主として記述したシリコンゲート以外にも、酸素イオン
注入とアニールによって酸化膜化できる物質等をゲート
電極として用いてもよい。また、実施例ではＰ型半導体
基板上のＮＭＯＳＦＥＴの作製工程について記述した
が、石英やサファイヤ等の絶縁性基板上に形成された多
結晶あるいは単結晶半導体被膜を利用した薄膜トランジ
スタ（ＴＦＴ）の作製にも本発明が適用されうることも
明らかであろう。
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用されうることは明白である。さらに、本発明では、ゲ
ート電極の低抵抗化も重要な役割を果たすが、本発明で
主として記述したシリコンゲート以外にも、酸素イオン
注入とアニールによって酸化膜化できる物質等をゲート
電極として用いてもよい。また、実施例ではＰ型半導体
基板上のＮＭＯＳＦＥＴの作製工程について記述した
が、石英やサファイヤ等の絶縁性基板上に形成された多
結晶あるいは単結晶半導体被膜を利用した薄膜トランジ
スタ（ＴＦＴ）の作製にも本発明が適用されうることも
明らかであろう。
【図１】本発明の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図２】本発明の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図３】本発明の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図４】本発明の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図５】本発明の半導体装置の断面概略図である。
【図６】本発明の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図７】本発明の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図８】本発明の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図９】従来の半導体装置の製造方法の製造工程順概略
断面図である。
断面図である。
【図１０】従来の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図１１】従来の半導体装置の製造方法の製造工程順概
略断面図である。
略断面図である。
【図１２】本発明の半導体装置の製造方法の製造工程順
概略断面図である。
概略断面図である。
【図１３】本発明の半導体装置の製造方法の製造工程順
概略断面図である。
概略断面図である。
【図１４】本発明の半導体装置の製造方法の製造工程順
概略断面図である。
概略断面図である。
【図１５】本発明の半導体装置の製造方法の製造工程順
概略断面図である。
概略断面図である。
【図１６】本発明の半導体装置の製造方法の製造工程順
概略断面図である。
概略断面図である。
【図１７】本発明の半導体装置の製造方法の製造工程順
概略断面図である。
概略断面図である。
【図１８】従来の半導体装置の概略断面図である。
１ Psub
２ Pwell
３ Poly-Siゲート
４ ゲート酸化膜
５ フォトレジスト
６ Ｎ-領域
７ 酸化膜
８ Ｎ＋領域
９ 空乏層
１０ Ｎ+ドレイン
１１ Ｎ+ソース
１２ Ｎ−ドレイン
１３ Ｎ−ソース
１４ Ｐ型チャネルストッパー
１５ Ｎ型チャネルストッパー
１６ Ｎｗｅｌｌ
１７ Ｐ＋ドレイン
１８ Ｐ＋ソース
１９ 厚い酸化膜
２０ 酸化膜
２１ Ｏイオン注入領域
２２ 高電圧用厚いゲート酸化膜
２３ 低電圧用薄いゲート酸化膜
２４ 高電圧用素子
２５ 低電圧用素子
２６ フィールド絶縁膜
２７ ゲート酸化膜（酸化珪素）
１００ Ｐ型半導体基板
１０１ Ｐｗｅｌｌ
１０２ Ｎｗｅｌｌ
１０３ Ｎ+ソース領域
１０４ Ｐ+ドレイン領域
１０５ Ｐ+ソース領域
１０６ ゲート電極
１０７ Ｐ+チャネルストッパー
１０８ Ｎ+チャネルストッパー
１０９ フォトレジスト
１１０ ０イオン注入領域
１１１ 素子分離用酸化膜
１１２ ゲート酸化膜
１１３ インプラ酸化膜
１１４ Ｎ+ドレイン領域
２０１ 半導体基板
２０２ Ｐｗｅｌｌ
２０３ Ｎ+領域
２０４ トンネルドレイン
２０５ 素子分離用酸化膜
２０６ ゲート酸化膜
２０７ トンネル酸化膜
２０８ フローティングゲート
２０９ チャネルストッパー
２１０ フォトレジスト
２１１ 酸素イオン注入領域
２１２ 酸化膜
２１３ セレクトゲート
２１４ トンネル電流を流す領域
２１５ コントロールゲート用トンネル酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ３０１Ｘ
27/092 27/10 ４３４
27/10 ４６１ 29/78 ３７１
27/115
29/78
29/788
29/792
Ｆターム(参考） 5F048 AA01 AA04 AA05 AB01 AC01
AC03 BB01 BB05 BB08 BB16
BC06 BC11 BC19 BD04 BE03
BG12 BH07
5F083 EP02 EP22 EP32 EP72 GA03
GA24 GA27 JA35 JA36 JA39
JA53 JA56 NA02 NA04 PR29
PR36 PR43 PR44 PR45 PR46
PR53 PR54 PR55 PR56 ZA05
ZA06 ZA07 ZA12
5F101 BA05 BA07 BA08 BA24 BA34
BA37 BA66 BD02 BD22 BD27
BD36 BD37 BD44 BF08 BH09
BH19 BH21
5F140 AA19 AA25 AB02 AB03 AC19
AC32 AC33 BA01 BD05 BE06
BE16 BF04 BF11 BF13 BF18
BG28 BG32 BH15 BH45 BK10
BK13 CB01 CB02 CB08 CC12
CC14
Claims (13)
- 【請求項１】 Ｐ型半導体基板表面付近にゲート絶縁膜
を介して多結晶シリコンゲートを形成する第１の工程
と、 前記多結晶シリコンゲートとＰ型半導体基板表面付近に
酸素イオンをイオン注入し酸素イオン注入領域を形成す
る第２の工程と、 前記酸素イオン注入領域を高温アニールすることにより
酸化膜を形成する第３の工程と、 前記ゲート電極に対してセルフアライメント的にＮ型不
純物を導入しＮ型不純物領域を形成する第４の工程と前
記ゲート電極と間隔を空けてＮ型不純物を導入し高濃度
Ｎ型不純物領域を形成する第５の工程とを有することを
特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項２】 請求項１記載の絶縁ゲート型半導体装置
の製造方法の第１の工程において、 多結晶シリコンゲート上にタングステンシリサイドと酸
化膜を順に形成する工程と、 前記多結晶シリコンゲートと前記タングステンシリサイ
ドと前記酸化膜を同一マスクでパターンニングし前記ゲ
ート電極を形成する工程と、を有することを特徴とする
請求項１記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項３】 請求項１記載の絶縁ゲート型半導体装置
の製造方法の第２の工程において、 前記酸素イオン注入領域を前記多結晶シリコンゲート中
の前記ゲート酸化膜近傍に形成する工程を有することを
特徴とする請求項１記載の絶縁ゲート型半導体装置の製
造方法。 - 【請求項４】 請求項１記載の絶縁ゲート型半導体装置
の製造方法の第２の工程において、 前記Ｐ型半導体基板表面付近の前記酸素イオン注入領域
深さが前記Ｎ型不純物領域の接合位置の深さよりも同程
度以下で形成する工程を有することを特徴とする請求項
１記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項５】 Ｐ型半導体基板表面付近にゲート絶縁膜
を介して多結晶シリコンゲートを形成する第１の工程
と、 多結晶シリコンゲート下方のＰ型半導体基板中と前記多
結晶シリコンゲートの外側のＰ型半導体基板中に酸素イ
オンをイオン注入し酸素イオン注入領域を形成する第２
の工程と、 前記酸素イオン注入領域を高温アニールすることにより
酸化膜を形成する第３の工程と、 前記ゲート電極に対してセルフアライメント的にＮ型不
純物を導入しＮ型不純物領域を形成する第４の工程と前
記ゲート電極と間隔を空けてＮ型不純物を導入し高濃度
Ｎ型不純物領域を形成する第５の工程とを有することを
特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項６】 請求項５記載の絶縁ゲート型半導体装置
の製造方法の第１の工程において、 多結晶シリコンゲート上にタングステンシリサイドと酸
化膜を順に形成する工程と、 前記多結晶シリコンゲートと前記タングステンシリサイ
ドと前記酸化膜を同一マスクでパターンニングし前記ゲ
ート電極を形成する工程と、 を有することを特徴とする請求項５記載の絶縁ゲート型
半導体装置の製造方法。 - 【請求項７】 請求項５記載の絶縁ゲート型半導体装置
の製造方法の第２の工程において、 前記酸素イオン注入領域を前記Ｐ型半導体基板中の前記
ゲート酸化膜近傍に形成する工程を有することを特徴と
する請求項５記載の絶縁ゲート型半導体装置の製造方
法。 - 【請求項８】 請求項５記載の絶縁ゲート型半導体装置
の製造方法の第２の工程において、 前記Ｐ型半導体基板表面付近の前記酸素イオン注入領域
深さが前記Ｎ型不純物領域の接合位置の深さよりも同程
度以下で形成する工程を有することを特徴とする請求項
５記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項９】 複数の電源電圧を駆動する半導体集積回
路装置を構成する複数のゲート酸化膜を有するＭＯＳ型
ＦＥＴにおいて、 厚いゲート酸化膜を介して設けられた多結晶シリコンゲ
ートと、 前記多結晶シリコンゲートの両外側のＰ型半導体基板中
に設けられた酸化膜と、前記酸化膜上に設けられたＮ型
不純物領域と、 薄いゲート酸化膜を介して設けられた多結晶シリコンゲ
ートと、 前記多結晶シリコンゲートの両外側のＰ型半導体基板表
面付近に設けられたＮ型不純物領域と、を有することを
特徴とする半導体装置。 - 【請求項１０】 前記ＭＯＳＦＥＴにおいて、 前記Ｐ型半導体基板表面付近に前記Ｐ型半導体基板方向
に凸に設けられた前記厚いゲート酸化膜を有することを
特徴とする請求項９記載の半導体装置。 - 【請求項１１】 Ｐ型半導体基板表面付近に酸化膜を介
して選択的に酸素イオン注入領域を形成する第１の工程
と、 前記酸素イオン注入領域を高温アニールすることにより
素子分離用酸化膜を形成する第２の工程と、を有するこ
とを特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項１２】 半導体集積回路装置を構成する複数の
導電型を有するＭＯＳ型ＦＥＴにおいて、 半導体基板表面付近にゲート酸化膜を介してＰｗｅｌｌ
表面付近とＮｗｅｌｌ表面付近それぞれに設けられたゲ
ート電極と、 前記Ｐ型半導体基板中から前記Ｐ型半導体基板表面付近
までの素子分離領域に設けられた素子分離用酸化膜と、 前記Ｐｗｅｌｌ表面付近に前記ゲート電極と前記素子分
離用酸化膜に対してセルフアライメント的に設けられた
Ｎ型不純物領域と、前記Ｎｗｅｌｌ表面付近に前記ゲー
ト電極と前記素子分離用酸化膜に対してセルフアライメ
ント的に設けられたＰ型不純物領域と、を有することを
特徴とする半導体装置。 - 【請求項１３】 不揮発性メモリー素子を１層のポリシ
リコンで構成する不揮発性メモリー型半導体装置の製造
方法において、半導体基板表面付近に薄い酸化膜を介し
てＮ型不純物が注入されたセレクトゲート電極とフロー
ティングゲート電極を選択的に形成する第１の工程と、 前記多結晶シリコンゲートとＰ型半導体基板表面付近に
酸素イオンを選択的にイオン注入し酸素イオン注入領域
を形成する第２の工程と、 前記酸素イオン注入領域を高温アニールすることにより
トンネル酸化膜以外の領域に厚い酸化膜を形成する第３
の工程と、を有することを特徴とする絶縁ゲート型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001371863A JP4146121B2 (ja) | 2000-12-05 | 2001-12-05 | 半導体装置の製造方法 |
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| JP2000370187 | 2000-12-05 | ||
| JP2001-110383 | 2001-04-09 | ||
| JP2001110383 | 2001-04-09 | ||
| JP2001129891 | 2001-04-26 | ||
| JP2001-129891 | 2001-04-26 | ||
| JP2001371863A JP4146121B2 (ja) | 2000-12-05 | 2001-12-05 | 半導体装置の製造方法 |
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|---|---|
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|---|---|---|---|---|
| JP2007013078A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子およびその製造方法 |
| JP2011181694A (ja) * | 2010-03-01 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| WO2016072398A1 (ja) * | 2014-11-05 | 2016-05-12 | 国立研究開発法人科学技術振興機構 | ゲルマニウム層をチャネル領域とする半導体装置およびその製造方法 |
| CN106558624A (zh) * | 2015-09-30 | 2017-04-05 | 国网智能电网研究院 | 一种快速恢复二极管及其制造方法 |
-
2001
- 2001-12-05 JP JP2001371863A patent/JP4146121B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2011181694A (ja) * | 2010-03-01 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| WO2016072398A1 (ja) * | 2014-11-05 | 2016-05-12 | 国立研究開発法人科学技術振興機構 | ゲルマニウム層をチャネル領域とする半導体装置およびその製造方法 |
| JPWO2016072398A1 (ja) * | 2014-11-05 | 2017-08-03 | 国立研究開発法人科学技術振興機構 | ゲルマニウム層をチャネル領域とする半導体装置およびその製造方法 |
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