JP2004363443A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004363443A JP2004363443A JP2003162019A JP2003162019A JP2004363443A JP 2004363443 A JP2004363443 A JP 2004363443A JP 2003162019 A JP2003162019 A JP 2003162019A JP 2003162019 A JP2003162019 A JP 2003162019A JP 2004363443 A JP2004363443 A JP 2004363443A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- memory device
- semiconductor memory
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】チャネルプロファイルを浅く制御することができ、不純物プロファイルの制御性が向上すると共に、素子の微細化が可能な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置は、半導体基板２０と、前記半導体基板に形成された素子分離溝３３埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜３４と、前記各素子形成領域に第１のゲート絶縁膜２５を介して設けられた浮遊ゲート２６、２９と、前記浮遊ゲート上に第２のゲート絶縁膜３５を介して設けられた制御ゲート３７と、前記制御ゲートと自己整合されて前記半導体基板に設けられたソース・ドレイン領域４０とを具備し、前記浮遊ゲートがチャネル幅方向の素子分離端で自己整合的に設けられ、複数層の多結晶シリコン膜から構成される。
【選択図】 図１４
【解決手段】周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置は、半導体基板２０と、前記半導体基板に形成された素子分離溝３３埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜３４と、前記各素子形成領域に第１のゲート絶縁膜２５を介して設けられた浮遊ゲート２６、２９と、前記浮遊ゲート上に第２のゲート絶縁膜３５を介して設けられた制御ゲート３７と、前記制御ゲートと自己整合されて前記半導体基板に設けられたソース・ドレイン領域４０とを具備し、前記浮遊ゲートがチャネル幅方向の素子分離端で自己整合的に設けられ、複数層の多結晶シリコン膜から構成される。
【選択図】 図１４
Description
【０００１】
【発明の属する技術分野】
本発明は周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置、即ち、各不揮発性メモリセルのトンネル絶縁膜の信頼性を向上させるために、前記トンネル絶縁膜としてオキシナイトライド膜が用いられている。
【０００３】
良質のオキシナイトライド膜を形成するには、酸化膜を窒化した後に酸化雰囲気でアニールすることが必要である。しかしながら、このような窒化後の酸化雰囲気でアニールを行うと、シリコン基板中の不純物、特に、ホウ素が異常拡散することが下記の非特許文献１により知られている。
【０００４】
通常、ＭＯＳトランジスタのチャネルイオン注入はゲート酸化膜を形成する前に行われている。しかる後、ゲート酸化膜を形成し、その上にゲート電極を形成している。
【０００５】
このとき、ゲート絶縁膜を形成する工程において、酸化膜の窒化およびそれに続く酸化雰囲気中でのアニール工程があると、注入したチャネル不純物の異常拡散が生じてしまう。
【０００６】
一方、ＭＯＳトランジスタの微細化と共にチャネル不純物プロファイルを浅く制御することが要求されている。しかしながら、チャネルイオン注入後に不純物イオンの異常拡散が生じると、前記チャネル不純物プロファイルを浅く制御することができなくなり、これらトランジスタの微細化ができなくなってしまう。
【０００７】
チャネルのチャネル不純物プロファイルの制御性を上げるために、ＭＯＳトランジスタの酸化膜およびゲート電極を形成した後にゲートポリシリコン電極を通してイオン注入を行うデバイスプロセスが下記の非特許文献２により提案されている。このプロセスは、ゲート酸化膜および第１のゲート電極膜を形成した後に、ＳＩＴ技術（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により半導体基板に溝を形成し、当該溝に酸化膜を埋め込んでいる。しかる後、前記第１のゲート電極膜を通してチャネルイオン注入を行い、さらに第２のゲート電極膜を前記第１のゲート電極膜上に堆積している。
【０００８】
しかしながら、素子の微細化と共にＳＩＴ技術により前記酸化膜を溝に埋め込んだ後に第２のゲート電極膜を堆積するプロセスは使用できなくなってきている。
【０００９】
不揮発性メモリセルを微細化するためには、浮遊ゲート電極とチャネル幅方向における分離領域の端部とが自己整合していることが必要である。このように、不揮発性メモリセルの浮遊ゲート電極とチャネル幅方向での分離領域の端部とが自己整合するデバイスにおいては、ＳＴＩ技術による分離領域を形成する前に前記浮遊ゲート電極を形成する必要があり、また、前記浮遊ゲート電極と制御ゲート電極との間に介在するＯＮＯ絶縁膜の表面積を充分とるために前記浮遊ゲート電極を厚く、例えば、１５００Ａ（オングストローム）以上、形成する必要がある。
【００１０】
このように、厚い浮遊ゲート電極の場合には、前記従来例のように、ＳＴＩ技術による分離領域の形成後にチャネルイオン注入を行っても、多結晶シリコンからなる厚い浮遊ゲート電極をイオンが通過するような加速電圧でイオン注入する必要があり、チャネルの不純物プロファイルを浅く制御することが困難となる。
【００１１】
【非特許文献１】
Ｙａｅｇａｓｈｉ ｅｔ ａｌ． ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ． ｐｐ．３４１−３４４， １９９９
【００１２】
【非特許文献２】
Ａｒａｉ ｅｔ ａｌ． ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ． ｐｐ．７７５−７７８， ２０００
【００１３】
【発明が解決しようとする課題】
前記したように、不揮発性メモリセル、ＭＯＳトランジスタ等の素子の微細化と共にチャネル不純物プロファイルを浅く制御することが要求されているが、チャネルイオン注入後に不純物イオンの異常拡散が生じると、前記チャネル不純物プロファイルを浅く制御することができなくなり、ＭＯＳトランジスタの微細化ができなくなる、という問題がある。
【００１４】
また、メモリセルの厚い浮遊ゲート電極の場合には、前記従来例のように、ＳＴＩ技術による分離領域の形成後にチャネルイオン注入を行っても、多結晶シリコンからなる厚い浮遊ゲート電極をイオンが通過するような加速電圧でイオン注入する必要があり、チャネルの不純物プロファイルを浅く制御することが難しい、という問題がある。
【００１５】
さらに、メモリセルの高集積化に伴って、素子分離幅が狭くなってきている。従来においては、メモリセルの浮遊ゲート電極は素子分離層上でスリットパターンにより分断されて、その間にインターポリ絶縁膜および制御ゲート電極を形成している。しかし、素子分離層の幅が狭くなるにつれて、素子分離層上でスリットパターンを形成することが困難になり、浮遊ゲート電極は素子活性領域（ＡＡ領域）に対して自己整合で形成せざるを得ない。
【００１６】
本発明は、このような問題を解消してチャネルプロファイルを浅く制御することができ、不純物プロファイルの制御性が向上すると共に、素子の微細化が可能な不揮発性半導体記憶装置及びその製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
本発明によれば、周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された素子分離溝に埋め込まれて複数の素子形成領域を画成する素子分離絶縁膜と、前記各素子形成領域に第１のゲート絶縁膜を介して設けられた浮遊ゲートと、前記浮遊ゲート上に第２のゲート絶縁膜を介して設けられた制御ゲートと、前記制御ゲートと自己整合されて前記半導体基板に設けられたソース・ドレイン領域とを具備し、前記浮遊ゲートがチャネル幅方向の活性領域端で自己整合的に設けられ、複数層の多結晶シリコン膜から構成される。
【００１８】
また、その製造方法は、半導体基板にメモリセル用の第１導電型を有する第１のウエルおよび前記ＭＯＳトランジスタ用の第２導電型を有する第２のウエルを形成する工程と、前記第１および第２のウエルを含む基板表面上にそれぞれトンネル絶縁膜およびゲート絶縁膜を形成する工程と、前記基板表面上に第１の多結晶シリコン膜を堆積する工程と、前記第１のウエルをレジストマスクで覆い、前記第２のウエルにイオン注入を行うことにより前記第１導電型を有するチャネル領域を形成する工程と、前記レジストマスクを前記第１のウエルから除去した後、前記第１の多結晶シリコン膜上に第２の多結晶シリコン膜を堆積する工程と、前記第２の多結晶シリコン膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に素子分離領域が開口されたレジストパターンを形成する工程と、前記レジストパターンを用いて、前記シリコン窒化膜から前記第１および第２のウエルまで順次選択的に除去して前記第１および第２のウエルにそれぞれ素子分離溝を形成する工程と、前記レジストパターンを除去した後、前記素子分離溝に酸化膜を埋め込む工程と、前記基板表面を平坦化した後、前記シリコン窒化膜を除去する工程と、前記基板表面上にＯＮＯ積層膜を形成する工程と、前記第１のウエル上にレジストマスクを形成して、前記第２のウエルから前記ＯＮＯ積層膜を選択的に除去する工程と、前記基板表面上にドープト多結晶シリコン膜、タングステンシリサイド膜およびシリコン窒化膜を順次堆積する工程と、前記シリコン窒化膜、前記タングステンシリサイド膜、前記ドープト多結晶シリコン膜、前記ＯＮＯ積層膜、前記第２の多結晶シリコン膜および前記第１の多結晶シリコン膜を順次選択的に除去して前記第１のウエル上の前記トンネル絶縁膜および前記第２のウエル上の前記ゲート酸化膜を露出する工程と、前記第１および第２のウエルにそれぞれ第２導電型および第１導電型不純物を導入してソース・ドレイン領域を形成する工程とからなる。
【００１９】
【発明の実施の形態】
本発明の実施例を以下に図面を参照して説明する。図１（ａ）、（ｂ）は不揮発性半導体記憶装置におけるメモリセルアレイ部１および周辺回路部２の平面図をそれぞれ示す。
【００２０】
前記メモリセル部１はメモリセル１１および選択ゲートトランジスタ１２を有すると共に、前記周辺回路部２はＭＯＳトランジスタ１３を有している。
【００２１】
前記メモリセル１１としてｎ−チャネルメモリセル、前記周辺回路部２のＭＯＳトランジスタ１３としてｐ−チャネルＭＯＳトランジスタをシリコン基板２０に形成する工程ついて、図１（ａ）、（ｂ）におけるＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図およびＤ−Ｄ断面図を用いて説明する。下記の図において、（ａ）はメモリセル部のＡ−Ａ断面図およびＢ−Ｂ断面図を示し、（ｂ）は周辺回路部のＣ−Ｃ断面図およびＤ−Ｄ断面図を示している。
【００２２】
図２（ａ）、（ｂ）に示すように、シリコン基板２０の表面を熱酸化して、酸化膜２１を、例えば、１００ｎｍの厚さに形成する。次いで、通常のフォトレジスト工程を用いて、前記セル部１および周辺回路部２にそれぞれ所望のイオンを所定のドーズ量注入した後、前記シリコン基板２０を熱処理して前記セル部１および周辺回路部２にそれぞれｐ−ウエル２２（第１のウエル）およびｎ−ウエル２３（第２のウエル）を形成する。しかる後、基板表面に形成された前記酸化膜２１をフッ酸系の溶液で除去する。
【００２３】
図３（ａ）、（ｂ）に示すように、前記シリコン基板２０を酸化性雰囲気でアニールして前記周辺回路部２におけるｐ−チャネルＭＯＳトランジスタのゲート酸化膜２４を、例えば、４０ｎｍの厚さに形成する。通常のフォトレジスト工程を用いて、前記ゲート酸化膜２４を前記セル部１の基板表面からフッ酸系の溶液で選択的に除去する。しかる後、露出した基板表面を熱酸化してメモリセルのトンネル絶縁膜２５を、例えば、７ｎｍの厚さに形成する。次いで、前記トンネル絶縁膜２５をＮＨ３雰囲気中で熱処理して前記トンネル絶縁膜２５中に窒素を導入する。この際、前記トンネル絶縁膜２５中にはＮＨ３ガスから水素も導入されてしまう。それ故、この水素を脱離させるために、前記シリコン基板２０を再び酸化性雰囲気でアニールして酸化膜中に窒素を含有したオキシナイトライド化されたトンネル絶縁膜２５を形成する。
【００２４】
図４（ａ）、（ｂ）に示すように、前記シリコン基板２０上に形成された前記ゲート酸化膜２４および前記トンネル絶縁膜２５上にゲート電極の一部となるアンドープ多結晶シリコン膜２６を通常のＬＰ−ＣＶＤ法により、例えば、４０ｎｍの厚さに堆積させる。
【００２５】
前記メモリセルの前記アンドープ多結晶シリコン膜２６上にレジストパターン２７を形成して、前記ｐ−チャネルＭＯＳトランジスタの前記アンドープ多結晶シリコン膜２６にホウ素を、例えば、加速電圧４０ＫｅＶ、ドーズ量４×１０１２ｃｍ−２でイオン注入する。このイオン注入により、前記ホウ素は前記アンドープ多結晶シリコン膜２６および前記ゲート酸化膜２４を通り抜けて前記ｎ−ウエル２３に薄いｐ型領域２８、即ち、チャネル領域を形成する。
【００２６】
この場合、必要に応じて前記セル部のみに開口したレジストマスクを用いて、チャネルイオン注入を行ってもよく、また、周辺回路のｎ−ＭＯＳトランジスタのチャネルイオン注入および高耐圧系トランジスタも適当なレジストパターンを用いてイオン注入を行うこともできる。
【００２７】
通常のレジストアッシング法により前記レジストパターン２７を除去し、洗浄処理を行う。図５（ａ）、（ｂ）に示すように、ＬＰ−ＣＶＤ炉においてゲート電極の一部となる第２のリンドープした多結晶シリコン膜２９を、例えば、１２５ｎｍ程度の厚さに前記アンドープ多結晶シリコン膜２６上に被着させる。この場合、前記第２の多結晶シリコン膜２９として、アンドープ多結晶シリコン膜、ドープト多結晶シリコン膜およびアンドープ多結晶シリコン膜の積層構造とすることもできる。
【００２８】
このとき、前記第１のアンドープ多結晶シリコン膜２６と前記第２のリンドープした多結晶シリコン膜２９との間には、１〜２ｎｍ程度の酸化膜３０が介在するようになる。この酸化膜３０は、前記洗浄処理時或いは前記ＬＰ−ＣＶＤ炉に半導体基板が導入される際に、前記第１の多結晶シリコン膜２６の表面に形成される。前記酸化膜３０は極めて薄く、自然酸化膜であるので、後の熱工程により多結晶シリコンの結晶粒成長時に部分的に穴が開いて前記第１および第２の多結晶シリコン膜が接続し、また、前記第２の多結晶シリコン膜２９からリンが前記第１の多結晶シリコン膜２６に拡散する。
【００２９】
また、後の熱工程によっては前記第１の多結晶シリコン膜２６と前記第２の多結晶シリコン膜２９との間の薄い酸化膜３０は結晶粒成長により殆ど見えなくなる場合もあるが、前記第１の多結晶シリコン膜２６と前記第２の多結晶シリコン膜２９間には少なくとも粒界が見えるようになる。
【００３０】
さらに、前記第１の多結晶シリコン膜２６をアンドープとし、前記第２の多結晶シリコン膜２９をリンドープとしているが、前記第２の多結晶シリコン膜をアンドープとし、後の工程でイオン注入により不純物を導入してもよい。また、前記第１および第２の多結晶シリコン膜として、不純物のドープされた多結晶シリコン膜を用いてもよい。
【００３１】
図６（ａ）、（ｂ）に示すように、前記第２の多結晶シリコン膜２９上にシリコン窒化膜３１を１００ｎｍの厚さに堆積する。前記シリコン窒化膜３１上にレジストを塗布して素子分離領域が開口されたレジストパターン３２をフォトリソグラフィ法により形成する。このレジストパターン３２をマスクとして用い、ＲＩＥ法により前記シリコン窒化膜３１からｐ−ウエル２２およびｎ−ウエル２３まで、前記ｐ−ウエル２２およびｎ−ウエル２３を、例えば、約２００ｎｍエッチングされるように順次選択的に除去して前記ｐ−ウエル２２およびｎ−ウエル２３に素子分離溝３３を形成する。
【００３２】
このとき、前記メモリセル部において浮遊ゲート電極となる前記第１および第２の多結晶シリコン膜２６、２９と前記素子分離溝３３は、同じマスクを用いて反応性イオンエッチングされるため、チャネル幅方向の活性領域端（ＡＡ端）、即ち、素子分離端では各メモリセルの前記浮遊ゲート電極およびＭＯＳトランジスタのゲート電極と前記素子分離端がそれぞれ自己整合で一致する。
【００３３】
また、後に示すように、溝内壁を酸化処理した場合には、シリコンよりも多結晶シリコンの方が一般に酸化速度が速いので、少なくともシリコン基板が外側に張り出す構造にはならない。
【００３４】
図７（ａ）、（ｂ）に示すように、前記レジストパターン３２をレジストアッシング法により除去した後、シリコン酸化膜３４を前記素子分離溝３３に埋め込む。前記素子分離溝３３は微細パターンを有し、また、浮遊ゲート電極が形成されて埋め込む溝のアスペクト比が大きい。それ故、前記酸化膜３４の埋め込みには、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法のように埋め込み特性のよい埋め込み方法が用いられる。
【００３５】
このとき、素子特性上必要があれば、ＨＤＰのような酸化膜を埋め込む前に酸化性雰囲気で前記素子分離溝３３の内壁および多結晶シリコン膜の除去面を熱酸化処理してもよい。
【００３６】
図８（ａ）、（ｂ）に示すように、前記シリコン窒化膜３１をストッパとしてＣＭＰ法により基板表面を平坦化する。平坦化終了後に前記シリコン窒化膜３１をホット燐酸で剥離する。
【００３７】
図９（ａ）、（ｂ）に示すように、前記メモリセル部以外をレジストで覆い、前記素子分離溝３３に埋め込まれた酸化膜３４をＲＩＥ法により深さ１００ｎｍだけエッチングして落とし込む。インターポリ絶縁膜としてＯＮＯ積層膜３５（シリコン酸化膜（Ｏ）／シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）の積層構造）を形成する。
【００３８】
図１０（ａ）、（ｂ）に示すように、前記メモリセル部以外の前記インターポリ絶縁膜３５を剥離するために、前記メモリセル部上にレジストパターン３６を形成して前記ＯＮＯ積層膜３５を前記周辺回路部からＲＩＥ法により除去する。しかる後、前記レジストパターン３６をアッシング法により除去する。
【００３９】
ここでは、前記メモリセル部以外のＯＮＯ積層膜３５を除去しているが、前記周辺回路部のトランジスタ部でＯＮＯ積層膜の一部に溝を形成し、続いて堆積されるリンドープ多結晶シリコン電極とその溝で接するようにすることもできる。
【００４０】
図１１（ａ）、（ｂ）に示すように、リンドープ多結晶シリコン膜３７、ＷＳｉ膜３８およびシリコン窒化膜３９を順次堆積する。前記リンドープ多結晶シリコン膜３７およびＷＳｉ膜３８により前記メモリセルの制御ゲートおよび周辺回路部におけるＭＯＳトランジスタのゲートの一部を形成する。
【００４１】
図１２（ａ）、（ｂ）に示すように、前記基板表面上、即ち、前記シリコン窒化膜３９上にレジスト（図示しない）を塗布してゲートパターンを形成する。しかる後、このレジストパターンをマスクとして用い、ＲＩＥ法により前記シリコン窒化膜３９、ＷＳｉ膜３８、リンドープ多結晶シリコン膜３７、ＯＮＯ積層膜３５、第２の多結晶シリコン膜２９および第１の多結晶シリコン膜２６を順次選択的に除去して前記メモリセル部の前記トンネル絶縁膜２５および前記ＭＯＳトランジスタのゲート酸化膜２４を露出する。次いで、前記レジストマスクを除去する。
【００４２】
図１３（ａ）、（ｂ）に示すように、前記基板表面上に形成されたレジストマスク（図示しない）を用いて、前記メモリセル部におけるｎ−チャネルメモリセルのソース・ドレイン領域４０および前記周辺回路部におけるｐ−チャネルＭＯＳトランジスタのソース・ドレイン領域４１をイオン注入によりそれぞれ形成する。この場合、酸化性雰囲気でゲート側壁（図示しない）を形成することもできる。
【００４３】
しかる後、前記シリコン窒化膜３９を前記基板表面から除去し、基板表面を層間絶縁膜４２で覆う。通常のように図示しない、配線層およびコンタクトを形成して図１４（ａ）、（ｂ）のように半導体装置を完成する。
【００４４】
【発明の効果】
第１および第２のウエルを含む基板表面にそれぞれトンネル絶縁膜およびゲート絶縁膜を介して複数の多結晶シリコン膜を形成し、しかる後、前記第１および第２のウエルに素子分離溝を形成している。それ故、メモリセルの浮遊ゲートおよびＭＯＳトランジスタのゲートがチャネル幅方向の素子分離端で自己整合的に設けることができる。
【００４５】
また、第２の多結晶シリコン膜を堆積する前に、ＭＯＳトランジスタの第１の多結晶シリコン膜に対してチャネルイオン注入を行っている。
【００４６】
したがって、チャネルプロファイルを浅く制御することができ、不純物プロファイルの制御性が向上すると共に、素子の微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例による不揮発性半導体記憶装置におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す平面図である。
【図２】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図３】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図４】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図５】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図６】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図７】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図８】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図９】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１０】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１１】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１２】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１３】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１４】本発明の実施例による不揮発性半導体記憶装置におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【符号の説明】
１…メモリセル部、２…周辺回路部、１１…メモリセル、１２…選択ゲートトランジスタ、１３…ＭＯＳトランジスタ、２０…シリコン基板、２１…酸化膜、２２…ｐ−ウエル、２３…ｎ−ウエル、２４…ゲート酸化膜、２５…トンネル絶縁膜、２６…第１の多結晶シリコン膜、２７…レジストパターン、２８…チャネル領域、２９…第２の多結晶シリコン膜、３０…薄い酸化膜、３１…シリコン窒化膜、３２…レジストパターン、３３…素子分離溝、３４…シリコン酸化膜、３５…ＯＮＯ積層膜、３６…レジストパターン、３７…リンドープ多結晶シリコン膜、３８…ＷＳｉ膜、３９…シリコン窒化膜、４０…メモリセルのソース・ドレイン領域、４１…ＭＯＳトランジスタのソース・ドレイン領域ローラ、４２…層間絶縁膜
【発明の属する技術分野】
本発明は周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置、即ち、各不揮発性メモリセルのトンネル絶縁膜の信頼性を向上させるために、前記トンネル絶縁膜としてオキシナイトライド膜が用いられている。
【０００３】
良質のオキシナイトライド膜を形成するには、酸化膜を窒化した後に酸化雰囲気でアニールすることが必要である。しかしながら、このような窒化後の酸化雰囲気でアニールを行うと、シリコン基板中の不純物、特に、ホウ素が異常拡散することが下記の非特許文献１により知られている。
【０００４】
通常、ＭＯＳトランジスタのチャネルイオン注入はゲート酸化膜を形成する前に行われている。しかる後、ゲート酸化膜を形成し、その上にゲート電極を形成している。
【０００５】
このとき、ゲート絶縁膜を形成する工程において、酸化膜の窒化およびそれに続く酸化雰囲気中でのアニール工程があると、注入したチャネル不純物の異常拡散が生じてしまう。
【０００６】
一方、ＭＯＳトランジスタの微細化と共にチャネル不純物プロファイルを浅く制御することが要求されている。しかしながら、チャネルイオン注入後に不純物イオンの異常拡散が生じると、前記チャネル不純物プロファイルを浅く制御することができなくなり、これらトランジスタの微細化ができなくなってしまう。
【０００７】
チャネルのチャネル不純物プロファイルの制御性を上げるために、ＭＯＳトランジスタの酸化膜およびゲート電極を形成した後にゲートポリシリコン電極を通してイオン注入を行うデバイスプロセスが下記の非特許文献２により提案されている。このプロセスは、ゲート酸化膜および第１のゲート電極膜を形成した後に、ＳＩＴ技術（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により半導体基板に溝を形成し、当該溝に酸化膜を埋め込んでいる。しかる後、前記第１のゲート電極膜を通してチャネルイオン注入を行い、さらに第２のゲート電極膜を前記第１のゲート電極膜上に堆積している。
【０００８】
しかしながら、素子の微細化と共にＳＩＴ技術により前記酸化膜を溝に埋め込んだ後に第２のゲート電極膜を堆積するプロセスは使用できなくなってきている。
【０００９】
不揮発性メモリセルを微細化するためには、浮遊ゲート電極とチャネル幅方向における分離領域の端部とが自己整合していることが必要である。このように、不揮発性メモリセルの浮遊ゲート電極とチャネル幅方向での分離領域の端部とが自己整合するデバイスにおいては、ＳＴＩ技術による分離領域を形成する前に前記浮遊ゲート電極を形成する必要があり、また、前記浮遊ゲート電極と制御ゲート電極との間に介在するＯＮＯ絶縁膜の表面積を充分とるために前記浮遊ゲート電極を厚く、例えば、１５００Ａ（オングストローム）以上、形成する必要がある。
【００１０】
このように、厚い浮遊ゲート電極の場合には、前記従来例のように、ＳＴＩ技術による分離領域の形成後にチャネルイオン注入を行っても、多結晶シリコンからなる厚い浮遊ゲート電極をイオンが通過するような加速電圧でイオン注入する必要があり、チャネルの不純物プロファイルを浅く制御することが困難となる。
【００１１】
【非特許文献１】
Ｙａｅｇａｓｈｉ ｅｔ ａｌ． ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ． ｐｐ．３４１−３４４， １９９９
【００１２】
【非特許文献２】
Ａｒａｉ ｅｔ ａｌ． ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ． ｐｐ．７７５−７７８， ２０００
【００１３】
【発明が解決しようとする課題】
前記したように、不揮発性メモリセル、ＭＯＳトランジスタ等の素子の微細化と共にチャネル不純物プロファイルを浅く制御することが要求されているが、チャネルイオン注入後に不純物イオンの異常拡散が生じると、前記チャネル不純物プロファイルを浅く制御することができなくなり、ＭＯＳトランジスタの微細化ができなくなる、という問題がある。
【００１４】
また、メモリセルの厚い浮遊ゲート電極の場合には、前記従来例のように、ＳＴＩ技術による分離領域の形成後にチャネルイオン注入を行っても、多結晶シリコンからなる厚い浮遊ゲート電極をイオンが通過するような加速電圧でイオン注入する必要があり、チャネルの不純物プロファイルを浅く制御することが難しい、という問題がある。
【００１５】
さらに、メモリセルの高集積化に伴って、素子分離幅が狭くなってきている。従来においては、メモリセルの浮遊ゲート電極は素子分離層上でスリットパターンにより分断されて、その間にインターポリ絶縁膜および制御ゲート電極を形成している。しかし、素子分離層の幅が狭くなるにつれて、素子分離層上でスリットパターンを形成することが困難になり、浮遊ゲート電極は素子活性領域（ＡＡ領域）に対して自己整合で形成せざるを得ない。
【００１６】
本発明は、このような問題を解消してチャネルプロファイルを浅く制御することができ、不純物プロファイルの制御性が向上すると共に、素子の微細化が可能な不揮発性半導体記憶装置及びその製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
本発明によれば、周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された素子分離溝に埋め込まれて複数の素子形成領域を画成する素子分離絶縁膜と、前記各素子形成領域に第１のゲート絶縁膜を介して設けられた浮遊ゲートと、前記浮遊ゲート上に第２のゲート絶縁膜を介して設けられた制御ゲートと、前記制御ゲートと自己整合されて前記半導体基板に設けられたソース・ドレイン領域とを具備し、前記浮遊ゲートがチャネル幅方向の活性領域端で自己整合的に設けられ、複数層の多結晶シリコン膜から構成される。
【００１８】
また、その製造方法は、半導体基板にメモリセル用の第１導電型を有する第１のウエルおよび前記ＭＯＳトランジスタ用の第２導電型を有する第２のウエルを形成する工程と、前記第１および第２のウエルを含む基板表面上にそれぞれトンネル絶縁膜およびゲート絶縁膜を形成する工程と、前記基板表面上に第１の多結晶シリコン膜を堆積する工程と、前記第１のウエルをレジストマスクで覆い、前記第２のウエルにイオン注入を行うことにより前記第１導電型を有するチャネル領域を形成する工程と、前記レジストマスクを前記第１のウエルから除去した後、前記第１の多結晶シリコン膜上に第２の多結晶シリコン膜を堆積する工程と、前記第２の多結晶シリコン膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に素子分離領域が開口されたレジストパターンを形成する工程と、前記レジストパターンを用いて、前記シリコン窒化膜から前記第１および第２のウエルまで順次選択的に除去して前記第１および第２のウエルにそれぞれ素子分離溝を形成する工程と、前記レジストパターンを除去した後、前記素子分離溝に酸化膜を埋め込む工程と、前記基板表面を平坦化した後、前記シリコン窒化膜を除去する工程と、前記基板表面上にＯＮＯ積層膜を形成する工程と、前記第１のウエル上にレジストマスクを形成して、前記第２のウエルから前記ＯＮＯ積層膜を選択的に除去する工程と、前記基板表面上にドープト多結晶シリコン膜、タングステンシリサイド膜およびシリコン窒化膜を順次堆積する工程と、前記シリコン窒化膜、前記タングステンシリサイド膜、前記ドープト多結晶シリコン膜、前記ＯＮＯ積層膜、前記第２の多結晶シリコン膜および前記第１の多結晶シリコン膜を順次選択的に除去して前記第１のウエル上の前記トンネル絶縁膜および前記第２のウエル上の前記ゲート酸化膜を露出する工程と、前記第１および第２のウエルにそれぞれ第２導電型および第１導電型不純物を導入してソース・ドレイン領域を形成する工程とからなる。
【００１９】
【発明の実施の形態】
本発明の実施例を以下に図面を参照して説明する。図１（ａ）、（ｂ）は不揮発性半導体記憶装置におけるメモリセルアレイ部１および周辺回路部２の平面図をそれぞれ示す。
【００２０】
前記メモリセル部１はメモリセル１１および選択ゲートトランジスタ１２を有すると共に、前記周辺回路部２はＭＯＳトランジスタ１３を有している。
【００２１】
前記メモリセル１１としてｎ−チャネルメモリセル、前記周辺回路部２のＭＯＳトランジスタ１３としてｐ−チャネルＭＯＳトランジスタをシリコン基板２０に形成する工程ついて、図１（ａ）、（ｂ）におけるＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図およびＤ−Ｄ断面図を用いて説明する。下記の図において、（ａ）はメモリセル部のＡ−Ａ断面図およびＢ−Ｂ断面図を示し、（ｂ）は周辺回路部のＣ−Ｃ断面図およびＤ−Ｄ断面図を示している。
【００２２】
図２（ａ）、（ｂ）に示すように、シリコン基板２０の表面を熱酸化して、酸化膜２１を、例えば、１００ｎｍの厚さに形成する。次いで、通常のフォトレジスト工程を用いて、前記セル部１および周辺回路部２にそれぞれ所望のイオンを所定のドーズ量注入した後、前記シリコン基板２０を熱処理して前記セル部１および周辺回路部２にそれぞれｐ−ウエル２２（第１のウエル）およびｎ−ウエル２３（第２のウエル）を形成する。しかる後、基板表面に形成された前記酸化膜２１をフッ酸系の溶液で除去する。
【００２３】
図３（ａ）、（ｂ）に示すように、前記シリコン基板２０を酸化性雰囲気でアニールして前記周辺回路部２におけるｐ−チャネルＭＯＳトランジスタのゲート酸化膜２４を、例えば、４０ｎｍの厚さに形成する。通常のフォトレジスト工程を用いて、前記ゲート酸化膜２４を前記セル部１の基板表面からフッ酸系の溶液で選択的に除去する。しかる後、露出した基板表面を熱酸化してメモリセルのトンネル絶縁膜２５を、例えば、７ｎｍの厚さに形成する。次いで、前記トンネル絶縁膜２５をＮＨ３雰囲気中で熱処理して前記トンネル絶縁膜２５中に窒素を導入する。この際、前記トンネル絶縁膜２５中にはＮＨ３ガスから水素も導入されてしまう。それ故、この水素を脱離させるために、前記シリコン基板２０を再び酸化性雰囲気でアニールして酸化膜中に窒素を含有したオキシナイトライド化されたトンネル絶縁膜２５を形成する。
【００２４】
図４（ａ）、（ｂ）に示すように、前記シリコン基板２０上に形成された前記ゲート酸化膜２４および前記トンネル絶縁膜２５上にゲート電極の一部となるアンドープ多結晶シリコン膜２６を通常のＬＰ−ＣＶＤ法により、例えば、４０ｎｍの厚さに堆積させる。
【００２５】
前記メモリセルの前記アンドープ多結晶シリコン膜２６上にレジストパターン２７を形成して、前記ｐ−チャネルＭＯＳトランジスタの前記アンドープ多結晶シリコン膜２６にホウ素を、例えば、加速電圧４０ＫｅＶ、ドーズ量４×１０１２ｃｍ−２でイオン注入する。このイオン注入により、前記ホウ素は前記アンドープ多結晶シリコン膜２６および前記ゲート酸化膜２４を通り抜けて前記ｎ−ウエル２３に薄いｐ型領域２８、即ち、チャネル領域を形成する。
【００２６】
この場合、必要に応じて前記セル部のみに開口したレジストマスクを用いて、チャネルイオン注入を行ってもよく、また、周辺回路のｎ−ＭＯＳトランジスタのチャネルイオン注入および高耐圧系トランジスタも適当なレジストパターンを用いてイオン注入を行うこともできる。
【００２７】
通常のレジストアッシング法により前記レジストパターン２７を除去し、洗浄処理を行う。図５（ａ）、（ｂ）に示すように、ＬＰ−ＣＶＤ炉においてゲート電極の一部となる第２のリンドープした多結晶シリコン膜２９を、例えば、１２５ｎｍ程度の厚さに前記アンドープ多結晶シリコン膜２６上に被着させる。この場合、前記第２の多結晶シリコン膜２９として、アンドープ多結晶シリコン膜、ドープト多結晶シリコン膜およびアンドープ多結晶シリコン膜の積層構造とすることもできる。
【００２８】
このとき、前記第１のアンドープ多結晶シリコン膜２６と前記第２のリンドープした多結晶シリコン膜２９との間には、１〜２ｎｍ程度の酸化膜３０が介在するようになる。この酸化膜３０は、前記洗浄処理時或いは前記ＬＰ−ＣＶＤ炉に半導体基板が導入される際に、前記第１の多結晶シリコン膜２６の表面に形成される。前記酸化膜３０は極めて薄く、自然酸化膜であるので、後の熱工程により多結晶シリコンの結晶粒成長時に部分的に穴が開いて前記第１および第２の多結晶シリコン膜が接続し、また、前記第２の多結晶シリコン膜２９からリンが前記第１の多結晶シリコン膜２６に拡散する。
【００２９】
また、後の熱工程によっては前記第１の多結晶シリコン膜２６と前記第２の多結晶シリコン膜２９との間の薄い酸化膜３０は結晶粒成長により殆ど見えなくなる場合もあるが、前記第１の多結晶シリコン膜２６と前記第２の多結晶シリコン膜２９間には少なくとも粒界が見えるようになる。
【００３０】
さらに、前記第１の多結晶シリコン膜２６をアンドープとし、前記第２の多結晶シリコン膜２９をリンドープとしているが、前記第２の多結晶シリコン膜をアンドープとし、後の工程でイオン注入により不純物を導入してもよい。また、前記第１および第２の多結晶シリコン膜として、不純物のドープされた多結晶シリコン膜を用いてもよい。
【００３１】
図６（ａ）、（ｂ）に示すように、前記第２の多結晶シリコン膜２９上にシリコン窒化膜３１を１００ｎｍの厚さに堆積する。前記シリコン窒化膜３１上にレジストを塗布して素子分離領域が開口されたレジストパターン３２をフォトリソグラフィ法により形成する。このレジストパターン３２をマスクとして用い、ＲＩＥ法により前記シリコン窒化膜３１からｐ−ウエル２２およびｎ−ウエル２３まで、前記ｐ−ウエル２２およびｎ−ウエル２３を、例えば、約２００ｎｍエッチングされるように順次選択的に除去して前記ｐ−ウエル２２およびｎ−ウエル２３に素子分離溝３３を形成する。
【００３２】
このとき、前記メモリセル部において浮遊ゲート電極となる前記第１および第２の多結晶シリコン膜２６、２９と前記素子分離溝３３は、同じマスクを用いて反応性イオンエッチングされるため、チャネル幅方向の活性領域端（ＡＡ端）、即ち、素子分離端では各メモリセルの前記浮遊ゲート電極およびＭＯＳトランジスタのゲート電極と前記素子分離端がそれぞれ自己整合で一致する。
【００３３】
また、後に示すように、溝内壁を酸化処理した場合には、シリコンよりも多結晶シリコンの方が一般に酸化速度が速いので、少なくともシリコン基板が外側に張り出す構造にはならない。
【００３４】
図７（ａ）、（ｂ）に示すように、前記レジストパターン３２をレジストアッシング法により除去した後、シリコン酸化膜３４を前記素子分離溝３３に埋め込む。前記素子分離溝３３は微細パターンを有し、また、浮遊ゲート電極が形成されて埋め込む溝のアスペクト比が大きい。それ故、前記酸化膜３４の埋め込みには、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法のように埋め込み特性のよい埋め込み方法が用いられる。
【００３５】
このとき、素子特性上必要があれば、ＨＤＰのような酸化膜を埋め込む前に酸化性雰囲気で前記素子分離溝３３の内壁および多結晶シリコン膜の除去面を熱酸化処理してもよい。
【００３６】
図８（ａ）、（ｂ）に示すように、前記シリコン窒化膜３１をストッパとしてＣＭＰ法により基板表面を平坦化する。平坦化終了後に前記シリコン窒化膜３１をホット燐酸で剥離する。
【００３７】
図９（ａ）、（ｂ）に示すように、前記メモリセル部以外をレジストで覆い、前記素子分離溝３３に埋め込まれた酸化膜３４をＲＩＥ法により深さ１００ｎｍだけエッチングして落とし込む。インターポリ絶縁膜としてＯＮＯ積層膜３５（シリコン酸化膜（Ｏ）／シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）の積層構造）を形成する。
【００３８】
図１０（ａ）、（ｂ）に示すように、前記メモリセル部以外の前記インターポリ絶縁膜３５を剥離するために、前記メモリセル部上にレジストパターン３６を形成して前記ＯＮＯ積層膜３５を前記周辺回路部からＲＩＥ法により除去する。しかる後、前記レジストパターン３６をアッシング法により除去する。
【００３９】
ここでは、前記メモリセル部以外のＯＮＯ積層膜３５を除去しているが、前記周辺回路部のトランジスタ部でＯＮＯ積層膜の一部に溝を形成し、続いて堆積されるリンドープ多結晶シリコン電極とその溝で接するようにすることもできる。
【００４０】
図１１（ａ）、（ｂ）に示すように、リンドープ多結晶シリコン膜３７、ＷＳｉ膜３８およびシリコン窒化膜３９を順次堆積する。前記リンドープ多結晶シリコン膜３７およびＷＳｉ膜３８により前記メモリセルの制御ゲートおよび周辺回路部におけるＭＯＳトランジスタのゲートの一部を形成する。
【００４１】
図１２（ａ）、（ｂ）に示すように、前記基板表面上、即ち、前記シリコン窒化膜３９上にレジスト（図示しない）を塗布してゲートパターンを形成する。しかる後、このレジストパターンをマスクとして用い、ＲＩＥ法により前記シリコン窒化膜３９、ＷＳｉ膜３８、リンドープ多結晶シリコン膜３７、ＯＮＯ積層膜３５、第２の多結晶シリコン膜２９および第１の多結晶シリコン膜２６を順次選択的に除去して前記メモリセル部の前記トンネル絶縁膜２５および前記ＭＯＳトランジスタのゲート酸化膜２４を露出する。次いで、前記レジストマスクを除去する。
【００４２】
図１３（ａ）、（ｂ）に示すように、前記基板表面上に形成されたレジストマスク（図示しない）を用いて、前記メモリセル部におけるｎ−チャネルメモリセルのソース・ドレイン領域４０および前記周辺回路部におけるｐ−チャネルＭＯＳトランジスタのソース・ドレイン領域４１をイオン注入によりそれぞれ形成する。この場合、酸化性雰囲気でゲート側壁（図示しない）を形成することもできる。
【００４３】
しかる後、前記シリコン窒化膜３９を前記基板表面から除去し、基板表面を層間絶縁膜４２で覆う。通常のように図示しない、配線層およびコンタクトを形成して図１４（ａ）、（ｂ）のように半導体装置を完成する。
【００４４】
【発明の効果】
第１および第２のウエルを含む基板表面にそれぞれトンネル絶縁膜およびゲート絶縁膜を介して複数の多結晶シリコン膜を形成し、しかる後、前記第１および第２のウエルに素子分離溝を形成している。それ故、メモリセルの浮遊ゲートおよびＭＯＳトランジスタのゲートがチャネル幅方向の素子分離端で自己整合的に設けることができる。
【００４５】
また、第２の多結晶シリコン膜を堆積する前に、ＭＯＳトランジスタの第１の多結晶シリコン膜に対してチャネルイオン注入を行っている。
【００４６】
したがって、チャネルプロファイルを浅く制御することができ、不純物プロファイルの制御性が向上すると共に、素子の微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例による不揮発性半導体記憶装置におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す平面図である。
【図２】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図３】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図４】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図５】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図６】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図７】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図８】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図９】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１０】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１１】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１２】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１３】本発明の実施例による不揮発性半導体記憶装置の製造工程におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【図１４】本発明の実施例による不揮発性半導体記憶装置におけるメモリセル部（ａ）および周辺回路部（ｂ）を示す断面図である。
【符号の説明】
１…メモリセル部、２…周辺回路部、１１…メモリセル、１２…選択ゲートトランジスタ、１３…ＭＯＳトランジスタ、２０…シリコン基板、２１…酸化膜、２２…ｐ−ウエル、２３…ｎ−ウエル、２４…ゲート酸化膜、２５…トンネル絶縁膜、２６…第１の多結晶シリコン膜、２７…レジストパターン、２８…チャネル領域、２９…第２の多結晶シリコン膜、３０…薄い酸化膜、３１…シリコン窒化膜、３２…レジストパターン、３３…素子分離溝、３４…シリコン酸化膜、３５…ＯＮＯ積層膜、３６…レジストパターン、３７…リンドープ多結晶シリコン膜、３８…ＷＳｉ膜、３９…シリコン窒化膜、４０…メモリセルのソース・ドレイン領域、４１…ＭＯＳトランジスタのソース・ドレイン領域ローラ、４２…層間絶縁膜
Claims (16)
- 周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置であって、
半導体基板と、
前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、
前記各素子形成領域に第１のゲート絶縁膜を介して設けられた浮遊ゲートと、
前記浮遊ゲート上に第２のゲート絶縁膜を介して設けられた制御ゲートと、
前記制御ゲートと自己整合されて前記半導体基板に設けられたソース・ドレイン領域とを具備し、
前記浮遊ゲートがチャネル幅方向の素子分離端で自己整合的に設けられ、複数層の多結晶シリコン膜からなる不揮発性半導体記憶装置。 - 前記浮遊ゲートと前記ＭＯＳトランジスタのゲートとが前記チャネル幅方向の素子分離端で自己整合的に設けられている請求項１記載の不揮発性半導体記憶装置。
- 前記浮遊ゲートは少なくともドープされた第１および第２の多結晶シリコン膜からなる請求項１記載の不揮発性半導体記憶装置。
- 前記複数層の多結晶シリコン膜間には酸化膜が設けられている請求項１記載の不揮発性半導体記憶装置。
- 前記周辺回路のＭＯＳトランジスタにおいて、前記浮遊ゲートを少なくともゲート電極の一部として使用する請求項１乃至４のいずれか１記載の不揮発性半導体記憶装置。
- 前記周辺回路において少なくとも１つの高耐圧系トランジスタを含む請求項１乃至５のいずれか１記載の不揮発性半導体記憶装置。
- 周辺回路において少なくとも１つのＭＯＳトランジスタを含む不揮発性半導体記憶装置の製造方法であって、
半導体基板にメモリセル用の第１のウエルおよび前記ＭＯＳトランジスタ用の第２のウエルを形成する工程と、
前記第１および第２のウエルを含む基板表面上にそれぞれトンネル絶縁膜およびゲート絶縁膜を形成する工程と、
前記基板表面上に第１の多結晶シリコン膜を堆積する工程と、
前記第１のウエルをレジストマスクで覆い、前記第２のウエルにイオン注入を行いチャネル領域を形成する工程と、
前記レジストマスクを前記第１のウエルから除去した後、前記第１の多結晶シリコン膜上に第２の多結晶シリコン膜を堆積する工程と、
前記第２の多結晶シリコン膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に素子分離領域が開口されたレジストパターンを形成する工程と、
前記レジストパターンを用いて、前記シリコン窒化膜から前記第１および第２のウエルまで順次選択的に除去して前記第１および第２のウエルにそれぞれ素子分離溝を形成する工程と、
前記レジストパターンを除去した後、前記素子分離溝に酸化膜を埋め込む工程と、
前記基板表面を平坦化した後、前記シリコン窒化膜を除去する工程と、
前記基板表面上にＯＮＯ積層膜を形成する工程と、
前記第１のウエル上にレジストマスクを形成して、前記第２のウエルから前記ＯＮＯ積層膜を選択的に除去する工程と、
前記基板表面上に少なくとも導電膜を堆積する工程と、
前記導電膜、前記ＯＮＯ積層膜、前記第２の多結晶シリコン膜および前記第１の多結晶シリコン膜を順次選択的に除去して前記第１のウエル上の前記トンネル絶縁膜および前記第２のウエル上の前記ゲート酸化膜を露出する工程と、
前記第１および第２のウエルにそれぞれ不純物を導入してソース・ドレイン領域を形成する工程とを具備する不揮発性半導体記憶装置の製造方法。 - 前記第１および第２のウエルにそれぞれ素子分離溝を形成する工程により前記メモリセルの浮遊ゲートと前記ＭＯＳトランジスタのゲートとがチャネル幅方向の素子分離端で自己整合的に形成される請求項７記載の不揮発性半導体記憶装置の製造方法。
- 前記トンネル絶縁膜をＮＨ３雰囲気中で熱処理して前記トンネル絶縁膜中に窒素を導入する請求項７記載の不揮発性半導体記憶装置の製造方法。
- 酸化性雰囲気でアニールして酸化膜中に窒素を含有したオキシナイトライド化されたトンネル絶縁膜を形成する請求項７記載の不揮発性半導体記憶装置の製造方法。
- 前記第１の多結晶シリコン膜はアンドープ多結晶シリコン膜である請求項７乃至１０のいずれか１記載の不揮発性半導体記憶装置の製造方法。
- 前記第１の多結晶シリコン膜はドープされた多結晶シリコン膜である請求項７乃至１１のいずれか１記載の不揮発性半導体記憶装置の製造方法。
- 前記第２の多結晶シリコン膜はドープされた多結晶シリコン膜である請求項７乃至１２のいずれか１記載の不揮発性半導体記憶装置の製造方法。
- 前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との間には、酸化膜が介在する請求項７乃至１２のいずれか１記載の不揮発性半導体記憶装置の製造方法。
- 前記第２の多結晶シリコン膜はアンドープの多結晶シリコン膜であって、その後不純物が導入される請求項７乃至１３のいずれか１記載の不揮発性半導体記憶装置の製造方法。
- 前記基板表面上に前記少なくとも導電膜を堆積する工程は前記基板表面上にドープト多結晶シリコン膜、タングステンシリサイド膜およびシリコン窒化膜を順次堆積する工程とからなる請求項７記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003162019A JP2004363443A (ja) | 2003-06-06 | 2003-06-06 | 不揮発性半導体記憶装置及びその製造方法 |
| US10/860,014 US7238975B2 (en) | 2003-06-06 | 2004-06-04 | Nonvolatile semiconductor memory device and manufacturing method therefor |
| US11/783,368 US20070190727A1 (en) | 2003-06-06 | 2007-04-09 | Nonvolatile semiconductor memory device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003162019A JP2004363443A (ja) | 2003-06-06 | 2003-06-06 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004363443A true JP2004363443A (ja) | 2004-12-24 |
| JP2004363443A5 JP2004363443A5 (ja) | 2005-11-24 |
Family
ID=34054281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003162019A Pending JP2004363443A (ja) | 2003-06-06 | 2003-06-06 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7238975B2 (ja) |
| JP (1) | JP2004363443A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129136A (ja) * | 2005-11-07 | 2007-05-24 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2009164553A (ja) * | 2007-12-28 | 2009-07-23 | Hynix Semiconductor Inc | フラッシュメモリ素子及びその製造方法 |
| JP2010147241A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843244B1 (ko) * | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7812375B2 (en) | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| KR100577225B1 (ko) * | 2004-12-29 | 2006-05-26 | 동부일렉트로닉스 주식회사 | 이이피롬(ｅｅｐｒｏｍ), 이의 제조 방법 및 이의프로그램/소거 방법 |
| US20070085129A1 (en) * | 2005-10-14 | 2007-04-19 | Macronix International Co., Ltd. | Nitride read only memory device with buried diffusion spacers and method for making the same |
| KR20090078165A (ko) * | 2008-01-14 | 2009-07-17 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
| JP2010045175A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5356005B2 (ja) * | 2008-12-10 | 2013-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010219099A (ja) * | 2009-03-13 | 2010-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US20150050788A1 (en) * | 2011-02-15 | 2015-02-19 | Contour Semiconductor, Inc. | Current steering element formation for memory arrays |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| JPH07115144A (ja) | 1993-10-15 | 1995-05-02 | Sony Corp | 半導体不揮発性記憶装置 |
| JP2924622B2 (ja) * | 1993-12-28 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5446299A (en) * | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
| JP2590746B2 (ja) * | 1994-07-29 | 1997-03-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08316348A (ja) * | 1995-03-14 | 1996-11-29 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0936263A (ja) | 1995-07-21 | 1997-02-07 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置 |
| JPH0964209A (ja) * | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| DE69631879D1 (de) * | 1996-04-30 | 2004-04-22 | St Microelectronics Srl | Herstellungsverfahren für einen integrierten Dickoxydtransistor |
| JP3598197B2 (ja) * | 1997-03-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6222769B1 (en) * | 1997-06-06 | 2001-04-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device having buried electrode within shallow trench |
| JP2000156502A (ja) * | 1998-09-21 | 2000-06-06 | Texas Instr Inc <Ti> | 集積回路及び方法 |
| JP2000311956A (ja) * | 1999-04-27 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法 |
| TW484228B (en) * | 1999-08-31 | 2002-04-21 | Toshiba Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
| US6329704B1 (en) * | 1999-12-09 | 2001-12-11 | International Business Machines Corporation | Ultra-shallow junction dopant layer having a peak concentration within a dielectric layer |
| JP2002009173A (ja) * | 2000-06-26 | 2002-01-11 | Toshiba Corp | 半導体装置の製造方法 |
| US20020155665A1 (en) * | 2001-04-24 | 2002-10-24 | International Business Machines Corporation, | Formation of notched gate using a multi-layer stack |
| US6586289B1 (en) * | 2001-06-15 | 2003-07-01 | International Business Machines Corporation | Anti-spacer structure for improved gate activation |
| US6531365B2 (en) * | 2001-06-22 | 2003-03-11 | International Business Machines Corporation | Anti-spacer structure for self-aligned independent gate implantation |
| US6512266B1 (en) * | 2001-07-11 | 2003-01-28 | International Business Machines Corporation | Method of fabricating SiO2 spacers and annealing caps |
| US6509221B1 (en) * | 2001-11-15 | 2003-01-21 | International Business Machines Corporation | Method for forming high performance CMOS devices with elevated sidewall spacers |
| US6562713B1 (en) * | 2002-02-19 | 2003-05-13 | International Business Machines Corporation | Method of protecting semiconductor areas while exposing a gate |
| US6583016B1 (en) * | 2002-03-26 | 2003-06-24 | Advanced Micro Devices, Inc. | Doped spacer liner for improved transistor performance |
| US6991987B1 (en) * | 2002-11-27 | 2006-01-31 | Advanced Micro Devices, Inc. | Method for producing a low defect homogeneous oxynitride |
| JP2005235987A (ja) * | 2004-02-19 | 2005-09-02 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
-
2003
- 2003-06-06 JP JP2003162019A patent/JP2004363443A/ja active Pending
-
2004
- 2004-06-04 US US10/860,014 patent/US7238975B2/en not_active Expired - Fee Related
-
2007
- 2007-04-09 US US11/783,368 patent/US20070190727A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129136A (ja) * | 2005-11-07 | 2007-05-24 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US8043930B2 (en) | 2005-11-07 | 2011-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| JP2009164553A (ja) * | 2007-12-28 | 2009-07-23 | Hynix Semiconductor Inc | フラッシュメモリ素子及びその製造方法 |
| JP2010147241A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7238975B2 (en) | 2007-07-03 |
| US20070190727A1 (en) | 2007-08-16 |
| US20050012142A1 (en) | 2005-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6037625A (en) | Semiconductor device with salicide structure and fabrication method thereof | |
| JP3911585B2 (ja) | 半導体装置およびその製造方法 | |
| JP4931267B2 (ja) | 半導体装置 | |
| US20070190727A1 (en) | Nonvolatile semiconductor memory device and manufacturing method therefor | |
| US20040159886A1 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| JPWO2006126245A1 (ja) | 半導体装置及びその製造方法 | |
| JP2005244086A (ja) | 半導体装置及びその製造方法 | |
| JP2004281662A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH11150268A (ja) | 半導体装置及びその製造方法 | |
| JP2003179227A (ja) | 半導体装置及びその製造方法 | |
| US20090280613A1 (en) | Method of manufacturing semiconductor device | |
| JP3530026B2 (ja) | 半導体装置及びその製造方法 | |
| US20080280407A1 (en) | Cmos device with dual polycide gates and method of manufacturing the same | |
| JP4911826B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2006286720A (ja) | 半導体装置およびその製造方法 | |
| JP3193845B2 (ja) | 半導体装置及びその製造方法 | |
| US6849490B2 (en) | Semiconductor device having a memory cell region and a peripheral circuit region and method of manufacturing thereof | |
| US20020013067A1 (en) | Semiconductor device manufacturing method | |
| JP3355083B2 (ja) | 半導体装置の製造方法 | |
| JPH11243195A (ja) | 半導体装置およびその製造方法 | |
| JP4266089B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2001196549A (ja) | 半導体装置および半導体装置の製造方法 | |
| US20060134874A1 (en) | Manufacture method of MOS semiconductor device having extension and pocket | |
| JPWO2006035503A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| US20030124793A1 (en) | Method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051012 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081113 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090407 |