JP2003100862A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003100862A JP2003100862A JP2001288971A JP2001288971A JP2003100862A JP 2003100862 A JP2003100862 A JP 2003100862A JP 2001288971 A JP2001288971 A JP 2001288971A JP 2001288971 A JP2001288971 A JP 2001288971A JP 2003100862 A JP2003100862 A JP 2003100862A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel cut
- semiconductor
- cut layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0188—Manufacturing their isolation regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0148—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising introducing impurities in side walls or bottom walls of trenches, e.g. for forming channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路が微細化されても、各分離絶
縁膜下の半導体基板中の不純物濃度を十分に高くするこ
とができ、素子分離特性の優れた半導体装置およびその
製造方法を得ることを目的とする。 【解決手段】 形成された場所によって異なる深さを有
する素子分離絶縁膜を備えた半導体装置において、一つ
の活性領域に、深さ方向に複数のチャネルカット層を形
成することによって、素子分離絶縁膜下の半導体基板中
の濃度の低下を抑制する。
縁膜下の半導体基板中の不純物濃度を十分に高くするこ
とができ、素子分離特性の優れた半導体装置およびその
製造方法を得ることを目的とする。 【解決手段】 形成された場所によって異なる深さを有
する素子分離絶縁膜を備えた半導体装置において、一つ
の活性領域に、深さ方向に複数のチャネルカット層を形
成することによって、素子分離絶縁膜下の半導体基板中
の濃度の低下を抑制する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ（Metal
Oxide Silicon）型半導体装置およびその製造方法に関
し、特に、分離特性が向上した素子分離構造を有する半
導体装置およびその製造方法に関するものである。
Oxide Silicon）型半導体装置およびその製造方法に関
し、特に、分離特性が向上した素子分離構造を有する半
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体素子間の絶縁分離を行う方法の一
つに、トレンチ分離がある。これは、半導体基板の表面
に形成した溝の内部に、ポリシリコン膜やシリコン酸化
膜などを充填して形成されたものであり、他の絶縁分離
と比較して、所要面積や寄生容量が非常に小さく、半導
体装置の高集積化および高速化に適した構造である。
つに、トレンチ分離がある。これは、半導体基板の表面
に形成した溝の内部に、ポリシリコン膜やシリコン酸化
膜などを充填して形成されたものであり、他の絶縁分離
と比較して、所要面積や寄生容量が非常に小さく、半導
体装置の高集積化および高速化に適した構造である。
【０００３】図１５〜図１６は、従来の半導体装置の製
造方法の一工程を示す断面図である。図において、１０
１は半導体基板、１０２は溝、１０２１および１０３１
はシリコン酸化膜、１０２２はシリコン窒化膜である。
図を参照して、まず、半導体基板１０１の表面にシリコ
ン酸化膜１０２１およびシリコン窒化膜１０２２を順次
堆積し、フォトレジストマスク（図示せず）を用いた異
方性エッチングによって、溝１０２が形成される領域上
に開口を有するように、シリコン窒化膜１０２２および
シリコン酸化膜１０２１をパターニングする。そして、
シリコン窒化膜１０２２およびシリコン酸化膜１０２１
をマスクとして、半導体基板１０１表面をエッチング
し、溝１０２を形成する。
造方法の一工程を示す断面図である。図において、１０
１は半導体基板、１０２は溝、１０２１および１０３１
はシリコン酸化膜、１０２２はシリコン窒化膜である。
図を参照して、まず、半導体基板１０１の表面にシリコ
ン酸化膜１０２１およびシリコン窒化膜１０２２を順次
堆積し、フォトレジストマスク（図示せず）を用いた異
方性エッチングによって、溝１０２が形成される領域上
に開口を有するように、シリコン窒化膜１０２２および
シリコン酸化膜１０２１をパターニングする。そして、
シリコン窒化膜１０２２およびシリコン酸化膜１０２１
をマスクとして、半導体基板１０１表面をエッチング
し、溝１０２を形成する。
【０００４】そして、ＣＶＤ（Chemical Vapor Deposit
ion）法により全面にシリコン酸化膜１０３１などの絶
縁膜を形成してから、シリコン窒化膜１０２２をストッ
パーとしたＣＭＰ（Chemical Mechanical Polising）法
によって、シリコン窒化膜１０２２表面上のシリコン酸
化膜１０３１を除去し、溝１０２とシリコン窒化膜１０
２２の開口の内部のみにシリコン酸化膜１０３１を残
す。図１５は、この工程が終わった段階での半導体装置
の素子を示す断面図である。
ion）法により全面にシリコン酸化膜１０３１などの絶
縁膜を形成してから、シリコン窒化膜１０２２をストッ
パーとしたＣＭＰ（Chemical Mechanical Polising）法
によって、シリコン窒化膜１０２２表面上のシリコン酸
化膜１０３１を除去し、溝１０２とシリコン窒化膜１０
２２の開口の内部のみにシリコン酸化膜１０３１を残
す。図１５は、この工程が終わった段階での半導体装置
の素子を示す断面図である。
【０００５】図１６において、１０３はシリコン酸化
膜、１０４１はｐウェル、１０４２はｎウェル、１０５
１はｐ型チャネルカット層、１０５２はｎ型チャネルカ
ット層、１０６はゲート絶縁膜、１０７はゲート電極、
１０８１はｎ型ソース・ドレイン領域、１０８２はｐ型
ソース・ドレイン領域である。図１６を参照して、シリ
コン酸化膜１０３は、図１５で示した工程の後に、シリ
コン窒化膜１０２２およびシリコン酸化膜１０２１を除
去すると共に、シリコン酸化膜１０３１の表面を除去し
て形成されたものである。そして、このシリコン酸化膜
１０３を形成した後、ｎＭＯＳ領域およびｐＭＯＳ領域
表面上に開口を有するフォトレジストマスク（図示せ
ず）をそれぞれ形成して、ｐウェル１０４１およびｐ型
チャネルカット層１０５１と、ｎウェル１０４２および
ｎ型チャネルカット層１０５２をそれぞれ形成する。そ
して、フォトレジストマスクを除去してから、シリコン
酸化膜およびポリシリコン層を全面に形成し、パターニ
ングすることによって、ゲート酸化膜１０６およびゲー
ト電極１０７を形成する。この後、ｎＭＯＳ領域および
ｐＭＯＳ領域表面上に開口を有する別のフォトレジスト
マスク（図示せず）をそれぞれ形成して、ｎ型ソース・
ドレイン領域１０８１を形成するとともにｎＭＯＳ領域
のゲート電極１０７にｎ型の不純物を導入し、ｐ型ソー
ス・ドレイン領域１０８２を形成するとともにｐＭＯＳ
領域のゲート電極１０７にｐ型の不純物を導入する。そ
して、フォトレジストマスクを除去する。図１６はこの
工程が終わった段階での半導体装置の素子を示す断面図
である。
膜、１０４１はｐウェル、１０４２はｎウェル、１０５
１はｐ型チャネルカット層、１０５２はｎ型チャネルカ
ット層、１０６はゲート絶縁膜、１０７はゲート電極、
１０８１はｎ型ソース・ドレイン領域、１０８２はｐ型
ソース・ドレイン領域である。図１６を参照して、シリ
コン酸化膜１０３は、図１５で示した工程の後に、シリ
コン窒化膜１０２２およびシリコン酸化膜１０２１を除
去すると共に、シリコン酸化膜１０３１の表面を除去し
て形成されたものである。そして、このシリコン酸化膜
１０３を形成した後、ｎＭＯＳ領域およびｐＭＯＳ領域
表面上に開口を有するフォトレジストマスク（図示せ
ず）をそれぞれ形成して、ｐウェル１０４１およびｐ型
チャネルカット層１０５１と、ｎウェル１０４２および
ｎ型チャネルカット層１０５２をそれぞれ形成する。そ
して、フォトレジストマスクを除去してから、シリコン
酸化膜およびポリシリコン層を全面に形成し、パターニ
ングすることによって、ゲート酸化膜１０６およびゲー
ト電極１０７を形成する。この後、ｎＭＯＳ領域および
ｐＭＯＳ領域表面上に開口を有する別のフォトレジスト
マスク（図示せず）をそれぞれ形成して、ｎ型ソース・
ドレイン領域１０８１を形成するとともにｎＭＯＳ領域
のゲート電極１０７にｎ型の不純物を導入し、ｐ型ソー
ス・ドレイン領域１０８２を形成するとともにｐＭＯＳ
領域のゲート電極１０７にｐ型の不純物を導入する。そ
して、フォトレジストマスクを除去する。図１６はこの
工程が終わった段階での半導体装置の素子を示す断面図
である。
【０００６】
【発明が解決しようとする課題】しかしながら、素子の
微細化に伴って、溝の幅も狭くなるため、溝を形成する
ための異方性エッチングの際に、エッチング速度がパタ
ーンに依存して、形成された溝の深さにバラツキが生
じ、溝内に埋め込まれたシリコン酸化膜の表面高さにバ
ラツキが生じるという問題点があった。また、面内の不
均一性によっても、溝深さにバラツキが生じるという問
題点があった。また、溝内にシリコン酸化膜を埋め込ん
で平坦化する際に、溝の幅の違いなどによって、埋め込
まれたシリコン酸化膜の表面高さにバラツキが生じると
いう問題があった。そして、これらのバラツキによっ
て、分離絶縁膜の下にチャネルカット層が形成されない
領域を生じ、この部分での、素子間のパンチスルーを防
止できなくなるという問題点を生じていた。
微細化に伴って、溝の幅も狭くなるため、溝を形成する
ための異方性エッチングの際に、エッチング速度がパタ
ーンに依存して、形成された溝の深さにバラツキが生
じ、溝内に埋め込まれたシリコン酸化膜の表面高さにバ
ラツキが生じるという問題点があった。また、面内の不
均一性によっても、溝深さにバラツキが生じるという問
題点があった。また、溝内にシリコン酸化膜を埋め込ん
で平坦化する際に、溝の幅の違いなどによって、埋め込
まれたシリコン酸化膜の表面高さにバラツキが生じると
いう問題があった。そして、これらのバラツキによっ
て、分離絶縁膜の下にチャネルカット層が形成されない
領域を生じ、この部分での、素子間のパンチスルーを防
止できなくなるという問題点を生じていた。
【０００７】本発明は、上記した課題を解決するために
なされたもので、半導体集積回路が微細化されても、素
子間のパンチスルーが抑制され、分離特性の優れた半導
体装置およびその製造方法を得ることを目的とするもの
である。
なされたもので、半導体集積回路が微細化されても、素
子間のパンチスルーが抑制され、分離特性の優れた半導
体装置およびその製造方法を得ることを目的とするもの
である。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の主表面に配設された第１導電型の第
１の半導体領域と、半導体基板の主表面に、その底面が
異なる第１および第２の深さを有して配設され、第１の
半導体領域を複数の活性領域に分離する分離絶縁膜と、
第１の半導体領域内の第１の深さの底面近傍に配設され
た第１導電型の第１のチャネルカット層と、第１の半導
体領域内の第２の深さの底面近傍に配設された第１導電
型の第２のチャネルカット層と、複数の活性領域のそれ
ぞれの主表面に形成された第２導電型のＭＯＳ型トラン
ジスタとを備えたものであり、分離絶縁膜の底面の深さ
のバラツキや、分離絶縁膜表面の高さのバラツキがある
半導体装置においても、各分離絶縁膜下の半導体基板中
にチャネルカット層が存在することになり、素子間のパ
ンチスルーを十分に抑制することができる。
置は、半導体基板の主表面に配設された第１導電型の第
１の半導体領域と、半導体基板の主表面に、その底面が
異なる第１および第２の深さを有して配設され、第１の
半導体領域を複数の活性領域に分離する分離絶縁膜と、
第１の半導体領域内の第１の深さの底面近傍に配設され
た第１導電型の第１のチャネルカット層と、第１の半導
体領域内の第２の深さの底面近傍に配設された第１導電
型の第２のチャネルカット層と、複数の活性領域のそれ
ぞれの主表面に形成された第２導電型のＭＯＳ型トラン
ジスタとを備えたものであり、分離絶縁膜の底面の深さ
のバラツキや、分離絶縁膜表面の高さのバラツキがある
半導体装置においても、各分離絶縁膜下の半導体基板中
にチャネルカット層が存在することになり、素子間のパ
ンチスルーを十分に抑制することができる。
【０００９】さらに、第１のチャネルカット層と、第２
のチャネルカット層は、活性領域に対して、水平方向に
逆にシフトしていることを特徴とするものであり、ｐＭ
ＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減され
る。
のチャネルカット層は、活性領域に対して、水平方向に
逆にシフトしていることを特徴とするものであり、ｐＭ
ＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減され
る。
【００１０】さらに、半導体基板の主表面の他の領域に
配設され、分離絶縁膜によって複数の活性領域に分離さ
れる第２導電型の第２の半導体領域と、第２の半導体領
域内の第１の深さの底面近傍に配設された第２導電型の
第３のチャネルカット層と、第２の半導体領域内の第２
の深さの底面近傍に配設された第２導電型の第４のチャ
ネルカット層と、複数の活性領域のそれぞれの主表面に
形成された第１導電型のＭＯＳ型トランジスタとを備え
たものであり、ＣＭＯＳトランジスタのｎＭＯＳ領域お
よびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の底面
の深さのバラツキや、分離絶縁膜表面の高さのバラツキ
に合わせて、深さの異なるチャネルカット層が形成され
ているため、各分離絶縁膜下の半導体基板中にチャネル
カット層が存在することになり、素子間のパンチスルー
を十分に抑制することができる。
配設され、分離絶縁膜によって複数の活性領域に分離さ
れる第２導電型の第２の半導体領域と、第２の半導体領
域内の第１の深さの底面近傍に配設された第２導電型の
第３のチャネルカット層と、第２の半導体領域内の第２
の深さの底面近傍に配設された第２導電型の第４のチャ
ネルカット層と、複数の活性領域のそれぞれの主表面に
形成された第１導電型のＭＯＳ型トランジスタとを備え
たものであり、ＣＭＯＳトランジスタのｎＭＯＳ領域お
よびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の底面
の深さのバラツキや、分離絶縁膜表面の高さのバラツキ
に合わせて、深さの異なるチャネルカット層が形成され
ているため、各分離絶縁膜下の半導体基板中にチャネル
カット層が存在することになり、素子間のパンチスルー
を十分に抑制することができる。
【００１１】また、第１のチャネルカット層と、第２の
チャネルカット層は、第２導電型のＭＯＳトランジスタ
が形成される活性領域に対して、水平方向に逆にシフト
し、第３のチャネルカット層と、第４のチャネルカット
層は、第１導電型のＭＯＳトランジスタが形成される活
性領域に対して、水平方向に逆にシフトしていることを
特徴とするものであり、分離絶縁膜の底面のバラツキに
合わせて異なる深さに形成されたチャネルカット層が、
各活性領域に対して、水平方向に逆にシフトしているた
め、ｐＭＯＳ領域およびｎＭＯＳ領域自体のシフト量が
それぞれ軽減される。
チャネルカット層は、第２導電型のＭＯＳトランジスタ
が形成される活性領域に対して、水平方向に逆にシフト
し、第３のチャネルカット層と、第４のチャネルカット
層は、第１導電型のＭＯＳトランジスタが形成される活
性領域に対して、水平方向に逆にシフトしていることを
特徴とするものであり、分離絶縁膜の底面のバラツキに
合わせて異なる深さに形成されたチャネルカット層が、
各活性領域に対して、水平方向に逆にシフトしているた
め、ｐＭＯＳ領域およびｎＭＯＳ領域自体のシフト量が
それぞれ軽減される。
【００１２】さらに、第１のチャネルカット層と、第３
のチャネルカット層は、第１および第２導電型のＭＯＳ
トランジスタが形成される活性領域に対して、水平方向
に逆にシフトしていることを特徴とするものであり、第
１と第３のチャネルカット層または、第２と第４のチャ
ネルカット層が重なり合って形成された部分は、不純物
が打ち消し合い、ｐＭＯＳ領域およびｎＭＯＳ領域のシ
フト量が互いに軽減される。
のチャネルカット層は、第１および第２導電型のＭＯＳ
トランジスタが形成される活性領域に対して、水平方向
に逆にシフトしていることを特徴とするものであり、第
１と第３のチャネルカット層または、第２と第４のチャ
ネルカット層が重なり合って形成された部分は、不純物
が打ち消し合い、ｐＭＯＳ領域およびｎＭＯＳ領域のシ
フト量が互いに軽減される。
【００１３】加えて、ＭＯＳトランジスタのゲート長方
向に対して、ほぼ４５°の方向にシフトしていることを
特徴とするものであり、深さの異なる二つのチャネルカ
ット層が、一方向に偏ることなくバランスよく配置され
ることになり、ｐＭＯＳ領域またはｎＭＯＳ領域自体の
シフト量が軽減される。
向に対して、ほぼ４５°の方向にシフトしていることを
特徴とするものであり、深さの異なる二つのチャネルカ
ット層が、一方向に偏ることなくバランスよく配置され
ることになり、ｐＭＯＳ領域またはｎＭＯＳ領域自体の
シフト量が軽減される。
【００１４】また、半導体基板の主表面に溝を形成し、
この溝に絶縁膜を埋め込んで、複数の活性領域を規定す
る分離絶縁膜を形成する工程と、分離絶縁膜で分離され
た半導体基板の主表面に第１の導電型の第１の半導体領
域を形成する工程と、第１の半導体領域内の、溝を形成
した深さよりも１０〜２０％深い領域に、第１導電型の
第１のチャネルカット層を形成する工程と、第１の半導
体領域内の、溝を形成した深さよりも１０〜２０％浅い
領域に、第１導電型の第２のチャネルカット層を形成す
る工程と、第１の半導体領域の複数の活性領域にそれぞ
れ、第２導電型のＭＯＳ型トランジスタを形成する工程
と、を備えたものであり、分離領域の溝形成や、その溝
に絶縁膜を埋め込んだ後の平坦化などにバラツキが生じ
ても、分離絶縁膜下の半導体基板中に十分な不純物濃度
を有するチャネルカット層を形成することができる。
この溝に絶縁膜を埋め込んで、複数の活性領域を規定す
る分離絶縁膜を形成する工程と、分離絶縁膜で分離され
た半導体基板の主表面に第１の導電型の第１の半導体領
域を形成する工程と、第１の半導体領域内の、溝を形成
した深さよりも１０〜２０％深い領域に、第１導電型の
第１のチャネルカット層を形成する工程と、第１の半導
体領域内の、溝を形成した深さよりも１０〜２０％浅い
領域に、第１導電型の第２のチャネルカット層を形成す
る工程と、第１の半導体領域の複数の活性領域にそれぞ
れ、第２導電型のＭＯＳ型トランジスタを形成する工程
と、を備えたものであり、分離領域の溝形成や、その溝
に絶縁膜を埋め込んだ後の平坦化などにバラツキが生じ
ても、分離絶縁膜下の半導体基板中に十分な不純物濃度
を有するチャネルカット層を形成することができる。
【００１５】さらに、第１のチャネルカット層は、第１
の方向から不純物を斜めイオン注入して形成され、第２
のチャネルカット層は、半導体基板表面に対して、第１
の方向と同じ角度を有し、水平方向に第１の方向と逆の
方向である第２の方向から不純物を斜めイオン注入して
形成されることを特徴とするものであり、ｐＭＯＳ領域
またはｎＭＯＳ領域自体のシフト量を軽減させることが
できる。
の方向から不純物を斜めイオン注入して形成され、第２
のチャネルカット層は、半導体基板表面に対して、第１
の方向と同じ角度を有し、水平方向に第１の方向と逆の
方向である第２の方向から不純物を斜めイオン注入して
形成されることを特徴とするものであり、ｐＭＯＳ領域
またはｎＭＯＳ領域自体のシフト量を軽減させることが
できる。
【００１６】また、分離絶縁膜で分離された半導体基板
の主表面の、第１の半導体領域と異なる領域に、第２導
電型の第２の半導体領域を形成する工程と、第２の半導
体領域内の、溝を形成した深さよりも１０〜２０％深い
領域に、第２の方向から不純物をイオン注入して、第２
導電型の第３のチャネルカット層を形成する工程と、第
２の半導体領域内の、溝を形成した深さよりも１０〜２
０％浅い領域に、第１の方向から不純物をイオン注入し
て、第２導電型の第４のチャネルカット層を形成する工
程と、第２の半導体領域の複数の活性領域にそれぞれ、
第１導電型のＭＯＳ型トランジスタを形成する工程とを
備えたものであり、ＣＭＯＳトランジスタのｎＭＯＳ領
域およびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の
底面の深さのバラツキや、分離絶縁膜表面の高さのバラ
ツキに合わせて、深さの異なるチャネルカット層を形成
しているため、各分離絶縁膜下の半導体基板中にチャネ
ルカット層を配置することができる。
の主表面の、第１の半導体領域と異なる領域に、第２導
電型の第２の半導体領域を形成する工程と、第２の半導
体領域内の、溝を形成した深さよりも１０〜２０％深い
領域に、第２の方向から不純物をイオン注入して、第２
導電型の第３のチャネルカット層を形成する工程と、第
２の半導体領域内の、溝を形成した深さよりも１０〜２
０％浅い領域に、第１の方向から不純物をイオン注入し
て、第２導電型の第４のチャネルカット層を形成する工
程と、第２の半導体領域の複数の活性領域にそれぞれ、
第１導電型のＭＯＳ型トランジスタを形成する工程とを
備えたものであり、ＣＭＯＳトランジスタのｎＭＯＳ領
域およびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の
底面の深さのバラツキや、分離絶縁膜表面の高さのバラ
ツキに合わせて、深さの異なるチャネルカット層を形成
しているため、各分離絶縁膜下の半導体基板中にチャネ
ルカット層を配置することができる。
【００１７】さらに、第１および第２の方向は、ＭＯＳ
トランジスタのゲート長方向に対して、ほぼ４５°の角
度を有し、半導体基板の主表面に対して、ほぼ７°の角
度を有していることを特徴とするものであり、二つのチ
ャネルカット層が、一方向に偏ることなくバランスよく
配置することができる。
トランジスタのゲート長方向に対して、ほぼ４５°の角
度を有し、半導体基板の主表面に対して、ほぼ７°の角
度を有していることを特徴とするものであり、二つのチ
ャネルカット層が、一方向に偏ることなくバランスよく
配置することができる。
【００１８】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１に係る半導体装置の断面図であり、図にお
いて、１は半導体基板、２は溝、３は分離絶縁膜、４１
はｐウェル、４２はｎウェル、５１および５３はｐ型チ
ャネルカット層、５２および５４はｎ型チャネルカット
層、６はゲート絶縁膜、７はゲート電極、７１はサイド
ウォール絶縁膜、８１はｎ型ソース・ドレイン領域、８
２はｐ型ソース・ドレイン領域、９は層間絶縁膜、９１
はコンタクトホール、９２は金属配線である。
実施の形態１に係る半導体装置の断面図であり、図にお
いて、１は半導体基板、２は溝、３は分離絶縁膜、４１
はｐウェル、４２はｎウェル、５１および５３はｐ型チ
ャネルカット層、５２および５４はｎ型チャネルカット
層、６はゲート絶縁膜、７はゲート電極、７１はサイド
ウォール絶縁膜、８１はｎ型ソース・ドレイン領域、８
２はｐ型ソース・ドレイン領域、９は層間絶縁膜、９１
はコンタクトホール、９２は金属配線である。
【００１９】図１を参照して、半導体基板１は、比抵抗
で１０Ω・ｃｍ、濃度換算では１×１０15／ｃｍ3程度
のｐ型またはｎ型の不純物を含んでおり、半導体基板１
の表面に形成された溝２に、シリコン酸化膜、シリコン
窒化膜またはシリコン酸窒化膜などの分離絶縁膜３が埋
め込まれて、素子を互いに分離する分離領域となってい
る。分離絶縁膜３は、シリコン酸化膜、シリコン窒化
膜、またはシリコン酸窒化膜などが併用されていてもよ
い。
で１０Ω・ｃｍ、濃度換算では１×１０15／ｃｍ3程度
のｐ型またはｎ型の不純物を含んでおり、半導体基板１
の表面に形成された溝２に、シリコン酸化膜、シリコン
窒化膜またはシリコン酸窒化膜などの分離絶縁膜３が埋
め込まれて、素子を互いに分離する分離領域となってい
る。分離絶縁膜３は、シリコン酸化膜、シリコン窒化
膜、またはシリコン酸窒化膜などが併用されていてもよ
い。
【００２０】トランジスタのゲート長Ｌ＝２００ｎｍ程
度の時、分離絶縁膜３の幅は２００〜５００ｎｍ程度で
あり、その膜厚は１５０〜５００ｎｍ程度である。ただ
し、場所によっては分離絶縁膜の幅が５０００ｎｍ程度
になることもあり、その場合は素子を形成しない部分も
半導体基板１を残す（ダミーパターン）などして、分離
絶縁膜３の幅を調節し、半導体基板１と分離絶縁膜３の
表面の凹凸が少なくなるようにする。
度の時、分離絶縁膜３の幅は２００〜５００ｎｍ程度で
あり、その膜厚は１５０〜５００ｎｍ程度である。ただ
し、場所によっては分離絶縁膜の幅が５０００ｎｍ程度
になることもあり、その場合は素子を形成しない部分も
半導体基板１を残す（ダミーパターン）などして、分離
絶縁膜３の幅を調節し、半導体基板１と分離絶縁膜３の
表面の凹凸が少なくなるようにする。
【００２１】そして、この分離絶縁膜３によって分離さ
れた活性領域は、半導体基板１の表面に必要に応じて不
純物が導入されて、ｐウェル４１およびｎウェル４２が
形成されている。ｐウェル４１は、その最底部の不純物
濃度ピークが５×１０17〜５×１０18／ｃｍ3程度の濃
度のボロンなどの不純物を含み、この不純物濃度ピーク
は、半導体基板１の表面から、０．５〜１．０μｍ程度
の深さに位置するように形成されている。また、ｎウェ
ル４２は、その最底部の不純物濃度ピークが５×１０17
〜５×１０18／ｃｍ3程度の濃度のリンなどの不純物を
含み、この不純物濃度ピークは、半導体基板１の表面か
ら、０．５〜１．０μｍ程度の深さに位置するように形
成されている。
れた活性領域は、半導体基板１の表面に必要に応じて不
純物が導入されて、ｐウェル４１およびｎウェル４２が
形成されている。ｐウェル４１は、その最底部の不純物
濃度ピークが５×１０17〜５×１０18／ｃｍ3程度の濃
度のボロンなどの不純物を含み、この不純物濃度ピーク
は、半導体基板１の表面から、０．５〜１．０μｍ程度
の深さに位置するように形成されている。また、ｎウェ
ル４２は、その最底部の不純物濃度ピークが５×１０17
〜５×１０18／ｃｍ3程度の濃度のリンなどの不純物を
含み、この不純物濃度ピークは、半導体基板１の表面か
ら、０．５〜１．０μｍ程度の深さに位置するように形
成されている。
【００２２】ｐウェル４１はさらに、半導体基板１の表
面（浅い）側に、チャネルカット層５１および５３を有
しており、これらは共に１×１０17〜１×１０18／ｃｍ
3程度の不純物濃度ピークを有するボロンなどの不純物
を含んでいる。そして、ｎウェル４２はさらに、半導体
基板１の表面（浅い）側に、チャネルカット層５２およ
び５４を有しており、これらは共に１×１０17〜１×１
０18／ｃｍ3程度の不純物濃度ピークを有するリンなど
の不純物を含んでいる。
面（浅い）側に、チャネルカット層５１および５３を有
しており、これらは共に１×１０17〜１×１０18／ｃｍ
3程度の不純物濃度ピークを有するボロンなどの不純物
を含んでいる。そして、ｎウェル４２はさらに、半導体
基板１の表面（浅い）側に、チャネルカット層５２およ
び５４を有しており、これらは共に１×１０17〜１×１
０18／ｃｍ3程度の不純物濃度ピークを有するリンなど
の不純物を含んでいる。
【００２３】溝２の深さは、その水平方向の幅（分離
幅）などによってばらつき、ばらついた深さの中心値を
ｄ、ばらつきをΔｄ（＞０）とすると、チャネルカット
層５３および５４の不純物濃度ピークは、半導体基板１
の表面からｄ−Δｄ程度の深さに位置し、チャネルカッ
ト層５１および５２の不純物濃度ピークは、半導体基板
１の表面からｄ＋Δｄ程度の深さに位置する。そして、
チャネルカット層５３および５４は、ｄ−Δｄの近傍に
不純物濃度ピークが位置するように設定し、チャネルカ
ット層５１および５２は、ｄ＋Δｄの近傍に不純物濃度
ピークが位置するように設定する。
幅）などによってばらつき、ばらついた深さの中心値を
ｄ、ばらつきをΔｄ（＞０）とすると、チャネルカット
層５３および５４の不純物濃度ピークは、半導体基板１
の表面からｄ−Δｄ程度の深さに位置し、チャネルカッ
ト層５１および５２の不純物濃度ピークは、半導体基板
１の表面からｄ＋Δｄ程度の深さに位置する。そして、
チャネルカット層５３および５４は、ｄ−Δｄの近傍に
不純物濃度ピークが位置するように設定し、チャネルカ
ット層５１および５２は、ｄ＋Δｄの近傍に不純物濃度
ピークが位置するように設定する。
【００２４】図２は、この発明の実施の形態１に係る半
導体装置の不純物濃度分布を示すグラフであり、図１に
示したＡ−Ａ断面における半導体基板１中の不純物濃度
分布を、概念的に示している。この図に示した不純物濃
度ピークはそれぞれ、チャネルカット層５３、５１およ
びｐウェル４１のものであり、ｐＭＯＳ領域もチャネル
カット層５４、５２およびｎウェル４２が同様の分布を
なしている。この図では、各不純物領域が、明確な不純
物濃度ピークを有している場合を示しているが、このよ
うに明確な不純物濃度ピークを有さない場合もある。
導体装置の不純物濃度分布を示すグラフであり、図１に
示したＡ−Ａ断面における半導体基板１中の不純物濃度
分布を、概念的に示している。この図に示した不純物濃
度ピークはそれぞれ、チャネルカット層５３、５１およ
びｐウェル４１のものであり、ｐＭＯＳ領域もチャネル
カット層５４、５２およびｎウェル４２が同様の分布を
なしている。この図では、各不純物領域が、明確な不純
物濃度ピークを有している場合を示しているが、このよ
うに明確な不純物濃度ピークを有さない場合もある。
【００２５】溝の深さの中心値ｄは、例えば、素子形成
領域における設計値であり、これが３００ｎｍ程度の
時、深さのばらつきΔｄは、溝の深さに対して１０〜２
０％程度であるため、３０〜６０ｎｍ程度を見込むこと
ができ、チャネルカット層５３および５４は、２４０〜
２７０ｎｍ程度の深さに不純物濃度ピークを有し、チャ
ネルカット層５１および５２は、３３０〜３６０ｎｍ程
度の深さに不純物濃度ピークを有するように設定され
る。このように設定することによって、溝の深さが設計
値通りの３００ｎｍ程度に形成された部分も、チャネル
カット層５３、５４または、チャネルカット層５１、５
２のいずれかによって、溝底面を高濃度に保つことがで
きる。
領域における設計値であり、これが３００ｎｍ程度の
時、深さのばらつきΔｄは、溝の深さに対して１０〜２
０％程度であるため、３０〜６０ｎｍ程度を見込むこと
ができ、チャネルカット層５３および５４は、２４０〜
２７０ｎｍ程度の深さに不純物濃度ピークを有し、チャ
ネルカット層５１および５２は、３３０〜３６０ｎｍ程
度の深さに不純物濃度ピークを有するように設定され
る。このように設定することによって、溝の深さが設計
値通りの３００ｎｍ程度に形成された部分も、チャネル
カット層５３、５４または、チャネルカット層５１、５
２のいずれかによって、溝底面を高濃度に保つことがで
きる。
【００２６】図１を参照して、それぞれのトランジスタ
には、必要に応じて、ウェルと逆導電型の不純物（埋込
チャネル型）またはウェルと同一導電型の不純物（表面
チャネル型）を含むチャネル注入層などがイオン注入な
どによって、チャネルカット層５３および５４の表面側
に形成される（図示せず）。
には、必要に応じて、ウェルと逆導電型の不純物（埋込
チャネル型）またはウェルと同一導電型の不純物（表面
チャネル型）を含むチャネル注入層などがイオン注入な
どによって、チャネルカット層５３および５４の表面側
に形成される（図示せず）。
【００２７】そして、ｎＭＯＳ領域には、ｐウェル４１
の形成された半導体基板１の表面に、ヒ素などのｎ型の
不純物を１×１０20〜１×１０21／ｃｍ3程度含むｎ型
ソース・ドレイン領域８１が形成され、半導体基板１の
表面上にゲート絶縁膜６およびゲート電極７が形成され
ている。また、ｐＭＯＳ領域には、ｎウェル４２の形成
された半導体基板１の表面に、ボロンやフッ化ボロンな
どのｐ型の不純物を１×１０20〜１×１０21／ｃｍ3程
度含むｐ型ソース・ドレイン領域８２が形成され、半導
体基板１の表面上にゲート絶縁膜６およびゲート電極７
が形成されている。
の形成された半導体基板１の表面に、ヒ素などのｎ型の
不純物を１×１０20〜１×１０21／ｃｍ3程度含むｎ型
ソース・ドレイン領域８１が形成され、半導体基板１の
表面上にゲート絶縁膜６およびゲート電極７が形成され
ている。また、ｐＭＯＳ領域には、ｎウェル４２の形成
された半導体基板１の表面に、ボロンやフッ化ボロンな
どのｐ型の不純物を１×１０20〜１×１０21／ｃｍ3程
度含むｐ型ソース・ドレイン領域８２が形成され、半導
体基板１の表面上にゲート絶縁膜６およびゲート電極７
が形成されている。
【００２８】ｐＭＯＳ、ｎＭＯＳ領域ともに、ゲート絶
縁膜６は熱酸化膜などで形成されており、その膜厚は、
３〜７ｎｍ程度である。そして、ｎＭＯＳ領域のゲート
絶縁膜６の表面上には、１５０〜２５０ｎｍ程度の膜厚
で、リンおよびヒ素などのｎ型の不純物を２〜１５×１
０20／ｃｍ3程度含むポリシリコン層などで形成された
ゲート電極７が形成され、ｐＭＯＳ領域のゲート絶縁膜
６の表面上には、１５０〜２５０ｎｍ程度の膜厚で、ボ
ロンやフッ化ボロンなどのｐ型の不純物を２〜１５×１
０20／ｃｍ3程度含むポリシリコン層などで形成された
ゲート電極７が形成されている。さらにそれぞれの領域
のゲート電極７の表面上には、必要に応じて、１０〜２
０ｎｍ程度の膜厚で、コバルトシリサイドなどの金属シ
リサイド膜が形成される（図示せず）。
縁膜６は熱酸化膜などで形成されており、その膜厚は、
３〜７ｎｍ程度である。そして、ｎＭＯＳ領域のゲート
絶縁膜６の表面上には、１５０〜２５０ｎｍ程度の膜厚
で、リンおよびヒ素などのｎ型の不純物を２〜１５×１
０20／ｃｍ3程度含むポリシリコン層などで形成された
ゲート電極７が形成され、ｐＭＯＳ領域のゲート絶縁膜
６の表面上には、１５０〜２５０ｎｍ程度の膜厚で、ボ
ロンやフッ化ボロンなどのｐ型の不純物を２〜１５×１
０20／ｃｍ3程度含むポリシリコン層などで形成された
ゲート電極７が形成されている。さらにそれぞれの領域
のゲート電極７の表面上には、必要に応じて、１０〜２
０ｎｍ程度の膜厚で、コバルトシリサイドなどの金属シ
リサイド膜が形成される（図示せず）。
【００２９】そして、ＴＥＯＳ酸化膜（tetraethyl ort
hosilicate）などからなる層間絶縁膜９に形成されたコ
ンタクトホール９１を介して、ｎＭＯＳ領域のソース・
ドレイン領域８１およびゲート電極７に接続する金属配
線９２が形成される。金属配線９２はタングステンなど
の金属で形成され、金属配線９２とゲート電極およびソ
ース・ドレイン領域８１との間には、金属配線９２から
の金属の拡散を防止するバリアメタルがＴｉＮなどで形
成されている（図示せず）。そして、さらに層間絶縁膜
が形成され、ｐＭＯＳ領域のゲート電極７およびソース
・ドレイン領域８２に接続する金属配線が形成される
（図示せず）。
hosilicate）などからなる層間絶縁膜９に形成されたコ
ンタクトホール９１を介して、ｎＭＯＳ領域のソース・
ドレイン領域８１およびゲート電極７に接続する金属配
線９２が形成される。金属配線９２はタングステンなど
の金属で形成され、金属配線９２とゲート電極およびソ
ース・ドレイン領域８１との間には、金属配線９２から
の金属の拡散を防止するバリアメタルがＴｉＮなどで形
成されている（図示せず）。そして、さらに層間絶縁膜
が形成され、ｐＭＯＳ領域のゲート電極７およびソース
・ドレイン領域８２に接続する金属配線が形成される
（図示せず）。
【００３０】ソース・ドレイン領域８２およびゲート電
極７に接続される金属配線は、必ずしも同層に形成され
るものではなく、それぞれのコンタクトホールおよび配
線の接続関係は、回路配置によって変わり、その形成順
序も必要に応じて変更可能である。また、さらに異なる
層間絶縁膜を介して、金属配線９２に接続する配線が上
層に形成され、多層配線となる場合もある。配線材料と
しては、不純物が導入されたポリシリコンや金属などが
ある。
極７に接続される金属配線は、必ずしも同層に形成され
るものではなく、それぞれのコンタクトホールおよび配
線の接続関係は、回路配置によって変わり、その形成順
序も必要に応じて変更可能である。また、さらに異なる
層間絶縁膜を介して、金属配線９２に接続する配線が上
層に形成され、多層配線となる場合もある。配線材料と
しては、不純物が導入されたポリシリコンや金属などが
ある。
【００３１】また、必要に応じて、ソース・ドレイン領
域をＬＤＤ（Lightly Doped Drain）構造とする場合、
ｎ型ソース・ドレイン領域８１は、その内側に、リンな
どのｎ型の不純物を１×１０18／ｃｍ3程度含む不純物
領域を備え、ｐ型ソース・ドレイン領域８２は、その内
側に、ボロンなどのｐ型の不純物を１×１０18／ｃｍ 3
程度含む不純物領域を備える（図示せず）。さらに、必
要に応じて、ソース・ドレイン領域の表面には、コバル
トシリサイド（ＣｏＳｉ2）などの金属シリサイド膜が
３０〜６０ｎｍ程度の膜厚で形成される（図示せず）。
域をＬＤＤ（Lightly Doped Drain）構造とする場合、
ｎ型ソース・ドレイン領域８１は、その内側に、リンな
どのｎ型の不純物を１×１０18／ｃｍ3程度含む不純物
領域を備え、ｐ型ソース・ドレイン領域８２は、その内
側に、ボロンなどのｐ型の不純物を１×１０18／ｃｍ 3
程度含む不純物領域を備える（図示せず）。さらに、必
要に応じて、ソース・ドレイン領域の表面には、コバル
トシリサイド（ＣｏＳｉ2）などの金属シリサイド膜が
３０〜６０ｎｍ程度の膜厚で形成される（図示せず）。
【００３２】この実施の形態においては、配線の一例を
示しているが、回路の構成によって、トランジスタとの
間に形成される層間絶縁膜の層数、配置などは変更され
るものであり、トランジスタに要求される条件や、ウェ
ル分離のデザインルールに比例して、不純物濃度や不純
物濃度ピークの深さ位置が変わることは言うまでもな
い。
示しているが、回路の構成によって、トランジスタとの
間に形成される層間絶縁膜の層数、配置などは変更され
るものであり、トランジスタに要求される条件や、ウェ
ル分離のデザインルールに比例して、不純物濃度や不純
物濃度ピークの深さ位置が変わることは言うまでもな
い。
【００３３】各電極に印加する電圧は、例えば、ｎＭＯ
Ｓ領域の場合、ＶG＝２．５Ｖ、ＶD＝２．５Ｖ、ＶS＝
０Ｖ、ＶB＝０Ｖ程度であり、ｐＭＯＳ領域の場合、ＶG
＝０Ｖ、ＶD＝０Ｖ、ＶS＝２．５Ｖ、ＶB＝２．５Ｖ程
度である。これらの電圧は一例であり、ゲート酸化膜厚
やゲート長によって変動するものである。
Ｓ領域の場合、ＶG＝２．５Ｖ、ＶD＝２．５Ｖ、ＶS＝
０Ｖ、ＶB＝０Ｖ程度であり、ｐＭＯＳ領域の場合、ＶG
＝０Ｖ、ＶD＝０Ｖ、ＶS＝２．５Ｖ、ＶB＝２．５Ｖ程
度である。これらの電圧は一例であり、ゲート酸化膜厚
やゲート長によって変動するものである。
【００３４】この実施の形態１に係る半導体装置によれ
ば、分離絶縁膜が埋め込まれる溝の深さのバラツキや、
分離絶縁膜表面の高さのバラツキがある半導体装置にお
いても、分離絶縁膜下の半導体基板中にチャネルカット
層が形成されているため、素子間のパンチスルーを十分
に抑制することができ、分離特性の優れた半導体装置を
得ることができる。
ば、分離絶縁膜が埋め込まれる溝の深さのバラツキや、
分離絶縁膜表面の高さのバラツキがある半導体装置にお
いても、分離絶縁膜下の半導体基板中にチャネルカット
層が形成されているため、素子間のパンチスルーを十分
に抑制することができ、分離特性の優れた半導体装置を
得ることができる。
【００３５】次にこの発明の実施の形態１に係る半導体
装置の製造方法について説明する。図３〜図５は、実施
の形態１に係る半導体装置の製造方法の一工程を示す断
面図であり、図３において、２１および３１はシリコン
酸化膜、２２はシリコン窒化膜である。図を参照して、
半導体基板１の表面上に１０〜３０ｎｍ程度の膜厚を有
するシリコン酸化膜２１と、１００〜２００ｎｍ程度の
膜厚を有するシリコン窒化膜２２を形成し、フォトレジ
ストマスク（図示せず）を用いて分離領域上のシリコン
窒化膜２２およびシリコン酸化膜２１を異方性エッチン
グにより選択的に除去する。そして、フォトレジストマ
スクを除去した後にシリコン窒化膜２２をマスクとして
半導体基板１を異方性エッチングし半導体基板１の表面
に、幅が２００〜５００ｎｍ程度であり、深さが１２０
０〜４００ｎｍ程度の溝２を形成する。次に減圧ＣＶＤ
法により全面にシリコン酸化膜３１などの絶縁膜を３０
０〜６００ｎｍ程度の膜厚で形成してから、シリコン窒
化膜２２をストッパーとしたＣＭＰ法や、ウェットエッ
チングおよびドライエッチングおよびその併用などによ
って、シリコン窒化膜２２表面上のシリコン酸化膜３１
を除去し、溝２、シリコン酸化膜２１およびシリコン窒
化膜２２の開口の内部のみにシリコン酸化膜３１を残
す。図３はこの工程が終わった段階での半導体装置の素
子を示す断面図である。
装置の製造方法について説明する。図３〜図５は、実施
の形態１に係る半導体装置の製造方法の一工程を示す断
面図であり、図３において、２１および３１はシリコン
酸化膜、２２はシリコン窒化膜である。図を参照して、
半導体基板１の表面上に１０〜３０ｎｍ程度の膜厚を有
するシリコン酸化膜２１と、１００〜２００ｎｍ程度の
膜厚を有するシリコン窒化膜２２を形成し、フォトレジ
ストマスク（図示せず）を用いて分離領域上のシリコン
窒化膜２２およびシリコン酸化膜２１を異方性エッチン
グにより選択的に除去する。そして、フォトレジストマ
スクを除去した後にシリコン窒化膜２２をマスクとして
半導体基板１を異方性エッチングし半導体基板１の表面
に、幅が２００〜５００ｎｍ程度であり、深さが１２０
０〜４００ｎｍ程度の溝２を形成する。次に減圧ＣＶＤ
法により全面にシリコン酸化膜３１などの絶縁膜を３０
０〜６００ｎｍ程度の膜厚で形成してから、シリコン窒
化膜２２をストッパーとしたＣＭＰ法や、ウェットエッ
チングおよびドライエッチングおよびその併用などによ
って、シリコン窒化膜２２表面上のシリコン酸化膜３１
を除去し、溝２、シリコン酸化膜２１およびシリコン窒
化膜２２の開口の内部のみにシリコン酸化膜３１を残
す。図３はこの工程が終わった段階での半導体装置の素
子を示す断面図である。
【００３６】図４において、３０１はフォトレジストマ
スクである。図４を参照して、その後、熱リン酸による
ウェットエッチングでシリコン窒化膜２２を除去した
後、シリコン酸化膜２１を除去して、分離絶縁膜３が形
成される。そして、ｐＭＯＳ領域表面上に開口を有する
１〜３μｍ程度のフォトレジストマスク３０１を形成し
て、リンなどのｎ型の不純物を２００ｋｅＶ〜１Ｍｅ
Ｖ、５×１０12〜５×１０13／ｃｍ2程度でイオン注入
して、ｎウェル４２を形成する。そしてさらに、リンな
どのｎ型の不純物を６０ｋｅＶ〜１００ｋｅＶ、１×１
０12〜１×１０13／ｃｍ2程度でイオン注入して、チャ
ネルカット層５４を形成し、リンなどのｎ型の不純物を
１００ｋｅＶ〜１６０ｋｅＶ、１×１０12〜１×１０13
／ｃｍ2程度でイオン注入して、チャネルカット層５２
を形成する。図４はこの工程が終わった段階での半導体
装置の素子を示す断面図である。
スクである。図４を参照して、その後、熱リン酸による
ウェットエッチングでシリコン窒化膜２２を除去した
後、シリコン酸化膜２１を除去して、分離絶縁膜３が形
成される。そして、ｐＭＯＳ領域表面上に開口を有する
１〜３μｍ程度のフォトレジストマスク３０１を形成し
て、リンなどのｎ型の不純物を２００ｋｅＶ〜１Ｍｅ
Ｖ、５×１０12〜５×１０13／ｃｍ2程度でイオン注入
して、ｎウェル４２を形成する。そしてさらに、リンな
どのｎ型の不純物を６０ｋｅＶ〜１００ｋｅＶ、１×１
０12〜１×１０13／ｃｍ2程度でイオン注入して、チャ
ネルカット層５４を形成し、リンなどのｎ型の不純物を
１００ｋｅＶ〜１６０ｋｅＶ、１×１０12〜１×１０13
／ｃｍ2程度でイオン注入して、チャネルカット層５２
を形成する。図４はこの工程が終わった段階での半導体
装置の素子を示す断面図である。
【００３７】図５において、３０２はフォトレジストマ
スクである。図５を参照して、ｎＭＯＳ領域表面上に開
口を有する１〜３μｍ程度のフォトレジストマスク３０
２を形成して、ボロンなどのｐ型の不純物を４００ｋｅ
Ｖ〜２ＭｅＶ、５×１０12〜５×１０13／ｃｍ2程度で
イオン注入して、ｐウェル４１を形成する。そして、ボ
ロンなどのｐ型の不純物を１２０ｋｅＶ〜２２０ｋｅ
Ｖ、１×１０ 12〜１×１０13／ｃｍ2程度でイオン注入
して、チャネルカット層５３を形成し、ボロンなどのｐ
型の不純物を２２０ｋｅＶ〜３２０ｋｅＶ、１×１０12
〜１×１０13／ｃｍ2程度でイオン注入して、チャネル
カット層５１を形成する。図５はこの工程が終わった段
階での半導体装置の素子を示す断面図である。
スクである。図５を参照して、ｎＭＯＳ領域表面上に開
口を有する１〜３μｍ程度のフォトレジストマスク３０
２を形成して、ボロンなどのｐ型の不純物を４００ｋｅ
Ｖ〜２ＭｅＶ、５×１０12〜５×１０13／ｃｍ2程度で
イオン注入して、ｐウェル４１を形成する。そして、ボ
ロンなどのｐ型の不純物を１２０ｋｅＶ〜２２０ｋｅ
Ｖ、１×１０ 12〜１×１０13／ｃｍ2程度でイオン注入
して、チャネルカット層５３を形成し、ボロンなどのｐ
型の不純物を２２０ｋｅＶ〜３２０ｋｅＶ、１×１０12
〜１×１０13／ｃｍ2程度でイオン注入して、チャネル
カット層５１を形成する。図５はこの工程が終わった段
階での半導体装置の素子を示す断面図である。
【００３８】その後、熱酸化によって、１〜１０ｎｍ程
度の膜厚を有するシリコン酸化膜を形成し、その上に１
００〜２００ｎｍ程度の膜厚のポリシリコン層を形成し
てからパターニングし、ゲート絶縁膜６およびゲート電
極７を形成する。そして、全面にＣＶＤ法によってシリ
コン酸化膜などの絶縁膜を形成し、エッチバックして、
サイドウォール絶縁膜７１を形成する。サイドウォール
絶縁膜７１は、必要に応じて形成されるものであり、形
成されない場合もある。そして、ｐＭＯＳ領域表面上に
開口を有するフォトレジストマスク（図示せず）を形成
してから、ボロンなどのｐ型の不純物を１〜１０ｋｅ
Ｖ、５×１０15〜５×１０16／ｃｍ2程度でイオン注入
して、ｐ型ソース・ドレイン領域８２を形成し、このフ
ォトレジストマスクを除去した後に、ｎＭＯＳ領域表面
上に開口を有するフォトレジストマスク（図示せず）を
形成してから、ヒ素などのｎ型の不純物を２０〜１００
ｋｅＶ、５×１０15〜５×１０16／ｃｍ2程度でイオン
注入して、ｎ型ソース・ドレイン領域８２を形成する。
ウェル、チャネルカット層およびソース・ドレイン領域
のイオン注入は、ｐＭＯＳ領域と、ｎＭＯＳ領域のいず
れを先に行ってもよく、また、各領域において、２つの
チャネルカット層およびウェルのイオン注入は、どのよ
うな順序で行ってもよい。
度の膜厚を有するシリコン酸化膜を形成し、その上に１
００〜２００ｎｍ程度の膜厚のポリシリコン層を形成し
てからパターニングし、ゲート絶縁膜６およびゲート電
極７を形成する。そして、全面にＣＶＤ法によってシリ
コン酸化膜などの絶縁膜を形成し、エッチバックして、
サイドウォール絶縁膜７１を形成する。サイドウォール
絶縁膜７１は、必要に応じて形成されるものであり、形
成されない場合もある。そして、ｐＭＯＳ領域表面上に
開口を有するフォトレジストマスク（図示せず）を形成
してから、ボロンなどのｐ型の不純物を１〜１０ｋｅ
Ｖ、５×１０15〜５×１０16／ｃｍ2程度でイオン注入
して、ｐ型ソース・ドレイン領域８２を形成し、このフ
ォトレジストマスクを除去した後に、ｎＭＯＳ領域表面
上に開口を有するフォトレジストマスク（図示せず）を
形成してから、ヒ素などのｎ型の不純物を２０〜１００
ｋｅＶ、５×１０15〜５×１０16／ｃｍ2程度でイオン
注入して、ｎ型ソース・ドレイン領域８２を形成する。
ウェル、チャネルカット層およびソース・ドレイン領域
のイオン注入は、ｐＭＯＳ領域と、ｎＭＯＳ領域のいず
れを先に行ってもよく、また、各領域において、２つの
チャネルカット層およびウェルのイオン注入は、どのよ
うな順序で行ってもよい。
【００３９】そして、減圧ＣＶＤ法によって、ＰＳＧ膜
やＢＰＳＧ膜、ＴＥＯＳ酸化膜（tetraethyl orthosili
cate）などの層間絶縁膜９を２００ｎｍ〜６００ｎｍ程
度堆積してから、ｎ型ソース・ドレイン領域８１および
ｎＭＯＳ領域のゲート電極７にそれぞれ到達するコンタ
クトホール９１をドライエッチング法で、０．１μｍ〜
０．５μｍ径で開口する。その後全面に、５０ｎｍ程度
の膜厚の窒化チタン（ＴｉＮ）膜などからなるバリアメ
タル（図示せず）を成膜してから、１００ｎｍ程度の膜
厚を有するタングステン（Ｗ）膜などの金属膜を形成
し、パターニングすることによって、金属配線９２を形
成する。このようにして、図１に示した半導体装置が形
成される。この後さらに、層間絶縁膜やｐＭＯＳ領域の
ゲート電極およびｐ型ソース・ドレイン領域８２に接続
する金属配線を形成して、この実施の形態１に係る半導
体装置が完成される。
やＢＰＳＧ膜、ＴＥＯＳ酸化膜（tetraethyl orthosili
cate）などの層間絶縁膜９を２００ｎｍ〜６００ｎｍ程
度堆積してから、ｎ型ソース・ドレイン領域８１および
ｎＭＯＳ領域のゲート電極７にそれぞれ到達するコンタ
クトホール９１をドライエッチング法で、０．１μｍ〜
０．５μｍ径で開口する。その後全面に、５０ｎｍ程度
の膜厚の窒化チタン（ＴｉＮ）膜などからなるバリアメ
タル（図示せず）を成膜してから、１００ｎｍ程度の膜
厚を有するタングステン（Ｗ）膜などの金属膜を形成
し、パターニングすることによって、金属配線９２を形
成する。このようにして、図１に示した半導体装置が形
成される。この後さらに、層間絶縁膜やｐＭＯＳ領域の
ゲート電極およびｐ型ソース・ドレイン領域８２に接続
する金属配線を形成して、この実施の形態１に係る半導
体装置が完成される。
【００４０】この実施の形態１に係る半導体装置の製造
方法によれば、分離領域の溝形成や、その溝に絶縁膜を
埋め込んだ後の平坦化などにバラツキが生じても、分離
絶縁膜下の半導体基板中に十分な不純物濃度を有するチ
ャネルカット層が形成されるため、不必要に不純物濃度
を高くして接合容量の増大や接合リーク電流の増大を招
くことなく、分離特性の優れた半導体装置を製造するこ
とができる。
方法によれば、分離領域の溝形成や、その溝に絶縁膜を
埋め込んだ後の平坦化などにバラツキが生じても、分離
絶縁膜下の半導体基板中に十分な不純物濃度を有するチ
ャネルカット層が形成されるため、不必要に不純物濃度
を高くして接合容量の増大や接合リーク電流の増大を招
くことなく、分離特性の優れた半導体装置を製造するこ
とができる。
【００４１】実施の形態２．図６〜図８は、実施の形態
２に係る半導体装置を示す断面図であり、図において、
５５〜５８はチャネルカット層である。図６を参照し
て、ｎＭＯＳ領域には、図１で示したチャネルカット層
５３およびチャネルカット層５１の代わりにチャネルカ
ット層５７およびチャネルカット層５５がそれぞれ形成
されており、ｐＭＯＳ領域には、図１で示したチャネル
カット層５４およびチャネルカット層５２の代わりにチ
ャネルカット層５８およびチャネルカット層５６がそれ
ぞれ形成されている。これ以外については、実施の形態
１に示した半導体装置と同じ構造である。
２に係る半導体装置を示す断面図であり、図において、
５５〜５８はチャネルカット層である。図６を参照し
て、ｎＭＯＳ領域には、図１で示したチャネルカット層
５３およびチャネルカット層５１の代わりにチャネルカ
ット層５７およびチャネルカット層５５がそれぞれ形成
されており、ｐＭＯＳ領域には、図１で示したチャネル
カット層５４およびチャネルカット層５２の代わりにチ
ャネルカット層５８およびチャネルカット層５６がそれ
ぞれ形成されている。これ以外については、実施の形態
１に示した半導体装置と同じ構造である。
【００４２】チャネルカット層５７および５５は共に１
×１０17〜１×１０18／ｃｍ3程度の不純物濃度ピーク
を有するボロンなどの不純物を含んでおり、チャネルカ
ット層５８および５６は共に１×１０17〜１×１０18／
ｃｍ3程度の不純物濃度ピークを有するボロンなどの不
純物を含んでいる。そして、チャネルカット層５３およ
び５４は、２４０〜２７０ｎｍ程度の深さに不純物濃度
ピークを有し、チャネルカット層５１および５２は、３
３０〜３６０ｎｍ程度の深さに不純物濃度ピークを有す
るように設定される。これらの点についても、実施の形
態１と同様である。
×１０17〜１×１０18／ｃｍ3程度の不純物濃度ピーク
を有するボロンなどの不純物を含んでおり、チャネルカ
ット層５８および５６は共に１×１０17〜１×１０18／
ｃｍ3程度の不純物濃度ピークを有するボロンなどの不
純物を含んでいる。そして、チャネルカット層５３およ
び５４は、２４０〜２７０ｎｍ程度の深さに不純物濃度
ピークを有し、チャネルカット層５１および５２は、３
３０〜３６０ｎｍ程度の深さに不純物濃度ピークを有す
るように設定される。これらの点についても、実施の形
態１と同様である。
【００４３】チャネルカット層５５〜５８が、実施の形
態１に示したチャネルカット層５１〜５４と異なる点
は、その水平方向の配置であり、ｎＭＯＳ領域のチャネ
ルカット層５５と５７、ｐＭＯＳ領域のチャネルカット
層５６と５８はそれぞれ、分離絶縁膜３によって規定さ
れた活性領域に対して、逆方向にシフトしている。
態１に示したチャネルカット層５１〜５４と異なる点
は、その水平方向の配置であり、ｎＭＯＳ領域のチャネ
ルカット層５５と５７、ｐＭＯＳ領域のチャネルカット
層５６と５８はそれぞれ、分離絶縁膜３によって規定さ
れた活性領域に対して、逆方向にシフトしている。
【００４４】図９は、この実施の形態２を示す半導体装
置の上面図であり、図６に示した断面図におけるチャネ
ルカット層の配置を示すものである。そして、図６に示
した断面図は、図９中のＢ−Ｂ断面における断面図に素
子が形成されたものである。図９を参照して、チャネル
カット層５５〜５８は、それぞれ、破線で示した領域に
形成されており、チャネルカット層５７および５６は、
Ｘ方向にシフトしており、チャネルカット層５５および
５８は、Ｘ方向と逆にシフトしている。
置の上面図であり、図６に示した断面図におけるチャネ
ルカット層の配置を示すものである。そして、図６に示
した断面図は、図９中のＢ−Ｂ断面における断面図に素
子が形成されたものである。図９を参照して、チャネル
カット層５５〜５８は、それぞれ、破線で示した領域に
形成されており、チャネルカット層５７および５６は、
Ｘ方向にシフトしており、チャネルカット層５５および
５８は、Ｘ方向と逆にシフトしている。
【００４５】図７に示した半導体装置は、チャネルカッ
ト層５６および５７が、図９に示したＸ方向と逆方向に
シフトし、チャネルカット層５５および５８が、Ｘ方向
にシフトしている例を示しており、図８に示した半導体
装置は、チャネルカット層５５および５６が、図９に示
したＸ方向にシフトし、チャネルカット層５７および５
８が、Ｘ方向と逆方向にシフトしている例を示してい
る。
ト層５６および５７が、図９に示したＸ方向と逆方向に
シフトし、チャネルカット層５５および５８が、Ｘ方向
にシフトしている例を示しており、図８に示した半導体
装置は、チャネルカット層５５および５６が、図９に示
したＸ方向にシフトし、チャネルカット層５７および５
８が、Ｘ方向と逆方向にシフトしている例を示してい
る。
【００４６】各チャネルカット層は、チャネルカット層
５６と５８、５５と５７がそれぞれ逆方向にシフトして
いれば、Ｘ方向、Ｙ方向または、その逆方向のいずれの
方向にシフトしていてもかまわない。また、シフトする
方向は、一般的には、Ｘ方向またはＹ方向であるが、特
にこれに限られたものではない。
５６と５８、５５と５７がそれぞれ逆方向にシフトして
いれば、Ｘ方向、Ｙ方向または、その逆方向のいずれの
方向にシフトしていてもかまわない。また、シフトする
方向は、一般的には、Ｘ方向またはＹ方向であるが、特
にこれに限られたものではない。
【００４７】図１０は、この発明の実施の形態２を説明
するための半導体装置を示す断面図である。図を参照し
て、各チャネルカット層などの形成においては、チャネ
リングを防止するために、７°程度の傾斜を付けてイオ
ン注入を行うことが一般的である。そのため、実施の形
態１に示した半導体装置も、ｎＭＯＳ領域のチャネルカ
ット層５１および５３、ｐＭＯＳ領域のチャネルカット
層５２および５４を同じ方向に傾斜させてイオン注入す
ると、図に示すように、フォトレジストマスクの境界に
対して、実質的なｎＭＯＳ領域とｐＭＯＳ領域の境界が
設計された配置に対してシフトし、フォトレジストマス
クの境界（１）では、ｎＭＯＳ領域に形成されるソース
・ドレイン領域と、ｐＭＯＳ領域のチャネルカット層５
２、５４との間の実効的分離幅が小さくなり、フォトレ
ジストマスクの境界（２）では、ｐＭＯＳ領域を挟ん
で、ｎウェル４１と反対側に配置されたｎＭＯＳ領域に
形成されるチャネルカット層５１、５３と、ｐＭＯＳ領
域に形成されるソース・ドレイン領域との間の実効的分
離幅が小さくなるという問題が起こりうる。
するための半導体装置を示す断面図である。図を参照し
て、各チャネルカット層などの形成においては、チャネ
リングを防止するために、７°程度の傾斜を付けてイオ
ン注入を行うことが一般的である。そのため、実施の形
態１に示した半導体装置も、ｎＭＯＳ領域のチャネルカ
ット層５１および５３、ｐＭＯＳ領域のチャネルカット
層５２および５４を同じ方向に傾斜させてイオン注入す
ると、図に示すように、フォトレジストマスクの境界に
対して、実質的なｎＭＯＳ領域とｐＭＯＳ領域の境界が
設計された配置に対してシフトし、フォトレジストマス
クの境界（１）では、ｎＭＯＳ領域に形成されるソース
・ドレイン領域と、ｐＭＯＳ領域のチャネルカット層５
２、５４との間の実効的分離幅が小さくなり、フォトレ
ジストマスクの境界（２）では、ｐＭＯＳ領域を挟ん
で、ｎウェル４１と反対側に配置されたｎＭＯＳ領域に
形成されるチャネルカット層５１、５３と、ｐＭＯＳ領
域に形成されるソース・ドレイン領域との間の実効的分
離幅が小さくなるという問題が起こりうる。
【００４８】この実施の形態２に係る半導体装置によれ
ば、ｎＭＯＳ領域内の二つのチャネルカット層５５およ
び５７と、ｐＭＯＳ領域内の二つのチャネルカット層５
６および５８が、それぞれ逆方向にシフトして形成され
ているため、ｐＭＯＳ領域およびｎＭＯＳ領域それぞれ
のシフト量が軽減されて、実効的分離幅を十分に保つこ
とができ、分離特性の優れた半導体装置を得ることがで
きる。また、実施の形態１同様、分離絶縁膜が埋め込ま
れる溝の深さのバラツキや、分離絶縁膜表面の高さのバ
ラツキがある半導体装置においても、分離絶縁膜下の半
導体基板中にチャネルカット層が形成されているため、
素子間のパンチスルーを十分に抑制することができ、分
離特性の優れた半導体装置を得ることができる。
ば、ｎＭＯＳ領域内の二つのチャネルカット層５５およ
び５７と、ｐＭＯＳ領域内の二つのチャネルカット層５
６および５８が、それぞれ逆方向にシフトして形成され
ているため、ｐＭＯＳ領域およびｎＭＯＳ領域それぞれ
のシフト量が軽減されて、実効的分離幅を十分に保つこ
とができ、分離特性の優れた半導体装置を得ることがで
きる。また、実施の形態１同様、分離絶縁膜が埋め込ま
れる溝の深さのバラツキや、分離絶縁膜表面の高さのバ
ラツキがある半導体装置においても、分離絶縁膜下の半
導体基板中にチャネルカット層が形成されているため、
素子間のパンチスルーを十分に抑制することができ、分
離特性の優れた半導体装置を得ることができる。
【００４９】次にこの発明の実施の形態２に係る半導体
装置の製造方法について説明する。図１１〜図１４は、
実施の形態２に係る半導体装置の製造方法の一工程を示
す断面図であり、図１１において、３０３はフォトレジ
ストマスクである。図を参照して、まず、実施の形態１
と同様にして、半導体基板１の表面に溝２を形成し、分
離絶縁膜３を形成してから、ｎＭＯＳ領域の表面上を覆
うフォトレジストマスク３０３を形成する。
装置の製造方法について説明する。図１１〜図１４は、
実施の形態２に係る半導体装置の製造方法の一工程を示
す断面図であり、図１１において、３０３はフォトレジ
ストマスクである。図を参照して、まず、実施の形態１
と同様にして、半導体基板１の表面に溝２を形成し、分
離絶縁膜３を形成してから、ｎＭＯＳ領域の表面上を覆
うフォトレジストマスク３０３を形成する。
【００５０】そして、実施の形態１と同様にして、ｎウ
ェル４２を形成してから、リンなどのｎ型の不純物を、
６０ｋｅＶ〜１００ｋｅＶ、１×１０12〜１×１０13／
ｃｍ2程度で、７°傾斜させて、イオン注入して、チャ
ネルカット層５８を形成する。この傾斜は、例えば、図
９で示したＸ方向に傾斜するものである。図１１はこの
工程での半導体装置の素子を示す断面図である。そし
て、図１２を参照して、リンなどのｎ型の不純物を１０
０ｋｅＶ〜１６０ｋｅＶ、１×１０12〜１×１０13／ｃ
ｍ2程度で、７°傾斜させてイオン注入して、チャネル
カット層５６を形成する。この傾斜は、例えば、図９で
示したＸ方向と逆方向に傾斜するものである。図１２は
この工程での半導体装置の素子を示す断面図である。
ェル４２を形成してから、リンなどのｎ型の不純物を、
６０ｋｅＶ〜１００ｋｅＶ、１×１０12〜１×１０13／
ｃｍ2程度で、７°傾斜させて、イオン注入して、チャ
ネルカット層５８を形成する。この傾斜は、例えば、図
９で示したＸ方向に傾斜するものである。図１１はこの
工程での半導体装置の素子を示す断面図である。そし
て、図１２を参照して、リンなどのｎ型の不純物を１０
０ｋｅＶ〜１６０ｋｅＶ、１×１０12〜１×１０13／ｃ
ｍ2程度で、７°傾斜させてイオン注入して、チャネル
カット層５６を形成する。この傾斜は、例えば、図９で
示したＸ方向と逆方向に傾斜するものである。図１２は
この工程での半導体装置の素子を示す断面図である。
【００５１】図１３において、３０４はフォトレジスト
マスクである。図１３を参照して、ｐＭＯＳ領域表面上
を覆うフォトレジストマスク３０４を形成してから、実
施の形態１と同様にして、ｐウェル４１を形成する。そ
して、ボロンなどのｐ型の不純物を、６０ｋｅＶ〜１０
０ｋｅＶ、１×１０12〜１×１０13／ｃｍ2程度で、７
°傾斜させて、イオン注入して、チャネルカット層５７
を形成する。この傾斜は、例えば、図９で示したＸ方向
と逆の方向に傾斜するものである。図１３はこの工程で
の半導体装置の素子を示す断面図である。そして、図１
４を参照して、ボロンなどのｐ型の不純物を１００ｋｅ
Ｖ〜１６０ｋｅＶ、１×１０12〜１×１０13／ｃｍ2程
度で、７°傾斜させてイオン注入して、チャネルカット
層５５を形成する。この傾斜は、例えば、図９で示した
Ｘ方向に傾斜するものである。図１４はこの工程での半
導体装置の素子を示す断面図である。
マスクである。図１３を参照して、ｐＭＯＳ領域表面上
を覆うフォトレジストマスク３０４を形成してから、実
施の形態１と同様にして、ｐウェル４１を形成する。そ
して、ボロンなどのｐ型の不純物を、６０ｋｅＶ〜１０
０ｋｅＶ、１×１０12〜１×１０13／ｃｍ2程度で、７
°傾斜させて、イオン注入して、チャネルカット層５７
を形成する。この傾斜は、例えば、図９で示したＸ方向
と逆の方向に傾斜するものである。図１３はこの工程で
の半導体装置の素子を示す断面図である。そして、図１
４を参照して、ボロンなどのｐ型の不純物を１００ｋｅ
Ｖ〜１６０ｋｅＶ、１×１０12〜１×１０13／ｃｍ2程
度で、７°傾斜させてイオン注入して、チャネルカット
層５５を形成する。この傾斜は、例えば、図９で示した
Ｘ方向に傾斜するものである。図１４はこの工程での半
導体装置の素子を示す断面図である。
【００５２】その後、実施の形態１と同様にして、ゲー
ト絶縁膜６、ゲート電極７を形成し、必要に応じてサイ
ドウォール絶縁膜７１を形成する。そして、実施の形態
１と同様にして、ｐ型ソース・ドレイン領域８２および
ｎ型ソース・ドレイン領域８１を形成する。ウェル、チ
ャネルカット層およびソース・ドレイン領域のイオン注
入は、ｐＭＯＳ領域と、ｎＭＯＳ領域のいずれを先に行
ってもよく、また、各領域において、２つのチャネルカ
ット層およびウェルのイオン注入は、どのような順序で
行ってもよい。
ト絶縁膜６、ゲート電極７を形成し、必要に応じてサイ
ドウォール絶縁膜７１を形成する。そして、実施の形態
１と同様にして、ｐ型ソース・ドレイン領域８２および
ｎ型ソース・ドレイン領域８１を形成する。ウェル、チ
ャネルカット層およびソース・ドレイン領域のイオン注
入は、ｐＭＯＳ領域と、ｎＭＯＳ領域のいずれを先に行
ってもよく、また、各領域において、２つのチャネルカ
ット層およびウェルのイオン注入は、どのような順序で
行ってもよい。
【００５３】そして、実施の形態１と同様にして、層間
絶縁膜９を堆積してから、ｎ型ソース・ドレイン領域８
１およびｎＭＯＳ領域のゲート電極７にそれぞれ到達す
るコンタクトホール９１を形成し、バリアメタルを成膜
してから、金属配線９２を形成する。このようにして、
図６に示した半導体装置が形成される。この後さらに、
層間絶縁膜やｐＭＯＳ領域のゲート電極およびｐ型ソー
ス・ドレイン領域８２に接続する金属配線を形成して、
この実施の形態２に係る半導体装置が完成される。
絶縁膜９を堆積してから、ｎ型ソース・ドレイン領域８
１およびｎＭＯＳ領域のゲート電極７にそれぞれ到達す
るコンタクトホール９１を形成し、バリアメタルを成膜
してから、金属配線９２を形成する。このようにして、
図６に示した半導体装置が形成される。この後さらに、
層間絶縁膜やｐＭＯＳ領域のゲート電極およびｐ型ソー
ス・ドレイン領域８２に接続する金属配線を形成して、
この実施の形態２に係る半導体装置が完成される。
【００５４】図７に示した半導体装置を形成する場合
は、チャネルカット層５６および５７を、図９に示した
Ｘ方向と逆方向に傾斜させたイオン注入によって形成
し、チャネルカット層５５および５８を、図９に示した
Ｘ方向に傾斜させたイオン注入によって形成すればよ
い。また、図８に示した半導体装置を形成する場合は、
チャネルカット層５５および５６を、図９に示したＸ方
向に傾斜させたイオン注入によって形成し、チャネルカ
ット層５７および５８を、図９に示したＸ方向と逆方向
に傾斜させたイオン注入によって形成すればよい。
は、チャネルカット層５６および５７を、図９に示した
Ｘ方向と逆方向に傾斜させたイオン注入によって形成
し、チャネルカット層５５および５８を、図９に示した
Ｘ方向に傾斜させたイオン注入によって形成すればよ
い。また、図８に示した半導体装置を形成する場合は、
チャネルカット層５５および５６を、図９に示したＸ方
向に傾斜させたイオン注入によって形成し、チャネルカ
ット層５７および５８を、図９に示したＸ方向と逆方向
に傾斜させたイオン注入によって形成すればよい。
【００５５】この実施の形態では、図９に示したＸ方向
およびその逆方向に傾斜させた場合の説明を行っている
が、チャネルカット層５５と５７とが逆方向に傾斜して
イオン注入され、チャネルカット層５６と５８とが逆方
向に傾斜してイオン注入されれば、その傾斜方向は、Ｘ
方向、Ｙ方向または、その逆方向のいずれの方向にシフ
トしていてもかまわない。また、ウエハを傾斜させる方
向は、一般的には、図９に示したＸ方向またはＹ方向で
あるが、特にこれに限られたものではない。
およびその逆方向に傾斜させた場合の説明を行っている
が、チャネルカット層５５と５７とが逆方向に傾斜して
イオン注入され、チャネルカット層５６と５８とが逆方
向に傾斜してイオン注入されれば、その傾斜方向は、Ｘ
方向、Ｙ方向または、その逆方向のいずれの方向にシフ
トしていてもかまわない。また、ウエハを傾斜させる方
向は、一般的には、図９に示したＸ方向またはＹ方向で
あるが、特にこれに限られたものではない。
【００５６】この実施の形態２に係る半導体装置の製造
方法によれば、ｎＭＯＳ領域内の二つのチャネルカット
層５５および５７と、ｐＭＯＳ領域内の二つのチャネル
カット層５６および５８を、それぞれ逆方向にシフトし
て形成することができるため、ｐＭＯＳ領域およびｎＭ
ＯＳ領域それぞれのシフト量が軽減されて、実効的分離
幅を十分に保つことができ、分離特性の優れた半導体装
置を製造することができる。また、実施の形態１同様、
分離領域の溝形成や、その溝に絶縁膜を埋め込んだ後の
平坦化などにバラツキが生じても、分離絶縁膜下の半導
体基板中に十分な不純物濃度を有するチャネルカット層
が形成されるため、不必要に不純物濃度を高くして接合
容量の増大や接合リーク電流の増大を招くことなく、分
離特性の優れた半導体装置を製造することができる。
方法によれば、ｎＭＯＳ領域内の二つのチャネルカット
層５５および５７と、ｐＭＯＳ領域内の二つのチャネル
カット層５６および５８を、それぞれ逆方向にシフトし
て形成することができるため、ｐＭＯＳ領域およびｎＭ
ＯＳ領域それぞれのシフト量が軽減されて、実効的分離
幅を十分に保つことができ、分離特性の優れた半導体装
置を製造することができる。また、実施の形態１同様、
分離領域の溝形成や、その溝に絶縁膜を埋め込んだ後の
平坦化などにバラツキが生じても、分離絶縁膜下の半導
体基板中に十分な不純物濃度を有するチャネルカット層
が形成されるため、不必要に不純物濃度を高くして接合
容量の増大や接合リーク電流の増大を招くことなく、分
離特性の優れた半導体装置を製造することができる。
【００５７】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、分
離絶縁膜の底面の深さのバラツキや、分離絶縁膜表面の
高さのバラツキがある半導体装置においても、深さの異
なるチャネルカット層が形成されているため、各分離絶
縁膜下の半導体基板中にチャネルカット層が存在するこ
とになり、素子間のパンチスルーを十分に抑制すること
ができ、分離特性の優れた半導体装置を得ることができ
る。
ているので、以下のような効果を奏する。本発明は、分
離絶縁膜の底面の深さのバラツキや、分離絶縁膜表面の
高さのバラツキがある半導体装置においても、深さの異
なるチャネルカット層が形成されているため、各分離絶
縁膜下の半導体基板中にチャネルカット層が存在するこ
とになり、素子間のパンチスルーを十分に抑制すること
ができ、分離特性の優れた半導体装置を得ることができ
る。
【００５８】また、分離絶縁膜の底面のバラツキに合わ
せて異なる深さに形成されたチャネルカット層が、各活
性領域に対して、水平方向に逆にシフトしているため、
ｐＭＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減
されて、実効的分離幅を十分に保つことができ、分離特
性の優れた半導体装置を得ることができる。
せて異なる深さに形成されたチャネルカット層が、各活
性領域に対して、水平方向に逆にシフトしているため、
ｐＭＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減
されて、実効的分離幅を十分に保つことができ、分離特
性の優れた半導体装置を得ることができる。
【００５９】また、ＣＭＯＳトランジスタのｎＭＯＳ領
域およびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の
底面の深さのバラツキや、分離絶縁膜表面の高さのバラ
ツキに合わせて、深さの異なるチャネルカット層が形成
されているため、各分離絶縁膜下の半導体基板中にチャ
ネルカット層が存在することになり、素子間のパンチス
ルーを十分に抑制することができ、分離特性の優れた半
導体装置を得ることができるとともに、ラッチアップ耐
性も向上させることができる。
域およびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の
底面の深さのバラツキや、分離絶縁膜表面の高さのバラ
ツキに合わせて、深さの異なるチャネルカット層が形成
されているため、各分離絶縁膜下の半導体基板中にチャ
ネルカット層が存在することになり、素子間のパンチス
ルーを十分に抑制することができ、分離特性の優れた半
導体装置を得ることができるとともに、ラッチアップ耐
性も向上させることができる。
【００６０】さらに、分離絶縁膜の底面のバラツキに合
わせて異なる深さに形成されたチャネルカット層が、各
活性領域に対して、水平方向に逆にシフトしているた
め、ｐＭＯＳ領域およびｎＭＯＳ領域自体のシフト量が
それぞれ軽減されて、実効的分離幅を十分に保つことが
でき、分離特性の優れた半導体装置を得ることができ
る。
わせて異なる深さに形成されたチャネルカット層が、各
活性領域に対して、水平方向に逆にシフトしているた
め、ｐＭＯＳ領域およびｎＭＯＳ領域自体のシフト量が
それぞれ軽減されて、実効的分離幅を十分に保つことが
でき、分離特性の優れた半導体装置を得ることができ
る。
【００６１】また、第１と第３のチャネルカット層また
は、第２と第４のチャネルカット層が重なり合って形成
された部分は、不純物が打ち消し合い、ｐＭＯＳ領域お
よびｎＭＯＳ領域のシフト量が互いに軽減されて、実効
的分離幅をさらに十分に確保でき、分離特性の優れた半
導体装置を得ることができる。
は、第２と第４のチャネルカット層が重なり合って形成
された部分は、不純物が打ち消し合い、ｐＭＯＳ領域お
よびｎＭＯＳ領域のシフト量が互いに軽減されて、実効
的分離幅をさらに十分に確保でき、分離特性の優れた半
導体装置を得ることができる。
【００６２】さらに、チャネルカット層は、ＭＯＳトラ
ンジスタのゲート長方向に対して、ほぼ４５°の方向に
シフトしているため、二つのチャネルカット層が、一方
向に偏ることなくバランスよく配置されることになり、
ｐＭＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減
されて、実効的分離幅を十分に保つことができ、分離特
性の優れた半導体装置を得ることができる。
ンジスタのゲート長方向に対して、ほぼ４５°の方向に
シフトしているため、二つのチャネルカット層が、一方
向に偏ることなくバランスよく配置されることになり、
ｐＭＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減
されて、実効的分離幅を十分に保つことができ、分離特
性の優れた半導体装置を得ることができる。
【００６３】また、溝の深さの設計値に対して、１０〜
２０％深い領域に第１のチャネルカット層を形成する工
程と、１０〜２０％浅い領域に第２のチャネルカット層
を形成する工程とを備えているため、分離領域の溝形成
や、その溝に絶縁膜を埋め込んだ後の平坦化などにバラ
ツキが生じても、分離絶縁膜下の半導体基板中に十分な
不純物濃度を有するチャネルカット層が形成されること
になり、不必要に不純物濃度を高くして接合容量の増大
や接合リーク電流の増大を招くことなく、分離特性の優
れた半導体装置を製造することができる。
２０％深い領域に第１のチャネルカット層を形成する工
程と、１０〜２０％浅い領域に第２のチャネルカット層
を形成する工程とを備えているため、分離領域の溝形成
や、その溝に絶縁膜を埋め込んだ後の平坦化などにバラ
ツキが生じても、分離絶縁膜下の半導体基板中に十分な
不純物濃度を有するチャネルカット層が形成されること
になり、不必要に不純物濃度を高くして接合容量の増大
や接合リーク電流の増大を招くことなく、分離特性の優
れた半導体装置を製造することができる。
【００６４】さらに、分離絶縁膜の底面のバラツキに合
わせて異なる深さに形成されたチャネルカット層を、各
活性領域に対して、水平方向に互いに逆にシフトしてい
るため、ｐＭＯＳ領域またはｎＭＯＳ領域自体のシフト
量が軽減されて、実効的分離幅を十分に保つことがで
き、分離特性の優れた半導体装置を製造することができ
る。
わせて異なる深さに形成されたチャネルカット層を、各
活性領域に対して、水平方向に互いに逆にシフトしてい
るため、ｐＭＯＳ領域またはｎＭＯＳ領域自体のシフト
量が軽減されて、実効的分離幅を十分に保つことがで
き、分離特性の優れた半導体装置を製造することができ
る。
【００６５】また、ＣＭＯＳトランジスタのｎＭＯＳ領
域およびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の
底面の深さのバラツキや、分離絶縁膜表面の高さのバラ
ツキに合わせて、深さの異なるチャネルカット層を形成
しているため、各分離絶縁膜下の半導体基板中にチャネ
ルカット層が存在することになり、素子間のパンチスル
ーを十分に抑制することができ、分離特性およびラッチ
アップ耐性が向上した半導体装置を製造することができ
る。
域およびｐＭＯＳ領域それぞれにおいて、分離絶縁膜の
底面の深さのバラツキや、分離絶縁膜表面の高さのバラ
ツキに合わせて、深さの異なるチャネルカット層を形成
しているため、各分離絶縁膜下の半導体基板中にチャネ
ルカット層が存在することになり、素子間のパンチスル
ーを十分に抑制することができ、分離特性およびラッチ
アップ耐性が向上した半導体装置を製造することができ
る。
【００６６】さらに、チャネルカット層形成のためのイ
オン注入は、半導体基板表面に対してほぼ７°の傾斜を
有しているため、チャネリングが防止されるとともに、
ＭＯＳトランジスタのゲート長方向に対して、ほぼ４５
°の角度にシフトしているため、ｎＭＯＳ領域およびｐ
ＭＯＳ領域内での二つのチャネルカット層が、一方向に
偏ることなくバランスよく配置されることになり、ｐＭ
ＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減され
て、実効的分離幅を十分に保つことができ、分離特性の
優れた半導体装置の製造方法を得ることができる。
オン注入は、半導体基板表面に対してほぼ７°の傾斜を
有しているため、チャネリングが防止されるとともに、
ＭＯＳトランジスタのゲート長方向に対して、ほぼ４５
°の角度にシフトしているため、ｎＭＯＳ領域およびｐ
ＭＯＳ領域内での二つのチャネルカット層が、一方向に
偏ることなくバランスよく配置されることになり、ｐＭ
ＯＳ領域またはｎＭＯＳ領域自体のシフト量が軽減され
て、実効的分離幅を十分に保つことができ、分離特性の
優れた半導体装置の製造方法を得ることができる。
【図１】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の不
純物濃度分布を示すグラフである。
純物濃度分布を示すグラフである。
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図６】 本発明の実施の形態２に係る半導体装置を示
す断面図である。
す断面図である。
【図７】 本発明の実施の形態２に係る半導体装置を示
す断面図である。
す断面図である。
【図８】 本発明の実施の形態２に係る半導体装置を示
す断面図である。
す断面図である。
【図９】 本発明の実施の形態２に係る半導体装置を示
す上面図である。
す上面図である。
【図１０】 本発明の実施の形態２を説明する半導体装
置の断面図である。
置の断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１５】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１６】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
１ 半導体基板、 ２ 溝、 ３ 分離絶縁膜、 ４１
ｐウェル、 ４２ｎウェル、 ５１ ｐ型チャネルカ
ット層、 ５２ ｎ型チャネルカット層、５３ ｐ型チ
ャネルカット層、 ５４ ｎ型チャネルカット層、 ５
５ ｐ型チャネルカット層、 ５６ ｎ型チャネルカッ
ト層、 ５７ ｐ型チャネルカット層、 ５８ ｎ型チ
ャネルカット層
ｐウェル、 ４２ｎウェル、 ５１ ｐ型チャネルカ
ット層、 ５２ ｎ型チャネルカット層、５３ ｐ型チ
ャネルカット層、 ５４ ｎ型チャネルカット層、 ５
５ ｐ型チャネルカット層、 ５６ ｎ型チャネルカッ
ト層、 ５７ ｐ型チャネルカット層、 ５８ ｎ型チ
ャネルカット層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F032 AA35 AA44 AA46 AA54 AC01
BA03 CA03 CA17 CA20 DA02
DA25 DA33 DA34 DA43 DA77
5F048 AC03 BA01 BB06 BB07 BB08
BB12 BC06 BE03 BF01 BF06
BF07 BG01 BG03 BG13 BG14
BG15 BH07 BH08 DA10 DA12
DA25
Claims (10)
- 【請求項１】 半導体基板の主表面に配設された第１導
電型の第１の半導体領域と、 前記半導体基板の主表面に、その底面が異なる第１およ
び第２の深さを有して配設され、前記第１の半導体領域
を複数の活性領域に分離する分離絶縁膜と、 前記第１の半導体領域内の前記第１の深さの底面近傍に
配設された第１導電型の第１のチャネルカット層と、 前記第１の半導体領域内の前記第２の深さの底面近傍に
配設された第１導電型の第２のチャネルカット層と、 前記複数の活性領域のそれぞれの主表面に形成された第
２導電型のＭＯＳ型トランジスタと、を備えた半導体装
置。 - 【請求項２】 第１のチャネルカット層と、第２のチャ
ネルカット層は、活性領域に対して、水平方向に逆にシ
フトしていることを特徴とする、請求項１記載の半導体
装置。 - 【請求項３】 半導体基板の主表面の他の領域に配設さ
れ、前記分離絶縁膜によって複数の活性領域に分離され
る第２導電型の第２の半導体領域と、 前記第２の半導体領域内の前記第１の深さの底面近傍に
配設された第２導電型の第３のチャネルカット層と、 前記第２の半導体領域内の前記第２の深さの底面近傍に
配設された第２導電型の第４のチャネルカット層と、 前記複数の活性領域のそれぞれの主表面に形成された第
１導電型のＭＯＳ型トランジスタと、を備えた請求項１
記載の半導体装置。 - 【請求項４】 第１のチャネルカット層と、第２のチャ
ネルカット層は、第２導電型のＭＯＳトランジスタが形
成される活性領域に対して、水平方向に逆にシフトし、 第３のチャネルカット層と、第４のチャネルカット層
は、第１導電型のＭＯＳトランジスタが形成される活性
領域に対して、水平方向に逆にシフトしていることを特
徴とする、請求項３記載の半導体装置。 - 【請求項５】 第１のチャネルカット層と、第３のチャ
ネルカット層は、第１および第２導電型のＭＯＳトラン
ジスタが形成される活性領域に対して、水平方向に逆に
シフトしていることを特徴とする、請求項４記載の半導
体装置。 - 【請求項６】 ＭＯＳトランジスタのゲート長方向に対
して、ほぼ４５°の方向にシフトしていることを特徴と
する、請求項２、４または５のいずれか一項に記載の半
導体装置。 - 【請求項７】 半導体基板の主表面に溝を形成し、この
溝に絶縁膜を埋め込んで、複数の活性領域を規定する分
離絶縁膜を形成する工程と、 前記分離絶縁膜で分離された前記半導体基板の主表面に
第１の導電型の第１の半導体領域を形成する工程と、 前記第１の半導体領域内の、前記溝を形成した深さより
も１０〜２０％深い領域に、第１導電型の第１のチャネ
ルカット層を形成する工程と、 前記第１の半導体領域内の、前記溝を形成した深さより
も１０〜２０％浅い領域に、第１導電型の第２のチャネ
ルカット層を形成する工程と、 前記第１の半導体領域の前記複数の活性領域にそれぞ
れ、第２導電型のＭＯＳ型トランジスタを形成する工程
と、を備えた半導体装置の製造方法。 - 【請求項８】 第１のチャネルカット層は、第１の方向
から不純物を斜めイオン注入して形成され、 第２のチャネルカット層は、半導体基板表面に対して、
前記第１の方向と同じ角度を有し、水平方向に前記第１
の方向と逆の方向である第２の方向から不純物を斜めイ
オン注入して形成されることを特徴とする、請求項７記
載の半導体装置の製造方法。 - 【請求項９】 分離絶縁膜で分離された半導体基板の主
表面の、第１の半導体領域と異なる領域に、第２導電型
の第２の半導体領域を形成する工程と、 前記第２の半導体領域内の、前記溝を形成した深さより
も１０〜２０％深い領域に、第２の方向から不純物をイ
オン注入して、第２導電型の第３のチャネルカット層を
形成する工程と、 前記第２の半導体領域内の、前記溝を形成した深さより
も１０〜２０％浅い領域に、第１の方向から不純物をイ
オン注入して、第２導電型の第４のチャネルカット層を
形成する工程と、 前記第２の半導体領域の前記複数の活性領域にそれぞ
れ、第１導電型のＭＯＳ型トランジスタを形成する工程
と、を備えた請求項７記載の半導体装置の製造方法。 - 【請求項１０】 第１および第２の方向は、ＭＯＳトラ
ンジスタのゲート長方向に対して、ほぼ４５°の角度を
有し、半導体基板の主表面に対して、ほぼ７°の角度を
有していることを特徴とする、請求項８または９のいず
れか一項に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001288971A JP2003100862A (ja) | 2001-09-21 | 2001-09-21 | 半導体装置およびその製造方法 |
| US10/218,447 US6835988B2 (en) | 2001-09-21 | 2002-08-15 | Semiconductor device having channel cut layers provided at different depths |
| TW091118672A TW569315B (en) | 2001-09-21 | 2002-08-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001288971A JP2003100862A (ja) | 2001-09-21 | 2001-09-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100862A true JP2003100862A (ja) | 2003-04-04 |
Family
ID=19111534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001288971A Pending JP2003100862A (ja) | 2001-09-21 | 2001-09-21 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6835988B2 (ja) |
| JP (1) | JP2003100862A (ja) |
| TW (1) | TW569315B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016164989A (ja) * | 2008-02-14 | 2016-09-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 分離されたｃｍｏｓおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 |
| US9905640B2 (en) | 2002-09-29 | 2018-02-27 | Skyworks Solutions (Hong Kong) Limited | Isolation structures for semiconductor devices including trenches containing conductive material |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080197408A1 (en) * | 2002-08-14 | 2008-08-21 | Advanced Analogic Technologies, Inc. | Isolated quasi-vertical DMOS transistor |
| US8513087B2 (en) * | 2002-08-14 | 2013-08-20 | Advanced Analogic Technologies, Incorporated | Processes for forming isolation structures for integrated circuit devices |
| US7834421B2 (en) * | 2002-08-14 | 2010-11-16 | Advanced Analogic Technologies, Inc. | Isolated diode |
| US7939420B2 (en) * | 2002-08-14 | 2011-05-10 | Advanced Analogic Technologies, Inc. | Processes for forming isolation structures for integrated circuit devices |
| US7902630B2 (en) * | 2002-08-14 | 2011-03-08 | Advanced Analogic Technologies, Inc. | Isolated bipolar transistor |
| US7667268B2 (en) * | 2002-08-14 | 2010-02-23 | Advanced Analogic Technologies, Inc. | Isolated transistor |
| US7956391B2 (en) * | 2002-08-14 | 2011-06-07 | Advanced Analogic Technologies, Inc. | Isolated junction field-effect transistor |
| US7034361B1 (en) * | 2003-09-03 | 2006-04-25 | Advanced Micro Devices, Inc. | Narrow body raised source/drain metal gate MOSFET |
| US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
| US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US7902598B2 (en) | 2005-06-24 | 2011-03-08 | Micron Technology, Inc. | Two-sided surround access transistor for a 4.5F2 DRAM cell |
| US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
| US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
| US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
| JP4282691B2 (ja) * | 2006-06-07 | 2009-06-24 | 株式会社東芝 | 半導体装置 |
| US7737526B2 (en) * | 2007-03-28 | 2010-06-15 | Advanced Analogic Technologies, Inc. | Isolated trench MOSFET in epi-less semiconductor sustrate |
| US7795681B2 (en) * | 2007-03-28 | 2010-09-14 | Advanced Analogic Technologies, Inc. | Isolated lateral MOSFET in epi-less substrate |
| JP5081030B2 (ja) * | 2008-03-26 | 2012-11-21 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435895A (en) * | 1982-04-05 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Process for forming complementary integrated circuit devices |
| JPS5984572A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 半導体装置 |
| JPS6265374A (ja) | 1985-09-17 | 1987-03-24 | Toshiba Corp | 半導体装置の製造方法 |
| US4717683A (en) * | 1986-09-23 | 1988-01-05 | Motorola Inc. | CMOS process |
| JPS6472523A (en) | 1987-09-11 | 1989-03-17 | Seiko Instr & Electronics | Manufacture of semiconductor device |
| US5240874A (en) * | 1992-10-20 | 1993-08-31 | Micron Semiconductor, Inc. | Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry |
| US5472887A (en) * | 1993-11-09 | 1995-12-05 | Texas Instruments Incorporated | Method of fabricating semiconductor device having high-and low-voltage MOS transistors |
| US5494851A (en) * | 1995-01-18 | 1996-02-27 | Micron Technology, Inc. | Semiconductor processing method of providing dopant impurity into a semiconductor substrate |
| US6291851B1 (en) * | 1995-07-21 | 2001-09-18 | Rohm Co., Ltd. | Semiconductor device having oxide layers formed with different thicknesses |
| JPH118387A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-09-21 JP JP2001288971A patent/JP2003100862A/ja active Pending
-
2002
- 2002-08-15 US US10/218,447 patent/US6835988B2/en not_active Expired - Fee Related
- 2002-08-19 TW TW091118672A patent/TW569315B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9905640B2 (en) | 2002-09-29 | 2018-02-27 | Skyworks Solutions (Hong Kong) Limited | Isolation structures for semiconductor devices including trenches containing conductive material |
| US10074716B2 (en) | 2002-09-29 | 2018-09-11 | Skyworks Solutions (Hong Kong) Limited | Saucer-shaped isolation structures for semiconductor devices |
| JP2016164989A (ja) * | 2008-02-14 | 2016-09-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 分離されたｃｍｏｓおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW569315B (en) | 2004-01-01 |
| US6835988B2 (en) | 2004-12-28 |
| US20030057498A1 (en) | 2003-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110718502B (zh) | 具有气隙的半导体器件以及用于制造其的方法 | |
| JP2003100862A (ja) | 半導体装置およびその製造方法 | |
| US9673084B2 (en) | Isolation scheme for high voltage device | |
| US10720499B2 (en) | Semiconductor device having polysilicon field plate for power MOSFETs | |
| US20060124982A1 (en) | Low-Cost Deep Trench Decoupling Capacitor Device and Process of Manufacture | |
| JP2001060698A (ja) | シリコンオンインシュレータ・ボディコンタクトを形成する方法およびボディコンタクト構造 | |
| JP2000022085A (ja) | 半導体装置及びその製造方法 | |
| KR20110092222A (ko) | 매립된 절연 층 및 그를 통해 연장하는 수직 도전 구조를 포함하는 전자 디바이스 및 이를 형성하는 공정 | |
| US7667255B2 (en) | Deep trench inter-well isolation structure | |
| CN101097919B (zh) | 半导体部件以及半导体部件的制造方法 | |
| JP2000340791A (ja) | 半導体装置の製造方法 | |
| US11037928B2 (en) | Methods and apparatuses including an active area of a tap intersected by a boundary of a well | |
| KR20110092221A (ko) | 채널과 드레인 영역들 사이의 도핑 영역들을 포함하는 전자 디바이스 및 이를 형성하는 공정 | |
| JP5234886B2 (ja) | 半導体装置の製造方法 | |
| US8778770B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7145202B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2001291779A (ja) | 半導体装置およびその製造方法 | |
| CN112970111B (zh) | 包含在分接头的有源区域下方的阱边界的方法及设备 | |
| JP5214909B2 (ja) | 半導体装置の製造方法 | |
| JPH07106412A (ja) | 半導体装置およびその製造方法 | |
| US6399986B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100983514B1 (ko) | 반도체소자 제조 방법 | |
| JP2002217310A (ja) | 半導体装置およびその製造方法 | |
| JPH11195702A (ja) | 半導体装置及びその製造方法 | |
| CN116569340A (zh) | 具有n/p边界结构的纳米片半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060131 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080609 |