JP2003100902A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003100902A
JP2003100902A JP2001288918A JP2001288918A JP2003100902A JP 2003100902 A JP2003100902 A JP 2003100902A JP 2001288918 A JP2001288918 A JP 2001288918A JP 2001288918 A JP2001288918 A JP 2001288918A JP 2003100902 A JP2003100902 A JP 2003100902A
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gate electrode
forming
region
implantation
insulating film
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Kazunobu Ota
和伸 太田
Hirokazu Sayama
弘和 佐山
Shuichi Oda
秀一 尾田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ＮＭＯＳトランジスタおよびＰＭＯＳトラン
ジスタを有する半導体装置において、ショートチャネル
効果を抑制するとともに、ゲート−ドレイン間での電流
リークを低減し、また、ゲートオーバーラップに起因す
る寄生容量を低減して、回路動作速度の低下を低減した
半導体装置を提供する。 【解決手段】 低電圧ＮＭＯＳ領域ＬＮＲにおけるシリ
コン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオ
ン注入により比較的低濃度に導入して、エクステンショ
ン層６１を形成する。そして、シリコン基板１の全面を
覆うように、シリコン酸化膜ＯＸ２を形成し、ゲート電
極５１〜５４の側面においてはシリコン酸化膜ＯＸ２を
オフセットサイドウォールとして使用し、低電圧ＰＭＯ
Ｓ領域ＬＰＲにおけるシリコン基板１の表面内に、ボロ
ンをイオン注入により比較的低濃度に導入して、エクス
テンション層６２となるＰ型不純物層６２１を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、オフセットサイドウォール構造を有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置においては、ゲート電
極を注入マスクとして不純物イオン注入を行い、自己整
合的にエクステンション層を形成していた。ここで、エ
クステンション層は、後に形成されるソース・ドレイン
主要層よりも浅い接合となるように形成される不純物層
であり、ソース・ドレイン主要層と同一導電型であり、
ソース・ドレイン層として機能するのでソース・ドレイ
ンエクステンション層と呼称すべきであるが、便宜的に
エクステンション層と呼称する。
【０００３】しかし、この方法だと、注入時の不純物イ
オンの散乱やその後のプロセス中での不純物イオンの拡
散によってエクステンション層がゲート電極の下部に必
要以上に延在することになる。その状態を図３４に示
す。
【０００４】図３４に示すＭＯＳトランジスタＭ１にお
いては、半導体基板ＳＢ上にゲート絶縁膜ＧＸが選択的
に配設され、ゲート絶縁膜ＧＸ上にゲート電極ＧＴが配
設されている。そして、ゲート電極ＧＴの両サイドの半
導体基板ＳＢの表面内には１対のエクステンション層Ｅ
Ｘが配設されているが、エクステンション層ＥＸはゲー
ト電極ＧＴの下部にまで延在している。このような状態
を、ゲートオーバーラップと呼称する。図３４の場合、
各エクステンション層ＥＸのゲートオーバーラップ長さ
はＬ１である。このように、エクステンション層ＥＸが
ゲート電極ＧＴの下部にまで必要以上に延在すること
で、実効的なチャネル長（Ｌ２）が短くなりショートチ
ャネル効果が顕著になる。
【０００５】近年の最小ゲート長が０．１ｕｍより小さ
い半導体装置では、ショートチャネル効果が顕著になっ
ており、ゲート長が設計値よりわずかに下回るとトラン
ジスタ動作しなくなるなど、ショートチャネル効果が生
産の歩留まりを下げる大きな要因となっている。従っ
て、ゲートオーバーラップはショートチャネル効果を招
来すると言う点で望ましくない現象である。
【０００６】図３５に、ＭＯＳトランジスタＭ１の待機
状態を模式的に示す。図３５に示すように、待機時に
は、ソース側となるエクステンション層ＥＸには電圧０
Ｖが印加され、ドレイン側となるエクステンション層Ｅ
Ｘには電圧１Ｖが印加され、ゲート電極ＧＴおよび半導
体基板ＳＢには電圧０Ｖが印加されている。このような
場合、ゲートとドレインのオーバーラップ面積に比例し
てゲート−ドレイン間でリーク電流が流れる。近年、薄
膜化の傾向が著しいゲート絶縁膜においては、ゲートオ
ーバーラップによりゲート−ドレイン間の電流リークが
より顕著になり、ＬＳＩの待機電力の増大の要因とな
る。
【０００７】また、図３６にＭＯＳトランジスタＭ１の
動作状態を模式的に示す。図３６に示すように、動作時
には、ソース側となるエクステンション層ＥＸには電圧
０Ｖが印加され、ドレイン側となるエクステンション層
ＥＸには電圧０〜１Ｖが印加され、ゲート電極ＧＴには
電圧０〜１Ｖが印加されている。実際の回路動作におい
ては、ゲートとドレインの電圧が変動することがある
が、このような場合にゲートオーバーラップ面積が大き
いと寄生容量が大きくなり、その部分に電荷をより多く
注入しなければならず、回路動作を遅らせる大きな要因
となる。
【０００８】これらの問題点を解消するため、近年では
オフセットサイドウォール構造が利用されるようになっ
ている。図３７にオフセットサイドウォール構造を示
す。なお、図３７において、図３４に示すＭＯＳトラン
ジスタＭ１と同じ構成については同一の符号を付し、重
複する説明は省略する。
【０００９】図３７において、ゲート電極ＧＴおよびゲ
ート絶縁膜ＧＸの側面に接するようにオフセットサイド
ウォールＯＦが配設されている。オフセットサイドウォ
ールＯＦを形成した後、ゲート電極ＧＴおよびオフセッ
トサイドウオールＯＦを注入マスクとして使用し、自己
整合的にエクステンション層ＥＸを形成する。これによ
り、エクステンション層ＥＸがゲート電極ＧＴの下部に
延在する長さを短くできる。
【００１０】しかし、この方法では、ＮチャネルＭＯＳ
トランジスタ（ＮＭＯＳトランジスタ）およびＰチャネ
ルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）の両方
を有する半導体装置においては以下に説明する不都合が
発生する。
【００１１】図３８においては、同一の半導体基板ＳＢ
上に配設された、ＮＭＯＳトランジスタＭ１１およびＰ
ＭＯＳトランジスタＭ１２を示している。
【００１２】図３８において、ＮＭＯＳトランジスタＭ
１１は、半導体基板ＳＢ上に選択的に配設されたゲート
絶縁膜ＧＸ１、ゲート絶縁膜ＧＸ１上に配設されたゲー
ト電極ＧＴ１、ゲート電極ＧＴ１およびゲート絶縁膜Ｇ
Ｘ１の側面に接するように配設されたオフセットサイド
ウォールＯＦ１、およびゲート電極ＧＴ１の両サイドの
半導体基板ＳＢの表面内に配設された１対のエクステン
ション層ＥＸ１を有している。この場合、エクステンシ
ョン層ＥＸ１のゲートオーバーラップ長さはＬ３であ
り、実効的なチャネル長はＬ４となっている。
【００１３】ＰＭＯＳトランジスタＭ１２は、半導体基
板ＳＢ上に選択的に配設されたゲート絶縁膜ＧＸ２、ゲ
ート絶縁膜ＧＸ２上に配設されたゲート電極ＧＴ２、ゲ
ート電極ＧＴ２およびゲート絶縁膜ＧＸ２の側面に接す
るように配設されたオフセットサイドウォールＯＦ２、
およびゲート電極ＧＴ２の両サイドの半導体基板ＳＢの
表面内に配設された１対のエクステンション層ＥＸ２を
有している。この場合、エクステンション層ＥＸ２のゲ
ートオーバーラップ長さはＬ５であり、実効的なチャネ
ル長はＬ６となっている。
【００１４】ＮＭＯＳトランジスタＭ１１とＰＭＯＳト
ランジスタＭ１２とを比較した場合、ＮＭＯＳトランジ
スタＭ１１のゲートオーバーラップ長さＬ３は、ＰＭＯ
ＳトランジスタＭ１２のゲートオーバーラップ長さＬ５
よりも短く、実効チャネル長Ｌ４はＬ６よりも長いこと
が判る。
【００１５】これは、ＮＭＯＳトランジスタのソース・
ドレイン不純物として通常用いられるＡｓ（ヒ素）と、
ＰＭＯＳトランジスタのソース・ドレイン不純物として
通常用いられるＢ（ボロン）とでは、Ｂの方がシリコン
中での拡散速度がはるかに大きいことに起因している。
【００１６】すなわち、ＡｓおよびＢをイオン注入し
て、それぞれ同じ形状の注入層を形成しても、その後の
プロセスの熱処理において、Ｂの方が大きく拡散してし
まうため、ＰＭＯＳトランジスタＭ１２のエクステンシ
ョン層ＥＸ２の方が、ＮＭＯＳトランジスタＭ１１のエ
クステンション層ＥＸ１よりも、ゲートオーバーラップ
長が長くなる。
【００１７】その結果、ＰＭＯＳトランジスタＭ１２の
ショートチャネル効果が顕著になり、また、ゲート−ド
レイン間の寄生容量が増大し、ゲート−ドレイン間での
電流リークが増大する。
【００１８】また、図３９には、同一の半導体基板ＳＢ
上に配設された、ＮＭＯＳトランジスタ（ＮＭＯＳＦＥ
Ｔ）Ｍ２１およびＰＭＯＳトランジスタ（ＰＭＯＳＦＥ
Ｔ）Ｍ２２を示しているが、図３８に示すＮＭＯＳトラ
ンジスタＭ１１およびＰＭＯＳトランジスタＭ１２と異
なる点は、オフセットサイドウォールＯＦ１およびＯＦ
２の幅が広くなり、それぞれオフセットサイドウォール
ＯＦ１１およびＯＦ１２となっている点である。
【００１９】オフセットサイドウォールの幅を広くする
ことで、ＰＭＯＳトランジスタＭ２２においては、ゲー
トオーバーラップ長が短くなり、実効チャネル長を長く
できるが、ＮＭＯＳトランジスタＭ２１においては、オ
フセットサイドウォールＯＦ１１の幅が広くなったため
に、プロセス中の熱処理によっても注入された不純物が
ゲート電極ＧＴ１の下部に達せず、ゲートオーバーラッ
プが全く生じず、ＮＭＯＳトランジスタＭ２１のチャネ
ルとソース・ドレイン間が絶縁されて動作電流が減少す
るという問題が発生する。
【００２０】ここで、ＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタの両方を有する半導体装置の従来の製
造方法の一例として、ＣＭＯＳトランジスタ９０Ａおよ
び９０Ｂを有する半導体装置の製造方法について、製造
工程を順に示す断面図である図４０〜図４６を用いて説
明する。なお、ＣＭＯＳトランジスタ９０Ａは低電圧対
応であり、ＣＭＯＳトランジスタ９０Ｂは高電圧対応で
あり、それぞれの構成は最終工程を説明する図４６にお
いて示される。
【００２１】まず、図４０に示すように、シリコン基板
１の表面内に素子分離絶縁膜２を選択的に形成して、低
電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトラン
ジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電
圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭ
ＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタを
形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯ
Ｓ領域ＨＰＲを規定する。なお、低電圧ＮＭＯＳ領域Ｌ
ＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを総称して低圧回
路部、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ
領域ＨＰＲを総称して高圧回路部と呼称する場合もあ
る。
【００２２】そして、低電圧ＮＭＯＳ領域ＬＮＲおよび
高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低
電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰ
Ｒに対応して、シリコン基板１の表面内にＮ型不純物を
含んだＮウエル領域ＮＷを形成する。なお、以下の説明
においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷ
を区別せず、単にシリコン基板と呼称する場合もある。
【００２３】続いて、シリコン基板１の全面を覆うよう
にシリコン酸化膜等の第１の絶縁膜を第１の厚さに形成
する。次に、低圧回路部の上部が開口部となるようにレ
ジストマスクを形成し、例えばフッ酸処理により低圧回
路部における第１の絶縁膜を除去する。
【００２４】その後、レジストマスクを除去して、シリ
コン基板１の全面を覆うようにシリコン酸化膜等の第２
の絶縁膜を第２の厚さに形成する。これにより、低圧回
路部においては第２の厚さの絶縁膜が形成され、高圧回
路部においては第１の絶縁膜の厚さがさらに厚くなった
第３の絶縁膜が形成される。
【００２５】次に、シリコン基板１の全面にポリシリコ
ン層を形成した後、ポリシリコン層およびその下部の第
２の絶縁膜および第３の絶縁膜をパターニングし、低圧
回路部および高圧回路部にゲート電極およびゲート絶縁
膜を選択的に形成する。図４０はパターニング後の状態
を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧
ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成されたゲ
ート絶縁膜３上に、それぞれゲート電極５１および５２
が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧Ｐ
ＭＯＳ領域ＨＰＲにおいては、選択的に形成されたゲー
ト絶縁膜４上に、それぞれゲート電極５３および５４が
配設された構成となっている。
【００２６】次に、図４１に示す工程において、高電圧
ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内
に、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入によ
り比較的低濃度に導入して、１対のエクステンション層
６３を形成する。図４１は、写真製版によるパターニン
グにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジスト
マスクＲＭ４１で覆い、ゲート電極５３を注入マスクと
して、高電圧ＮＭＯＳ領域ＨＮＲにＮ型不純物をイオン
注入している状態を示している。
【００２７】１対のエクステンション層６３はゲート電
極５３の下部の半導体基板１を間に挟んで対向するよう
に配設されている。この場合、ゲート電極５３下部のシ
リコン基板１の領域がチャネル領域となる。
【００２８】次に、図４２に示す工程において、高電圧
ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内
に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入によ
り比較的低濃度に導入して、１対のエクステンション層
６４を形成する。図４２は、写真製版によるパターニン
グにより高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジスト
マスクＲＭ４２で覆い、ゲート電極５４を注入マスクと
して、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物をイオン
注入している状態を示している。
【００２９】１対のエクステンション層６４はゲート電
極５４の下部の半導体基板１を間に挟んで対向するよう
に配設されている。この場合、ゲート電極５４下部のシ
リコン基板１の領域がチャネル領域となる。
【００３０】次に、図４３に示す工程において、シリコ
ン基板１の全面を覆うように、シリコン酸化膜ＯＸ１を
形成する。この後、シリコン酸化膜ＯＸ１を異方性エッ
チングにより全面的にエッチバックすることで、ゲート
電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１を残
し、オフセットサイドウォール９を形成する。
【００３１】次に、図４４に示す工程において、低電圧
ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内
に、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入によ
り比較的低濃度に導入して、１対のエクステンション層
６１を形成する。図４４は、写真製版によるパターニン
グにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジスト
マスクＲＭ４３で覆い、ゲート電極５１およびオフセッ
トサイドウォール９を注入マスクとして、低電圧ＮＭＯ
Ｓ領域ＬＮＲにＮ型不純物をイオン注入している状態を
示している。
【００３２】１対のエクステンション層６１はゲート電
極５１の下部の半導体基板１を間に挟んで対向するよう
に配設されている。この場合、ゲート電極５１下部のシ
リコン基板１の領域がチャネル領域となる。
【００３３】次に、図４５に示す工程において、低電圧
ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内
に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入によ
り比較的低濃度に導入して、１対のエクステンション層
６２を形成する。図４５は、写真製版によるパターニン
グにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジスト
マスクＲＭ４４で覆い、ゲート電極５２およびオフセッ
トサイドウォール９を注入マスクとして、低電圧ＰＭＯ
Ｓ領域ＬＰＲにＰ型不純物をイオン注入している状態を
示している。
【００３４】１対のエクステンション層６２はゲート電
極５２の下部の半導体基板１を間に挟んで対向するよう
に配設されている。この場合、ゲート電極５２下部のシ
リコン基板１の領域がチャネル領域となる。
【００３５】次に、図４６に示す工程において、シリコ
ン基板１の全面を覆うように、例えばシリコン窒化膜等
の絶縁膜を形成した後、異方性エッチングにより全面的
にエッチバックすることで、オフセットサイドウォール
９の側面にサイドウォール絶縁膜１１を形成する。
【００３６】その後、低電圧ＮＭＯＳ領域ＬＮＲにおい
ては、ゲート電極５１、オフセットサイドウォール９お
よびサイドウォール絶縁膜１１を注入マスクとして、Ｎ
型不純物を比較的高濃度にイオン注入して１対のソース
・ドレイン層８１を形成する。また、低電圧ＰＭＯＳ領
域ＬＰＲにおいては、ゲート電極５２、オフセットサイ
ドウォール９およびサイドウォール絶縁膜１１を注入マ
スクとして、Ｐ型不純物を比較的高濃度にイオン注入し
て１対のソース・ドレイン層８２を形成する。
【００３７】また、高電圧ＮＭＯＳ領域ＨＮＲにおいて
は、ゲート電極５３、オフセットサイドウォール９およ
びサイドウォール絶縁膜１１を注入マスクとして、Ｎ型
不純物を比較的高濃度にイオン注入して１対のソース・
ドレイン層８３を形成し、高圧ＰＭＯＳ領域ＨＰＲにお
いては、ゲート電極５４、オフセットサイドウォール９
およびサイドウォール絶縁膜１１を注入マスクとして、
Ｐ型不純物を比較的高濃度にイオン注入して１対のソー
ス・ドレイン層８４を形成する。
【００３８】以上のような工程を経て、ＣＭＯＳトラン
ジスタ９０Ａおよび９０Ｂを有する半導体装置を得るこ
とができる。
【００３９】
【発明が解決しようとする課題】以上説明したように、
従来においては、低圧回路部と高圧回路部とでエクステ
ンション層の形成工程を変えるようにしていたが、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとで、エクス
テンション層形成のための不純物イオン注入は同じ条件
で行っていた。
【００４０】そのため、Ｎ型不純物（Ａｓ）とＰ型不純
物（Ｂ）のシリコン基板中での拡散速度の違いによっ
て、エクステンション層のゲートオーバーラップの度合
いが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタと
で異なっていた。
【００４１】本発明は上記のような問題点を解消するた
めになされたもので、ＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタを有する半導体装置において、ショー
トチャネル効果を抑制するとともに、ゲート−ドレイン
間での電流リークを低減し、また、ゲートオーバーラッ
プに起因する寄生容量を低減して、回路動作速度の低下
を低減した半導体装置を提供することを目的とする。
【００４２】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置の製造方法は、半導体基板の主面表面
を、第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳ
トランジスタを形成するための第１のＮＭＯＳ領域およ
び第１のＰＭＯＳ領域に少なくとも区分する工程(ａ)
と、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
領域のそれぞれに、第１のゲート絶縁膜を選択的に形成
し、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
領域の前記第１のゲート絶縁膜上に、それぞれ第１およ
び第２のゲート電極を形成する工程(ｂ)と、少なくとも
前記第１のゲート電極を注入マスクの一部としてＮ型不
純物をイオン注入し、前記第１のゲート電極の側面外方
の前記半導体基板の表面内に対となった第１のエクステ
ンション層を形成し、少なくとも前記第２のゲート電極
を注入マスクの一部としてＰ型不純物をイオン注入し、
前記第２のゲート電極の側面外方の前記半導体基板の表
面内に対となった第２のエクステンション層を形成する
工程(ｃ)とを備え、前記工程(ｃ)は、前記Ｐ型不純物の
イオン注入により形成される第２のイオン注入層の配設
間隔が、前記Ｎ型不純物のイオン注入により形成される
第１のイオン注入層の配設間隔よりも広くなるように、
前記第１および第２のイオン注入層を形成する工程(ｃ
−１)を含んでいる。
【００４３】本発明に係る請求項２記載の半導体装置の
製造方法は、前記工程(ｃ−１)が、前記第１および第２
のゲート電極の側面に第１のオフセットサイドウォール
を形成する工程(ｃ−１−１)と、前記第１のＮＭＯＳ領
域において、前記第１のゲート電極および前記第１のオ
フセットサイドウォールを注入マスクとして、前記Ｎ型
不純物をイオン注入し、前記第１のゲート電極の側面外
方の前記半導体基板の表面内に前記第１のイオン注入層
を形成する工程(ｃ−１−２)と、前記第１のオフセット
サイドウォールの側面に第２のオフセットサイドウォー
ルを形成する工程(ｃ−１−３)と、前記第１のＰＭＯＳ
領域において、前記第２のゲート電極および前記第１お
よび第２のオフセットサイドウォールを注入マスクとし
て前記Ｐ型不純物をイオン注入し、前記第２のゲート電
極の側面外方の前記半導体基板の表面内に前記第２のイ
オン注入層を形成する工程(ｃ−１−４)とを含んでい
る。
【００４４】本発明に係る請求項３記載の半導体装置の
製造方法は、前記工程(ａ)が、前記半導体基板の前記主
面表面を、前記第１のＮＭＯＳトランジスタよりも動作
電圧が高い第２のＮＭＯＳトランジスタを形成するため
の第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトラ
ンジスタよりも動作電圧が高い第２のＰＭＯＳトランジ
スタを形成するための第２のＰＭＯＳ領域にさらに区分
する工程を含み、前記工程(ｂ)が、前記第２のＮＭＯＳ
領域および前記第２のＰＭＯＳ領域上に、前記第１のゲ
ート絶縁膜よりも厚い第２のゲート絶縁膜を選択的に形
成し、前記第２のＮＭＯＳ領域および前記第２のＰＭＯ
Ｓ領域の前記第２のゲート絶縁膜上に、それぞれ第３お
よび第４のゲート電極をさらに形成する工程を含み、前
記工程(ｃ)に先だって、前記第３および第４のゲート電
極の側面にオフセットサイドウォール形成する工程と、
前記第２のＮＭＯＳ領域において、前記第３のゲート電
極および前記オフセットサイドウォールを注入マスクと
してＮ型不純物をイオン注入して、前記第３のゲート電
極の側面外方の前記半導体基板の表面内に対となった第
３のエクステンション層を形成する工程と、前記第２の
ＰＭＯＳ領域において、前記第４のゲート電極および前
記オフセットサイドウォールを注入マスクとしてＰ型不
純物をイオン注入して、前記第４のゲート電極の側面外
方の前記半導体基板の表面内に対となった第４のエクス
テンション層を形成する工程とをさらに備えている。
【００４５】本発明に係る請求項４記載の半導体装置の
製造方法は、前記工程(ｃ−１−１)が、前記半導体基板
の全面に前記オフセットサイドウォールを覆うように第
１の絶縁膜を形成し、前記オフセットサイドウォールの
厚さを増すことで前記第１のオフセットサイドウォール
を形成する工程を含んでいる。
【００４６】本発明に係る請求項５記載の半導体装置の
製造方法は、前記工程(ｃ)の後に、少なくとも前記第１
のＮＭＯＳ領域およびＰＭＯＳ領域において、前記第２
のオフセットサイドウォールの側面に第１のサイドウォ
ール絶縁膜を形成する工程(ｄ)と、少なくとも前記第１
のＮＭＯＳ領域において、前記第１のゲート電極、前記
第１、第２のオフセットサイドウォール、および前記第
１のサイドウォール絶縁膜を注入マスクとして、Ｎ型不
純物をイオン注入し、前記第１のゲート電極の側面外方
の前記半導体基板の表面内に第１のソース・ドレイン層
を形成する工程(ｅ)と、前記工程(ｅ)の後に、前記第１
のサイドウォール絶縁膜の側面に第２のサイドウォール
絶縁膜を形成する工程(ｆ)と、少なくとも前記第１のＰ
ＭＯＳ領域において、前記第２のゲート電極、前記第
１、第２のオフセットサイドウォール、前記第１および
第２のサイドウォール絶縁膜を注入マスクとして、Ｐ型
不純物をイオン注入し、前記第２のゲート電極の側面外
方の前記半導体基板の表面内に第２のソース・ドレイン
層を形成する工程(ｇ)とをさらに備えている。
【００４７】本発明に係る請求項６記載の半導体装置の
製造方法は、前記工程(ｃ−１−１)が、前記半導体基板
の全面に第１の絶縁膜を形成し、前記半導体基板表面の
前記第１の絶縁膜を異方性エッチングによって除去する
ことで、前記第１の絶縁膜を前記第１および第２のゲー
ト電極の側面に残して前記第１のオフセットサイドウォ
ールを形成する工程を含み、前記工程(ｃ−１−３)は、
前記半導体基板の全面に第２の絶縁膜を形成する工程を
含み、前記第１のオフセットサイドウォールの側面の前
記第２の絶縁膜を前記第２のオフセットサイドウォール
とし、前記工程(ｃ−１−４)は、前記半導体基板表面に
前記第２の絶縁膜を残した状態で前記Ｐ型不純物をイオ
ン注入する工程を含んでいる。
【００４８】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．製造方法＞本発明に係る実施の形態１の半導
体装置の製造方法として、ＣＭＯＳトランジスタ１００
ＡおよびＣＭＯＳトランジスタ１００Ｂを有する半導体
装置の製造方法について、製造工程を順に示す断面図で
ある図１〜図１３を用いて説明する。なお、ＣＭＯＳト
ランジスタ１００Ａは低電圧対応であり、ＣＭＯＳトラ
ンジスタ１００Ｂは高電圧対応であり、それぞれの構成
は最終工程を説明する図１３において示される。
【００４９】まず、図１に示すように、シリコン基板１
の表面内に素子分離絶縁膜２を選択的に形成して、低電
圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジ
スタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧
ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭＯ
Ｓトランジスタおよび高電圧ＰＭＯＳトランジスタを形
成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ
領域ＨＰＲを規定する。なお、低電圧ＮＭＯＳ領域ＬＮ
Ｒおよび低電圧ＰＭＯＳ領域ＬＰＲを総称して低圧回路
部、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領
域ＨＰＲを総称して高圧回路部と呼称する場合もある。
【００５０】そして、低電圧ＮＭＯＳ領域ＬＮＲおよび
高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低
電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰ
Ｒに対応して、シリコン基板１の表面内にＮ型不純物を
含んだＮウエル領域ＮＷを形成する。なお、以下の説明
においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷ
を区別せず、単にシリコン基板と呼称する場合もある。
【００５１】続いて、シリコン基板１の全面を覆うよう
に、厚さ２〜８ｎｍの第１のシリコン酸化膜を形成す
る。次に、低圧回路部の上部が開口部となるようにレジ
ストマスクを形成し、例えばフッ酸処理により低圧回路
部における第１のシリコン酸化膜を除去する。
【００５２】その後、レジストマスクを除去して、シリ
コン基板１の全面を覆うように。厚さ０．５〜３ｎｍの
第２のシリコン酸化膜を形成する。これにより、低圧回
路部においては第２のシリコン酸化膜が形成され、高圧
回路部においては第１のシリコン酸化膜の厚さがさらに
厚くなって、厚さ２〜９ｎｍの第３のシリコン酸化膜が
形成される。
【００５３】次に、シリコン基板１の全面にポリシリコ
ン層を形成した後、ポリシリコン層およびその下部の第
２のシリコン酸化膜および第３のシリコン酸化膜をパタ
ーニングし、低圧回路部および高圧回路部にゲート電極
およびゲート絶縁膜を選択的に形成する。なお、最小ゲ
ート幅は、０．０１５〜０．１０μｍとなる。
【００５４】ここで、ポリシリコン層の膜厚は、例え
ば、５０〜２００ｎｍとする。また、ポリシリコン層の
代わりにポリシリコンゲルマニウム層、またはポリシリ
コンゲルマニウム層とポリシリコン層の積層構造でも良
い。また、ポリシリコン層には、予め不純物がドーピン
グされていても良いし、ノンドープポリシリコン層を形
成した後、ＮＭＯＳ領域におけるノンドープポリシリコ
ン層にはリン（Ｐ）等のＮ型不純物を、ＰＭＯＳ領域に
おけるノンドープポリシリコン層にはボロン（Ｂ）等の
Ｐ型不純物をイオン注入しても良い。もちろん、ノンド
ープポリシリコン層のままでも良い。なお、ポリシリコ
ン層中の不純物の濃度は１×１０19〜１×１０21ｃｍ-3
となる。
【００５５】図１はパターニング後の状態を示してお
り、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領
域ＬＰＲにおいては、選択的に形成されたゲート絶縁膜
３上に、それぞれゲート電極５１および５２が配設さ
れ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領
域ＨＰＲにおいては、選択的に形成されたゲート絶縁膜
４上に、それぞれゲート電極５３および５４が配設され
た構成となっている。
【００５６】次に、図２に示す工程において、高電圧Ｎ
ＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、
Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入により比
較的低濃度に導入して、１対のＮ型不純物層６３１を形
成する（エクステンション注入）。
【００５７】イオン注入条件は、ヒ素の場合は、注入エ
ネルギー１０〜５０ｋｅＶでドーズ量５×１０12〜１×
１０14ｃｍ-2とする。また、リン（Ｐ）の場合であれ
ば、注入エネルギー１０〜３０ｋｅＶで、ドーズ量５×
１０12〜１×１０14ｃｍ-2とする。なお、両方の混合注
入でも良い。
【００５８】続いて、シリコン基板１内にボロン（Ｂ）
等のＰ型不純物をイオン注入して１対のＰ型不純物層７
３１を形成する（ポケット注入）。この注入条件は、注
入エネルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０
12〜１×１０13ｃｍ-2とする。
【００５９】図２は、写真製版によるパターニングによ
り高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスク
ＲＭ１で覆い、ゲート電極５３およびオフセットサイド
ウォール９を注入マスクとして、高電圧ＮＭＯＳ領域Ｈ
ＮＲにエクステンション注入およびポケット注入を行っ
ている状態を示している。
【００６０】なお、１対のＮ型不純物層６３１および１
対のＰ型不純物層７３１は、熱処理により１対のエクス
テンション層６３および１対のポケット層７３となり、
１対のエクステンション層６３は、ゲート電極５３の下
部の半導体基板１を間に挟んで対向して配設される。こ
の場合、ゲート電極５３下部のシリコン基板１の領域が
チャネル領域となる。図３以降には、１対のエクステン
ション層６３および１対のポケット層７３になった状態
を示している。
【００６１】ここで、ポケット注入に際しては、シリコ
ン基板１の注入軸を所定角度傾けて、所定方向からの注
入が終了すると、次に、シリコン基板１を所定角度で面
内回転させて再び注入を行うというように、シリコン基
板１を断続的に回転させることで、ゲート電極５３の側
面外方のシリコン基板１内に斜め方向からＮ型不純物を
注入しても良い。
【００６２】なお、注入軸がシリコン基板１に対して垂
直な場合を０°とすると、シリコン基板１を傾ける角度
は、０°〜５０°の範囲とすれば良い。シリコン基板１
を傾けることで、ポケット層７３はシリコン基板１の主
面に対して斜め方向に延在するように形成され、その先
端部はゲート電極５３の下部の領域まで延在する。ポケ
ット層７３はゲート電極５３の下部の領域にできるだけ
入り込むようにすることが望ましいが、傾斜角度が０°
の場合、すなわち注入軸がシリコン基板１に対して垂直
な場合でも、注入されたイオンは、散乱や、その後プロ
セスにおける熱拡散によって水平方向にも広がり、ゲー
ト電極５３の下部にもポケット層７３が延在することに
なる。
【００６３】また、イオンの散乱は深い位置への注入ほ
ど顕著になり、ポケット注入は、エクステンション注入
よりも深い位置に行うので、ポケット注入の方が水平方
向へのイオンの広がりが大きく、エクステンション層６
３はポケット層７３に覆われる形状となる。
【００６４】ポケット層７３はソース・ドレイン層とは
反対の導電型の不純物を含み、ドレイン層からの空乏層
の水平方向の広がりを抑制してパンチスルーを防止する
目的で設けられている。なお、ポケット層７３はゲート
電極５３の下部において局所的に不純物濃度を高めてい
るだけなので、しきい値電圧を上昇させることはない。
なお、ポケット注入は必ずしも行わなくても良い。
【００６５】次に、図３に示す工程において、高電圧Ｐ
ＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、
Ｐ型不純物、例えばボロン（Ｂ）をイオン注入により比
較的低濃度に導入して、１対のＰ型不純物層６４１を形
成する。
【００６６】イオン注入条件は、ボロンの場合は、注入
エネルギー３〜２０ｋｅＶでドーズ量５×１０12〜１×
１０14ｃｍ-2とする。また、２フッ化ボロン（ＢＦ2）
の場合であれば、注入エネルギー１５〜１００ｋｅＶ
で、ドーズ量５×１０12〜１×１０14ｃｍ-2とする。
【００６７】続いて、シリコン基板１内にヒ素等のＮ型
不純物をイオン注入してＮ型不純物７４１を形成する。
この注入条件は、注入エネルギー４０ｋｅＶ〜１４０ｋ
ｅＶ、ドーズ量１×１０12〜１×１０13ｃｍ-2とする。
また、リンの場合であれば、注入エネルギー２０〜７０
ｋｅＶで、ドーズ量１×１０12〜１×１０13ｃｍ-2とす
る。なお、両方の混合注入でも良い。ポケット注入に際
しては、シリコン基板１の注入軸を所定角度傾けて、断
続的に回転させて行うことが望ましいことは先に説明し
た通りである。
【００６８】図３は、写真製版によるパターニングによ
り高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスク
ＲＭ２で覆い、ゲート電極５４を注入マスクとして、高
電圧ＰＭＯＳ領域ＨＰＲにエクステンション注入および
ポケット注入を行っている状態を示している。
【００６９】なお、１対のＰ型不純物層６４１および１
対のＮ型不純物層７４１は、熱処理により１対のエクス
テンション層６４および１対のポケット層７４となり、
１対のエクステンション層６４は、ゲート電極５４の下
部の半導体基板１を間に挟んで対向して配設される。こ
の場合、ゲート電極５４下部のシリコン基板１の領域が
チャネル領域となる。図４以降には、１対のエクステン
ション層６４および１対のポケット層７４になった状態
を示している。
【００７０】次に、図４に示す工程において、シリコン
基板１の全面を覆うように、シリコン酸化膜ＯＸ１を形
成する。このシリコン酸化膜ＯＸ１の厚さは５〜３０ｎ
ｍである。この後、図５に示す工程において、シリコン
酸化膜ＯＸ１を異方性エッチングにより全面的にエッチ
バックすることで、ゲート電極５１〜５４の側面のみに
シリコン酸化膜ＯＸ１を残し、ゲート電極５１〜５４の
側面にオフセットサイドウォール９を形成する。
【００７１】なお、オフセットサイドウォール９の形成
においては、シリコン酸化膜のエッチバックを行うが、
この際に場合によってはシリコン基板１も若干（数ｎ
ｍ）エッチングされることがある。そこで、オフセット
サイドウォール９の形成後に選択エピタキシャル成長を
行い、エッチングにより削られたシリコン基板１を復元
するようにしても良い。
【００７２】選択エピタキシャル成長は、例えばＣＶＤ
（Chemical Vapor Deposition）装置において、原料ガ
スとしてシランガスを用い、成長温度５００〜８００℃
とすることで、ソース・ドレイン層などのシリコン層上
のみにシリコン層を結晶成長させることができる。この
場合、酸化膜上には成長させないようにするため、結晶
成長速度は１０Å／ｓｅｃ以下に保つことが望ましい。
なお、シリコン基板１のエッチングが問題にならない程
度である場合には、この工程は行わなくても良いことは
言うまでもない。
【００７３】次に、図６に示す工程において、低電圧Ｎ
ＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、
Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃
度に導入して、１対のＮ型不純物層６１１を形成する。
【００７４】イオン注入条件は、ヒ素の場合は、注入エ
ネルギー０．１〜１０ｋｅＶでドーズ量２×１０14〜５
×１０15ｃｍ-2とする。
【００７５】続いて、シリコン基板１内にボロン等のＰ
型不純物をイオン注入して、１対のＰ型不純物層７１１
を形成する。この注入条件は、注入エネルギー３ｋｅＶ
〜１５ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2
とする。ポケット注入に際しては、シリコン基板１の注
入軸を所定角度傾けて、断続的に回転させて行うことが
望ましいことは先に説明した通りである。
【００７６】図６は、写真製版によるパターニングによ
り低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスク
ＲＭ３で覆い、ゲート電極５１およびオフセットサイド
ウォール９を注入マスクとして、低電圧ＮＭＯＳ領域Ｌ
ＮＲにエクステンション注入およびポケット注入を行っ
ている状態を示している。
【００７７】なお、１対のＮ型不純物層６１１および１
対のＰ型不純物層７１１は、熱処理により１対のエクス
テンション層６１および１対のポケット層７１となり、
１対のエクステンション層６１は、ゲート電極５１の下
部の半導体基板１を間に挟んで対向して配設される。こ
の場合、ゲート電極５１下部のシリコン基板１の領域が
チャネル領域となる。図７以降には、１対のエクステン
ション層６１および１対のポケット層７１になった状態
を示している。
【００７８】次に、図７に示す工程において、シリコン
基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形
成する。このシリコン酸化膜ＯＸ２の厚さは５〜３０ｎ
ｍであり、ゲート電極５１〜５４の側面においてはオフ
セットサイドウォールとして機能し、後の工程で不要な
部分が除去されてオフセットサイドウォール１０とな
る。なお、シリコン酸化膜ＯＸ２はゲート電極およびゲ
ート絶縁膜の側面にのみ残るように、この段階でエッチ
バックしても良い。
【００７９】次に、図８に示す工程において、低電圧Ｐ
ＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、
Ｐ型不純物、例えばボロンをイオン注入により比較的低
濃度に導入して、１対のＰ型不純物層６２１を形成す
る。
【００８０】イオン注入条件は、ボロンの場合は、注入
エネルギー０．１〜５ｋｅＶでドーズ量１×１０14〜５
×１０15ｃｍ-2とする。なお、シリコン基板１表面上の
シリコン酸化膜ＯＸ２を除去せずにエクステンション注
入する場合は、注入されたボロンは、その一部がシリコ
ン酸化膜ＯＸ２内に止まる。しかし、シリコン酸化膜Ｏ
Ｘ２内のボロンはこの後のプロセスにおいて受ける熱処
理によってシリコン基板１中に拡散し、エクステンショ
ン層に加わる。
【００８１】続いて、シリコン基板１内にヒ素等のＮ型
不純物をイオン注入して１対のＮ型不純物７２１を形成
する。この注入条件は、注入エネルギー３０ｋｅＶ〜１
２０ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2と
する。ポケット注入に際しては、シリコン基板１の注入
軸を所定角度傾けて、断続的に回転させて行うことが望
ましいことは先に説明した通りである。
【００８２】図８は、写真製版によるパターニングによ
り低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスク
ＲＭ４で覆い、ゲート電極５２およびオフセットサイド
ウォール９およびゲート電極５２のシリコン酸化膜ＯＸ
２を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにエ
クステンション注入およびポケット注入を行っている状
態を示している。
【００８３】なお、１対のＰ型不純物層６２１および１
対のＮ型不純物層７２１は、熱処理により１対のエクス
テンション層６２および１対のポケット層７２となり、
エクステンション層６２は、ゲート電極５２の下部の半
導体基板１を間に挟んで対向して配設される。この場
合、ゲート電極５２下部のシリコン基板１の領域がチャ
ネル領域となる。図９以降には、１対のエクステンショ
ン層６２および１対のポケット層７２になった状態を示
している。
【００８４】次に、図９に示す工程において、シリコン
基板１の全面を覆うように、シリコン窒化膜ＳＮ１を形
成する。このシリコン窒化膜ＳＮ１の厚さは３０〜１０
０ｎｍである。
【００８５】次に、図１０に示す工程において、シリコ
ン窒化膜ＳＮ１を異方性エッチングにより全面的にエッ
チバックすることで、ゲート電極５１〜５４の側面、正
確にはゲート電極５１〜５４の側面部のそれぞれのオフ
セットサイドウォール１０の側面にシリコン窒化膜ＳＮ
１を残し、サイドウォール絶縁膜１１を形成する。
【００８６】なお、シリコン窒化膜ＳＮ１のエッチバッ
クに続いて、ゲート電極５１〜５４上およびシリコン基
板１上に形成されたシリコン酸化膜ＯＸ２を除去するこ
とで、オフセットサイドウォール１０を得る。
【００８７】次に、図１１に示す工程において、低電圧
ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに
おけるシリコン基板１の表面内に、Ｎ型不純物、例えば
ヒ素をイオン注入により比較的高濃度に導入して、それ
ぞれ１対のソース・ドレイン層８１および８３を形成す
る（ソース・ドレイン注入）。
【００８８】イオン注入条件は、ヒ素の場合は、注入エ
ネルギー１０〜１００ｋｅＶでドーズ量１×１０15〜５
×１０16ｃｍ-2とする。
【００８９】ソース・ドレイン注入後、熱処理を行うこ
とで注入された不純物を活性化させる。熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ
時間として定義）は０〜３０秒とする。なお、熱処理時
間が０秒であっても、最高温度に到達するまでと、最高
温度から常温にまで下降するまでの間に熱処理が進行す
る。
【００９０】図１１は、写真製版によるパターニングに
より低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領
域ＨＮＲ上部以外をレジストマスクＲＭ５で覆い、ゲー
ト電極５１、オフセットサイドウォール９、オフセット
サイドウォール１０、サイドウォール絶縁膜１１を注入
マスクとし、またゲート電極５３、オフセットサイドウ
ォール９、オフセットサイドウォール１０、サイドウォ
ール絶縁膜１１を注入マスクとして、それぞれ低電圧Ｎ
ＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにソ
ース・ドレイン注入を行っている状態を示している。
【００９１】次に、図１２に示す工程において、低電圧
ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに
おけるシリコン基板１の表面内に、Ｐ型不純物、例えば
ボロンをイオン注入により比較的高濃度に導入して、そ
れぞれ１対のソース・ドレイン層８２および８４を形成
する（ソース・ドレイン注入）。
【００９２】イオン注入条件は、ボロンの場合は、注入
エネルギー１〜１０ｋｅＶでドーズ量１×１０15〜５×
１０16ｃｍ-2とする。また、２フッ化ボロンの場合であ
れば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０15〜５×１０16ｃｍ-2とする。
【００９３】ソース・ドレイン注入後、熱処理を行うこ
とで注入された不純物を活性化させる。熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ
時間として定義）は０〜３０秒とする。
【００９４】図１２は、写真製版によるパターニングに
より低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領
域ＨＰＲ上部以外をレジストマスクＲＭ６で覆い、ゲー
ト電極５２、オフセットサイドウォール９、オフセット
サイドウォール１０、サイドウォール絶縁膜１１を注入
マスクとし、またゲート電極５４、オフセットサイドウ
ォール９、オフセットサイドウォール１０、サイドウォ
ール絶縁膜１１を注入マスクとして、それぞれ低電圧Ｐ
ＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソ
ース・ドレイン注入を行っている状態を示している。
【００９５】次に、図１３に示す工程において、シリコ
ン基板１の全面を覆うように、コバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の
露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイ
ド膜を形成する。その後、シリサイド化されずに残った
高融点金属膜を除去し、さらに熱処理を行うことで、コ
バルトシリサイド膜（ＣｏＳｉ2）１５および１６を形
成することで、低電圧対応のＣＭＯＳトランジスタ１０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂ
が得られる。
【００９６】＜Ａ−２．作用効果＞以上説明したよう
に、実施の形態１に係る製造方法によれば、低電圧対応
のＣＭＯＳトランジスタ１００Ａにおいては、ＮＭＯＳ
トランジスタのエクステンション層６１は、ゲート電極
５１およびオフセットサイドウォール９を注入マスクと
して形成し、ＰＭＯＳトランジスタのエクステンション
層６２は、ゲート電極５２、オフセットサイドウォール
９および１０を注入マスクとして形成するので、エクス
テンション層６２形成のためのイオン注入層６２１は、
エクステンション層６１形成のためのイオン注入層６１
１に比べてその配設間隔が広く、ゲート電極から離れた
位置に形成され、その後のプロセスにおける熱処理によ
り、注入不純物が拡散したとしてもエクステンション層
６２のゲートオーバーラップ長さが、エクステンション
層６１のそれよりも長くなることを抑制できる。
【００９７】このような構造を採ることで、ＰＭＯＳト
ランジスタのショートチャネル効果が顕著になることを
防止でき、また、ゲート−ドレイン間の寄生容量が増大
して回路動作速度の低下を防止できる。また、ゲート−
ドレイン間での電流リークが増大することを防止して、
待機電力消費の増加を抑制できる。
【００９８】また、エクステンション層６１は、ゲート
電極５１およびオフセットサイドウォール９を注入マス
クとして形成するので、エクステンション層６１形成の
ためのイオン注入層は、ゲート電極５１の近くに形成さ
れ、エクステンション層６１がゲート下部にまで延在せ
ずにオーバーラップ部分が存在しなくなってＮＭＯＳト
ランジスタのチャネルとソース・ドレイン間が絶縁され
て動作電流が減少するという問題は発生しない。
【００９９】なお、本実施の形態では、低電圧対応のＣ
ＭＯＳトランジスタ１００Ａにおいては、ＰＭＯＳトラ
ンジスタのエクステンション層６２形成のためのイオン
注入層６２１の配設間隔を、エクステンション層６１形
成のためのイオン注入層６１１の配設間隔よりも広くな
るようにしているが、高電圧対応のＣＭＯＳトランジス
タ１００Ｂは従来的な手法で形成している。これは、高
電圧部のＭＯＳトランジスタでは、ショートチャネル効
果の抑制よりもホットキャリア耐性を保つことが重要だ
からである。すなわち、ショートチャネル効果の抑制と
ホットキャリア耐性とはトレードオフ関係にあり、高電
圧部ではホットキャリア耐性を保つためにショートチャ
ネル効果の抑制を犠牲にしているからである。
【０１００】＜Ｂ．実施の形態２＞ ＜Ｂ−１．製造方法＞本発明に係る実施の形態２の半導
体装置の製造方法として、ＣＭＯＳトランジスタ２００
ＡおよびＣＭＯＳトランジスタ２００Ｂを有する半導体
装置の製造方法について、製造工程を順に示す断面図で
ある図１４〜図２８を用いて説明する。なお、ＣＭＯＳ
トランジスタ２００Ａは低電圧対応であり、ＣＭＯＳト
ランジスタ２００Ｂは高電圧対応であり、それぞれの構
成は最終工程を説明する図２８において示される。な
お、以下の説明においては、図１〜図１３を用いて説明
した実施の形態１と同一の構成については同一の符号を
付し、重複する説明は省略する。
【０１０１】まず、図１を用いて説明した工程を経て、
図１４に示すように、低電圧ＮＭＯＳ領域ＬＮＲおよび
低電圧ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成さ
れたゲート絶縁膜３上に、それぞれゲート電極５１およ
び５２が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高
電圧ＰＭＯＳ領域ＨＰＲにおいては、選択的に形成され
たゲート絶縁膜４上に、それぞれゲート電極５３および
５４が配設された構成を得る。
【０１０２】次に、図１５に示す工程において、シリコ
ン基板１の全面を覆うように、シリコン酸化膜ＯＸ１を
形成する。このシリコン酸化膜ＯＸ１１の厚さは５〜３
０ｎｍである。この後、図１６に示す工程において、シ
リコン酸化膜ＯＸ１１を異方性エッチングにより全面的
にエッチバックすることで、ゲート電極５１〜５４の側
面のみにシリコン酸化膜ＯＸ１１を残し、ゲート電極５
１〜５４の側面にオフセットサイドウォール９を形成す
る。なお、オフセットサイドウォール９の形成後におい
て選択エピタキシャル成長により半導体基板１を復元し
ても良いことは実施の形態１において説明した通りであ
る。
【０１０３】次に、図１７に示す工程において、高電圧
ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内
に、Ｎ型不純物、例えばヒ素をイオン注入により比較的
低濃度に導入して、１対のＮ型不純物層６３１を形成す
る（エクステンション注入）。
【０１０４】イオン注入条件は、ヒ素の場合は、注入エ
ネルギー１０〜５０ｋｅＶでドーズ量５×１０12〜１×
１０14ｃｍ-2とする。また、リンの場合であれば、注入
エネルギー１０〜３０ｋｅＶで、ドーズ量５×１０12〜
１×１０14ｃｍ-2とする。なお、両方の混合注入でも良
い。
【０１０５】続いて、シリコン基板１内にボロン等のＰ
型不純物をイオン注入して１対のＰ型不純物層７３１を
形成する（ポケット注入）。この注入条件は、注入エネ
ルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０12〜１
×１０13ｃｍ-2とする。ポケット注入に際しては、シリ
コン基板１の注入軸を所定角度傾けて、断続的に回転さ
せて行うことが望ましいことは実施の形態１において説
明した通りである。また、ポケット注入は必ずしも行わ
なくても良い。
【０１０６】図１７は、写真製版によるパターニングに
より高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマス
クＲＭ１１で覆い、ゲート電極５３およびオフセットサ
イドウォール９を注入マスクとして、高電圧ＮＭＯＳ領
域ＨＮＲにエクステンション注入およびポケット注入を
行っている状態を示している。
【０１０７】なお、１対のＮ型不純物層６３１および１
対のＰ型不純物層７３１は、熱処理により１対のエクス
テンション層６３および１対のポケット層７３となり、
１対のエクステンション層６３は、ゲート電極５３の下
部の半導体基板１を間に挟んで対向して配設される。こ
の場合、ゲート電極５３下部のシリコン基板１の領域が
チャネル領域となる。図１８以降には、１対のエクステ
ンション層６３および１対のポケット層７３になった状
態を示している。
【０１０８】次に、図１８に示す工程において、高電圧
ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内
に、Ｐ型不純物、例えばボロンをイオン注入により比較
的低濃度に導入して、１対のＰ型不純物層６４１を形成
する。
【０１０９】イオン注入条件は、ボロンの場合は、注入
エネルギー３〜２０ｋｅＶでドーズ量５×１０12〜１×
１０14ｃｍ-2とする。また、２フッ化ボロンの場合であ
れば、注入エネルギー１５〜１００ｋｅＶで、ドーズ量
５×１０12〜１×１０14ｃｍ -2とする。
【０１１０】続いて、シリコン基板１内にヒ素等のＮ型
不純物をイオン注入して１対のＮ型不純物層７４１を形
成する。この注入条件は、注入エネルギー４０ｋｅＶ〜
１４０ｋｅＶ、ドーズ量１×１０12〜１×１０13ｃｍ-2
とする。また、リンの場合であれば、注入エネルギー２
０〜７０ｋｅＶで、ドーズ量１×１０12〜１×１０13ｃ
ｍ-2とする。なお、両方の混合注入でも良い。ポケット
注入に際しては、シリコン基板１の注入軸を所定角度傾
けて、断続的に回転させて行うことが望ましいことは実
施の形態１において説明した通りである。
【０１１１】図１８は、写真製版によるパターニングに
より高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマス
クＲＭ１２で覆い、ゲート電極５４およびオフセットサ
イドウォール９を注入マスクとして、高電圧ＰＭＯＳ領
域ＨＰＲにエクステンション注入およびポケット注入を
行っている状態を示している。
【０１１２】なお、１対のＰ型不純物層６４１および１
対のＮ型不純物層７４１は、熱処理により１対のエクス
テンション層６４および１対のポケット層７４となり、
１対のエクステンション層６４は、ゲート電極５４の下
部の半導体基板１を間に挟んで対向して配設される。こ
の場合、ゲート電極５４下部のシリコン基板１の領域が
チャネル領域となる。図１９以降には、１対のエクステ
ンション層６４および１対のポケット層７４になった状
態を示している。
【０１１３】次に、図１９に示す工程において、シリコ
ン基板１の全面を覆うように、シリコン酸化膜ＯＸ１２
を形成する。このシリコン酸化膜ＯＸ１２の厚さは５〜
３０ｎｍである。なお、オフセットサイドウォール９は
シリコン酸化膜ＯＸ１２と一体となり、オフセットサイ
ドウォール９の部分での厚さは、他の部分よりも厚くな
る。
【０１１４】この後、図２０に示す工程において、シリ
コン酸化膜ＯＸ１２を異方性エッチングにより全面的に
エッチバックすることで、ゲート電極５１〜５４の側面
のみにシリコン酸化膜ＯＸ１２を残し、ゲート電極５１
〜５４の側面にオフセットサイドウォール９０を形成す
る。
【０１１５】次に、図２１に示す工程において、低電圧
ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内
に、Ｎ型不純物、例えばヒ素をイオン注入により比較的
低濃度に導入して、１対のＮ型不純物層６１１を形成す
る。
【０１１６】イオン注入条件は、ヒ素の場合は、注入エ
ネルギー０．１〜１０ｋｅＶでドーズ量２×１０14〜５
×１０15ｃｍ-2とする。
【０１１７】続いて、シリコン基板１内にボロン等のＰ
型不純物をイオン注入して１対のＰ型不純物層７１１を
形成する。この注入条件は、注入エネルギー３ｋｅＶ〜
１５ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2と
する。ポケット注入に際しては、シリコン基板１の注入
軸を所定角度傾けて、断続的に回転させて行うことが望
ましいことは先に説明した通りである。
【０１１８】図２１は、写真製版によるパターニングに
より低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマス
クＲＭ１３で覆い、ゲート電極５１およびオフセットサ
イドウォール９０を注入マスクとして、低電圧ＮＭＯＳ
領域ＬＮＲにエクステンション注入およびポケット注入
を行っている状態を示している。
【０１１９】なお、１対のＮ型不純物層６１１および１
対のＰ型不純物層７１１は、熱処理により１対のエクス
テンション層６１および１対のポケット層７１となり、
１対のエクステンション層６１は、ゲート電極５１の下
部の半導体基板１を間に挟んで対向して配設される。こ
の場合、ゲート電極５１下部のシリコン基板１の領域が
チャネル領域となる。図２２以降には、１対のエクステ
ンション層６１および１対のポケット層７１になった状
態を示している。
【０１２０】次に、図２２に示す工程において、シリコ
ン基板１の全面を覆うように、シリコン酸化膜ＯＸ１３
を形成する。このシリコン酸化膜ＯＸ１３の厚さは５〜
３０ｎｍであり、ゲート電極５１〜５４の側面において
はオフセットサイドウォールとして機能し、後の工程で
不要な部分が除去されてオフセットサイドウォール１０
となる。なお、シリコン酸化膜ＯＸ２はゲート電極およ
びゲート絶縁膜の側面にのみ残るように、この段階でエ
ッチバックしても良い。
【０１２１】次に、図２３に示す工程において、低電圧
ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内
に、Ｐ型不純物、例えばボロンをイオン注入により比較
的低濃度に導入して、１対のＰ型不純物層６２１を形成
する。
【０１２２】イオン注入条件は、ボロンの場合は、注入
エネルギー０．１〜５ｋｅＶでドーズ量１×１０14〜５
×１０15ｃｍ-2とする。なお、シリコン基板１表面上の
シリコン酸化膜ＯＸ２を除去せずにエクステンション注
入する場合は、注入されたボロンは、その一部がシリコ
ン酸化膜ＯＸ１３内に止まる。しかし、シリコン酸化膜
ＯＸ１３内のボロンはこの後のプロセスにおいて受ける
熱処理によってシリコン基板１中に拡散し、エクステン
ション層６２に加わる。
【０１２３】続いて、シリコン基板１内にヒ素等のＮ型
不純物をイオン注入して１対のＮ型不純物層７２１を形
成する。この注入条件は、注入エネルギー３０〜１２０
ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2とす
る。ポケット注入に際しては、シリコン基板１の注入軸
を所定角度傾けて、断続的に回転させて行うことが望ま
しいことは先に説明した通りである。
【０１２４】図２３は、写真製版によるパターニングに
より低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマス
クＲＭ１４で覆い、ゲート電極５２およびオフセットサ
イドウォール９０およびゲート電極５２の側面のシリコ
ン酸化膜ＯＸ１３を注入マスクとして、低電圧ＰＭＯＳ
領域ＬＰＲにエクステンション注入およびポケット注入
を行っている状態を示している。
【０１２５】なお、１対のＰ型不純物層６２１および１
対のＮ型不純物層７２１は、熱処理により１対のエクス
テンション層６２および１対のポケット層７２となり、
１対のエクステンション層６２は、ゲート電極５２の下
部の半導体基板１を間に挟んで対向して配設される。こ
の場合、ゲート電極５２下部のシリコン基板１の領域が
チャネル領域となる。図２４以降には、１対のエクステ
ンション層６２および１対のポケット層７２になった状
態を示している。
【０１２６】次に、図２４に示す工程において、シリコ
ン基板１の全面を覆うように、シリコン窒化膜ＳＮ１を
形成する。このシリコン窒化膜ＳＮ１の厚さは３０〜１
００ｎｍである。
【０１２７】次に、図２５に示す工程において、シリコ
ン窒化膜ＳＮ１を異方性エッチングにより全面的にエッ
チバックすることで、ゲート電極５１〜５４の側面、正
確にはゲート電極５１〜５４の側面部のそれぞれのオフ
セットサイドウォール１０の側面にシリコン窒化膜ＳＮ
１を残し、サイドウォール絶縁膜１１を形成する。
【０１２８】なお、シリコン窒化膜ＳＮ１のエッチバッ
クに続いて、ゲート電極５１〜５４上およびシリコン基
板１上に形成されたシリコン酸化膜ＯＸ１３を除去する
ことで、オフセットサイドウォール１０を得る。
【０１２９】次に、図２６に示す工程において、低電圧
ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに
おけるシリコン基板１の表面内に、Ｎ型不純物、例えば
ヒ素をイオン注入により比較的高濃度に導入して、それ
ぞれ１対のソース・ドレイン層８１および８３を形成す
る（ソース・ドレイン注入）。
【０１３０】イオン注入条件は、ヒ素の場合は、注入エ
ネルギー１０〜１００ｋｅＶでドーズ量１×１０15〜５
×１０16ｃｍ-2とする。
【０１３１】ソース・ドレイン注入後、熱処理を行うこ
とで注入された不純物を活性化させる。熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ
時間として定義）は０〜３０秒とする。
【０１３２】図２６は、写真製版によるパターニングに
より低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領
域ＨＮＲ上部以外をレジストマスクＲＭ１５で覆い、ゲ
ート電極５１、オフセットサイドウォール９０、オフセ
ットサイドウォール１０、サイドウォール絶縁膜１１を
注入マスクとし、またゲート電極５３、オフセットサイ
ドウォール９０、オフセットサイドウォール１０、サイ
ドウォール絶縁膜１１を注入マスクとして、それぞれ低
電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮ
Ｒにソース・ドレイン注入を行っている状態を示してい
る。
【０１３３】次に、図１２に示す工程において、低電圧
ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに
おけるシリコン基板１の表面内に、Ｐ型不純物、例えば
ボロンをイオン注入により比較的高濃度に導入して、そ
れぞれ１対のソース・ドレイン層８２および８４を形成
する（ソース・ドレイン注入）。
【０１３４】イオン注入条件は、ボロンの場合は、注入
エネルギー１〜１０ｋｅＶでドーズ量１×１０15〜５×
１０16ｃｍ-2とする。また、２フッ化ボロンの場合であ
れば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０15〜５×１０16ｃｍ-2とする。
【０１３５】ソース・ドレイン注入後、熱処理を行うこ
とで注入された不純物を活性化させる。熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ
時間として定義）は０〜３０秒とする。
【０１３６】図２７は、写真製版によるパターニングに
より低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領
域ＨＰＲ上部以外をレジストマスクＲＭ６で覆い、ゲー
ト電極５２、オフセットサイドウォール９０、オフセッ
トサイドウォール１０、サイドウォール絶縁膜１１を注
入マスクとし、またゲート電極５４、オフセットサイド
ウォール９０、オフセットサイドウォール１０、サイド
ウォール絶縁膜１１を注入マスクとして、それぞれ低電
圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ
にソース・ドレイン注入を行っている状態を示してい
る。
【０１３７】次に、図２８に示す工程において、シリコ
ン基板１の全面を覆うように、コバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の
露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイ
ド膜を形成する。その後、シリサイド化されずに残った
高融点金属膜を除去し、さらに熱処理を行うことで、コ
バルトシリサイド膜（ＣｏＳｉ2）１５および１６を形
成することで、低電圧対応のＣＭＯＳトランジスタ２０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂ
が得られる。
【０１３８】＜Ｂ−２．作用効果＞以上説明したよう
に、実施の形態２に係る製造方法によれば、低電圧対応
のＣＭＯＳトランジスタ２００Ａにおいては、ＮＭＯＳ
トランジスタのエクステンション層６１は、ゲート電極
５１およびオフセットサイドウォール９０を注入マスク
として形成し、ＰＭＯＳトランジスタのエクステンショ
ン層６２は、ゲート電極５２、オフセットサイドウォー
ル９０および１０を注入マスクとして形成するので、エ
クステンション層６２形成のためのイオン注入層６２１
は、エクステンション層６１形成のためのイオン注入層
６１１に比べて配設間隔が広く、ゲート電極から離れた
位置に形成され、その後のプロセスにおける熱処理によ
り、注入不純物が拡散したとしてもエクステンション層
６２のゲートオーバーラップ長さが、エクステンション
層６１のそれよりも長くなることを抑制できる。
【０１３９】このような構造を採ることで、ＰＭＯＳト
ランジスタのショートチャネル効果が顕著になることを
防止でき、また、ゲート−ドレイン間の寄生容量が増大
して回路動作速度の低下を防止できる。また、ゲート−
ドレイン間での電流リークが増大することを防止して、
待機電力消費の増加を抑制できる。
【０１４０】また、エクステンション層６１は、ゲート
電極５１およびオフセットサイドウォール９０を注入マ
スクとして形成するので、エクステンション層６１形成
のためのイオン注入層６１１は、ゲート電極５１の近く
に形成され、エクステンション層６１がゲート下部にま
で延在せずにオーバーラップ部分が存在しなくなってＮ
ＭＯＳトランジスタのチャネルとソース・ドレイン間が
絶縁されて動作電流が減少するという問題は発生しな
い。
【０１４１】さらに、高電圧対応のＣＭＯＳトランジス
タ２００Ｂにおいては、ＰＭＯＳトランジスタのエクス
テンション層６４は、ゲート電極５４およびオフセット
サイドウォール９を注入マスクとして形成するので、エ
クステンション層６４形成のためのイオン注入層６４１
は、ゲート電極から比較的離れた位置に形成され、その
後のプロセスにおける熱処理により、注入不純物が拡散
したとしてもエクステンション層６４のゲートオーバー
ラップ長さが、必要以上に長くなることを抑制できる。
従って、高電圧対応のＣＭＯＳトランジスタ２００Ｂに
おいても、ショートチャネル効果を抑制でき、ホットキ
ャリア耐性の保持とショートチャネル効果の抑制のバラ
ンスを改善できる。
【０１４２】＜Ｃ．実施の形態３＞ ＜Ｃ−１．製造方法＞本発明に係る実施の形態３の半導
体装置の製造方法として、ＣＭＯＳトランジスタ３００
ＡおよびＣＭＯＳトランジスタ３００Ｂを有する半導体
装置の製造方法について、製造工程を順に示す断面図で
ある図２９〜図３３を用いて説明する。なお、ＣＭＯＳ
トランジスタ３００Ａは低電圧対応であり、ＣＭＯＳト
ランジスタ３００Ｂは高電圧対応であり、それぞれの構
成は最終工程を説明する図３３において示される。な
お、以下の説明においては、図１〜図１３を用いて説明
した実施の形態１と同一の構成については同一の符号を
付し、重複する説明は省略する。
【０１４３】実施の形態１において、図１〜図１１を用
いて説明した工程を経て、図２９に示すように、ゲート
電極５１〜５４の側面、正確にはゲート電極５１〜５４
の側面部のそれぞれのオフセットサイドウォール１０の
側面にサイドウォール絶縁膜１１が形成され、ゲート電
極５１、オフセットサイドウォール９、オフセットサイ
ドウォール１０、サイドウォール絶縁膜１１を注入マス
クとし、またゲート電極５３、オフセットサイドウォー
ル９、オフセットサイドウォール１０、サイドウォール
絶縁膜１１を注入マスクとして、それぞれ低電圧ＮＭＯ
Ｓ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに、１対
のソース・ドレイン層８１および８３を形成した構成を
得る。
【０１４４】次に、図３０に示す工程において、シリコ
ン基板１の全面を覆うように、シリコン窒化膜ＳＮ２を
形成する。このシリコン窒化膜ＳＮ２の厚さは１０〜５
０ｎｍである。なお、シリコン窒化膜の代わりにシリコ
ン酸化膜を形成しても良いし、シリコン酸化膜とシリコ
ン窒化膜との多層膜を形成しても良い。
【０１４５】次に、図３１に示す工程において、シリコ
ン窒化膜ＳＮ２を異方性エッチングにより全面的にエッ
チバックすることで、全てのサイドウォール絶縁膜１１
の側面にサイドウォール絶縁膜１２を形成する。
【０１４６】次に、図３２に示す工程において、低電圧
ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに
おけるシリコン基板１の表面内に、Ｐ型不純物、例えば
ボロンをイオン注入により比較的高濃度に導入して、そ
れぞれ１対のソース・ドレイン層８２および８４を形成
する（ソース・ドレイン注入）。
【０１４７】イオン注入条件は、ボロンの場合は、注入
エネルギー１〜１０ｋｅＶでドーズ量１×１０15〜５×
１０16ｃｍ-2とする。また、２フッ化ボロンの場合であ
れば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０15〜５×１０16ｃｍ-2とする。
【０１４８】ソース・ドレイン注入後、熱処理を行うこ
とで注入された不純物を活性化させる。熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ
時間として定義）は０〜３０秒とする。
【０１４９】図１２は、写真製版によるパターニングに
より低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領
域ＨＰＲ上部以外をレジストマスクＲＭ６で覆い、ゲー
ト電極５２、オフセットサイドウォール９、オフセット
サイドウォール１０、サイドウォール絶縁膜１１を注入
マスクとし、またゲート電極５４、オフセットサイドウ
ォール９、オフセットサイドウォール１０、サイドウォ
ール絶縁膜１１を注入マスクとして、それぞれ低電圧Ｐ
ＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソ
ース・ドレイン注入を行っている状態を示している。
【０１５０】次に、図１３に示す工程において、シリコ
ン基板１の全面を覆うように、コバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の
露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイ
ド膜を形成する。その後、シリサイド化されずに残った
高融点金属膜を除去し、さらに熱処理を行うことで、コ
バルトシリサイド膜（ＣｏＳｉ2）１５および１６を形
成することで、低電圧対応のＣＭＯＳトランジスタ１０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂ
が得られる。低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧Ｎ
ＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、
Ｎ型不純物、例えばヒ素をイオン注入により比較的高濃
度に導入して、それぞれ１対のソース・ドレイン層８１
および８３を形成する（ソース・ドレイン注入）。
【０１５１】イオン注入条件は、ヒ素の場合は、注入エ
ネルギー１０〜１００ｋｅＶでドーズ量１×１０15〜５
×１０16ｃｍ-2とする。
【０１５２】ソース・ドレイン注入後、熱処理を行うこ
とで注入された不純物を活性化させる。熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ
時間として定義）は０〜３０秒とする。
【０１５３】図２６は、写真製版によるパターニングに
より低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領
域ＨＮＲ上部以外をレジストマスクＲＭ１５で覆い、ゲ
ート電極５１、オフセットサイドウォール９０、オフセ
ットサイドウォール１０、サイドウォール絶縁膜１１を
注入マスクとし、またゲート電極５３、オフセットサイ
ドウォール９０、オフセットサイドウォール１０、サイ
ドウォール絶縁膜１１を注入マスクとして、それぞれ低
電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮ
Ｒにソース・ドレイン注入を行っている状態を示してい
る。
【０１５４】次に、図１２に示す工程において、低電圧
ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに
おけるシリコン基板１の表面内に、Ｐ型不純物、例えば
ボロンをイオン注入により比較的高濃度に導入して、そ
れぞれ１対のソース・ドレイン層８２および８４を形成
する（ソース・ドレイン注入）。
【０１５５】イオン注入条件は、ボロンの場合は、注入
エネルギー１〜１０ｋｅＶでドーズ量１×１０15〜５×
１０16ｃｍ-2とする。また、２フッ化ボロンの場合であ
れば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０15〜５×１０16ｃｍ-2とする。
【０１５６】ソース・ドレイン注入後、熱処理を行うこ
とで注入された不純物を活性化させる。熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ
時間として定義）は０〜３０秒とする。
【０１５７】図１２は、写真製版によるパターニングに
より低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領
域ＨＰＲ上部以外をレジストマスクＲＭ３１で覆い、ゲ
ート電極５２、オフセットサイドウォール９、オフセッ
トサイドウォール１０、サイドウォール絶縁膜１１およ
び１２を注入マスクとし、またゲート電極５４、オフセ
ットサイドウォール９、オフセットサイドウォール１
０、サイドウォール絶縁膜１１および１２を注入マスク
として、それぞれ低電圧ＰＭＯＳ領域ＬＰＲおよび高電
圧ＰＭＯＳ領域ＨＰＲにソース・ドレイン注入を行って
いる状態を示している。
【０１５８】次に、図３３に示す工程において、シリコ
ン基板１の全面を覆うように、コバルト（Ｃｏ）等の高
融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の
露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイ
ド膜を形成する。その後、シリサイド化されずに残った
高融点金属膜を除去し、さらに熱処理を行うことで、コ
バルトシリサイド膜（ＣｏＳｉ2）１５および１６を形
成することで、低電圧対応のＣＭＯＳトランジスタ３０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂ
が得られる。
【０１５９】＜Ｃ−２．作用効果＞以上説明したよう
に、実施の形態３に係る製造方法によれば、低電圧対応
のＣＭＯＳトランジスタ１００Ａにおいては、エクステ
ンション層６２形成のためのイオン注入層６２１は、エ
クステンション層６１形成のためのイオン注入層６１１
に比べて配設間隔が広く、ゲート電極から離れた位置に
形成され、その後のプロセスにおける熱処理により、注
入不純物が拡散したとしてもエクステンション層６２の
ゲートオーバーラップ長さが、エクステンション層６１
のそれよりも長くなることを抑制できる。また、低電圧
対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応
のＣＭＯＳトランジスタ１００Ｂにおいて、ＰＭＯＳト
ランジスタのソース・ドレイン層８２および８４形成の
ためのイオン注入層は、ＮＭＯＳトランジスタのソース
・ドレイン層８１および８３形成のためのイオン注入層
に比べてゲート電極から離れた位置に形成され、その後
のプロセスにおける熱処理により、注入不純物が拡散し
たとしても、ソースドレイン層からチャネル領域への不
純物拡散を抑制することができる。
【０１６０】このような構造を採ることで、ＰＭＯＳト
ランジスタのショートチャネル効果が顕著になることを
より確実に防止でき、また、ゲート−ドレイン間の寄生
容量が増大して回路動作速度の低下を防止できる。ま
た、ゲート−ドレイン間での電流リークが増大すること
をより確実に防止して、待機電力消費の増加を抑制でき
る。
【０１６１】また、エクステンション層６１は、ゲート
電極５１およびオフセットサイドウォール９を注入マス
クとして形成するので、エクステンション層６１形成の
ためのイオン注入層６１１は、ゲート電極５１の近くに
形成され、エクステンション層６１がゲート下部にまで
延在せず、オーバーラップ部分が存在しなくなってＮＭ
ＯＳトランジスタのチャネルとソース・ドレイン間が絶
縁されて動作電流が減少するという問題は発生しない。
【０１６２】
【発明の効果】本発明に係る請求項１記載の半導体装置
の製造方法によれば、Ｐ型不純物のイオン注入により形
成される第２のイオン注入層の配設間隔が、Ｎ型不純物
のイオン注入により形成される第１のイオン注入層の配
設間隔よりも広くなるので、第２のイオン注入層が第２
のゲート電極から離れた位置に形成され、その後のプロ
セスにおける熱処理により、より拡散しやすいＰ型不純
物が拡散したとしても、第２のエクステンション層のゲ
ートオーバーラップ長さが、第１のエクステンション層
よりも長くなることを抑制できる。このような構造を採
ることで、ＰＭＯＳトランジスタのショートチャネル効
果が顕著になることを防止でき、また、ゲート−ドレイ
ン間の寄生容量が増大して回路動作速度の低下を防止で
きる。また、ゲート−ドレイン間での電流リークが増大
することを防止して、待機電力消費の増加を抑制でき
る。
【０１６３】本発明に係る請求項２記載の半導体装置の
製造方法によれば、第２のエクステンション層は、第２
のゲート電極、第１および第２のオフセットサイドウォ
ールを注入マスクとして形成するので、第２のイオン注
入層を、第２のゲート電極から離して形成できる。ま
た、第１のエクステンション層は、第１のゲート電極お
よび第１のオフセットサイドウォールを注入マスクとし
て形成するので、第１のイオン注入層は、第１のゲート
電極の近くに形成でき、第１のエクステンション層が第
１のゲート下部にまで延在せずにオーバーラップ部分が
存在しなくなってＮＭＯＳトランジスタのチャネルとソ
ース・ドレイン間が絶縁されて動作電流が減少するとい
う問題が発生しない。
【０１６４】本発明に係る請求項３記載の半導体装置の
製造方法によれば、第２のＰＭＯＳトランジスタの第４
のエクステンション層は、第４のゲート電極およびオフ
セットサイドウォールを注入マスクとして形成するの
で、第４のエクステンション層形成のためのイオン注入
層６４１は、第４のゲート電極から比較的離れた位置に
形成され、その後のプロセスにおける熱処理により、よ
り拡散しやすいＰ型不純物が拡散したとしても、第４の
エクステンション層のゲートオーバーラップ長さが、必
要以上に長くなることを抑制できる。
【０１６５】本発明に係る請求項４記載の半導体装置の
製造方法によれば、オフセットサイドウォールよりも厚
い第１のオフセットサイドウォールを簡便に得ることが
できる。
【０１６６】本発明に係る請求項５記載の半導体装置の
製造方法によれば、ＰＭＯＳトランジスタを構成する第
２のソース・ドレイン層は、第１のゲート電極、第１、
第２のオフセットサイドウォール、第１および第２のサ
イドウォール絶縁膜を注入マスクとして形成されるの
で、第２のソース・ドレイン層形成のためのイオン注入
層は、第２のゲート電極から離れた位置に形成され、そ
の後のプロセスにおける熱処理により、より拡散しやす
いＰ型不純物が拡散したとしても、ソースドレイン層か
らチャネル領域への不純物拡散を抑制することができ
る。
【０１６７】本発明に係る請求項６記載の半導体装置の
製造方法によれば、第２のエクステンション層形成のた
めの第１のイオン注入層を形成する前に、半導体基板上
の第１の絶縁膜を異方性エッチングによって除去するの
で、第１のゲート電極の側面のみに第１のオフセットサ
イドウォールを形成でき、また、半導体基板上に第２の
絶縁膜を残した状態でＰ型不純物をイオン注入するの
で、第２の絶縁膜を除去する手間を省くことができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図９】 本発明に係る実施の形態１の半導体装置の製
造工程を示す図である。
【図１０】 本発明に係る実施の形態１の半導体装置の
製造工程を示す図である。
【図１１】 本発明に係る実施の形態１の半導体装置の
製造工程を示す図である。
【図１２】 本発明に係る実施の形態１の半導体装置の
製造工程を示す図である。
【図１３】 本発明に係る実施の形態１の半導体装置の
製造工程を示す図である。
【図１４】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図１５】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図１６】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図１７】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図１８】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図１９】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２０】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２１】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２２】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２３】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２４】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２５】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２６】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２７】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２８】 本発明に係る実施の形態２の半導体装置の
製造工程を示す図である。
【図２９】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
【図３０】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
【図３１】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
【図３２】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
【図３３】 本発明に係る実施の形態３の半導体装置の
製造工程を示す図である。
【図３４】 エクステンション層がゲート電極の下部に
必要以上に延在した状態を示す図である。
【図３５】 エクステンション層がゲート電極の下部に
必要以上に延在した場合の問題点を説明する図である。
【図３６】 エクステンション層がゲート電極の下部に
必要以上に延在した場合の問題点を説明する図である。
【図３７】 エクステンション層がゲート電極の下部に
必要以上に延在した場合の問題点を説明する図である。
【図３８】 エクステンション層がゲート電極の下部に
必要以上に延在することを防止する構成を示す図であ
る。
【図３９】 エクステンション層がゲート電極の下部に
必要以上に延在することを防止する構成の問題点を説明
する図である。
【図４０】 従来の半導体装置の製造工程を示す図であ
る。
【図４１】 従来の半導体装置の製造工程を示す図であ
る。
【図４２】 従来の半導体装置の製造工程を示す図であ
る。
【図４３】 従来の半導体装置の製造工程を示す図であ
る。
【図４４】 従来の半導体装置の製造工程を示す図であ
る。
【図４５】 従来の半導体装置の製造工程を示す図であ
る。
【図４６】 従来の半導体装置の製造工程を示す図であ
る。
【符号の説明】
１ シリコン基板、３，４ ゲート絶縁膜、９，１０，
９０ オフセットサイドウォール、１１，１２ サイド
ウォール絶縁膜、５１〜５４ ゲート電極、６１〜６４
エクステンション層、８１〜８４ ソース・ドレイン
層、６１１，６３１ Ｎ型不純物層、６２１，６４１
Ｐ型不純物層、ＯＸ１，ＯＸ２，ＯＸ１１，ＯＸ１２，
ＯＸ１３ シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾田 秀一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA00 AA05 AC03 BA01 BB06 BB07 BB08 BB12 BB16 BC06 BD04 BE03 BF06 DA25 DA27 DA30

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 (ａ)半導体基板の主面表面を、第１のＮ
    ＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタ
    を形成するための第１のＮＭＯＳ領域および第１のＰＭ
    ＯＳ領域に少なくとも区分する工程と、 (ｂ)前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
    領域のそれぞれに、第１のゲート絶縁膜を選択的に形成
    し、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
    領域の前記第１のゲート絶縁膜上に、それぞれ第１およ
    び第２のゲート電極を形成する工程と、 (ｃ)少なくとも前記第１のゲート電極を注入マスクの一
    部としてＮ型不純物をイオン注入し、前記第１のゲート
    電極の側面外方の前記半導体基板の表面内に対となった
    第１のエクステンション層を形成し、少なくとも前記第
    ２のゲート電極を注入マスクの一部としてＰ型不純物を
    イオン注入し、前記第２のゲート電極の側面外方の前記
    半導体基板の表面内に対となった第２のエクステンショ
    ン層を形成する工程と、を備え、 前記工程(ｃ)は、 (ｃ−１)前記Ｐ型不純物のイオン注入により形成される
    第２のイオン注入層の配設間隔が、前記Ｎ型不純物のイ
    オン注入により形成される第１のイオン注入層の配設間
    隔よりも広くなるように、前記第１および第２のイオン
    注入層を形成する工程を含む、半導体装置の製造方法。
  2. 【請求項２】 前記工程(ｃ−１)は (ｃ−１−１)前記第１および第２のゲート電極の側面に
    第１のオフセットサイドウォールを形成する工程と、 (ｃ−１−２)前記第１のＮＭＯＳ領域において、前記第
    １のゲート電極および前記第１のオフセットサイドウォ
    ールを注入マスクとして、前記Ｎ型不純物をイオン注入
    し、前記第１のゲート電極の側面外方の前記半導体基板
    の表面内に前記第１のイオン注入層を形成する工程と、 (ｃ−１−３)前記第１のオフセットサイドウォールの側
    面に第２のオフセットサイドウォールを形成する工程
    と、 (ｃ−１−４)前記第１のＰＭＯＳ領域において、前記第
    ２のゲート電極および前記第１および第２のオフセット
    サイドウォールを注入マスクとして前記Ｐ型不純物をイ
    オン注入し、前記第２のゲート電極の側面外方の前記半
    導体基板の表面内に前記第２のイオン注入層を形成する
    工程と、を含む、請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記工程(ａ)は、 前記半導体基板の前記主面表面を、前記第１のＮＭＯＳ
    トランジスタよりも動作電圧が高い第２のＮＭＯＳトラ
    ンジスタを形成するための第２のＮＭＯＳ領域および、
    前記第１のＰＭＯＳトランジスタよりも動作電圧が高い
    第２のＰＭＯＳトランジスタを形成するための第２のＰ
    ＭＯＳ領域にさらに区分する工程を含み、 前記工程(ｂ)は、 前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域
    上に、前記第１のゲート絶縁膜よりも厚い第２のゲート
    絶縁膜を選択的に形成し、前記第２のＮＭＯＳ領域およ
    び前記第２のＰＭＯＳ領域の前記第２のゲート絶縁膜上
    に、それぞれ第３および第４のゲート電極をさらに形成
    する工程を含み、 前記工程(ｃ)に先だって、 前記第３および第４のゲート電極の側面にオフセットサ
    イドウォールを形成する工程と、 前記第２のＮＭＯＳ領域において、前記第３のゲート電
    極および前記オフセットサイドウォールを注入マスクと
    してＮ型不純物をイオン注入して、前記第３のゲート電
    極の側面外方の前記半導体基板の表面内に対となった第
    ３のエクステンション層を形成する工程と、 前記第２のＰＭＯＳ領域において、前記第４のゲート電
    極および前記オフセットサイドウォールを注入マスクと
    してＰ型不純物をイオン注入して、前記第４のゲート電
    極の側面外方の前記半導体基板の表面内に対となった第
    ４のエクステンション層を形成する工程と、をさらに備
    える、請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記工程(ｃ−１−１)は、 前記半導体基板の全面に前記オフセットサイドウォール
    を覆うように第１の絶縁膜を形成し、前記オフセットサ
    イドウォールの厚さを増すことで前記第１のオフセット
    サイドウォールを形成する工程を含む、請求項３記載の
    半導体装置の製造方法。
  5. 【請求項５】 前記工程(ｃ)の後に、 (ｄ)少なくとも前記第１のＮＭＯＳ領域およびＰＭＯＳ
    領域において、前記第２のオフセットサイドウォールの
    側面に第１のサイドウォール絶縁膜を形成する工程と、 (ｅ)少なくとも前記第１のＮＭＯＳ領域において、前記
    第１のゲート電極、前記第１、第２のオフセットサイド
    ウォール、および前記第１のサイドウォール絶縁膜を注
    入マスクとして、Ｎ型不純物をイオン注入し、前記第１
    のゲート電極の側面外方の前記半導体基板の表面内に第
    １のソース・ドレイン層を形成する工程と、 前記工程(ｅ)の後に、 (ｆ)前記第１のサイドウォール絶縁膜の側面に第２のサ
    イドウォール絶縁膜を形成する工程と、 (ｇ)少なくとも前記第１のＰＭＯＳ領域において、前記
    第２のゲート電極、前記第１、第２のオフセットサイド
    ウォール、前記第１および第２のサイドウォール絶縁膜
    を注入マスクとして、Ｐ型不純物をイオン注入し、前記
    第２のゲート電極の側面外方の前記半導体基板の表面内
    に第２のソース・ドレイン層を形成する工程と、をさら
    に備える、請求項２記載の半導体装置の製造方法。
  6. 【請求項６】 前記工程(ｃ−１−１)は、 前記半導体基板の全面に第１の絶縁膜を形成し、前記半
    導体基板表面の前記第１の絶縁膜を異方性エッチングに
    よって除去することで、前記第１の絶縁膜を前記第１お
    よび第２のゲート電極の側面に残して前記第１のオフセ
    ットサイドウォールを形成する工程を含み、 前記工程(ｃ−１−３)は、 前記半導体基板の全面に第２の絶縁膜を形成する工程を
    含み、前記第１のオフセットサイドウォールの側面の前
    記第２の絶縁膜を前記第２のオフセットサイドウォール
    とし、 前記工程(ｃ−１−４)は、 前記半導体基板表面に前記第２の絶縁膜を残した状態で
    前記Ｐ型不純物をイオン注入する工程を含む、請求項２
    記載の半導体装置の製造方法。
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