JP2003152105A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリキャパシタの容量を増大できるように
改良された半導体装置を提供することを主要な目的とす
る。 【解決手段】 ストレージノード２ａの側壁が垂直方向
に延びるキャパシタ２が、水平方向に複数個並んでい
る。ストレージノード２ａの平面形状は長辺と短辺から
なる長方形状をなしている。ストレージノード２ａの長
辺は、平面形状において、第１のストレージノードコン
タクト１と、第１のストレージノードコンタクト１の斜
め隣に位置する第２のストレージノードコンタクト１０
１とを結ぶ直線が延びる方向に延びている。
改良された半導体装置を提供することを主要な目的とす
る。 【解決手段】 ストレージノード２ａの側壁が垂直方向
に延びるキャパシタ２が、水平方向に複数個並んでい
る。ストレージノード２ａの平面形状は長辺と短辺から
なる長方形状をなしている。ストレージノード２ａの長
辺は、平面形状において、第１のストレージノードコン
タクト１と、第１のストレージノードコンタクト１の斜
め隣に位置する第２のストレージノードコンタクト１０
１とを結ぶ直線が延びる方向に延びている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、ストレージノ
ードの側壁が垂直方向に延びるキャパシタが水平方向に
複数個並んでいる半導体装置において、なるべく小さい
面積で、容量が大きくできるように改良された半導体装
置に関する。この発明は、また、そのような半導体装置
の製造方法に関する。
置に関するものであり、より特定的には、ストレージノ
ードの側壁が垂直方向に延びるキャパシタが水平方向に
複数個並んでいる半導体装置において、なるべく小さい
面積で、容量が大きくできるように改良された半導体装
置に関する。この発明は、また、そのような半導体装置
の製造方法に関する。
【０００２】
【従来の技術】メモリおよびメモリ混載デバイスの高集
積化のために、なるべく小さい面積でかつ容量が大きく
できるようにメモリセルキャパシタを作製することが必
要である。
積化のために、なるべく小さい面積でかつ容量が大きく
できるようにメモリセルキャパシタを作製することが必
要である。
【０００３】図１７は、従来のメモリキャパシタの平面
図であり、図１８は、その断面図である。
図であり、図１８は、その断面図である。
【０００４】これらの図を参照して、シリコン基板８の
表面に、ＳＴＩ（Shallow Trench Isolation）７が設け
られている。シリコン基板８の上にワード線６が設けら
れている。トランジスタのソース／ドレインには、ポリ
パッド５とビットラインコンタクト４’を介して、ビッ
ト線４が接続されている。また、トランジスタには、ス
トレージノードコンタクト１とポリパッド５を介して、
キャパシタ２が接続されている。キャパシタ２は、スト
レージノード電極２ａとキャパシタ絶縁膜２ｂとセルプ
レート電極２ｃとを含む。キャパシタ２の上方には、ア
ルミ配線３が設けられている。
表面に、ＳＴＩ（Shallow Trench Isolation）７が設け
られている。シリコン基板８の上にワード線６が設けら
れている。トランジスタのソース／ドレインには、ポリ
パッド５とビットラインコンタクト４’を介して、ビッ
ト線４が接続されている。また、トランジスタには、ス
トレージノードコンタクト１とポリパッド５を介して、
キャパシタ２が接続されている。キャパシタ２は、スト
レージノード電極２ａとキャパシタ絶縁膜２ｂとセルプ
レート電極２ｃとを含む。キャパシタ２の上方には、ア
ルミ配線３が設けられている。
【０００５】従来のキャパシタにおけるストレージノー
ド２ａの平面形状を、図１９に示す。ストレージノード
２ａは平面形状において、長方形である。例えば、平面
形状におけるストレージノード２ａの長辺の長さは０．
４２μｍであり、短辺の長さは０．１６μｍであった。
ド２ａの平面形状を、図１９に示す。ストレージノード
２ａは平面形状において、長方形である。例えば、平面
形状におけるストレージノード２ａの長辺の長さは０．
４２μｍであり、短辺の長さは０．１６μｍであった。
【０００６】図１７を参照して、従来のストレージノー
ド２ａは、平面形状において、ストレージノードコンタ
クト１と、該ストレージノードコンタクト１の隣に位置
するストレージノードコンタクトを結ぶ直線が延びる方
向に延びるように、キャパシタが並べられていた。
ド２ａは、平面形状において、ストレージノードコンタ
クト１と、該ストレージノードコンタクト１の隣に位置
するストレージノードコンタクトを結ぶ直線が延びる方
向に延びるように、キャパシタが並べられていた。
【０００７】
【発明が解決しようとする課題】図１７を参照して、従
来の半導体記憶装置においては、ストレージノードの長
辺が、平面形状において、ストレージノードコンタクト
（ＳＣ）と、該ストレージノードコンタクトの隣に位置
するストレージノードコンタクトを結ぶ直線が延びる方
向に延びるように、キャパシタが配置されていたため、
従来のキャパシタ構造、キャパシタの配置およびストレ
ージノードコンタクトの配置を、そのまま保持したまま
では、これ以上、長方形型キャパシタ２の大きさを広げ
ることができなかった。
来の半導体記憶装置においては、ストレージノードの長
辺が、平面形状において、ストレージノードコンタクト
（ＳＣ）と、該ストレージノードコンタクトの隣に位置
するストレージノードコンタクトを結ぶ直線が延びる方
向に延びるように、キャパシタが配置されていたため、
従来のキャパシタ構造、キャパシタの配置およびストレ
ージノードコンタクトの配置を、そのまま保持したまま
では、これ以上、長方形型キャパシタ２の大きさを広げ
ることができなかった。
【０００８】しかしながら、ビット線４、ワード線６の
配置の最適化のために、ストレージノードコンタクト１
の配置は動かさないことが望まれるので、ストレージノ
ードコンタクト１の配置を変えないまま、ストレージノ
ードの長辺と短辺の大きさを広げられる、すなわち、容
量を増大できるような、新しいキャパシタの構造および
配置を考える必要があった。
配置の最適化のために、ストレージノードコンタクト１
の配置は動かさないことが望まれるので、ストレージノ
ードコンタクト１の配置を変えないまま、ストレージノ
ードの長辺と短辺の大きさを広げられる、すなわち、容
量を増大できるような、新しいキャパシタの構造および
配置を考える必要があった。
【０００９】この発明は上記のような問題点を解決する
ためになされたもので、より大きい容量を得ることがで
きるように改良された半導体装置を提供することを目的
とする。
ためになされたもので、より大きい容量を得ることがで
きるように改良された半導体装置を提供することを目的
とする。
【００１０】この発明の他の目的は、ストレージノード
の平面形状における、長辺と短辺の合計の長さを大きく
することができるように改良された半導体装置を提供す
ることにある。
の平面形状における、長辺と短辺の合計の長さを大きく
することができるように改良された半導体装置を提供す
ることにある。
【００１１】この発明のさらに他の目的は、そのような
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】請求項１に係る半導体装
置は、ストレージノードの側壁が垂直方向に延びるキャ
パシタが水平方向に複数個並んでいる半導体装置に係
る。上記ストレージノードの平面形状は長辺と短辺から
なる長方形状をなしている。上記ストレージノードの上
記長辺は、平面形状において、第１のストレージノード
コンタクトと、該第１のストレージノードコンタクトの
斜め隣に位置する第２のストレージノードコンタクトと
を結ぶ直線が延びる方向に延びている。
置は、ストレージノードの側壁が垂直方向に延びるキャ
パシタが水平方向に複数個並んでいる半導体装置に係
る。上記ストレージノードの平面形状は長辺と短辺から
なる長方形状をなしている。上記ストレージノードの上
記長辺は、平面形状において、第１のストレージノード
コンタクトと、該第１のストレージノードコンタクトの
斜め隣に位置する第２のストレージノードコンタクトと
を結ぶ直線が延びる方向に延びている。
【００１３】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置において、上記ストレージノードの
側壁は、層間絶縁膜中に形成された穴の側壁を被覆する
ように設けられていることを特徴とする。
に記載の半導体装置において、上記ストレージノードの
側壁は、層間絶縁膜中に形成された穴の側壁を被覆する
ように設けられていることを特徴とする。
【００１４】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置において、上記ストレージノードの
側壁は、垂直方向に立てられた円筒であり、該円筒の内
側壁面と外側壁面をキャパシタ誘電体膜が被覆している
ことを特徴とする。
に記載の半導体装置において、上記ストレージノードの
側壁は、垂直方向に立てられた円筒であり、該円筒の内
側壁面と外側壁面をキャパシタ誘電体膜が被覆している
ことを特徴とする。
【００１５】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置において、上記ストレージノードの
平面形状における両長辺の中央部分には、その４つの両
端部を水平方向に突出させる突出部分ができるように凹
みが設けられていることを特徴とする。
に記載の半導体装置において、上記ストレージノードの
平面形状における両長辺の中央部分には、その４つの両
端部を水平方向に突出させる突出部分ができるように凹
みが設けられていることを特徴とする。
【００１６】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置において、上記ストレージノードの
平面形状における上記４つの突出部分のうち、対角線方
向で向かい合う部分がさらに水平方向に太くされている
ことを特徴とする。
に記載の半導体装置において、上記ストレージノードの
平面形状における上記４つの突出部分のうち、対角線方
向で向かい合う部分がさらに水平方向に太くされている
ことを特徴とする。
【００１７】請求項６に記載の半導体装置は、請求項４
に記載の半導体装置において、上記ストレージノードの
平面形状における上記両端部の最端部には屈曲が設けら
れていることを特徴とする。
に記載の半導体装置において、上記ストレージノードの
平面形状における上記両端部の最端部には屈曲が設けら
れていることを特徴とする。
【００１８】請求項７に記載の半導体装置は、請求項４
に記載の半導体装置において、上記第１および第２のス
トレージノードコンタクトが、それぞれ上記ストレージ
ノードの上記水平方向に突出し、太くなっている部分に
接触していることを特徴とする。
に記載の半導体装置において、上記第１および第２のス
トレージノードコンタクトが、それぞれ上記ストレージ
ノードの上記水平方向に突出し、太くなっている部分に
接触していることを特徴とする。
【００１９】請求項８に記載の半導体装置は、請求項１
に記載の半導体装置において、上記ストレージノードの
平面形状における両長辺部分であって、対角線方向で向
かい合う部分にそれぞれ突出部分が設けられており、該
それぞれの突出部分には、短辺側から長辺に向かって設
けられた屈曲が設けられていることを特徴とする。
に記載の半導体装置において、上記ストレージノードの
平面形状における両長辺部分であって、対角線方向で向
かい合う部分にそれぞれ突出部分が設けられており、該
それぞれの突出部分には、短辺側から長辺に向かって設
けられた屈曲が設けられていることを特徴とする。
【００２０】請求項９に係る半導体装置は、請求項１に
記載の半導体装置において、複数個の上記キャパシタを
取囲む、垂直方向に延び、かつ上記ストレージノードと
同一の材質で形成された、ウェットエッチが外部に広が
るのを防止する、内側の壁と該内側の壁を取囲む外側の
壁とからなるウェットエッチ防御柵をさらに備える。上
記内側の壁は平面形状において２以上屈曲している。
記載の半導体装置において、複数個の上記キャパシタを
取囲む、垂直方向に延び、かつ上記ストレージノードと
同一の材質で形成された、ウェットエッチが外部に広が
るのを防止する、内側の壁と該内側の壁を取囲む外側の
壁とからなるウェットエッチ防御柵をさらに備える。上
記内側の壁は平面形状において２以上屈曲している。
【００２１】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置において、上記外側の壁は平面形
状において２以上屈曲していることを特徴とする。
９に記載の半導体装置において、上記外側の壁は平面形
状において２以上屈曲していることを特徴とする。
【００２２】請求項１１に係る方法は、ストレージノー
ドが垂直方向に延びるキャパシタが水平方向に複数個並
んでいる半導体装置の製造方法に係る。上記ストレージ
ノードのもととなる導電体層を基板の上に形成する。平
面配置形状において、上記ストレージノードが長辺と短
辺からなる長方形状をなすように、かつ上記ストレージ
ノードの上記長辺が、第１のストレージノードコンタク
トと、該第１のストレージノードコンタクトの平面配置
において斜め隣に位置する第２のストレージノードコン
タクトとを結ぶ直線が延びる方向に延びるように、上記
導電体層をパターニングする。
ドが垂直方向に延びるキャパシタが水平方向に複数個並
んでいる半導体装置の製造方法に係る。上記ストレージ
ノードのもととなる導電体層を基板の上に形成する。平
面配置形状において、上記ストレージノードが長辺と短
辺からなる長方形状をなすように、かつ上記ストレージ
ノードの上記長辺が、第１のストレージノードコンタク
トと、該第１のストレージノードコンタクトの平面配置
において斜め隣に位置する第２のストレージノードコン
タクトとを結ぶ直線が延びる方向に延びるように、上記
導電体層をパターニングする。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態を、
図を用いて説明する。
図を用いて説明する。
【００２４】実施の形態１
図１は、実施の形態１に係る半導体装置の平面図であ
り、図２は、断面図である。これらの図において、図１
７から１９に示す従来例と同一または相当する部分に
は、同一の参照番号を付し、その説明を繰り返さない。
り、図２は、断面図である。これらの図において、図１
７から１９に示す従来例と同一または相当する部分に
は、同一の参照番号を付し、その説明を繰り返さない。
【００２５】これらの図を参照して、実施の形態１に係
る半導体装置は、ストレージノード２ａの側壁が垂直方
向に延びるキャパシタが水平方向に複数個並んでいる。
ストレージノード２ａの平面形状は、長辺と短辺からな
る長方形状をなしている。ストレージノード２ａの長辺
は、平面形状において、ストレージノードコンタクト１
と、ストレージノードコンタクト１の斜め隣に位置する
ストレージノードコンタクト１０１とを結ぶ直線が延び
る方向に延びている。すなわち、長方形型ストレージノ
ード２ａの長辺と、ＳＣ配置の長辺とのなす角度がＡｒ
ｃｔａｎ（ＳＣ配置の短辺の長さ／ＳＣ配置の長辺の長
さ）となるように、ストレージノード２ａを配置する。
このようにストレージノード２ａを配置すると、長辺を
０．４８μｍ、短辺を０．１３μｍにすることができ
る。
る半導体装置は、ストレージノード２ａの側壁が垂直方
向に延びるキャパシタが水平方向に複数個並んでいる。
ストレージノード２ａの平面形状は、長辺と短辺からな
る長方形状をなしている。ストレージノード２ａの長辺
は、平面形状において、ストレージノードコンタクト１
と、ストレージノードコンタクト１の斜め隣に位置する
ストレージノードコンタクト１０１とを結ぶ直線が延び
る方向に延びている。すなわち、長方形型ストレージノ
ード２ａの長辺と、ＳＣ配置の長辺とのなす角度がＡｒ
ｃｔａｎ（ＳＣ配置の短辺の長さ／ＳＣ配置の長辺の長
さ）となるように、ストレージノード２ａを配置する。
このようにストレージノード２ａを配置すると、長辺を
０．４８μｍ、短辺を０．１３μｍにすることができ
る。
【００２６】ストレージノード２ａの側壁は、図２を参
照して、層間絶縁膜４０に形成された穴４０１の側壁を
被覆している。ストレージノード２ａの側壁をキャパシ
タ誘電体膜２ｂが被覆している。キャパシタ誘電体膜２
ｂを介在させてストレージノード２ａに接触するよう
に、穴４０１の中にセルプレート電極２ｃが埋込まれて
いる。
照して、層間絶縁膜４０に形成された穴４０１の側壁を
被覆している。ストレージノード２ａの側壁をキャパシ
タ誘電体膜２ｂが被覆している。キャパシタ誘電体膜２
ｂを介在させてストレージノード２ａに接触するよう
に、穴４０１の中にセルプレート電極２ｃが埋込まれて
いる。
【００２７】本実施の形態によれば、ストレージノード
の長辺の向きが、斜め隣のストレージノードコンタクト
同士を結ぶ直線が延びる方向に向いているために、従来
の図１７に示すストレージノードの配置よりも、長辺の
長さを延ばすことができる。その結果、キャパシタ２の
容量を増大させることができる。また、キャパシタの開
口面積が広がるので、キャパシタの下部電極、キャパシ
タ絶縁膜、セルプレート電極を堆積するときのカバレッ
ジがよくなる。また、キャパシタ間の隙間が従来の場合
のように、直線状に延びるのではなく、屈曲するので、
キャパシタ作製時の露光がしやすくなる。
の長辺の向きが、斜め隣のストレージノードコンタクト
同士を結ぶ直線が延びる方向に向いているために、従来
の図１７に示すストレージノードの配置よりも、長辺の
長さを延ばすことができる。その結果、キャパシタ２の
容量を増大させることができる。また、キャパシタの開
口面積が広がるので、キャパシタの下部電極、キャパシ
タ絶縁膜、セルプレート電極を堆積するときのカバレッ
ジがよくなる。また、キャパシタ間の隙間が従来の場合
のように、直線状に延びるのではなく、屈曲するので、
キャパシタ作製時の露光がしやすくなる。
【００２８】実施の形態２
本実施の形態においては、以下の点を除いて、実施の形
態１と同様であるので、同一または相当する部分には同
一番号を付し、その説明を繰返さない。
態１と同様であるので、同一または相当する部分には同
一番号を付し、その説明を繰返さない。
【００２９】本実施の形態では、図３を参照して、スト
レージノードの側壁２ａは、垂直方向に立てられた円筒
であり、該円筒の内側壁面と外側壁面をキャパシタ誘電
体膜２ｂが被覆している。キャパシタ誘電体膜２ｂを介
在させて、ストレージノードの側壁２ａに接触するよう
に、セルプレート電極２ｃが設けられている。
レージノードの側壁２ａは、垂直方向に立てられた円筒
であり、該円筒の内側壁面と外側壁面をキャパシタ誘電
体膜２ｂが被覆している。キャパシタ誘電体膜２ｂを介
在させて、ストレージノードの側壁２ａに接触するよう
に、セルプレート電極２ｃが設けられている。
【００３０】このような構造を有するキャパシタであっ
ても、図１に示すようなストレージノードの配置を行な
うことにより、キャパシタ電極の表面積を増やすことが
できる。
ても、図１に示すようなストレージノードの配置を行な
うことにより、キャパシタ電極の表面積を増やすことが
できる。
【００３１】実施の形態３
図４は、実施の形態３に係る半導体装置において用いら
れるストレージノードの平面図である。図４に示すスト
レージノードは、実施の形態１と同様に、図５のような
平面形状に配置される。
れるストレージノードの平面図である。図４に示すスト
レージノードは、実施の形態１と同様に、図５のような
平面形状に配置される。
【００３２】本実施の形態では、ストレージノード２ａ
の平面形状における両長辺の中央部分には、その４つの
端部を水平方向に突出させる突出部分４１ができるよう
に凹み４２が設けられている。このような平面形状を有
するストレージノードを、図のようにストレージノード
コンタクト１と、ストレージノードコンタクト１の斜め
隣に位置するストレージノードコンタクト１０１とを結
ぶ直線が延びる方向に配置する。このような実施の形態
に係る半導体装置の断面図は、図２および図３に示すも
のと同様である。
の平面形状における両長辺の中央部分には、その４つの
端部を水平方向に突出させる突出部分４１ができるよう
に凹み４２が設けられている。このような平面形状を有
するストレージノードを、図のようにストレージノード
コンタクト１と、ストレージノードコンタクト１の斜め
隣に位置するストレージノードコンタクト１０１とを結
ぶ直線が延びる方向に配置する。このような実施の形態
に係る半導体装置の断面図は、図２および図３に示すも
のと同様である。
【００３３】図４に示すような平面形状を有する、脚の
しっかりしたストレージノードを用いることにより、次
のような効果が得られる。すなわち、図２および図３を
参照して、ストレージノード２ａの側壁が垂直方向に延
びるキャパシタを作製するときに、キャパシタを倒れに
くくすることができる。また、長辺の寸法を延ばすこと
ができるので、キャパシタの容量を増やすことができ
る。
しっかりしたストレージノードを用いることにより、次
のような効果が得られる。すなわち、図２および図３を
参照して、ストレージノード２ａの側壁が垂直方向に延
びるキャパシタを作製するときに、キャパシタを倒れに
くくすることができる。また、長辺の寸法を延ばすこと
ができるので、キャパシタの容量を増やすことができ
る。
【００３４】実施の形態４
図６は、実施の形態４に係る半導体装置において用いら
れるキャパシタのストレージノードの平面図である。ス
トレージノード２ａの平面形状における４つの突出部分
のうち、対角線方向で向かい合う部分６１がさらに水平
方向に太くされている．図７は、図６に示すストレージ
ノードを、実施の形態１と同じように、水平方向に複数
個並べたときの平面図である。
れるキャパシタのストレージノードの平面図である。ス
トレージノード２ａの平面形状における４つの突出部分
のうち、対角線方向で向かい合う部分６１がさらに水平
方向に太くされている．図７は、図６に示すストレージ
ノードを、実施の形態１と同じように、水平方向に複数
個並べたときの平面図である。
【００３５】ストレージノード２ａの長辺は、平面形状
において、ストレージノードコンタクト１と、ストレー
ジノードコンタクト１の斜め隣に位置するストレージノ
ードコンタクト１０１とを結ぶ直線が延びる方向に延び
ている。
において、ストレージノードコンタクト１と、ストレー
ジノードコンタクト１の斜め隣に位置するストレージノ
ードコンタクト１０１とを結ぶ直線が延びる方向に延び
ている。
【００３６】本実施の形態によれば、ストレージノード
の太い部分６１と、隣接するストレージノードの細い部
分が隣り合うようになる。したがって、隣り合ったキャ
パシタ間のマージンに余裕が生じる。また、ストレージ
ノード２ａの平面形状における４つの突出部分のうち、
対角線方向で向かい合う部分６１が、さらに水平方向に
太くされているので、ストレージノード２ａの平面形状
における長辺の寸法を長くすることができ、キャパシタ
の容量をさらに増大させることができる。また、ストレ
ージノード２ａをこのような平面形状にすることによ
り、脚がしっかりとし、キャパシタ２を作製するとき
に、キャパシタ２をより倒れにくくすることができる。
の太い部分６１と、隣接するストレージノードの細い部
分が隣り合うようになる。したがって、隣り合ったキャ
パシタ間のマージンに余裕が生じる。また、ストレージ
ノード２ａの平面形状における４つの突出部分のうち、
対角線方向で向かい合う部分６１が、さらに水平方向に
太くされているので、ストレージノード２ａの平面形状
における長辺の寸法を長くすることができ、キャパシタ
の容量をさらに増大させることができる。また、ストレ
ージノード２ａをこのような平面形状にすることによ
り、脚がしっかりとし、キャパシタ２を作製するとき
に、キャパシタ２をより倒れにくくすることができる。
【００３７】実施の形態５
図８は、実施の形態５に係る半導体装置の、ストレージ
ノードの部分の平面図である。図８を参照して、ストレ
ージノード２ａの平面形状における両長辺の中央部分に
は、ストレージノードの４つの端部を水平方向に突出さ
せる突出部分４１ができるように凹み４２が設けられて
いる。ストレージノード２ａの平面形状における両端部
の最端部には屈曲８１が設けられている。
ノードの部分の平面図である。図８を参照して、ストレ
ージノード２ａの平面形状における両長辺の中央部分に
は、ストレージノードの４つの端部を水平方向に突出さ
せる突出部分４１ができるように凹み４２が設けられて
いる。ストレージノード２ａの平面形状における両端部
の最端部には屈曲８１が設けられている。
【００３８】このような平面形状を有するストレージノ
ードを、図９に示すようにストレージノードコンタクト
１と、ストレージノードコンタクト１の斜め隣に位置す
るストレージノードコンタクト１０１とを結ぶ直線が延
びる方向に配置する。
ードを、図９に示すようにストレージノードコンタクト
１と、ストレージノードコンタクト１の斜め隣に位置す
るストレージノードコンタクト１０１とを結ぶ直線が延
びる方向に配置する。
【００３９】本実施の形態によれば、ストレージノード
の太い部分４１と、隣接するストレージノードの細い部
分４２、８１が向かい合うようになり、隣り合うキャパ
シタ間のマージンが、実施の形態３に比べて、さらに効
率的に取れるようになる。さらに、長辺の寸法がさらに
大きくなるので、実施の形態３に比べて、キャパシタの
断面積をさらに増やして、容量を大きくすることができ
る。
の太い部分４１と、隣接するストレージノードの細い部
分４２、８１が向かい合うようになり、隣り合うキャパ
シタ間のマージンが、実施の形態３に比べて、さらに効
率的に取れるようになる。さらに、長辺の寸法がさらに
大きくなるので、実施の形態３に比べて、キャパシタの
断面積をさらに増やして、容量を大きくすることができ
る。
【００４０】実施の形態６
図１０は、実施の形態６に係る半導体装置の、ストレー
ジノードの部分の平面図である。ここでは、図６に示す
ストレージノードが用いられている。また、ここでは、
ストレージノード２ａとストレージノードコンタクト１
の接続位置を、ストレージノード２ａの中心ではなく、
太い部分６１でとっている。ストレージノードコンタク
ト１とストレージノード２ａとの接続を、ストレージノ
ード２ａの太い部分６１でとることで、ストレージノー
ドコンタクト１の位置とストレージノード２ａの位置の
重ね合わせが容易になる。その結果、キャパシタの作製
時の歩留りを向上させることができる。
ジノードの部分の平面図である。ここでは、図６に示す
ストレージノードが用いられている。また、ここでは、
ストレージノード２ａとストレージノードコンタクト１
の接続位置を、ストレージノード２ａの中心ではなく、
太い部分６１でとっている。ストレージノードコンタク
ト１とストレージノード２ａとの接続を、ストレージノ
ード２ａの太い部分６１でとることで、ストレージノー
ドコンタクト１の位置とストレージノード２ａの位置の
重ね合わせが容易になる。その結果、キャパシタの作製
時の歩留りを向上させることができる。
【００４１】また、ストレージノードコンタクト１の直
径を大きくすることができるので、ストレージノードコ
ンタクト１の抵抗を下げることができる。
径を大きくすることができるので、ストレージノードコ
ンタクト１の抵抗を下げることができる。
【００４２】実施の形態７
図１１は、実施の形態７に係る半導体装置において用い
るストレージノードの平面図である。ストレージノード
２ａの平面形状における両長辺部分であって、対角線方
向で向かい合う部分にそれぞれ突出部分１１０が設けら
れている。それぞれの突出部分１１０には、屈曲１１１
が設けられている。
るストレージノードの平面図である。ストレージノード
２ａの平面形状における両長辺部分であって、対角線方
向で向かい合う部分にそれぞれ突出部分１１０が設けら
れている。それぞれの突出部分１１０には、屈曲１１１
が設けられている。
【００４３】図１２は、図１１に示すストレージノード
を水平方向に複数個並べて配置したときの、半導体装置
の平面図である。配置の仕方は、実施の形態１および２
と同様である。
を水平方向に複数個並べて配置したときの、半導体装置
の平面図である。配置の仕方は、実施の形態１および２
と同様である。
【００４４】ストレージノード２ａの平面形状における
両長辺部分であって、対角線方向で向かい合う部分にそ
れぞれ突出部分１１０を設けることおよび屈曲１１１を
設けることにより、長辺と短辺の長さが長くなり、キャ
パシタ容量を増加させることができる。また、このよう
な平面形状を持たせることにより、キャパシタ２を作製
するときに倒れ難くすることができる。さらに、ストレ
ージノードの太い部分と、隣接するストレージノードの
細い部分が向かい合うようになる。また、屈曲１１１が
隣の屈曲１１１と向かい合うようになる。したがって、
隣り合うキャパシタ間のマージンが、実施の形態３に比
べて、さらに効率的に取れるようになる。
両長辺部分であって、対角線方向で向かい合う部分にそ
れぞれ突出部分１１０を設けることおよび屈曲１１１を
設けることにより、長辺と短辺の長さが長くなり、キャ
パシタ容量を増加させることができる。また、このよう
な平面形状を持たせることにより、キャパシタ２を作製
するときに倒れ難くすることができる。さらに、ストレ
ージノードの太い部分と、隣接するストレージノードの
細い部分が向かい合うようになる。また、屈曲１１１が
隣の屈曲１１１と向かい合うようになる。したがって、
隣り合うキャパシタ間のマージンが、実施の形態３に比
べて、さらに効率的に取れるようになる。
【００４５】また、図１２を参照して、キャパシタ２と
ストレージノードコンタクト１の接続を、太い部分１１
２でとることができるため、ストレージノードコンタク
ト１の直径を大きくとることができる。そのため、キャ
パシタ２の作製時、ストレージノード２ａとストレージ
ノードコンタクト１との位置合わせが容易になり、かつ
ストレージノードコンタクトの抵抗を下げることができ
る。また、キャパシタの中心位置での開口半径が大きく
なるため、キャパシタの下部電極、絶縁膜、上部電極を
堆積するときのカバレッジがよくなるという効果を奏す
る。
ストレージノードコンタクト１の接続を、太い部分１１
２でとることができるため、ストレージノードコンタク
ト１の直径を大きくとることができる。そのため、キャ
パシタ２の作製時、ストレージノード２ａとストレージ
ノードコンタクト１との位置合わせが容易になり、かつ
ストレージノードコンタクトの抵抗を下げることができ
る。また、キャパシタの中心位置での開口半径が大きく
なるため、キャパシタの下部電極、絶縁膜、上部電極を
堆積するときのカバレッジがよくなるという効果を奏す
る。
【００４６】実施の形態８
図２および図３に示すキャパシタ断面構造を有し、か
つ、図１に示すように、ストレージノードの平面形状を
斜め配置にしたときにメモリセルの外周部は、図１３に
示すようになる。
つ、図１に示すように、ストレージノードの平面形状を
斜め配置にしたときにメモリセルの外周部は、図１３に
示すようになる。
【００４７】図１３を参照して、ウェットエッチ防御柵
１３０が、複数個のキャパシタ２を取囲むように設けら
れている。ウェットエッチ防御柵１３０は、垂直方向に
延び、かつストレージノード２ａと同一の材質で形成さ
れた、ウェットエッチが外部に広がるのを防止する、内
側の壁１３０ａと、内側の壁１３０ａを取囲む外側の壁
１３０ｂとからなる。これらの壁１３０ａ，１３０ｂ
は、メモリセルの外周部を囲むようにつながっており、
キャパシタ作製時のウェットエッチングがメモリセル外
部にまで進行するのを防いでいる。
１３０が、複数個のキャパシタ２を取囲むように設けら
れている。ウェットエッチ防御柵１３０は、垂直方向に
延び、かつストレージノード２ａと同一の材質で形成さ
れた、ウェットエッチが外部に広がるのを防止する、内
側の壁１３０ａと、内側の壁１３０ａを取囲む外側の壁
１３０ｂとからなる。これらの壁１３０ａ，１３０ｂ
は、メモリセルの外周部を囲むようにつながっており、
キャパシタ作製時のウェットエッチングがメモリセル外
部にまで進行するのを防いでいる。
【００４８】図１４は、図１３におけるＡ部拡大図であ
る。図１５は、図１３におけるＡ部分の断面図である。
る。図１５は、図１３におけるＡ部分の断面図である。
【００４９】本実施の形態では、内側の壁１３０ａが、
平面形状において２以上屈曲している。内側の壁が平面
形状においてこのように屈曲しているので、脚がしっか
りとし、メモリセル外周部の内側の壁を作製するとき
に、この壁を倒れにくくすることができる。これによ
り、メモリセル作製時の歩留りを上げることができる。
平面形状において２以上屈曲している。内側の壁が平面
形状においてこのように屈曲しているので、脚がしっか
りとし、メモリセル外周部の内側の壁を作製するとき
に、この壁を倒れにくくすることができる。これによ
り、メモリセル作製時の歩留りを上げることができる。
【００５０】実施の形態９
図１６は、実施の形態９に係る半導体装置の、メモリセ
ル外周部の平面図である。実施の形態８と異なり、ウェ
ットエッチ防御柵１３０の外側の壁１３０ｂも、２以上
屈曲している。
ル外周部の平面図である。実施の形態８と異なり、ウェ
ットエッチ防御柵１３０の外側の壁１３０ｂも、２以上
屈曲している。
【００５１】メモリセル外周部の構造をこのようにする
ことによって、メモリセル外周部の内側の壁が倒れにく
くなるだけでなく、メモリセル外周部の外側の壁１３０
ｂも倒れにくくすることができる。したがって、メモリ
セル作製時の歩留りを、さらに向上させることができ
る。
ことによって、メモリセル外周部の内側の壁が倒れにく
くなるだけでなく、メモリセル外周部の外側の壁１３０
ｂも倒れにくくすることができる。したがって、メモリ
セル作製時の歩留りを、さらに向上させることができ
る。
【００５２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５３】
【発明の効果】以上説明したとおり、この発明によれ
ば、ストレージノードの平面形状における長辺と短辺の
合計の長さを大きくすることができるので、キャパシタ
の容量を増加させることができる。
ば、ストレージノードの平面形状における長辺と短辺の
合計の長さを大きくすることができるので、キャパシタ
の容量を増加させることができる。
【図１】 実施の形態１に係る半導体装置の平面図であ
る。
る。
【図２】 実施の形態１に係る半導体装置の断面図であ
る。
る。
【図３】 実施の形態２に係る半導体装置の断面図であ
る。
る。
【図４】 実施の形態３に係る半導体装置に用いるスト
レージノードの平面図である。
レージノードの平面図である。
【図５】 実施の形態３に係る半導体装置におけるスト
レージノードの配置を示す平面図である。
レージノードの配置を示す平面図である。
【図６】 実施の形態４に係る半導体装置に用いるスト
レージノードの平面図である。
レージノードの平面図である。
【図７】 実施の形態４に係るキャパシタを、水平方向
に複数個並べたときの半導体装置の平面図である。
に複数個並べたときの半導体装置の平面図である。
【図８】 実施の形態５に係る半導体装置の、ストレー
ジノードの平面図である。
ジノードの平面図である。
【図９】 実施の形態５に係るストレージノードを、水
平方向に複数個並べたときの半導体装置の平面図であ
る。
平方向に複数個並べたときの半導体装置の平面図であ
る。
【図１０】 実施の形態６に係る半導体装置の平面図で
ある。
ある。
【図１１】 実施の形態７に係る半導体装置に用いるス
トレージノードの平面図である。
トレージノードの平面図である。
【図１２】 図１１に示すストレージノードを、水平方
向に複数個並べたときの半導体装置の平面図である。
向に複数個並べたときの半導体装置の平面図である。
【図１３】 実施の形態８に係る半導体装置の平面図で
ある。
ある。
【図１４】 図１３におけるＡ部拡大図である。
【図１５】 図１３のＡ部分における断面図である。
【図１６】 実施の形態９に係る半導体装置のメモリ外
周部の平面図である。
周部の平面図である。
【図１７】 従来の半導体装置におけるストレージノー
ドの配置を示す平面図である。
ドの配置を示す平面図である。
【図１８】 従来の半導体装置の断面図である。
【図１９】 従来の半導体装置に用いるストレージノー
ドの平面図である。
ドの平面図である。
１ ストレージノードコンタクト、２ キャパシタ、２
ａ ストレージノード、１０１ 斜め隣に位置するスト
レージノードコンタクト。
ａ ストレージノード、１０１ 斜め隣に位置するスト
レージノードコンタクト。
Claims (11)
- 【請求項１】 ストレージノードの側壁が垂直方向に延
びるキャパシタが水平方向に複数個並んでいる半導体装
置であって、 前記ストレージノードの平面形状は長辺と短辺からなる
長方形状をなしており、 前記ストレージノードの前記長辺は、平面形状におい
て、第１のストレージノードコンタクトと、該第１のス
トレージノードコンタクトの斜め隣に位置する第２のス
トレージノードコンタクトとを結ぶ直線が延びる方向に
延びている、半導体装置。 - 【請求項２】 前記ストレージノードの側壁は、層間絶
縁膜中に形成された穴の側壁を被覆するように設けられ
ている、請求項１に記載の半導体装置。 - 【請求項３】 前記ストレージノードの側壁は、垂直方
向に立てられた円筒であり、該円筒の内側壁面と外側壁
面をキャパシタ誘電体膜が被覆している、請求項１に記
載の半導体装置。 - 【請求項４】 前記ストレージノードの平面形状におけ
る両長辺の中央部分には、該ストレージノードの４つの
端部を水平方向に突出させる突出部分ができるように凹
みが設けられている、請求項１に記載の半導体装置。 - 【請求項５】 前記ストレージノードの平面形状におけ
る前記４つの突出部分のうち、対角線方向で向かい合う
部分がさらに水平方向に太くされている、請求項４に記
載の半導体装置。 - 【請求項６】 前記ストレージノードの平面形状におけ
る前記両端部の最端部には屈曲が設けられている、請求
項４に記載の半導体装置。 - 【請求項７】 前記第１および第２のストレージノード
コンタクトが、それぞれ前記ストレージノードの前記水
平方向に突出し、太くなっている部分に接触している、
請求項４に記載の半導体装置。 - 【請求項８】 前記ストレージノードの平面形状におけ
る両長辺部分であって、対角線方向で向かい合う部分に
それぞれ突出部分が設けられており、 該それぞれの突出部分には、屈曲が設けられている、請
求項１に記載の半導体装置。 - 【請求項９】 複数個の前記キャパシタを取囲む、垂直
方向に延び、かつ前記ストレージノードと同一の材質で
形成された、ウェットエッチが外部に広がるのを防止す
る、内側の壁と該内側の壁を取囲む外側の壁とからなる
ウェットエッチ防御柵をさらに備え、 前記内側の壁は平面形状において２以上屈曲している、
請求項１に記載の半導体装置。 - 【請求項１０】 前記外側の壁は平面形状において２以
上屈曲している、請求項９に記載の半導体装置。 - 【請求項１１】 ストレージノードが垂直方向に延びる
キャパシタが水平方向に複数個並んでいる半導体装置の
製造方法において、 前記ストレージノードのもととなる導電体層を基板の上
に形成し、 平面形状において、前記ストレージノードが長辺と短辺
からなる長方形状をなすように、かつ前記ストレージノ
ードの前記長辺が、第１のストレージノードコンタクト
と、該第１のストレージノードコンタクトの平面配置に
おいて斜め隣に位置する第２のストレージノードコンタ
クトとを結ぶ直線が延びる方向に延びるように、前記導
電体層をパターニングすることを特徴とする、半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349684A JP2003152105A (ja) | 2001-11-15 | 2001-11-15 | 半導体装置およびその製造方法 |
| US10/146,020 US6713805B2 (en) | 2001-11-15 | 2002-05-16 | Semiconductor memory device with increased capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349684A JP2003152105A (ja) | 2001-11-15 | 2001-11-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152105A true JP2003152105A (ja) | 2003-05-23 |
Family
ID=19162316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001349684A Withdrawn JP2003152105A (ja) | 2001-11-15 | 2001-11-15 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6713805B2 (ja) |
| JP (1) | JP2003152105A (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
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| US11139309B2 (en) * | 2019-07-03 | 2021-10-05 | Micron Technology, Inc. | Integrated circuitry, arrays of capacitors of integrated circuitry, and methods used in the fabrication of integrated circuitry |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5194752A (en) * | 1989-05-23 | 1993-03-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2508288B2 (ja) * | 1989-08-30 | 1996-06-19 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0449422B1 (en) * | 1990-02-26 | 1997-06-18 | Nec Corporation | Semiconductor memory device |
| KR960010002B1 (ko) * | 1991-12-18 | 1996-07-25 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| JP3368002B2 (ja) * | 1993-08-31 | 2003-01-20 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5851875A (en) * | 1997-07-14 | 1998-12-22 | Micron Technology, Inc. | Process for forming capacitor array structure for semiconductor devices |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100260560B1 (ko) * | 1998-03-18 | 2000-07-01 | 윤종용 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
| KR100292938B1 (ko) * | 1998-07-16 | 2001-07-12 | 윤종용 | 고집적디램셀커패시터및그의제조방법 |
| US20050029646A1 (en) * | 2003-08-07 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for dividing substrate |
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2001
- 2001-11-15 JP JP2001349684A patent/JP2003152105A/ja not_active Withdrawn
-
2002
- 2002-05-16 US US10/146,020 patent/US6713805B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US6713805B2 (en) | 2004-03-30 |
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|---|---|---|---|
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