JPH088341B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH088341B2 JPH088341B2 JP1262362A JP26236289A JPH088341B2 JP H088341 B2 JPH088341 B2 JP H088341B2 JP 1262362 A JP1262362 A JP 1262362A JP 26236289 A JP26236289 A JP 26236289A JP H088341 B2 JPH088341 B2 JP H088341B2
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- electrode
- memory cell
- semiconductor substrate
- bit line
- word line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般的に半導体記憶装置に関し、特に、三次
元的構造を有する容量素子を備えた、より多くの電荷を
蓄積可能な記憶素子を有する半導体記憶装置に関する。
元的構造を有する容量素子を備えた、より多くの電荷を
蓄積可能な記憶素子を有する半導体記憶装置に関する。
［従来の技術］ 近年、産業・民生用機器のマイクロエレクトロニクス
化の要請に応えるため、LSI（大規模集積回路）をさら
に大規模化したVLSI（超大規模集積回路）が開発され、
実用に供されている。特に半導体記憶装置においては、
最近の10年間でその記憶容量が約1000倍にも増大してい
る。このような高集積化の進展は、主に比例縮小という
手段を用いて、半導体記憶装置を構成している単位記憶
素子のサイズを限りなく減少させることにより実現され
てきた。
化の要請に応えるため、LSI（大規模集積回路）をさら
に大規模化したVLSI（超大規模集積回路）が開発され、
実用に供されている。特に半導体記憶装置においては、
最近の10年間でその記憶容量が約1000倍にも増大してい
る。このような高集積化の進展は、主に比例縮小という
手段を用いて、半導体記憶装置を構成している単位記憶
素子のサイズを限りなく減少させることにより実現され
てきた。
第10図は、VLSI等で用いられ、情報を記憶するための
ダイナミックランダムアクセスメモリ（DRAM）の全体構
成の一例を示すブロック図である。DRAMにおいては、記
憶箇所の如何にかかわらず一定のアクセスタイムで目的
の情報にアクセスすることが可能である。
ダイナミックランダムアクセスメモリ（DRAM）の全体構
成の一例を示すブロック図である。DRAMにおいては、記
憶箇所の如何にかかわらず一定のアクセスタイムで目的
の情報にアクセスすることが可能である。
第10図を参照して、DRAMは、記憶部分である複数のメ
モリセルを含むメモリセルアレイ1000と、そのアドレス
を選択する行アドレスバッファ2100、列アドレスバッフ
ァ3100にそれぞれ接続された行デコーダ2000、列デコー
ダ3000と、入出力回路に接続されたセンスアンプ1100を
含む入出力インターフェイス部とを含む。記憶部分であ
る複数のメモリセルは、複数行、複数列からなるマトリ
ックス状に設けられている。各メモリセルは、行デコー
ダ2000に接続された対応のワード線と、列デコーダ3000
に接続された対応のビット線とに接続され、それによっ
てメモリセルアレイ1000を構成している。
モリセルを含むメモリセルアレイ1000と、そのアドレス
を選択する行アドレスバッファ2100、列アドレスバッフ
ァ3100にそれぞれ接続された行デコーダ2000、列デコー
ダ3000と、入出力回路に接続されたセンスアンプ1100を
含む入出力インターフェイス部とを含む。記憶部分であ
る複数のメモリセルは、複数行、複数列からなるマトリ
ックス状に設けられている。各メモリセルは、行デコー
ダ2000に接続された対応のワード線と、列デコーダ3000
に接続された対応のビット線とに接続され、それによっ
てメモリセルアレイ1000を構成している。
外部から与えられる行アドレス信号と列アドレス信号
とを受けて、行デコーダ2000と列デコーダ3000とにより
１本のワード線と１本のビット線とがそれぞれ選択され
る。選択された各１本のワード線とビット線とによって
メモリセルが選択される。選択されたメモリセルには外
部からのデータが書込まれる。また、選択されたメモリ
セルからは、そのメモリセルに蓄えられていたデータが
読出される。このデータの読出／書込の指示は制御回路
に与えられる読出／書込制御信号によって行なわれる。
とを受けて、行デコーダ2000と列デコーダ3000とにより
１本のワード線と１本のビット線とがそれぞれ選択され
る。選択された各１本のワード線とビット線とによって
メモリセルが選択される。選択されたメモリセルには外
部からのデータが書込まれる。また、選択されたメモリ
セルからは、そのメモリセルに蓄えられていたデータが
読出される。このデータの読出／書込の指示は制御回路
に与えられる読出／書込制御信号によって行なわれる。
メモリセルアレイ1000がｎ本のワード線とｍ本のビッ
ト線とを有するものとすれば、メモリセルアレイ1000は
Ｎ（＝ｎ×ｍ）ビットのデータを蓄積することができ
る。読出／書込を行なおうとするメモリセルに関するア
ドレス情報は、行アドレスバッファ2100および列アドレ
スバッファ3100に保存される。
ト線とを有するものとすれば、メモリセルアレイ1000は
Ｎ（＝ｎ×ｍ）ビットのデータを蓄積することができ
る。読出／書込を行なおうとするメモリセルに関するア
ドレス情報は、行アドレスバッファ2100および列アドレ
スバッファ3100に保存される。
行デコーダ2000による特定のワード線の選択（ｎ本の
ワード線のうち、１本のワード線の選択）によってｍビ
ットのメモリセルがビット線を介してセンスアンプに結
合される。列デコーダ3000による特定のビット線の引き
続いての選択（ｍ本のビット線のうち、１本のビット線
の選択）によって、その中の１個のセンスアンプが入出
力回路に結合される。制御回路の指令に従って入出力回
路に結合されたメモリセルに対しては読出し、あるいは
書込みが行なわれる。
ワード線のうち、１本のワード線の選択）によってｍビ
ットのメモリセルがビット線を介してセンスアンプに結
合される。列デコーダ3000による特定のビット線の引き
続いての選択（ｍ本のビット線のうち、１本のビット線
の選択）によって、その中の１個のセンスアンプが入出
力回路に結合される。制御回路の指令に従って入出力回
路に結合されたメモリセルに対しては読出し、あるいは
書込みが行なわれる。
第11図は、DRAMの１単位記憶素子、すなわちメモリセ
ルの等価回路図である。第11図を参照して、メモリセル
MCは、ゲートがワード線WLに、一方端子がビット線BLに
接続されたスイッチング手段としてのトランジスタQ
Mと、トランジスタQMの他方端子に一方電極が接続さ
れ、他方電極が電位VCPに固定された信号蓄積用のキャ
パシタCSとを含む。
ルの等価回路図である。第11図を参照して、メモリセル
MCは、ゲートがワード線WLに、一方端子がビット線BLに
接続されたスイッチング手段としてのトランジスタQ
Mと、トランジスタQMの他方端子に一方電極が接続さ
れ、他方電極が電位VCPに固定された信号蓄積用のキャ
パシタCSとを含む。
メモリセルMCへのデータの書込みは以下のように行な
われる。ワード線WLが活性化され、トランジスタQMがオ
ンする。ビット線BLに、書込むべき情報に対応したHigh
レベルまたはLowレベルの電位が与えられる。ビット線B
Lの電位に対応した電荷がキャパシタCSに蓄積される。
ワード線WLが不活性化されてトランジスタQMがオフし、
キャパシタCSにはデータに対応した蓄積電荷が残され
る。
われる。ワード線WLが活性化され、トランジスタQMがオ
ンする。ビット線BLに、書込むべき情報に対応したHigh
レベルまたはLowレベルの電位が与えられる。ビット線B
Lの電位に対応した電荷がキャパシタCSに蓄積される。
ワード線WLが不活性化されてトランジスタQMがオフし、
キャパシタCSにはデータに対応した蓄積電荷が残され
る。
読出しは以下のように行なわれる。前述のようにキャ
パシタCSの一方の電極は電位CPに固定されている。ビッ
ト線BLは予め他から電気的に孤立されたフローティング
状態にもたらされている。ワード線WLが活性化される
と、トランジスタQMがオンする。キャパシタCSに蓄積さ
れた電荷がビット線BLに与えられる。ビット線BLの浮遊
容量はキャパシタCSの容量の10倍程度の大きさであるた
め、ビット線BLにはわずか数100mVの電位変化が現われ
る。現われた電位変化はセンスアンプ1100によって増幅
されて読出信号となる。
パシタCSの一方の電極は電位CPに固定されている。ビッ
ト線BLは予め他から電気的に孤立されたフローティング
状態にもたらされている。ワード線WLが活性化される
と、トランジスタQMがオンする。キャパシタCSに蓄積さ
れた電荷がビット線BLに与えられる。ビット線BLの浮遊
容量はキャパシタCSの容量の10倍程度の大きさであるた
め、ビット線BLにはわずか数100mVの電位変化が現われ
る。現われた電位変化はセンスアンプ1100によって増幅
されて読出信号となる。
以上述べられたように、読出時にはキャパシタCSに蓄
積された情報電荷がビット線BLに再分配され、その際の
電位変化が検出される。キャパシタCSの容量はその電極
の表面積の増減とともに増減する。そのため、高集積化
のためにキャパシタサイズを縮小してゆくと、蓄積され
る信号電荷量が減少する。検出される電位変化も小さく
なり、誤読出しのおそれが生じる。また、信号電荷量の
減少によってメモリセルのソフトエラー耐性も低くな
る。そのため、キャパシタのサイズを縮小しても蓄積で
きる電荷量、すなわち容量を確保するために、特別の構
造のキャパシタを用いる必要が出てくる。
積された情報電荷がビット線BLに再分配され、その際の
電位変化が検出される。キャパシタCSの容量はその電極
の表面積の増減とともに増減する。そのため、高集積化
のためにキャパシタサイズを縮小してゆくと、蓄積され
る信号電荷量が減少する。検出される電位変化も小さく
なり、誤読出しのおそれが生じる。また、信号電荷量の
減少によってメモリセルのソフトエラー耐性も低くな
る。そのため、キャパシタのサイズを縮小しても蓄積で
きる電荷量、すなわち容量を確保するために、特別の構
造のキャパシタを用いる必要が出てくる。
従来の記憶容量1M（メガ＝100万）ビット以下のDRAM
において、プレーナ型と呼ばれる平面的なキャパシタが
主に用いられている。第12図を参照して、従来のプレー
ナ型キャパシタを用いるメモリセルは、Ｐ型半導体基板
１上に形成されたトランジスタ21と、トランジスタ21に
隣接して、Ｐ型半導体基板１の主表面と、誘電体膜７を
挾んで対向して設けられたセルプレート３とを含む。
において、プレーナ型と呼ばれる平面的なキャパシタが
主に用いられている。第12図を参照して、従来のプレー
ナ型キャパシタを用いるメモリセルは、Ｐ型半導体基板
１上に形成されたトランジスタ21と、トランジスタ21に
隣接して、Ｐ型半導体基板１の主表面と、誘電体膜７を
挾んで対向して設けられたセルプレート３とを含む。
トランジスタ21は、Ｐ型半導体基板１上に互いに間隔
をあけて形成された２つのN+不純物領域14と、２つのN+
不純物領域14に挾まれた領域上にゲート絶縁膜を介して
形成されたゲート電極26とを含む。ゲート電極26はワー
ド線WLに接続される。セルプレート３に隣接しない方の
不純物領域14はビット線BLに接続される。
をあけて形成された２つのN+不純物領域14と、２つのN+
不純物領域14に挾まれた領域上にゲート絶縁膜を介して
形成されたゲート電極26とを含む。ゲート電極26はワー
ド線WLに接続される。セルプレート３に隣接しない方の
不純物領域14はビット線BLに接続される。
ワード線WLが活性化されることにより、トランジスタ
21がオンする。２つのN+不純物領域14の電位はビット線
BLの電位にほぼ等しくなる。セルプレート３は固定電位
VCPに接続されている。そのため、セルプレート３と対
向するＰ型半導体基板１の主表面部分には電荷が蓄積さ
れる。
21がオンする。２つのN+不純物領域14の電位はビット線
BLの電位にほぼ等しくなる。セルプレート３は固定電位
VCPに接続されている。そのため、セルプレート３と対
向するＰ型半導体基板１の主表面部分には電荷が蓄積さ
れる。
プレーナ型キャパシタを用いたメモリセルを有するDR
AMでは、電荷の蓄積がＰ型半導体基板１の主表面によっ
て行なわれるため、必要とされる面積が多い。したがっ
て、このタイプのメモリセルは高集積化には適しない。
より集積化された4Mビット以上のDRAMにおいては、スタ
ックト型あるいはトレンチ型と呼ばれる立体的なキャパ
シタが用いられるようになってきた。第13図、第14図に
これらのキャパシタの断面構造が示される。
AMでは、電荷の蓄積がＰ型半導体基板１の主表面によっ
て行なわれるため、必要とされる面積が多い。したがっ
て、このタイプのメモリセルは高集積化には適しない。
より集積化された4Mビット以上のDRAMにおいては、スタ
ックト型あるいはトレンチ型と呼ばれる立体的なキャパ
シタが用いられるようになってきた。第13図、第14図に
これらのキャパシタの断面構造が示される。
第13図を参照して、スタックトキャパシタを用いるメ
モリセルは、Ｐ型半導体基板１上に形成されたトランジ
スタ21と、Ｐ型半導体基板１上に、トランジスタ21と隣
接して形成されたスタックトキャパシタ８とを含む。ト
ランジスタ21は、第12図に示されるトランジスタ21と同
様の構造を有する。スタックトキャパシタ８は、ビット
線BLに接続されていない方のN+不純物領域14に電気的に
接続された蓄積電極４と、蓄積電極４上に誘電体膜７を
介して積層されたセルプレート３とを含む。蓄積電極
４、セルプレート３はトランジスタ21上に乗り上げるよ
うに形成されており、それによってスタックトキャパシ
タ８の電荷蓄積部分の実効面積が拡大されている。
モリセルは、Ｐ型半導体基板１上に形成されたトランジ
スタ21と、Ｐ型半導体基板１上に、トランジスタ21と隣
接して形成されたスタックトキャパシタ８とを含む。ト
ランジスタ21は、第12図に示されるトランジスタ21と同
様の構造を有する。スタックトキャパシタ８は、ビット
線BLに接続されていない方のN+不純物領域14に電気的に
接続された蓄積電極４と、蓄積電極４上に誘電体膜７を
介して積層されたセルプレート３とを含む。蓄積電極
４、セルプレート３はトランジスタ21上に乗り上げるよ
うに形成されており、それによってスタックトキャパシ
タ８の電荷蓄積部分の実効面積が拡大されている。
第14図を参照して、トレンチ型キャパシタを用いたメ
モリセルが述べられる。メモリセルは、Ｐ型半導体基板
１の上に設けられたトランジスタ21と、トランジスタ21
に隣接して形成されたトレンチ型キャパシタ９とを含
む。トレンチ型キャパシタ９は、Ｐ型半導体基板１上に
形成された溝５の側壁に沿って形成された誘電体膜７
と、誘電体膜７上に形成されたセルプレート３とを含
む。トランジスタ21は第12図、第13図に示されるトラン
ジスタ21と同様の構造を有する。トレンチ型キャパシタ
９においては、溝５の側壁に電荷が蓄積されるため、蓄
積電極の実効面積が拡大されている。
モリセルが述べられる。メモリセルは、Ｐ型半導体基板
１の上に設けられたトランジスタ21と、トランジスタ21
に隣接して形成されたトレンチ型キャパシタ９とを含
む。トレンチ型キャパシタ９は、Ｐ型半導体基板１上に
形成された溝５の側壁に沿って形成された誘電体膜７
と、誘電体膜７上に形成されたセルプレート３とを含
む。トランジスタ21は第12図、第13図に示されるトラン
ジスタ21と同様の構造を有する。トレンチ型キャパシタ
９においては、溝５の側壁に電荷が蓄積されるため、蓄
積電極の実効面積が拡大されている。
上述のように、三次元的キャパシタをメモリセル中に
形成することにより、同一面積のメモリセルでより大き
な容量を得ることが可能となった。しかしながら、さら
に高集積化された半導体装置、たとえば64Mビット以上
の記憶容量を有するVLSIを実現するためには、これらの
単純な立体構造では再びキャパシタ容量が不十分となっ
てくる。
形成することにより、同一面積のメモリセルでより大き
な容量を得ることが可能となった。しかしながら、さら
に高集積化された半導体装置、たとえば64Mビット以上
の記憶容量を有するVLSIを実現するためには、これらの
単純な立体構造では再びキャパシタ容量が不十分となっ
てくる。
キャパシタ容量を改善するための１つの解決策が特開
昭63−313854号において提案されている。第15図を参照
して、提案されたDRAMのメモリセルは、Ｐ型半導体基板
１上に形成されたトランジスタ21と、Ｐ型半導体基板１
上にトランジスタ21と隣接して形成され、複数通りの面
積を有する電極層からなる多層構造を有する蓄積電極16
と、蓄積電極16の表面および周囲に沿って形成される図
示されない誘電体膜、およびさらにその上に形成された
図示されないセルプレートとを含む。
昭63−313854号において提案されている。第15図を参照
して、提案されたDRAMのメモリセルは、Ｐ型半導体基板
１上に形成されたトランジスタ21と、Ｐ型半導体基板１
上にトランジスタ21と隣接して形成され、複数通りの面
積を有する電極層からなる多層構造を有する蓄積電極16
と、蓄積電極16の表面および周囲に沿って形成される図
示されない誘電体膜、およびさらにその上に形成された
図示されないセルプレートとを含む。
蓄積電極16が、複数通りの面積を有する電極層からな
る多層の構造を有することにより、その側面にはＰ型半
導体基板１の主表面と実質的に平行な溝が形成される。
形成された溝によって、蓄積電極16の実効面積が増加
し、より多くの電荷を蓄積することが可能となる。
る多層の構造を有することにより、その側面にはＰ型半
導体基板１の主表面と実質的に平行な溝が形成される。
形成された溝によって、蓄積電極16の実効面積が増加
し、より多くの電荷を蓄積することが可能となる。
蓄積電極16は、トランジスタ21のビット線BLに接続さ
れていない一方のN+不純物領域14上に設けられたノンド
ープ多結晶シリコン膜16Aと、ノンドープ多結晶シリコ
ン膜16A上に形成され、ノンドープ多結晶シリコン膜16A
より小さな面積を有するN+多結晶シリコン膜16Bとを含
む。ノンドープ多結晶シリコン膜16AとN+多結晶シリコ
ン膜16Bとからなる単位素子がさらに積み上げられるこ
とにより、蓄積電極16の側面に溝16Cが形成されて、蓄
積電極16の実効面積が増大する。単位素子を何段も積み
上げていけば、プロセスは複雑になるが原理的にはいく
らでも容量を増大することができる。
れていない一方のN+不純物領域14上に設けられたノンド
ープ多結晶シリコン膜16Aと、ノンドープ多結晶シリコ
ン膜16A上に形成され、ノンドープ多結晶シリコン膜16A
より小さな面積を有するN+多結晶シリコン膜16Bとを含
む。ノンドープ多結晶シリコン膜16AとN+多結晶シリコ
ン膜16Bとからなる単位素子がさらに積み上げられるこ
とにより、蓄積電極16の側面に溝16Cが形成されて、蓄
積電極16の実効面積が増大する。単位素子を何段も積み
上げていけば、プロセスは複雑になるが原理的にはいく
らでも容量を増大することができる。
さらに別の例として、若宮他によって、「Novel Sta
cked Capacitor Cell For 64Mb DRAM」（'89 Sym
posium on VLSI Technology Digest of Technica
l Papers,pp.69−70）において円筒型キャパシタが提
案されている。第16図は提案されたメモリセルの斜視図
である。第17図は、隣接する２個の、提案されたメモリ
セルの平面図である。第18図は、第17図のXVIII−XVIII
方向の矢視断面図である。
cked Capacitor Cell For 64Mb DRAM」（'89 Sym
posium on VLSI Technology Digest of Technica
l Papers,pp.69−70）において円筒型キャパシタが提
案されている。第16図は提案されたメモリセルの斜視図
である。第17図は、隣接する２個の、提案されたメモリ
セルの平面図である。第18図は、第17図のXVIII−XVIII
方向の矢視断面図である。
第16図〜第18図を参照して、若宮他によって提案され
た円筒型キャパシタを用いた従来のDRAMのメモリセルが
以下に説明される。このメモリセルは、Ｐ型半導体基板
１と、Ｐ型半導体基板１上に形成され、メモリセル同士
を分離するための厚い酸化膜からなるフィールド分離酸
化膜23と、フィールド分離酸化膜23の形成されていない
領域に設けられ、第１のワード線をゲート電極26とする
トランジスタ21と、トランジスタ21に接続され、トラン
ジスタ21上およびフィールド分離酸化膜23上に形成され
た円筒型キャパシタ10とを含む。Ｐ型半導体基板１上お
よびフィールド分離酸化膜23上には絶縁膜34が形成され
ている。絶縁膜34の、フィールド分離酸化膜23上の部分
には、ワード線方向に沿って隣接する、他のメモリセル
を駆動するための第２のワード線27が配置される。
た円筒型キャパシタを用いた従来のDRAMのメモリセルが
以下に説明される。このメモリセルは、Ｐ型半導体基板
１と、Ｐ型半導体基板１上に形成され、メモリセル同士
を分離するための厚い酸化膜からなるフィールド分離酸
化膜23と、フィールド分離酸化膜23の形成されていない
領域に設けられ、第１のワード線をゲート電極26とする
トランジスタ21と、トランジスタ21に接続され、トラン
ジスタ21上およびフィールド分離酸化膜23上に形成され
た円筒型キャパシタ10とを含む。Ｐ型半導体基板１上お
よびフィールド分離酸化膜23上には絶縁膜34が形成され
ている。絶縁膜34の、フィールド分離酸化膜23上の部分
には、ワード線方向に沿って隣接する、他のメモリセル
を駆動するための第２のワード線27が配置される。
トランジスタ21は、Ｐ型半導体基板１上に互いに間隔
を隔てて形成された２つのN+不純物領域24と、２つのN+
不純物領域24に挾まれたＰ型半導体基板１の主表面上に
誘電体膜25を隔てて形成されたゲート電極26とを含む。
ゲート電極26の上には絶縁膜34が形成され、その上には
マスキングのための窒化膜35が形成される。
を隔てて形成された２つのN+不純物領域24と、２つのN+
不純物領域24に挾まれたＰ型半導体基板１の主表面上に
誘電体膜25を隔てて形成されたゲート電極26とを含む。
ゲート電極26の上には絶縁膜34が形成され、その上には
マスキングのための窒化膜35が形成される。
円筒型キャパシタ10は、一方のN+不純物領域24に接
し、絶縁膜34および絶縁膜34上に形成された窒化膜35の
上を覆って形成され、多結晶シリコン層からなる下部電
極28と、下部電極28上に下部電極28と一体に形成され、
多結晶シリコンからなる円筒電極28aと、円筒電極28aの
表面上に形成された誘電体膜29（第16図においては示さ
れていない）と、誘電体膜29を覆って形成された導電性
膜30（第16図においては示されていない）とを含む。
し、絶縁膜34および絶縁膜34上に形成された窒化膜35の
上を覆って形成され、多結晶シリコン層からなる下部電
極28と、下部電極28上に下部電極28と一体に形成され、
多結晶シリコンからなる円筒電極28aと、円筒電極28aの
表面上に形成された誘電体膜29（第16図においては示さ
れていない）と、誘電体膜29を覆って形成された導電性
膜30（第16図においては示されていない）とを含む。
特に第18図を参照して、メモリセル上には層間絶縁膜
40が、その上にはタングステンシリサイド膜等からなる
ビット線42が形成される。層間絶縁膜40の、円筒型キャ
パシタ10が接続されていない方のN+不純物領域24上には
コンタクトホール41が形成され、その中にはタングステ
ンシリサイド膜43が形成される。タングステンシリサイ
ド膜43によりビット線42はN+不純物領域24に電気的に接
続される。
40が、その上にはタングステンシリサイド膜等からなる
ビット線42が形成される。層間絶縁膜40の、円筒型キャ
パシタ10が接続されていない方のN+不純物領域24上には
コンタクトホール41が形成され、その中にはタングステ
ンシリサイド膜43が形成される。タングステンシリサイ
ド膜43によりビット線42はN+不純物領域24に電気的に接
続される。
上述の構成を有するメモリセルにおいて、ワード線
（ゲート電極）26が活性化されると、トランジスタ21が
オンする。ビット線42と下部電極28、円筒電極28aとが
電気的に接続される。データの書込時には、ビット線42
の電位に応じた電荷が下部電極28、円筒電極28aに蓄積
される。データの読出時には、下部電極28、円筒電極28
aに蓄積された電荷がビット線42に与えられる。
（ゲート電極）26が活性化されると、トランジスタ21が
オンする。ビット線42と下部電極28、円筒電極28aとが
電気的に接続される。データの書込時には、ビット線42
の電位に応じた電荷が下部電極28、円筒電極28aに蓄積
される。データの読出時には、下部電極28、円筒電極28
aに蓄積された電荷がビット線42に与えられる。
提案された円筒型キャパシタを使用するメモリセルに
おいて、電荷の蓄積量は円筒電極28aを高くすることに
より増加させることができる。電荷は円筒電極28aの外
周面のみでなく、内周面にも蓄積されるので、円筒電極
28aの高さの増加による蓄積電荷量の増加はより効率的
になる。
おいて、電荷の蓄積量は円筒電極28aを高くすることに
より増加させることができる。電荷は円筒電極28aの外
周面のみでなく、内周面にも蓄積されるので、円筒電極
28aの高さの増加による蓄積電荷量の増加はより効率的
になる。
［発明が解決しようとする課題］ 上述の従来例のうち、最後の２つの例は半導体記憶装
置のより一層の集積化を可能とする。しかしながら、た
とえば256Mビット以上の半導体記憶装置の実現のために
は、解決されるべき課題が未だ存在する。
置のより一層の集積化を可能とする。しかしながら、た
とえば256Mビット以上の半導体記憶装置の実現のために
は、解決されるべき課題が未だ存在する。
第15図に示される多層構造を有するスタックトキャパ
シタにおいて、蓄積容量を増大させるためにはノンドー
プ多結晶シリコン膜16A、N+多結晶シリコン膜16Bによる
積層構造を多数形成する必要がある。そのため、このタ
イプのキャパシタを製造する手順は、多数の工程を含
み、経済的でない。そればかりか、このタイプのキャパ
シタを信頼性高く製造することは難しい。
シタにおいて、蓄積容量を増大させるためにはノンドー
プ多結晶シリコン膜16A、N+多結晶シリコン膜16Bによる
積層構造を多数形成する必要がある。そのため、このタ
イプのキャパシタを製造する手順は、多数の工程を含
み、経済的でない。そればかりか、このタイプのキャパ
シタを信頼性高く製造することは難しい。
第16図〜第18図に示される円筒型キャパシタは、製造
において１回のパターニングで形成することができると
いう利点を有する。しかしながら、256Mビット以上の記
憶容量を有するDRAMを実現するためには、円筒電極28a
の径をより小さくする必要がある。円筒電極28aの高さ
はあまり高くすることが難しいため、メモリセルの蓄積
容量は減少せざるを得ない。そのため、このタイプのメ
モリセルを用いてより高集積化されたDRAMを製造するこ
とは難しいし、また、信頼性高い動作を実現することも
困難である。
において１回のパターニングで形成することができると
いう利点を有する。しかしながら、256Mビット以上の記
憶容量を有するDRAMを実現するためには、円筒電極28a
の径をより小さくする必要がある。円筒電極28aの高さ
はあまり高くすることが難しいため、メモリセルの蓄積
容量は減少せざるを得ない。そのため、このタイプのメ
モリセルを用いてより高集積化されたDRAMを製造するこ
とは難しいし、また、信頼性高い動作を実現することも
困難である。
それゆえに請求項１ないし４に記載の発明の目的は、
より高集積化をすることが可能な、信頼性高く動作する
ことができるメモリセルを有する半導体記憶装置を提供
することである。
より高集積化をすることが可能な、信頼性高く動作する
ことができるメモリセルを有する半導体記憶装置を提供
することである。
［課題を解決するための手段］ 請求項１に記載の半導体記憶装置は、それぞれが対応
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面に、筒状部の高さ方向のほぼ全
長にわたって延在して形成された帯状の複数のフィン部
とを有している。
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面に、筒状部の高さ方向のほぼ全
長にわたって延在して形成された帯状の複数のフィン部
とを有している。
請求項２に記載の半導体記憶装置は、それぞれが対応
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面から突き出して形成された複数
のフィン部とを有する。メモリセルの容量性素子の第１
の電極における１つのフィン部は、隣接するメモリセル
の容量性素子の第１の電極における２つのフィン部によ
り挟まれる空間内に配置されている。
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面から突き出して形成された複数
のフィン部とを有する。メモリセルの容量性素子の第１
の電極における１つのフィン部は、隣接するメモリセル
の容量性素子の第１の電極における２つのフィン部によ
り挟まれる空間内に配置されている。
請求項３に記載の半導体記憶装置は、それぞれが対応
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面からビット線に対して傾いた方
向に突き出して形成された複数のフィン部とを有してい
る。
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面からビット線に対して傾いた方
向に突き出して形成された複数のフィン部とを有してい
る。
請求項４に記載の半導体記憶装置は、それぞれが対応
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延び、半導体
基板の主表面に平行な断面形状が四角形状である筒状部
と、この筒状部の角部における外周面からワード線と平
行な方向に突き出して形成されたフィン部とを有してい
る。
したビット線および対応したワード線に接続されるメモ
リセルを、半導体基板の主表面に複数有するものにおい
て、各メモリセルは、対応したビット線に接続される一
方の主電極と、対応したワード線に接続される制御電極
とを有するトランジスタ素子、およびこのトランジスタ
素子の他方の主電極に接続される第１の電極と、この第
１の電極に絶縁膜を介して対向配置される第２の電極と
を有する容量性素子を有する。容量性素子の第１の電極
は、半導体基板の主表面に直交する方向に延び、半導体
基板の主表面に平行な断面形状が四角形状である筒状部
と、この筒状部の角部における外周面からワード線と平
行な方向に突き出して形成されたフィン部とを有してい
る。
［作用］ 請求項１に記載の半導体記憶装置では、容量性素子の
第１の電極のフィン部が、筒状部の外周面から突き出し
て形成されているために、第１の電極の面積は、筒状部
のみのときと比較して遥かに広い。容量性素子の実効的
な電荷の蓄積容量は、筒状部のみのときに比べて大幅に
増加する。
第１の電極のフィン部が、筒状部の外周面から突き出し
て形成されているために、第１の電極の面積は、筒状部
のみのときと比較して遥かに広い。容量性素子の実効的
な電荷の蓄積容量は、筒状部のみのときに比べて大幅に
増加する。
請求項２に記載の半導体記憶装置では、フィン部が筒
状部の外周面から突き出して形成されているために、請
求項１に記載の半導体記憶装置と同様に容量性素子の実
効的な電荷の蓄積容量が、筒状部のみのものと比べて大
幅に増加する。さらに、メモリセルの容量性素子の第１
の電極における１つのフィン部が、隣接するメモリセル
の容量性素子の第１の電極における２つのフィン部によ
り挟まれる空間内に配置されるために、各メモリセルの
間隔を、上述のような配置でない場合と比べてより短く
することができ、その結果より小さな面積に多数のメモ
リセルを形成することができる。
状部の外周面から突き出して形成されているために、請
求項１に記載の半導体記憶装置と同様に容量性素子の実
効的な電荷の蓄積容量が、筒状部のみのものと比べて大
幅に増加する。さらに、メモリセルの容量性素子の第１
の電極における１つのフィン部が、隣接するメモリセル
の容量性素子の第１の電極における２つのフィン部によ
り挟まれる空間内に配置されるために、各メモリセルの
間隔を、上述のような配置でない場合と比べてより短く
することができ、その結果より小さな面積に多数のメモ
リセルを形成することができる。
請求項３に記載の半導体記憶装置では、請求項１、２
に記載の半導体記憶装置と同様に、フィン部が筒状部の
外周面から突き出して形成されているために、容量性素
子の実効的な電荷の蓄積容量が、筒状部のみのものと比
べて大幅に増加する。さらに、ビット線方向にはこのフ
ィン部が存在しないため、ビット線方向に隣接するメモ
リセル同士を、そうでない場合と比較してより近接して
配置することができる。さらに、隣接する２つのメモリ
セルの境界部分にはフィン部が存在しないので、この部
分の下方にビット線とトランジスタ素子とのコンタクト
領域を形成でき、メモリセルをより高集積化して配置す
ることができる。
に記載の半導体記憶装置と同様に、フィン部が筒状部の
外周面から突き出して形成されているために、容量性素
子の実効的な電荷の蓄積容量が、筒状部のみのものと比
べて大幅に増加する。さらに、ビット線方向にはこのフ
ィン部が存在しないため、ビット線方向に隣接するメモ
リセル同士を、そうでない場合と比較してより近接して
配置することができる。さらに、隣接する２つのメモリ
セルの境界部分にはフィン部が存在しないので、この部
分の下方にビット線とトランジスタ素子とのコンタクト
領域を形成でき、メモリセルをより高集積化して配置す
ることができる。
請求項４に記載の半導体記憶装置では、フィン部が筒
状部の外周面から突き出して形成されているために、請
求項１〜３の半導体記憶装置と同様に、容量性素子の実
効的な電荷の蓄積容量は、筒状部のみのときと比べて大
幅に増加する。さらに、フィン部がワード線と平行な方
向に突き出して形成されているために、半導体記憶装置
の製造時の、フォトマスクなどの位置合わせが容易であ
る。また、ビット線方向にはフィン部が突き出していな
いために、ビット線方向に隣接する２つのメモリセル
を、より近接して配置することができる。
状部の外周面から突き出して形成されているために、請
求項１〜３の半導体記憶装置と同様に、容量性素子の実
効的な電荷の蓄積容量は、筒状部のみのときと比べて大
幅に増加する。さらに、フィン部がワード線と平行な方
向に突き出して形成されているために、半導体記憶装置
の製造時の、フォトマスクなどの位置合わせが容易であ
る。また、ビット線方向にはフィン部が突き出していな
いために、ビット線方向に隣接する２つのメモリセル
を、より近接して配置することができる。
［実施例］ 第１図は、本発明に係る半導体記憶装置の一実施例の
メモリセルの斜視断面図である。第１図において、第16
図に示される従来のメモリセルの各構成要素と同一のも
のには、同一の符号および名称が与えられている。した
がって、それらについての詳細な説明は繰返されない。
なお、注意すべきことは、第１図においては円筒型キャ
パシタの一方の電極のみが示されているということであ
る。
メモリセルの斜視断面図である。第１図において、第16
図に示される従来のメモリセルの各構成要素と同一のも
のには、同一の符号および名称が与えられている。した
がって、それらについての詳細な説明は繰返されない。
なお、注意すべきことは、第１図においては円筒型キャ
パシタの一方の電極のみが示されているということであ
る。
第１図を参照して、このメモリセルが第16図に示され
るメモリセルと異なるところは、円筒電極28aの外周
に、その高さ方向に沿ってフィン28bが形成されている
ことである。フィン28bが設けられることにより、円筒
電極28aおよびフィン28bの表面積の合計は、円筒電極28
aのみの表面積よりはるかに増大する。そのため、この
メモリセルのキャパシタに蓄積される電荷量は従来より
はるかに多くなる。
るメモリセルと異なるところは、円筒電極28aの外周
に、その高さ方向に沿ってフィン28bが形成されている
ことである。フィン28bが設けられることにより、円筒
電極28aおよびフィン28bの表面積の合計は、円筒電極28
aのみの表面積よりはるかに増大する。そのため、この
メモリセルのキャパシタに蓄積される電荷量は従来より
はるかに多くなる。
円筒電極28aおよびフィン28bの平面形状が以下に説明
される。第２図は、互いに隣接する２つの、本発明に係
るメモリセルの平面図である。第３図は、第２図のIII
−III方向の矢視断面図である。第２図、第３図におい
て、第17図、第18図に示される従来のメモリセルの各構
成要素と同一の構成要素には、同一の符号と名称とが与
えられている。したがって、それらについての詳細な説
明は繰返されない。以下においては、このメモリセルの
特徴が述べられる。
される。第２図は、互いに隣接する２つの、本発明に係
るメモリセルの平面図である。第３図は、第２図のIII
−III方向の矢視断面図である。第２図、第３図におい
て、第17図、第18図に示される従来のメモリセルの各構
成要素と同一の構成要素には、同一の符号と名称とが与
えられている。したがって、それらについての詳細な説
明は繰返されない。以下においては、このメモリセルの
特徴が述べられる。
第１図に示される円筒電極28a、フィン28bの表面に
は、誘電体膜29が形成される。誘電体膜29の、円筒電極
28a上の部分には、さらに導電性膜30が形成される。誘
電体膜29の、フィン28b上の部分には、同様に導電性膜
が形成され、フィン30aが形成される。したがって、こ
のキャパシタセルの平面形状は、第２図に示されるよう
に、中心にある円形の周囲に、複数のフィンが突き出し
たものとなる。
は、誘電体膜29が形成される。誘電体膜29の、円筒電極
28a上の部分には、さらに導電性膜30が形成される。誘
電体膜29の、フィン28b上の部分には、同様に導電性膜
が形成され、フィン30aが形成される。したがって、こ
のキャパシタセルの平面形状は、第２図に示されるよう
に、中心にある円形の周囲に、複数のフィンが突き出し
たものとなる。
円筒電極28aの周囲に、上述のようにフィン28bが設け
られることで、このメモリセルのキャパシタ容量は、従
来のＰ型半導体基板１上の同じ面積を占める円筒型キャ
パシタの容量と比較して、大幅に増大する。同一の蓄積
容量を得るために必要な円筒電極28aの高さは、従来と
比較してより低くすることができる。これらのメモリセ
ルを有する半導体記憶装置の製造は、より容易になる。
他の局面から見れば、同一の蓄積容量を得るためには、
上述のメモリセルにおいては、従来のメモリセルと比べ
て円筒電極の高さが同一でも、その面積をより小さくす
ることが可能である。したがって、より高集積化された
半導体記憶装置を実現することができる。
られることで、このメモリセルのキャパシタ容量は、従
来のＰ型半導体基板１上の同じ面積を占める円筒型キャ
パシタの容量と比較して、大幅に増大する。同一の蓄積
容量を得るために必要な円筒電極28aの高さは、従来と
比較してより低くすることができる。これらのメモリセ
ルを有する半導体記憶装置の製造は、より容易になる。
他の局面から見れば、同一の蓄積容量を得るためには、
上述のメモリセルにおいては、従来のメモリセルと比べ
て円筒電極の高さが同一でも、その面積をより小さくす
ることが可能である。したがって、より高集積化された
半導体記憶装置を実現することができる。
本発明に係る半導体記憶装置のメモリセルのさらに特
徴的な点が以下に述べられる。その特徴とは、円筒電極
28aに設けられるフィン28bの配置を工夫することによ
り、同一の高さおよび平面寸法を有する円筒型キャパシ
タセルを用いながら、半導体記憶装置全体の面積をより
縮小することが可能だということである。
徴的な点が以下に述べられる。その特徴とは、円筒電極
28aに設けられるフィン28bの配置を工夫することによ
り、同一の高さおよび平面寸法を有する円筒型キャパシ
タセルを用いながら、半導体記憶装置全体の面積をより
縮小することが可能だということである。
第４図は、そのようなメモリセルの配置の一例を示す
半導体記憶装置の記憶領域の模式的平面図である。第４
図を参照して、各円筒型キャパシタ45には、６つのフィ
ン30aが設けられている。６つのフィン30aは、円筒型キ
ャパシタ45を中心として互いに60゜ずつの角度をなして
配置されている。円筒型キャパシタ45を中心として互い
に向かい合うフィン30aのどの１組も、ビット線42およ
びワード線26、27に対し平行でない。フィン30aの位置
を適当に選ぶことにより、１つのメモリセルのフィン
が、隣接する他のメモリセルの２つのフィンの間の空間
に入り込むようにメモリセルを配置することができる。
これにより、各メモリセル間の間隔をより狭くすること
ができ、半導体記憶装置をより高集積化することができ
る。
半導体記憶装置の記憶領域の模式的平面図である。第４
図を参照して、各円筒型キャパシタ45には、６つのフィ
ン30aが設けられている。６つのフィン30aは、円筒型キ
ャパシタ45を中心として互いに60゜ずつの角度をなして
配置されている。円筒型キャパシタ45を中心として互い
に向かい合うフィン30aのどの１組も、ビット線42およ
びワード線26、27に対し平行でない。フィン30aの位置
を適当に選ぶことにより、１つのメモリセルのフィン
が、隣接する他のメモリセルの２つのフィンの間の空間
に入り込むようにメモリセルを配置することができる。
これにより、各メモリセル間の間隔をより狭くすること
ができ、半導体記憶装置をより高集積化することができ
る。
各メモリセルのフィン30aは、第４図に示されるよう
に、互いに噛み合う歯車のような平面形状を形成する。
どのフィン30aも、ビット線42とは重なり合わない。そ
のため、隣接する２つのメモリセルの中間の、ビット線
42の直下の領域にコンタクトホール41を形成することが
できる。各ワード線26、27はビット線42と垂直に配置さ
れている。コンタクトホール41の周囲には素子形成領域
44が形成され、そこには図示されないトランジスタが形
成されている。
に、互いに噛み合う歯車のような平面形状を形成する。
どのフィン30aも、ビット線42とは重なり合わない。そ
のため、隣接する２つのメモリセルの中間の、ビット線
42の直下の領域にコンタクトホール41を形成することが
できる。各ワード線26、27はビット線42と垂直に配置さ
れている。コンタクトホール41の周囲には素子形成領域
44が形成され、そこには図示されないトランジスタが形
成されている。
上述のように各メモリセルを配置することにより、各
円筒型キャパシタ45に複数個のフィンを設けても各メモ
リセルを形成するために必要なＰ型半導体基板１上の面
積は増大せず、容易に一層の高集積化を実現することが
できる。
円筒型キャパシタ45に複数個のフィンを設けても各メモ
リセルを形成するために必要なＰ型半導体基板１上の面
積は増大せず、容易に一層の高集積化を実現することが
できる。
第１図〜第４図に示される実施例においては、円筒型
キャパシタ45の周囲に６つのフィン30aが、互いに60゜
の角度をなして放射状に形成されている。しかしなが
ら、メモリセルのキャパシタの形状はこれには限定され
ず、Ｐ型半導体基板１上に突き出して形成されたキャパ
シタの中心部と、その周囲に、中心部の高さ方向に延在
して設けられるフィンとを備えるものであればどのよう
なものでもよい。
キャパシタ45の周囲に６つのフィン30aが、互いに60゜
の角度をなして放射状に形成されている。しかしなが
ら、メモリセルのキャパシタの形状はこれには限定され
ず、Ｐ型半導体基板１上に突き出して形成されたキャパ
シタの中心部と、その周囲に、中心部の高さ方向に延在
して設けられるフィンとを備えるものであればどのよう
なものでもよい。
一例が第５図に示される。第５図は、メモリセルのキ
ャパシタ部分の平面図である。第５図を参照して、この
メモリセルの蓄積電極は、中心部に設けられた円柱電極
30Bと、その周囲に突き出して設けられる６つのフィン3
0bとを有する。
ャパシタ部分の平面図である。第５図を参照して、この
メモリセルの蓄積電極は、中心部に設けられた円柱電極
30Bと、その周囲に突き出して設けられる６つのフィン3
0bとを有する。
第６図〜第８図には、それぞれこの発明に係る半導体
記憶装置のメモリセルのさらに他の３つの例の蓄積電極
の平面図が示されている。第６図を参照して、一例のメ
モリセルの蓄積電極は、基板上に突き出して設けられた
円筒電極30Cと、円筒電極30Cの周囲に設けられた８つの
フィン30cとを有する。フィン30cは円筒電極30Cの外周
を囲んで、互いに45゜をなして形成されている。円筒電
極30Cを挾んで対向する２つのフィンの寸法は互いに等
しい。しかしながら、４組のフィン30cの寸法は、全て
等しい訳ではない。
記憶装置のメモリセルのさらに他の３つの例の蓄積電極
の平面図が示されている。第６図を参照して、一例のメ
モリセルの蓄積電極は、基板上に突き出して設けられた
円筒電極30Cと、円筒電極30Cの周囲に設けられた８つの
フィン30cとを有する。フィン30cは円筒電極30Cの外周
を囲んで、互いに45゜をなして形成されている。円筒電
極30Cを挾んで対向する２つのフィンの寸法は互いに等
しい。しかしながら、４組のフィン30cの寸法は、全て
等しい訳ではない。
第７図を参照して、さらに他の実施例のメモリセルに
おいては、蓄積電極は長方形断面を有する角筒30Dと、
角筒30Dの長辺上に３つずつ設けられた６つのフィン30d
とを有する。
おいては、蓄積電極は長方形断面を有する角筒30Dと、
角筒30Dの長辺上に３つずつ設けられた６つのフィン30d
とを有する。
第８図を参照して、さらに他の一例のメモリセルにお
いては、蓄積電極は六角形の平面形状を有する六角筒30
Eと、六角筒30Eの側面の長辺のそれぞれに沿って設けら
れた６つのフィン30eとを有する。
いては、蓄積電極は六角形の平面形状を有する六角筒30
Eと、六角筒30Eの側面の長辺のそれぞれに沿って設けら
れた６つのフィン30eとを有する。
以上のいずれの例においても、フィンの存在により蓄
積電極に蓄積される電荷量は従来のメモリセルにおける
それと比較して大幅に増加する。
積電極に蓄積される電荷量は従来のメモリセルにおける
それと比較して大幅に増加する。
以上のすべての例においては、フィンは１蓄積電極に
ついて６つあるいは８つずつ形成されている。しかしな
がら、本発明はそれにより限定されない。たとえば各メ
モリセルに設けられるフィンの数は６つより少なくても
よいし、８つより多くともよい。各メモリセルに設けら
れるフィンの数が複数通りであってもよい。さらに、各
フィンの厚さ、幅、長さは各フィンごとに互いに異なっ
ても同様の効果が得られる。
ついて６つあるいは８つずつ形成されている。しかしな
がら、本発明はそれにより限定されない。たとえば各メ
モリセルに設けられるフィンの数は６つより少なくても
よいし、８つより多くともよい。各メモリセルに設けら
れるフィンの数が複数通りであってもよい。さらに、各
フィンの厚さ、幅、長さは各フィンごとに互いに異なっ
ても同様の効果が得られる。
次に、第9A図〜第9L図を参照して、本発明に係る半導
体記憶装置のメモリセルの作成手順が述べられる。
体記憶装置のメモリセルの作成手順が述べられる。
第9A図を参照して、Ｐ型半導体基板１表面の所定領域
にたとえばLOCOS（Local Oxidation of Silicon）法
を用いて厚いフィールド分離酸化膜23が形成される。
にたとえばLOCOS（Local Oxidation of Silicon）法
を用いて厚いフィールド分離酸化膜23が形成される。
第9B図を参照して、Ｐ型半導体基板１表面が熱酸化さ
れてフィールド分離酸化膜23に囲まれた半導体基板表面
に酸化膜25が形成される。その上に減圧CVD法によりリ
ンがドープされた多結晶シリコン層31が形成される。そ
の表面上に減圧CVD法により絶縁膜32が形成される。
れてフィールド分離酸化膜23に囲まれた半導体基板表面
に酸化膜25が形成される。その上に減圧CVD法によりリ
ンがドープされた多結晶シリコン層31が形成される。そ
の表面上に減圧CVD法により絶縁膜32が形成される。
第9C図を参照して、フォトリソグラフィ法およびドラ
イエッチング法により絶縁膜32、多結晶シリコン層31お
よび酸化膜25が所定の形状にパターニングされる。これ
によって、トランジスタ21のゲート酸化膜25、ゲート電
極26およびワード線27が形成される。
イエッチング法により絶縁膜32、多結晶シリコン層31お
よび酸化膜25が所定の形状にパターニングされる。これ
によって、トランジスタ21のゲート酸化膜25、ゲート電
極26およびワード線27が形成される。
第9D図を参照して、パターニングされたゲート電極26
などをマスクとして、Ｐ型半導体基板１表面に不純物イ
オン33がイオン注入される。半導体基板１の表面上のゲ
ート電極26の両側に、２のN+不純物領域24が形成され
る。
などをマスクとして、Ｐ型半導体基板１表面に不純物イ
オン33がイオン注入される。半導体基板１の表面上のゲ
ート電極26の両側に、２のN+不純物領域24が形成され
る。
第9E図を参照して、Ｐ型半導体基板１上に形成されて
いる半導体複合物上の全面に、減圧CVD法を用いて酸化
膜などの絶縁膜34が堆積される。
いる半導体複合物上の全面に、減圧CVD法を用いて酸化
膜などの絶縁膜34が堆積される。
第9F図を参照して、絶縁膜34が異方性エッチングによ
り選択的に除去される。これによりゲート電極26および
ワード線27の上面および側面にのみ絶縁膜32、34が残さ
れる。
り選択的に除去される。これによりゲート電極26および
ワード線27の上面および側面にのみ絶縁膜32、34が残さ
れる。
第9G図を参照して、減圧CVD法により窒化膜35がＰ型
半導体基板１表面上の全面に堆積される。窒化膜35は所
定の形状にパターニングされる。
半導体基板１表面上の全面に堆積される。窒化膜35は所
定の形状にパターニングされる。
第9H図を参照して、窒化膜35などの表面上に減圧CVD
法によって多結晶シリコン層が堆積される。多結晶シリ
コン層はフォトリソグラフィ法およびエッチング法を用
いて所定の形状にパターニングされ、下部電極28が形成
される。下部電極28の両端部は各々窒化膜35の上部に乗
り上げるようにパターニングされる。
法によって多結晶シリコン層が堆積される。多結晶シリ
コン層はフォトリソグラフィ法およびエッチング法を用
いて所定の形状にパターニングされ、下部電極28が形成
される。下部電極28の両端部は各々窒化膜35の上部に乗
り上げるようにパターニングされる。
第9I図を参照して、下部電極28と窒化膜35との上面に
CVD法を用いて厚い絶縁膜36が堆積される。絶縁膜36の
膜厚は、後工程で形成される円筒電極の高さを規定す
る。絶縁膜36の所定の位置に開口部37が形成される。開
口部37の平面形状は、第２図に示されているように、６
つの突起を有する円形である。このパターニングは、前
述のとおり一度に行なうことができる。減圧CVD法によ
り多結晶シリコン層38が、絶縁膜36の表面上および開口
部37の内部に堆積される。
CVD法を用いて厚い絶縁膜36が堆積される。絶縁膜36の
膜厚は、後工程で形成される円筒電極の高さを規定す
る。絶縁膜36の所定の位置に開口部37が形成される。開
口部37の平面形状は、第２図に示されているように、６
つの突起を有する円形である。このパターニングは、前
述のとおり一度に行なうことができる。減圧CVD法によ
り多結晶シリコン層38が、絶縁膜36の表面上および開口
部37の内部に堆積される。
第9J図を参照して、多結晶シリコン層38が異方性エッ
チングにより選択的に除去される。これにより、絶縁膜
36の平坦な表面上および下部電極28の上面に堆積した多
結晶シリコン層38が選択的に除去される。同時に絶縁膜
36の開口部37の内側面に堆積した多結晶シリコン層38が
選択的に残される。このエッチング工程により、下部電
極28と一体化した円筒電極28aが形成される。
チングにより選択的に除去される。これにより、絶縁膜
36の平坦な表面上および下部電極28の上面に堆積した多
結晶シリコン層38が選択的に除去される。同時に絶縁膜
36の開口部37の内側面に堆積した多結晶シリコン層38が
選択的に残される。このエッチング工程により、下部電
極28と一体化した円筒電極28aが形成される。
第9K図を参照して、絶縁膜36が除去された後、減圧CV
D法により窒化膜が全面に堆積される。半導体基板１が
酸素雰囲気中で熱処理され、堆積された窒化膜の一部が
酸化される。これにより、窒化膜と酸化膜との複合膜か
らなる誘電体膜29が形成される。誘電体膜29は下部電極
28、円筒電極28a,フィン28b（図示されない）の表面を
完全に覆うように形成される。減圧CVD法を用いてさら
に多結晶シリコン層が堆積される。多結晶シリコン層お
よび誘電体膜29は所定の形状にパターニングされ、導電
性膜30、同じく導電性膜のフィン30aが形成される。
D法により窒化膜が全面に堆積される。半導体基板１が
酸素雰囲気中で熱処理され、堆積された窒化膜の一部が
酸化される。これにより、窒化膜と酸化膜との複合膜か
らなる誘電体膜29が形成される。誘電体膜29は下部電極
28、円筒電極28a,フィン28b（図示されない）の表面を
完全に覆うように形成される。減圧CVD法を用いてさら
に多結晶シリコン層が堆積される。多結晶シリコン層お
よび誘電体膜29は所定の形状にパターニングされ、導電
性膜30、同じく導電性膜のフィン30aが形成される。
第9L図を参照して、CVD法により酸化膜などの層間絶
縁膜40が、半導体複合物の上面の全面に厚く堆積され
る。層間絶縁膜40中には、一方のN+不純物領域24へのコ
ンタクトホール41が形成される。コンタクトホール41中
にはタングステンシリサイド膜43がCVD法により選択的
に形成される。タングステンシリサイド膜43の表面上お
よび層間絶縁膜40の表面上にスパッタ法によりタングス
テンシリサイド膜などが形成され、所定の形状にパター
ニングされる。この工程によりビット線42が形成され
る。以上の工程により、DRAMのメモリセルが製造され
る。
縁膜40が、半導体複合物の上面の全面に厚く堆積され
る。層間絶縁膜40中には、一方のN+不純物領域24へのコ
ンタクトホール41が形成される。コンタクトホール41中
にはタングステンシリサイド膜43がCVD法により選択的
に形成される。タングステンシリサイド膜43の表面上お
よび層間絶縁膜40の表面上にスパッタ法によりタングス
テンシリサイド膜などが形成され、所定の形状にパター
ニングされる。この工程によりビット線42が形成され
る。以上の工程により、DRAMのメモリセルが製造され
る。
上記実施例中のビット線42などの配線層は、タングス
テンシリサイド膜に限らず、たとえば多結晶シリコン層
膜、金属シリサイド膜、金属膜、TiN（チタン窒化）膜
あるいはこれらの複合膜を用いても構わない。
テンシリサイド膜に限らず、たとえば多結晶シリコン層
膜、金属シリサイド膜、金属膜、TiN（チタン窒化）膜
あるいはこれらの複合膜を用いても構わない。
上述の説明から明らかなように、本発明に係る半導体
記憶装置においては、蓄積電極は１回のパターニングに
より容易に形成できる。そのため、フィンを形成するこ
とによって製造工程が複雑化することはない。前述した
ようにメモリセルの各フィンを歯車状に組合わせる場合
にも、その製造手順は全く変わらず、極めて容易に集積
度を向上させることが可能となる。
記憶装置においては、蓄積電極は１回のパターニングに
より容易に形成できる。そのため、フィンを形成するこ
とによって製造工程が複雑化することはない。前述した
ようにメモリセルの各フィンを歯車状に組合わせる場合
にも、その製造手順は全く変わらず、極めて容易に集積
度を向上させることが可能となる。
［発明の効果］ 以上のように請求項１〜４に記載の半導体記憶装置の
メモリセルにおいては、フィン部のために、筒状部のみ
のときと比べて第１の電極の表面積が増大し、容量性素
子の実効的な電荷の蓄積容量もそれに伴って大幅に増加
する。同一の蓄積容量を維持しながら、さらに半導体記
憶装置の集積度を向上させることができる。また、半導
体基板の主表面に突き出して形成される筒状部の高さを
低く設定しても十分な蓄積容量を得ることができ、読出
の信頼性が向上し、ソフトエラーに対する耐性も低下し
ない。
メモリセルにおいては、フィン部のために、筒状部のみ
のときと比べて第１の電極の表面積が増大し、容量性素
子の実効的な電荷の蓄積容量もそれに伴って大幅に増加
する。同一の蓄積容量を維持しながら、さらに半導体記
憶装置の集積度を向上させることができる。また、半導
体基板の主表面に突き出して形成される筒状部の高さを
低く設定しても十分な蓄積容量を得ることができ、読出
の信頼性が向上し、ソフトエラーに対する耐性も低下し
ない。
請求項２に記載の半導体記憶装置では、さらに、隣接
する２つのメモリセルのフィン部が相互に噛み合うよう
に配置されるので、メモリセルをより近接して形成する
ことができる。そのために、半導体記憶装置をより高集
積化することができる。
する２つのメモリセルのフィン部が相互に噛み合うよう
に配置されるので、メモリセルをより近接して形成する
ことができる。そのために、半導体記憶装置をより高集
積化することができる。
請求項３に記載の半導体記憶装置では、ビット線方向
に隣接する２つのメモリセル同士をより近接させること
ができ、さらにその境界部分にトランジスタ素子とビッ
ト線とのコンタクトを形成できる。したがって、こうし
た配置でない場合に比べてより高集積化をすることがで
きる。
に隣接する２つのメモリセル同士をより近接させること
ができ、さらにその境界部分にトランジスタ素子とビッ
ト線とのコンタクトを形成できる。したがって、こうし
た配置でない場合に比べてより高集積化をすることがで
きる。
請求項４に記載の半導体記憶装置では、ビット線方向
に突出するフィン部が存在せず、ビット線方向に隣接す
るメモリセルをより近接して配置できる。また製造時の
位置合わせなどが容易なために、製造過程におけるミス
の発生が少なく、製品の信頼性も向上する。
に突出するフィン部が存在せず、ビット線方向に隣接す
るメモリセルをより近接して配置できる。また製造時の
位置合わせなどが容易なために、製造過程におけるミス
の発生が少なく、製品の信頼性も向上する。
すなわち、請求項１ないし４に記載の半導体記憶装置
のいずれによっても、より高集積化をすることが可能
で、信頼性高く動作することができるメモリセルを有す
る半導体記憶装置を提供することができる。
のいずれによっても、より高集積化をすることが可能
で、信頼性高く動作することができるメモリセルを有す
る半導体記憶装置を提供することができる。
第１図は、本発明に係る半導体記憶装置の１メモリセル
の形成途中での斜視断面図であり、 第２図は本発明に係る半導体記憶装置の２つのメモリセ
ルの平面図であり、 第３図は第２図のIII−III方向の矢視断面図であり、 第４図は本発明に係る半導体記憶装置のメモリセルの配
置を表わす記憶領域の模式的平面図であり、 第５図〜第８図は、本発明に係る半導体記憶装置のメモ
リセルの配置例を表わす平面図であり、 第9A図〜第9L図は、本発明に係る半導体記憶装置の製造
工程を示す、メモリセルの断面図であり、 第10図はDRAMの模式的ブロック図であり、 第11図はメモリセルの等価回路図であり、 第12図はプレーナ型キャパシタを有するメモリセルの断
面図であり、 第13図はスタックトキャパシタを有するメモリセルの断
面図であり、 第14図はトレンチ型キャパシタを有するメモリセルの断
面図であり、 第15図は積層構造を有するスタックトキャパシタを有す
るメモリセルの断面図であり、 第16図は円筒型のキャパシタを有する従来のメモリセル
の斜視断面図であり、 第17図は第16図に示されるメモリセルの配置を示す記憶
領域の模式的平面図であり、 第18図は第17図のXVIII−XVIII方向の矢視断面図であ
る。 図中、１はＰ型半導体基板、21はトランジスタ、23はフ
ィールド分離酸化膜、24はN+不純物領域、26はゲート電
極、28は下部電極、28aは円筒電極、28bはフィン、29は
誘電体膜、30は導電性膜を示す。 なお、図中、同一符号は同一、または相当箇所を示す。
の形成途中での斜視断面図であり、 第２図は本発明に係る半導体記憶装置の２つのメモリセ
ルの平面図であり、 第３図は第２図のIII−III方向の矢視断面図であり、 第４図は本発明に係る半導体記憶装置のメモリセルの配
置を表わす記憶領域の模式的平面図であり、 第５図〜第８図は、本発明に係る半導体記憶装置のメモ
リセルの配置例を表わす平面図であり、 第9A図〜第9L図は、本発明に係る半導体記憶装置の製造
工程を示す、メモリセルの断面図であり、 第10図はDRAMの模式的ブロック図であり、 第11図はメモリセルの等価回路図であり、 第12図はプレーナ型キャパシタを有するメモリセルの断
面図であり、 第13図はスタックトキャパシタを有するメモリセルの断
面図であり、 第14図はトレンチ型キャパシタを有するメモリセルの断
面図であり、 第15図は積層構造を有するスタックトキャパシタを有す
るメモリセルの断面図であり、 第16図は円筒型のキャパシタを有する従来のメモリセル
の斜視断面図であり、 第17図は第16図に示されるメモリセルの配置を示す記憶
領域の模式的平面図であり、 第18図は第17図のXVIII−XVIII方向の矢視断面図であ
る。 図中、１はＰ型半導体基板、21はトランジスタ、23はフ
ィールド分離酸化膜、24はN+不純物領域、26はゲート電
極、28は下部電極、28aは円筒電極、28bはフィン、29は
誘電体膜、30は導電性膜を示す。 なお、図中、同一符号は同一、または相当箇所を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (4)
- 【請求項１】それぞれが対応したビット線および対応し
たワード線に接続されるメモリセルを、半導体基板の主
表面に複数有するものにおいて、 各メモリセルは、 対応したビット線に接続される一方の主電極と、対応し
たワード線に接続される制御電極とを有するトランジス
タ素子、および このトランジスタ素子の他方の主電極に接続される第１
の電極と、この第１の電極に絶縁膜を介して対向配置さ
れる第２の電極とを有する容量性素子を有し、 前記容量性素子の第１の電極は、 前記半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面に、筒状部の高さ方向のほぼ全
長にわたって延在して形成された帯状の複数のフィン部
とを有していることを特徴とする半導体記憶装置。 - 【請求項２】それぞれが対応したビット線および対応し
たワード線に接続されるメモリセルを、半導体基板の主
表面に複数有するものにおいて、 各メモリセルは、 対応したビット線に接続される一方の主電極と、対応し
たワード線に接続される制御電極とを有するトランジス
タ素子、および このトランジスタ素子の他方の主電極に接続される第１
の電極と、この第１の電極に絶縁膜を介して対向配置さ
れる第２の電極とを有する容量性素子を有し、 前記容量性素子の第１の電極は、 前記半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面から突き出して形成された複数
のフィン部とを有し、 前記メモリセルの容量性素子の第１の電極における１つ
のフィン部は、隣接するメモリセルの容量性素子の第１
の電極における２つのフィン部により挟まれる空間内に
配置されていることを特徴とする半導体記憶装置。 - 【請求項３】それぞれが対応したビット線および対応し
たワード線に接続されるメモリセルを、半導体基板の主
表面に複数有するものにおいて、 各メモリセルは、 対応したビット線に接続される一方の主電極と、対応し
たワード線に接続される制御電極とを有するトランジス
タ素子、および このトランジスタ素子の他方の主電極に接続される第１
の電極と、この第１の電極に絶縁膜を介して対向配置さ
れる第２の電極とを有する容量性素子を有し、 前記容量性素子の第１の電極は、 前記半導体基板の主表面に直交する方向に延びた筒状部
と、この筒状部の外周面から前記ビット線に対して傾い
た方向に突き出して形成された複数のフィン部とを有し
ていることを特徴とする半導体記憶装置。 - 【請求項４】それぞれが対応したビット線および対応し
たワード線に接続されるメモリセルを、半導体基板の主
表面に複数有するものにおいて、 各メモリセルは、 対応したビット線に接続される一方の主電極と、対応し
たワード線に接続される制御電極とを有するトランジス
タ素子、および このトランジスタ素子の他方の主電極に接続される第１
の電極と、この第１の電極に絶縁膜を介して対向配置さ
れる第２の電極とを有する容量性素子を有し、 前記容量性素子の第１の電極は、 前記半導体基板の主表面に直交する方向に延び、前記半
導体基板の主表面に平行な断面形状が四角形状である筒
状部と、この筒状部の角部における外周面から前記ワー
ド線と平行な方向に突き出して形成されたフィン部とを
有していることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262362A JPH088341B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体記憶装置 |
| US07/591,635 US5077688A (en) | 1989-10-06 | 1990-10-02 | Semiconductor memory device having improved memory cells provided with cylindrical type capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262362A JPH088341B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03124059A JPH03124059A (ja) | 1991-05-27 |
| JPH088341B2 true JPH088341B2 (ja) | 1996-01-29 |
Family
ID=17374687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1262362A Expired - Lifetime JPH088341B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5077688A (ja) |
| JP (1) | JPH088341B2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0480411A1 (en) * | 1990-10-10 | 1992-04-15 | Micron Technology, Inc. | Stacked capacitor DRAM |
| JP3123073B2 (ja) * | 1990-11-08 | 2001-01-09 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR930009594B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
| US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
| US5150276A (en) * | 1992-01-24 | 1992-09-22 | Micron Technology, Inc. | Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings |
| JP3368002B2 (ja) * | 1993-08-31 | 2003-01-20 | 三菱電機株式会社 | 半導体記憶装置 |
| GB2285176B (en) * | 1993-12-27 | 1997-11-26 | Hyundai Electronics Ind | Structure and manufacturing method of a charge storage electrode |
| EP0788164A1 (en) * | 1996-02-02 | 1997-08-06 | United Memories, Inc. | Memory cell configuration for increased capacitor area |
| TW312831B (en) * | 1996-08-16 | 1997-08-11 | United Microelectronics Corp | Manufacturing method of semiconductor memory device with capacitor(3) |
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| TW308729B (en) * | 1996-08-16 | 1997-06-21 | United Microelectronics Corp | Semiconductor memory device with capacitor (3) |
| TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
| TW351846B (en) * | 1996-08-16 | 1999-02-01 | United Microelectronics Corp | Method for fabricating memory cell for DRAM |
| US5759890A (en) * | 1996-08-16 | 1998-06-02 | United Microelectronics Corporation | Method for fabricating a tree-type capacitor structure for a semiconductor memory device |
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