JPH09213908A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ・セルであるキャパシタ導体の面積を
増大させた半導体装置を提供すること。 【解決手段】 ０．４μｍ或いはそれ以下の設計基準に
従って構成された、ＤＲＡＭ等のメモリ・セルの一部と
して使用されるキャパシタが設けられ、このキャパシタ
は、ＤＲＡＭのメモリ・トランジスタに接続され且つこ
のＤＲＡＭのビット・ライン上方に横たわってＣＯＢア
レイを提供し得る、十字形状のキャパシタ電極を含む。
絶縁層がメモリ・トランジスタの上方に横たわり、次い
で十字形状キャパシタ電極がその絶縁層上に横たわって
いる。誘電体層及び追従的なキャパシタ電極が、十字形
状キャパシタ電極に関連して配列されて、キャパシタを
完成している。十字形状キャパシタ電極は、その十字形
状電極の各アームが約０．４μｍ幅であると共に、約
０．２μｍ或いはそれ以上の厚み、約１．６μｍの長
さ、約１．６μｍの幅となるように寸法付けることが可
能であり、この電極の横方向側部が、それらが含まれた
キャパシタの容量を増大すべく、キャパシタ電極の表面
積に寄与している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ・セルのレ
イアウトに関しての改良、より詳細にはメモリ・キャパ
シタ電極用の構造に関しての改良、更により詳細にはキ
ャパシタ面積を増大するためのメモリ・キャパシタ電極
の構造に関しての改良と、その製造方法とに関するもの
である。

【０００２】

【従来の技術】メモリ・セルは、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）の各世代と共により
小型化されてきている。しかしながら、信頼性ある動作
に必要とされる電荷蓄積量は、急激には低減されてきて
いない。この結果、メモリ・セル・キャパシタの容量を
増大する技術が必要となってきた。使用されてきている
１つの技術としては、立案者に応じて１つのプレートを
隣接プレートの上方に部分的に横たわるように複数のキ
ャパシタ・プレートを形成することである。このキャパ
シタ構造用の第２の複数プレートは、上記の第１のプレ
ートと相互にかみあわせるようにしなければならず、魅
力のない複雑工程が必要である。

【０００３】メモリ構造におけるキャパシタの電極の容
量を増大すべく利用されてきている他の技術としては、
電極の周辺に垂直フィンを具備する三次元構造を提供す
ることである。そうした三次元構造はキャパシタ表面積
の増大に有効であり、そうしたことが、キャパシタが製
作される全面積に対して使用される。

【０００４】また他の技術としては、キャパシタ・プレ
ートの片側或いは両側に表面粗さを提供することであ
る。最終的には、高誘電率を有する種々の材料が利用さ
れてきており、それでキャパシタ構造の容量を増大して
いる。明らかに、現在使用されてきている種々の技術
は、しばしば、他の技術と組合されて使用され得る。そ
れにもかかわらず、更なる改良が有益であり得る。

【０００５】提案されてきている１つの一般的な技術或
いはキャパシタ構造は、「ビット・ライン上のキャパシ
タ」型のセル（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ
ｌｉｎｅ；ＣＯＢ）である。このセルでは、ビット・
ラインのコンタクトがセルに対して形成される必要が全
くないので、キャパシタが全セル面積の上方に横たわる
ことを可能としている。ＣＯＢセルを用いれば、メモリ
・セルのキャパシタの面積が、セル長をセル幅で掛けた
ものから隣接セルを分離するに必要な面積を引いた大き
さとなり得る。例えば、第１世代の１６メガバイトＤＲ
ＡＭは約１．５μｍ×３．０μｍのセル・サイズを有し
て、０．６μｍ設計基準での製造用に設計されていた。
よって、ＣＯＢキャパシタの面積は（１．５μｍ−０．
６μｍ）×（３．０μｍ−０．６μｍ）＝２．１６μｍ
２となり得る。もしビット・ライン・コンタクトを許容
する間隔が必要であれば（１／２ピッチ・セルを想
定）、ＣＯＢセルの面積は、おおよそ、（１．５μｍ−
０．６μｍ）×（３．０μｍ−０．９μｍ）＝１．８９
μｍ２に低減される。こうして、ＣＯＢセルの使用は、
キャパシタ面積の増大を約１４％（（２．１６／１．８
９）＝１．１４）のオーダーで実現することを可能とし
ている。

【０００６】

【発明が解決しようとする課題】メモリ・セルのサイズ
が、メモリ・セル電極が製作される材料の厚みに接近す
る寸法に縮小されてくるにつれ、キャパシタ電極周辺に
沿っての横方向エッジ部によって寄与される静電容量が
相対的により重要となってきている。例えば、１．５μ
ｍ×３．０μｍの１６メガバイトＣＯＢセルにおいて、
もしキャパシタ電極層が０．２μｍの厚みであれば、そ
のセルの電極側壁の面積は、（（３．０μｍ−０．６μ
ｍ）＋（１．５μｍ−０．６μｍ））×２×０．２μｍ
＝１．３２μｍ２となるであろう。

【０００７】この傾向は設計基準の低減と共に継続され
ていく。例えば、第１世代の６４メガバイトＤＲＡＭセ
ルは、０．４μｍ設計基準工程を用いて約１．０μｍ×
２．０μｍである。ＣＯＢセルを用いれば、キャパシタ
面積は（１．０μｍ−０．４μｍ）×（２．０μｍ−
０．４μｍ）＝０．９６μｍ２となり得る。０．２μｍ
厚みの電極を用いれば、側壁面積は、（０．６μｍ＋
１．６μｍ））×２×０．２μｍ＝０．８８μｍ２とな
り得る。以上のことから、１／２μｍ以下の設計基準で
の側壁面積は、殆ど、キャパシタ電極の表面積（ここで
は「平面的」な面積を言う）の場合のような重要考慮事
項となっている。

【０００８】従来のメモリ・セルのレイアウトは、キャ
パシタの平面的な面積を最大化することに注目してき
た。０．４μｍそしてそれ以下の範囲内での設計基準で
は、側壁面積を最大化することがより重要であり、これ
はキャパシタ電極の周辺を最大化することの必要性を意
味している。

【０００９】そうした周辺を最大化する一方で、合計メ
モリ・セル面積を一定に保持する１つの方法は、セル幅
を低減する一方でセル長を増大することである。２μｍ
２の合計面積、０．２μｍの電極厚み、並びに上述した
ような０．４μｍの設計基準を具備するＣＯＢセルで
は、以下のセル・サイズ、電極の平面的な面積、並びに
側壁面積となる。

【００１０】

【表１】 セルの幅は、０．４μｍ幅の電極と隣接電極間の間隔と
を許容すべく、少なくとも０．８μｍでなければなら
ず、これによって最小設計基準が破られないようにす
る。留意されるべことは、合計面積は、０．２μｍの電
極厚みの仮定の下、殆ど一定であることである。

【００１１】

【課題を解決するための手段】よって、上記課題に鑑み
て、本発明の目的は、メモリ・セルであるキャパシタ導
体の面積を増大するための改良されたメモリ・セルのレ
イアウトを提供することである。

【００１２】また、本発明の他の目的は、改良されたＤ
ＲＡＭメモリ・セルを提供することであり、更なる他の
目的は、０．４μｍ或いはそれ以下の設計基準で構成さ
れるＤＲＡＭセル用の改良されたキャパシタを提供する
ことである。

【００１３】本発明の更なる他の目的は、改良されたメ
モリ・セルのアレイを提供すること、及びメモリ・セル
のアレイ用の改良されたキャパシタのレイアウトを提供
することである。

【００１４】本発明の更なる他の目的は、隣接セルのキ
ャパシタ電極が接触しないことを保証すべく、複数のメ
モリ・セル・キャパシタをアレイ状に製作する改良され
た方法を提供することである。

【００１５】これらのそして他の目的、特徴、並びに長
所等は、添付図面及び特許請求の範囲と組合わせての以
下の説明から当業者に明かとなるであろう。

【００１６】本発明の広範な局面に従えば、ＤＲＡＭの
一部として使用されるキャパシタが提供される。このキ
ャパシタは、ＤＲＡＭに接続されて該ＤＲＡＭ上の絶縁
層の上方に横たわる十字形状キャパシタ電極を備える。
十字形状キャパシタ電極は、その十字形状電極の各アー
ムが約０．４μｍ幅であると共に、約０．２μｍ或いは
それ以上の厚み、約１．６μｍの長さ、１．６μｍの幅
であるように寸法付けられることが可能である。誘電体
層及び略追従的な導体が十字形状キャパシタ電極に関連
して配列されて、ＤＲＡＭの一部として使用されるキャ
パシタを提供している。キャパシタは、例えば、ＤＲＡ
Ｍのビット・ライン上に配置され得て、ＣＯＢメモリ・
アレイを提供する。

【００１７】本発明の他の広範な局面に従えば、半導体
メモリ・セルと共に使用されるキャパシタが提供され
る。このキャパシタは、メモリ・セル上の絶縁層の上方
に横たわる十字形状キャパシタ電極を備える。十字形状
電極は、その電極の各アームが約０．４μｍ幅であると
共に、約０．２μｍ或いはそれ以上の厚み、約１．６μ
ｍの長さ、約１．６μｍの幅であり得る。略追従的な導
体及びキャパシタ誘電体が、その十字形状電極と組合さ
れてキャパシタを形成している。

【００１８】本発明の更なる他の広範な局面に従えば、
半導体メモリ・トランジスタと共に使用されるキャパシ
タが提供される。一実施の形態において、キャパシタは
少なくとも２つの交差部材を具備する１つの電極を有
し、他の実施の形態において、キャパシタ電極は「＋」
印に類似した形状を有し、更なる他の実施の形態におい
て、キャパシタ電極は十字形状である。その十字形状キ
ャパシタは、その電極の各アームが約０．４μｍ幅であ
ると共に、約０．２μｍ或いはそれ以上の厚み、約１．
６μｍの長さ、約１．６μｍの幅であり得る。

【００１９】本発明の更なる他の広範な局面に従えば、
ＤＲＡＭが提供される。ＤＲＡＭは、半導体基板と、該
半導体基板内のメモリ・トランジスタとを備える。ＤＲ
ＡＭは、４つ以上の横方向側部を有するように構成され
た１つの電極を有するキャパシタを備え、該横方向側部
がキャパシタ電極の表面積に寄与している。一実施の形
態において、キャパシタ電極は少なくとも２つの交差部
材を有し、他の実施の形態において、キャパシタ電極は
「＋」印に類似の形状を有し、そして更なる他の実施の
形態において、キャパシタ電極は十字形状である。十字
形状キャパシタは、その電極の各アームが約０．４μｍ
幅であると共に、約０．２μｍ或いはそれ以上の厚み、
約１．６μｍの長さ、約１．６μｍの幅であり得る。

【００２０】本発明の更なる他の広範な局面に従えば、
メモリ・アレイが複数のメモリ・セルが構成されている
半導体基板内に提供される。各メモリ・セルはメモリ・
トランジスタ及びキャパシタを備え、各キャパシタは４
つ以上の横方向側部を有するキャパシタ電極を含み、該
横方向側部がキャパシタ電極の表面積に寄与している。
一実施の形態において、キャパシタ電極は「＋」印の形
状を有し、他の実施の形態において、キャパシタ電極は
十字形状である。十字形状電極は、その十字形状電極の
各アームが約０．４μｍ幅であると共に、約０．２μｍ
或いはそれ以上の厚み、約１．６μｍの長さ、約１．６
μｍの幅であり得る。

【００２１】本発明の更なる他の実施の形態において、
キャパシタ電極の製造方法が提供され、その方法におい
て、半導体製造工程でのポジ型フォトレジスト層に転写
されるべく、隣接するキャパシタ電極主要部を有するマ
スクが設けられる。次いで、ポジ型フォトレジスト層は
そのマスクを用いて過剰露光されることで、該ポジ型フ
ォトレジストが現像された際、そうした隣接キャパシタ
電極主要部が接触することがなくなる。

【００２２】

【発明の実施の形態】以下説明する工程段階及び各種構
造は、集積回路製造用の完全な工程フローを必ずしも形
成しないことを留意すべきである。事前に言っておくこ
ととして、本発明は、当業界において現行使用されてい
る集積回路製造技術と組合されて実施可能であり、一般
に実施されている工程段階のそうした程度のものが本発
明の理解に必要であるとして含まれている。

【００２３】本発明の好適実施の形態が、これから参照
される図１乃至図５に示されている。尚、各種の図面
中、同一符号は同一部材或いは同様部材を示すべく使用
されている。図１は、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）アレイ１２の幾つかの隣接キャ
パシタ電極５０における一部の上部正面図を示す。図示
された実施の形態において、キャパシタ電極５０の各々
は、十字或いは「＋」の形状にパタンーン形成され、キ
ャパシタ電極或いは導体の横方向における側壁部によっ
て提供される面積又は領域を最大化するための要件に対
処している。すなわち、本発明の１つの目的は、キャパ
シタ電極の周辺とそれ故の表面積の増大にあるので、上
記十字或いは「＋」形状電極に加えて、他の電極形態が
採用可能である。よって、当業者には容易に理解される
ように、本発明の原理を、多重アーム形状、星形状、或
いは複数の「アーム」を有する他の形態のキャパシタ電
極の実現に適用することで、倍増化された側壁面積がキ
ャパシタ要素の全面積に寄与する。

【００２４】例えば、図示される実施の形態において、
各キャパシタ電極５０は４つの外側へ向かって延びるア
ーム２５乃至２８を有して、例えば、これら電極アーム
が０．４μｍの幅及び１．６μｍの長さを有して０．４
μｍ設計基準に従うアレイ用に寸法付けられている。厚
みに関しては、これらアームの内の１つの幅の５０％よ
りも大きいか或いはそれと同等であってよく、そしてよ
り詳細には、０．２μｍ、０．２８μｍ、或いはそれ以
上であってよい。図１に示されるように構成されるキャ
パシタ電極の面積は、上記表１に示された面積と比べ
て、以下の如くである。

【００２５】

【表２】 以上のことから明らかな、ここで提案された十字形状で
構成されたキャパシタ電極は、上記の正方形及び長方形
の設計と比べて、以下の表３に示されるように著しく増
大された周辺を有する。

【００２６】

【表３】 こうしたメモリ・キャパシタはここでは主にＤＲＡＭ装
置及びアレイに組合わせられて説明されているが、理解
されるべきことは、こうしたメモリ・キャパシタは、よ
り大きな容量を主要部サイズの低減と共に要望されてい
る他のタイプのメモリ・セル及びアレイにも、等しく有
効に採用され得ることである。以上の例から明らかなよ
うに、例えば十字或いは「＋」記号形状は、例えば、約
０．２μｍ或いはそれ以上の厚みの要素を有するメモリ
・キャパシタ用に特に適合することであり、そして、１
／２μｍそして特に０．４μｍ或いはそれ以下の設計基
準が採用されている工程用に特別良好に適合することで
ある。

【００２７】次に図２を参照すると、部分的に切除され
ているメモリ・アレイ１２が示されており、そうしたＣ
ＯＢメモリ・アレイ１２における複数のキャパシタ電極
５０と、下方に横たわるビット・ライン５７及びワード
・ライン５８との１つの空間的な相互関係が図示されて
いる。これらキャパシタ電極要素５０の各々は等しく構
成されて、例えばＰ型シリコン或いは他の適切な半導体
材であって良い半導体基板５５内のＤＲＡＭアレイの上
方に横たわっている。

【００２８】図示された実施の形態では、ＤＲＡＭアレ
イに亙って、複数のワード・ライン５８が紙面上垂直方
向に配列されており、複数のビット・ライン５７が水平
方向に配列されている。ビット・ライン５７は、ワード
・ライン５８や基板５５内の他のメモリ・トランジスタ
要素から、当該ビット・ラインが含まれている絶縁層５
２によって絶縁されている。また、この絶縁層５２は、
メモリ要素５６（図５参照）をビット・ライン５７から
絶縁している。

【００２９】キャパシタ誘電体６２は、キャパシタ電極
５０をそれに略追従する又は略合致する、例えば、全構
造に亙って形成された金属の、或いは好ましくはポリシ
リコンの導電層６０から分離している。この導電層６０
は、個々のキャパシタ電極５０と組合されて又は関連し
て、メモリ・キャパシタ５６用の上部導体の役割を果た
している。誘電体層６２は、それ故に、キャパシタ誘電
体を提供しており、シリコン酸化物等の従来よりの誘電
体材料、或いは、タンタル酸化物又はその同等物等のよ
り珍しい誘電体材料であって良い。ＢＰＳＧ層或いは他
の適切な材料の層を全構造に亙って形成させることも可
能である（不図示）。

【００３０】図示されたキャパシタ電極要素５０の構造
と共に、図３を参照すると、種々のキャパシタ要素５０
及びビット・ライン５７を、下方に横たわるメモリ・ト
ランジスタ５６に接続するための種々のコンタクト又は
接点の一構成が示されている。図示の如くに、複数のメ
モリ・トランジスタのコンタクト５９及び５３は、メモ
リ・トランジスタ５６と、種々のキャパシタ要素５０及
びビット・ライン５７のそれぞれとの間に接続されてい
る（キャパシタ電極からメモリ・トランジスタへのコン
タクト５３は、図示の目的のために、破線のアウトライ
ンで示されて、二点破線のビット・ラインからメモリ・
トランジスタまでのコンタクト５９のものと区別されて
いる）。

【００３１】図示されたこの特殊な構成によって、各キ
ャパシタ電極５０毎にコンタクトが設けられていること
が明らかとなっている。メモリ・アレイ１２は、図３の
実施の形態において、１／４ピッチのセルで構成されて
いる。１／４ピッチのセルを用いることは、各十字形状
キャパシタ電極５０は、図示の如くに、セルのコンタク
ト５３と適切に整合することになることを保証する。
１．０μｍ×２．０μｍの寸法を有する１／４ピッチの
セルは１／２ピッチのセル用と同一の面積を専有する。

【００３２】図３のＣＯＢアレイ構造における４−４線
及び５−５線で、それぞれ、切り取られた断面図である
図４及び図５に最良の状態で明示されているように、絶
縁層５２は、メモリ・トランジスタ５６が内部に形成さ
れている基板５５の表面上に形成されている。この誘電
体層５２は、例えば、シリコン酸化物、或いは他の適切
な絶縁材であってよい。キャパシタ電極５０はこの絶縁
層５２上にパターン形成されており、図４に最良の状態
で明示された各メモリ・トランジスタ５６のドレイン領
域に接続されている。更に、幾つかのビット・ライン５
７が、基板５５上の絶縁層５２内に、図５に最良の状態
で明示されているような下方に横たわる各メモリ・トラ
ンジスタ５６のソース領域と接続部５９を介して接続す
るための所望経路に沿って形成されている。こうしたビ
ット・ライン５７は、当業界では公知の適切な金属化技
術或いはポリシリコン・パターン形成技術によって形成
可能である。こうして、図１乃至図５に示されたメモリ
・セルのアレイは、各々が隣接する或いは連続したセル
に対して対角線状の又ははす向かいの位置関係となるよ
うに配列された複数のメモリ・セルを提供している。

【００３３】すなわち、これらキャパシタ電極要素５０
が図示される対角線状セル配列で最大限の大きさをもっ
て形成された際、隣接セルの十字のコーナー部は図示の
ように相互に殆ど接触している。こうして、最大限度の
大きさにされた電極要素によって、キャパシタ要素の主
要部間の間隔は遥か０．４μｍ未満となるので、０．４
μｍ設計基準は破られることになる。

【００３４】その結果、図６（ａ）〜（ｄ）に参照され
るように、本発明のキャパシタ要素５０を構成するため
の方法の好適実施の形態に従えば、フォトレジストの露
光及びエッチング技術が採用されて、複数のキャパシタ
電極をアレイ状に構成し、連続的なキャパシタ電極の隣
接コーナー部の間の接触を防止している。より詳細に
は、鋭い直角コーナー部６６を具備する様式化された正
方形パターン６５が、説明のために図６（ａ）に示され
ている。パターン６５は、半導体加工で用いられる当業
界において公知のフォトマスク等の適切なフォトマスク
に見られるようなパターンを表わしている。

【００３５】一般に集積回路主要部の製造において、フ
ォトレジスト層が、ここで説明されているキャパシタ電
極等の主要部の形成が望まれている基板に塗布される。
フォトマスクがマーク或いは他の整合用印と位置合わせ
されて基板上に設けられ、フォトレジスト層がそのマス
クを介して適切な光源で、一般には５×の縮写レンズが
マスクとフォトレジストとの間に用いられて露光され、
該フォトレジスト材を重合させるか、さもなければ物理
的に変化させる。次いで、そのフォトレジストは化学プ
ロセスに晒されて、基板上に作成が所望される上記主要
部パターンに対応しているパターンが残される。

【００３６】次いで、この構造はエッチ・プロセスに晒
されて、上記主要部が構成されるように材料が基板から
除去されると共に、特に、フォトレジストによって画成
されたパターン状には残存させられる。次いで基板上に
残っているフォトレジストは除去されて、所望の主要部
パターンが基板上に残される。

【００３７】上記製造工程の間、もしフォトレジストに
対する上記光源での露光が「正確」であれば、マスク・
パターンはそのフォトレジストに略同等にコピーされ、
図示例の場合、図６（ｃ）に示されるパターン６５′が
図６（ａ）に示されるマスク・パターンから製作され
る。他方、ポジ型フォトレジスト材が使用されたと仮定
し、もしそのフォトレジスト材が露光不足であれば、連
続的なコーナー部が材料６７の橋或いは島によって不都
合にも結合されている図６（ｂ）に示されるパターン６
６が形成され得る。最終的に、もしそのポジ型フォトレ
ジスト材が製造工程の露光段階中において露光過剰であ
れば、フォトレジスト材中に形成される主要部の鋭利な
コーナー部又はエッジ部は、例えば適切な露光プロセス
で達成されるであろうように、丸くなるか或いは本来の
位置から引っ込む傾向がある。それ故に、結果としての
主要部は図６（ｄ）に示されるように、直角的な主要部
６８及び６９のコーナー部が互いに引っ込んでおり、そ
れら主要部が直接的な電気的接触状態にはならない。こ
うして、もしフォトレジストが露光過剰であれば、主要
部の外側エッジはより小さく画成され、一般にはそうし
た直角的な主要部のコーナー部が丸くなり、そして特
に、隣り合う直角的な主要部の隣接コーナー部は非接触
状態となる。

【００３８】複数の十字形状メモリ・キャパシタ電極要
素７２を具備して構成されるメモリ・アレイ７０の一部
における上部正面図が図７に示されている。上述したよ
うにフォトレジストの過剰露光プロセスによって形成さ
れたキャパシタ電極要素７２の種々の各隣接コーナー部
は丸められており、それら隣接相互間に接触状態にはな
い。図示の如く、電極コンタクト７４及び７６は対角線
パターン状に配列されている。下方に横たわるメモリ・
トランジスタに対するコンタクト領域は、それぞれ、ビ
ット・ライン７８に対する点線状円７４と、キャパシタ
電極要素７２に対する平行線状円７６とによって示され
ている。

【００３９】このようなことから、上述したような電極
の周辺に垂直フィンを具備する構造等の三次元タイプの
キャパシタ構造が、本発明のキャパシタの構造に等しく
有効に採用され得る。更に、十字或いは「＋」形状電極
の有効性はＣＯＢセルにだけ限定されない。例えば、図
８には、０．４μｍ設計基準と２μｍ２のセル面積を用
いて構成された非ＣＯＢ型の１／４ピッチのセル８０が
示されている。下方に横たわるセルのコンタクトとして
は、キャパシタ電極コンタクト用の破線周辺８２と、ビ
ット・ラインのコンタクト用の２点破線周辺８３とによ
って描写されている。セル面積は、各電極の０．８８μ
ｍ２と、５．２μｍ２周辺とである。これは、比較対象
としての直角的電極を具備するＣＯＢセルの０．９６μ
ｍ２電極面積及び４．４μｍ２周辺に、充分匹敵する。

【００４０】本発明はある程度の特殊性をもって説明さ
れ且つ図示されたが、ご理解戴けるように、ここでの開
示は例示目的のみのものであり、各種パーツの組合わせ
及び配列における数多くの変更等は、冒頭の特許請求の
範囲で請求されるように、本発明の精神及び範囲から逸
脱することなく、当業者であれば明白である。

【００４１】

【発明の効果】本発明によれば、半導体メモリ・セルと
共に使用されるキャパシタを備え、これら隣接するキャ
パシタ電極が接触することなくキャパシタ導体の面積を
増大することができる。そして、キャパシタはＤＲＡＭ
に接続されて、このＤＲＡＭ上の絶縁層の上方に横たわ
る十字形状のキャパシタ電極を備えていることにより、
信頼性のある迅速な動作を行うことができる。

【図面の簡単な説明】

【図１】本発明の好適実施の形態に従った、複数のメモ
リ・セルの一部の上部正面図である。

【図２】本発明の好適実施の形態に従った、複数の十字
形状メモリ・キャパシタ電極要素を用いて構成された
「ＣＯＢ」メモリ・アレイの一部の上部正面図である。

【図３】本発明の好適実施の形態に従った、１／４ピッ
チ配列を用いての、複数の十字形状メモリ・キャパシタ
電極要素を用いて構成されたメモリ・アレイの一部の上
部正面図である。

【図４】図３における２−２線に沿っての断面図であ
る。

【図５】図３における２−２線に沿っての断面図であ
る。

【図６】半導体製造工程中、感光性領域内におけるパタ
ーン生成用のマスクの一部の上部正面図（ａ）、マスク
・パターンを用いて生成された集積回路主要部の一部の
上部正面図（ｂ）、図３（ａ）のマスク・パターンを用
いて生成された集積回路主要部の一部の上部正面図
（ｃ）、及び図３（ａ）のマスク・パターンを用いて生
成された集積回路主要部の一部の上部正面図（ｄ）であ
る。

【図７】１／４ピッチ・セル配列を用いて、隣接キャパ
シタ電極要素間が非接触となることを保証すべく、本発
明の好適実施の形態に従った、図６（ｄ）に図示された
フォトレジストの過剰露光技術を用いて構成されたメモ
リ・アレイの一部の上部正面図である。

【図８】本発明の他の好適実施の形態に従った、１／４
ピッチ・セル配列を用いて、複数の十字形状メモリ・キ
ャパシタ電極要素を用いて構成された非ＣＯＢメモリ・
アレイの一部の上部正面図である。

【符号の説明】

１２ ＤＲＡＭアレイ ２５，２６，２７，２８ 電極アーム ５２ 絶縁層 ５３，５９ コンタクト ５５ 半導体基板 ５７ ビット・ライン ５８ ワード・ライン ６０ 導電層 ６２ キャパシタ誘電体

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体メモリ・セルからなる半導体装置
   において、 前記メモリ・セルを含む半導体基板と、 前記メモリ・セルに接続された十字形状キャパシタ電極
   を有するメモリ・キャパシタとを備え、 前記キャパシタは、ＤＲＡＭの一部として用いられるキ
   ャパシタであって、 前記基板上の絶縁層と、 前記絶縁層上の十字形状導体と、 前記十字形状導体上の誘電体層と、 前記十字形状導体と共にキャパシタを形成する前記誘電
   体層上の略追従的な導体と、 前記ＤＲＡＭから前記十字形状導体まで前記絶縁層を貫
   通するコンタクトと、からなることを特徴とする半導体
   装置。
2. 【請求項２】 前記十字形状導体が約０．２μｍの厚み
   であるか、もしくは約０．２μｍの厚み、約１．６μｍ
   の長さ、約１．６μｍの幅であると共に、当該十字電極
   の各アームが約０．４μｍの幅であることを特徴とする
   請求項１記載の半導体装置。
3. 【請求項３】 前記キャパシタは、前記絶縁層内のビッ
   ト・ラインと、前記ビット・ラインから前記ＤＲＡＭま
   でのコンタクトとを備えるか、もしくはビット・ライン
   の上方に横たわっていることを特徴とする請求項１また
   は２記載の半導体装置。
4. 【請求項４】 集積回路メモリにおけるメモリ・トラン
   ジスタと共に使用されるキャパシタであって、 前記メモリ・トランジスタを含む半導体基板上の絶縁層
   と、 前記メモリ・トランジスタに接続され且つ前記絶縁層の
   上方に横たわる第１キャパシタ電極であり、当該第１キ
   ャパシタ電極の表面積に寄与する横方向側部を４つ以上
   有する第１キャパシタ電極と、 第２キャパシタ電極と、 前記第１及び第２キャパシタ電極の間に介在して前記メ
   モリ・トランジスタ用のキャパシタの機能を有する誘電
   体層と、 を備えることを特徴とする半導体装置。
5. 【請求項５】 前記第１キャパシタ電極が約０．２μｍ
   の厚みを有し、少なくとも２つの交差部材を有するキャ
   パシタを備えたことを特徴とする請求項４記載の半導体
   装置。
6. 【請求項６】 前記第１キャパシタ電極が十字形状であ
   り、かつ前記十字形状電極が４つのアームを有し、該ア
   ームの内の１つの厚みが前記アームの内の１つの幅の５
   ０％よりも大きいか或いは同等であるキャパシタを有す
   ることを特徴とする請求項４または５記載の半導体装
   置。
7. 【請求項７】 前記十字形状電極が、約０．２μｍの厚
   み、約１．６μｍの長さ、約１．６μｍの幅であると共
   に、当該電極の各アームが約０．４μｍの幅であるキャ
   パシタを有することを特徴とする請求項４乃至６のうち
   １記載の半導体装置。
8. 【請求項８】 ＤＲＡＭであって、 半導体基板と、 前記半導体基板内のメモリ・トランジスタと、 前記基板上の絶縁層と、 前記メモリ・トランジスタに接続された、前記絶縁層上
   の第１キャパシタ電極であり、当該第１キャパシタ電極
   の表面積に寄与する横方向側部を４つ以上有する第１キ
   ャパシタ電極と、 第２キャパシタ電極と、 前記第１及び第２キャパシタ電極の間に介在して前記メ
   モリ・トランジスタ用のキャパシタを提供する誘電体層
   と、 を備えることを特徴とする半導体装置。
9. 【請求項９】 前記第１キャパシタ電極が十字形状であ
   り、前記十字形状キャパシタ電極が約０．２μｍの厚み
   であるか、もしくは約０．２μｍの厚み、約１．６μｍ
   の長さ、約１．６μｍの幅であると共に、当該十字形状
   電極の各アームが約０．４μｍの幅であるＤＲＡＭから
   なることを特徴とする請求項８記載の半導体装置。
10. 【請求項１０】 前記メモリ・トランジスタ用の前記キ
    ャパシタが前記ＤＲＡＭ用のビット・ライン上に配置さ
    れていることを特徴とする請求項８または９記載の半導
    体装置。
11. 【請求項１１】 メモリ・アレイであって、 半導体基板と、 前記基板内の複数のメモリ・セルとを備え、 前記メモリ・セルの各々が、 前記半導体基板内のメモリ・トランジスタと、 前記基板上の絶縁層と、 前記基板の上方に横たわり且つ前記メモリ・トランジス
    タに接続された、前記絶縁層上の第１キャパシタ電極で
    あり、当該第１キャパシタ電極の表面積に寄与する横方
    向側部を４つ以上有する第１キャパシタ電極と、 第２キャパシタ電極と、 前記第１及び第２キャパシタ電極の間に介在して、メモ
    リ・トランジスタを一体的に形成する誘電体層と、を含
    んでいることを特徴とする半導体装置。
12. 【請求項１２】 前記第１キャパシタ電極が十字形状で
    あり、かつ約０．２μｍの厚みであるか、もしくは約
    ０．２μｍの厚み、約１．６μｍの長さ、約１．６μｍ
    の幅であると共に、当該十字形状電極の各アームが約
    ０．４μｍの幅であるメモリ・アレイを備えたことを特
    徴とする請求項１１記載の半導体装置。
13. 【請求項１３】 前記第１キャパシタが前記メモリ・ト
    ランジスタ用のビット・ライン上に配置されている、メ
    モリ・アレイを備えたことを特徴とする請求項１１また
    は１２記載の半導体装置。
14. 【請求項１４】 半導体装置におけるキャパシタ電極を
    作成する方法であって、 半導体製造工程でのポジ型フォトレジスト層に転写され
    るべく隣接するキャパシタ電極主要部を有するマスクを
    設け、 次いで、前記マスクを用いて、前記ポジ型フォトレジス
    ト層を過剰露光することによって、前記ポジ型フォトレ
    ジストが現像された際、前記隣接キャパシタ電極主要部
    が接触しないようにすることを特徴とする半導体装置の
    製造方法。