JP2003174111A - 半導体装置 - Google Patents

半導体装置

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JP2003174111A
JP2003174111A JP2001372313A JP2001372313A JP2003174111A JP 2003174111 A JP2003174111 A JP 2003174111A JP 2001372313 A JP2001372313 A JP 2001372313A JP 2001372313 A JP2001372313 A JP 2001372313A JP 2003174111 A JP2003174111 A JP 2003174111A
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semiconductor chip
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哲郎 浅野
Mikito Sakakibara
幹人 榊原
Hideyuki Inotsume
秀行 猪爪
Haruhiko Sakai
春彦 境
Shigeo Kimura
茂夫 木村
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 １つのリードをチップ下で他のパターンを迂
回するように延在し、パターン上にチップを固着してチ
ップから露出したリードに入力端子用電極パッドを接続
する。これによりＣＳＰのパッケージ内で実質ＲＦ信号
経路が交差した回路が実現し、ユーザ側での実装時にお
ける装置の小型化が実現するが、高周波信号経路がチッ
プの下を通るためアイソレーションが悪化してしまう。 【解決手段】 チップの下に迂回するＲＦ信号経路とチ
ップの重畳する部分に高周波的にＧＮＤ電位となる導電
パターンを設けて、高周波信号をシールドする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に導電パターンを工夫することにより、ユーザ側での
セットの設計上の不便を解消し、更に高周波用途におい
て特性を向上できる半導体装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】また、従来の半導体装置の小型化、低コス
ト化を実現するためにチップサイズパッケージが提案さ
れている。以下に、その半導体装置について、化合物半
導体であるＧａＡｓの２連スイッチング回路装置を例に
説明する。
【０００４】図１１は、本発明の化合物半導体スイッチ
回路装置を示す回路図である。チャネル層表面にソース
電極、ゲート電極およびドレイン電極を設けた第１、第
２のＦＥＴであるＦＥＴａ１、ＦＥＴａ２および第３、
第４のＦＥＴであるＦＥＴｂ１、ＦＥＴｂ２と、第１、
第２のＦＥＴのそれぞれのソース電極（あるいはドレイ
ン電極）に接続された第１、第２の入力端子であるＩＮ
ａ１、ＩＮａ２と、第３、第４のＦＥＴのそれぞれのソ
ース電極（あるいはドレイン電極）に接続された第３、
第４の入力端子であるＩＮｂ１、ＩＮｂ２と、第１、第
２のＦＥＴのドレイン電極（あるいはソース電極）に接
続された第１の共通出力端子であるＯＵＴａと、第３、
第４のＦＥＴのドレイン電極（あるいはソース電極）に
接続された第２の共通出力端子であるＯＵＴｂと、第
１、第３のＦＥＴであるＦＥＴａ１、ＦＥＴｂ１のそれ
ぞれのゲート電極と第１の制御端子であるＣｔｒｌ―１
とを接続する抵抗Ｒａ１、Ｒｂ１と、第２、第４のＦＥ
ＴであるＦＥＴａ２、ＦＥＴｂ２のそれぞれのゲート電
極と第２の制御端子であるＣｔｒｌ―２とを接続する抵
抗Ｒａ２、Ｒｂ２とから構成される。
【０００５】抵抗Ｒａ１、Ｒａ２およびＲｂ１、Ｒｂ２
は、交流接地となる制御端子Ｃｔｒｌ−１，Ｃｔｒｌ−
２の直流電位に対してゲート電極を介して高周波信号が
漏出することを防止する目的で配置されている。
【０００６】第１、第２のＦＥＴであるＦＥＴａ１、Ｆ
ＥＴａ２および第３、第４のＦＥＴあるＦＥＴｂ１、Ｆ
ＥＴｂ２はＧａＡｓ ＭＥＳＦＥＴ（デプレッション型
ＦＥＴ）で構成され、ＧａＡｓ基板に集積化される。
【０００７】図１１に示す回路は、ＧａＡｓ ＭＥＳＦ
ＥＴを用いたＳＰＤＴ(Single PoleDouble Throw)と呼
ばれる化合物半導体スイッチ回路装置の原理的な回路２
組で構成しているが、特徴的な点はそれぞれの制御端子
を共通化して、合計８ピンで２連スイッチ化している点
である。
【０００８】次に、図１１を参照して本発明の化合物半
導体スイッチ回路装置の動作について説明する。
【０００９】第１と第２の制御端子Ｃｔｒｌ−１，Ｃｔ
ｒｌ−２に印加される制御信号は相補信号であり、Ｈレ
ベルの信号が印加された側のＦＥＴがＯＮして、入力端
子ＩＮａ１またはＩＮａ２のどちらか一方に印加された
入力信号および入力端子ＩＮｂ１またはＩＮｂ２のどち
らか一方に印加された入力信号を、それぞれ共通出力端
子ＯＵＴａおよびＯＵＴｂに伝達するようになってい
る。
【００１０】例えば制御端子Ｃｔｒｌ−１にＨレベルの
信号が印加されると、スイッチ素子であるＦＥＴａ１、
ＦＥＴｂ１が導通し、それぞれ入力端子ＩＮａ１の信号
が出力端子ＯＵＴａに、また入力端子ＩＮｂ１の信号が
出力端子ＯＵＴｂに伝達される。次に制御端子Ｃｔｒｌ
―２にＨレベルの信号が印加されると、スイッチ素子で
あるＦＥＴａ２、ＦＥＴｂ２が導通し、それぞれ入力端
子ＩＮａ２の信号が出力端子ＯＵＴａに、また入力端子
ＩＮｂ２の信号が出力端子ＯＵＴｂに伝達される。
【００１１】従って２種類の信号が存在し、そのいずれ
かを選択したい場合、例えば携帯電話等の移動体通信機
器で用いられるＣＤＭＡ方式の信号とＧＰＳ方式の信号
が存在し、そのいずれかを選択したい場合、ＣＤＭＡ方
式のバランス信号（またはＧＰＳ方式のバランス信号）
を入力端子ＩＮａ１とＩＮｂ１に、ＧＰＳ方式のバラン
ス信号（またはＣＤＭＡ方式のバランス信号）を入力端
子ＩＮａ２とＩＮｂ２に接続すれば、出力端子ＯＵＴ
ａ、ＯＵＴｂの両端から制御端子Ｃｔｒｌ−１，Ｃｔｒ
ｌ−２に印加される制御信号のレベルに応じて、ＣＤＭ
Ａ方式の信号またはＧＰＳ方式の信号を取り出すことが
できる。即ち２連スイッチ素子として動作する。
【００１２】図１２は、本発明の化合物半導体スイッチ
回路装置を集積化した化合物半導体チップ３０３の１例
を示している。
【００１３】ＧａＡｓ基板にスイッチを行う２組のペア
ＦＥＴａ１、ＦＥＴａ２およびＦＥＴｂ１、ＦＥＴｂ２
を中央部の左右に配置し、各ＦＥＴのゲート電極に抵抗
Ｒａ１、Ｒａ２、Ｒｂ１、Ｒｂ２が接続されている。ま
た端子は、入力端子ＩＮａ１、ＩＮａ２、ＩＮｂ１、Ｉ
Ｎｂ２、共通出力端子ＯＵＴａ、ＯＵＴｂ、制御端子Ｃ
ｔｒｌ−１，Ｃｔｒｌ−２の８端子あり（図１３参
照）、それぞれの端子に対応する電極パッドＩａ１、Ｉ
ａ２、Ｉｂ１、Ｉｂ２、Ｏａ、Ｏｂ、Ｃ１，Ｃ２が基板
の周辺に設けられている。なお、点線で示した第２層目
の配線は各ＦＥＴのゲート電極形成時に同時に形成され
るゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）７７であり、実線
で示した第３層目の配線は各素子の接続およびパッドの
形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７８であ
る。第１層目の基板にオーミックに接触するオーミック
金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電
極、ドレイン電極および各抵抗両端の取り出し電極を形
成するものであり、図１２では、パッド金属層と重なる
ために図示されていない。
【００１４】更に、上記のスイッチ回路装置のパッケー
ジの小型化を実現するために、絶縁基板上に金メッキな
どによる導電パターンを設けてスイッチ回路装置の化合
物半導体チップを固着し、絶縁基板と半導体チップを樹
脂で覆ったチップサイズパッケージが採用されている。
【００１５】しかし、上記に示す２連スイッチ回路装置
では、図１３の概略図に示す如く、ユーザ側の基板でＲ
Ｆ信号経路を交差させる必要があった。このようにパッ
ケージ外で、ＲＦ信号経路が交差するような配線を設け
ると、ＣＳＰとして小型化したチップを提供しても、ユ
ーザ側で基板の占有面積が大きくなってしまったり、基
板設計に制限がでたりするなどの問題があった。
【００１６】そこで、図１４および図１５の如く、パッ
ケージ内部でＲＦ信号経路が実質交差するよう、基板に
設ける導電パターンを工夫したものがある。
【００１７】導電パターン３０２は、金メッキにより形
成され、絶縁基板３０１上に設けられた８本のリード３
０２からなり、半導体チップ３０３の外周に配置される
電極パッドに対応して設けられる。
【００１８】導電パターン３０２のうち１本のリード、
例えばリード３０２ｃが端子と対応するスルーホール３
０５部を始端として、半導体チップ３０３の下を通りチ
ップの端から露出して終端まで延在される。リード３０
２ｃが露出する位置は図１４に示す位置に限らないが、
半導体チップを固着した場合、始端からチップの下に延
在される部分以外に、必ずチップの端から少なくとも１
箇所リード３０２ｃが露出する部分を設ける必要があ
る。また、その露出部にボンディングワイヤを固着する
ので、当然ながらボンディングに必要な面積が露出しな
ければならない。更に、後に詳述するが、電極パッドと
接続する入力端子の並び順を入れかえる目的から、リー
ド３０２ｃは、リード３０２ｂを迂回するように延在さ
れ、チップ端から露出させる。
【００１９】半導体チップ３０３の固着領域には従来の
アイランド部に該当するものはなく、半導体チップは延
在する１本のリード３０２ｃ上に絶縁性樹脂により、図
１２に示す向きで固着される。
【００２０】半導体チップ３０３の各電極は、それぞれ
と対応し近接するリード３０２とボンディングワイヤ３
０４により接続され、それぞれの位置と対応した位置の
端子と、それぞれワイヤ３０４、リード３０２、スルー
ホール３０５を介して電気的に接続されている。
【００２１】ボンディングワイヤ３０４は、半導体チッ
プ３０３の各電極パッドと各リード３０２とを接続す
る。熱圧着によるボールボンディング又は、超音波によ
るウェッヂボンディングにより一括してワイヤボンディ
ングを行い、入力端子用電極パッドIａ１、Ｉａ２、Ｉ
ｂ１、Ｉｂ２、制御端子用電極パッドＣ１、出力端子用
電極パッドＯａ、Ｏｂ、制御端子用電極パッドＣ２をそ
れぞれリード３０２ａ、リード３０２ｃ、リード３０２
ｂ、リード３０２ｄ、リード３０２ｈ、リード３０２
ｇ、リード３０２ｆ、リード３０２ｅと接続する。
【００２２】ここで、各リード３０２には、接続する端
子の符号を示す。図からも明らかなように、入力端子Ｉ
Ｎａ２および入力端子ＩＮｂ１の並び順は、それぞれと
接続する電極パッド（Ｉａ２、Ｉｂ１）の並び順を入れ
替えた配置にすることができる。
【００２３】更に、図１４（Ｂ）にパッケージ３１５内
部と端子の概略図を示す。このように、リードを迂回さ
せることで、チップ３０３の入力端子用電極パッドＩａ
２、Ｉｂ１とそれぞれ接続する入力端子ＩＮａ２、ＩＮ
ｂ１の並び順を入れ替えて、図の上からＩＮａ１、ＩＮ
ｂ１、ＩＮａ２、ＩＮｂ２の順に配置することができ
る。つまり、図１３に示すように、電極パッドの並び順
（Ｉａ２−Ｉｂ１）と、その電極パッドと接続する端子
の並び順が同じもの（ＩＮａ２−ＩＮｂ１）を正とした
場合に、図１４では端子の並び順が逆の並び順（ＩＮｂ
１−ＩＮａ２）となり、パッケージ３１５内部でＲＦ信
号経路が実質交差した回路が実現する。このように、Ｃ
ＳＰ内部の導電パターン３０２によりＲＦ信号経路を交
差させているので、ユーザ側でＡ規格信号と、Ｂ規格信
号の信号経路を交差させる必要がなくなる。
【００２４】図１５は、半導体チップ３０３をパッケー
ジに組み込んで形成された化合物半導体スイッチ回路装
置を示す断面図である。
【００２５】半導体チップ３０３は絶縁性接着剤３５０
によりリード３０２又は基板上に固着され、チップ３０
３の各電極パッドは、それぞれの位置と対応した位置の
端子３０６と、それぞれワイヤ３０４、リード３０２、
スルーホール３０５を介して電気的に接続されている。
【００２６】基板３０１には、各リード３０２に対応し
たスルーホール３０５が設けられている。スルーホール
３０５は基板３０１を貫通し、内部はタングステンなど
の導電材料によって埋設されている。そして、裏面には
各スルーホール３０５に対応した端子３０６を有する
（図１５（Ａ））。
【００２７】すなわち８個の端子３０６は、絶縁基板３
０１の中心線に対して左右対称となるように４個ずつ配
置され、且つ絶縁基板１の一辺に沿って、第１の入力端
子ＩＮａ１、第３の入力端子ＩＮｂ１、第２の入力端子
ＩＮａ２、第４の入力端子ＩＮｂ２の順に、また絶縁基
板３０１の一辺の対辺に沿って、第１の制御端子Ｃｔｒ
ｌ−１、第１の共通出力端子ＯＵＴａ、第２の共通出力
端子ＯＵＴｂ、第２の制御端子Ｃｔｒｌ−２の順に配置
されている（図１５（Ｂ））。
【００２８】パッケージの周囲４側面は、樹脂層３１５
と絶縁基板３０１の切断面で形成され、パッケージの上
面は平坦化した樹脂層３１５の表面で形成され、パッケ
ージの下面は絶縁基板３０１の裏面側で形成される。
【００２９】この化合物半導体スイッチ回路装置は、絶
縁基板３０１の上には０．３ｍｍ程度の樹脂層３１５が
被覆して半導体チップ３０３を封止している。半導体チ
ップ３０３は約１３０μｍ程度の厚みを有する。
【００３０】なおパッケージ表面側は全面樹脂層３１５
であり、裏面側の絶縁基板３０１の端子３０６は、左右
（上下）対称となるパターンで配置されており、電極の
極性判別が困難になるので、樹脂層３１５の表面側に凹
部を形成するか印刷するなどして、極性を表示するマー
クを刻印するのが好ましい。
【００３１】
【発明が解決しようとする課題】上記に示す２連スイッ
チ回路装置では、図１４に示す如く、ＣＳＰのパッケー
ジ内でＲＦ信号経路を実質交差した回路が実現し、ユー
ザ側での実装する場合に小型化が図れる半導体装置を提
供できる。
【００３２】しかし、従来の構造では、入力端子（ＩＮ
ａ２）が接続するリード２ｃが半導体チップの下を通っ
ており、そのラインは高周波信号ラインとなるため、チ
ップ表面の高周波信号ラインと電気的干渉を起こしてし
まう。高周波の中でも１００ＭＨｚ程度の比較的低い周
波数となる中間周波数信号（ＩＦ）帯であれば、上記の
構造でも全く問題とならないが、今後期待されている５
ＧＨｚ以上周波数で用いられる高周波用のスイッチ回路
装置としては、アイソレーションが悪化してしまう問題
があった。
【００３３】
【課題を解決するための手段】本発明は、上述した事情
に鑑みて成されたものであり、絶縁基板と、絶縁基板に
設けられた１層目の導電パターンと、1層目の導電パタ
ーンを被覆する絶縁層と、絶縁層に設けられた複数の2
層目の導電パターンと、絶縁層上に設けられ表面に複数
の電極パッドを有する半導体チップと、複数の電極パッ
ドと２層目の導電パターンとを接続する接続手段と、複
数の電極パッドと個々に接続する端子とを具備し、１層
目の導電パターンは、端子部分を始端として少なくとも
半導体チップの下を通りチップの端から露出して終端ま
で延在して露出部に電極パッドが接続され、２層目の導
電パターンの１つは少なくとも半導体チップの下に配置
される1層目の導電パターンと重畳することを特徴とす
るものである。
【００３４】これにより、ＣＳＰのパッケージ内でＲＦ
信号経路を実質交差した回路が実現し、ユーザ側での実
装する場合に小型化が図れる上、高周波信号ラインとな
る１層目のリードと半導体チップが重畳する部分に高周
波的にＧＮＤ電位となるリードを配置することで、高周
波信号をシールドできるものである。これにより、５Ｇ
Ｈｚ以上の高周波用途であっても、電気的干渉を抑制
し、アイソレーションの悪化を抑制できる半導体装置を
提供できる。
【００３５】
【発明の実施の形態】図１から図７を参照して、本発明
の第１の実施の形態を詳細に説明する。
【００３６】図１には、本発明の半導体装置の平面図を
示す。本発明の半導体装置は、絶縁基板１０ａと、１層
目の導電パターン１と、絶縁層１０ｂと、2層目の導電
パターン２と、半導体チップ１２と、接続手段４と、端
子６とから構成される。
【００３７】図２は１つのチップが固着される導電パタ
ーンの図を示す。図２（Ａ）が絶縁基板１０ａに設ける
１層目の導電パターン１であり、図２（Ｂ）が絶縁層１
０ｂに設ける２層目の導電パターン２である。
【００３８】絶縁基板１０ａはセラミックやガラスエポ
キシ等からなり、その上に金メッキによる１層目の導電
パターン１が設けられ、その上はセラミックやガラスエ
ポキシ等による絶縁層１０ｂで被覆され、同じく金メッ
キによる２層目の複数の導電パターン２が設けられる。
絶縁基板１０ａおよび絶縁層１０ｂは全く重畳し、絶縁
層１０ｂ上の一点鎖線で示す半導体チップ固着領域１１
に半導体チップが固着される。また、導電パターン１、
２は、絶縁基板１０ａおよび絶縁層１０ｂに設けられた
スルーホール５ａ、５ｂを介して端子６と接続する。
【００３９】1層目の導電パターン（リード）１は、絶
縁基板１０ａ上に１つ設けられる。ここで実際には、１
層目の導電パターン１と２層目の導電パターン２の間に
は絶縁層１０ｂが介在するが、絶縁基板１０ａおよび絶
縁層１０ｂは全く重畳するので、１層目のリード１は、
図２（Ｂ）に示す２層目のリード２および一点鎖線で示
す半導体チップ固着領域１１の配置を基準に説明する。
つまり、リード１は、スルーホール５ａ、５ｂに設けら
れる端子６部を始端として、半導体チップ固着領域１１
の下を通りチップ固着領域１１の端から露出して終端ま
で延在される。これは、後に詳述するが、半導体チップ
の電極パッドの並び順とそれに対応する端子の並び順を
入れ替えるためであり、さらに具体的には、リード１
は、隣接する他の端子と対応して設けられた２層目のリ
ード２ｂを迂回するように延在され、その両側に配置さ
れる。
【００４０】リード１が露出する位置は図２（Ａ）に示
す位置に限らないが、半導体チップを固着した場合、始
端からチップの下に延在される部分以外に、必ずチップ
の端から少なくとも１箇所リード１が露出する部分を設
ける必要がある。つまり、リード１は、半導体チップを
の一部を部分的に挟んで始端と終端側の少なくとも２箇
所に露出部があり、また、その露出部は絶縁層１０ｂに
設けられたスルーホール５ｂを介して２層目のリード２
ｃと接続され、リード２ｃにはボンディングワイヤが固
着されるので、当然ながらスルーホール５ｂ形成とワイ
ヤボンドに必要な面積が露出しなければならない。この
ようにリード１の終端側の露出部は２層目のリード２ｃ
とスルーホール５ｂによって接続され、更に、半導体チ
ップ表面の電極パッドが接続される。
【００４１】ここで例えば、リード１をチップの下で曲
折しチップ端からスルーホール５ｂ形成とワイヤボンド
に必要な面積を露出させれば、その終端は半導体チップ
の下にあってもよいし、複数の露出部があってもよい。
【００４２】2層目の導電パターン２は、絶縁層１０ｂ
上に設けられた８本のリード２からなり、半導体チップ
の外周に配置される電極パッドに対応して少なくとも端
子部分に設けられ、端子とは、絶縁層１０ｂおよび絶縁
基板１０ａに設けたスルーホール５ｂ、５ａを介して接
続される。
【００４３】２層目の導電パターン２の１つであるリー
ド２ｈは端子部分から延在されて少なくとも一点鎖線で
示す半導体チップ固着領域１１の下に配置され、少なく
とも半導体チップの下ではリード２ｈは点線で示す1層
目のリード１と重畳する。
【００４４】図３には、絶縁基板１０ａまたは絶縁層１
０ｂに設けられる導電パターンの具体例を示す。図３
（Ａ）が１層目の導電パターン１であり、図３（Ｂ）が
２層目の導電パターン２である。これらの各導電パター
ン１、２は各パッケージ領域１５毎に同一形状であり、
連結部１６により連続して設けられる。各パッケージ領
域１５は例えば長辺×短辺が１．９ｍｍ×１．６ｍｍの
矩形形状を有しており、固着領域１１は、例えば０．６
２ｍｍ×０．３１ｍｍであるが、この固着領域１１は半
導体チップの大きさにより異なる。また、各パッケージ
領域１５の導電パターン１、２は、互いに１００μｍの
間隔を隔てて縦横に配置されている。前記間隔は組み立
て工程でのダイシングラインとなる。ここで、各パター
ン１、２は金メッキによって設けられるが、無電解メッ
キでもよく、この場合連結する必要はないので各導電パ
ターンは個別に設けられる。
【００４５】図４に示す如く、基板１０ａ、絶縁層１０
ｂには、１個の半導体チップに対応するパッケージ領域
１５が複数個（例えば１００個）分が縦横に配置され
る。基板１０ａは、大判の絶縁基板であり、その上を樹
脂層１０ｂで覆うことで、多層配線と、製造工程におけ
る機械的強度を維持し得る板厚を有している。
【００４６】図５には半導体チップ１２を示す。半導体
チップ１２は、２つのスイッチ回路装置を１チップ上に
設けた化合物半導体２連スイッチ回路装置であり、表面
には複数の電極パッドを有し、裏面は半絶縁性のＧａＡ
ｓ基板となっている。このスイッチ回路装置は、ＧａＡ
ｓ基板にスイッチを行う２組のペアＦＥＴａ１、ＦＥＴ
ａ２およびＦＥＴｂ１、ＦＥＴｂ２を中央部の左右に配
置し、各ＦＥＴのゲート電極に抵抗Ｒａ１、Ｒａ２、Ｒ
ｂ１、Ｒｂ２が接続されている。また図示はしないが、
このチップの端子６は、入力端子ＩＮａ１、ＩＮａ２、
ＩＮｂ１、ＩＮｂ２、制御端子Ｃｔｒｌ−１、共通出力
端子ＯＵＴａ、ＯＵＴｂ、制御端子Ｃｔｒｌ−２の８端
子あり、それぞれの端子に対応する電極パッドＩａ１、
Ｉａ２、Ｉｂ１、Ｉｂ２、Ｃ１、Ｏａ、Ｏｂ、Ｃ２が基
板の周辺に設けられている。なお、点線で示した第２層
目の配線は各ＦＥＴのゲート電極形成時に同時に形成さ
れるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）７７であり、実
線で示した第３層目の配線は各素子の接続およびパッド
の形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７８で
ある。第１層目の基板にオーミックに接触するオーミッ
ク金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース
電極、ドレイン電極および各抵抗両端の取り出し電極を
形成するものであり、図５では、パッド金属層と重なる
ために図示されていない。
【００４７】尚、このスイッチ回路装置の回路図は図１
１に示すものと同一であり、また動作原理も前述の通り
であるので、これらの説明は省略する。
【００４８】図６を用いて半導体チップ１２を絶縁層１
０ｂに固着した例を示す。図６（Ａ）は平面図であり、
図６（Ｂ）はパッケージされたチップの概略図である。
【００４９】半導体チップ１２は図５で示す向きでリー
ド２ｈ上に固着される。図ではチップの下全面にアイラ
ンド状にリード２ｈが設けられているが、この形状に限
らず、少なくともチップの下に配置されるリード１と重
畳する部分に配置されていればよい。更に、１層目のリ
ード１（図６（Ａ）では点線で示す）は１層目の端子部
を始端として隣接する他の端子と接続する２層目のリー
ド２ｂを迂回するようチップの下を通り、チップ端から
露出して終端まで延在される。また、その露出部には、
少なくとも１部がリード１と重畳するよう２層目に設け
られたリード２ｃがコンタクトする。
【００５０】半導体チップ１２の各電極パッドは、それ
ぞれと対応し近接するリード２とボンディングワイヤ４
により接続され、それぞれの位置と対応した位置の端子
と、ワイヤ４、リード２、スルーホール５ａ、５ｂを介
して電気的に接続されている。
【００５１】ボンディングワイヤ４は、半導体チップ１
２の各電極パッドと２層目の各リード２とを接続する。
熱圧着によるボールボンディング又は、超音波によるウ
ェッヂボンディングにより一括してワイヤボンディング
を行い、入力端子用電極パッドIａ１、Ｉａ２、Ｉｂ
１、Ｉｂ２、制御端子用電極パッドＣ１、出力端子用電
極パッドＯａ、Ｏｂ、制御端子用電極パッドＣ２をそれ
ぞれリード２ａ、リード２ｃ、リード２ｂ、リード２
ｄ、リード２ｈ、リード２ｇ、リード２ｆ、リード２ｅ
と接続する。
【００５２】これにより具体的には、入力端子ＩＮａ
１、ＩＮａ２、ＩＮｂ１、ＩＮｂ２、制御端子Ｃｔｒｌ
−１、出力端子ＯＵＴａ、ＯＵＴｂ、制御端子Ｃｔｒｌ
−２は、これらと対応する各電極パッドＩａ１、Ｉａ
２、Ｉｂ１、Ｉｂ２、Ｃ１、Ｏａ、Ｏｂ、Ｃ２と接続さ
れる。
【００５３】ここで、図の各リード２には、接続する端
子の符号を示す。図からも明らかなように、入力端子Ｉ
Ｎａ２および入力端子ＩＮｂ１の並び順が、それぞれが
接続する電極パッドＩａ２およびＩｂ１の並び順と正逆
入れ替えた並び順で配置される。
【００５４】ここで、図６（Ｂ）の概略図を用いてパッ
ケージ１５内部のパッド配置と端子の配置について更に
説明する。図からも明らかであるが、半導体チップ１２
内の入力端子用電極パッドは図の上からＩａ１、Ｉａ
２、Ｉｂ１、Ｉｂ２の順で並んでいる。リード２ｃをチ
ップ下で迂回させ、露出部にワイヤボンドすることで、
これらのパッドに接続する入力端子の配置は、図の上か
らＩＮａ１、ＩＮｂ１、ＩＮａ２、ＩＮｂ２となる。つ
まり、電極パッドの並び順（Ｉａ２−Ｉｂ１）と、その
電極パッドとそれぞれ接続する端子の並び順が同じもの
（ＩＮａ２−ＩＮｂ１）を正とした場合に、本発明に依
れば図６の如く、端子の並び順を電極パッドの並び順と
逆の並び順（ＩＮｂ１−ＩＮａ２）とすることができ
る。
【００５５】つまり、パッケージ１５内部で入力端子Ｉ
Ｎａ２、ＩＮｂ１の並び順が、その端子がそれぞれ接続
する電極パッドの並び順と正逆入れ変わった配置とな
り、ＲＦ信号経路が実質交差した回路が実現する。この
ように、ＣＳＰ内部の導電パターン２によりＲＦ信号経
路を交差させているので、ユーザ側でＡ規格信号と、Ｂ
規格信号の信号経路を交差させる必要がなくなる。
【００５６】本発明の特徴は、パッケージ内で、ＲＦ信
号経路を実質交差したチップサイズパッケージのスイッ
チ回路装置において、高周波的にＧＮＤとなるリード２
ｈを、入力端子と接続するリード１と半導体チップ１２
の間に配置することにある。半導体チップ１２の下には
リード１が通っており、このリード１は高周波信号ライ
ンとなるため、半導体チップ表面の高周波信号ラインと
電気的干渉を起こし、５ＧＨｚ以上の周波数ではアイソ
レーションが悪化してしまう。このため、少なくとも高
周波信号ラインとなるリード１と半導体チップ１２とが
重畳する部分にリード２ｈを配置することに高周波の信
号をシールドするものである。リード２ｈには、制御端
子Ｃｔｒｌ−１が接続する。制御端子は３Ｖまたは０Ｖ
の電圧が印加され、高周波的にＧＮＤとなる。つまり、
このリード２ｈにより、リード１と半導体チップの高周
波信号ラインとをシールドし、電気的干渉によるアイソ
レーションの悪化を抑制することができる。
【００５７】ここで、この導電パターン２はメッキパタ
ーン形成に厚膜印刷を使用しているため、パターン（リ
ード）間の最小間隔を７５μｍにすることができる。リ
ード間距離を大幅に縮小できるので、これによっても、
パッケージの小型化に大きく寄与できることになる。
【００５８】図７は、化合物半導体チップ１２をパッケ
ージに組み込んで形成された化合物半導体スイッチ回路
装置を示す側面図（Ａ）、裏面の平面図（Ｂ）である。
尚、図７（Ａ）は各構成要素を説明するためにそれぞれ
を記載した側面図であり、ある一面における断面図では
ない。
【００５９】半導体チップ１２はリード２又は絶縁層１
０ｂ上に固着され、チップ１２の各電極パッドは、それ
ぞれの位置と対応した位置の端子６と、それぞれワイヤ
４、リード２、スルーホール５ａ、５ｂを介して電気的
に接続されている。
【００６０】絶縁基板１０ａ、絶縁層１０ｂには、各リ
ード２に対応したスルーホール５ａ、５ｂが設けられて
いる。リード２ｃを除くリードに対応するスルーホール
５ａ、５ｂは絶縁層１０ｂおよび絶縁基板１を共に貫通
し、内部はタングステンなどの導電材料によって埋設さ
れている。そして、裏面には各スルーホール５ａに対応
した端子６を有する。入力端子用電極パッドＩａ２が接
続するリード２ｃは、絶縁層１０ｂのスルーホール５ｂ
を介して１層目のリード１と接続しそのリード１は絶縁
基板１０ａ上の別の位置に設けられたスルーホール５ａ
を介して入力端子ＩＮａ２に接続している（図７
（Ａ））。
【００６１】すなわち８個の端子６は、絶縁基板１の中
心線に対して左右対称となるように４個ずつ配置され、
且つ絶縁基板１の一辺に沿って、第１の入力端子ＩＮａ
１、および第３の入力端子ＩＮｂ１、第２の入力端子Ｉ
Ｎａ１、第４の入力端子ＩＮｂ２の順に、また絶縁基板
１の一辺の対辺に沿って、第１の制御端子Ｃｔｒｌ−
１、第１の共通出力端子ＯＵＴａ、第２の共通出力端子
ＯＵＴｂ、第２の制御端子Ｃｔｒｌ−２の順に配置され
ている（図７（Ｂ））。
【００６２】パッケージの周囲４側面は、樹脂層１５と
絶縁基板１の切断面で形成され、パッケージの上面は平
坦化した樹脂層１５の表面で形成され、パッケージの下
面は絶縁基板１の裏面側で形成される。
【００６３】この化合物半導体スイッチ回路装置は、絶
縁基板１の上には０．３ｍｍ程度の樹脂層１５が被覆し
て化合物半導体チップ３を封止している。化合物半導体
チップ３は約１３０μｍ程度の厚みを有する。
【００６４】なおパッケージ表面側は全面樹脂層１５で
あり、裏面側の絶縁基板１の端子６は、左右（上下）対
称となるパターンで配置されており、電極の極性判別が
困難になるので、樹脂層１５の表面側に凹部を形成する
か印刷するなどして、極性を表示するマークを刻印する
のが好ましい。
【００６５】ここで、シールド用のリードは高周波的に
ＧＮＤ電位であればよいので、制御端子Ｃｔｒｌ−２用
のリード２ｅを用いても良い。
【００６６】また、図８、図９を参照して本発明の第２
の実施の形態を示す。
【００６７】本発明の実施の形態は、高周波信号ライン
をシールドするリードを、チップの電極パッドと対応す
るリードとは別に設けるものである。第１の実施の形態
においては、高周波信号ラインをシールドするリードは
制御端子Ｃｔｒｌ−１の接続するリードを用いていた
が、第２の実施の形態においては、ＧＮＤ端子に接続す
る専用のリード２２ｉを設けることにより、より確実に
高周波信号をシールドするものである。ここで、固着す
る半導体チップおよびその動作原理などは第１の実施の
形態と同様であるので、説明は省略する。
【００６８】図８は絶縁基板１０ａと絶縁層１０ｂを重
ねた導電パターンの図であり、点線で示す第１層目のリ
ード２１は、入力端子の並び順を、その端子が接続する
電極パッド並び順と正逆入れ替えた配置とするため、端
子部を始端として、絶縁層１０ｂ上の一点鎖線で示す半
導体チップ固着領域１１の下を通りチップ固着領域１１
の端から露出して終端まで延在される。
【００６９】2層目の導電パターンは、９本のリード２
２からなり、少なくとも端子部分に接続されている。ま
た、その内の１つであるリード２２ｉは、ＧＮＤ端子と
接続し、チップの複数の電極パッドと接続する導電パタ
ーン２２ａ〜２２ｈとは別に独立して設けられる。各導
電パターン２２は、絶縁層１０ｂおよび絶縁基板１０ａ
に設けたスルーホール２５ｂ、２５ａを介して端子と接
続される。
【００７０】リード２２ｉは端子部分から延在されて少
なくとも半導体チップの下に配置され、少なくとも半導
体チップの下に配置された部分は点線で示す1層目のリ
ード２１と重畳する。リード２２ｉは、ＧＮＤ端子と接
続するので、これにより、１層目のリード２１と、半導
体チップを通過する高周波信号をシールドすることがで
きる。
【００７１】図９には半導体チップを固着した例を示
す。チップは図５に示すものであり、固着する方向も図
５に示す向きとする。図に示す如くリード２２ａ〜２２
ｈは、半導体チップのそれぞれの電極パッドとボンディ
ングワイヤで接続される。各リード２２には、それぞれ
が接続する端子の符号を示す。
【００７２】リード２２ｉは、絶縁層１０ｂおよび絶縁
基板１０ａを共に貫通するスルーホール２５ａ、２５ｂ
を介して、ＧＮＤ端子に接続される。リード２２ｉは、
少なくともリード２１と半導体チップ１２の重畳する部
分に設けられれば良く、ボンディングワイヤによる電極
パッドとの接続はない。
【００７３】第２の実施の形態による特徴は、高周波信
号のシールド用に、チップの電極パッドと対応するリー
ドとは別にシールド専用のリードを設けて、ＧＮＤ端子
に接続することにある。リード２１を、隣接するリード
２２ｂを迂回するようにチップの下に延在して露出部分
に電極パッドを接続することにより、前述の如く、入力
端子ＩＮａ２およびＩＮｂ１の並び順を、それぞれが接
続する電極パッドの並び順（Ｉａ２−Ｉｂ１）と同じも
の（ＩＮａ２−ＩＮｂ１）を正とした場合、その逆の並
び順（ＩＮｂ１−ＩＮａ２）に配置し、パッケージ内で
信号経路を実質交差させたチップサイズパッケージのス
イッチ回路が実現する。さらにこのスイッチ回路装置に
おいて、高周波信号ラインとなるリード２１と半導体チ
ップ１２が重畳する部分にシールド用のリード２２ｉを
配置し、ＧＮＤ端子に接続することにより、第１の実施
の形態の構造と比較して、高周波ノイズが全く無いシー
ルドができる。これにより、端子数は増えるが、より信
頼性の高いシールドできるため、高周波用途において、
確実にアイソレーションの悪化を抑制し、高性能な半導
体装置を提供できる利点を有する。
【００７４】更に図１０を参照して本発明の第３の実施
の形態を示す。
【００７５】本実施の形態は、ＲＦ信号の入力端子ＩＮ
ｂ１となる１層目のリード１と接続する２層目のリード
を、リード１２０ｃ1の他にもう１箇所（リード１２０
ｃ2）設けるものであり、図１０には、２層目の導電パ
ターンを示す。１層目のリード１（点線で示す）および
２層目の他のリード１２０ａ、１２０ｂ、１２０ｄ〜１
２０ｈは第１の実施の形態と同じパターンである。リー
ド１２０ｃ1およびリード１２０ｃ2は、リード１の半導
体チップ１２の一部を挟んだ始端側および終端側の２箇
所の露出部と少なくとも１部が重畳して接続できるよ
う、絶縁層１０ｂ上の２箇所に設けられる。このリード
１２０ｂと、リード１２０ｃ1およびリード１２０ｃ2の
いずれかを選択して、入力端子用電極パッドＩａ２、Ｉ
ｂ１を接続することで、２つの電極パッドＩａ２、Ｉｂ
１とそれぞれ接続する入力端子Ｉｎａ２およびＩｎｂ１
の並び順を電極パッドの並び順と正逆の配置に容易に切
り替えることができる。
【００７６】すなわち、図１０（Ａ）の如く、入力端子
用電極パッドＩａ２を近傍するリード１２０ｂに接続
し、入力端子用電極パッドＩｂ１をリード１２０ｃ2に
接続することにより、入力端子ＩＮａ２およびＩＮｂ１
の並び順を、それぞれが接続する電極パッドの並び順
（Ｉａ２−Ｉｂ１）と同じ、正の配置（ＩＮａ２−ＩＮ
ｂ１）にすることができる。
【００７７】一方、図１０（Ｂ）に示す如く、入力端子
用電極パッドＩａ２をリード１２０ｃ1に接続し、入力
端子用電極パッドＩｂ１を近傍するリード１２０ｂに接
続することにより、本発明の第１の実施の形態と同一パ
ターンとなる。つまり、入力端子ＩＮａ２およびＩＮｂ
１の並び順を、それぞれが接続する電極パッドの並び順
（Ｉａ２−Ｉｂ１）を入れ替えた逆の配置（ＩＮｂ１−
ＩＮａ２）にすることができる。
【００７８】つまり絶縁基板上に設けた１層目の入力端
子用のリードをチップの下に延在して終端をチップから
露出し、その１層目のリードと接続し尚且つ半導体チッ
プの電極パッドが接続する２層目のリードを２箇所に設
け、ボンディングワイヤが接続するリードを切り替える
ことにより、同一のチップパターン、同一導電パターン
でありながら、電極パッドと対応する入力端子の配置が
正逆可能、つまり本来の配置とそれを逆にした配置に容
易に切り替えることができる。従って、ボンディングワ
イヤの接続先の切り替えのみで容易にＲＦ信号経路を切
り替えることができ、ユーザの要求に迅速に且つ柔軟に
対応できる利点を有する。
【００７９】この第３の実施の形態は、第１の実施の形
態のパターンにおいて、１層目のリードと接続する２層
目のリードを２箇所に設けた構造を示したが、当然なが
ら第２の実施の形態のパターンにおいてもリード１と接
続する２層目のリード（図９リード２２ｃ）を２箇所に
設けることにより同様に実施できる。
【００８０】
【発明の効果】本発明の特徴は、２層の導電パターンを
有するチップサイズパッケージのスイッチ回路装置にお
いて、入力端子と接続し、高周波信号ラインとなる1層
目のリードと２層目に設けられる半導体チップが重畳す
る部分に、ＧＮＤ電位または直流電位となる2層目のリ
ードを設け、両者をシールドすることにある。
【００８１】これにより、第1に、入力の高周波信号ラ
インと半導体チップ上の高周波信号ラインの電気的干渉
を抑制できる。入力端子と接続するリードと半導体チッ
プとが重畳する部分の間に、３Ｖまたは０Ｖの電圧が印
加される制御端子と接続するリードを配置することで、
高周波的にＧＮＤ電位となるリードにより入力の高周波
信号ラインと半導体チップ表面の高周波信号ラインをシ
ールドできる。つまり電気的干渉が起こらず、アイソレ
ーションの悪化を抑制できるものである。
【００８２】第２に、シールド用のリードを、半導体チ
ップの各電極パッドに接続するリードとは別に設け、Ｇ
ＮＤ端子と接続することにより、高周波ノイズが全く無
いシールドができるので、アイソレーションの悪化を確
実に抑制でき、特に５ＧＨｚ以上の高周波用途での特性
が向上する利点を有する。
【００８３】第３に、１層目の１つのリードを半導体チ
ップの下で隣接する２層目のリードを迂回するように延
在して露出し、その露出部に他の２層目のリードを接続
してワイヤボンドすることにより、入力端子の並び順
を、それぞれ接続する電極パッドの並び順と同じものを
正とした場合、電極パッドの並び順を入れ替えた逆の並
び順とすることができる。つまり、従来はＲＦ信号経路
をユーザ側で交差してセットする必要があったため、ユ
ーザ側で基板の占有面積が大きくなってしまったり、基
板設計に制限がでたりするなどの問題があったが、本発
明によれば、ＣＳＰのパッケージ内で実質、配線を交差
することができるので、ユーザ側はそのままセットで
き、実装時の小型化に大きく寄与できる利点を有する。
【００８４】第４に、１層目のリードと接続する２層目
のリードを２箇所に設け、いずれか一方のリードをワイ
ヤボンドにより選択することで、入力端子の並び順を、
それぞれ接続する電極パッドの並び順と同じ並び順
（正）と電極パッドの並び順を入れ替えた並び順（逆）
に切り替えることができる。つまり同一パターンのチッ
プおよび導電パターンを用いて、入力端子の並び順を容
易に正逆に切り替えることができる。具体的には、ＣＳ
Ｐのパッケージ内で、ＲＦ信号経路を実質交差させたパ
ターンと交差させないパターンのスイッチ回路装置が、
ボンディング位置の変更のみで実現できるため、ユーザ
の要望に対して、迅速にまた、非常に低コストで柔軟に
対応できる利点を有する。
【００８５】ここで、セラミックは２層となるが、半導
体チップ内の配置に工夫を凝らしており、チップサイズ
自体が小さいので、セラミックは２層となるがそれほど
問題とならない。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である
【図２】本発明を説明するための平面図である
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための斜視図である。
【図５】本発明を説明するための平面図である。
【図６】本発明を説明するための（Ａ）平面図、（Ｂ）
概略図である。
【図７】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
【図８】本発明を説明するための平面図である。
【図９】本発明を説明するための平面図である。
【図１０】本発明を説明するための平面図である。
【図１１】従来技術を説明するための回路図である。
【図１２】従来技術を説明するための平面図である。
【図１３】従来技術を説明するための概略図である。
【図１４】従来技術を説明するための（Ａ）平面図、
（Ｂ）概略図である。
【図１５】従来技術を説明するための（Ａ）断面図、
（Ｂ）平面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 猪爪 秀行 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 境 春彦 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 木村 茂夫 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5E346 AA15 AA43 BB07 BB11 CC04 CC09 CC16 CC38 DD22 DD33 EE31 FF01 HH04 HH06 HH22 HH33

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板と、 該絶縁基板に設けられた１層目の導電パターンと、 前記1層目の導電パターンを被覆する絶縁層と、 前記絶縁層に設けられた複数の２層目の導電パターン
    と、 前記絶縁層上に設けられ表面に複数の電極パッドを有す
    る半導体チップと、 前記複数の電極パッドと前記２層目の導電パターンとを
    接続する接続手段と、 前記複数の電極パッドと接続する端子とを具備し、 前記１層目の導電パターンは、前記端子部分を始端とし
    て少なくとも前記半導体チップの下を通り該チップの端
    から露出して終端まで延在して該露出部に前記電極パッ
    ドが接続され、前記２層目の導電パターンの１つは少な
    くとも前記半導体チップの下に配置される前記1層目の
    導電パターンと重畳することを特徴とする半導体装置。
  2. 【請求項２】 前記２層目の導電パターンの１つはＧＮ
    Ｄ端子または直流電圧端子と接続することを特徴とする
    請求項１に記載の半導体装置。
  3. 【請求項３】 前記２層目の導電パターンの１つはＧＮ
    Ｄ端子と接続し、前記複数の電極パッドと接続する導電
    パターンとは別に設けられることを特徴とする請求項２
    に記載の半導体装置。
  4. 【請求項４】 前記半導体チップは裏面が半絶縁性であ
    る化合物半導体基板からなることを特徴とする請求項１
    に記載の半導体装置。
  5. 【請求項５】 前記１層目の導電パターンは、隣接する
    他の端子と対応して設けられた前記２層目の導電パター
    ンを迂回するようにその両側に配置することを特徴とす
    る請求項１に記載の半導体装置。
  6. 【請求項６】 前記１層目の導電パターンの終端側の露
    出部と接続する前記２層目の他の導電パターンを前記接
    続手段で前記電極パッドの１つと接続することにより、
    少なくとも２つの前記電極パッドにそれぞれ接続する端
    子の並び順が前記電極パッドの並び順と正逆の配置とな
    ることを特徴とする請求項１に記載の半導体装置。
  7. 【請求項７】 前記１層目の導電パターンと接続する前
    記２層目の他の導電パターンは、前記１層目の導電パタ
    ーンの前記チップの一部を挟んだ始端側の露出部および
    終端側の露出部と接続する２箇所に設けられ、いずれか
    一方の前記２層目の他の導電パターンを前記電極パッド
    の１つと接続することにより、２つの前記電極パッドと
    それぞれ接続する端子の並び順を前記電極パッドの並び
    順と正逆の配置に切り替えられることを特徴とする請求
    項１に記載の半導体装置。
  8. 【請求項８】 前記半導体チップは、２つのスイッチ回
    路装置を１チップ上に設けた２連スイッチ回路装置であ
    ることを特徴とする請求項１に記載の半導体装置。
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