JP2003196151A - データメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のデータメモリ制御部では、固定して割
り付けられた、もしくはブロック毎に割り付けられた優
先順位に基づいて調停制御が行われていた。従って、ペ
リフェラルからのアクセスに対する優先順位が高く割り
付けられている場合、プロセッサとペリフェラルのアク
セス競合発生時は、プロセッサが処理しているタスク内
容に関係なく、実行が待たされることになっていた。 【解決手段】 複数のブロックでデータメモリを共有す
るために前記複数ブロックからのアクセス要求を調停制
御するデータメモリ制御装置において、データメモリ制
御部は、複数のブロックからのアクセス要求信号線によ
りアクセス要求を受け、複数のアクセス要求の調停制御
をアドレスバスからの情報を用いて行い、１つないし複
数のブロックとデータメモリ間のデータの受け渡し許可
することで、アクセス効率の向上と、タスク毎の優先順
位を設定することを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データメモリ制御
装置に関し、特に、データメモリ制御部の調停制御によ
り、データメモリを複数のブロックで共有しているデー
タメモリ制御装置に関するものである。

【０００２】

【従来の技術】近年のシステムＬＳＩ、中でも画像デー
タ等を扱うメディア処理を実現するＬＳＩでは、全体の
面積に対するメモリの占有比率が非常に高くなっている
という傾向にある。従って、コスト削減のために面積を
削減する場合、メモリの容量削減は非常に効果があり、
重要な取り組みであるといえる。また、メモリ容量削減
技術の一つとして、メモリの共有化がある。データメモ
リを複数のブロックで共有する際のアクセスの調停制御
において、アクセスブロック毎に優先順位を与え、その
優先順位に従って調停制御を実行していた。これによ
り、優先順位が高いブロックのアクセスが優先的に実行
され、処理をよりスムーズに流すことができるという効
果を得ていた。

【０００３】

【発明が解決しようとする課題】従来におけるデータメ
モリ制御装置では、複数のブロックの各ブロックに対し
てデータメモリへのアクセスを実行する場合の優先順位
を定義し、該優先順位に従って各ブロックからのアクセ
スの調停を行なっている。したがって、データメモリに
対してアクセスを実行するブロックを追加する時は、ア
クセス調停機構を変更する必要が生じると同時に、デー
タメモリに対してアクセスを実行するブロックが多い場
合はアクセス調停機構が複雑になるという問題がある。

【０００４】また、複数のタスクから構成されるブロッ
クの処理を行なう場合には、各タスクに対して処理の優
先順位を定義する必要があり、ソフトウェアが複雑にな
ると言う問題もある。本発明は、前記問題点に鑑みてな
されたものであり、アクセス効率の向上と、タスク毎の
優先順位を設定することを可能とすることができるデー
タメモリ制御装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】前述した問題点を解決す
るために、本発明の請求項１に記載のデータメモリ制御
装置は、複数のブロックでデータメモリを共有するため
に前記複数のブロックからのアクセス要求を調停制御す
るデータメモリ制御装置において、前記複数のブロック
からのアクセス要求を調停制御するデータメモリ制御部
と、前記データメモリと前記データメモリ制御部とを接
続する第１のアドレスバスと、前記データメモリと前記
データメモリ制御部とを接続する第１のデータバスと、
前記データメモリと前記データメモリ制御部とを接続す
る第１のアクセス要求信号線と、前記複数のブロックと
前記データメモリ制御部とを接続する複数の第２のアド
レスバスと、前記複数のブロックと前記データメモリ制
御部とを接続する複数の第２のデータバスと、前記複数
のブロックと前記データメモリ制御部とを接続する複数
の第２のアクセス要求信号線と、前記複数のブロックと
前記データメモリ制御部とを接続する複数のアクセス許
可信号線とを備え、前記データメモリ制御部は、前記複
数のブロックから前記複数の第２のアクセス要求信号線
によりアクセス要求を受け、複数のアクセス要求の調停
制御を前記複数の第２のアドレスバスからのアドレス情
報を用いて行い、許可したアクセス要求に従って、１つ
または複数のブロックと前記データメモリとの間のデー
タの受け渡しを行うものである。

【０００６】これにより、従来のように、アクセスする
ブロック単位のみでしか定義できなかった優先順位が、
アドレス情報を用いて定義できるので、データメモリ制
御部におけるアクセス調停機構を変更することなく、ブ
ロックの数を容易に拡張することができるとともに、複
数のブロックからのアクセスの調停制御を簡素化するこ
とができ、また、データの転送効率の向上を可能にす
る。

【０００７】また、本発明の請求項２に記載のデータメ
モリ制御装置は、請求項１に記載のデータメモリ制御装
置において、前記データメモリは、該データメモリのア
ドレスによって分割される複数の領域を有し、前記デー
タメモリ内の分割された複数の領域に対応するアドレス
空間に対して、前記複数のブロックがデータメモリに対
するアクセスを実行する場合における優先順位を定義す
る手段を備え、前記データメモリ制御部は、前記複数の
ブロックが前記データメモリに対するアクセスを実行す
る際、前記優先順位の高いデータメモリ内の領域へのア
クセスを実行するブロックからのアクセスを優先的に実
行するように調停制御するものである。

【０００８】これにより、データメモリ領域に対する優
先順位を定義し、優先順位が高いタスクが格納されてい
るデータアメモリ領域に対する優先順位を高くすること
により、優先順位が高いタスクの転送を優先的に実行で
き、システム全体の処理効率の向上が可能になる。

【０００９】また、本発明の請求項３に記載のデータメ
モリ制御装置は、請求項２に記載のデータメモリ制御装
置において、前記データメモリ内の優先順位の高い領域
の記憶素子が、優先度の低い領域の記憶素子よりも高速
アクセス可能な高性能記憶素子であるものとしたもので
ある。

【００１０】これにより、高性能記憶素子によるコスト
増加を抑えつつ、優先順位が高い領域へのアクセスは速
くなるとともに、競合して待たされる優先順位の低いア
クセスの待ち時間が短縮されるので、システム全体の処
理効率の向上が可能になる。

【００１１】また、本発明の請求項４に記載のデータメ
モリ制御装置は、請求項２または３に記載のデータメモ
リ制御装置において、前記データメモリ内の優先順位が
定義された複数の領域における優先順位の高い領域のう
ち、前記複数のブロックの各ブロックが頻繁にアクセス
を実行する特定領域の記憶素子が、アクセスを実行する
ことが少ない領域の記憶素子よりもさらに高速アクセス
可能な高性能記憶素子であるものとしたものである。

【００１２】これにより、高性能記憶素子によるコスト
の増加を抑えつつ、優先順位が高い領域へのアクセスは
さらに速くなるとともに、競合して待たされる優先順位
の低いアクセスの待ち時間がさらに短縮されるので、シ
ステム全体の処理効率の向上が可能になる。

【００１３】また、本発明の請求項５に記載のデータメ
モリ制御装置は、請求項２または３に記載のデータメモ
リ制御装置において、前記データメモリ内の優先順位が
定義された複数の領域の各領域のうち、前記複数のブロ
ックの各ブロックが頻繁にアクセスを実行する特定領域
の記憶素子が、アクセスを実行することが少ない領域の
記憶素子よりも高速アクセス可能な高性能記憶素子であ
るものとしたものである。

【００１４】これにより、高性能記憶素子によるコスト
の増加を抑えつつ、優先順位が高い領域、及び各ブロッ
クが頻繁にアクセスする各領域の特定領域へのアクセス
がさらに速くなるとともに、競合して待たされる低いア
クセスの待ち時間が更に短縮されるので、システム全体
の処理効率の向上が可能になる。

【００１５】また、本発明の請求項６に記載のデータメ
モリ制御装置は、請求項１に記載のデータメモリ制御装
置において、前記データメモリ制御部は、前記複数のブ
ロックによる前記データメモリの同一アドレスに対する
リードアクセスの競合を監視するリードアクセス競合監
視ブロックを備え、前記リードアクセス競合監視ブロッ
クは、前記複数の第２のアドレスバスからの情報と、前
記複数の第２のアクセス要求信号線からのアクセス要求
信号とにより、前記データメモリの同一アドレスへのリ
ードアクセスの競合を監視し、競合が発生した場合にリ
ードアクセスの競合を許可する手段を備えたものであ
る。

【００１６】これにより、データメモリの同一領域へ複
数ブロックからのリードアクセス競合時に、それぞれの
アドレスバスとアクセス要求信号により、同一アドレス
へのリードアクセス競合を検出し、リードアクセス競合
を許可することにより、システム全体の処理性能を向上
することができる。

【００１７】また、本発明の請求項７に記載のデータメ
モリ制御装置は、請求項１に記載のデータメモリ制御装
置において、前記データメモリ制御部は、前記複数のブ
ロックによる前記データメモリの同一アドレスに対する
リードアクセスとライトアクセスとの競合を監視するリ
ード・ライトアクセス競合監視ブロックを備え、前記リ
ード・ライトアクセス競合監視ブロックは、前記複数の
第２のアドレスバスからの情報と、前記複数の第２のア
クセス要求信号線からのアクセス要求信号とにより、前
記データメモリへのリードアクセス中に、該リードアク
セスが行われているアドレスへのライトアクセスの競合
を監視し、競合が発生した場合に１つのライトアクセス
を許可すると同時に該ライトアクセスでの書き込みデー
タをリードアクセス中のブロックへ受け渡す手段を備え
たものである。

【００１８】これにより、データメモリの同一領域への
ブロックのアクセス時に、それぞれのアドレスバスとア
クセス要求信号とにより、リードアクセスに対するライ
トアクセス競合を検出し、ライトアクセス競合を許可す
ることにより、システム全体の処理性能を向上すること
ができる。

【００１９】また、本発明の請求項８に記載のデータメ
モリ制御装置は、請求項１に記載のデータメモリ制御装
置において、前記データメモリ制御部は、前記データメ
モリを共有する第１のブロックが読み出したデータを保
持するリードレジスタと、前記第１のブロックが前記デ
ータメモリへ２回以上連続して同じアドレスから読み出
し動作をしていることを検出する連続アクセス検出部と
を備え、前記第１のブロックによる前記データメモリの
同一アドレスからの２回以上の連続した読み出し動作を
前記連続アクセス検出部にて検出中であり、かつ前記デ
ータメモリを共有する第２のブロックがアクセス要求を
出したとき、前記第１のブロックが前記データメモリか
ら読み出しているデータを前記リードレジスタに保存
し、前記第１のブロックへは該リードレジスタの保存デ
ータを送信して、前記第２のブロックの前記データメモ
リへのアクセスを許可するものである。

【００２０】これにより、あるブロックからの同一アド
レスからの連続読み出し中は、他のアクセス要求が来た
ときに競合して待つことなくアクセスすることができる
ので、システム全体の処理性能を向上することができ
る。

【００２１】また、本発明の請求項９に記載のデータメ
モリ制御装置は、請求項８に記載のデータメモリ制御装
置において、前記データメモリ制御部は、前記第２のブ
ロックが書き込み要求を出しているアドレスと前記第１
のブロックが読み出しているアドレスとが同一アドレス
であることを検出するアドレス検出部を備え、前記アド
レス検出部で前記第１のブロックの読み出しアドレスと
前記第２のブロックの書き込みアドレスとが同一アドレ
スであることを検出し、前記第２のブロックによる前記
同一アドレスへのデータの書き込み後に、前記第１のブ
ロックによる前記同一アドレスからの読み出しを行い、
同時に前記リードレジスタに該読み出しデータを書き込
み、前記リードレジスタの更新を行うものである。

【００２２】これにより、同一アドレスからの連続読み
出し中は、他のアクセス要求が来たときに競合して待つ
ことなくアクセスすることができるので、システム全体
の処理性能を向上することができ、また、同一アドレス
への書き込みにより、データが更新された場合は、再度
読み出しすることにより、連続読み出しへ結果を反映さ
せることができる。

【００２３】また、本発明の請求項１０に記載のデータ
メモリ制御装置は、請求項９に記載のデータメモリ制御
装置において、前記アドレス検出部で前記第１のブロッ
クの読み出しアドレスと前記第２のブロックの書き込み
アドレスとが同一アドレスであることを検出したとき、
前記第２のブロックによる前記同一アドレスへのデータ
の書き込みと同時に前記リードレジスタに該書き込みデ
ータを書き込み、前記リードレジスタの更新を行うもの
である。

【００２４】これにより、同一アドレスからの連続読み
出し中は、他のアクセス要求が来たときに競合して待つ
ことなくアクセスすることができるので、システム全体
の処理性能を向上することができ、また、同一アドレス
への書き込みにより、データが更新された場合は、再度
読み出しを実行することなしに連続読み出しへ結果を反
映させることができる。

【００２５】また、本発明の請求項１１に記載のデータ
メモリ制御装置は、請求項１に記載のデータメモリ制御
装置において、前記データメモリ制御部は、ｎ（ｎ≧
２）ワード分のデータを保持する一時記憶メモリと、前
記データメモリを共有する第１のブロックが前記データ
メモリへ２回以上連続して同じアドレスへ読み出し動作
をしていることを検出する連続アクセス検出部と、前記
データメモリを共有する第２のブロックが書き込み要求
を出しているアドレスと前記第１のブロックが読み出し
ているアドレスとが同一アドレスであることを検出する
アドレス検出部とを備え、前記第１のブロックが連続し
てｍ（ｍ≦ｎ）ワードの周期的なアドレスアクセスを行
うという通知を受け、該周期的なアドレスアクセスによ
り読み出されるｍワードのデータを前記一時記憶メモリ
へ保存し、該第１のブロックへは前記一時記憶メモリの
データを送信して前記第２のブロックの前記データメモ
リへのアクセスを許可し、前記アドレス検出部で前記第
２のブロックの書き込みアドレスと前記第１のブロック
の読み出しアドレスとが同一アドレスであることを検出
した時は、前記第２のブロックによる書き込みと同時に
前記一時記憶メモリにデータを書き込み、前記一時記憶
メモリの更新を行うものである。

【００２６】これにより、係数参照等、周期的なアクセ
スを実行する領域へのアクセスの場合、他のアクセスを
許可できるので、システム全体の処理効率の向上を可能
にする。

【００２７】また、本発明の請求項１２に記載のデータ
メモリ制御装置は、請求項１に記載のデータメモリ制御
装置において、前記複数のブロック間で直接データの受
け渡しを行うための複数のダイレクトバスと、前記複数
のブロックに対してのデータのダイレクト転送を制御す
るダイレクト転送制御部とを備え、前記複数のブロック
の中の単一ブロックからのデータメモリへのライトアク
セス要求を行っているアドレスと、前記複数のブロック
の全てもしくは一部のブロックからのリードアクセス要
求を行っているアドレスとが同一アドレスの場合、アク
セス要求全てに対して許可を与え、ライトアクセス許可
を受けたブロックから出力された書き込みデータのデー
タメモリへの書き込みを実行すると同時に、前記ダイレ
クト転送制御部にて、前記ダイレクトバスを介した、リ
ードアクセス許可を受けたブロックへの前記書き込みデ
ータの受け渡しを制御するものである。

【００２８】これにより、データメモリを介した複数ブ
ロック間のデータの転送の場合、ライトアクセスとリー
ドアクセスとを同時に実行できるので、システム全体の
処理効率の向上を可能にする。

【００２９】また、本発明の請求項１３に記載のデータ
メモリ制御装置は、請求項１２に記載のデータメモリ制
御装置において、前記ライトアクセス許可を受けたブロ
ックから前記データメモリへの書き込みが不要な場合
は、前記データメモリへの書き込みは実行せず、前記ダ
イレクトバスを介した、リードアクセス許可を受けたブ
ロックへの前記書き込みデータの受け渡しのみを実行
し、その間、他のブロックからのアクセス要求を許可す
るものである。

【００３０】これにより、データメモリを介した複数ブ
ロック間の転送の場合でかつ、データメモリ上に転送デ
ータを書き込む必要がない場合、ライトアクセスとリー
ドアクセスとを同時に実行でき、また、その間にも他の
アクセスを許可することができるので、システム全体の
処理性能を向上することができる。

【００３１】また、本発明の請求項１４に記載のデータ
メモリ制御装置は、請求項１ないし１３のいずれかに記
載のデータメモリ制御装置において、前記複数のブロッ
クに対するクロックのオン／オフを制御するクロック制
御部と、前記クロック制御部と前記複数のブロックを接
続する複数のクロック制御信号線とを備え、前記複数の
ブロックによる前記データメモリへのアクセス競合が発
生すると、前記データメモリ制御部は調停制御を行い、
前記アクセス許可信号線からのアクセス許可を保留され
待ち状態に入る全てのブロック、もしくは一部のブロッ
クに対し、前記クロック制御部が、前記クロック制御信
号線を用いてクロックを停止するものである。

【００３２】これにより、転送待ちの状態のブロックへ
のクロックの供給が止まるため、消費電力の低減が可能
になる。

【００３３】また、本発明の請求項１５に記載のデータ
メモリ制御装置は、請求項１ないし１４のいずれかに記
載のデータメモリ制御装置において、前記データメモリ
の動作周波数を変更するメモリ速度制御部と、前記デー
タメモリ、及び前記メモリ速度制御部を接続するメモリ
速度制御信号線とを備え、前記複数のブロックによる前
記データメモリへのアクセス競合が発生すると、前記デ
ータメモリ制御部は調停制御を行い、アクセス競合の度
合いに応じて、前記メモリ速度制御部が前記メモリ速度
制御信号線を通じて前記データメモリを高速動作させる
ものである。

【００３４】これにより、データメモリの動作周波数を
上げることにより、複数のブロックからのアクセスが可
能になるとともに、転送待ちの状態のブロックの周波数
が落とされるため、消費電力の低減が可能になる。

【００３５】また、本発明の請求項１６に記載のデータ
メモリ制御装置は、請求項１ないし１５のいずれかに記
載のデータメモリ制御装置において、データメモリ、デ
ータメモリ制御部、及び複数のブロックから構成される
データメモリ制御装置を一つの単位ブロックとする第１
から第ｎのデータメモリ制御ブロックと、各々のデータ
メモリ制御ブロック内のデータメモリ制御部同士を接続
するアドレスバス、データバス、アクセス要求信号線、
及びアクセス許可信号線とを備え、前記第１から第ｎの
データメモリ制御ブロック間でアクセス競合が発生した
場合、前記第１から第ｎのデータメモリ制御ブロック内
の各データメモリ制御部同士で調停制御を行うものであ
る。

【００３６】これにより、データメモリ制御部同士を接
続させて、スケーラブルに機能拡張できるので、システ
ム要求に対して比較的短期間に柔軟な対応が可能にな
る。

【００３７】

【発明の実施の形態】実施の形態１．図１は、実施の形
態１におけるデータメモリ制御装置の基本構成図であ
る。図において、基本構成として、後述する複数のブロ
ックからのアクセス要求を調停制御するデータメモリ制
御部１００と、データメモリ１０１と、複数のブロック
であるプロセッサコア１０２、専用ハードウェア（以
下、専用ＨＷとする）１０３、及びペリフェラル１０４
とから構成される。

【００３８】また、データメモリ１０１とデータメモリ
制御部１００との接続は、第１のアドレスバスとなるア
ドレスバス１０１ａ、第１のデータバスとなるデータバ
ス１０１ａ、及びアクセス要求信号１０１ｃを出力する
第１のアクセス要求信号線で接続され、複数のブロック
１０２、１０３、及び１０４とデータメモリ制御部との
接続は、複数の第２のアドレスバスとなるアドレスバス
１０２ｂ、１０３ｂ、及び１０４ｂ、複数の第２のデー
タバスとなるデータバス１０２ａ、１０３ａ、及び１０
４ａ、アクセス要求信号１０２ｃ、１０３ｃ、及び１０
４ｃを出力する複数の第２のアクセス要求信号線、アク
セス許可信号１０２ｄ、１０３ｄ、及び１０４ｄを出力
する複数のアクセス許可信号線で接続される。

【００３９】次に、本発明の実施の形態１におけるデー
タメモリ制御装置の動作を図２を用いて行う。図２は、
基本構成図である図１におけるデータメモリ１０１に対
して、格納するデータの内容に応じてデータメモリのア
ドレス空間を、データメモリ領域Ａ１０５ａ、データメ
モリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃ
の３つの領域に分割したものである。

【００４０】本実施の形態１によるデータメモリ制御装
置では、上記データメモリ１０１内のデータメモリ領域
Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータ
メモリ領域Ｃ１０５ｃの領域を表すアドレス空間に対し
て、プロセッサコア１０２、専用ＨＷ１０３、及びペリ
フェラル１０４といったデータメモリ１０１へのアクセ
スを行う各ブロックがデータメモリ１０１へアクセスを
実行する場合の優先順位を与える。優先順位について
は、その与え方は問わない。つまり、優先順位はあらか
じめ固定されていてもよいし、各ブロックで実行される
処理の状況に合わせて優先順位を変更するようにしても
よい。

【００４１】例えば、図において、前記各ブロックがア
クセスを実行する場合の優先順位は、データメモリ領域
Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、データメモ
リ領域Ｃ１０５ｃの順で与えられているとする。このよ
うな優先順位が与えられているときに、プロセッサコア
１０２、専用ＨＷ１０３、及びペリフェラル１０４がデ
ータメモリ１０１に対するアクセスを実行する場合につ
いて説明する。

【００４２】プロセッサコア１０２、専用ＨＷ１０３、
及びペリフェラル１０４がデータメモリ１０１に対する
アクセスを実行する場合、上記各ブロックはデータメモ
リ制御部１００に対して、アクセス要求信号１０２ｃ、
１０３ｃ、及び１０４ｃにて、データメモリ１０１へア
クセスを実行する旨を通知する。データメモリ制御部１
００は各ブロックからのアクセス要求信号１０２ｃ、１
０３ｃ、及び１０４ｃから、どのブロックがデータメモ
リ１０１に対するアクセスを実行しようとしているかを
判断する。そして、アクセスの競合が発生していない場
合、データメモリ制御部１００は、アクセス許可信号１
０２ｄ、１０３ｄ、及び１０４ｄにて、該ブロックに対
して、該ブロックからのアクセスを許可する旨を通知す
る。その後、上記アクセス許可信号を受信した該ブロッ
クはデータメモリ１０１へのアクセスを実行開始する。

【００４３】アクセスの競合が発生している場合は、上
記各ブロックがデータメモリ１０１内のどの領域へのア
クセスを実行するかを示すアドレスバス１０２ｂ、１０
３ｂ、及び１０４ｂの中から、同時にデータメモリ１０
１へのアクセス要求を行なっているブロックのアドレス
バスの値と、上記データメモリ１０１内のデータメモリ
領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデ
ータメモリ領域Ｃ１０５ｃの領域に対して与えられた優
先順位とからデータメモリ制御部１００は、優先順位の
高い領域へのアクセスを実行しようとしているブロック
に対してアクセス許可信号にてアクセスを許可する旨を
通知する。その後、上記アクセス許可信号を受信した、
データメモリ１０１内の優先順位の高い領域へのアクセ
スを実行するブロックはデータメモリ１０１へのアクセ
スを実行開始する。

【００４４】以上のような、本実施の形態１に係るデー
タメモリ制御装置は、データメモリ１０１内の各データ
領域に対して優先順位を定義することにより、各ブロッ
クがアクセスを実行しようとするアドレス空間の値のみ
でアクセス調停を行なうことができ、アクセスを実行す
る上記各ブロックに対して優先順位を定義することがな
いので、データメモリ１０１に対するアクセスを実行す
るブロックの数が変更された場合でも、データメモリ制
御部１００を変更する必要なく、データメモリ制御部１
００における調停制御を簡素化できるとともに、データ
メモリ１０１に対するアクセスを実行するブロックの数
を容易に拡張することが可能となる。

【００４５】また、優先順位が高いタスクが使用するデ
ータが格納されているデータメモリ領域に対する優先順
位を高めることにより、各タスクの機能ではなく、各タ
スクが使用するデータの内容によって優先順位を定義す
ることが可能となるので、優先順位の定義を柔軟に実現
することができる。

【００４６】実施の形態２．本発明の実施の形態２に係
るデータメモリ制御装置は、各ブロックにおける処理の
高速化をハードウェアコストの増大を抑えて実現するた
めの手段を実施の形態１に施したものである。

【００４７】図３は、実施の形態２に係るデータメモリ
制御装置の構成を示すブロック図である。図３の基本構
成は、上述した図１の基本構成となっており、データメ
モリ１０１は、図２と同様、格納するデータの内容に応
じてデータメモリのアドレス空間を割り当てることによ
り、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ
１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの３つの領
域に分割されている。

【００４８】また、上記データメモリ１０１内のデータ
メモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、
及びデータメモリ領域Ｃ１０５ｃの領域を表すアドレス
空間に対して、プロセッサコア１０２、専用ＨＷ１０
３、及びペリフェラル１０４といったデータメモリ１０
１へのアクセスを行なう各ブロックがデータメモリ１０
１へアクセスを実行する場合の優先順位を与える。

【００４９】そして、図２と同様に、前記各ブロックが
アクセスを実行する場合の優先順位は、データメモリ領
域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、データメ
モリ領域Ｃ１０５ｃの順で与えられているとする。

【００５０】本実施の形態２に係るデータメモリ制御装
置は、上述した構成に加えて、優先順位の高いデータメ
モリ領域Ａ１０５ａを構成する記憶素子を、該データメ
モリ領域Ａ１０５ａより優先順位の低いデータメモリ領
域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃに比べ
て高速アクセス可能な高性能記憶素子で構成したもので
ある。

【００５１】一般に、実時間処理を必要とする処理や、
他の処理と比べて優先的に実行しなければならない処理
というものが存在する。このような処理に必要となるデ
ータは上記データメモリ１０１内の優先順位の高い領域
に格納することにより、データメモリ１０１へのアクセ
スが優先的に実行されるので、実時間性を満たすことや
高速に処理を行なうことが可能となる。

【００５２】さらに、上記データメモリ１０１を構成す
る記憶素子に高速アクセス可能な高性能記憶素子を用い
ることで高速のアクセスが可能となり、上記各ブロック
に対するデータ供給が高速に行なわれ、処理の高速化が
実現可能となる。

【００５３】なお、一般的に高速アクセス可能な高性能
記憶素子は、電力消費が大きく、ハードウェアコストも
高いために、高速アクセス可能な高性能記憶素子は、ハ
ードウェアコストの増大を抑えるためにできるだけ小さ
な領域のみに用いることが好ましい。

【００５４】以上のような、本実施の形態２に係るデー
タメモリ制御装置は、データメモリ１０１内の優先順位
の高いデータメモリ領域Ａ１０５ａを構成する記憶素子
を、該データメモリ領域Ａ１０５ａよりも優先順位の低
いデータメモリ領域Ｂ１０５ｂ、及びデータメモリ領域
Ｃ１０５ｃに比べて高速アクセス可能な高性能記憶素子
で構成することにより、ハードウェアコストの増大を抑
えつつ、優先順位の高いデータメモリ領域Ａ１０５ａ内
のデータを使用する処理の高速化が可能となる。

【００５５】また、優先順位の高い処理の高速化が可能
となることで、優先順位の高いデータメモリ領域Ａ１０
５ａにアクセスを実行する処理によって、その実行が待
たされる優先順位の低いデータ領域Ｂ１０５ｂ、及びデ
ータ領域Ｃ１０５ｃ内のデータを使用する処理の待ち時
間が短くなり、システム全体の処理効率を向上させるこ
とが可能となる。

【００５６】実施の形態３．本発明の実施の形態３に係
るデータメモリ制御装置は、実施の形態２に対して、さ
らに各ブロックにおける処理の高速化をハードウェアコ
ストの増大を抑えて実現するための手段を施したもので
ある。

【００５７】図４は、実施の形態３に係るデータメモリ
制御装置の構成を示すブロック図である。図４の基本構
成は、上述した図１の基本構成となっており、図におい
て、データメモリ１０１は、図２、及び図３と同様、格
納するデータの内容に応じてデータメモリのアドレス空
間を割り当てることにより、データメモリ領域Ａ１０５
ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領
域Ｃ１０５ｃの３つの領域に分割されている。

【００５８】また、上記データメモリ１０１内のデータ
メモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、
及びデータメモリ領域Ｃ１０５ｃの領域を表すアドレス
空間に対して、プロセッサコア１０２、専用ＨＷ１０
３、およびペリフェラル１０４といったデータメモリ１
０１へのアクセスを行なう各ブロックがデータメモリ１
０１へアクセスを実行する場合の優先順位を与える。

【００５９】そして、図２、及び図３と同様、前記各ブ
ロックがアクセスを実行する場合の優先順位は、データ
メモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、
データメモリ領域Ｃ１０５ｃの順で与えられているとす
る。

【００６０】また、図３と同様、優先順位の高いデータ
メモリ領域Ａ１０５ａを構成する記憶素子は、データメ
モリ領域Ａ１０５ａよりも優先順位の低いデータメモリ
領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃに比
べて高速アクセス可能な高性能記憶素子で構成する。

【００６１】本実施の形態３に係るデータメモリ制御装
置は、上述した構成に加えて、さらに、優先順位の高い
データメモリ領域Ａ１０５ａにおいて、アクセス頻度が
高い領域を構成する記憶素子を、高性能記憶素子で構成
されるデータメモリ領域Ａ１、１０６ａ、及びデータメ
モリ領域Ａ３、１０６ｃよりもさらに高速アクセス可能
な超高性能記憶素子でデータメモリ領域Ａ２、１０６ｂ
に構成する。これには、優先順位の高いデータメモリ領
域Ａ１０５ａにおいて、アクセス頻度が高い領域を構成
する記憶素子を、優先順位の低いデータメモリ領域Ｂ１
０５ｂ、及びデータメモリ領域Ｃ１０５ｃよりも高速ア
クセス可能な高性能記憶素子で構成することをも含んで
いる。

【００６２】一般にデータメモリ１０１内の各データメ
モリ領域内のアクセス頻度が高い領域があるということ
は、その領域に格納されているデータを使用する処理に
時間を要していることが言える。したがって、アクセス
頻度が高い領域を構成する記憶素子を他の領域に比べて
さらに高速アクセス可能な高性能記憶素子で構成するこ
とにより、各ブロックに対するデータ供給能力が向上
し、処理の高速化が実現可能となる。

【００６３】なお、一般的に高速アクセス可能な高性能
記憶素子は、電力消費が大きく、ハードウェアコストも
高いために、高速アクセス可能な高性能記憶素子は、ハ
ードウェアコストの増大を抑えるためにできるだけ小さ
な領域のみに用いることが好ましい。

【００６４】以上のように、本発明の実施の形態３に係
るデータメモリ制御装置は、データメモリ１０１内の優
先順位の高いデータメモリ領域Ａ１０５ａ内におけるア
クセス頻度の高い領域を構成する記憶素子を、さらに高
速アクセス可能な超高性能記憶素子で構成することによ
り、ハードウェアコストの増大を抑えつつ、優先順位の
高いデータメモリ領域Ａ１０５ａ内のデータを使用する
処理の、より一層の高速化が可能となる。

【００６５】また、優先順位の高い処理の高速化が可能
となることで、優先順位の高いデータメモリ領域Ａ１０
５ａにアクセスを実行する処理によって、その実行が待
たされる優先順位の低いデータ領域Ｂ１０５ｂ、及びデ
ータ領域Ｃ１０５ｃ内のデータを使用する処理の待ち時
間がさらに短くなり、システム全体の処理効率を向上さ
せることが可能となる。

【００６６】実施の形態４．本実施の形態４は、実施の
形態３に対して、さらに各ブロックにおける処理の高速
化をハードウェアコストの増大を抑えつつ実現するため
の手段を施したものである。

【００６７】図５は、実施の形態４に係るデータメモリ
制御装置の構成を示すブロック図である。図５の基本構
成は、上述した図１の基本構成となっており、データメ
モリ制御装置のデータメモリ１０１は、図２、図３、及
び図４と同様、格納するデータの内容に応じてデータメ
モリのアドレス空間を割り当てることにより、データメ
モリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及
びデータメモリ領域Ｃ１０５ｃの３つの領域に分割され
ている。

【００６８】また、上記データメモリ１０１内のデータ
メモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、
及びデータメモリ領域Ｃ１０５ｃの領域を表すアドレス
空間に対して、プロセッサコア１０２、専用ＨＷ１０
３、及びペリフェラル１０４といったデータメモリ１０
１へのアクセスを行なう各ブロックがデータメモリ１０
１へアクセスを実行する場合の優先順位を与える。

【００６９】そして、図２、図３、及び図４と同様、前
記各ブロックがアクセスを実行する場合の優先順位は、
データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０
５ｂ、データメモリ領域Ｃ１０５ｃの順で与えられてい
るとする。

【００７０】本実施の形態４に係るデータメモリ制御装
置は、上述した構成に加えて、さらに、データメモリＡ
１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメ
モリ領域Ｃ１０５ｃのそれぞれにおいて、アクセス頻度
が高い領域を構成する記憶素子を、アクセス頻度が高い
領域以外のデータメモリ領域よりも高速アクセス可能な
高性能記憶素子で構成する。

【００７１】一般にデータメモリ１０１内の各データメ
モリ領域内のアクセス頻度が高い領域があるということ
は、その領域に格納されているデータを使用する処理に
時間を要していることが言える。したがって、アクセス
頻度が高い領域を構成する記憶素子を他の領域に比べて
さらに高速アクセス可能な高性能記憶素子で構成するこ
とにより、各ブロックに対するデータ供給能力が向上
し、処理の高速化が実現可能となる。

【００７２】なお、一般的に高速アクセス可能な高性能
記憶素子は、電力消費が大きく、ハードウェアコストも
高いために、高速アクセス可能な高性能記憶素子は、ハ
ードウェアコストの増大を抑えるためにできるだけ小さ
な領域のみに用いることが好ましい。

【００７３】以上のような、本発明の実施の形態４に係
るデータメモリ制御装置は、データメモリ１０１内の優
先順位が与えられたそれぞれのデータメモリ領域内にお
けるアクセス頻度の高い領域を構成する記憶素子を、高
速アクセス可能な高性能記憶素子で構成することによ
り、ハードウェアコストの増大を抑えつつ、さらに各ブ
ロックにおける処理の高速化が可能となる。

【００７４】また、各ブロックにおける処理の高速化が
可能となることで、アクセス競合時において、その実行
が待たされる各ブロックの待ち時間が短くなり、システ
ム全体の処理効率を向上させることが可能となる。

【００７５】実施の形態５．本発明の実施の形態５に係
るデータメモリ制御装置は、データメモリの同一の領域
へ複数のブロックからのリードアクセス競合が発生した
場合において、システム全体の処理性能を向上させるた
めに、同一アドレスへのリードアクセス競合を検出し、
複数のブロックからのリードアクセスを許可するもので
ある。

【００７６】図６は、本発明の実施の形態５に係るデー
タメモリ制御装置の構成を示すブロック図である。図１
との違いは、データメモリ１０１の同一アドレスに対す
るリードアクセスの競合を監視する同一アドレスリード
・リードアクセス競合監視ブロック６００ａを備えてい
る点、及び図１の専用ＨＷ１０３をプロセッサコア６０
１で置き換えている点である。

【００７７】次に本発明の実施の形態５におけるデータ
メモリ制御装置の動作について説明する。同一アドレス
リード、リードアクセス競合監視ブロック６００ａは、
アドレスバス１０２ｂ、６０１ｂ、及び１０４ｂとアク
セス要求信号１０２ｃ、６０１ｃ、及び１０４ｃとを入
力としている。例えばプロセッサコア１０２がデータメ
モリ１０１に格納されているフラグ６０２を常にリード
し続けてポーリング状態にある場合、さらにプロセッサ
コア６０１がフラグ６０２のポーリングを実行しようと
した場合を考える。

【００７８】この時、同一アドレスリード、リードアク
セス競合監視ブロック６００ａは、アドレスバス１０２
ｂと６０１ｂとの一致、及びアクセス要求信号１０２ｃ
と６０１ｃとの一致を監視し、一致した場合にアクセス
許可信号６０１ｄを出力すると同時にデータバス１０１
ａのデータをデータバス６０１ａに出力するようにデー
タメモリ制御装置１００を制御する。これにより、デー
タバス１０１ａのデータをデータバス１０２ａとデータ
バス６０１ａに出力し、アクセス許可信号１０２ｄ、６
０１ｄを出力することでプロセッサコア１０２、及び６
０１ともにポーリング状態に移行できるためにリードア
クセス競合がなくなる。

【００７９】以上のような、本発明の実施の形態５に係
るデータメモリ制御装置は、データメモリの同一領域へ
の複数ブロックからのリードアクセス競合時に、それぞ
れ入力したアドレスバスとアクセス要求信号により、同
一アドレスへのリードアクセス競合を検出し、リードア
クセス競合を許可するので、システム全体の処理性能を
向上することが可能となる。

【００８０】実施の形態６．本発明の実施の形態６に係
るデータメモリ制御装置は、リードアクセスを行ってい
るブロックと、該ブロックと同一のアドレスにライトア
クセスを行っているブロックとの競合を検知し、システ
ム全体の処理性能を向上させるために、ライトアクセス
を許可するものである。

【００８１】図７は、本発明の実施の形態６に係るデー
タメモリ制御装置の構成を示すブロック図である。図６
との違いは、同一アドレスリード・リードアクセス競合
監視ブロック６００ａの代わりに、データメモリ１０１
の同一アドレスに対するリードアアクセスとライトアク
セスの競合を監視する同一アドレスリード・ライトアク
セス競合監視ブロック６００ｂを備えている点である。

【００８２】次に本発明の実施の形態６におけるデータ
メモリ制御装置の動作について説明する。同一アドレス
リード・ライトアクセス競合監視ブロック６００ｂは、
アドレスバス１０２ｂ、６０１ｂ、及び１０４ｂとアク
セス要求信号１０２ｃ、６０１ｃ、及び１０４ｃとを入
力としている。例えばプロセッサコア１０２がデータメ
モリ１０１のあるフラグ６０２を常にリードし続けてポ
ーリング状態にある場合、ペリフェラル１０４がフラグ
６０２を書き換えて、プロセッサコア１０２のポーリン
グ解除を実行しようとした場合を説明する。

【００８３】この時、同一アドレスリード・ライトアク
セス競合監視ブロック６００ｂは、アドレスバス１０２
ｂと１０４ｂとの一致、及びアクセス要求信号１０２ｃ
と１０４ｃとの一致を監視し、一致した場合にアクセス
許可信号１０４ｄとアクセス要求信号１０１ｃを出力す
ると同時にデータバス１０１ａとデータバス１０２aに
データバス１０４ａのデータを出力するようにデータメ
モリ制御部１００を制御する。これにより、データメモ
リ１０１へデータバス１０１ａのライトアクセスを行い
つつ、データバス１０２ａに同じデータを出力すること
でプロセッサコア１０２のポーリング状態を解除できる
ためにアクセス競合がなくなる。

【００８４】以上のような、本発明の実施の形態６に係
るデータメモリ制御装置は、データメモリの同一領域へ
のブロックのアクセス時に、それぞれ入力したアドレス
バスとアクセス要求信号により、リードアクセスに対す
るライトアクセス競合を検出し、ライトアクセス競合を
許可するので、システム全体の処理性能を向上すること
ができる。

【００８５】実施の形態７．本発明の実施の形態７に係
るデータメモリ制御装置は、あるブロックから同一アド
レスへ連続してデータを読み出す場合において、システ
ム全体の処理性能を向上させるために、あるブロックか
ら読み出したデータをデータメモリ制御部内に保持し、
該ブロックからの読み出し要求がある間は、該保持した
データを該ブロックに送信して、他のブロックからのア
クセスを許可できるようにしたものである。

【００８６】図８は、本発明の実施の形態７に係るデー
タメモリ制御装置の構成を示すブロック図である。図１
との違いは、データメモリ制御部１００内に、ブロック
１０２、１０３、及び１０４のいずれかのブロックのア
クセス要求信号が２回以上連続してきており、かつその
アクセス先が同一アドレスであることを検出する連続ア
クセス検出部８００と、ブロック１０２、１０３、及び
１０４のいずれかのブロックがデータメモリ１０１から
読み出したデータを保持することができるリードレジス
タ８０１とを備えた点である。

【００８７】例えば、１０２、及び１０４のブロックか
らデータメモリ１０１へアクセス要求が来ておらず、ブ
ロック１０３からデータメモリ１０１へ２回以上連続し
てアクセス要求が来たとき、まず連続アクセス検出部に
おいて前回アクセスしたアドレスと今回読み出すアドレ
スとが同一アドレスであるかどうかを検出する。そし
て、同一アドレスであると検出されたときは、読み出し
たデータをリードレジスタ８０１へ保存し、保存後は同
一アドレス上のデータへの読み出し要求が来ている間は
リードレジスタ８０１のデータをブロック１０３へ送信
し続ける。

【００８８】このように、リードレジスタ８０１のデー
タをブロック１０３へ送信し続けている間は、他のブロ
ックからデータメモリ１０１へのアクセスが許可される
ので、ブロック１０２またはブロック１０４からアクセ
ス要求が来たとき、そのアクセス要求は許可される。

【００８９】以上のような本発明の実施の形態７に係る
データメモリ制御装置は、連続アクセス検出部８００に
より、あるブロックの同一アドレスへの連続読み出しを
検出して、該読み出したデータをリードレジスタ８０１
に保存し、該ブロックのデータの読み出しは、データを
保存したリードレジスタ８０１から該ブロックに送信す
ることによって行われるので、あるブロックからの同一
アドレスへの連続読み出し中は、他のブロックからアク
セス要求が来たときに競合して待つことなくアクセスす
ることができ、システム全体の処理性能を向上すること
ができる。

【００９０】実施の形態８．本発明の実施の形態８に係
るデータメモリ制御装置は、同一のアドレスを連続して
読み出すブロックに対して、データメモリ制御部内のリ
ードレジスタから該リードレジスタにて保持したデータ
を送信している際に、他のブロックから、該読み出し要
求しているブロックと同一のアドレスに書き込み要求が
あった場合において、リードレジスタの更新を行うため
に、データメモリのデータの書き込み後に、読み出し要
求しているブロックから再度データメモリの読み出しを
行うと同時に、リードレジスタに該読み出しデータを書
き込むようにしたものである。

【００９１】図９は、本発明の実施の形態８に係るデー
タメモリ制御装置の構成を示すブロック図である。図８
との違いは、データメモリ制御部１００内に、各ブロッ
ク１０２、１０３、及び１０４の各ブロックからデータ
メモリ１０１のアクセスが競合したとき、そのアドレス
が同一であるかを検出するアドレス検出部８０２を付加
した点である。

【００９２】例えば、ブロック１０３がデータメモリ１
０１へ同一アドレスを連続読み出しするので、リードレ
ジスタ８０１のデータを読んでいる間に、ブロック１０
２または１０４からデータメモリ１０１へ、データの書
きこみ要求が来たとき、アドレス競合検出部８０２は、
ブロック１０３が読み出しているアドレスと同一アドレ
スであるかを検出する。

【００９３】書き込み要求しているブロックとブロック
１０３とが同一アドレスであると検出されたときは、ブ
ロック１０２または１０４のアクセスを許可し、データ
メモリ１０１のデータを更新する。その後、ブロック１
０３はデータメモリ１０１へ再度読み出しを行い、同時
にリードレジスタ８０１のデータも更新する。更新後
は、ブロック１０３にリードレジスタ８０１のデータを
送信し続ける。

【００９４】また、リードレジスタ８０１の更新が必要
なとき、ブロック１０２またはブロック１０４がデータ
メモリ１０１にアクセスすると同時にリードレジスタ８
０１のデータを更新することも可能である。従って、ブ
ロック１０３は、リードレジスタ８０１を更新するため
に、データメモリ１０１に再アクセスする必要が無くな
る。

【００９５】以上のような、実施の形態８に係るデータ
メモリ制御装置は、同一アドレスからの連続読み出し中
は他のアクセス要求が来たときに競合して待つことなく
アクセスできるので、システム全体の処理性能を向上す
ることができる。

【００９６】また、他のブロックからの連続読み出し中
のブロックと同一のアドレスへの書き込みにより、デー
タメモリ１０１のデータが更新されても、データを読み
出し中のブロック１０３がデータメモリ１０１へ再度読
み出しを行い、リードレジスタ８０１のデータも更新す
るので、更新したデータもリードレジスタ８０１に反映
させることができ、連続読み出し中のブロックへ更新結
果を反映することができる。

【００９７】また、他のブロックから、読み出し中のブ
ロック１０３と同一のアドレスへの書き込みと同時に、
リードレジスタ８０１のデータを更新することにより、
ブロック１０３は、リードレジスタ８０１の更新のため
にデータメモリ１０１への再アクセスする必要が無く、
リードレジスタ８０１更新時のオーバーヘッドを無くし
てアクセス時間の短縮を可能にする。

【００９８】実施の形態９．本発明の実施の形態９に係
るデータメモリ制御装置は、あるブロックが、データメ
モリから周期的にデータを連続して読み出す場合におい
て、システム全体の処理効率を向上させるために、該ブ
ロックがデータメモリから読み出したデータをデータメ
モリ制御部内で一時記憶し、該記憶したデータを該ブロ
ックに送信することにより、他のブロックからのアクセ
スを許可できるようにしたものである。

【００９９】図１０は、本発明の実施の形態９に係るデ
ータメモリ制御装置の構成を示すブロック図である。図
１との違いは、データメモリ制御部１００内に、ブロッ
ク１０２、１０３、及び１０４のいずれかのアクセス要
求信号が２回以上連続してきており、かつそのアクセス
先が同一アドレスであることを検出する連続アクセス検
出部８００と、各ブロック１０２、１０３、及び１０４
の各ブロックからデータメモリ１０１のアクセスが競合
したとき、そのアドレスが同一アドレスであるかを検出
するアドレス競合検出部８０２と、データメモリ１０１
からブロック１０２、１０３、及び１０４のいずれかへ
読み出したｎ（ｎ≧２）ワードのデータを保持する一時
記憶メモリ８０３とを備えた点である。

【０１００】例えば、１０２、及び１０４のブロックか
らデータメモリ１０１へアクセス要求が来ておらず、ブ
ロック１０３から周期的にデータメモリ１０１からｍ
（ｍ≦ｎ）ワードのデータを連続して読み出すという通
知をデータメモリ制御部１００に渡したとき、データメ
モリ１０１から読み出したｍワードのデータを一時記憶
メモリ８０３に保存し、保存後はブロック１０３から通
知が続く限り、ブロック１０３に一時記憶メモリ８０３
のデータを送信し続ける。

【０１０１】そして、一時記憶メモリ８０３のデータを
ブロック１０３へ送信し続けている間は、他のブロック
からデータメモリ１０１へのアクセスが許可されるの
で、ブロック１０２またはブロック１０４からアクセス
要求が来たとき、そのアクセス要求は許可される。従っ
て、ブロック１０３からの通知中に他のブロックからア
クセス要求が来たときに、競合して待つことなくアクセ
スすることが可能になる。

【０１０２】ただし、ブロック１０２またはブロック１
０４からのアクセス要求が、ブロック１０３のアクセス
しているアドレスへのアクセス要求であった場合は、ア
ドレス競合検出部８０２によって検出される。同一アド
レスであると検出されると、ブロック１０２またはブロ
ック１０４のアクセスは許可され、データメモリ１０１
の更新が行われる。データの更新は、データメモリ１０
１と同時に一時記憶８０３も同時に更新を行うことが可
能であり、データメモリへのアクセスによるオーバーヘ
ッド無しに一時記憶８０３の更新が可能である。

【０１０３】以上のような、実施の形態９に係るデータ
メモリ制御装置は、ｍワードの周期的なデータをデータ
メモリ１０１から連続して読み出すときにデータメモリ
制御部１００に通知することにより、ｍワードのデータ
は一時記憶メモリ８０３から送信されるので、他のブロ
ックのデータメモリ１０１へのアクセスを許可すること
が可能となる。

【０１０４】また、他のブロックによりデータメモリ１
０１が更新されて一時記憶メモリ８０３の更新が必要な
ときに、データメモリ１０１と同時に一時記憶メモリ８
０３も更新されるので、データメモリ１０１への再アク
セスが無くアクセス時間の短縮が可能である。

【０１０５】実施の形態１０．本発明の実施の形態１０
に係るデータメモリ制御装置は、データメモリを介して
複数のブロック間で同一アドレスのデータの転送を行う
場合において、システム全体の処理効率を向上させるた
めに、あるブロックからの書き込みデータをデータメモ
リに出力すると同時に、該データを他のブロックにダイ
レクトに転送して、ライトアクセスとリードアクセスと
を同時に行うものである。

【０１０６】図１１は、本発明の実施の形態１０に係る
データメモリ制御装置の構成を示すブロック図である。
図１との違いは、複数のブロック間で直接データの受け
渡しを行うダイレクトバス１０２ｅ、１０３ｅ、及び１
０４ｅと、データのダイレクト転送を制御するダイレク
ト制御部１２０１とを備えている点である。

【０１０７】次に、本発明の実施の形態１０におけるデ
ータメモリ制御装置の動作について、ペリフェラル１０
４から専用ＨＷ１０３にダイレクトバス１０３ｅを介し
てデータを受け渡す場合を説明する。

【０１０８】まず、ペリフェラル１０４は、データメモ
リ制御部１００に、データメモリ１０１のデータ書き込
み要求を発行し、ダイレクト転送制御部１２０１によ
り、ペリフェラル１０４からダイレクトバス１０３ｅを
介して専用ＨＷ１０３にダイレクトに転送すると同時
に、データバス１０１ａにデータを出力する。この時点
ではペリフェラル１０４は、データメモリ制御部１００
への転送データのみを出力し続け、書き込み要求受理待
ち状態になる。専用ＨＷ１０３は、データメモリ制御部
１００に、データメモリ１０１のデータ読み出し要求を
発行する。この時点では専用ＨＷ１０３は、読み出し要
求受理待ち状態となる。データメモリ制御部１００は、
双方から要求されたデータメモリ１０１のアドレスが同
一アドレスであり、かつデータメモリに対するアクセス
要求が読み出しと書き込みの反するタイプであれば、双
方からのデータメモリ１０１に対するアクセス許可信号
１０３ｃ、１０４ｃをアサートし、ペリフェラル１０４
から出力される書き込みデータをデータメモリ１０１の
変数１２０２に格納する。書き込み要求を発行している
ペリフェラル１０４は、データメモリ制御部１００から
出力されるアクセス許可信号１０４ｄを受けて、書き込
み受理待ち状態から書き込み状態へと遷移する。一方、
読み出し要求を発行している専用ＨＷ１０３は、データ
メモリ制御部１００から出力されるアクセス許可信号１
０３ｄを受けて、読み出し受理待ち状態から読み出し状
態へと遷移し、ダイレクト転送制御部１２０１により、
ペリフェラル１０４から専用ＨＷ１０３へのダイレクト
転送を行う。

【０１０９】ただし、ダイレクト転送を行うのは、有効
なデータすなわち、ペリフェラル１０４がデータメモリ
１０１にデータを出力する期間に限る。例えば、有効と
無効の判別は、ダイレクトバス１０４ｅ、及び１０３ｅ
の中に識別信号を設けることで可能となる。無効なデー
タすなわち、ペリフェラル１０４がデータメモリ１０１
の変数１２０２にデータを出力し終えた場合には、専用
ＨＷ１０３は、データメモリ１０１の変数１２０２から
読み出しを行う。

【０１１０】以上のような、本発明の実施の形態１０に
係るデータメモリ制御装置は、読み出し要求するブロッ
クのアドレスと、書き込み要求するブロックのアドレス
とが同一の場合において、書き込み要求するブロックか
ら、書き込みデータをダイレクトに読み出しブロックに
転送すると同時に、データメモリに該書き込みデータを
出力するので、リードアクセスとライトアクセスとを同
時に実行することが可能となり、システム全体の処理効
率の向上が可能になる。

【０１１１】なお、上記の例において、ペリフェラル１
０４からデータメモリ１０１に出力するデータがダイレ
クト転送によって専用ＨＷ１０３に受け渡しができ、か
つ以後の処理でデータメモリ１０１に格納されるデータ
を使用しない場合は、データメモリ１０１への書き込み
を抑止する制御を行うことにより、ペリフェラル１０４
と専用エンジン１０３以外の例えばプロセッサコア１０
２がデータメモリ１０１へアクセスすることが可能とな
る。

【０１１２】また、各ブロックを結ぶダイレクト転送
は、複数のブロックにつなぐことによって、読み出しに
おいては複数のブロックが同時に書き込みデータを読み
出すことが可能になる。

【０１１３】また、ダイレクトバス１０２ｅ、１０３
ｅ、及び１０４ｅは、データバス１０２ａ、１０３ａ、
及び１０４ａとそれぞれ共用可能であり、ダイレクトバ
ス１０２ｅ、１０３ｅ、及び１０４ｅを設けない場合
も、データバス１０２ａ、１０３ａ、及び１０４ａによ
りダイレクト転送が可能である。

【０１１４】実施の形態１１．本発明の実施の形態１１
に係るデータメモリ制御装置は、消費電力を低減するた
めに、複数のブロックに対するクロックのオン／オフを
制御するクロック制御部を備え、データメモリ制御部か
らのアクセス許可の待ち状態に入っているブロックに対
してのクロックを制御するものである。

【０１１５】図１２は、本発明の実施の形態１１に係る
データメモリ制御装置の構成を示すブロック図である。
図１との違いは、データメモリ制御部１００内に、複数
の各ブロックのクロックを制御するクロック制御部２０
０を備え、該クロック制御部２００を、クロック制御信
号１０２ｆ、１０３ｆ、及び１０４ｆによりブロック１
０２、１０３、及び１０４に接続した点である。

【０１１６】ブロック１０２、１０３、及び１０４は、
データメモリ１０１にアクセス要求信号１０２ｃ、１０
３ｃ、及び１０４ｃを用いてアクセス要求を出すが、複
数のブロックからのアクセス要求がある場合、アクセス
競合が発生するため、データメモリ制御部１００が調停
制御を行い、アクセスを許可されたブロックのみがデー
タメモリ１０１のデータの読み出しまたは書き込みを行
う。しかし、アクセスを許可されたブロック以外のブロ
ックが存在する場合、そのブロックはアクセスの許可を
データメモリ制御部１００から受け取るまで、いわゆる
待ち状態に入る。

【０１１７】この時クロック制御部２００は、待ち状態
に入るブロックに対してクロックを停止する制御信号を
出力する。これにより、待ち状態に入るブロックはクロ
ックを停止する。その後、アクセス許可を受けたブロッ
クの処理が終了し、待ち状態に入っているブロックがア
クセスの許可を受ける段階で、クロック制御部２００は
待ち状態に入っているブロックのクロックをアクティブ
にする。

【０１１８】以上のクロック制御部の動作により、ブロ
ックが待ち状態に入っている間のみクロックを停止する
ことができる。このときのブロックのクロックを停止す
る方法であるが、対象となるブロックがクロック制御機
構を備えていれば、このクロック制御信号を制御信号と
してクロックのオン／オフを実現できる。しかし、対象
となるブロックにクロック制御機構がない場合でも、こ
のブロックに供給されるクロックをクロック制御信号と
の論理積等の簡単な回路を通じて供給することにより、
対象ブロックのクロックのオン／オフを実現できる。な
お、クロック制御信号自体をクロック信号とし対象ブロ
ックに供給すると、クロック制御機構を付加することな
くブロックのクロックのオン／オフを実現できる。

【０１１９】以上のような、本発明の実施の形態１１に
係るデータメモリ制御装置は、複数のブロックによるデ
ータメモリへのアクセス競合が発生した場合、クロック
制御部により、アクセスの許可を保留され、待ち状態に
入っているブロックに対して、クロックを停止すること
により、消費電力を低減することができる。

【０１２０】実施の形態１２．本発明の実施の形態１２
に係るデータメモリ制御装置は、アクセス競合が発生し
たブロックの消費電力を低減するために、データメモリ
の動作速度を制御するメモリ速度制御部を備え、データ
メモリを高速動作させ、転送待ち状態のブロックの周波
数を落とすものである。

【０１２１】図１３は、本発明の実施の形態１２に係る
データメモリ制御装置の構成を示すブロック図である。
図１との違いは、データメモリ制御部１００内に、デー
タメモリ１０１の動作速度を制御するメモリ速度制御部
３００を備え、該メモリ速度制御部３００を、メモリ速
度制御信号１０１ｇによりデータメモリ１０１と接続し
た点である。

【０１２２】ブロック１０２、１０３、及び１０４は、
データメモリ１０１にアクセス要求信号１０２ｄ、１０
３ｄ、及び１０４ｄを用いてアクセス要求を出すが、複
数のブロックからのアクセス要求がある場合、アクセス
競合が発生するため、データメモリ制御部１００が調停
制御を行う必要がある。

【０１２３】本実施の形態１２では、例えば２つのブロ
ックからのアクセス要求が発生した場合、メモリ速度制
御部３００がメモリ速度制御信号線１０１ｇを通じデー
タメモリ１０１の動作速度を２倍以上に上げ、各アクセ
ス要求を出したブロックを待たせることなく処理し、デ
ータメモリに対する読み出し、及び書き込みを行う。こ
の処理により、２つのブロックからのアクセス競合が発
生した場合でも、それぞれのブロックはデータメモリ１
０１に同時にアクセスすることができる。

【０１２４】なお、３つ以上のブロックからのアクセス
要求が発生した場合でも、同様にデータメモリの動作速
度を競合アクセス数に応じて上げることで処理すること
ができる。このように、動的にデータメモリ１０１の動
作速度を変更することにより、データメモリ制御部１０
０は、複数のブロックからのアクセス要求を競合制御す
る。ただし、同時に処理する競合アクセス要求の数は、
データメモリ１０１の最高動作速度に応じて制限され
る。

【０１２５】以上のような、本発明の実施の形態１２に
係るデータメモリ制御装置は、複数のブロックからのア
クセス要求がある場合、メモリ速度制御部により、デー
タメモリの動作速度を上げることによって、複数のブロ
ックからのアクセス要求を処理することができるととも
に、転送待ちの状態のブロックの周波数が落とされるた
め、ブロックの消費電力を低減することができる。

【０１２６】実施の形態１３．本発明の実施の形態１３
に係るデータメモリ制御装置は、システムの要求に対し
て、比較的短期間に柔軟な対応を可能にするため、複数
のデータメモリ制御部同士を接続して、スケーラブルに
機能拡張したものである。

【０１２７】図１４は、本発明の実施の形態１３に係る
データメモリ制御装置の構成を示すブロック図である。
図において、データメモリ制御部４００が実行している
プロセッサコア４０２、及び専用ＨＷ４０３からのデー
タメモリ４０１へのアクセス調停制御内容や、データメ
モリ制御部５００が実行しているプロセッサコア５０
２、及び専用ＨＷ５０３からのデータメモリ５０１への
アクセス調停制御内容は、実施の形態１から実施の形態
１２の内容と同じである。本実施の形態１３で示してい
る特徴は、データメモリ制御部４００とデータメモリ制
御部５００とがデータバス４０４ａ、アドレスバス４０
４ｂ、アクセス要求信号４０４ｃ、及びアクセス許可信
号４０４ｄ、で接続され、２系統のデータメモリ制御部
で構成している点である。

【０１２８】以上の構成により、例えば、プロセッサコ
ア４０２がデータメモリ５０１にアクセス要求を出すこ
とが可能となる。具体的には、プロセッサコア４０２
は、アクセス要求信号４０２ｃを用いてデータメモリ制
御部４００に対してライトアクセス要求を出すと、デー
タメモリ制御部４００は、アクセス要求信号４０４ｃを
用いてデータメモリ制御部５００にライトアクセス要求
を出す。データメモリ制御部５００は、アクセス要求信
号４０４ｃよりアクセス要求を受け取ると、他のブロッ
クからのアクセス要求との競合を確認して、競合がなか
った場合、データメモリ５０１へライトアクセスを実行
する。

【０１２９】以上のような、実施の形態１３に係るデー
タメモリ制御装置は、複数のデータメモリ制御部同士を
データバス、アドレスバス、アクセス要求信号、及びア
クセス許可信号で接続することにより、他のデータメモ
リ制御部で制御されているデータメモリに対して、アク
セスの要求を可能にし、スケーラブルに機能拡張するこ
とができるので、システムの要求に対して比較的短期間
に柔軟な対応ができる。

【０１３０】なお、本実施の形態１３では、プロセッサ
コア４０２からデータメモリ５０１へのライトアクセス
を例に取ったが、リードアクセス要求、または、他のブ
ロックからのアクセスも同様に実行可能である。さら
に、本実施の形態１３において、２系統のデータメモリ
制御部の結合を説明したが、ｎ（ｎは２以上の自然数）
系統までの拡張も容易に可能である。

【０１３１】

【発明の効果】本発明の請求項１に記載のデータメモリ
制御装置によれば、複数のブロックでデータメモリを共
有するために前記複数のブロックからのアクセス要求を
調停制御するデータメモリ制御装置において、前記複数
のブロックからのアクセス要求を調停制御するデータメ
モリ制御部と、前記データメモリと前記データメモリ制
御部とを接続する第１のアドレスバスと、前記データメ
モリと前記データメモリ制御部とを接続する第１のデー
タバスと、前記データメモリと前記データメモリ制御部
とを接続する第１のアクセス要求信号線と、前記複数の
ブロックと前記データメモリ制御部とを接続する複数の
第２のアドレスバスと、前記複数のブロックと前記デー
タメモリ制御部とを接続する複数の第２のデータバス
と、前記複数のブロックと前記データメモリ制御部とを
接続する複数の第２のアクセス要求信号線と、前記複数
のブロックと前記データメモリ制御部とを接続する複数
のアクセス許可信号線とを備え、前記データメモリ制御
部は、前記複数のブロックから前記複数の第２のアクセ
ス要求信号線によりアクセス要求を受け、複数のアクセ
ス要求の調停制御を前記複数の第２のアドレスバスから
のアドレス情報を用いて行い、許可したアクセス要求に
従って、１つまたは複数のブロックと前記データメモリ
との間のデータの受け渡しを行うので、従来において、
アクセスするブロック単位のみでしか定義できなかった
優先順位が、アドレス情報を用いて定義でき、データメ
モリ制御部におけるアクセス調停機構を変更することな
く、ブロックの数を容易に拡張することができるととも
に、複数のブロックからのアクセスの調停制御を簡素化
することができ、また、データの転送効率を向上するこ
とができる効果がある。

【０１３２】また、本発明の請求項２に記載のデータメ
モリ制御装置によれば、請求項１に記載のデータメモリ
制御装置において、前記データメモリは、該データメモ
リのアドレスによって分割される複数の領域を有し、前
記データメモリ内の分割された複数の領域に対応するア
ドレス空間に対して、前記複数のブロックがデータメモ
リに対するアクセスを実行する場合における優先順位を
定義する手段を備え、前記データメモリ制御部は、前記
複数のブロックが前記データメモリに対するアクセスを
実行する際、前記優先順位の高いデータメモリ内の領域
へのアクセスを実行するブロックからのアクセスを優先
的に実行するように調停制御するので、優先順位が高い
タスクの転送を優先的に実行でき、システム全体の処理
効率を向上することができる効果がある。

【０１３３】また、本発明の請求項３に記載のデータメ
モリ制御装置によれば、請求項２に記載のデータメモリ
制御装置において、前記データメモリ内の優先順位の高
い領域の記憶素子が、優先度の低い領域の記憶素子より
も高速アクセス可能な高性能記憶素子であるので、高速
メモリによるコスト増加を抑えつつ、優先順位が高い領
域へのアクセスは速くなるとともに、競合して待たされ
る低いアクセスは、待ち時間が短縮され、システム全体
の処理効率を向上することができる効果がある。

【０１３４】また、本発明の請求項４に記載のデータメ
モリ制御装置によれば、請求項２または３に記載のデー
タメモリ制御装置において、前記データメモリ内の優先
順位が定義された複数の領域における優先順位の高い領
域のうち、前記複数のブロックの各ブロックが頻繁にア
クセスを実行する特定領域の記憶素子が、アクセスを実
行することが少ない領域の記憶素子よりもさらに高速ア
クセス可能な高性能記憶素子であるので、高速メモリに
よるコスト増加を抑えつつ、優先順位が高い領域へのア
クセスは更に速くなるとともに、競合して待たされる低
いアクセスは、待ち時間が更に短縮され、システム全体
の処理効率を向上することができる効果がある。

【０１３５】また、本発明の請求項５に記載のデータメ
モリ制御装置によれば、請求項２または３に記載のデー
タメモリ制御装置において、前記データメモリ内の優先
順位が定義された複数の領域の各領域のうち、前記複数
のブロックの各ブロックが頻繁にアクセスを実行する特
定領域の記憶素子が、アクセスを実行することが少ない
領域の記憶素子よりも高速アクセス可能な高性能記憶素
子であるので、高性能記憶素子によるコストの増加を抑
えつつ、優先順位が高い領域、及び各ブロックが頻繁に
アクセスする各領域の特定領域へのアクセスがさらに速
くなるとともに、競合して待たされる低いアクセスの待
ち時間が更に短縮され、システム全体の処理効率を向上
することができる効果がある。

【０１３６】また、本発明の請求項６に記載のデータメ
モリ制御装置によれば、請求項１に記載のデータメモリ
制御装置において、前記データメモリ制御部は、前記複
数のブロックによる前記データメモリの同一アドレスに
対するリードアクセスの競合を監視するリードアクセス
競合監視ブロックを備え、前記リードアクセス競合監視
ブロックは、前記複数の第２のアドレスバスからの情報
と、前記複数の第２のアクセス要求信号線からのアクセ
ス要求信号とにより、前記データメモリの同一アドレス
へのリードアクセスの競合を監視し、競合が発生した場
合にリードアクセスの競合を許可する手段を備えたの
で、データメモリの同一領域への複数ブロックからのリ
ードアクセス競合時に、それぞれのアドレスバス、及び
アクセス要求信号から、同一アドレスへのリードアクセ
ス競合を検出し、リードアクセス競合を許可することに
より、処理性能を向上することができる効果がある。

【０１３７】また、本発明の請求項７に記載のデータメ
モリ制御装置によれば、請求項１に記載のデータメモリ
制御装置において、前記データメモリ制御部は、前記複
数のブロックによる前記データメモリの同一アドレスに
対するリードアクセスとライトアクセスとの競合を監視
するリード・ライトアクセス競合監視ブロックを備え、
前記リード・ライトアクセス競合監視ブロックは、前記
複数の第２のアドレスバスからの情報と、前記複数の第
２のアクセス要求信号線からのアクセス要求信号とによ
り、前記データメモリへのリードアクセス中に、該リー
ドアクセスが行われているアドレスへのライトアクセス
の競合を監視し、競合が発生した場合に１つのライトア
クセスを許可すると同時に該ライトアクセスでの書き込
みデータをリードアクセス中のブロックへ受け渡す手段
を備えたので、データメモリの同一領域へのブロックの
アクセス時に、それぞれのアドレスバス、及びアクセス
要求信号から、リードアクセスに対するライトアクセス
競合を検出し、ライトアクセス競合を許可することによ
り、システム全体の処理性能を向上することができる効
果がある。

【０１３８】また、本発明の請求項８に記載のデータメ
モリ制御装置によれば、請求項１に記載のデータメモリ
制御装置において、前記データメモリ制御部は、前記デ
ータメモリを共有する第１のブロックが読み出したデー
タを保持するリードレジスタと、前記第１のブロックが
前記データメモリへ２回以上連続して同じアドレスから
読み出し動作をしていることを検出する連続アクセス検
出部とを備え、前記第１のブロックによる前記データメ
モリの同一アドレスからの２回以上の連続した読み出し
動作を前記連続アクセス検出部にて検出中であり、かつ
前記データメモリを共有する第２のブロックがアクセス
要求を出したとき、前記第１のブロックが前記データメ
モリから読み出しているデータを前記リードレジスタに
保存し、前記第１のブロックへは該リードレジスタの保
存データを送信して、前記第２のブロックの前記データ
メモリへのアクセスを許可するので、同一アドレスから
の連続読み出し中は、他のアクセス要求が来たときに競
合して待つことなくアクセスすることができ、システム
全体の処理性能を向上することができる効果がある。

【０１３９】また、本発明の請求項９に記載のデータメ
モリ制御装置によれば、請求項８に記載のデータメモリ
制御装置において、前記データメモリ制御部は、前記第
２のブロックが書き込み要求を出しているアドレスと前
記第１のブロックが読み出しているアドレスとが同一ア
ドレスであることを検出するアドレス検出部を備え、前
記アドレス検出部で前記第１のブロックの読み出しアド
レスと前記第２のブロックの書き込みアドレスとが同一
アドレスであることを検出し、前記第２のブロックによ
る前記同一アドレスへのデータの書き込み後に、前記第
１のブロックによる前記同一アドレスからの読み出しを
行い、同時に前記リードレジスタに該読み出しデータを
書き込み、前記リードレジスタの更新を行うので、同一
アドレスからの連続読み出し中は、他のアクセス要求が
来たときに競合して待つことなくアクセスできることで
処理性能を向上することが可能となり、また、同一アド
レスへの書き込みによりデータメモリが更新された場合
は、再度読み出しを実行することにより、連続読みだし
へ結果を反映させることができる効果がある。

【０１４０】また、本発明の請求項１０に記載のデータ
メモリ制御装置によれば、請求項９に記載のデータメモ
リ制御装置において、前記アドレス検出部で前記第１の
ブロックの読み出しアドレスと前記第２のブロックの書
き込みアドレスとが同一アドレスであることを検出した
とき、前記第２のブロックによる前記同一アドレスへの
データの書き込みと同時に前記リードレジスタに該書き
込みデータを書き込み、前記リードレジスタの更新を行
うので、同一アドレスからの連続読み出し中は、他のア
クセス要求が来たときに競合して待つことなくアクセス
できることで処理性能を向上することが可能となり、ま
た、同一アドレスへの書き込みにより、データメモリが
更新された場合は、再度読み出しを実行することなしに
連続読みだしへ結果を反映させることができる効果があ
る。

【０１４１】また、本発明の請求項１１に記載のデータ
メモリ制御装置によれば、請求項１に記載のデータメモ
リ制御装置において、前記データメモリ制御部は、ｎ
（ｎ≧２）ワード分のデータを保持する一時記憶メモリ
と、前記データメモリを共有する第１のブロックが前記
データメモリへ２回以上連続して同じアドレスへ読み出
し動作をしていることを検出する連続アクセス検出部
と、前記データメモリを共有する第２のブロックが書き
込み要求を出しているアドレスと前記第１のブロックが
読み出しているアドレスとが同一アドレスであることを
検出するアドレス検出部とを備え、前記第１のブロック
が連続してｍ（ｍ≦ｎ）ワードの周期的なアドレスアク
セスを行うという通知を受け、該周期的なアドレスアク
セスにより読み出されるｍワードのデータを前記一時記
憶メモリへ保存し、該第１のブロックへは前記一時記憶
メモリのデータを送信して前記第２のブロックの前記デ
ータメモリへのアクセスを許可し、前記アドレス検出部
で前記第２のブロックの書き込みアドレスと前記第１の
ブロックの読み出しアドレスとが同一アドレスであるこ
とを検出した時は、前記第２のブロックによる書き込み
と同時に前記一時記憶メモリにデータを書き込み、前記
一時記憶メモリの更新を行うので、係数参照等、周期的
なアクセスを実行する領域へのアクセスの場合、他のア
クセスを許可でき、システム全体の処理効率を向上する
ことができる効果がある。

【０１４２】また、本発明の請求項１２に記載のデータ
メモリ制御装置によれば、請求項１に記載のデータメモ
リ制御装置において、前記複数のブロック間で直接デー
タの受け渡しを行うための複数のダイレクトバスと、前
記複数のブロックに対してのデータのダイレクト転送を
制御するダイレクト転送制御部とを備え、前記複数のブ
ロックの中の単一ブロックからのデータメモリへのライ
トアクセス要求を行っているアドレスと、前記複数のブ
ロックの全てもしくは一部のブロックからのリードアク
セス要求を行っているアドレスとが同一アドレスの場
合、アクセス要求全てに対して許可を与え、ライトアク
セス許可を受けたブロックから出力された書き込みデー
タのデータメモリへの書き込みを実行すると同時に、前
記ダイレクト転送制御部にて、前記ダイレクトバスを介
した、リードアクセス許可を受けたブロックへの前記書
き込みデータの受け渡しを制御するので、データメモリ
を介した複数ブロック間の転送の場合、ライトアクセス
とリードアクセスとを同時に実行でき、システム全体の
処理効率を向上することができる効果がある。

【０１４３】また、本発明の請求項１３に記載のデータ
メモリ制御装置によれば、請求項１２に記載のデータメ
モリ制御装置において、前記ライトアクセス許可を受け
たブロックから前記データメモリへの書き込みが不要な
場合は、前記データメモリへの書き込みは実行せず、前
記ダイレクトバスを介した、リードアクセス許可を受け
たブロックへの前記書き込みデータの受け渡しのみを実
行し、その間、他のブロックからのアクセス要求を許可
するので、データメモリを介した複数ブロック間の転送
の場合でかつ、データメモリ上に転送データをライトし
ても使われることがない場合、ライトアクセスとリード
アクセスを同時に実行でき、かつその間にも他のアクセ
スを許可できることにより、処理性能を向上することが
できる効果がある。

【０１４４】また、本発明の請求項１４に記載のデータ
メモリ制御装置によれば、請求項１ないし１３のいずれ
かに記載のデータメモリ制御装置において、前記複数の
ブロックに対するクロックのオン／オフを制御するクロ
ック制御部と、前記クロック制御部と前記複数のブロッ
クを接続する複数のクロック制御信号線とを備え、前記
複数のブロックによる前記データメモリへのアクセス競
合が発生すると、前記データメモリ制御部は調停制御を
行い、前記アクセス許可信号線からのアクセス許可を保
留され待ち状態に入る全てのブロック、もしくは一部の
ブロックに対し、前記クロック制御部が、前記クロック
制御信号線を用いてクロックを停止するので、転送待ち
状態のブロックへのクロック供給が止まるため、消費電
力を低減することができる効果がある。

【０１４５】また、本発明の請求項１５に記載のデータ
メモリ制御装置によれば、請求項１ないし１４のいずれ
かに記載のデータメモリ制御装置において、前記データ
メモリの動作周波数を変更するメモリ速度制御部と、前
記データメモリ、及び前記メモリ速度制御部を接続する
メモリ速度制御信号線とを備え、前記複数のブロックに
よる前記データメモリへのアクセス競合が発生すると、
前記データメモリ制御部は調停制御を行い、アクセス競
合の度合いに応じて、前記メモリ速度制御部が前記メモ
リ速度制御信号線を通じて前記データメモリを高速動作
させるので、データメモリの動作周波数を上げることに
より、複数のブロックからのアクセスが可能になるとと
もに、転送待ちの状態のブロックの周波数が落とされる
ため、消費電力を低減することができる効果がある。

【０１４６】また、本発明の請求項１６に記載のデータ
メモリ制御装置によれば、請求項１ないし１５のいずれ
かに記載のデータメモリ制御装置において、データメモ
リ、データメモリ制御部、及び複数のブロックから構成
されるデータメモリ制御装置を一つの単位ブロックとす
る第１から第ｎのデータメモリ制御ブロックと、各々の
データメモリ制御ブロック内のデータメモリ制御部同士
を接続するアドレスバス、データバス、アクセス要求信
号線、及びアクセス許可信号線とを備え、前記第１から
第ｎのデータメモリ制御ブロック間でアクセス競合が発
生した場合、前記第１から第ｎのデータメモリ制御ブロ
ック内の各データメモリ制御部同士で調停制御を行うの
で、データメモリ制御部同士を接続させることで、スケ
ーラブルに機能拡張できるため、システム要求に対して
比較的短期間に柔軟な対応ができる効果がある。

【図面の簡単な説明】

【図１】本発明のデータメモリ制御装置の基本構成図で
ある。

【図２】実施の形態１におけるデータメモリ制御装置の
構成を示すブロック図である。

【図３】実施の形態２におけるデータメモリ制御装置の
構成を示すブロック図である。

【図４】実施の形態３におけるデータメモリ制御装置の
構成を示すブロック図である。

【図５】実施の形態４におけるデータメモリ制御装置の
構成を示すブロック図である。

【図６】実施の形態５におけるデータメモリ制御装置の
構成を示すブロック図である。

【図７】実施の形態６におけるデータメモリ制御装置の
構成を示すブロック図である。

【図８】実施の形態７におけるデータメモリ制御装置の
構成を示すブロック図である。

【図９】実施の形態８におけるデータメモリ制御装置の
構成を示すブロック図である。

【図１０】実施の形態９におけるデータメモリ制御装置
の構成を示すブロック図である。

【図１１】実施の形態１０におけるデータメモリ制御装
置の構成を示すブロック図である。

【図１２】実施の形態１１におけるデータメモリ制御装
置の構成を示すブロック図である。

【図１３】実施の形態１２におけるデータメモリ制御装
置の構成を示すブロック図である。

【図１４】実施の形態１３におけるデータメモリ制御装
置の構成を示すブロック図である。

【符号の説明】

１００ データメモリ制御部 １０１ データメモリ １０１ａ データバス １０１ｂ アドレスバス １０１ｃ アクセス要求信号 １０２ プロセッサコア １０２ａ データバス １０２ｂ アドレスバス １０２ｃ アクセス要求信号 １０２ｄ アクセス許可信号 １０３ 専用HW １０３ａ データバス １０３ｂ アドレスバス １０３ｃ アクセス要求信号 １０３ｄ アクセス許可信号 １０４ ペリフェラル １０４ａ データバス １０４ｂ アドレスバス １０４ｃ アクセス要求信号 １０４ｄ アクセス許可信号 １０５ａ データメモリ領域Ａ １０５ｂ データメモリ領域Ｂ １０５ｃ データメモリ領域Ｃ １０６ａ データメモリ領域Ａ１ １０６ｂ データメモリ領域Ａ２ １０６ｃ データメモリ領域Ａ３ １０７ａ データメモリ領域Ｂ１ １０７ｂ データメモリ領域Ｂ２ １０８ａ データメモリ領域Ｃ１ １０８ｂ データメモリ領域Ｃ２ ６００ａ 同一アドレスへのリード・リードアクセス競
合監視ブロック ６００ｂ 同一アドレスへのリード・ライトアクセス競
合監視ブロック ６０２ フラグ ８００ 連続アクセス検出部 ８０１ リードレジスタ ８０２ アドレス競合検出部 ８０３ 一時記憶メモリ １２０１ ダイレクト転送制御部 １２０２ 変数 １０２ｅ ダイレクトバス １０３ｅ ダイレクトバス １０４ｅ ダイレクトバス ２００ クロック制御信部 １０２ｆ クロック制御信号 １０３ｆ クロック制御信号 １０４ｆ クロック制御信号 ３００ メモリ速度制御信部 １０１ｇ メモリ速度制御信号 ４００ データメモリ制御部 ４０１ データメモリ ４０１ａ データバス ４０１ｂ アドレスバス ４０１ｃ アクセス要求信号 ４０２ プロセッサコア ４０２ａ データバス ４０２ｂ アドレスバス ４０２ｃ アクセス要求信号 ４０２ｄ アクセス許可信号 ４０３ 専用HW ４０３ａ データバス ４０３ｂ アドレスバス ４０３ｃ アクセス要求信号 ４０３ｄ アクセス許可信号 ４０４ａ データバス ４０４ｂ アドレスバス ４０４ｃ アクセス要求信号 ４０４ｄ アクセス許可信号 ５００ データメモリ制御部 ５０１ データメモリ ５０１ａ データバス ５０１ｂ アドレスバス ５０１ｃ アクセス要求信号 ５０２ プロセッサコア ５０２ａ データバス ５０２ｂ アドレスバス ５０２ｃ アクセス要求信号 ５０２ｄ アクセス許可信号 ５０３ 専用HW ５０３ａ データバス ５０３ｂ アドレスバス ５０３ｃ アクセス要求信号 ５０３ｄ アクセス許可信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中村 剛 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 濱田 匡夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 冨田 裕人 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B060 CD14 KA03 5B061 BA01 BB04 BC02

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数のブロックでデータメモリを共有す
   るために前記複数のブロックからのアクセス要求を調停
   制御するデータメモリ制御装置において、 前記複数のブロックからのアクセス要求を調停制御する
   データメモリ制御部と、 前記データメモリと前記データメモリ制御部とを接続す
   る第１のアドレスバスと、 前記データメモリと前記データメモリ制御部とを接続す
   る第１のデータバスと、 前記データメモリと前記データメモリ制御部とを接続す
   る第１のアクセス要求信号線と、 前記複数のブロックと前記データメモリ制御部とを接続
   する複数の第２のアドレスバスと、 前記複数のブロックと前記データメモリ制御部とを接続
   する複数の第２のデータバスと、 前記複数のブロックと前記データメモリ制御部とを接続
   する複数の第２のアクセス要求信号線と、 前記複数のブロックと前記データメモリ制御部とを接続
   する複数のアクセス許可信号線とを備え、 前記データメモリ制御部は、前記複数のブロックから前
   記複数の第２のアクセス要求信号線によりアクセス要求
   を受け、複数のアクセス要求の調停制御を前記複数の第
   ２のアドレスバスからのアドレス情報を用いて行い、許
   可したアクセス要求に従って、１つまたは複数のブロッ
   クと前記データメモリとの間のデータの受け渡しを行
   う、 ことを特徴とするデータメモリ制御装置。
2. 【請求項２】 請求項１に記載のデータメモリ制御装置
   において、 前記データメモリは、該データメモリのアドレスによっ
   て分割される複数の領域を有し、 前記データメモリ内の分割された複数の領域に対応する
   アドレス空間に対して、前記複数のブロックがデータメ
   モリに対するアクセスを実行する場合における優先順位
   を定義する手段を備え、 前記データメモリ制御部は、前記複数のブロックが前記
   データメモリに対するアクセスを実行する際、前記優先
   順位の高いデータメモリ内の領域へのアクセスを実行す
   るブロックからのアクセスを優先的に実行するように調
   停制御する、 ことを特徴とするデータメモリ制御装置。
3. 【請求項３】 請求項２に記載のデータメモリ制御装置
   において、 前記データメモリ内の優先順位の高い領域の記憶素子
   が、優先度の低い領域の記憶素子よりも高速アクセス可
   能な高性能記憶素子である、 ことを特徴とするデータメモリ制御装置。
4. 【請求項４】 請求項２または３に記載のデータメモリ
   制御装置において、 前記データメモリ内の優先順位が定義された複数の領域
   における優先順位の高い領域のうち、前記複数のブロッ
   クの各ブロックが頻繁にアクセスを実行する特定領域の
   記憶素子が、アクセスを実行することが少ない領域の記
   憶素子よりもさらに高速アクセス可能な高性能記憶素子
   である、 ことを特徴とするデータメモリ制御装置。
5. 【請求項５】 請求項２または３に記載のデータメモリ
   制御装置において、 前記データメモリ内の優先順位が定義された複数の領域
   の各領域のうち、前記複数のブロックの各ブロックが頻
   繁にアクセスを実行する特定領域の記憶素子が、アクセ
   スを実行することが少ない領域の記憶素子よりも高速ア
   クセス可能な高性能記憶素子である、 ことを特徴とするデータメモリ制御装置。
6. 【請求項６】 請求項１に記載のデータメモリ制御装置
   において、 前記データメモリ制御部は、前記複数のブロックによる
   前記データメモリの同一アドレスに対するリードアクセ
   スの競合を監視するリードアクセス競合監視ブロックを
   備え、 前記リードアクセス競合監視ブロックは、前記複数の第
   ２のアドレスバスからの情報と、前記複数の第２のアク
   セス要求信号線からのアクセス要求信号とにより、前記
   データメモリの同一アドレスへのリードアクセスの競合
   を監視し、競合が発生した場合にリードアクセスの競合
   を許可する手段を備えた、 ことを特徴とするデータメモリ制御装置。
7. 【請求項７】 請求項１に記載のデータメモリ制御装置
   において、前記データメモリ制御部は、前記複数のブロ
   ックによる前記データメモリの同一アドレスに対するリ
   ードアクセスとライトアクセスとの競合を監視するリー
   ド・ライトアクセス競合監視ブロックを備え、 前記リード・ライトアクセス競合監視ブロックは、前記
   複数の第２のアドレスバスからの情報と、前記複数の第
   ２のアクセス要求信号線からのアクセス要求信号とによ
   り、前記データメモリへのリードアクセス中に、該リー
   ドアクセスが行われているアドレスへのライトアクセス
   の競合を監視し、競合が発生した場合に１つのライトア
   クセスを許可すると同時に該ライトアクセスでの書き込
   みデータをリードアクセス中のブロックへ受け渡す手段
   を備えた、 ことを特徴とするデータメモリ制御装置。
8. 【請求項８】 請求項１に記載のデータメモリ制御装置
   において、 前記データメモリ制御部は、前記データメモリを共有す
   る第１のブロックが読み出したデータを保持するリード
   レジスタと、 前記第１のブロックが前記データメモリへ２回以上連続
   して同じアドレスから読み出し動作をしていることを検
   出する連続アクセス検出部とを備え、 前記第１のブロックによる前記データメモリの同一アド
   レスからの２回以上の連続した読み出し動作を前記連続
   アクセス検出部にて検出中であり、かつ前記データメモ
   リを共有する第２のブロックがアクセス要求を出したと
   き、前記第１のブロックが前記データメモリから読み出
   しているデータを前記リードレジスタに保存し、前記第
   １のブロックへは該リードレジスタの保存データを送信
   して、前記第２のブロックの前記データメモリへのアク
   セスを許可する、 ことを特徴とするデータメモリ制御装置。
9. 【請求項９】 請求項８に記載のデータメモリ制御装置
   において、 前記データメモリ制御部は、前記第２のブロックが書き
   込み要求を出しているアドレスと前記第１のブロックが
   読み出しているアドレスとが同一アドレスであることを
   検出するアドレス検出部を備え、 前記アドレス検出部で前記第１のブロックの読み出しア
   ドレスと前記第２のブロックの書き込みアドレスとが同
   一アドレスであることを検出し、前記第２のブロックに
   よる前記同一アドレスへのデータの書き込み後に、前記
   第１のブロックによる前記同一アドレスからの読み出し
   を行い、同時に前記リードレジスタに該読み出しデータ
   を書き込み、前記リードレジスタの更新を行う、 ことを特徴とするデータメモリ制御装置。
10. 【請求項１０】 請求項９に記載のデータメモリ制御装
    置において、 前記アドレス検出部で前記第１のブロックの読み出しア
    ドレスと前記第２のブロックの書き込みアドレスとが同
    一アドレスであることを検出したとき、前記第２のブロ
    ックによる前記同一アドレスへのデータの書き込みと同
    時に前記リードレジスタに該書き込みデータを書き込
    み、前記リードレジスタの更新を行う、 ことを特徴とするデータメモリ制御装置。
11. 【請求項１１】 請求項１に記載のデータメモリ制御装
    置において、 前記データメモリ制御部は、ｎ（ｎ≧２）ワード分のデ
    ータを保持する一時記憶メモリと、 前記データメモリを共有する第１のブロックが前記デー
    タメモリへ２回以上連続して同じアドレスへ読み出し動
    作をしていることを検出する連続アクセス検出部と、 前記データメモリを共有する第２のブロックが書き込み
    要求を出しているアドレスと前記第１のブロックが読み
    出しているアドレスとが同一アドレスであることを検出
    するアドレス検出部とを備え、 前記第１のブロックが連続してｍ（ｍ≦ｎ）ワードの周
    期的なアドレスアクセスを行うという通知を受け、該周
    期的なアドレスアクセスにより読み出されるｍワードの
    データを前記一時記憶メモリへ保存し、該第１のブロッ
    クへは前記一時記憶メモリのデータを送信して前記第２
    のブロックの前記データメモリへのアクセスを許可し、 前記アドレス検出部で前記第２のブロックの書き込みア
    ドレスと前記第１のブロックの読み出しアドレスとが同
    一アドレスであることを検出した時は、前記第２のブロ
    ックによる書き込みと同時に前記一時記憶メモリにデー
    タを書き込み、前記一時記憶メモリの更新を行う、 ことを特徴とするデータメモリ制御装置。
12. 【請求項１２】 請求項１に記載のデータメモリ制御装
    置において、 前記複数のブロック間で直接データの受け渡しを行うた
    めの複数のダイレクトバスと、 前記複数のブロックに対してのデータのダイレクト転送
    を制御するダイレクト転送制御部とを備え、 前記複数のブロックの中の単一ブロックからのデータメ
    モリへのライトアクセス要求を行っているアドレスと、
    前記複数のブロックの全てもしくは一部のブロックから
    のリードアクセス要求を行っているアドレスとが同一ア
    ドレスの場合、アクセス要求全てに対して許可を与え、
    ライトアクセス許可を受けたブロックから出力された書
    き込みデータのデータメモリへの書き込みを実行すると
    同時に、前記ダイレクト転送制御部にて、前記ダイレク
    トバスを介した、リードアクセス許可を受けたブロック
    への前記書き込みデータの受け渡しを制御する、 ことを特徴とするデータメモリ制御装置。
13. 【請求項１３】 請求項１２に記載のデータメモリ制御
    装置において、 前記ライトアクセス許可を受けたブロックから前記デー
    タメモリへの書き込みが不要な場合は、前記データメモ
    リへの書き込みは実行せず、前記ダイレクトバスを介し
    た、リードアクセス許可を受けたブロックへの前記書き
    込みデータの受け渡しのみを実行し、その間、他のブロ
    ックからのアクセス要求を許可する、 ことを特徴とするデータメモリ制御装置。
14. 【請求項１４】 請求項１ないし１３のいずれかに記載
    のデータメモリ制御装置において、 前記複数のブロックに対するクロックのオン／オフを制
    御するクロック制御部と、 前記クロック制御部と前記複数のブロックを接続する複
    数のクロック制御信号線とを備え、 前記複数のブロックによる前記データメモリへのアクセ
    ス競合が発生すると、前記データメモリ制御部は調停制
    御を行い、前記アクセス許可信号線からのアクセス許可
    を保留され待ち状態に入る全てのブロック、もしくは一
    部のブロックに対し、前記クロック制御部が、前記クロ
    ック制御信号線を用いてクロックを停止する、 ことを特徴とするデータメモリ制御装置。
15. 【請求項１５】 請求項１ないし１４のいずれかに記載
    のデータメモリ制御装置において、 前記データメモリの動作周波数を変更するメモリ速度制
    御部と、 前記データメモリ、及び前記メモリ速度制御部を接続す
    るメモリ速度制御信号線とを備え、 前記複数のブロックによる前記データメモリへのアクセ
    ス競合が発生すると、前記データメモリ制御部は調停制
    御を行い、アクセス競合の度合いに応じて、前記メモリ
    速度制御部が前記メモリ速度制御信号線を通じて前記デ
    ータメモリを高速動作させる、 ことを特徴とするデータメモリ制御装置。
16. 【請求項１６】 請求項１ないし１５のいずれかに記載
    のデータメモリ制御装置において、 データメモリ、データメモリ制御部、及び複数のブロッ
    クから構成されるデータメモリ制御装置を一つの単位ブ
    ロックとする第１から第ｎのデータメモリ制御ブロック
    と、 各々のデータメモリ制御ブロック内のデータメモリ制御
    部同士を接続するアドレスバス、データバス、アクセス
    要求信号線、及びアクセス許可信号線とを備え、 前記第１から第ｎのデータメモリ制御ブロック間でアク
    セス競合が発生した場合、前記第１から第ｎのデータメ
    モリ制御ブロック内の各データメモリ制御部同士で調停
    制御を行う、 ことを特徴とするデータメモリ制御装置。