JPH10320351A - バッファ方式 - Google Patents

バッファ方式

Info

Publication number
JPH10320351A
JPH10320351A JP12558597A JP12558597A JPH10320351A JP H10320351 A JPH10320351 A JP H10320351A JP 12558597 A JP12558597 A JP 12558597A JP 12558597 A JP12558597 A JP 12558597A JP H10320351 A JPH10320351 A JP H10320351A
Authority
JP
Japan
Prior art keywords
buffer
bus
data
entries
common
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12558597A
Other languages
English (en)
Inventor
Takashi Suzuki
孝 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Computertechno Ltd
Original Assignee
NEC Computertechno Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Computertechno Ltd filed Critical NEC Computertechno Ltd
Priority to JP12558597A priority Critical patent/JPH10320351A/ja
Publication of JPH10320351A publication Critical patent/JPH10320351A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)

Abstract

(57)【要約】 【課題】一つの上位バスから複数の下位バスにデータ転
送する場合、少ないバッファ容量で且つ下位バスの動作
状態によるバス間干渉を抑えるようにする。 【解決手段】上位バス2から転送データを格納する複数
エントリの共通バッファ21と、下位バスごとに設けら
れ共通バッファ21の転送データを収容したエントリ番
号を格納するFIFO形式の指示バッファ31〜51
と、下位バスへの送出データを格納する1エントリの送
出バッファ32〜52と、送出バッファ32〜52から
のデータ送出を制御すると共に指示バッファ31〜51
を監視し共通バッファ21からの転送要求を行うバス処
理部33〜53と、共通バッファ21を管理し上位バス
2から転送データを取り込みエントリ番号を指示バッフ
ァ31〜51へ送出する共通バッファ制御部22と、バ
ス処理部33〜53の要求を調停し送出バッファ32〜
52へデータ転送するバッファ調停部23とを備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はバッファ方式に関
し、特に上位バスから下位バスへのデータ転送を行うバ
ッファ方式に関する。
【0002】
【従来の技術】一つの上位バスと複数の下位バスとを接
続し、上位バスと下位バスの間でデータのやり取りを実
現する場合、両者のバスの性能差,機能差を吸収して円
滑な転送を行うためバスアダプタが用いられる。バスア
ダプタには、バス性能の差分を吸収するためにデータ等
を一時格納するバッファを採用するのが一般的であり、
このバッファには、フリップフロップやメモリなどが用
いられる。このバッファを介して流れるデータ等は、同
じ下位バスに対しては上位バスから送られてきた順番通
りに送出する必要がある一方、異なる下位バス間での順
序性は保証する必要がないのが一般的である。
【0003】このような階層化されたバス構造を採用す
る場合のバッファの構成方法は、特開昭57―6043
5号公報に述べられている方法が基本的なものである。
すなわち、図2に示すように、上位バスであるデータ容
量の多いシステムバス6からデータ容量の少ない下位バ
スであるローカルバス7へのデータ転送は、バスアダプ
タ1aの内部に設けられているデータバッファ8,9を
交互に使用して行われる。データバッファ8及び9は、
それぞれシステムバス6上のデータ1単位(1バスクロ
ックの転送データ)を格納でき、ローカルバス7のデー
タ1単位に相当する2個のバッファユニット8A,8B
及び9A,9Bから構成されている。
【0004】システムバス6からデータバッファ8及び
9に格納されたデータは、バッファユニット8A,8
B,9A,9Bの順序でローカルバス7に送出され、バ
ッファユニット8Bのデータが送出されてデータバッフ
ァ8が空き状態となると、システムバス6から次のデー
タが取り込まれる。同様にして、バッファユニット9B
のデータが送出されるとデータバッファ9に次のデータ
を取り込むことにより、2個のデータバッファを交互に
使用してローカルバス7に連続的にデータを送出するこ
とが可能となる。しかしながら、システムバス6からの
データの取り込みはローカルバス7のバスクロックの2
サイクルで1回となり効率的でないため、通常はデータ
バッファの数を多くし、システムバス6からも連続して
データを取り込めるようにしている。
【0005】このような従来の方式のバッファを使用し
て複数の下位バスをサポートするバスアダプタを考えた
場合、上述したようなバッファ及びその制御機構を下位
バスごとに用意する方法と、全下位バスで共用する一組
のバッファのみを用意し、制御機構を複数の下位バスに
対応できる構成とする方法とがある。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た下位バスごとにバッファを用意する方法では、両バス
間の性能,機能差を吸収できるバッファを下位バスごと
に重複して持っことになり、上位バスには上位装置から
の命令やデータがランダムに発生し、且つその行く先で
ある下位バスもランダムであることを考えると、必要数
以上の余分なハードウェアを持つていることになるとい
う欠点がある。
【0007】一方、バッファを全下位バスに共用とする
場合には、下位バス間の動作状態の相違により、複数の
下位バス中のある下位バスに対してデータを送出しよう
としてバッファを使用しているときに、何らかの理由に
よりその下位バスが使われている状態があると、後続の
別の下位バスに対するデータの送出がバッファが空くま
で待たされてしまうという問題がある。すなわち、一つ
の下位バスの挙動(バスのビジー等)により、他の下位
バスへのデータ転送が影響を受けるというバス間干渉が
発生する欠点がある。
【0008】本発明の目的は、一つの上位バスから複数
の下位バスにデータを転送する場合に、少ないバッファ
容量で且つ下位バスの動作状態によるバス間干渉を抑え
ることができるバッファ方式を提供することにある。
【0009】
【課題を解決するための手段】請求項1のバッファ方式
は、性能の異なるバス間に接続されるバスアダプタによ
り上位バスから複数の下位バスへデータ転送を行うため
に使用されるバッファ方式であって、前記上位バスに接
続され前記各下位バスへの転送データを格納する複数エ
ントリの共通バッファと、前記各下位バスごとに設けら
れ転送データを格納した前記共通バッファ中のエントリ
の識別情報を格納する先入れ先出し形式の指示バッファ
と、前記各下位バスに接続され当該下位バスへ送出する
転送データを格納する送出バッファと、前記共通バッフ
ァを管理し前記上位バスから転送データを前記共通バッ
ファに格納すると同時に転送先を識別して該当する前記
指示バッファに転送データを格納したエントリの識別情
報を送出する共通バッファ制御部と、前記各下位バスご
とに設けられ前記送出バッファの格納データの当該下位
バスへの送出を制御すると共に前記指示バッファを監視
し前記送出バッファに空きがあるとき前記指示バッファ
の指示内容に従って前記共通バッファから前記送出バッ
ファへのデータセット要求を行うバス処理部と、前記各
バス処理部からのデータセット要求の調停を行って該当
するデータを前記共通バッファから前記送出バッファに
セットし前記共通バッファ制御部に対してセット完了を
通知するバッファ調停部とを備え、前記共通バッファの
エントリ数が前記指示バッファのうちの最大エントリ数
以上に設定されて構成されている。
【0010】請求項2のバッファ方式は、請求項1記載
のバッファ方式において、前記各送出バッファは前記共
通バッファの1エントリと同一の記憶容量を持ち、前記
各バス処理部は対応する前記送出バッファの格納データ
を当該下位バスへ送出完了するごとに前記バス調停部に
対して次のデータセット要求を行うことを特徴としてい
る。
【0011】請求項3のバッファ方式は、請求項1記載
のバッファ方式において、前記送出バッファはそれぞれ
が前記共通バッファの1エントリと同一の記憶容量を有
する2エントリから成り、前記各バス処理部は対応する
前記送出バッファの1エントリの格納データを当該下位
バスへの送出完了するごとに前記バス調停部に対して次
のデータセット要求を行うことを特徴としている。
【0012】請求項4のバッファ方式は、請求項1,請
求項2又は請求項3記載のバッファ方式において、前記
各指示バッファのエントリ数が前記共通バッファのエン
トリ数と同一に設定されていることを特徴としている。
【0013】請求項5のバッファ方式は、請求項2又は
請求項3記載のバッファ方式において、前記各指示バッ
ファのエントリ数がそれぞれ対応する前記各送出バッフ
ァのエントリ数より大きく、前記共通バッファのエント
リ数が前記各指示バッファのエントリ数よりも大きく設
定されていることを特徴としている。
【0014】請求項6のバッファ方式は、請求項5記載
のバッファ方式において、前記共通バッファのエントリ
数が前記各指示バッファのうちの最大のエントリ数を持
つ二つの指示バッファのエントリ数の和より大きく設定
されていることを特徴としている。
【0015】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【0016】図1は本発明の一実施形態の構成を示すブ
ロック図である。
【0017】本実施形態のバッファ方式は、図1に示す
ように、性能の異なる上位バス2と複数の下位バス3〜
5との間に接続されたバスアダプタ1において、上位バ
ス2から下位バス3〜5へのデータ転送のために使用さ
れるバッファ方式である。バスアダプタ1は、上位バス
2と下位バス3〜5との間の相互のデータ転送を制御す
るものであり、一般には、下位バスから上位バスへのデ
ータ転送の制御も行うが、図1には上位バスから下位バ
スへのデータ転送に関係する部分のみを示してある。
【0018】このバッファ方式は、上位バス2に接続さ
れ下位バス3〜5への転送データを格納する複数エント
リの共通バッファ21と、下位バスごとに設けられ共通
バッファ21の転送データを取り込んだエントリ番号を
格納するFIFO形式の指示バッファ31〜51と、下
位バス3〜5への送出データを格納する1エントリの送
出バッファ32〜52と、送出バッファ32〜52の格
納データの送出を制御すると共に指示バッファ31〜5
1を監視し共通バッファ21から送出バッファ32〜5
2へのデータセット要求を行うバス処理部33〜53
と、共通バッファ21を管理し上位バス2からの転送デ
ータの取り込み及び格納したエントリ番号の指示バッフ
ァ31〜51への送出を制御する共通バッファ制御部2
2と、バス処理部33〜53からのデータ転送要求の調
停を行い共通バッファ21から送出バッファ32〜52
へデータセットを行うバッファ調停部23とを備えて構
成されている。
【0019】共通バッファ21は、上位バス2の命令や
データ等の1単位を格納できる容量を1エントリとする
複数のエントリを持っている。共通バッファ制御部22
は、共通バッファ21の複数のエントリのどれが使用中
でどれが未使用なのか使用状況を管理し、上位バス2か
らの転送データをどのエントリへ取り込むかのデータ格
納制御を行うと共に、下位バス3〜5のどこへ送出すべ
き命令やデータなのかを識別し、指示バッファ31〜5
1中の該当する指示バッファに対し転送データを格納し
たエントリの識別情報としてエントリ番号を送る。バッ
ファ調停部23は、バス処理部33〜53からのデータ
セット要求を受けるとバス処理部33〜53間の調停を
行い、送出バッファ32〜52中の選択された送出バッ
ファに対し共通バッファ21の該当エントリの格納デー
タをセットし、該当するバス処理部および共通バッファ
制御部22に対しデータセット完了通知を行う。
【0020】下位バス3〜5に対応して設けられている
指示バッファ31〜51は、それぞれFIFO構造で共
通バッファ21のエントリ数と同じエントリ数を持つ。
指示バッファ31〜51には、対応する下位バスに対し
てデータ送信があり共通バッファ21に格納された場
合、共通バッファ21のどのエントリにデータが格納さ
れているかを示す識別情報(エントリ番号)が格納され
る。指示バッファ31〜51の1エントリの容量は、共
通バッファ21の1エントリの容量に比べ僅かである。
送出バッファ32〜52は、それぞれ下位バス3〜5に
接続されており、共通バッファ21の1エントリと同じ
容量を持ち、下位バスへ送出する転送データを共通バッ
ファ21から1エントリ分ずつ受け取り格納する。バス
処理部33〜53は、送出バッファ32〜52の格納デ
ータの下位バス3〜5に対するデータ送出制御を行うと
共に、送出バッファ32〜52が空き状態となると指示
バッファ31〜51を監視して共通バッファ21に転送
データが存在するか否かを検出し、存在する場合にはエ
ントリ番号を示してバッファ調停部23に対してデータ
セット要求を発行し、バッファ調停部23からのデータ
セット完了通知を受けると、送出バッファ32〜52の
格納データを下位バス3〜5に送出する。
【0021】以下、上記のように構成された本実施形態
のバッファ方式の動作を図1を参照して説明する。
【0022】上位バス2にはプロセッサ等の上位装置が
接続されており、上位装置から発行された命令とそれに
付随するデータとから成る転送データは上位バス2上を
流れる。共通バッファ制御部22は、上位バス2に流れ
ている転送データの命令を常時監視しており、上位バス
2に流れている命令が下位バス3〜5のいずれかに転送
すべき命令であった場合には、その命令を含む転送デー
タを共通バッファ21の空きエントリに格納する。共通
バッファ21に空きエントリがない場合には、その旨を
上位装置に通知する。
【0023】共通バッファ制御部22は、受け付けた命
令が下位バス3〜5のいずれを対象とするかを識別し、
下位バス3に送出すべき転送データであった場合には、
転送データを共通バッファ21のどのエントリに格納し
たかを知らせるためのエントリ番号を指示バッファ31
に送出し格納する。
【0024】バス処理部33では、送出バッファ32に
格納データがなく空き状態の場合には指示バッファ31
を監視しており、共通バッファ制御部22から指示バッ
ファ31にエントリ番号が格納されると、最初に格納さ
れたエントリ番号をバッファ調停部23に対して送り、
共通バッファ21の当該エントリの格納データを送出バ
ッファ32に転送してセットするよう要求する。
【0025】バッファ調停部23は、それぞれのバス処
理部33〜53からの要求を監視しており、複数の要求
があった場合には調停を行い(調停は優先制御方式やラ
ウンドロビン方式等で行う)、処理順番を決定する。調
停の結果、バス処理部33からの要求を処理することに
した場合、共通バッファ21の出力バスの選択回路を送
出バッファ32に切り替え、指示されたエントリ番号の
エントリに格納されている格納データを選択し、送出バ
ッファ32に転送しセットする。送出バッファ32に所
定のデータが格納されると、バス処理部33に対してデ
ータセット完了通知を送出すると同時に、共通バッファ
制御部22に対してはエントリ番号を通知して共通バッ
ファ21の当該エントリが空き状態となったことを知ら
せ、次の調停を開始する。
【0026】バッファ調停部23からエントリ番号の通
知を受けた共通バッファ制御部22は、共通バッファ2
1の該当するエントリを無効化し、上位バス2上を流れ
る次の転送データをその空きエントリに受け入れられる
ようにする。
【0027】一方、バッファ調停部23からデータセッ
ト完了通知を受けたバス処理部33は、バッファ調停部
23に対するデータセット要求の信号を取り下げ、送出
バッファ32に格納された転送データを下位バス3に対
して送出し、送出が完了して送出バッファ32が空き状
態となると、指示バッファ31をチェックして未処理の
エントリ番号があれば上述した処理を繰り返し、未処理
のエントリ番号がなくなれば待機状態となる。
【0028】次に、下位バス3に対して2回のデータ転
送が連続して発生し、続いて、下位バス4に対して1回
のデータ転送が発生した場合について説明する。
【0029】これらの転送データは、上述したと同様の
手順で共通バッファ21の3個のエントリに順に格納さ
れ、上位装置からデータ転送の要求があり転送データが
共通バッファ21に格納されていることを示す情報とし
て、指示バッファ31には最初に格納された2エントリ
のエントリ番号が、指示バッファ41には最後に格納さ
れたエントリのエントリ番号がそれぞれ格納される。
【0030】ここで、バス処理部33は、指示バッファ
31から最初の情報を検出してバッファ調停部23に対
してデータセット要求を行う。バス処理部43も同様な
要求をバッファ調停部23に対して行う。このとき、バ
ッファ調停部23が先にバス処理部33の処理を行い、
次にバス処理部43の処理を行ったとする。バッファ調
停部23は、該当するエントリの格納データを送出バッ
ファ32及び42に転送してセットし、共通バッファ制
御部22はデータセット完了通知により該当する二つの
エントリを解放して空き状態とする。この時点では下位
バス3に対する2回目の転送データは処理されていない
ので、そのエントリは空き状態となっていない。この間
に上位バス2から後続のデータ転送があれば、共通バッ
ファ21の解放されたエントリを含む空き状態のエント
リに順に格納される。そして、バス処理部33が送出バ
ッファ32から最初の転送データの送出を完了すると、
指示バッファ31に後続の2回目のデータ転送に対する
情報があるので、これに対する処理を行うため前述した
と同様な動作を繰り返す。
【0031】この際、バス処理部33の下位バス3への
データ送出処理が何らかの理由により停滞して待ち状態
となった場合は、送出バッファ32及び共通バッファ2
1の1エントリは使用できなくなるが、下位バス4及び
5に対するデータ転送は、バス処理部43,53に異常
がなければ共通バッファ21の他のエントリを使用して
遅滞なく処理することができる。なお、下位バス3に対
する転送データが更に発生しても、共通バッファ21の
すべてのエントリが使用されない限り、転送効率は低下
するが他の下位バスに対するデータ転送は可能である。
すなわち、上位バスから下位バスへのデータ転送を他の
下位バスの影響をほとんど受けずに行うことができる。
【0032】上述した実施の形態では、指示バッファの
エントリ数と共通バッファのエントリ数とを同数とし
た。このため、共通バッファの全エントリを一つの下位
バスへのデータ転送に使用することができ効率的なデー
タ転送が可能となる半面、待ち状態の下位バスへの転送
データにより共通バッファの全エントリが使用され、他
の下位バスへのデータ転送が阻害される可能性もある。
これを避けるためには、指示バッファのエントリ数を共
通バッファのエントリ数よりも少なく設定し、指示バッ
ファに空きエントリがなくなったときには、共通バッフ
ァ制御部からその下位バスに対するデータ転送は受け付
けられないことを上位装置に通知するように構成すると
よい。なお、指示バッファのエントリ数は、上位バスか
ら連続してどれだけの転送データを受信するかを考慮し
て、正常時に効率的なデータ転送が可能となる数に設定
する。
【0033】又、送出バッファは共通バッファの1エン
トリと同じ容量を持ち、格納データを下位バスへ送出し
終えると共通バッファから1エントリ分ずつ受け取るも
のとした。これは、共通バッファから送出バッファへの
データ転送を容易にすると共に、下位バスの数に依存す
るバッファの容量を最少としたものである。しかしなが
ら、送出バッファへのデータセット待ちのために下位バ
スへのデータ送出が連続しなくなる可能性がある。特
に、下位バス数が多くなった場合には、この状態が発生
する確率も高くなる。この問題を回避するためには、下
位バスの数に依存するバッファ容量は増えるが、送出バ
ッファを2エントリ構成とし、バス処理部は各エントリ
を交互に使用して1エントリのデータ送出が完了したと
き次の転送データのセット要求を行うようにすればよ
い。なお、送出バッファの容量は共通バッファの1エン
トリの容量の倍数に限られるものではないが、共通バッ
ファから送出バッファへのデータセットや共通バッファ
の管理が複雑となるので、整数倍とすることが望まし
い。
【0034】なお、上述の実施の形態の説明は、理解を
容易とするため特に明示はしなかったが各下位バスの性
能は同一と考え、各下位バスに設けられる指示バッフ
ァ,送出バッファ,バス処理部は同じ性能を持つものと
して行った。しかしながら、本発明の技術思想は各下位
バスの性能が同一の場合に限定されるものではなく、下
位バスごとに指示バッファ,送出バッファ,バス処理部
の構成が異なっても適用することができる。例えば、指
示バッファのエントリ数が下位バスごとに異なる場合
に、共通バッファのエントリ数を指示バッファ中の最大
エントリ数を持つ二つの指示バッファのエントリ数の和
より大きく設定すると、いずれの下位バスの処理が停滞
して待ち状態となっても、他の下位バスに対するデータ
転送を効率を落とさずに実行することが可能となる。
【0035】
【発明の効果】以上説明したように、本発明のバッファ
方式は、一つの上位バスと複数の下位バス間に接続され
るバスアダプタにおいて、上位バスから下位バスへのデ
ータ転送時に使用するバッファを、複数エントリの共通
バッファと下位バスごとに設ける送出バッファとの二段
階構成とし、各下位バスに複数エントリの指示バッファ
とバス処理部とを設け、共通バッファ制御部により上位
バスから転送データを共通バッファに格納すると共に、
送出バッファに空きができるとバッファ調停部が共通バ
ッファから各送出バッファへ転送データをセットする構
成とした。これにより、少ないバッファ容量でバス間干
渉を抑制しながら効率的なデータ転送を行うことが可能
となる。
【図面の簡単な説明】
【図1】本発明の一実施形態の構成を示すブロック図で
ある。
【図2】階層化バス構造における基本のバッファ構成を
示すブロック図である。
【符号の説明】
1,1a バスアダプタ 2 上位バス 3,4,5 下位バス 6 システムバス 7 ローカルバス 8,9 データバッファ 8A,8B,9A,9B バッファユニット 21 共通バッファ 22 共通バッファ制御部 23 バッファ調停部 31,41,51 指示バッファ 32,42,52 送出バッファ 33,43,53 バス処理部

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 性能の異なるバス間に接続されるバスア
    ダプタにより上位バスから複数の下位バスへデータ転送
    を行うために使用されるバッファ方式であって、前記上
    位バスに接続され前記各下位バスへの転送データを格納
    する複数エントリの共通バッファと、前記各下位バスご
    とに設けられ転送データを格納した前記共通バッファ中
    のエントリの識別情報を格納する先入れ先出し形式の指
    示バッファと、前記各下位バスに接続され当該下位バス
    へ送出する転送データを格納する送出バッファと、前記
    共通バッファを管理し前記上位バスから転送データを前
    記共通バッファに格納すると同時に転送先を識別して該
    当する前記指示バッファに転送データを格納したエント
    リの識別情報を送出する共通バッファ制御部と、前記各
    下位バスごとに設けられ前記送出バッファの格納データ
    の当該下位バスへの送出を制御すると共に前記指示バッ
    ファを監視し前記送出バッファに空きがあるとき前記指
    示バッファの指示内容に従って前記共通バッファから前
    記送出バッファへのデータセット要求を行うバス処理部
    と、前記各バス処理部からのデータセット要求の調停を
    行って該当するデータを前記共通バッファから前記送出
    バッファにセットし前記共通バッファ制御部に対してセ
    ット完了を通知するバッファ調停部とを備え、前記共通
    バッファのエントリ数が前記指示バッファのうちの最大
    エントリ数以上に設定されていることを特徴とするバッ
    ファ方式。
  2. 【請求項2】 前記各送出バッファは前記共通バッファ
    の1エントリと同一の記憶容量を持ち、前記各バス処理
    部は対応する前記送出バッファの格納データを当該下位
    バスへ送出完了するごとに前記バス調停部に対して次の
    データセット要求を行うことを特徴とする請求項1記載
    のバッファ方式。
  3. 【請求項3】 前記送出バッファはそれぞれが前記共通
    バッファの1エントリと同一の記憶容量を有する2エン
    トリから成り、前記各バス処理部は対応する前記送出バ
    ッファの1エントリの格納データを当該下位バスへの送
    出完了するごとに前記バス調停部に対して次のデータセ
    ット要求を行うことを特徴とする請求項1記載のバッフ
    ァ方式。
  4. 【請求項4】 前記各指示バッファのエントリ数が前記
    共通バッファのエントリ数と同一に設定されていること
    を特徴とする請求項1,請求項2又は請求項3記載のバ
    ッファ方式。
  5. 【請求項5】 前記各指示バッファのエントリ数がそれ
    ぞれ対応する前記各送出バッファのエントリ数より大き
    く、前記共通バッファのエントリ数が前記各指示バッフ
    ァのエントリ数よりも大きく設定されていることを特徴
    とする請求項2又は請求項3記載のバッファ方式。
  6. 【請求項6】 前記共通バッファのエントリ数が前記各
    指示バッファのうちの最大のエントリ数を持つ二つの指
    示バッファのエントリ数の和より大きく設定されている
    ことを特徴とする請求項5記載のバッファ方式。
JP12558597A 1997-05-15 1997-05-15 バッファ方式 Pending JPH10320351A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12558597A JPH10320351A (ja) 1997-05-15 1997-05-15 バッファ方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12558597A JPH10320351A (ja) 1997-05-15 1997-05-15 バッファ方式

Publications (1)

Publication Number Publication Date
JPH10320351A true JPH10320351A (ja) 1998-12-04

Family

ID=14913826

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12558597A Pending JPH10320351A (ja) 1997-05-15 1997-05-15 バッファ方式

Country Status (1)

Country Link
JP (1) JPH10320351A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009037526A (ja) * 2007-08-03 2009-02-19 Mimaki Engineering Co Ltd データ転送装置、リクエスト発生装置、及びリクエスト発生方法
JP2012150735A (ja) * 2011-01-21 2012-08-09 Sony Corp 相互接続装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009037526A (ja) * 2007-08-03 2009-02-19 Mimaki Engineering Co Ltd データ転送装置、リクエスト発生装置、及びリクエスト発生方法
JP2012150735A (ja) * 2011-01-21 2012-08-09 Sony Corp 相互接続装置

Similar Documents

Publication Publication Date Title
US5878217A (en) Network controller for switching into DMA mode based on anticipated memory overflow and out of DMA mode when the host processor is available
US6351780B1 (en) Network controller using held data frame monitor and decision logic for automatically engaging DMA data transfer when buffer overflow is anticipated
EP0991999B1 (en) Method and apparatus for arbitrating access to a shared memory by network ports operating at different data rates
US5020020A (en) Computer interconnect system with transmit-abort function
US5187780A (en) Dual-path computer interconnect system with zone manager for packet memory
JP3807250B2 (ja) クラスタシステム、コンピュータ及びプログラム
JPH04230557A (ja) 直接メモリアクセス・コントローラ
JPS62221057A (ja) ポインタアドレスを発生するための装置および方法
JPH11212939A (ja) 共通バスによって相互接続されたプロセッサを有するデータプロセッサユニット間でデータを交換するためのシステム
WO2000075797A1 (en) Serialized bus communication and control architecture
JP3641834B2 (ja) 並列プロセッサシステムおよびそれに適したパケット廃棄方法
JPH06337843A (ja) データ転送制御方法
JPH10320351A (ja) バッファ方式
JP2001067298A (ja) ハブ及びポート・アーキテクチャーを有する転送制御装置における低速ポートについての障害を防止するための書込み要求キューの使用
JP3990569B2 (ja) データメモリ制御装置
JP2009251652A (ja) マルチコアシステム
JP2004213666A (ja) Dmaモジュールとその操作方法
JPH08314850A (ja) 計算機システムのバスブリッジ
JP3312361B2 (ja) 分散共有メモリシステム
US5125079A (en) Method for controlling the data transmission of a central unit interfacing control circuit and circuit arrangement for the implementation of the method
JPH07319823A (ja) プロセッサ間通信方式
JP2000244585A (ja) バスインタフェース回路
JPS6224830B2 (ja)
KR100441884B1 (ko) 패킷 처리 엔진과 메인 프로세서간에 고속 블록 데이터전송을 수행하는 네트워크 시스템 및 그것의 dma운영방법
JPS58182737A (ja) 情報処理装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20000816