JP2003197675A

JP2003197675A - 半導体集積回路及び半導体集積回路実装体

Info

Publication number: JP2003197675A
Application number: JP2001401005A
Authority: JP
Inventors: Naoko Ono; 直子小野; Yuji Izeki; 裕二井関
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】安価、小型、高性能の半導体集積回路実装体
を提供する。【解決手段】半導体基板１；半導体基板１の第１主表
面に配置され、一部に他の平坦部分とは異なる厚さの段
差電極部５１ａ，５１ｂを有する第１のメタルパターン
７２ａ；半導体基板１の第１主表面に配置され、第１の
メタルパターン７２ａの平坦部分と同一の平坦部分の厚
さを有し、一部に第１の段差電極部５１ａ，５１ｂと同
一寸法・同一形状の第２の段差電極部５１ｄ，５１ｅを
有する第２のメタルパターン７４ａ；アセンブリ基板
２；アセンブリ基板２の表面のバンプランド５ａ，５
ｂ，５ｄ，５ｅ；段差電極部５１ａ，５１ｂ，５１ｄ，
５１ｅとバンプランド５ａ，５ｂ，５ｄ，５ｅとを接続
するバンプ３ａ，３ｂ，３ｄ，３ｅとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロ波モノリシ
ック集積回路（ＭＭＩＣ）等のマイクロ波帯・ミリ波帯
の半導体集積回路及びこれを用いた半導体集積回路実装
体に関する。

【０００２】

【従来の技術】近年の情報通信分野における急速な需要
の伸びにより、通信回線数を増やすことが急務となって
きている。このため、従来あまり使用されていなかった
マイクロ波・ミリ波帯を使用するシステムの実用化が急
ピッチで進められている。高周波帯無線通信器のＲＦ部
は一般的に発振器、シンセサイザ、変調器、電力増幅
器、低雑音増幅器、復調器、アンテナで構成されてい
る。通信器には、電気特性が優れていること、小型であ
ることが望まれる。高周波回路部の小型化を考える場
合、可能な限り必要な回路を１つの半導体基板内に形成
すること、即ち、ＭＭＩＣ化することが有効である。

【０００３】回路のＭＭＩＣ化に関しては、半導体集積
化技術の飛躍的な発展に伴って半導体基板上の回路の集
積化が進み、１つの半導体基板内に形成される回路は、
従来の単体能動素子から１つの機能回路ブロックへ、更
には、複数の機能回路ブロックへと集積化度が高くなっ
てきている。

【０００４】ＭＭＩＣには、高電子移動度トランジスタ
（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）、ショットキーゲート型電界効果トランジスタ
（ＭＥＳＦＥＴ）等の能動素子と、キャパシタ、インダ
クタ、抵抗等の受動素子、及び高周波伝送線路等が形成
されている。

【０００５】従来の半導体集積回路実装体を図２５及び
図２６に示す。半導体基板１はアセンブリ基板２にボン
ディング・ワイヤ１ａ，１０ｂ，・・・・・，１０ｐで接続
されている。図２５及び図２６に示す構造ではアセンブ
リに必要な面積が発生し、半導体集積回路実装体のサイ
ズが大きくなってしまうため、更なる小型化を図る目的
で、図２３及び図２４に示すフリップチップ構造を持つ
半導体集積回路実装体が提案された。図２３及び図２４
に示すような、フリップチップ構造を用いることによ
り、アセンブリに必要な新たな面積は発生せず、半導体
集積回路実装体が小型化出来る。半導体基板１は主面に
トランジスタＴｒ１，Ｔｒ２、伝送線路用信号線５７，
６８，・・・・・，７０，７３，７６、バンプ用電極等が形
成されている。配線としては、コプレーナ線路（以下に
おいて「ＣＰＷ」と言う。）を使用している。半導体基
板１とアセンブリ基板２の接続にフリップチップ接続を
用いる場合には、半導体基板１上の所定の位置にバンプ
３ａ，３ｂ，・・・・・，３ｐを設ける必要がある。

【０００６】

【発明が解決しようとする課題】しかし、表面メタルパ
ターン７２ａ，７２ｂ，７２ｃ，７４ａ，７４ｂ，７４
ｃが大きく、同一メタルパターン７２ａ，７２ｂ，７２
ｃ，７４ａ，７４ｂ，７４ｃの一部がバンプ用電極とし
て用いられる場合には、位置決めをするのが困難であ
り、バンプ３ａ，３ｂ，・・・・・，３ｐの位置精度が悪い
ため特性が劣化するという問題があった。とりわけ、Ｃ
ＰＷのグランド用メタルパターン等の大面積のメタルパ
ターン７２ａ，７２ｂ，７２ｃ，７４ａ，７４ｂ，７４
ｃ上にバンプ３ａ，３ｂ，・・・・・，３ｐを設ける場合に
は近辺に位置合わせマークを設けることが出来ないため
バンプ３ａ，３ｂ，・・・・・，３ｐの位置精度が悪くな
る。これを避けるためにバンプ電極近傍にメタルパター
ン７２ａ，７２ｂ，７２ｃ，７４ａ，７４ｂ，７４ｃを
利用して位置合わせマークを設けることが考えられる
が、この方法では位置合わせマーク用の面積が新たに必
要となるため半導体基板１の面積が大きくなり、好まし
い対策ではない。

【０００７】本発明は上記事情を考慮してなされたもの
で、安価、小型、高性能の半導体集積回路及びこれを用
いた半導体集積回路実装体を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、（イ）互いに対向する第１
及び第２主表面で画定された半導体基板；（ロ）この半
導体基板の第１主表面に集積化された複数の回路素子；
（ハ）第１主表面に配置され、一部に他の平坦部分とは
異なる厚さの第１の段差電極部を有する第１のメタルパ
ターン；（ニ）第１主表面に配置され、第１のメタルパ
ターンの平坦部分と同一の平坦部分の厚さを有し、一部
に第１の段差電極部と同一寸法・同一形状の第２の段差
電極部を有する第２のメタルパターンとを有する半導体
集積回路であることを要旨とする。但し、第１及び第２
の段差電極部の面積は、第１及び第２のメタルパターン
の内小さい方の面積の１／３以下の面積である。これ
は、第１及び第２の段差電極部の面積に比して、第１及
び第２のメタルパターンが３倍以上大きいことを意味す
る。ここで、「第１主表面」は、実質的に平板形状の半
導体基板の一方の主表面（面積が最大若しくは２番目に
大きな面）である。「第２主表面」は、半導体基板の
「第１主表面」に対向した主表面である。即ち、第１及
び第２主表面のいずれか一方が「表面」、他方が「裏
面」と解釈出来る関係にある対向した２つの面を定義し
ている。又、「回路素子」とは、ＨＥＭＴ、ＨＢＴ、Ｍ
ＥＳＦＥＴ等の半導体能動素子及び、キャパシタ、イン
ダクタ、抵抗等の受動素子のいずれをも含む意味に解す
べきである。

【０００９】本発明の第１の特徴に係る半導体集積回路
では、第１及び第２の段差電極とこれらの第１及び第２
の段差電極以外の第１及び第２のメタルパターンとは、
厚みが違うため、境界領域にある段差が、視覚的に簡単
に識別出来る。又、これらの第１及び第２の段差電極
が、位置合わせマークとして機能する。このため、第１
及び第２の段差電極部の３倍以上の大面積の第１及び第
２のメタルパターンにおいて、その一部となるような第
１及び第２の段差電極の中心に、それぞれ、バンプを位
置合わせする場合も、高精度で実現出来る。例えば、第
１及び第２の段差電極部の縦寸法の２倍以上、横寸法の
２倍以上の寸法となる大面積の第１及び第２のメタルパ
ターン中に配置されている場合であっても、第１及び第
２の段差電極のそれぞれの位置を容易に視認出来、その
結果、その第１及び第２の段差電極の中心に、それぞ
れ、バンプを位置合わせするのが容易になる。

【００１０】なお、第１の特徴において、「第１及び第
２の段差電極」と規定しているのは、理解を容易にする
便宜であり（最小の個数を示しており）、段差電極は３
個以上あっても構わない。同様に、メタルパターンは、
半導体基板上に３枚以上でも構わない。更に、以下の実
施の形態の説明で示されるように、一枚のメタルパター
ンに複数の段差電極が存在する場合も、当然含まれる。

【００１１】本発明の第１の特徴において、第１及び第
２のメタルパターンは、例えば、ＣＰＷのグランドパタ
ーンとすることが可能である。ＣＰＷのグランドパター
ンの場合は、第１及び第２の段差電極部の面積に比し
て、グランドパターンは、一般には１０倍〜１００倍程
度の値を取りうる。より、具体的には、段差電極部の面
積の２０倍〜５０倍程度の値を取りうる。この様な、第
１及び第２の段差電極部の面積の１０倍〜１００倍程度
の大面積のグランドパターンの内部の任意の位置に段差
電極が配置されている場合であっても、段差電極の位置
を容易に視認出来るので、第１及び第２の段差電極の中
心に、それぞれ、バンプを位置合わせするのが容易にな
る。

【００１２】本発明の第２の特徴は、（イ）互いに対向
する第１及び第２主表面で画定された半導体基板；
（ロ）この半導体基板の第１主表面に集積化された複数
の回路素子；（ハ）第１主表面に配置され、一部に他の
平坦部分とは異なる厚さの第１の段差電極部を有する第
１のメタルパターン；（ニ）第１主表面に配置され、第
１のメタルパターンの平坦部分と同一の平坦部分の厚さ
を有し、一部に第１の段差電極部と同一寸法・同一形状
の第２の段差電極部を有する第２のメタルパターン；
（ホ）アセンブリ基板；（ヘ）このアセンブリ基板の表
面の第１及び第２の段差電極と対応する位置に配置され
た第１及び第２のバンプランド；（ト）第１の段差電極
部と第１のバンプランドとを接続する第１のバンプ；
（チ）第２の段差電極部と第２のバンプランドとを接続
する第２のバンプとを有する半導体集積回路実装体であ
ることを要旨とする。但し、第１及び第２の段差電極部
の面積は、第１及び第２のメタルパターンの内小さい方
の面積の１／３以下の面積である。第１の特徴において
説明したように、「回路素子」には、半導体能動素子及
び受動素子のいずれもが含まれる。

【００１３】本発明の第２の特徴に係る半導体集積回路
実装体では、第１及び第２の段差電極とこれらの第１及
び第２の段差電極以外の第１及び第２のメタルパターン
とは、厚みが違うため、境界領域にある段差が、視覚的
に簡単に識別出来るので、実装工程が容易になる。特
に、第１及び第２の段差電極が、位置合わせマークとし
て機能するため、大面積の第１及び第２のメタルパター
ンの一部となるような第１及び第２の段差電極の中心に
バンプを位置合わせする場合も、高精度で実現出来る。
しかも、位置合わせマーク用の面積を新たに必要としな
いため、面積利用効率が高く、半導体基板の面積の小型
化が可能になる。半導体基板の面積の小型化が可能にな
れば、アセンブリ基板も小型化が出来、半導体集積回路
実装体の小型化が出来る。この小型化は、他に特別な工
程の追加を必要としないので、低コスト化につながる。
又、アセンブル工程の容易化は、製造歩留まりの向上、
生産性の向上を生み、この面からも、低コスト化が可能
になる。したがって、安価、小型でしかも、高性能な半
導体集積回路実装体が簡単に実装出来る。

【００１４】本発明の第１の特徴において、第１及び第
２のメタルパターンは、例えば、ＣＰＷのグランドパタ
ーンとすることが可能である。

【００１５】

【発明の実施の形態】次に、図面を参照して、本発明の
第１及び第２の実施の形態を説明する。以下の図面の記
載において、同一又は類似の部分には同一又は類似の符
号を付している。但し、図面は模式的なものであり、厚
みと平面寸法との関係、各層の厚みの比率等は現実のも
のとは異なることに留意すべきである。したがって、具
体的な厚みや寸法は以下の説明を参酌して判断すべきも
のである。又図面相互間においても互いの寸法の関係や
比率が異なる部分が含まれていることは勿論である。

【００１６】（第１の実施の形態）図１に示す本発明の
第１の実施の形態に係る半導体集積回路は、半導体基板
１上に、第１のトランジスタ（第１の高周波能動素子）
Ｔｒ１と第２のトランジスタ（第２の高周波能動素子）
Ｔｒ２とを有する２段構成の高周波増幅器が集積化され
たＭＭＩＣである。

【００１７】具体的には、図４の等価回路に示すよう
に、ＲＦ入力端子８１からＲＦ出力端子８６の間に、結
合コンデンサＣ１，第１のトランジスタＴｒ１、結合コ
ンデンサＣ４、第２のトランジスタＴｒ２、結合コンデ
ンサＣ７の経路で、高周波伝送線路が構成されている。
そして、ＲＦ信号がＲＦ入力端子８１から入力され、こ
の高周波伝送線路を伝達し、ＲＦ出力端子８６から出力
される。結合コンデンサＣ１とＲＦ入力端子８１との間
には、高周波伝送線路のインピーダンスを調整するため
のインピーダンスＺ_ｓのオープンスタブ９１が設けられ
ている。第１のトランジスタＴｒ１のソースは接地さ
れ、ゲートには、直流と高周波を分離するためのバイパ
スコンデンサ（デカップリング用コンデンサ）Ｃ２及び
インピーダンスＺ_ｇを介して、直流バイアス用端子８２
からゲート電圧Ｖｇ１が供給出来るように構成されてい
る。第１のトランジスタＴｒ１のドレインには、直流と
高周波を分離するためのバイパスコンデンサＣ３及びイ
ンピーダンスＺ_ｄを介して、直流バイアス用端子８４か
らドレイン電圧Ｖｄ１が供給出来るように構成されてい
る。同様に、第２のトランジスタＴｒ２のゲートには、
バイパスコンデンサＣ５及びインピーダンスＺ_ｇを介し
て、直流バイアス用端子８３からゲート電圧Ｖｇ２が供
給され、第２のトランジスタＴｒ２のドレインには、バ
イパスコンデンサＣ６及びインピーダンスＺ_ｄを介し
て、直流バイアス用端子８５からドレイン電圧Ｖｄ２が
供給出来るように構成されている。第２のトランジスタ
Ｔｒ２のソースは接地されている。こうして、ＲＦ入力
端子８１から入力された高周波信号は結合コンデンサＣ
１を通して第１のトランジスタＴｒ１に入力され、ここ
で増幅される。増幅された高周波信号は結合コンデンサ
Ｃ４を通して、第２のトランジスタＴｒ２に入力され、
ここで増幅され、結合コンデンサＣ７を通し、ＲＦ出力
端子８６から外部に出力される。結合コンデンサＣ７と
ＲＦ出力端子８６との間には、高周波伝送線路のインピ
ーダンスを調整するためのインピーダンスＺ_ｓのオープ
ンスタブ９６が設けられている。又、図４中、Ｚ_０１５
〜２０は、配線等で構成されるインピーダンス成分を示
している。

【００１８】これらの第１のトランジスタＴｒ１、第２
のトランジスタＴｒ２、整合回路、バイアス回路等を、
砒化ガリウム（ＧａＡｓ）若しくはインジウム燐（Ｉｎ
Ｐ）等の半導体基板１の上に集積化した場合の模式的な
平面図が図１である。半導体基板１上には、第１グラン
ドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランド
パターン７４ａ，７４ｂ，７４ｃが配置され、これらの
グランドパターンの間に、信号線５７，６８，・・・・・，
７０，７３，７６が挟まれて、ＣＰＷ（伝送線路）が構
成されている。そして、第１のグランドパターン７２ａ
の半導体基板１の周辺部近傍には段差電極５１ａ、５１
ｂが、第２のグランドパターン７４ａの半導体基板１の
周辺部近傍には段差電極５１ｄ、５１ｅが、第２のグラ
ンドパターン７４ｂの半導体基板１の周辺部近傍には段
差電極５１ｇが、第２のグランドパターン７４ｃの半導
体基板１の周辺部近傍には段差電極５１ｉ、５１ｊが、
第１のグランドパターン７２ｃの半導体基板１の周辺部
近傍には段差電極５１ｌ、５１ｍが、第１のグランドパ
ターン７２ｂの半導体基板１の周辺部近傍には段差電極
５１ｏが、それぞれ配置されている。第１のグランドパ
ターン７２ａは、段差電極５１ａ又は５１ｂの約２３倍
の面積を有し、第２のグランドパターン７４ａは、段差
電極５１ｄ又は５１ｅの約３８倍の面積を有し、第２の
グランドパターン７４ｂは段差電極５１ｇの約２４倍の
面積を有し、第２のグランドパターン７４ｃは、段差電
極５１ｉ又は５１ｊの約２４倍の面積を有し、第１のグ
ランドパターン７２ｃは、段差電極５１ｌ又は５１ｍの
約４０倍の面積を有し、第１のグランドパターン７２ｂ
は段差電極５１ｏの約２５倍の面積を有している。更
に、信号線６７の端部のＲＦ入力端子（パッド）８１に
は段差電極５１ｃが、信号線７６の端部のＲＦ出力端子
（パッド）８６には段差電極５１ｋが配置されている。
図３（ａ）には、図１のＡ−Ａ方向に沿った断面図が示
され、半導体基板１の表面に設けられた段差電極５１
ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅの断面構造が示さ
れている。段差電極５１ａ，５１ｂは、第１グランドパ
ターン７２ａ上の凸部として、段差電極５１ｄ，５１ｅ
は、第２グランドパターン７４ａ上の凸部として、段差
電極５１ｃはＲＦ入力端子（パッド）８１上の凸部とし
て形成されていることが分かる。段差電極５１ａ，５１
ｂ，５１ｃ，５１ｄ，５１ｅのグランドパターン７２
ａ，７４ａの平坦部に対する突出高さΔＨは、０．５μ
ｍ以上が好ましい。目視による視認が容易になるからで
ある。

【００１９】図１において、第１のトランジスタＴｒ１
及び第２のトランジスタＴｒ２は、例えば、半絶縁性Ｇ
ａＡｓ基板１に形成したＨＥＭＴを用いることが可能で
ある。即ち、能動素子として、第２のトランジスタＴｒ
２に着目すれば、本発明の第１の実施の形態に係る半導
体集積回路は、基板（半導体基板１）１；この半導体基
板１上に所定の距離離間し、対向配置された第１のグラ
ンドパターン７２ｂ，７２ｃ及び第２のグランドパター
ン７４ｂ，７４ｃ；半導体基板１上において、第１グラ
ンドパターン７２ｂ及び第２のグランドパターン７４ａ
に挟まれて配置された第１主電極（ソースオーミック電
極）、第２主電極（ドレインオーミック電極）及び制御
電極（ゲート電極）を有する能動素子（第２のトランジ
スタ）Ｔｒ２；半導体基板１上において、第１のグラン
ドパターン７２ｂ，７２ｃ及び第２のグランドパターン
７４ｂに挟まれ、制御電極（ゲート電極）に接続して配
置された入力側信号配線７０；半導体基板１上におい
て、第１のグランドパターン７２ｃ及び第２のグランド
パターン７４ｂ，７４ｃに挟まれて、第２電極（ドレイ
ンオーミック電極）に接続して配置された出力側信号配
線７３；第１のグランドパターン７２ｂ，７２ｃの間に
挟まれ、一方の端部を入力側信号配線７０に接続された
入力側直流バイアス用スタブ配線９４；第２のグランド
パターン７４ｂ，７４ｃに挟まれ、一方の端部を出力側
信号配線７３に接続された出力側直流バイアス用スタブ
配線９５とから構成される。第２のトランジスタＴｒ２
の近傍の、第１のグランドパターン７２ｃ及び第２のグ
ランドパターン７４ｂには、それぞれ内部段差電極５２
ｄ及び５２ｅが配置されている。第１のグランドパター
ン７２ａ、７２ｂ，７２ｃ及び第２のグランドパターン
７４ａ，７４ｂ，７４ｃは、それぞれ、第２のトランジ
スタＴｒ２の占有面積の約６倍、約６倍、約１０倍、約
１０倍、約６倍、約６倍の面積を有している。

【００２０】又、能動素子として、第１のトランジスタ
Ｔｒ１に着目すれば、本発明の第１の実施の形態に係る
半導体集積回路は、基板（半導体基板１）１；この半導
体基板１上に所定の距離離間し、対向配置された第１の
グランドパターン７２ａ，７２ｂ及び第２のグランドパ
ターン７４ａ；半導体基板１上において、第１グランド
パターン７２ｂ及び第２のグランドパターン７４ａに挟
まれて配置された第１主電極（ソースオーミック電
極）、第２主電極（ドレインオーミック電極）及び制御
電極（ゲート電極）を有する能動素子（第１のトランジ
スタ）Ｔｒ１；半導体基板１上において、第１のグラン
ドパターン７２ａ，７２ｂ及び第２のグランドパターン
７４ａに挟まれ、制御電極（ゲート電極）に接続して配
置された入力側信号配線６８；半導体基板１上におい
て、第１のグランドパターン７２ｂ及び第２のグランド
パターン７４ａ，７４ｂに挟まれて、第２電極（ドレイ
ンオーミック電極）に接続して配置された出力側信号配
線６９；第１のグランドパターン７２ａ，７２ｂに挟ま
れ、一方の端部を入力側信号配線６８に接続された入力
側直流バイアス用スタブ配線９２；第２のグランドパタ
ーン７４ａ，７４ｂに挟まれ、一方の端部を出力側信号
配線６９に接続された出力側直流バイアス用スタブ配線
９３とから構成される。第１のトランジスタＴｒ１の近
傍の、第１のグランドパターン７２ｂ及び第２のグラン
ドパターン７４ａには、それぞれ内部段差電極５２ｂ及
び５２ｃが配置されている。第１のグランドパターン７
２ａ、７２ｂ，７２ｃ及び第２のグランドパターン７４
ａ，７４ｂ，７４ｃは、それぞれ、第１のトランジスタ
Ｔｒ１の占有面積の約１２倍、約１２倍、約２０倍、約
２０倍、約１２倍、約１２倍の面積を有している。

【００２１】図１及び４に示した結合コンデンサＣ１，
Ｃ４及びＣ７はＭＩＭキャパシタで構成されている。同
様に、バイパスコンデンサＣ２，Ｃ３，Ｃ５，Ｃ６もＭ
ＩＭキャパシタで構成されている。結合コンデンサＣ
１、Ｃ４、Ｃ７は同時に高周波伝送線路の素子としての
機能も果たしている。

【００２２】能動素子としての第１のトランジスタＴｒ
１の入力側信号配線６８にはＭＩＭキャパシタＣ１を介
して中間信号配線６７が接続され、中間信号配線６７に
はＲＦ入力端子８１が接続されている。この中間信号配
線６７及び入力側信号配線６８の両側に一定距離をおい
て第１のグランドパターン７２ａ，７２ｂ及び第２のグ
ランドパターン７４ａが配置され、第１のトランジスタ
Ｔｒ１の第１のＣＰＷ（入力側ＣＰＷ）を構成してい
る。第１のトランジスタＴｒ１のソースオーミック電極
は、平面パターンとしてＴ字形状をなす第１のトランジ
スタＴｒ１のゲート電極引き出し部を挟んで、２つの領
域に分けて配置されている。そして、この２つのソース
オーミック電極は、それぞれ、第１のグランドパターン
７２ｂ及び第２のグランドパターン７４ａに接続され、
接地されている。

【００２３】第１のトランジスタＴｒ１のドレインに接
続された出力側信号配線６９、出力側信号配線６９の両
側に一定距離をおいて配置されている第１のグランドパ
ターン７２ｂ及び第２のグランドパターン７４ａ，７４
ｂとから、第１のトランジスタＴｒ１の第２のＣＰＷ
（出力側ＣＰＷ）が構成されている。又、第２のトラン
ジスタＴｒ２のゲートに接続された入力側信号配線７
０、及びこの入力側信号配線７０の両側に一定距離をお
いて配置されている第１のグランドパターン７２ｂ，７
２ｃ及び第２のグランドパターン７４ｂとから、第２の
トランジスタＴｒ２の第１のＣＰＷ（入力側ＣＰＷ）が
構成されている。第１のトランジスタＴｒ１の第２のＣ
ＰＷ（出力側ＣＰＷ）と、第２のトランジスタＴｒ２の
第１のＣＰＷ（入力側ＣＰＷ）とにより、接続用ＣＰＷ
が構成されている。第１のトランジスタＴｒ１の出力側
信号配線６９と第２のトランジスタＴｒ２の入力側信号
配線７０との中間にはＭＩＭキャパシタＣ４が挿入され
ている。

【００２４】第２のトランジスタＴｒ２のソースオーミ
ック電極は、平面パターンとしてＴ字形状をなす第２の
トランジスタＴｒ２のゲート電極引き出し部を挟んで、
２つの領域に分けて配置されている。そして、この２つ
のソースオーミック電極は、それぞれ、第１のグランド
パターン７２ｃ及び第２のグランドパターン７４ｂに接
続され、接地されている。

【００２５】第２のトランジスタＴｒ２のドレインに接
続された出力側信号配線７３の両側には、一定距離をお
いて第１のグランドパターン７２ｃ及び第２のグランド
パターン７４ｂ，７４ｃが配置され、第２のトランジス
タＴｒ２の第２のＣＰＷ（出力側ＣＰＷ）を構成してい
る。更に、第２のトランジスタＴｒ２のドレインに接続
された出力側信号配線７３には、ＭＩＭキャパシタＣ７
を介して、中間信号配線７６が接続されている。中間信
号配線７６にはＲＦ出力端子８６が接続されている。中
間信号配線７６の両側にも、一定距離をおいて第１のグ
ランドパターン２ｃ及び第２のグランドパターン７４ｃ
が配置され、ＣＰＷを構成している。

【００２６】ＣＰＷを構成する信号配線６８〜７０，７
３，７６の幅は、２０μｍ程度に選べば良い。そして、
これらの信号配線６８〜７０，７３，７６の両側に約１
５μｍの距離をおいて幅２５０乃至５００μｍ程度の第
１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２
のグランドパターン７４ａ，７４ｂ，７４ｃを配置すれ
ば良い。信号配線６８〜７０，７３，７６及び第１のグ
ランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグラ
ンドパターン７４ａ，７４ｂ，７４ｃは、厚さ０．１乃
至３μｍの金（Ａｕ）薄膜で構成される。半導体基板１
が半絶縁性基板であれば、金（Ａｕ）薄膜は、この半絶
縁性基板上に直接堆積しても構わない。半導体基板１が
導電性基板であれば、この導電性基板の上に、シリコン
酸化膜（ＳｉＯ_２膜）、シリコン窒化膜（Ｓｉ_３Ｎ
_４膜）等の絶縁膜を堆積し、この絶縁膜上に、信号配線
６８〜７０，７３，７６及び第１のグランドパターン７
２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４
ａ，７４ｂ，７４ｃを構成する金（Ａｕ）薄膜を堆積す
れば良い。

【００２７】図１に示すように、第２のトランジスタＴ
ｒ２のドレインに接続される出力側直流バイアス用スタ
ブ配線９５は、ＭＩＭキャパシタＣ６で高周波を短絡し
て、ドレイン電圧Ｖｄ２を供給するための直流バイアス
用端子８５に接続されている。直流バイアス用端子８５
には、段差電極５１ｈが設けられている。信号線９５と
第２のグランドパターン７４ｂ，７４ｃとで、第２のト
ランジスタＴｒ２側の第２のＣＰＷが構成されている。
第２のトランジスタＴｒ２のゲートに接続される入力側
直流バイアス用スタブ配線９４は、ＭＩＭキャパシタＣ
５高周波を短絡して、ゲート電圧Ｖｇ２を供給するため
の直流バイアス用端子８３に接続されている。直流バイ
アス用端子８３には、段差電極５１ｎが設けられてい
る。入力側直流バイアス用スタブ配線９４は、信号線９
４と第１のグランドパターン７２ｂ，７２ｃとで構成さ
れる第２のトランジスタＴｒ２側の第１のＣＰＷであ
る。第１のトランジスタＴｒ１のドレインに接続される
出力側直流バイアス用スタブ配線９３は、ＭＩＭキャパ
シタＣ３で高周波を短絡して、ドレイン電圧Ｖｄ１を供
給するための直流バイアス用端子８４に接続されてい
る。直流バイアス用端子８４には、段差電極５１ｆが設
けられている。出力側直流バイアス用スタブ配線９３
も、信号線９３と第２のグランドパターン７４ａ，７４
ｂとで構成される第１のトランジスタＴｒ１側の第２の
ＣＰＷである。第１のトランジスタＴｒ１のゲートに接
続される入力側直流バイアス用スタブ配線９２は、ＭＩ
ＭキャパシタＣ２で高周波を短絡して、ゲート電圧Ｖｇ
１を供給するための直流バイアス用端子８２に接続され
ている。直流バイアス用端子８２には、段差電極５１ｐ
が設けられている。又、入力側直流バイアス用スタブ配
線９２は、信号線９２と第１のグランドパターン７２
ａ，７２ｂで構成される第１のトランジスタＴｒ１側の
第１のＣＰＷである。

【００２８】更にＲＦ入力端子８１に接続されている中
間信号配線６７には、インピーダンス調整用スタブ配線
としてのオープンスタブ配線９１が接続されている。イ
ンピーダンス調整用スタブ配線（オープンスタブ配線）
９１も、信号線９１と第１メタル層７４ａとで構成され
るＣＰＷである。ＭＩＭキャパシタＣ１とオープンスタ
ブ配線９１により第１のトランジスタＴｒ１の入力整合
回路が構成されている。オープンスタブ配線９１の先端
部に対向する位置に内部段差電極５２ａが配置されてい
る。更にＲＦ出力端子８６に接続されている中間信号配
線７６には、インピーダンス調整用スタブ配線としての
オープンスタブ配線９６が接続されている。インピーダ
ンス調整用スタブ配線（オープンスタブ配線）９６も、
信号線９６と第１メタル層７２ｃとで構成されるＣＰＷ
である。ＭＩＭキャパシタＣ７とオープンスタブ配線９
６により第２のトランジスタＴｒ２の出力整合回路が構
成されている。オープンスタブ配線９６の先端部に対向
する位置に内部段差電極５２ｆが配置されている。又、
ＣＰＷで構成される入力側直流バイアス用スタブ配線９
２〜９５は、同時に、整合回路の一部の役割も果たして
いる。

【００２９】図２に示すように、直流バイアス用端子８
２，８３，８４，８５、ＲＦ入力端子８１、及びＲＦ出
力端子８６に設けられた段差電極５１ｐ，５１ｎ，５１
ｆ，５１ｈ，５１ｃ，５１ｋはバンプパッドであり、そ
の上にバンプ３ｐ，３ｎ，３ｆ，３ｈ，３ｃ，３ｋが配
置されている。更に、第１のグランドパターン７２ａの
段差電極５１ａ、５１ｂ、第２のグランドパターン７４
ａの段差電極５１ｄ、５１ｅ、第２のグランドパターン
７４ｂの段差電極５１ｇ、第２のグランドパターン７４
ｃの段差電極５１ｉ、５１ｊ、第１のグランドパターン
７２ｃの段差電極５１ｌ、５１ｍ、第１のグランドパタ
ーン７２ｂの段差電極５１ｏには、それぞれバンプ３
ａ，３ｂ，３ｄ，３ｅ，３ｇ，３ｉ，３ｊ，３ｌ，３
ｍ，３ｏが配置されている。

【００３０】そして、中間信号配線６７及び入力側信号
配線６８の上部には、図示を省略した薄膜誘電体層を介
して、厚さ３μｍ、幅１０乃至５０μｍ程度の金（Ａ
ｕ）メタルパターン７２ａ，７２ｂ，７２ｃ，７４ａ，
７４ｂ，７４ｃを用いたブリッジ１５，１６が、それぞ
れ設けられている。更に、同様に、出力側信号配線６９
及び入力側信号配線７０には、図示を省略した薄膜誘電
体層を介して、ブリッジ１７，１８が、出力側信号配線
７３及び中間信号配線７６には、ブリッジ１９，２０が
設けられている。ブリッジ１５〜２０は、ＣＰＷ上にお
いて、適当な間隔で信号線を使用して構成されている。
このブリッジ１５〜２０を介して、ＣＰＷの両側の第１
のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２の
グランドパターン７４ａ，７４ｂ，７４ｃを互いに電気
的に同電位にしている。図４中のインピーダンスＺ_０１
５〜２０はこれらのブリッジ部の同軸線路的特性インピ
ーダンスをも含んだインピーダンスである。

【００３１】図３（ｂ）に示すように、本発明の第１の
実施の形態に係る半導体集積回路実装体は、入力側高周
波伝送線路、出力側高周波伝送線路、直流用表面配線等
の実装配線を有するアセンブリ基板２と、このアセンブ
リ基板２の第１の主表面側に搭載された半導体基板１と
を少なくとも有する実装構造を有する。本発明の第１の
実施形態に係る実装構造は、フリップチップ実装構造
（フェイスダウン構造）である。アセンブリ基板２は、
互いに対向した第１及び第２の主表面を備える平板状の
基板である。実装配線は、アセンブリ基板２がアルミナ
（Ａｌ₂Ｏ₃）、窒化アルミニウム（ＡｌＮ）等のセラミ
ックの場合タングステン（Ｗ）を用いれば良い。又、ア
センブリ基板２が低温焼成基板（ＬＴＣＣ）の場合は銅
（Ｃｕ）を用いることが好ましい。

【００３２】図３（ｂ）は、図１のＡ−Ａ方向に沿った
断面図であり、半導体基板１の段差電極５１ａ，５１
ｂ，５１ｃ，５１ｄ，５１ｅがそれぞれ、アセンブリ基
板２のバンプランド５ａ，５ｂ，５ｃ，５ｄ，５ｅにバ
ンプ３ａ，３ｂ，３ｃ，３ｄ，３ｅを介して接続した実
装構造を示している。上述したように、第１のグランド
パターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパ
ターン７４ａ，７４ｂ，７４ｃの幅は、２５０乃至５０
０μｍ程度であるので、例えば、図３（ｂ）の第２のグ
ランドパターン７４ａの左端から、段差電極５１ｅの左
端までの距離は、１８０乃至４７０μｍ程度になる。
又、同様に、第１のグランドパターン７２ａの右端か
ら、段差電極５１ａの右端も、対称的に１８０乃至４７
０μｍ程度の値となる。図示を省略しているが、例え
ば、バンプランド５１ｃは、アセンブリ基板２の表面の
入力側信号配線に接続されている。図１のＡ−Ａ方向の
断面図に現れない、他の段差電極５１ｆ〜５１ｐも同様
に、バンプ３ｆ〜２ｐ（図示省略）を介して、アセンブ
リ基板２のバンプランド５ｆ〜５ｐ（図示省略）に接続
されることは勿論である。配線精度は、フォトリソグラ
フィー技術を用いる半導体基板１上の表面配線の方が、
スクリーン印刷等の手法を用いるアセンブリ基板２上の
実装配線より高い。

【００３３】従来構造の半導体集積回路実装体では、半
導体基板１上に設けられた複数のバンプパッドとこのバ
ンプパッドに接触するメタルパターンとの差が、裸眼若
しくは顕微鏡を用いて視覚的に判別出来なかった。加え
て複数のバンプパッド近傍に位置合わせマークも無いた
め、大面積のメタルパターンの一部となるような複数の
バンプパッドの中心にバンプを位置合わせする場合の精
度が悪くなっていた。これに対し、図３（ｂ）に示す本
発明の半導体集積回路実装体の構造では、半導体基板１
上に配置された複数の段差電極５１ａ，５１ｂ，・・・・
・，５１ｐとこの電極に接触するメタルパターン７２
ａ，７２ｂ，７２ｃ，７４ａ，７４ｂ，７４ｃとの差
が、裸眼若しくは顕微鏡を介した目視により、判別可能
である。これは、段差電極５１ａ，５１ｂ，・・・・・，５
１ｐとこれらの段差電極以外のメタルパターン７２ａ，
７２ｂ，７２ｃ，７４ａ，７４ｂ，７４ｃとは、厚みが
違うため、境界領域にある段差が見えるためである。

【００３４】なお、特許請求の範囲に規定している「第
１及び第２のメタルパターン」は、第１のグランドパタ
ーン７２ａ，７２ｂ，７２ｃ及び第２のグランドパター
ン７４ａ，７４ｂ，７４ｃの内の任意の２枚を選択出来
る。そして、「第１及び第２の段差電極」は、この選択
されたグランドパターン上の段差電極が対応することに
なる。

【００３５】本発明の第１の実施の形態に係る半導体集
積回路実装体においては、複数の段差電極５１ａ，５１
ｂ，・・・・・，５１ｐ及び複数の内部段差電極５２ａ，５
２ｂ，・・・・・，５１ｆが、位置合わせマークとして機能
している。このため、段差電極の２４倍〜４０倍程度大
面積の第１のグランドパターン７２ａ，７２ｂ，７２ｃ
及び第２のグランドパターン７４ａ，７４ｂ，７４ｃの
一部にこれらの段差電極、内部段差電極が配置されてい
る場合であっても、段差電極の中心へのバンプの位置合
わせが高精度で実現出来る。しかも、位置合わせマーク
用の面積を新たに必要としないため、面積利用効率が高
く、半導体基板１の面積の小型化が可能になる。半導体
基板１の面積の小型化が可能になれば、アセンブリ基板
２も小型化が出来、半導体集積回路実装体の小型化が出
来る。この小型化は、以下の製造方法の説明で明らかな
ように、他に特別な工程の追加を必要としないので、低
コスト化につながる。又、アセンブル工程の容易化は、
製造歩留まりの向上、生産性の向上を生み、この面から
も、低コスト化が可能になる。したがって、安価、小型
でしかも、高性能な半導体集積回路実装体が簡単に実装
出来る。この結果、本発明の第１の実施の形態に係る半
導体集積回路実装体によれば、安価、小型、高性能な半
導体集積回路実装体が可能になる。

【００３６】ＣＰＷの場合、信号線の両側にくる２つの
グランドパターンの電位を等しくする必要がある。従来
は、グランドパターンの信号線に近い部分に接続点を設
け、エアー・ブリッジ等を設けてこれを実現していた。
第１の実施の形態に係る半導体集積回路の場合には、エ
アー・ブリッジの代わりに、図２１（ｂ）に示すよう
に、段差電極５１ｒ，５１ｓを経由するグランドパス
を、信号線７７に近い部分に設けることが出来る。即
ち、図２１（ｂ）に示すように、第１のグランドパター
ン７２ｕ上のバンプ３ｓ、アセンブリ基板２上のグラン
ドパターン７９、第２のグランドパターン７４ｕ上のバ
ンプ３ｒで、第１のグランドパターン７２ｕと第２のグ
ランドパターン７４ｕとを電気的に同電位にするグラン
ドパスが構成出来る。グランドパスを有効に機能させ、
ＣＰＷの信号線７７の両側にくる２つのグランドパター
ン７２ｕ，７４ｕの電位を等しくるためには、図２１
（ａ）の第１のグランドパターン７２ｕの右端から段差
電極５１ｒの右端までの距離Ｌ₁は２５０μｍ以下、第
２のグランドパターン７４ｕの左端から段差電極５１ｓ
の左端までの距離Ｌ₂は２５０μｍ以下が好ましい。即
ち、信号線７７に近いグランドパターン７２ｕ，７４ｕ
の端部から、段差電極５１ｒ，５１ｓのパターンの信号
線７７に近い側の端部までの距離Ｌ₁，Ｌ₂は２５０μｍ
以下が好ましい。Ｌ₁及びＬ₂の寸法をこの様に選ぶと、
エアー・ブリッジと同様の効果が、段差電極５１ｒ，５
１ｓを用いて、得られる。なお、図２１（ｂ）に示すア
センブリ基板２上のグランドパターン７９は、アセンブ
リ基板２の裏面に設けて、アセンブリ基板２を貫通する
バイアホール等で電気的に表側のパターンと接続しても
良い。Ｌ₁及びＬ₂の下限は実質的なゼロ、即ち、段差電
極５１ｒ，５１ｓの端部とグランドパターン７２ｕ，７
４ｕの端部とが一致する場合である。現実には、半導体
製造技術の許容する微細加工の精度で決まることになる
ので、ディープサブミクロンからナノメータレベルに至
る範囲の値を、「Ｌ₁及びＬ₂の下限」として用いること
が可能である。

【００３７】次に、図５〜図１０を参照して、本発明の
第１の実施の形態に係る半導体集積回路実装体の製造方
法を説明する。ここでは、半導体集積回路実装体の製造
方法として、ＨＥＭＴに用いられる積層構造ウエハを用
いる場合について説明する。

【００３８】（ａ）先ず、図５（ａ）に示すように半絶
縁性ＧａＡｓ等の半導体基板１の上にｎ型バッファ層２
２、ｎ型チャネル層２３、ｎ⁻型スペーサ層２４、ｎ型
電子供給層２５、ｎ型ショットキーコンタクト層２６、
ｎ^＋型オーミックコンタクト層２７をＭＯＣＶＤ法、Ｍ
ＢＥ法等により連続的に順次エピタキシャル成長する。
ｎ型チャネル層２３は故意には不純物が添加されていな
い、いわゆる「アンドーブ層」である。電子供給層２５
から電子が供給されて、ｎ型チャネル層２３に２次元電
子ガスが形成される。

【００３９】（ｂ）エピタキシャル成長層２２〜２７の
素子形成領域以外の部分をＲＩＥにより半導体基板１が
露出するまでエッチングして素子分離溝を形成し、この
素子分離溝内を素子分離絶縁膜で埋め込んで素子分離領
域１４を形成する。素子分離領域１４で周囲を囲まれた
範囲が素子領域になる。なお、素子分離領域１４はプロ
トン（Ｈ^＋）照射により、エピタキシャル成長層２２〜
２７を高抵抗領域にして、形成しても良い。この後、フ
ォトレジスト膜をスピン・塗布し、所定のマスクを用い
て露光・現像することにより、ｎ^＋型オーミックコンタ
クト層２７の上部の所定の部分のみに開口部を有するパ
ターンを形成する。そして、このフォトレジスト膜を下
地に、Ａｕ−Ｇｅ／Ｎｉ／Ａｕ等のオーミック金属層材
料を蒸着する。その後、このフォトレジスト膜を剥離す
る。即ち、いわゆるリフトオフ法により、図５（ｂ）の
ように、ソース領域にソースオーミック電極２１０ａ
を、ドレイン領域にドレインオーミック電極２１１を形
成する。この際、同時に半導体基板１の周辺部にオーミ
ック金属層パターン２０９を形成する（図５（ｂ）では
図示を省略している。図６参照。）。オーミック金属層
パターン２０９は、段差電極のパターンに対応するパタ
ーンであるので、他の段差電極の場所にも、同様にオー
ミック金属層パターンを形成する。

【００４０】（ｃ）続いて、ゲート領域に開口を持つフ
ォトレジスト・パターンを形成し、このフォトレジスト
・パターンを用いてゲート領域のオーミックコンタクト
層２７をエッチングし、ショットキーコンタクト層２６
を露出させる。そして、フォトレジスト膜をスピン・塗
布し、所定のマスクを用いて露光・現像することによ
り、露出したショットキーコンタクト層２６の上部の所
定の部分のみに開口部を有するパターンを形成する。そ
して、このフォトレジスト膜を下地に、Ｔｉ／Ｐｔ／Ａ
ｕ等のゲート電極材料を蒸着する。その後、このフォト
レジスト膜を剥離するリフトオフ加工をして、図６に示
すような断面形状がＴ型のゲート電極２１５を形成す
る。

【００４１】（ｄ）次に、フォトレジスト膜を塗布し、
所定のマスクを用いて露光・現像することにより、伝送
線路や各端子の引き出し配線領域に開口部を有するパタ
ーンを形成する。そして、このフォトレジスト膜を下地
にして、Ａｕ等のメタル材料を蒸着し、リフトオフ法に
より、図７に示すように第１のグランドパターン７２ｂ
及び信号線６７，６９等を含む第１メタル層６７，６
９，７２ｂ，・・・・・の配線パターンを形成する。信号線
６９は、半導体基板１の周辺部にまで延長形成され、そ
の端部は、オーミック金属層パターン２０９の上を覆
う。ソースオーミック電極２１０ａは、第１のグランド
パターン７２ｂに接続され、ソース接地動作が可能にな
る。信号線６９は、第１のグランドパターン７２ｂ及び
図示を省略した第２のグランドパターン７４ａ，７４ｂ
とに挟まれた島状の第１メタル層であり（図１参
照。）、ＣＰＷ構造の高周波伝送線路の一部を構成す
る。ゲート電極２１５も、図示を省略したゲート電極引
き出し部により、導かれ、同様に、第１のグランドパタ
ーン７２ｂ及び図示を省略した第２のグランドパターン
７４ａ，７４ｂとに挟まれた他の島状の第１メタル層に
接続される。ゲート電極引き出し部に接続された他の島
状の第１メタル層も、或いは図示を省略した他の信号線
も、ＣＰＷ構造の高周波伝送線路の一部を構成する。そ
の後、ＣＶＤ法により、図８に示すように、全面にパッ
シベーション膜となるＳｉ_３Ｎ_４膜２１７を第１メタル
層６７，６９，７２ｂ，・・・・・の上に堆積させる。

【００４２】（ｅ）更に、図９に示すように信号線６７
上のパッシベーション膜２１７の所定の位置にフォトリ
ソグラフィー技術及びＲＩＥ法を用いて、開口部２１８
を開ける。この開口部２１８の開口に用いたフォトレジ
スト膜を引き続き、リフトオフ用マスクとして用いる。
即ち、開口部２１８を有するフォトレジスト膜パターン
の上に、Ａｕ等のメタル材料を蒸着し、その後、フォト
レジスト膜パターンを剥離する。即ち、リフトオフ工程
により図１０に示すように、第２メタル層２１９のパタ
ーンが、オーミック金属層パターン２０９の上方に選択
的に形成され、段差電極５１ｃが完成する。このとき、
パッシベーション膜２１７をキャパシタ絶縁膜とし、第
２メタル層により上部電極のパターンを形成すれば、第
１メタル層（下部電極）、パッシベーション膜（キャパ
シタ絶縁膜）２１７及び第２メタル層（上部電極）から
なるＭＩＭキャパシタＣ１〜Ｃ７等も形成出来る。

【００４３】（ｆ）その後、所定のダイシングラインに
沿って、半導体基板１を切断すれば、図１〜図３に示す
チップ状態の半導体基板１が用意される。この後、図２
に示すように、それぞれの段差電極５１ａ〜５１ｐの上
に、段差電極５１ａ〜５１ｐの段差部を目視、若しくは
顕微鏡で確認しながら、バンプ３ａ〜２ｐを配置する。
そして、アセンブリ基板２のバンプランド５ａ〜５ｐに
バンプ３ａ〜２ｐを位置合わせする。この後熱処理を
し、半導体基板１とアセンブリ基板２とをバンプ接続す
れば、図３（ｂ）に示す本発明の第１の実施の形態に係
る半導体集積回路実装体が完成する。

【００４４】図１１は、段差電極５１ｃの他の構造例を
示す。図１１（ａ）は、厚さ０．１〜０．２μｍのパッ
シベーション膜２１７の開口部の内部に、選択的に、厚
さ０．２μｍ〜１μｍのオーミック金属層パターン２０
９と厚さ０．５〜１μｍの第１メタル層２１６が積層さ
れ、更に第１メタル層２１６を被覆するように、第２メ
タル層２１９のパターンが延長形成されている例であ
る。この様な膜厚関係に選定すると、段差電極５１ｃの
平坦部に対する突出高さΔＨは、０．５μｍ以上とな
る。この程度の突出高さΔＨにしておけば、目視による
視認が容易になる。図１１（ｂ）は、厚さ０．１〜０．
２μｍのパッシベーション膜２１７の開口部の内部に、
厚さ０．７〜２μｍの第１メタル層２１６が局在しこの
第１メタル層２１６を被覆するように、第２メタル層２
１９のパターンが延長形成されている例である。図１１
（ｂ）に示す膜厚関係の構造に選定しても、段差電極５
１ｃの平坦部に対する突出高さΔＨは、０．５μｍ以上
が確保出来る。丁度、図１１（ａ）において、オーミッ
ク金属層パターン２０９を除去した構造に対応する。い
ずれの方法を採用しても、高さの差（突出高さ）ΔＨを
作ることも出来ることが分かる。

【００４５】図１２は、内部段差電極５２ａの構造例を
示す。図１２（ａ）は、厚さ０．１μｍ〜０．２μｍの
パッシベーション膜２１７の開口部の内部に、局所的
に、オーミック金属層パターン２０８と第１メタル層２
２０が積層され、更に第１メタル層２２０を被覆するよ
うに、第２メタル層２２１のパターンが延長形成されて
いる例である。オーミック金属層パターン２０８の厚さ
は０．１μｍ〜１μｍ程度であり、第１メタル層２２０
の厚さを０．５μｍとすれば、内部段差電極５２ａの段
差部の突出高さΔＨは、パッシベーション膜２１７の厚
さが、０．１μｍであれば、０．５μｍ〜１．４μｍと
なる。パッシベーション膜２１７の厚さが、０．２μｍ
の場合は、オーミック金属層パターン２０８の厚さを
０．２μｍ以上、第１メタル層２２０の厚さを０．５μ
ｍ以上とすれば、突出高さΔＨは０．５μｍ以上とな
る。内部段差電極５２ａの両側が第２のグランドパター
ン７４ａになっている。図１２（ｂ）は、パッシベーシ
ョン膜２１７の開口部の内部に、第１メタル層２２０が
局在しこの第１メタル層２２０を被覆するように、第２
メタル層２２１のパターンが延長形成されている例であ
る。丁度、図１２（ａ）において、オーミック金属層パ
ターン２０８を除去した構造に対応し、図１２（ａ）と
同様に、内部段差電極５２ａの両側が第２のグランドパ
ターン７４ａになっている。図１２（ｃ）は、局所的に
配置されたオーミック金属層パターン２０８を被覆する
ように、第１メタル層２１４が積層され、広い第２のグ
ランドパターン７４ａを構成している。そして、下地
（座布団）の厚さ分だけ突出した第１メタル層２１４の
頂部が、パッシベーション膜２１７の開口部に露出して
いる。この突出部となる第１メタル層２１４の頂部に、
局所的に第２メタル層２２２のパターンが、更に積層さ
れ、内部段差電極５２ａを構成している例である。図１
２（ｂ）及び（ｃ）に示す構造でも、各層の厚さを選ぶ
ことにより、突出高さΔＨを０．５μｍ以上とすること
が出来る。この様に、図１２（ａ）〜（ｃ）のいずれの
方法を採用しても、容易に高さの差（突出高さ）ΔＨを
作ることも出来ることが分かる。

【００４６】図１３は、本発明の第１の実施の形態の変
形例に係わる半導体集積回路の平面図を示す。図２に示
す半導体集積回路においては、半導体基板１の周辺部に
配置された段差電極５１ａ〜５１ｐに、それぞれバンプ
３ａ〜３ｐが配置された構造を示した。図１３に示す本
発明の第１の実施の形態の変形例に係わる半導体集積回
路においては、半導体基板１の内部（中央部近傍）に配
置された内部段差電極５２ａ〜５２ｆにも、それぞれバ
ンプ４ａ〜４ｆが配置されている。内部段差電極５２ａ
〜５２ｆにバンプ４ａ〜４ｆを配置することにより、電
気的にも機械的にも実装信頼性の高い半導体集積回路実
装体が提供出来る。

【００４７】本発明の第１の実施の形態の変形例に係る
半導体集積回路実装体においては、複数の段差電極５１
ａ〜５１ｐ及び複数の内部段差電極５２ａ〜５１ｆが、
位置合わせマークとして機能している。このため、段差
電極の２４倍〜４０倍程度大面積の第１のグランドパタ
ーン７２ａ，７２ｂ，７２ｃ及び第２のグランドパター
ン７４ａ，７４ｂ，７４ｃの一部にこれらの段差電極、
内部段差電極が配置されている場合であっても、段差電
極５１ａ〜５１ｐ及び複数の内部段差電極５２ａ〜５１
ｆのそれぞれの中心へのバンプ３ａ〜３ｐ、４ａ〜４ｆ
の位置合わせが高精度で実現出来る。しかも、位置合わ
せマーク用の面積を新たに必要としないため、面積利用
効率が高く、半導体基板１の面積の小型化が可能にな
る。半導体基板１の面積の小型化が可能になれば、アセ
ンブリ基板２も小型化が出来、半導体集積回路実装体の
小型化が出来る。この小型化は、他に特別な工程の追加
を必要としないので、低コスト化につながる。又、アセ
ンブル工程の容易化は、製造歩留まりの向上、生産性の
向上を生み、この面からも、低コスト化が可能になる。
したがって、安価、小型でしかも、高性能な半導体集積
回路実装体が簡単に実装出来る。この結果、本発明の第
１の実施の形態の変形例に係る半導体集積回路実装体に
よっても、安価、小型、高性能な半導体集積回路実装体
が可能になる。

【００４８】（第２の実施の形態）本発明の第１の実施
形態においては、半導体基板１の周辺部に凸型の段差電
極５１ａ〜５１ｐが、半導体基板１の内部（中央部近
傍）に凸型の内部段差電極５２ａ〜５２ｆが配置された
構造を示した。本発明の第２の実施形態においては、図
１３に示すように、半導体基板１の周辺部に凹型の段差
電極５４ａ〜５４ｐが、半導体基板１の内部（中央部近
傍）に凹型の内部段差電極５５ａ〜５５ｆが配置されて
いる点が、第１の実施形態とは異なる。図１４の平面図
では、第１の実施形態との差違は明確ではないが、図１
５（ａ）には、図１４のＡ−Ａ方向に沿った断面図によ
り、その差違が示される。図１５（ａ）に示されるよう
に、段差電極５４ａ，５４ｂは、第１グランドパターン
７２ａ上に設けられた凹部として、段差電極５４ｄ，５
４ｅは、第２グランドパターン７４ａ上に設けられた凹
部として、段差電極５４ｃはＲＦ入力端子（パッド）８
１上に設けられた凹部として形成されていることが分か
る。段差電極５４ａ，５４ｂ，５４ｃ，５４ｄ，５４ｅ
のグランドパターン７２ａ，７４ａの平坦部に対する陥
没深さΔＤは、０．５μｍ以上が好ましい。第１の実施
形態と同様、この程度の陥没深さΔＤであれば目視によ
る視認が容易になるからである。

【００４９】図１５（ｂ）は、図１４のＡ−Ａ方向に沿
った断面図であり、半導体基板１の段差電極５４ａ，５
４ｂ，５４ｃ，５４ｄ，５４ｅがそれぞれ、アセンブリ
基板２のバンプランド５ａ，５ｂ，５ｃ，５ｄ，５ｅに
バンプ３ａ，３ｂ，３ｃ，３ｄ，３ｅを介して接続され
ている。図示を省略しているが、例えば、バンプランド
５４ｃは、アセンブリ基板２の表面の入力側信号配線に
接続されていることは、第１の実施形態で説明した通り
である。図１４のＡ−Ａ方向の断面図に現れない、他の
段差電極５４ｆ〜５４ｐも同様に、バンプ３ｆ〜２ｐ
（図示省略）を介して、アセンブリ基板２のバンプラン
ド５ｆ〜５ｐ（図示省略）に接続される。

【００５０】本発明の第２の実施の形態に係る半導体集
積回路実装体においては、複数の凹型の段差電極５４ａ
〜５４ｐ及び複数の凹型の内部段差電極５５ａ〜５５ｆ
が、位置合わせマークとして機能している。このため、
段差電極の２４倍〜４０倍程度大面積の第１のグランド
パターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパ
ターン７４ａ，７４ｂ，７４ｃの領域の一部の任意の位
置に、これらの段差電極、内部段差電極が点在されてい
る場合であっても、段差電極５４ａ〜５４ｐ及び内部段
差電極５５ａ〜５５ｆのそれぞれの中心へのバンプ３ａ
〜３ｐ、４ａ〜４ｆの位置合わせが高精度で実現出来
る。しかも、位置合わせマーク用の面積を新たに必要と
しないため、面積利用効率が高く、半導体基板１の面積
の小型化が可能になる。半導体基板１の面積の小型化が
可能になれば、アセンブリ基板２も小型化が出来、半導
体集積回路実装体の小型化が出来る。この小型化は、以
下の製造方法の説明で明らかなように、他に特別な工程
の追加を必要としないので、低コスト化につながる。
又、アセンブル工程の容易化は、製造歩留まりの向上、
生産性の向上を生み、この面からも、低コスト化が可能
になる。したがって、安価、小型でしかも、高性能な半
導体集積回路実装体が簡単に実装出来る。この結果、本
発明の第２の実施の形態に係る半導体集積回路実装体に
よっても、安価、小型、高性能な半導体集積回路実装体
が可能になる。

【００５１】ＣＰＷの場合、信号線の両側にくる２つの
グランドパターンの電位を等しくする必要がある。第１
の実施の形態で説明した図２１（ｂ）と同様に、段差電
極５４ｒ，５４ｓを経由するグランドパスを、信号線７
８に近い部分に設けることが出来る。即ち、第１のグラ
ンドパターン７２ｖ上のバンプ、アセンブリ基板２上の
グランドパターン、第２のグランドパターン７４ｖ上の
バンプで、第１のグランドパターン７２ｖと第２のグラ
ンドパターン７４ｖとを電気的に同電位にするグランド
パスが構成出来る。このため、図２２に示すように、第
１のグランドパターン７２ｖの右端から段差電極５４ｒ
の右端までの距離Ｌ₁は２５０μｍ以下、第２のグラン
ドパターン７４ｖの左端から段差電極５４ｓの左端まで
の距離Ｌ ₂は２５０μｍ以下が好ましい。即ち、信号線
７８に近いグランドパターン７２ｖ，７４ｖの端部か
ら、段差電極５４ｒ，５４ｓのパターンの信号線７８に
近い側の端部までの距離Ｌ₁，Ｌ₂は２５０μｍ以下が好
ましい。Ｌ₁及びＬ₂の寸法をこの様に選ぶと、エアー・
ブリッジと同様の効果が、段差電極５４ｒ，５４ｓを用
いて得られる。Ｌ₁及びＬ₂の下限は実質的なゼロ、即
ち、段差電極５４ｒ，５４ｓの端部とグランドパターン
７２ｖ，７４ｖの端部とが一致する場合である。

【００５２】次に、図１６〜図１９を参照して、本発明
の第２の実施の形態に係る半導体集積回路実装体の製造
方法を説明する。ここでは、半導体集積回路実装体の製
造方法として、ＨＥＭＴに用いられる積層構造ウエハを
用いる場合について説明する。

【００５３】（ａ）第１の実施の形態の図５及び図６と
同様に、先ず、半導体基板１の上にｎ型バッファ層２
２、ｎ型チャネル層２３、ｎ⁻型スペーサ層２４、ｎ型
電子供給層２５、ｎ型ショットキーコンタクト層２６、
ｎ^＋型オーミックコンタクト層２７をＭＯＣＶＤ法、Ｍ
ＢＥ法等により連続的に順次エピタキシャル成長する。
そして、エピタキシャル成長層２２〜２７の素子形成領
域以外の部分をＲＩＥにより半導体基板１が露出するま
でエッチングして素子分離溝を形成し、この素子分離溝
内を素子分離絶縁膜で埋め込んで素子分離領域１４を形
成する。この後、いわゆるリフトオフ法により、図１６
に示すように、ソース領域にソースオーミック電極２１
０ａを、ドレイン領域にドレインオーミック電極２１１
を形成する。続いて、ゲート領域のオーミックコンタク
ト層２７をエッチングし、ショットキーコンタクト層２
６を露出させる。露出したショットキーコンタクト層２
６の上部に、断面形状がＴ型のゲート電極２１５を形成
する。

【００５４】（ｂ）次に、このフォトレジスト膜を下地
にして、Ａｕ等のメタル材料を蒸着し、リフトオフ法に
より、図１６に示すように第１のグランドパターン７２
ｂ及び信号線６７，６９等を含む第１メタル層６７，６
９，７２ｂ，・・・・・の配線パターンを形成する。信号線
６９は、半導体基板１の周辺部にまで延長形成される。
ソースオーミック電極２１０ａは、第１のグランドパタ
ーン７２ｂに接続され、ソース接地動作が可能になる。
その後、ＣＶＤ法により、図１７に示すように、全面に
パッシベーション膜となるＳｉ_３Ｎ_４膜２１７を第１メ
タル層６７，６９，７２ｂ，・・・・・の上に堆積させる。

【００５５】（ｃ）更に、図１８に示すように信号線６
７上のパッシベーション膜２１７の所定の位置にフォト
リソグラフィー技術及びＲＩＥ法を用いて、開口部２１
８を開ける。この開口部２１８の開口に用いたフォトレ
ジスト膜を除去し、新たなフォトレジスト膜を、再び塗
布する。そして、フォトリソグラフィー技術を用いて、
開口部２１８よりも大きな開口部を、開口部２１８に位
置合わせして新たなフォトレジスト膜に開口する。この
新たなフォトレジスト膜をリフトオフ用マスクとして用
いる。

【００５６】（ｄ）即ち、開口部２１８より、大きな面
積を有するフォトレジスト膜パターンの上に、Ａｕ等の
メタル材料を蒸着し、その後、フォトレジスト膜パター
ンを剥離する。即ち、リフトオフ工程により図１９に示
すように、第２メタル層２３０のパターンが、第１メタ
ル層６７の上方に選択的に形成され、段差電極５４ｃが
完成する。このとき、パッシベーション膜２１７をキャ
パシタ絶縁膜とし、第２メタル層によりＭＩＭキャパシ
タの上部電極を形成すれば、第１メタル層を下部電極と
するＭＩＭキャパシタＣ１〜Ｃ７等も形成出来る。

【００５７】（ｅ）その後、所定のダイシングラインに
沿って、半導体基板１を切断すれば、図１４に示すチッ
プ状態の半導体基板１が用意される。この後、それぞれ
の段差電極５４ａ〜５４ｐの上に、段差電極５４ａ〜５
４ｐの段差部を目視、若しくは顕微鏡で確認しながら、
バンプ３ａ〜２ｐを配置する。そして、アセンブリ基板
２のバンプランド５ａ〜５ｐにバンプ３ａ〜２ｐを位置
合わせする。この後熱処理をし、半導体基板１とアセン
ブリ基板２とをバンプ接続すれば、図１５（ｂ）に示す
本発明の第２の実施の形態に係る半導体集積回路実装体
が完成する。

【００５８】図２０は、本発明の第２の実施の形態の変
形例に係る内部段差電極５５ａの構造例を示す。図２０
（ａ）の構造においては、半導体基板１の表面の特定の
領域を全面覆うように、第１メタル層２１４が堆積さ
れ、その上に、パッシベーション膜２１７が堆積されて
いる。パッシベーション膜２１７の一部に、選択的に開
口部が設けられ、パッシベーション膜２１７の開口部に
露出した第１メタル層２１４に接触するように、第２メ
タル層２３１が堆積されている。パッシベーション膜２
１７の厚さ分が段差（陥没深さ）ΔＤとなり、内部段差
電極５５ａを構成している。パッシベーション膜２１７
の厚さを０．５μｍ以上に選定すれば、陥没深さΔＤ
は、０．５μｍ以上となり、目視による視認が容易にな
る。内部段差電極５５ａの両側が第２のグランドパター
ン７４ａになっている。

【００５９】図２０（ｂ）の構造においては、半導体基
板１の表面の特定の領域を全面覆うように、第１メタル
層２１４が堆積され、その上に、第２メタル層２３２が
堆積されている。第２メタル層２３２の一部を第１メタ
ル層２１４が露出するようにエッチング除去することに
より、第２メタル層２３２の厚さ分が段差となり、内部
段差電極５５ａを構成している。内部段差電極５５ａの
両側が第２のグランドパターン７４ａになっている。第
２メタル層２３２の厚さを０．５μｍ以上に選定すれ
ば、陥没深さΔＤは、０．５μｍ以上となり、目視によ
る視認が容易になる。

【００６０】（その他の実施の形態）上記のように、本
発明は第１及び第２の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。

【００６１】例えば、第１及び第２の実施の形態では伝
送線路としてＣＰＷを用いた半導体基板１について述べ
たが、本発明は逆薄膜マイクロストリップ線路等、他の
どのような伝送線路にも応用可能である。又、第１及び
第２の実施の形態ではＨＥＭＴを用いた半導体集積回路
実装体について述べてきたが、本発明はこの他どのよう
な素子に関しても、縦形構造のバイポーラトランジスタ
全般にも応用可能である。又、受動素子のみで構成され
る高周波回路装置にも適用可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施出来る。

【００６２】この様に、本発明はここでは記載していな
い様々な実施の形態等を含むことは勿論である。したが
って、本発明の技術的範囲は上記の説明から妥当な特許
請求の範囲に係る発明特定事項によってのみ定められる
ものである。

【００６３】

【発明の効果】以上詳述したように本発明の半導体集積
回路実装体によれば、安価、小型、高性能な半導体集積
回路実装体が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係わる半導体集積
回路実装体に用いる半導体集積回路の平面図である。

【図２】本発明の第１の実施の形態に係わる半導体集積
回路実装体に用いる半導体集積回路にバンプを搭載した
状態を示す平面図である。

【図３】図３（ａ）は、本発明の第１の実施の形態に係
わる半導体集積回路実装体に用いる半導体集積回路の断
面図で、図３（ｂ）は、図３（ａ）の半導体集積回路を
用いた半導体集積回路実装体の断面図である。

【図４】本発明の第１の実施の形態に係わる半導体集積
回路の等価回路図である。

【図５】本発明の第１の実施の形態に係わる半導体集積
回路実装体の製造工程を説明するための工程断面図であ
る（その１）。

【図６】本発明の第１の実施の形態に係わる半導体集積
回路実装体の製造工程を説明するための工程断面図であ
る（その１）。

【図７】本発明の第１の実施の形態に係わる半導体集積
回路実装体の製造工程を説明するための工程断面図であ
る（その２）。

【図８】本発明の第１の実施の形態に係わる半導体集積
回路実装体の製造工程を説明するための工程断面図であ
る（その３）。

【図９】本発明の第１の実施の形態に係わる半導体集積
回路実装体の製造工程を説明するための工程断面図であ
る（その４）。

【図１０】本発明の第１の実施の形態に係わる半導体集
積回路実装体の製造工程を説明するための工程断面図で
ある（その５）。

【図１１】本発明の第１の実施の形態の変形例に係わる
半導体集積回路実装体に用いる半導体集積回路の断面図
である。

【図１２】本発明の第１の実施の形態の半導体集積回路
実装体に用いる内部段差電極の構造例を示す断面図であ
る。

【図１３】本発明の第１の実施の形態の変形例に係わる
半導体集積回路実装体に用いる半導体集積回路にバンプ
を搭載した状態を示す平面図である。

【図１４】本発明の第２の実施の形態に係わる半導体集
積回路実装体に用いる半導体集積回路の平面図である。

【図１５】図１５（ａ）は、本発明の第２の実施の形態
に係わる半導体集積回路実装体に用いる半導体集積回路
の断面図で、図１５（ｂ）は、図１５（ａ）の半導体集
積回路を用いた半導体集積回路実装体の断面図である。

【図１６】本発明の第２の実施の形態に係わる半導体集
積回路実装体の製造工程を説明するための工程断面図で
ある（その１）。

【図１７】本発明の第２の実施の形態に係わる半導体集
積回路実装体の製造工程を説明するための工程断面図で
ある（その２）。

【図１８】本発明の第２の実施の形態に係わる半導体集
積回路実装体の製造工程を説明するための工程断面図で
ある（その３）。

【図１９】本発明の第２の実施の形態に係わる半導体集
積回路実装体の製造工程を説明するための工程断面図で
ある（その４）。

【図２０】本発明の第２の実施の形態の半導体集積回路
実装体に用いる内部段差電極の構造例を示す断面図であ
る。

【図２１】図２１（ａ）は、本発明の第１の実施の形態
に係わる半導体集積回路実装体に用いる半導体集積回路
の寸法を説明する断面図で、図２１（ｂ）は、図２１
（ａ）の半導体集積回路を用いた半導体集積回路実装体
の断面図である。

【図２２】本発明の第２の実施の形態の半導体集積回路
実装体に用いる半導体集積回路の寸法を説明する断面図
である。

【図２３】従来の半導体集積回路実装体に用いる半導体
集積回路の平面図である。

【図２４】図２４（ａ）は、従来の半導体集積回路実装
体に用いる半導体集積回路の断面図で、図２４（ｂ）
は、図２４（ａ）の半導体基板を用いた半導体集積回路
実装体の断面図である。

【図２５】他の従来の半導体集積回路実装体に用いる半
導体集積回路の平面図である。

【図２６】図２５に示す従来の半導体集積回路実装体の
断面図である。

【符号の説明】

１半導体基板２アセンブリ基板３ａ〜３ｐ，３ｒ，３ｓ，４ａ〜４ｆバンプ５ａ〜５ｐバンプランド１０ａ〜１０ｐボンディング・ワイヤ１４素子分離領域１４１５〜２０ブリッジ（インピーダンス成分）２１半絶縁性半導体基板２２バッファ層２３チャネル層２４スペーサ層２５電子供給層２６ショットキーコンタクト層２７オーミックコンタクト層５１ａ〜５１ｐ，５１ｒ，５１ｓ，５４ａ〜５４ｆ，５
４ｒ，５４ｓ段差電極５２ａ〜５２ｆ，５５ａ〜５５ｆ内部段差電極５７，６８，・・・・・，７０，７３，７６〜７９信号線７２ａ，７２ｂ，７２ｃ，７２ｕ，７２ｖ第１グラン
ドパターン７４ａ，７４ｂ，７４ｃ，７４ｕ，７４ｖ第２のグラ
ンドパターン８１ＲＦ入力端子８２、８３，８４，８５直流バイアス用端子８６ＲＦ出力端子９１，９６インピーダンス調整用スタブ配線（オープ
ンスタブ配線）９２，９４入力側直流バイアス用スタブ配線９３，９５出力側直流バイアス用スタブ配線２０８，２０９オーミック金属層パターン２１０ａ，２１０ｂソースオーミック電極２１１ドレインオーミック電極２１５ゲート電極２１４，２１６，２２０第１メタル層２１７パッシベーション膜（Ｓｉ_３Ｎ_４膜）２１８開口部２１９，２２１，２２２，２３１，２３２第２メタル
層Ｃ１，Ｃ４，Ｃ７結合コンデンサＣ７Ｃ２，Ｃ３，Ｃ５，Ｃ６バイパスコンデンサＴｒ１第１のトランジスタ（第１の高周波能動素子）Ｔｒ２第２のトランジスタ（第２の高周波能動素子）

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Claims

【特許請求の範囲】

【請求項１】互いに対向する第１及び第２主表面で画
定された半導体基板と、該半導体基板の第１主表面に集積化された複数の回路素
子と、前記第１主表面に配置され、一部に他の平坦部分とは異
なる厚さの第１の段差電極部を有する第１のメタルパタ
ーンと、前記第１主表面に配置され、前記第１のメタルパターン
の平坦部分と同一の平坦部分の厚さを有し、一部に前記
第１の段差電極部と同一寸法・同一形状の第２の段差電
極部を有する第２のメタルパターンとを有し、前記第１
及び第２の段差電極部の面積は、前記第１及び第２のメ
タルパターンの内小さい方の面積の１／３以下の面積で
あることを特徴とする半導体集積回路。
【請求項２】前記第１及び第２のメタルパターンは、
コプレーナ線路のグランドパターンであることを特徴と
する請求項１に記載の半導体集積回路。
【請求項３】前記コプレーナ線路の信号線に近い側の
前記第１のメタルパターンの端部から、前記第１の段差
電極部のパターンの、前記信号線に近い側の端部までの
距離が２５０μｍ以下、又は、前記信号線に近い側の前
記第２のメタルパターンの端部から、前記第２の段差電
極部のパターンの、前記信号線に近い側の端部までの距
離が２５０μｍ以下であることを特徴とする請求項２に
記載の半導体集積回路。
【請求項４】互いに対向する第１及び第２主表面で画
定された半導体基板と、該半導体基板の第１主表面に集積化された複数の回路素
子と、前記第１主表面に配置され、一部に他の平坦部分とは異
なる厚さの第１の段差電極部を有する第１のメタルパタ
ーンと、前記第１主表面に配置され、前記第１のメタルパターン
の平坦部分と同一の平坦部分の厚さを有し、一部に前記
第１の段差電極部と同一寸法・同一形状の第２の段差電
極部を有する第２のメタルパターンと、アセンブリ基板と、該アセンブリ基板の表面の前記第１及び第２の段差電極
と対応する位置に配置された第１及び第２のバンプラン
ドと、前記第１の段差電極部と前記第１のバンプランドとを接
続する第１のバンプと、前記第２の段差電極部と前記第２のバンプランドとを接
続する第２のバンプとを有し、前記第１及び第２の段差
電極部の面積は、前記第１及び第２のメタルパターンの
内小さい方の面積の１／３以下の面積であることを特徴
とする半導体集積回路実装体。
【請求項５】前記第１及び第２のメタルパターンは、
コプレーナ線路のグランドパターンであることを特徴と
する請求項４に記載の半導体集積回路実装体。
【請求項６】前記コプレーナ線路の信号線に近い側の
前記第１のメタルパターンの端部から、前記第１の段差
電極部のパターンの、前記信号線に近い側の端部までの
距離が２５０μｍ以下、又は、前記信号線に近い側の前
記第２のメタルパターンの端部から、前記第２の段差電
極部のパターンの、前記信号線に近い側の端部までの距
離が２５０μｍ以下であることを特徴とする請求項５に
記載の半導体集積回路実装体。