JP2003207805A - 液晶表示装置 - Google Patents
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- JP2003207805A JP2003207805A JP2002004961A JP2002004961A JP2003207805A JP 2003207805 A JP2003207805 A JP 2003207805A JP 2002004961 A JP2002004961 A JP 2002004961A JP 2002004961 A JP2002004961 A JP 2002004961A JP 2003207805 A JP2003207805 A JP 2003207805A
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Abstract
(57)【要約】
【課題】 アクティブマトリックス液晶表示装置におい
て、蓄積容量部からのリーク電流を抑制し、かつ画素駆
動用スイッチング素子全体のサイズを小さくする。 【解決手段】 画素スイッチング素子に用いられる、一
つの半導体層に複数のゲート電極３を有するマルチゲー
ト型ＭＩＳトランジスタにおいて、ドレイン領域５及び
蓄積容量部２１に近いゲート電極３のチャネル長の寸法
を他方のゲート電極３よりも長くする。
て、蓄積容量部からのリーク電流を抑制し、かつ画素駆
動用スイッチング素子全体のサイズを小さくする。 【解決手段】 画素スイッチング素子に用いられる、一
つの半導体層に複数のゲート電極３を有するマルチゲー
ト型ＭＩＳトランジスタにおいて、ドレイン領域５及び
蓄積容量部２１に近いゲート電極３のチャネル長の寸法
を他方のゲート電極３よりも長くする。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置に関する。
クス型の液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、薄型かつ軽量であるこ
とにより、ＯＡ用、ＡＶ用に限らずあらゆる分野で使用
されている。特に薄膜トランジスタ（以下ＴＦＴと称す
る）を用いた液晶表示装置は、階調表示に優れ、カラー
ディスプレイとしてＣＲＴに迫る性能を実現し、更に高
精細化が求められている。特に薄膜材料として多結晶シ
リコン（以下ｐｏｌｙ−Ｓｉと称する）は、表示部やセ
ンサ部を構成するＴＦＴに加えて、周辺駆動回路を構成
するＴＦＴを同一基板上に集積形成することが可能なた
め注目を集めている。
とにより、ＯＡ用、ＡＶ用に限らずあらゆる分野で使用
されている。特に薄膜トランジスタ（以下ＴＦＴと称す
る）を用いた液晶表示装置は、階調表示に優れ、カラー
ディスプレイとしてＣＲＴに迫る性能を実現し、更に高
精細化が求められている。特に薄膜材料として多結晶シ
リコン（以下ｐｏｌｙ−Ｓｉと称する）は、表示部やセ
ンサ部を構成するＴＦＴに加えて、周辺駆動回路を構成
するＴＦＴを同一基板上に集積形成することが可能なた
め注目を集めている。
【０００３】アクティブマトリクス液晶表示装置の画素
をオン／オフするためのスイッチング素子として用いら
れるＴＦＴについては、通常用いられるノーマリーホワ
イトの場合、特に画素輝点欠陥の原因となるリーク電流
を抑制するため、従来から様々な構成が提案され実用化
されてきた。
をオン／オフするためのスイッチング素子として用いら
れるＴＦＴについては、通常用いられるノーマリーホワ
イトの場合、特に画素輝点欠陥の原因となるリーク電流
を抑制するため、従来から様々な構成が提案され実用化
されてきた。
【０００４】例えば、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄ Ｄｒａｉｎ）構造のＴＦＴ（以下ＬＤＤ ＴＦＴと
称する）が知られている。このＬＤＤ ＴＦＴは拡散層
の周辺に低濃度不純物領域を設けて、ソース、ドレイン
領域端部での電界集中を緩和することができ、オフセッ
トゲート構造と同様にリーク電流抑制効果がある。
ｄ Ｄｒａｉｎ）構造のＴＦＴ（以下ＬＤＤ ＴＦＴと
称する）が知られている。このＬＤＤ ＴＦＴは拡散層
の周辺に低濃度不純物領域を設けて、ソース、ドレイン
領域端部での電界集中を緩和することができ、オフセッ
トゲート構造と同様にリーク電流抑制効果がある。
【０００５】また、ＴＦＴのリーク電流を減少させるも
う一つの方法として、２個以上のゲート電極を設けた、
マルチゲート構成のＴＦＴが従来から知られている。こ
のマルチゲートＴＦＴは、等価回路的には複数のＴＦＴ
を直列接続した構成となっている。リーク電流は複数の
ＴＦＴのうち、オフ電流値の最も低いＴＦＴに依存する
ため、リーク電流を抑制することができる。さらに、上
記両構造を組み合わせたマルチゲート構造のＬＤＤ−Ｔ
ＦＴは、それぞれの長所が生かされ相乗効果が得られ
る。
う一つの方法として、２個以上のゲート電極を設けた、
マルチゲート構成のＴＦＴが従来から知られている。こ
のマルチゲートＴＦＴは、等価回路的には複数のＴＦＴ
を直列接続した構成となっている。リーク電流は複数の
ＴＦＴのうち、オフ電流値の最も低いＴＦＴに依存する
ため、リーク電流を抑制することができる。さらに、上
記両構造を組み合わせたマルチゲート構造のＬＤＤ−Ｔ
ＦＴは、それぞれの長所が生かされ相乗効果が得られ
る。
【０００６】図４を参照して従来のマルチゲート構造の
ＬＤＤ−ＴＦＴを用いた画素駆動用スイッチング素子を
簡潔に説明する。ガラス基板１a上に、所定の形状にパ
ターニングされたｐｏｌｙ-Ｓｉ膜が形成されている。
このｐｏｌｙ-Ｓｉ膜には互いに分離した一対のチャネ
ル領域３が形成されており、両者は接続領域６により互
いに接続されている。一方のチャネル領域３の端部には
ソース領域４が形成されており、他方のチャネル領域３
の端部にはドレイン領域５が形成されている。ソース領
域４、接続領域６およびドレイン領域５と各チャネル領
域３との間には各々ソース領域およびドレイン領域と同
一導電型の低濃度不純物領域即ちＬＤＤ領域７が合計４
箇所形成されている。各チャネル領域３の上にはゲート
酸化膜８を介してゲート電極９がパターニング形成され
ＴＦＴを構成している。ＴＦＴの上には層間絶縁膜１０
が成膜されている。さらにその上に信号電極１１がパタ
ーニング形成されており、コンタクトホールを介してソ
ース領域４とドレイン領域５に電気接続されている。さ
らにその上に最終層間絶縁膜１２を形成し、蓄積容量部
２１上の信号電極１１にコンタクトホールを開口し、平
坦化膜１３を形成後、更に蓄積容量部上の信号電極１２
にコンタクトホールを開口し、画素電極（ＩＴＯ）１４
ａを形成し電気接続させる。
ＬＤＤ−ＴＦＴを用いた画素駆動用スイッチング素子を
簡潔に説明する。ガラス基板１a上に、所定の形状にパ
ターニングされたｐｏｌｙ-Ｓｉ膜が形成されている。
このｐｏｌｙ-Ｓｉ膜には互いに分離した一対のチャネ
ル領域３が形成されており、両者は接続領域６により互
いに接続されている。一方のチャネル領域３の端部には
ソース領域４が形成されており、他方のチャネル領域３
の端部にはドレイン領域５が形成されている。ソース領
域４、接続領域６およびドレイン領域５と各チャネル領
域３との間には各々ソース領域およびドレイン領域と同
一導電型の低濃度不純物領域即ちＬＤＤ領域７が合計４
箇所形成されている。各チャネル領域３の上にはゲート
酸化膜８を介してゲート電極９がパターニング形成され
ＴＦＴを構成している。ＴＦＴの上には層間絶縁膜１０
が成膜されている。さらにその上に信号電極１１がパタ
ーニング形成されており、コンタクトホールを介してソ
ース領域４とドレイン領域５に電気接続されている。さ
らにその上に最終層間絶縁膜１２を形成し、蓄積容量部
２１上の信号電極１１にコンタクトホールを開口し、平
坦化膜１３を形成後、更に蓄積容量部上の信号電極１２
にコンタクトホールを開口し、画素電極（ＩＴＯ）１４
ａを形成し電気接続させる。
【０００７】図５は、従来のチャネル長を短縮化し微細
化したマルチゲート構造のＬＤＤ−ＴＦＴを用いた画素
駆動用スイッチング素子を示す断面図である。図５にお
いて図４と同一部分には同一符号を付している。構成及
び製造方法は、上記図４で説明した従来のマルチゲート
構造のＬＤＤ−ＴＦＴを用いた画素駆動用スイッチング
素子と同様であるが、図示のように、チャネル長を短縮
化したことにより、画素駆動用スイッチング素子全体の
サイズも縮小されていることが判る。
化したマルチゲート構造のＬＤＤ−ＴＦＴを用いた画素
駆動用スイッチング素子を示す断面図である。図５にお
いて図４と同一部分には同一符号を付している。構成及
び製造方法は、上記図４で説明した従来のマルチゲート
構造のＬＤＤ−ＴＦＴを用いた画素駆動用スイッチング
素子と同様であるが、図示のように、チャネル長を短縮
化したことにより、画素駆動用スイッチング素子全体の
サイズも縮小されていることが判る。
【０００８】図３は、マルチゲート構造のＬＤＤ−ＴＦ
Ｔを採用したアクティブマトリクス型液晶表示装置の１
画素分を切り取って示した等価回路図である。スイッチ
ング素子はＴＦＴ１ないしＴＦＴｎの直列接続からな
り、個々のゲート電極はそれぞれ共通にゲート配線に接
続されている。ＴＦＴ１のソース領域端部は信号線に接
続されている一方、ＴＦＴｎのドレイン領域端部は画素
電極を介して液晶を駆動する。なお、液晶２４と並列に
蓄積容量部２１も接続されている。
Ｔを採用したアクティブマトリクス型液晶表示装置の１
画素分を切り取って示した等価回路図である。スイッチ
ング素子はＴＦＴ１ないしＴＦＴｎの直列接続からな
り、個々のゲート電極はそれぞれ共通にゲート配線に接
続されている。ＴＦＴ１のソース領域端部は信号線に接
続されている一方、ＴＦＴｎのドレイン領域端部は画素
電極を介して液晶を駆動する。なお、液晶２４と並列に
蓄積容量部２１も接続されている。
【０００９】
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置は高性能化、高精細化のためにＴＦＴの
微細化が必要となる。従来のマルチゲート構造のＬＤＤ
−ＴＦＴは、リーク電流を低く抑制できる多大な効果が
得ることができたが、ＴＦＴの微細化のためチャネル長
を短縮化すると、不純物の水平方向拡散および電圧を印
加したとき空乏層の広がりのため実効チャネル長が短く
なり、リーク電流が極端に増大することとなり、特に、
液晶層に印加された電圧が保持できず、蓄積容量部から
の電流のリークが原因となる画素輝点欠陥が発生すると
いう問題を有していた。
型液晶表示装置は高性能化、高精細化のためにＴＦＴの
微細化が必要となる。従来のマルチゲート構造のＬＤＤ
−ＴＦＴは、リーク電流を低く抑制できる多大な効果が
得ることができたが、ＴＦＴの微細化のためチャネル長
を短縮化すると、不純物の水平方向拡散および電圧を印
加したとき空乏層の広がりのため実効チャネル長が短く
なり、リーク電流が極端に増大することとなり、特に、
液晶層に印加された電圧が保持できず、蓄積容量部から
の電流のリークが原因となる画素輝点欠陥が発生すると
いう問題を有していた。
【００１０】本発明は、このような事情に鑑みなされた
もので、リーク電流の増大を防止し、かつスイッチング
素子全体の小型化を実現可能な液晶表示装置の提供を、
その目的とする。
もので、リーク電流の増大を防止し、かつスイッチング
素子全体の小型化を実現可能な液晶表示装置の提供を、
その目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明の液晶表示装置は、マトリクス状に配列した
画素電極とこれを駆動する周辺回路を同一基板上に集積
化したアクティブマトリクスアレイ基板と、これと対向
する対向基板と、前記両基板により保持される液晶層
と、偏光板とを備えた液晶表示装置であって、前記偏光
板の配置がノーマリィーホワイトであり、前記画素電極
と周辺回路を構成する薄膜トランジスタは、複数のゲー
ト電極を有するマルチゲート型ＭＩＳトランジスタであ
り、前記トランジスタは、ソースおよびドレイン領域と
チャネル領域との間に低濃度不純物領域を備えたＬＤＤ
構造を有し、前記複数のゲート電極において、少なくと
も一つのゲート電極がその他のゲート電極と寸法が異な
ることを特徴とする。
に、本発明の液晶表示装置は、マトリクス状に配列した
画素電極とこれを駆動する周辺回路を同一基板上に集積
化したアクティブマトリクスアレイ基板と、これと対向
する対向基板と、前記両基板により保持される液晶層
と、偏光板とを備えた液晶表示装置であって、前記偏光
板の配置がノーマリィーホワイトであり、前記画素電極
と周辺回路を構成する薄膜トランジスタは、複数のゲー
ト電極を有するマルチゲート型ＭＩＳトランジスタであ
り、前記トランジスタは、ソースおよびドレイン領域と
チャネル領域との間に低濃度不純物領域を備えたＬＤＤ
構造を有し、前記複数のゲート電極において、少なくと
も一つのゲート電極がその他のゲート電極と寸法が異な
ることを特徴とする。
【００１２】本発明の液晶表示装置は、前記のような構
成を有することから、リーク電流が増大することが防止
でき、その結果、画素輝点欠陥の発生が防止され、かつ
微細化が可能となる。
成を有することから、リーク電流が増大することが防止
でき、その結果、画素輝点欠陥の発生が防止され、かつ
微細化が可能となる。
【００１３】本発明の液晶表示装置において、前記薄膜
トランジスタは、画素スイッチング素子に用いられ、ド
レイン領域及び蓄積容量部に近いゲート電極のチャネル
長の寸法が他のゲート電極のチャンネル長寸法よりも長
いことが好ましい。例えば、ドレイン領域及び蓄積容量
部に近いゲート電極のチャネル長の寸法は、０．１〜１
０μｍの範囲であり、他のゲート電極のチャンネル長寸
法は０．２〜２０μｍの範囲であり、好ましくは、ドレ
イン領域及び蓄積容量部に近いゲート電極のチャネル長
の寸法は、１．０〜４．０μｍの範囲であり、他のゲー
ト電極のチャンネル長寸法は２．０〜８．０μｍの範囲
である。
トランジスタは、画素スイッチング素子に用いられ、ド
レイン領域及び蓄積容量部に近いゲート電極のチャネル
長の寸法が他のゲート電極のチャンネル長寸法よりも長
いことが好ましい。例えば、ドレイン領域及び蓄積容量
部に近いゲート電極のチャネル長の寸法は、０．１〜１
０μｍの範囲であり、他のゲート電極のチャンネル長寸
法は０．２〜２０μｍの範囲であり、好ましくは、ドレ
イン領域及び蓄積容量部に近いゲート電極のチャネル長
の寸法は、１．０〜４．０μｍの範囲であり、他のゲー
ト電極のチャンネル長寸法は２．０〜８．０μｍの範囲
である。
【００１４】また、本発明の薄膜トランジスタは、マト
リクス状に配列した画素電極とこれを駆動する周辺回路
を同一基板上に集積化したアクティブマトリクスアレイ
基板と、これと対向する対向基板と、前記両基板により
保持される液晶層と、偏光板とを備え、前記偏光板の配
置がノーマリィーホワイトである液晶表示装置に使用さ
れる前記薄膜トランジスタであって、このトランジスタ
は、複数のゲート電極を有するマルチゲート型ＭＩＳト
ランジスタであり、これは、ソースおよびドレイン領域
とチャネル領域の間に低濃度不純物領域を備えたＬＤＤ
構造を有し、前記複数のゲート電極において、少なくと
も一つのゲート電極がその他のゲート電極と寸法が異な
ることを特徴とする。
リクス状に配列した画素電極とこれを駆動する周辺回路
を同一基板上に集積化したアクティブマトリクスアレイ
基板と、これと対向する対向基板と、前記両基板により
保持される液晶層と、偏光板とを備え、前記偏光板の配
置がノーマリィーホワイトである液晶表示装置に使用さ
れる前記薄膜トランジスタであって、このトランジスタ
は、複数のゲート電極を有するマルチゲート型ＭＩＳト
ランジスタであり、これは、ソースおよびドレイン領域
とチャネル領域の間に低濃度不純物領域を備えたＬＤＤ
構造を有し、前記複数のゲート電極において、少なくと
も一つのゲート電極がその他のゲート電極と寸法が異な
ることを特徴とする。
【００１５】前記薄膜トランジスタは、画素スイッチン
グ素子に用いられ、ドレイン領域及び蓄積容量部に近い
ゲート電極のチャネル長の寸法が他のゲート電極のチャ
ンネル長寸法よりも長いことが好ましい。
グ素子に用いられ、ドレイン領域及び蓄積容量部に近い
ゲート電極のチャネル長の寸法が他のゲート電極のチャ
ンネル長寸法よりも長いことが好ましい。
【００１６】
【発明の実施の形態】以下、本発明の液晶表示装置の一
例について、図面を参照しながら説明する。
例について、図面を参照しながら説明する。
【００１７】図１は、本発明のアクティブマトリクス型
液晶表示装置において、特に重要となるＴＦＴ周辺を拡
大して表した部分断面図である。図示するＴＦＴはｎ−
ｃｈ型でありアクティブマトリクス型液晶表示装置の画
素駆動用スイッチング素子を構成する。このＴＦＴは例
えば、以下のようにして製造できる。
液晶表示装置において、特に重要となるＴＦＴ周辺を拡
大して表した部分断面図である。図示するＴＦＴはｎ−
ｃｈ型でありアクティブマトリクス型液晶表示装置の画
素駆動用スイッチング素子を構成する。このＴＦＴは例
えば、以下のようにして製造できる。
【００１８】まず、基板１aとして無アルカリガラス基
板（例えば１７３７：コーニング社製）を用い、酸化シ
リコン薄膜からなるアンダーコート２（例えば、厚み４
００ｎｍ）を形成する。この上に、非結晶シリコン薄膜
をプラズマＣＶＤ法により形成（例えば、厚み５０ｎ
ｍ）した後、エキシマレーザー光を照射して溶融・結晶
化し多結晶シリコン薄膜を形成する。前記多結晶シリコ
ン薄膜を画素駆動用スイッチング素子部と蓄積容量部に
加工し、酸化シリコン薄膜からなるゲート絶縁膜８（例
えば、厚み９０ｎｍ）形成する。前記ゲート絶縁膜９上
にフォトレジストマスクを形成し、イオン注入法にて第
一の不純物注入を行い、高濃度不純物注入領域（拡散層
領域）となるソース領域４、接続領域６およびドレイン
領域５を形成する。第１の不純物注入は燐(Ｐ)イオン
を、例えば、加速電圧１２ＫＶ，ドーズ量２．５×１０
14/ｃｍ2の条件で注入する。第一の不純物注入後、フォ
トレジストマスクを除去し、ゲート電極９ａ、９ｂ（例
えば、Ｍｏ（モリブデン）に高融点金属、例えばＷ（タ
ングステン）を３５％添加した合金）を形成（例えば、
厚み３００ｎｍ）し、ドレイン領域５側のゲート電極９
ｂがソース領域４側のゲート電極９ａよりもチャネル長
の長さが大きくなるようにパターニング形成する。
板（例えば１７３７：コーニング社製）を用い、酸化シ
リコン薄膜からなるアンダーコート２（例えば、厚み４
００ｎｍ）を形成する。この上に、非結晶シリコン薄膜
をプラズマＣＶＤ法により形成（例えば、厚み５０ｎ
ｍ）した後、エキシマレーザー光を照射して溶融・結晶
化し多結晶シリコン薄膜を形成する。前記多結晶シリコ
ン薄膜を画素駆動用スイッチング素子部と蓄積容量部に
加工し、酸化シリコン薄膜からなるゲート絶縁膜８（例
えば、厚み９０ｎｍ）形成する。前記ゲート絶縁膜９上
にフォトレジストマスクを形成し、イオン注入法にて第
一の不純物注入を行い、高濃度不純物注入領域（拡散層
領域）となるソース領域４、接続領域６およびドレイン
領域５を形成する。第１の不純物注入は燐(Ｐ)イオン
を、例えば、加速電圧１２ＫＶ，ドーズ量２．５×１０
14/ｃｍ2の条件で注入する。第一の不純物注入後、フォ
トレジストマスクを除去し、ゲート電極９ａ、９ｂ（例
えば、Ｍｏ（モリブデン）に高融点金属、例えばＷ（タ
ングステン）を３５％添加した合金）を形成（例えば、
厚み３００ｎｍ）し、ドレイン領域５側のゲート電極９
ｂがソース領域４側のゲート電極９ａよりもチャネル長
の長さが大きくなるようにパターニング形成する。
【００１９】次に、ゲート電極９ａ、９ｂをマスクとし
て、第２の不純物注入を行い、ソース領域４と接続領域
６とドレイン領域５と各チャネル領域３との間に、低濃
度不純物注入領域（ＬＤＤ領域）７を合計４箇所形成す
る。なお、ＬＤＤ領域の数は４個所に制限されず、種々
条件に応じ適宜決定される。第２の不純物注入は、燐
(Ｐ)イオンを、例えば、加速電圧７０ＫＶ，ドーズ量
２．５×１０14/ｃｍ2の条件で注入する。その後、注入
した不純物の活性化処理を行う。その後、酸化シリコン
からなる層間絶縁膜１０を形成（例えば、厚み４００ｎ
ｍ）し、ソース及びドレイン領域上にコンタクトホール
を開口し、信号電極１１を形成し、電気接続する。その
後、酸化シリコンからなる最終絶縁膜１２を形成（例え
ば、厚み４００ｎｍ）し、蓄積容量上のドレイン領域５
側の信号電極１１上にコンタクトホールを開口し、透明
なポジ型の感光性アルカリ樹脂（例えば、商品名：ＦＶ
Ｒ、富士薬品工業（株）製）による平坦化膜１３を形成
た後、所定のフォトマスクを用いて、紫外線照射して、
ドレイン電極上にコンタクトホールを開口し、画素電極
（ＩＴＯ）１４ａを形成し、ドレイン領域側５の信号電
極１１と電気接続させる。このようにして、アクティブ
マトリックスアレイ基板が製造できる。
て、第２の不純物注入を行い、ソース領域４と接続領域
６とドレイン領域５と各チャネル領域３との間に、低濃
度不純物注入領域（ＬＤＤ領域）７を合計４箇所形成す
る。なお、ＬＤＤ領域の数は４個所に制限されず、種々
条件に応じ適宜決定される。第２の不純物注入は、燐
(Ｐ)イオンを、例えば、加速電圧７０ＫＶ，ドーズ量
２．５×１０14/ｃｍ2の条件で注入する。その後、注入
した不純物の活性化処理を行う。その後、酸化シリコン
からなる層間絶縁膜１０を形成（例えば、厚み４００ｎ
ｍ）し、ソース及びドレイン領域上にコンタクトホール
を開口し、信号電極１１を形成し、電気接続する。その
後、酸化シリコンからなる最終絶縁膜１２を形成（例え
ば、厚み４００ｎｍ）し、蓄積容量上のドレイン領域５
側の信号電極１１上にコンタクトホールを開口し、透明
なポジ型の感光性アルカリ樹脂（例えば、商品名：ＦＶ
Ｒ、富士薬品工業（株）製）による平坦化膜１３を形成
た後、所定のフォトマスクを用いて、紫外線照射して、
ドレイン電極上にコンタクトホールを開口し、画素電極
（ＩＴＯ）１４ａを形成し、ドレイン領域側５の信号電
極１１と電気接続させる。このようにして、アクティブ
マトリックスアレイ基板が製造できる。
【００２０】次に図２を参照して、マルチゲート構造Ｌ
ＤＤ−ＴＦＴを用いて構成されたアクティブマトリクス
型液晶表示装置の構成例を説明する。
ＤＤ−ＴＦＴを用いて構成されたアクティブマトリクス
型液晶表示装置の構成例を説明する。
【００２１】基板１ｂにカラーフィルター層１６として
顔料分散タイプで赤、緑、青のストライプ配列のものと
ブラックマトリクス層１７をフォトリソグラフィーで形
成し、その上に、透明電極としてインジウム・錫・オキ
サイドで画素電極１４ｂを形成することにより、対向基
板が製造できる。
顔料分散タイプで赤、緑、青のストライプ配列のものと
ブラックマトリクス層１７をフォトリソグラフィーで形
成し、その上に、透明電極としてインジウム・錫・オキ
サイドで画素電極１４ｂを形成することにより、対向基
板が製造できる。
【００２２】つぎに、画素電極１４ａ，ｂ上に、例え
ば、ポリイミドをγ−ブチロラクトンに５質量％溶解し
た溶液を印刷し、加熱（例えば、２５０℃）して硬化し
た後、レーヨン布等を用いた回転ラビング法による配向
処理を行うことで配向層１８ａ，ｂを形成する。
ば、ポリイミドをγ−ブチロラクトンに５質量％溶解し
た溶液を印刷し、加熱（例えば、２５０℃）して硬化し
た後、レーヨン布等を用いた回転ラビング法による配向
処理を行うことで配向層１８ａ，ｂを形成する。
【００２３】そして、対向基板１ｂの画素電極（ＩＴ
Ｏ）１４ｂの周辺部には、例えば、ガラスファイバーを
１．０重量％混入した熱硬化型シール樹脂（例えば、商
品名：ストラクトボンド、三井東圧化学（株）製）を印
刷し、アクティブマトリクス側の基板１ａには樹脂ビー
ズ１５を１００〜２００個／ｍｍ2の割合で散布し、対
向側の基板１ｂと前記アクティブマトリクス側の基板１
ａを互いに張り合わせ、加熱（例えば、１５０℃）して
シール樹脂を硬化した後、例えばフッ素エステル系ネマ
ティック液晶１９を真空注入し、紫外線硬化性樹脂で封
口した後、紫外線光により硬化する。
Ｏ）１４ｂの周辺部には、例えば、ガラスファイバーを
１．０重量％混入した熱硬化型シール樹脂（例えば、商
品名：ストラクトボンド、三井東圧化学（株）製）を印
刷し、アクティブマトリクス側の基板１ａには樹脂ビー
ズ１５を１００〜２００個／ｍｍ2の割合で散布し、対
向側の基板１ｂと前記アクティブマトリクス側の基板１
ａを互いに張り合わせ、加熱（例えば、１５０℃）して
シール樹脂を硬化した後、例えばフッ素エステル系ネマ
ティック液晶１９を真空注入し、紫外線硬化性樹脂で封
口した後、紫外線光により硬化する。
【００２４】こうして形成された対向側の基板１ｂの外
側とアクティブマトリクス側の基板１ａの外側に、偏光
フィルム２０ａ，ｂを貼付し（配置はノーマリィーホワ
イト）、アクティブマトリクス型液晶表示装置が完成す
る。なお、図２において、２２は回路構成部を示す。
側とアクティブマトリクス側の基板１ａの外側に、偏光
フィルム２０ａ，ｂを貼付し（配置はノーマリィーホワ
イト）、アクティブマトリクス型液晶表示装置が完成す
る。なお、図２において、２２は回路構成部を示す。
【００２５】図６のグラフに、デュアルゲート電極のチ
ャンネル長（μｍ）とドレイン電流の特性を示す。この
図において、横軸がゲート電極のチャンネル長であり、
例えば、４μｍと３μｍの二つのゲート電極の場合は、
４＋３と表示している。また、縦軸は、Ｖｇ＝０Ｖの時
のドレイン電流である。このグラフに示すように、ゲー
ト電極のチャンネル長が４μｍ未満になると、従来では
ドレイン電流（リーク電流）が大きくなるが、本発明
は、ほとんどリーク電流が増大しない。
ャンネル長（μｍ）とドレイン電流の特性を示す。この
図において、横軸がゲート電極のチャンネル長であり、
例えば、４μｍと３μｍの二つのゲート電極の場合は、
４＋３と表示している。また、縦軸は、Ｖｇ＝０Ｖの時
のドレイン電流である。このグラフに示すように、ゲー
ト電極のチャンネル長が４μｍ未満になると、従来では
ドレイン電流（リーク電流）が大きくなるが、本発明
は、ほとんどリーク電流が増大しない。
【００２６】
【発明の効果】以上説明したように、本発明の液晶表示
装置は、液晶層に印加された電圧を保持する能力を高
め、特に蓄積容量部からの電流のリークが原因となる画
素輝点欠陥の発生を押さえることができる。また、従来
と比べ、画素駆動用スイッチング素子全体のサイズを縮
小することができ、この結果、アクティブマトリクス型
液晶表示装置の高性能化および高精細化を実現できる。
装置は、液晶層に印加された電圧を保持する能力を高
め、特に蓄積容量部からの電流のリークが原因となる画
素輝点欠陥の発生を押さえることができる。また、従来
と比べ、画素駆動用スイッチング素子全体のサイズを縮
小することができ、この結果、アクティブマトリクス型
液晶表示装置の高性能化および高精細化を実現できる。
【図１】本発明の液晶表示装置の構造の一例を示す部分
断面図である。
断面図である。
【図２】本発明の液晶表示装置の構造の一例を示す断面
図である。
図である。
【図３】従来のマルチゲート構造ＬＤＤ−ＴＦＴを用い
た画素駆動用スイッチング素子で構成されたアクティブ
マトリクス型液晶表示装置における１画素分の等価回路
図である。
た画素駆動用スイッチング素子で構成されたアクティブ
マトリクス型液晶表示装置における１画素分の等価回路
図である。
【図４】従来のマルチゲート構造ＬＤＤ−ＴＦＴを用い
た画素駆動用スイッチング素子を示す断面図である。
た画素駆動用スイッチング素子を示す断面図である。
【図５】従来のチャネル長を短縮化し微細化したマルチ
ゲート構造ＬＤＤ−ＴＦＴを用いた画素駆動用スイッチ
ング素子を示す断面図である。
ゲート構造ＬＤＤ−ＴＦＴを用いた画素駆動用スイッチ
ング素子を示す断面図である。
【図６】ゲート電極のチャンネル長とドレイン電流との
特性を示すグラフである。
特性を示すグラフである。
１ａ，１ｂ：ガラス基板
２：アンダーコート
３：チャネル領域
４：ソース領域
５：ドレイン領域
６：接続領域
７：ＬＤＤ領域
８：ゲート酸化膜
９：ゲート電極
１０：層間絶縁膜
１１：配線電極
１２：最終絶縁膜
１３：平坦化膜
１４ａ，１４ｂ：画素電極（ＩＴＯ）
１５：樹脂ビーズ
１６：カラーフィルター層
１７：ブラックマトリクス層
１８ａ，１８ｂ：配硬膜
１９：液晶
２０a,２０ｂ：偏光フィルム
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA24 JA31 JA37 KA04 MA27
NA13 PA06
5F110 AA06 BB02 CC02 DD02 DD13
EE06 EE28 FF02 GG02 GG13
GG25 GG45 HJ01 HJ04 HJ13
HJ23 HL07 HL11 HM15 NN02
NN03 NN04 NN23 NN27 NN73
PP03 QQ11
Claims (6)
- 【請求項１】 マトリクス状に配列した画素電極とこれ
を駆動する周辺回路を同一基板上に集積化したアクティ
ブマトリクスアレイ基板と、これと対向する対向基板
と、前記両基板により保持される液晶層と、偏光板とを
備えた液晶表示装置であって、前記偏光板の配置がノー
マリィーホワイトであり、前記画素電極と周辺回路を構
成する薄膜トランジスタは、複数のゲート電極を有する
マルチゲート型ＭＩＳトランジスタであり、前記トラン
ジスタは、ソースおよびドレイン領域とチャネル領域と
の間に低濃度不純物領域を備えたＬＤＤ構造を有し、前
記複数のゲート電極において、少なくとも一つのゲート
電極がその他のゲート電極と寸法が異なることを特徴と
する液晶表示装置。 - 【請求項２】 前記薄膜トランジスタは、画素スイッチ
ング素子に用いられ、ドレイン領域及び蓄積容量部に近
いゲート電極のチャネル長の寸法が他のゲート電極のチ
ャンネル長寸法よりも長いことを特徴とする請求項１記
載の液晶表示装置。 - 【請求項３】 ドレイン領域及び蓄積容量部に近いゲー
ト電極のチャネル長の寸法が、０．１〜１０μｍの範囲
であり、他のゲート電極のチャンネル長寸法が０．２〜
２０μｍの範囲である請求項２記載の液晶表示装置。 - 【請求項４】 マトリクス状に配列した画素電極とこれ
を駆動する周辺回路を同一基板上に集積化したアクティ
ブマトリクスアレイ基板と、これと対向する対向基板
と、前記両基板により保持される液晶層と、偏光板とを
備え、前記偏光板の配置がノーマリィーホワイトである
液晶表示装置に使用される前記薄膜トランジスタであっ
て、このトランジスタは、複数のゲート電極を有するマ
ルチゲート型ＭＩＳトランジスタであり、これは、ソー
スおよびドレイン領域とチャネル領域の間に低濃度不純
物領域を備えたＬＤＤ構造を有し、前記複数のゲート電
極において、少なくとも一つのゲート電極がその他のゲ
ート電極と寸法が異なることを特徴とする薄膜トランジ
スタ。 - 【請求項５】 前記薄膜トランジスタは、画素スイッチ
ング素子に用いられ、ドレイン領域及び蓄積容量部に近
いゲート電極のチャネル長の寸法が他のゲート電極のチ
ャンネル長寸法よりも長いことを特徴とする請求項４記
載の薄膜トランジスタ。 - 【請求項６】 ドレイン領域及び蓄積容量部に近いゲー
ト電極のチャネル長の寸法が、０．１〜１０μｍの範囲
であり、他のゲート電極のチャンネル長寸法が０．２〜
２０μｍの範囲である請求項５記載の薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004961A JP2003207805A (ja) | 2002-01-11 | 2002-01-11 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004961A JP2003207805A (ja) | 2002-01-11 | 2002-01-11 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003207805A true JP2003207805A (ja) | 2003-07-25 |
Family
ID=27644141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002004961A Pending JP2003207805A (ja) | 2002-01-11 | 2002-01-11 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003207805A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982969A (ja) * | 1995-09-12 | 1997-03-28 | Toshiba Corp | 薄膜トランジスタおよび液晶表示装置 |
| JP2001175198A (ja) * | 1999-12-14 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2002
- 2002-01-11 JP JP2002004961A patent/JP2003207805A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982969A (ja) * | 1995-09-12 | 1997-03-28 | Toshiba Corp | 薄膜トランジスタおよび液晶表示装置 |
| JP2001175198A (ja) * | 1999-12-14 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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