JPH1065177A - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 - Google Patents
薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置Info
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- JPH1065177A JPH1065177A JP22227696A JP22227696A JPH1065177A JP H1065177 A JPH1065177 A JP H1065177A JP 22227696 A JP22227696 A JP 22227696A JP 22227696 A JP22227696 A JP 22227696A JP H1065177 A JPH1065177 A JP H1065177A
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- electrode
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Abstract
(57)【要約】
【課題】 ＴＦＴの移動度を向上すると共に、寄生容量
を無くし、大容量、高精細な液晶表示装置への適用を可
能にし、更に製造工程の短縮化により生産性向上を図
る。 【解決手段】 第１のゲート電極２０をマスクにして第
２のゲート電極３０を自己整合的に形成すると共に、ソ
ース電極２４及びドレイン電極２６と半導体層２２との
間にｎ型多結晶シリコン層２３からなるオフセット領域
を設け、このオフセット領域を第２のゲート電極３０を
マスクにして自己整合的に形成する。
を無くし、大容量、高精細な液晶表示装置への適用を可
能にし、更に製造工程の短縮化により生産性向上を図
る。 【解決手段】 第１のゲート電極２０をマスクにして第
２のゲート電極３０を自己整合的に形成すると共に、ソ
ース電極２４及びドレイン電極２６と半導体層２２との
間にｎ型多結晶シリコン層２３からなるオフセット領域
を設け、このオフセット領域を第２のゲート電極３０を
マスクにして自己整合的に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に用い
る薄膜トランジスタ装置及び薄膜トランジスタ装置の製
造方法並びに画素電極の制御素子として薄膜トランジス
タを用いる液晶表示装置に関する
る薄膜トランジスタ装置及び薄膜トランジスタ装置の製
造方法並びに画素電極の制御素子として薄膜トランジス
タを用いる液晶表示装置に関する
【０００２】
【従来の技術】近年、液晶表示装置のうち、隣接する画
素間のクロストークが無く、高コントラスト表示を得ら
れ、高画質及び中間調表示が可能であり応答速度が速い
と共に、可搬性、薄型、軽量、省スペース化が実現可能
である事から薄膜トランジスタ（以下ＴＦＴと称す
る。）を制御素子として用いるアクティブマトリクス型
の液晶表示装置が多用されている。
素間のクロストークが無く、高コントラスト表示を得ら
れ、高画質及び中間調表示が可能であり応答速度が速い
と共に、可搬性、薄型、軽量、省スペース化が実現可能
である事から薄膜トランジスタ（以下ＴＦＴと称す
る。）を制御素子として用いるアクティブマトリクス型
の液晶表示装置が多用されている。
【０００３】一方、大画面でありながら高密度、高精細
な液晶表示装置の実用化の要求により、高性能ＴＦＴの
開発が要望されているが、従来液晶表示装置に用いるＴ
ＦＴとしては、半導体層を挾んで透明絶縁基板に近い側
にゲート電極、対向する側にソース電極及びドレイン電
極が配置される逆スタガード構造を有するＴＦＴ或い
は、透明絶縁基板上にソース電極及びドレイン電極を形
成し、更に半導体層を挾んで透明絶縁基板と対向する側
にゲート電極を配置した正スタガード構造を有するＴＦ
Ｔが用いられていた。
な液晶表示装置の実用化の要求により、高性能ＴＦＴの
開発が要望されているが、従来液晶表示装置に用いるＴ
ＦＴとしては、半導体層を挾んで透明絶縁基板に近い側
にゲート電極、対向する側にソース電極及びドレイン電
極が配置される逆スタガード構造を有するＴＦＴ或い
は、透明絶縁基板上にソース電極及びドレイン電極を形
成し、更に半導体層を挾んで透明絶縁基板と対向する側
にゲート電極を配置した正スタガード構造を有するＴＦ
Ｔが用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら正スタガ
ード構造のＴＦＴにあっては、ソース電極及びドレイン
電極と半導体層との間に形成されるｎ型半導体層のコン
タクトがうまく形成されず、ＴＦＴが十分なオン電流を
得られず、画質が著しく劣化されるという問題を有して
いた。一方、逆スタガード構造のＴＦＴにあっては、ソ
ース電極及びドレイン電極とゲート電極との重なりが大
きいため、ＴＦＴに生じる寄生容量が大きくなりフリッ
カや焼付けにより画質が劣化されるという問題を有して
いた。
ード構造のＴＦＴにあっては、ソース電極及びドレイン
電極と半導体層との間に形成されるｎ型半導体層のコン
タクトがうまく形成されず、ＴＦＴが十分なオン電流を
得られず、画質が著しく劣化されるという問題を有して
いた。一方、逆スタガード構造のＴＦＴにあっては、ソ
ース電極及びドレイン電極とゲート電極との重なりが大
きいため、ＴＦＴに生じる寄生容量が大きくなりフリッ
カや焼付けにより画質が劣化されるという問題を有して
いた。
【０００５】しかもいずれにあってもＴＦＴの移動度に
限界があり、大型アクティブマトリクス基板への適用が
不能とされていた。
限界があり、大型アクティブマトリクス基板への適用が
不能とされていた。
【０００６】そこで本発明は上記課題を除去するもの
で、ソース電極及びドレイン電極と半導体層を接続する
ｎ型半導体層の良好なコンタクトを得るとともに、ソー
ス電極及びドレイン電極とゲート電極との重なりにより
生じる寄生容量を解消し、液晶表示装置の表示品位を向
上し、更に移動度を向上する事により大型液晶表示装置
への適用を可能とする薄膜トランジスタ装置及び薄膜ト
ランジスタ装置の製造方法並びに液晶表示装置を提供す
る事を目的とする。
で、ソース電極及びドレイン電極と半導体層を接続する
ｎ型半導体層の良好なコンタクトを得るとともに、ソー
ス電極及びドレイン電極とゲート電極との重なりにより
生じる寄生容量を解消し、液晶表示装置の表示品位を向
上し、更に移動度を向上する事により大型液晶表示装置
への適用を可能とする薄膜トランジスタ装置及び薄膜ト
ランジスタ装置の製造方法並びに液晶表示装置を提供す
る事を目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決する為の
請求項１に記載の発明は、絶縁基板上に形成される薄膜
トランジスタ装置において、絶縁基板と、この絶縁基板
上に設けられる第１のゲート電極と、ゲート絶縁膜を介
し前記第１のゲート電極上方に設けられソース電極及び
ドレイン電極に接続される半導体層と、この半導体層を
挾み前記第１のゲート電極と対向する側に設けられる第
２のゲート電極とを設けるものである。
請求項１に記載の発明は、絶縁基板上に形成される薄膜
トランジスタ装置において、絶縁基板と、この絶縁基板
上に設けられる第１のゲート電極と、ゲート絶縁膜を介
し前記第１のゲート電極上方に設けられソース電極及び
ドレイン電極に接続される半導体層と、この半導体層を
挾み前記第１のゲート電極と対向する側に設けられる第
２のゲート電極とを設けるものである。
【０００８】又上記課題を解決する為の請求項２に記載
の発明は、絶縁基板上に形成される薄膜トランジスタ装
置において、絶縁基板と、遮光膜からなり前記絶縁基板
上に設けられる第１のゲート電極とゲート絶縁膜を介し
前記第１のゲート電極上方に設けられソース電極及びド
レイン電極に接続される半導体層と、透明導電性薄膜か
らなり前記半導体層を挾み前記第１のゲート電極と対向
する側に設けられ前記絶縁基板側からの露光により前記
第１のゲート電極をマスクにして自己整合的にパターン
形成される第２のゲート電極とを設けるものである。
の発明は、絶縁基板上に形成される薄膜トランジスタ装
置において、絶縁基板と、遮光膜からなり前記絶縁基板
上に設けられる第１のゲート電極とゲート絶縁膜を介し
前記第１のゲート電極上方に設けられソース電極及びド
レイン電極に接続される半導体層と、透明導電性薄膜か
らなり前記半導体層を挾み前記第１のゲート電極と対向
する側に設けられ前記絶縁基板側からの露光により前記
第１のゲート電極をマスクにして自己整合的にパターン
形成される第２のゲート電極とを設けるものである。
【０００９】又上記課題を解決する為の請求項３に記載
の発明は、請求項１又は請求項２のいずれかに記載の薄
膜トランジスタ装置において、ソース電極及びドレイン
電極が第１のゲート電極及び第２のゲート電極に対して
オフセット領域を有するものである。
の発明は、請求項１又は請求項２のいずれかに記載の薄
膜トランジスタ装置において、ソース電極及びドレイン
電極が第１のゲート電極及び第２のゲート電極に対して
オフセット領域を有するものである。
【００１０】又上記課題を解決する為の請求項４に記載
の発明は、請求項３の薄膜トランジスタ装置において、
オフセット領域にてソース電極及びドレイン電極がＮ型
多結晶シリコン層を介して半導体層と接続されるもので
ある。
の発明は、請求項３の薄膜トランジスタ装置において、
オフセット領域にてソース電極及びドレイン電極がＮ型
多結晶シリコン層を介して半導体層と接続されるもので
ある。
【００１１】又上記課題を解決する為の請求項５に記載
の発明は、絶縁基板上に遮光性の第１のゲート電極を形
成する工程と、前記ゲート電極上方にて前記絶縁基板上
に第１のゲート絶縁膜を形成する工程と、前記第１のゲ
ート絶縁膜上にソース電極及びドレイン電極を形成する
工程と、前記ソース電極及び前記ドレイン電極上方にて
前記第１のゲート絶縁膜上に半導体層及び第２の絶縁膜
を順次成膜する工程と、前記半導体層及び前記第２の絶
縁膜を前記ソース電極及び前記ドレイン電極端部と積層
する所定の形状にパターン形成する工程と、前記第２の
絶縁膜上方にて前記第１のゲート絶縁膜上に第３のゲー
ト絶縁膜を成膜する工程と、前記第１のゲート電極上に
て前記第３のゲート絶縁膜にコンタクトホールを形成す
る工程と、前記第３のゲート絶縁膜上に透明導電膜を成
膜する工程と、前記第１のゲート電極をマスクにして前
記透明導電膜を自己整合的に形状加工し前記第１のゲー
ト電極と同形状の第２のゲート電極を形成する工程と、
前記第２のゲート電極をマスクにして前記第３のゲート
絶縁膜及び前記第２のゲート絶縁膜をパターン形成する
工程と、前記第２のゲート電極をマスクにして前記半導
体層にイオンドーピングする工程と、前記第１のゲート
電極或いは前記第２のゲート電極をマスクにして前記半
導体層をエキシマレーザアニールする工程とを実施する
ものである。
の発明は、絶縁基板上に遮光性の第１のゲート電極を形
成する工程と、前記ゲート電極上方にて前記絶縁基板上
に第１のゲート絶縁膜を形成する工程と、前記第１のゲ
ート絶縁膜上にソース電極及びドレイン電極を形成する
工程と、前記ソース電極及び前記ドレイン電極上方にて
前記第１のゲート絶縁膜上に半導体層及び第２の絶縁膜
を順次成膜する工程と、前記半導体層及び前記第２の絶
縁膜を前記ソース電極及び前記ドレイン電極端部と積層
する所定の形状にパターン形成する工程と、前記第２の
絶縁膜上方にて前記第１のゲート絶縁膜上に第３のゲー
ト絶縁膜を成膜する工程と、前記第１のゲート電極上に
て前記第３のゲート絶縁膜にコンタクトホールを形成す
る工程と、前記第３のゲート絶縁膜上に透明導電膜を成
膜する工程と、前記第１のゲート電極をマスクにして前
記透明導電膜を自己整合的に形状加工し前記第１のゲー
ト電極と同形状の第２のゲート電極を形成する工程と、
前記第２のゲート電極をマスクにして前記第３のゲート
絶縁膜及び前記第２のゲート絶縁膜をパターン形成する
工程と、前記第２のゲート電極をマスクにして前記半導
体層にイオンドーピングする工程と、前記第１のゲート
電極或いは前記第２のゲート電極をマスクにして前記半
導体層をエキシマレーザアニールする工程とを実施する
ものである。
【００１２】又本発明を解決する為の請求項６に記載の
発明は、請求項５に記載の薄膜トランジスタ装置の製造
方法において、半導体層成膜前に第１のゲート絶縁膜を
ＮＨ3 ガス、Ｎ2 ガスＨ2 ガスのいずれか１種類以上を
含むガス雰囲気中でプラズマ処理する工程を実施するも
のである。
発明は、請求項５に記載の薄膜トランジスタ装置の製造
方法において、半導体層成膜前に第１のゲート絶縁膜を
ＮＨ3 ガス、Ｎ2 ガスＨ2 ガスのいずれか１種類以上を
含むガス雰囲気中でプラズマ処理する工程を実施するも
のである。
【００１３】又本発明を解決する為の請求項７に記載の
発明は、絶縁基板上の走査線及び信号線の交点にマトリ
クス状に設けられる第１のゲート電極及び、下部ゲート
絶縁膜を介し前記第１のゲート電極に対してオフセット
領域を有するよう配置されるソース電極及びドレイン電
極並びに、前記第１のゲート絶縁膜上にて前記第１のゲ
ート電極上方に設けられＮ型多結晶シリコン層を介しソ
ース電極及びドレイン電極に接続される半導体層更に
は、上部ゲート絶縁膜を介し前記半導体層上方に設けら
れる第２のゲート電極とを備えマトリクス状に配列され
る薄膜トランジスタと、マトリクス状に配列され前記ソ
ース電極により前記薄膜トランジスタに接続される画素
電極とを有するアクティブマトリクス基板と、このアク
ティブマトリクス基板に対向され対向電極を有する対向
基板と、前記アクティブマトリクス基板及び前記対向基
板の間に封入される液晶組成物とを設けるものである。
発明は、絶縁基板上の走査線及び信号線の交点にマトリ
クス状に設けられる第１のゲート電極及び、下部ゲート
絶縁膜を介し前記第１のゲート電極に対してオフセット
領域を有するよう配置されるソース電極及びドレイン電
極並びに、前記第１のゲート絶縁膜上にて前記第１のゲ
ート電極上方に設けられＮ型多結晶シリコン層を介しソ
ース電極及びドレイン電極に接続される半導体層更に
は、上部ゲート絶縁膜を介し前記半導体層上方に設けら
れる第２のゲート電極とを備えマトリクス状に配列され
る薄膜トランジスタと、マトリクス状に配列され前記ソ
ース電極により前記薄膜トランジスタに接続される画素
電極とを有するアクティブマトリクス基板と、このアク
ティブマトリクス基板に対向され対向電極を有する対向
基板と、前記アクティブマトリクス基板及び前記対向基
板の間に封入される液晶組成物とを設けるものである。
【００１４】そしてこの様な構成により本発明は、ゲー
ト電極を２層構造とすると共に良好なオーミックコンタ
クトを得る事によりＴＦＴの移動度を向上し、大型液晶
表示装置への適用を可能にするとともに、ソース電極及
びドレイン電極とゲート電極とをオフセットする事によ
り、ＴＦＴにかかる寄生容量を無くし、表示品位の向上
を図るものである。更に上下２層のゲート電極の一方
を、他方をマスクにして自己整合的に形成して薄膜トラ
ンジスタ製造時の工程数を減少し或いは、ソース電極及
びドレイン電極と半導体層とのコンタクト部分を自己整
合的に形成し工程数を減少する事により、製造時間を短
縮し、更には歩留まりの低下を防止する事により、薄膜
トランジスタ装置及び液晶表示装置の生産性向上を図る
ものである。
ト電極を２層構造とすると共に良好なオーミックコンタ
クトを得る事によりＴＦＴの移動度を向上し、大型液晶
表示装置への適用を可能にするとともに、ソース電極及
びドレイン電極とゲート電極とをオフセットする事によ
り、ＴＦＴにかかる寄生容量を無くし、表示品位の向上
を図るものである。更に上下２層のゲート電極の一方
を、他方をマスクにして自己整合的に形成して薄膜トラ
ンジスタ製造時の工程数を減少し或いは、ソース電極及
びドレイン電極と半導体層とのコンタクト部分を自己整
合的に形成し工程数を減少する事により、製造時間を短
縮し、更には歩留まりの低下を防止する事により、薄膜
トランジスタ装置及び液晶表示装置の生産性向上を図る
ものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図５を参照して説明する。１０は、アクティブマト
リクス型の液晶表示装置であり、駆動素子としてＴＦＴ
１１を用いるアクティブマトリクス基板１２及び対向基
板１３の間に、低温キュア型のポリイミド樹脂からなる
配向膜１４を介して、液晶組成物１６を挾持すると共に
偏光板１７を有している。
乃至図５を参照して説明する。１０は、アクティブマト
リクス型の液晶表示装置であり、駆動素子としてＴＦＴ
１１を用いるアクティブマトリクス基板１２及び対向基
板１３の間に、低温キュア型のポリイミド樹脂からなる
配向膜１４を介して、液晶組成物１６を挾持すると共に
偏光板１７を有している。
【００１６】ここでアクティブマトリクス基板１２は、
透明なガラス（例えば日本電気碍子社製ＯＡ−２）から
なる絶縁基板１８上に、遮光性を有するモリブデン−タ
ングステン合金（ＭｏＷ）の様なモリブデン合金からな
り、走査線７と一体的に形成される厚さ０．１μｍの第
１のゲート電極２０がパターン形成され、その上には、
酸窒化シリコン（ＳｉＯＮｘ）、酸化シリコン（ＳｉＯ
ｘ）或いは窒化シリコン（ＳｉＮｘ）からなる厚さ０．
５μｍの下部ゲート絶縁膜である第１のゲート絶縁膜２
１が被覆されている。この第１のゲート絶縁膜２１を介
した第１のゲート電極２０上方には、アモルファスシリ
コン（以下ａ−Ｓｉと称する。）からなる厚さ０．１μ
ｍの半導体層２２及び良好なオーミックコンタクトを得
るためのｎ型多結晶シリコン層２３がオフセット領域
［Ｂ］、［Ｃ］に形成され、これ等半導体層２２及びｎ
型多結晶シリコン層２３を挾み、端部に３０°のテーパ
角度が形成されるモリブデン−タングステン合金（Ｍｏ
Ｗ）からなる厚さ０．３μｍのソース電極２４及びドレ
イン電極２６が設けられている。
透明なガラス（例えば日本電気碍子社製ＯＡ−２）から
なる絶縁基板１８上に、遮光性を有するモリブデン−タ
ングステン合金（ＭｏＷ）の様なモリブデン合金からな
り、走査線７と一体的に形成される厚さ０．１μｍの第
１のゲート電極２０がパターン形成され、その上には、
酸窒化シリコン（ＳｉＯＮｘ）、酸化シリコン（ＳｉＯ
ｘ）或いは窒化シリコン（ＳｉＮｘ）からなる厚さ０．
５μｍの下部ゲート絶縁膜である第１のゲート絶縁膜２
１が被覆されている。この第１のゲート絶縁膜２１を介
した第１のゲート電極２０上方には、アモルファスシリ
コン（以下ａ−Ｓｉと称する。）からなる厚さ０．１μ
ｍの半導体層２２及び良好なオーミックコンタクトを得
るためのｎ型多結晶シリコン層２３がオフセット領域
［Ｂ］、［Ｃ］に形成され、これ等半導体層２２及びｎ
型多結晶シリコン層２３を挾み、端部に３０°のテーパ
角度が形成されるモリブデン−タングステン合金（Ｍｏ
Ｗ）からなる厚さ０．３μｍのソース電極２４及びドレ
イン電極２６が設けられている。
【００１７】更に半導体層２２上には窒化シリコン（Ｓ
ｉＮｘ）からなる厚さ０．０５μｍの第２のゲート絶縁
膜２７、厚さ０．３５μｍの第３のゲート絶縁膜２８を
介し、インジウム錫酸化物（以下ＩＴＯと称する。）か
らなり、第１のゲート電極２０と導通される同形状の厚
さ０．３μｍの第２のゲート電極３０がオーバーラップ
するよう形成され、信号線８及び走査線７の交点にＴＦ
Ｔ１１を形成している。尚、第２のゲート絶縁膜２７及
び第３のゲート絶縁膜２８の２層構造により上部ゲート
絶縁膜を構成している。そしてＴＦＴ１１上面は窒化シ
リコン（ＳｉＮｘ）からなる絶縁保護膜３２により被覆
され、更に第１のゲート絶縁膜２１上には厚さ０．１μ
ｍのＩＴＯからなる画素電極３３がパターン形成されソ
ース電極２４と接続されている。
ｉＮｘ）からなる厚さ０．０５μｍの第２のゲート絶縁
膜２７、厚さ０．３５μｍの第３のゲート絶縁膜２８を
介し、インジウム錫酸化物（以下ＩＴＯと称する。）か
らなり、第１のゲート電極２０と導通される同形状の厚
さ０．３μｍの第２のゲート電極３０がオーバーラップ
するよう形成され、信号線８及び走査線７の交点にＴＦ
Ｔ１１を形成している。尚、第２のゲート絶縁膜２７及
び第３のゲート絶縁膜２８の２層構造により上部ゲート
絶縁膜を構成している。そしてＴＦＴ１１上面は窒化シ
リコン（ＳｉＮｘ）からなる絶縁保護膜３２により被覆
され、更に第１のゲート絶縁膜２１上には厚さ０．１μ
ｍのＩＴＯからなる画素電極３３がパターン形成されソ
ース電極２４と接続されている。
【００１８】一方対向基板１３は、透明なガラスからな
る絶縁基板３４上にＩＴＯからなる対向電極３６を有し
ている。
る絶縁基板３４上にＩＴＯからなる対向電極３６を有し
ている。
【００１９】次に液晶表示装置１０に用いるＴＦＴ１１
の製造方法について述べる。先ず絶縁基板１８上にスパ
ッタリング法によりモリブデン−タングステン合金（Ｍ
ｏ−Ｗ）を成膜し、フォトレジスト（図示せず）をマス
クとしてフォトエッチング加工するフォトリソグラフィ
技術を用い、図４（ａ）に示す様に走査線７及び第１の
ゲート電極２０をパターン形成する。
の製造方法について述べる。先ず絶縁基板１８上にスパ
ッタリング法によりモリブデン−タングステン合金（Ｍ
ｏ−Ｗ）を成膜し、フォトレジスト（図示せず）をマス
クとしてフォトエッチング加工するフォトリソグラフィ
技術を用い、図４（ａ）に示す様に走査線７及び第１の
ゲート電極２０をパターン形成する。
【００２０】次に絶縁基板１８を３５０℃に加熱してシ
ランガス（ＳｉＯ4 ）、亜酸化窒素ガス（Ｎ2 Ｏ）、ア
ンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）等からなる
ガス雰囲気中でグロー放電によるプラズマＣＶＤ法によ
り図４（ｂ）に示すように第１のゲート絶縁膜２１を成
膜する。続いて第１のゲート絶縁膜２１上にスパッタリ
ング法によりモリブデン−タングステン合金（Ｍｏ−
Ｗ）を成膜し、フォトリソグラフィ技術により図４
（ｃ）に示すようにソース電極２４及び信号線８と一体
のドレイン電極２６をパターン形成する。
ランガス（ＳｉＯ4 ）、亜酸化窒素ガス（Ｎ2 Ｏ）、ア
ンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）等からなる
ガス雰囲気中でグロー放電によるプラズマＣＶＤ法によ
り図４（ｂ）に示すように第１のゲート絶縁膜２１を成
膜する。続いて第１のゲート絶縁膜２１上にスパッタリ
ング法によりモリブデン−タングステン合金（Ｍｏ−
Ｗ）を成膜し、フォトリソグラフィ技術により図４
（ｃ）に示すようにソース電極２４及び信号線８と一体
のドレイン電極２６をパターン形成する。
【００２１】更にプラズマＣＶＤ装置内で、１３３Ｐａ
以上の高真空条件下で絶縁基板１８を３５０℃に加熱し
た後、装置内に水素ガス（Ｈ2 ）又はチッソガス
（Ｎ2 ）又はアンモニアガス（ＮＨ3 ）を２００ｓｃｃ
ｍ導入し、１６０Ｐａに調圧し、この雰囲気中でグロー
放電を発生させ、５分間プラズマ処理を施す。これによ
り、第１のゲート絶縁膜２１と半導体層２２との界面が
良好に形成され、ＴＦＴ１１の電流電圧特性においてＯ
ＦＦ領域のはね上がりを防止する。
以上の高真空条件下で絶縁基板１８を３５０℃に加熱し
た後、装置内に水素ガス（Ｈ2 ）又はチッソガス
（Ｎ2 ）又はアンモニアガス（ＮＨ3 ）を２００ｓｃｃ
ｍ導入し、１６０Ｐａに調圧し、この雰囲気中でグロー
放電を発生させ、５分間プラズマ処理を施す。これによ
り、第１のゲート絶縁膜２１と半導体層２２との界面が
良好に形成され、ＴＦＴ１１の電流電圧特性においてＯ
ＦＦ領域のはね上がりを防止する。
【００２２】この後、装置内にシランガス（Ｓｉ
Ｈ4 ）、水素ガス（Ｈ2 ）からなるガスを導入し、プラ
ズマＣＶＤ法によりａ−Ｓｉ膜２２ａを成膜し、更にグ
ロー放電を維持しながらシランガス（ＳｉＨ4 ）を停止
し、装置内の導入ガスを水素ガス（Ｈ2 ）或いはヘリウ
ムガス（Ｈｅ）或いはアンモニアガス（ＮＨ3 ）或いは
窒素ガス（Ｎ2 ）に切り替える。続いて、水素ガス（Ｈ
2 ）からアンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）
等からなるゲート絶縁膜形成ガスに切り替え、放電を持
続させ、再びシランガス（ＳｉＨ4 ）を導入し、図４
（ｄ）に示す様に第２のゲート絶縁膜２７を成膜する。
Ｈ4 ）、水素ガス（Ｈ2 ）からなるガスを導入し、プラ
ズマＣＶＤ法によりａ−Ｓｉ膜２２ａを成膜し、更にグ
ロー放電を維持しながらシランガス（ＳｉＨ4 ）を停止
し、装置内の導入ガスを水素ガス（Ｈ2 ）或いはヘリウ
ムガス（Ｈｅ）或いはアンモニアガス（ＮＨ3 ）或いは
窒素ガス（Ｎ2 ）に切り替える。続いて、水素ガス（Ｈ
2 ）からアンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）
等からなるゲート絶縁膜形成ガスに切り替え、放電を持
続させ、再びシランガス（ＳｉＨ4 ）を導入し、図４
（ｄ）に示す様に第２のゲート絶縁膜２７を成膜する。
【００２３】次にフォトリソグラフィ技術により図４
（ｅ）に示す様に半導体層２２及び第２のゲート絶縁膜
２７をパターン形成する。
（ｅ）に示す様に半導体層２２及び第２のゲート絶縁膜
２７をパターン形成する。
【００２４】この後、プラズマＣＶＤ装置内で、１３３
Ｐａ以上の高真空条件下で絶縁基板１８を３５０℃に加
熱した後、装置内にてシランガス（ＳｉＨ4 ）、窒素ガ
ス（Ｎ2 ）、アンモニアガス（ＮＨ3 ）等からなるガス
雰囲気中でグロー放電によるプラズマＣＶＤ法により図
４（ｆ）に示す様に第３のゲート絶縁膜２８を成膜し、
フォトリソグラフィ技術により図４（ｇ）に示すように
コンタクトホール３７を形成する。
Ｐａ以上の高真空条件下で絶縁基板１８を３５０℃に加
熱した後、装置内にてシランガス（ＳｉＨ4 ）、窒素ガ
ス（Ｎ2 ）、アンモニアガス（ＮＨ3 ）等からなるガス
雰囲気中でグロー放電によるプラズマＣＶＤ法により図
４（ｆ）に示す様に第３のゲート絶縁膜２８を成膜し、
フォトリソグラフィ技術により図４（ｇ）に示すように
コンタクトホール３７を形成する。
【００２５】更に図４（ｈ）に示す様にスパッタ法によ
りＩＴＯ薄膜３０ａを成膜する。尚、ＩＴＯ薄膜３０ａ
はコンタクトホール３７を介して第１のゲート電極２０
に接続される。そして絶縁基板１８背面から露光し、第
１のゲート電極２０、ソース電極２４及びドレイン電極
２６をマスクにしてＩＴＯ薄膜３０ａ上に形成された感
光性レジスト（図示せず）をパターン形成し、この感光
性レジストを用いＩＴＯ薄膜３０ａをエッチングする裏
面露光技術によりＩＴＯ薄膜３０ａを図４（ｉ）に示す
様に第１のゲート電極２０、ソース電極２４及びドレイ
ン電極２６に対して自己整合的にパターニングし、第２
のゲート電極３０を形成する。
りＩＴＯ薄膜３０ａを成膜する。尚、ＩＴＯ薄膜３０ａ
はコンタクトホール３７を介して第１のゲート電極２０
に接続される。そして絶縁基板１８背面から露光し、第
１のゲート電極２０、ソース電極２４及びドレイン電極
２６をマスクにしてＩＴＯ薄膜３０ａ上に形成された感
光性レジスト（図示せず）をパターン形成し、この感光
性レジストを用いＩＴＯ薄膜３０ａをエッチングする裏
面露光技術によりＩＴＯ薄膜３０ａを図４（ｉ）に示す
様に第１のゲート電極２０、ソース電極２４及びドレイ
ン電極２６に対して自己整合的にパターニングし、第２
のゲート電極３０を形成する。
【００２６】次いでパターン形成されたＩＴＯ薄膜３０
ａをマスクにして図４（ｊ）に示す様に第２のゲート絶
縁膜２７及び第３のゲート絶縁膜２８をパターン形成
し、第２のゲート電極３０両側のオフセット領域にてａ
−Ｓｉ膜２２ａを露出させ、イオンドーピング及びエキ
シマレーザアニールを実施する。
ａをマスクにして図４（ｊ）に示す様に第２のゲート絶
縁膜２７及び第３のゲート絶縁膜２８をパターン形成
し、第２のゲート電極３０両側のオフセット領域にてａ
−Ｓｉ膜２２ａを露出させ、イオンドーピング及びエキ
シマレーザアニールを実施する。
【００２７】即ち、図４（ｊ）の様に形成された絶縁基
板１８に、水素ガス（Ｈ2 ）で５％に希釈したホスフィ
ンガス（ＰＨ3 ）をプラズマ分解して発生したリン
（Ｐ）イオンを質量分離を行わずに一括して、ドーズ量
３×１０16ｃｍ-2、加速電圧６０ｋＶで加速し、露出さ
れたａ−Ｓｉ膜２２ａに打ち込み、続いて第１或いは第
２のゲート電極２０、３０側のいずれかから波長３０８
ｎｍのＸｅＣｌエキシマレーザをエネルギー密度７０ｍ
Ｊｃｍ-2で照射し、露出部のａ−Ｓｉ膜２２ａを低抵抗
のｎ型多結晶シリコン層２３に結晶化し、ＴＦＴ１１を
形成する。
板１８に、水素ガス（Ｈ2 ）で５％に希釈したホスフィ
ンガス（ＰＨ3 ）をプラズマ分解して発生したリン
（Ｐ）イオンを質量分離を行わずに一括して、ドーズ量
３×１０16ｃｍ-2、加速電圧６０ｋＶで加速し、露出さ
れたａ−Ｓｉ膜２２ａに打ち込み、続いて第１或いは第
２のゲート電極２０、３０側のいずれかから波長３０８
ｎｍのＸｅＣｌエキシマレーザをエネルギー密度７０ｍ
Ｊｃｍ-2で照射し、露出部のａ−Ｓｉ膜２２ａを低抵抗
のｎ型多結晶シリコン層２３に結晶化し、ＴＦＴ１１を
形成する。
【００２８】そしてこの後、プラズマＣＶＤ法により絶
縁保護膜３２を成膜し、フォトリソグラフィ技術によ
り、ＴＦＴ１１部分を保護する様に残して、その周囲の
周辺電極部、及び画素電極部上方を除去するよう絶縁保
護膜３２をパターン形成する。更にＩＴＯ膜をスパッタ
法により成膜し、フォトリソグラフィ技術により画素電
極３３をパターン形成しアクティブマトリクス基板１２
を得る事となる。，一方対向基板１３にあっては、絶縁
基板３４上全面にスパッタ法により対向電極３６を形成
する。そしてアクティブマトリクス基板１２及び対向基
板１３の対向する面に、夫々配向膜１４を塗布し、両基
板１２、１３の対向時に配光軸が９０°となるようにラ
ビング処理した後、反対面に偏光板１７を貼着し両基板
１２、１３を対向して組み立て、セル化し、その間隙に
液晶組成物１６を注入した後封止し、液晶表示装置１０
を形成する。
縁保護膜３２を成膜し、フォトリソグラフィ技術によ
り、ＴＦＴ１１部分を保護する様に残して、その周囲の
周辺電極部、及び画素電極部上方を除去するよう絶縁保
護膜３２をパターン形成する。更にＩＴＯ膜をスパッタ
法により成膜し、フォトリソグラフィ技術により画素電
極３３をパターン形成しアクティブマトリクス基板１２
を得る事となる。，一方対向基板１３にあっては、絶縁
基板３４上全面にスパッタ法により対向電極３６を形成
する。そしてアクティブマトリクス基板１２及び対向基
板１３の対向する面に、夫々配向膜１４を塗布し、両基
板１２、１３の対向時に配光軸が９０°となるようにラ
ビング処理した後、反対面に偏光板１７を貼着し両基板
１２、１３を対向して組み立て、セル化し、その間隙に
液晶組成物１６を注入した後封止し、液晶表示装置１０
を形成する。
【００２９】尚この液晶表示装置１０に用いたＴＦＴ１
１の電流電圧特性を測定したところ図５のグラフ（イ）
に示すように、グラフ（ロ）に示す従来の逆スタガード
構造のＴＦＴ或いはグラフ（ハ）に示す従来の正スタガ
ード構造のＴＦＴに比し、良好な電流特性を得られた。
１の電流電圧特性を測定したところ図５のグラフ（イ）
に示すように、グラフ（ロ）に示す従来の逆スタガード
構造のＴＦＴ或いはグラフ（ハ）に示す従来の正スタガ
ード構造のＴＦＴに比し、良好な電流特性を得られた。
【００３０】この様に構成すれば、ＴＦＴ１１は、半導
体層２２を挾み第１のゲート電極２０及び、第２のゲー
ト電極３０の２層のゲートを有する事から、移動度が向
上され、十分なオン電流を得られ、大画面、高精細な液
晶表示装置への適用も可能となる。しかも第２のゲート
電極３０が、第１のゲート電極２０をマスクとして完全
自己整合的に形成され、両ゲート電極３０がずれを生じ
る事なく完全にオーバーラップされる事からもその特性
が低下される事なく、より良好な特性を有する事とな
る。更に、ｎ型多結晶シリコン層２３形成時、第２のゲ
ート電極３０をマスクにして自己整合的に露出されたａ
−Ｓｉ膜２２ａにリン（Ｐ）イオンをドーピングした後
アニールする事により容易に多結晶化出来る事から、ソ
ース電極２４及びドレイン電極２６と半導体層２２間に
て良好なコンタクトを得られる事からも移動度の向上が
図られる。又、ソース電極２４及びドレイン電極２６の
端部にテーパが形成されている事から、半導体層２２と
の断線も防止され、歩留まりが向上される。
体層２２を挾み第１のゲート電極２０及び、第２のゲー
ト電極３０の２層のゲートを有する事から、移動度が向
上され、十分なオン電流を得られ、大画面、高精細な液
晶表示装置への適用も可能となる。しかも第２のゲート
電極３０が、第１のゲート電極２０をマスクとして完全
自己整合的に形成され、両ゲート電極３０がずれを生じ
る事なく完全にオーバーラップされる事からもその特性
が低下される事なく、より良好な特性を有する事とな
る。更に、ｎ型多結晶シリコン層２３形成時、第２のゲ
ート電極３０をマスクにして自己整合的に露出されたａ
−Ｓｉ膜２２ａにリン（Ｐ）イオンをドーピングした後
アニールする事により容易に多結晶化出来る事から、ソ
ース電極２４及びドレイン電極２６と半導体層２２間に
て良好なコンタクトを得られる事からも移動度の向上が
図られる。又、ソース電極２４及びドレイン電極２６の
端部にテーパが形成されている事から、半導体層２２と
の断線も防止され、歩留まりが向上される。
【００３１】又、前述したようにｎ型多結晶シリコン層
２３が第２のゲート電極３０をマスクに完全自己整合的
に形成され、ソース電極２４及びドレイン電極２６とゲ
ート電極２０、３０との間にオフセット領域が形成され
る事から、従来これ等が重なることにより発生していた
寄生容量を解消出来、表示品位を向上出来る。
２３が第２のゲート電極３０をマスクに完全自己整合的
に形成され、ソース電極２４及びドレイン電極２６とゲ
ート電極２０、３０との間にオフセット領域が形成され
る事から、従来これ等が重なることにより発生していた
寄生容量を解消出来、表示品位を向上出来る。
【００３２】更に、第２のゲート電極３０及びｎ型多結
晶シリコン層２３を自己整合的に形成出来る事から、マ
スク数を減少出来、より少ない工程数にてＴＦＴ１１或
いは液晶表示装置１０を製造出来、歩留まりを向上出来
ると共に、製造工程時間の短縮により生産性向上を図れ
る。
晶シリコン層２３を自己整合的に形成出来る事から、マ
スク数を減少出来、より少ない工程数にてＴＦＴ１１或
いは液晶表示装置１０を製造出来、歩留まりを向上出来
ると共に、製造工程時間の短縮により生産性向上を図れ
る。
【００３３】又本実施の形態にあっては、ＴＦＴ１１の
第１のゲート絶縁膜２１と半導体層２２との界面にプラ
ズマ処理が施されていることから、電流電圧特性におけ
るＯＦＦ領域のはね上がりを防止出来、良好な特性を得
られる。
第１のゲート絶縁膜２１と半導体層２２との界面にプラ
ズマ処理が施されていることから、電流電圧特性におけ
るＯＦＦ領域のはね上がりを防止出来、良好な特性を得
られる。
【００３４】尚本発明は上記実施の形態に限られるもの
ではなく、その趣旨を変えない範囲での変更は可能であ
って、例えばゲート電極やゲート絶縁膜の材質等任意で
あり、第１のゲート電極にあっては、遮光性のタリウム
（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）或いはこれ
等の合金等であっても良い。
ではなく、その趣旨を変えない範囲での変更は可能であ
って、例えばゲート電極やゲート絶縁膜の材質等任意で
あり、第１のゲート電極にあっては、遮光性のタリウム
（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）或いはこれ
等の合金等であっても良い。
【００３５】又画素電極形成時、ゲート絶縁膜上に感光
性アクリル有機保護膜を塗布し、フォトリソグラフィ技
術により所定の形状にパターニングした後、画素電極を
成膜する等しても良い。この様にすればアレイ基板が平
坦化され歩留りを更に向上させることができる。
性アクリル有機保護膜を塗布し、フォトリソグラフィ技
術により所定の形状にパターニングした後、画素電極を
成膜する等しても良い。この様にすればアレイ基板が平
坦化され歩留りを更に向上させることができる。
【００３６】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＦＴのゲート電極を２層に形成すると共に、ソース電極
及びドレイン電極と半導体層との良好なコンタクトを得
られる事から、ＴＦＴの移動度を向上出来、十分なオン
電流を得られ、大画面、高精細な液晶表示装置への適用
が可能となる。又、第１のゲート電極をマスクとして第
２のゲ−ト電極を完全自己整合的に形成する事から、両
ゲート電極を完全にオーバーラップ出来、両ゲート電極
のずれによる特性の低下も防止出来る。
ＦＴのゲート電極を２層に形成すると共に、ソース電極
及びドレイン電極と半導体層との良好なコンタクトを得
られる事から、ＴＦＴの移動度を向上出来、十分なオン
電流を得られ、大画面、高精細な液晶表示装置への適用
が可能となる。又、第１のゲート電極をマスクとして第
２のゲ−ト電極を完全自己整合的に形成する事から、両
ゲート電極を完全にオーバーラップ出来、両ゲート電極
のずれによる特性の低下も防止出来る。
【００３７】又、ソース電極及びドレイン電極とゲート
電極との間にオフセット領域が設けられる事から、ＴＦ
Ｔにかかる寄生容量を解消出来、表示品位を向上出来
る。
電極との間にオフセット領域が設けられる事から、ＴＦ
Ｔにかかる寄生容量を解消出来、表示品位を向上出来
る。
【００３８】しかも、第２のゲート電極或いは、ソース
電極及びドレイン電極と半導体層間のコンタクト層は、
夫々第１のゲート電極或いは第２のゲート電極をマスク
にして自己整合的に形成されることから、ＴＦＴ製造時
のマスク数を減少出来、製造工程を低減する事により歩
留まりを向上出来ると共に、製造工程時間の短縮によっ
ても生産性を向上出来る。
電極及びドレイン電極と半導体層間のコンタクト層は、
夫々第１のゲート電極或いは第２のゲート電極をマスク
にして自己整合的に形成されることから、ＴＦＴ製造時
のマスク数を減少出来、製造工程を低減する事により歩
留まりを向上出来ると共に、製造工程時間の短縮によっ
ても生産性を向上出来る。
【図１】本発明の実施の形態の液晶表示装置を示す概略
断面図である。
断面図である。
【図２】本発明の実施の形態のアクティブマトリクス基
板を示す概略平面図である。
板を示す概略平面図である。
【図３】本発明の実施の形態のアクティブマトリクス基
板を示す図２のＡ−Ａ´線における概略断面図である。
板を示す図２のＡ−Ａ´線における概略断面図である。
【図４】本発明の実施の形態のＴＦＴの製造工程を示し
（ａ）はその第１のゲート電極形成時、（ｂ）はその第
１のゲート絶縁膜の成膜時、（ｃ）はそのソース電極、
ドレイン電極形成時、（ｄ）はその半導体層、第２のゲ
ート絶縁膜形成時、（ｅ）はその半導体層、第２のゲー
ト絶縁膜のパターン形成時、（ｆ）はその第３のゲート
絶縁膜形成時、（ｇ）はそのコンタクトホール形成時、
（ｈ）はそのＩＴＯ膜形成時、（ｉ）はその第２のゲー
ト電極のパターン形成時、（ｊ）はそのオフセット領域
露出パターン形成時を示す概略説明図である。
（ａ）はその第１のゲート電極形成時、（ｂ）はその第
１のゲート絶縁膜の成膜時、（ｃ）はそのソース電極、
ドレイン電極形成時、（ｄ）はその半導体層、第２のゲ
ート絶縁膜形成時、（ｅ）はその半導体層、第２のゲー
ト絶縁膜のパターン形成時、（ｆ）はその第３のゲート
絶縁膜形成時、（ｇ）はそのコンタクトホール形成時、
（ｈ）はそのＩＴＯ膜形成時、（ｉ）はその第２のゲー
ト電極のパターン形成時、（ｊ）はそのオフセット領域
露出パターン形成時を示す概略説明図である。
【図５】本発明の実施の形態におけるＴＦＴ及び従来の
逆スタガード構造ＴＦＴ並びに従来の正スタガード構造
ＴＦＴの電流電圧特性を比較するグラフである。
逆スタガード構造ＴＦＴ並びに従来の正スタガード構造
ＴＦＴの電流電圧特性を比較するグラフである。
１０…液晶表示装置 １１…ＴＦＴ １２…アクティブマトリクス基板 １３…対向基板 １８…絶縁基板 ２０…第１のゲート電極 ２２…半導体層 ２３…ｎ型多結晶シリコン層 ２４…ソース電極 ２６…ドレイン電極 ２７…第２のゲート絶縁膜 ２８…第３のゲート絶縁膜 ３０…第２のゲート電極 ３６…対向電極
Claims (7)
- 【請求項１】 絶縁基板上に形成される薄膜トランジス
タ装置において、絶縁基板と、この絶縁基板上に設けら
れる第１のゲート電極と、ゲート絶縁膜を介し前記第１
のゲート電極上方に設けられソース電極及びドレイン電
極に接続される半導体層と、この半導体層を挾み前記第
１のゲート電極と対向する側に設けられる第２のゲート
電極とを具備する事を特徴とする薄膜トランジスタ装
置。 - 【請求項２】 絶縁基板上に形成される薄膜トランジス
タ装置において、絶縁基板と、遮光膜からなり前記絶縁
基板上に設けられる第１のゲート電極とゲート絶縁膜を
介し前記第１のゲート電極上方に設けられソース電極及
びドレイン電極に接続される半導体層と、透明導電性薄
膜からなり前記半導体層を挾み前記第１のゲート電極と
対向する側に設けられ前記絶縁基板側からの露光により
前記第１のゲート電極をマスクにして自己整合的にパタ
ーン形成される第２のゲート電極とを具備する事を特徴
とする薄膜トランジスタ装置。 - 【請求項３】 ソース電極及びドレイン電極が第１のゲ
ート電極及び第２のゲート電極に対してオフセット領域
を有する事を特徴とする請求項１または請求項２のいず
れかに記載の薄膜トランジスタ装置。 - 【請求項４】 オフセット領域にてソース電極及びドレ
イン電極がＮ型多結晶シリコン層を介して半導体層と接
続される事を特徴とする請求項３に記載の薄膜トランジ
スタ装置。 - 【請求項５】 絶縁基板上に遮光性の第１のゲート電極
を形成する工程と、前記ゲート電極上方にて前記絶縁基
板上に第１のゲート絶縁膜を形成する工程と、前記第１
のゲート絶縁膜上にソース電極及びドレイン電極を形成
する工程と、前記ソース電極及び前記ドレイン電極上方
にて前記第１のゲート絶縁膜上に半導体層及び第２の絶
縁膜を順次成膜する工程と、前記半導体層及び前記第２
の絶縁膜を前記ソース電極及び前記ドレイン電極端部と
積層する所定の形状にパターン形成する工程と、前記第
２の絶縁膜上方にて前記第１のゲート絶縁膜上に第３の
ゲート絶縁膜を成膜する工程と、前記第１のゲート電極
上にて前記第３のゲート絶縁膜にコンタクトホールを形
成する工程と、前記第３のゲート絶縁膜上に透明導電膜
を成膜する工程と、前記第１のゲート電極をマスクにし
て前記透明導電膜を自己整合的に形状加工し前記第１の
ゲート電極と同形状の第２のゲート電極を形成する工程
と、前記第２のゲート電極をマスクにして前記第３のゲ
ート絶縁膜及び前記第２のゲート絶縁膜をパターン形成
する工程と、前記第２のゲート電極をマスクにして前記
半導体層にイオンドーピングする工程と、前記第１のゲ
ート電極或いは前記第２のゲート電極をマスクにして前
記半導体層をエキシマレーザアニールする工程と、を具
備する事を特徴とする薄膜トランジスタ装置の製造方
法。 - 【請求項６】 半導体層成膜前に第１のゲート絶縁膜を
アンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）、水素ガ
ス（Ｈ2 ）のいずれか１種類以上を含むガス雰囲気中で
プラズマ処理する工程を具備する事を特徴とする請求項
５に記載の薄膜トランジスタ装置の製造方法。 - 【請求項７】 絶縁基板上の走査線及び信号線の交点に
マトリクス状に設けられる第１のゲート電極及び、下絶
縁膜を介し前記第１のゲート電極に対してオフセット領
域を有するよう配置されるソース電極及びドレイン電極
並びに、前記下部ゲート絶縁膜上にて前記第１のゲート
電極上方に設けられＮ型多結晶シリコン層を介しソース
電極及びドレイン電極に接続される半導体層更には、上
部ゲート絶縁膜を介し前記半導体層上方に設けられる第
２のゲート電極とを備えマトリクス状に配列される薄膜
トランジスタと、マトリクス状に配列され前記ソース電
極により前記薄膜トランジスタに接続される画素電極と
を有するアクティブマトリクス基板と、 このアクティブマトリクス基板に対向され対向電極を有
する対向基板と、 前記アクティブマトリクス基板及び前記対向基板の間に
封入される液晶組成物とを具備する事を特徴とする液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22227696A JPH1065177A (ja) | 1996-08-23 | 1996-08-23 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22227696A JPH1065177A (ja) | 1996-08-23 | 1996-08-23 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065177A true JPH1065177A (ja) | 1998-03-06 |
Family
ID=16779845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22227696A Pending JPH1065177A (ja) | 1996-08-23 | 1996-08-23 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065177A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033481A (ja) * | 2000-07-14 | 2002-01-31 | Sony Corp | 薄膜半導体装置 |
| US6351301B1 (en) | 1999-07-08 | 2002-02-26 | Nec Corporation | Smectic liquid crystal which enables grayscale display, and liquid crystal using the same |
| EP1069464A3 (en) * | 1999-07-14 | 2004-02-04 | SANYO ELECTRIC Co., Ltd. | Reflection type liquid crystal display device |
| JP2006171136A (ja) * | 2004-12-14 | 2006-06-29 | Sony Corp | 薄膜半導体装置および液晶パネル |
| WO2014142333A1 (en) * | 2013-03-13 | 2014-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015035604A (ja) * | 2008-11-21 | 2015-02-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1996
- 1996-08-23 JP JP22227696A patent/JPH1065177A/ja active Pending
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