JPH09135236A - フレームタイミング位相調整回路 - Google Patents

Abstract

(57)【要約】 【課題】 受信データのフレームタイミングを受信フレ
ームタイミングから装置内フレームタイミングに乗せ換
える場合、受信データを一時格納するバッファの容量を
小として、ハードウェアを少なくする。 【解決手段】 位相差検出部２で第１フレーム信号ａと
基準フレーム信号ｂとの位相差ｃを検出する。この位相
差ｃの期間、ゲート３１を介して第２クロックをカウン
タ３２へ供給し計数する。この計数値に＋１してラッチ
３３でラッチする。このラッチ出力ｅをセレクタ４２の
選択信号とする。シフタ４１は基準フレーム信号ｂを第
２クロックにより順次シフトし、セレクタ４２はラッチ
出力ｅでシフタ４１のシフト出力の１つを選択して第２
フレーム信号ｆとする。これにより、第１フレーム信号
ａと第２フレーム信号ｆとの位相差は第２クロック信号
の１〜２周期になり、よってデータ乗せ換え部１内のバ
ッファ容量は小となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフレームタイミング
位相調整回路に関し、特に受信データのフレームタイミ
ングを受信装置内の基準フレームタイミングに乗換えて
出力するフレームタイミング位相調整回路に関するもの
である。

【０００２】

【従来の技術】一相同期により装置間またはブロック間
でデータ伝送を行う場合、各装置または各ブロックに分
配される基準クロック信号及び基準フレーム信号の各タ
イミングから、装置内部クロック信号及びフレーム信号
の各タイミングへ受信データのタイミング乗せ換えを行
い、受信フレームタイミングと装置内部のフレームタイ
ミングとの間で所定の位相関係を維持する様に、装置内
受信データの位相を確定することが必要となる。

【０００３】図４に従来のこの種のタイミング乗せ換え
回路の一例を示す。第１クロック信号と第１フレーム信
号との各タイミングに同期した入力シリアルデータは、
Ｓ／Ｐ変換部１１にてシリアル／パラレル変換されてパ
ラレルデータとなり、メモリ１２へ入力される。

【０００４】このメモリ１２へのパラレルデータの書込
みタイミングはライトパルス生成回路５によるライトパ
ルスタイミングであり、このライトパルス生成回路５は
第１フレーム信号及び第２クロック信号に同期して動作
するものである。

【０００５】メモリ１２に書込まれたデータは、第２ク
ロック信号と第２フレーム信号との各タイミングを元に
リードパルス生成部６から生成されたリードパルスタイ
ミングにより読出されて、Ｐ／Ｓ変換部１３にてシリア
ルデータとされ装置内部データとして導出されるように
なっている。

【０００６】かかる構成において、メモリ１２の容量内
のデータであれば、周波数同期のとれた受信フレームタ
イミングと装置内フレームタイミングとの間でのデータ
乗せ換えが可能となる。この時、正しく乗せ換えを行う
ためには、受信（第１）フレームパルスと装置内（第
２）フレームパルスとの、取り得る位相差に対して必要
十分なメモリ容量を予め設定しておく必要がある。

【０００７】また、図５に従来のこの種のタイミング乗
せ換え回路の他の例を示す。データ乗せ換え部１は受信
入力データを、第１フレーム信号と第２クロック信号と
の各タイミングから、第２フレーム信号と第２クロック
信号と各タイミングに乗せ換えるものである。

【０００８】ライトリセット生成部７は第１フレーム信
号と第１クロック信号とにより、データ乗せ換え部１内
におけるバッファへのライトパルスのリセットをなすラ
イトリセットパルス７１を生成する。リードリセット生
成部８は第２フレーム信号と第２クロック信号とによ
り、データ乗せ換え部１内のバッファへのリードパルス
のリセットをなすリードリセットパルス８１を生成す
る。

【０００９】電源投入時のパワーオンリセット信号１０
０によりロード値選択部９からライトリセット生成部７
のライトタイミングカウンタのロード値とは異なる値
（例えば位相差πに相当する値）をロードすることによ
って、受信（第１）フレームタイミングと装置内（第
２）フレームタイミングに一定の位相差（例えばπ）
が、ライトリセットパルス７１とリードリセットパルス
８１との間に設定されるようになっている。

【００１０】尚、位相差検出部２はライトリセットパル
ス７１とリードリセットパルス８１との位相差を検出し
て、この位相差に従ってロード値選択部９を制御するも
のである。

【００１１】図５の構成により、第１フレーム信号のタ
イミングに同期した受信データは、データ乗せ換え部１
において、ライトリセットパルス７１の周期により内部
でシリアル／パラレル変換されて順次バッファへ書込ま
れる。

【００１２】このバッファからの読出しは第２フレーム
信号のタイミングに同期してリードパルスの周期により
内部でパラレル／シリアル変換されて読出されることに
なる。

【００１３】

【発明が解決しようとする課題】この様な位相乗せ換え
回路においては、入出力間のデータの位相差を吸収して
所定位相関係を確定するためには、これを吸収できるだ
けの容量を有するメモリやバッファが必要となり、回路
規模が大となるという問題がある。

【００１４】また、逆に大きな容量のメモリやバッファ
を用いないためには、装置間またはブロック間のデータ
遅延やタイミング設計を厳密に行い、更に測定による位
相合せ込みの必要があるという問題がある。

【００１５】本発明の目的は、メモリやバッファの容量
を極力少なくすると共に、データ遅延やタイミング設計
を厳格に行う必要のないフレームタイミング位相調整回
路を提供することである。

【００１６】

【課題を解決するための手段】本発明によれば、第１ク
ロック信号及びこのクロック信号に同期した第１フレー
ム信号のタイミングから、前記第１クロック信号と同一
周期を有する第２クロック信号及びこの第２クロック信
号に同期しかつ前記第１フレーム信号と同一周期を有す
る第２フレーム信号のタイミングへ入力データの乗換え
を行うデータ乗換え手段を有するフレームタイミング位
相調整回路であって、前記第２クロック信号に同期した
基準フレーム信号と前記第１フレーム信号との位相差を
検出する位相差検出手段と、この位相差検出手段により
検出された位相差の期間を前記第２クロック信号の周期
により規格化された位相差情報として生成する位相差情
報生成手段と、この規格化された位相差情報に応じて前
記基準フレーム信号の遅延制御を行うフレーム遅延手段
とを含み、前記遅延出力のタイミングを前記データ乗換
え手段の前記第２フレーム信号とすることを特徴とする
フレームタイミング位相調整回路が得られる。

【００１７】

【発明の実施の形態】本発明の作用について述べる。受
信（第１）フレーム信号と装置内基準フレーム信号との
位相差を検出してこの位相差の期間を装置内（第２）ク
ロック信号の周期で規格化して位相差情報とし、この規
格化位相差情報に従って基準フレーム信号の遅延量を決
定し、この遅延した基準フレーム信号を第２フレーム信
号（タイミング乗せ換えのための第２フレーム信号）と
する。

【００１８】以下、本発明について図面を用いて説明す
る。

【００１９】図１は本発明の原理を示す概略ブロック図
である。データ乗せ換え部１は図５の例と同等であり、
第１クロック信号及びこの第１クロック信号に同期した
第１フレーム信号の各タイミングを有する受信シリアル
データを、装置内の第２クロック信号及び第２フレーム
信号の各タイミングを有するデータに変換して出力シリ
アルデータとして導出するものである。

【００２０】第２クロック信号は第１クロック信号と同
一周期を有するが非同期であり、また第２フレーム信号
は第１フレーム信号と同一周期を有し第２クロック信号
と同期しているものとする。

【００２１】位相差検出部２は第１フレーム信号ａと装
置内の基準フレーム信号（第１及び第２のフレーム信号
と同一周期を有し、かつ第２のクロック信号と同期して
いるものとする）ｂとの位相差を検出する。この検出位
相差信号ｃは正規化位相差情報生成部３へ入力され、こ
の位相差の期間が第２クロック信号の周期に正規化され
て正規化位相情報として出力される。

【００２２】この第２のクロック信号の周期で規格化表
示された正規化位相情報ｅはタイミング遅延部４へ入力
される。このタイミング遅延部４では、基準フレーム信
号ｂを正規化位相情報ｅに応じた時間だけ遅延して第２
フレーム信号ｆとして導出するもので、この第２フレー
ム信号ｆが装置内フレーム信号として用いられることに
なる。

【００２３】図２は本発明の実施例を示すブロック図で
あり、図１と同等部分は同一符号により示す。また、図
３は図２の各部信号のタイミング波形例を示している。
これ等図２，３を参照しつつ本発明の実施例について詳
述する。

【００２４】先ず、フレームタイミング遅延部４は基準
フレーム信号ｂを第２クロック信号に同期して順次シフ
トするシフタ４１と、このシフタ４１の各シフト出力を
正規化位相差情報ｅに応じて択一的に導出して第２フレ
ーム信号ｆとするセレクタ４２とからなっている。

【００２５】位相差検出部２は第１フレーム信号ａと基
準フレーム信号ｂとの間の位相差ｃを検出するものであ
り、この位相差ｃは正規化位相差情報生成部３へ供給す
る。図３のタイミングチャートにおいては、これ等フレ
ーム信号ａ，ｂの一部時間軸を拡大してａ´，ｂ´とし
て示しており、ｂ´に示す破線の各タイミング信号はシ
フタ４１の第２クロック信号によりフレーム信号ｂを順
次シフトした出力波形である。

【００２６】正規化位相差情報生成部３は、位相差ｃを
正規化のための窓として、この正規化窓内の第２クロッ
ク信号を次段カウンタ３２へ通過せしめる位相差パルス
化部（ゲート）３１を有し、よってこの位相差パルス化
部３１によるゲート出力ｄは図３のｄの如き波形とな
る。カウンタ３２はこのゲート出力パルスｄを計数し、
この計数値に＋１とした値を、次段のラッチ部３２へ出
力する。

【００２７】ラッチ部３２は位相差ｃの終端部（図３で
は立上り部）でカウンタ３２の出力（計数値＋１）をラ
ッチするものである。従って、位相差ｃの期間が第２ク
ロック信号の周期で正規化して表現された位相差情報と
なっており、図３のタイミングの例では、位相差ｃの期
間が、第２クロック信号の周期Ｔを用いてＴ×（８＋
１）＝９×Ｔとして表されることになる。

【００２８】この正規化位相差情報ｅ（９×Ｔ）はセレ
クタ４２の選択制御信号となっており、よってシフタ４
１により９×Ｔだけ遅延された基準フレーム信号がセレ
クタ４２にて選択され第２フレーム信号ｆとして用いら
れるものである。

【００２９】こうすることにより、シフタ４１でシフト
されたフレーム信号のうち第１フレーム信号のタイミン
グに１〜２クロック遅延内の最も近いフレーム信号を選
択してデータ乗せ換え回路１の第２フレーム信号ｆのタ
イミングとすることになるので、データ乗せ換え部１内
のバッファは最大２クロック分のビット容量を有するも
ので良い。

【００３０】尚、リセット回路１０は、第１フレーム信
号，第２クロック信号に同期してカウンタ３２をリセッ
トするものである。

【００３１】

【発明の効果】以上述べた如く、本発明によれば、基準
フレームタイミングと受信フレームタイミングとの位相
差を装置内クロック周期で規格化してそれに応じて基準
フレームと受信フレームとのタイミング差を装置内クロ
ックの１〜２クロックという非常に小さい値に確定で
き、よって小規模な回路構成で、確実なフレームタイミ
ングの乗せ換えが可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明の原理を示すブロック図である。

【図２】本発明の実施例を示すブロック図である。

【図３】図２のブロックの動作を示す各部のタイミング
チャートである。

【図４】従来のフレームタイミング乗せ換え回路の一例
を示すブロック図である。

【図５】従来のフレームタイミング乗せ換え回路の他の
例を示すブロック図である。

【符号の説明】

１ データ乗せ換え部 ２ 位相差検出部 ３ 正規化位相差情報生成部 ４ フレームタイミング遅延部 １０ リセット回路 ３１ 位相差パルス化部 ３２ カウンタ ３３ ラッチ ４１ シフタ ４２ セレクタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１クロック信号及びこのクロック信号
   に同期した第１フレーム信号のタイミングから、前記第
   １クロック信号と同一周期を有する第２クロック信号及
   びこの第２クロック信号に同期しかつ前記第１フレーム
   信号と同一周期を有する第２フレーム信号のタイミング
   へ入力データの乗換えを行うデータ乗換え手段を有する
   フレームタイミング位相調整回路であって、前記第２ク
   ロック信号に同期した基準フレーム信号と前記第１フレ
   ーム信号との位相差を検出する位相差検出手段と、この
   位相差検出手段により検出された位相差の期間を前記第
   ２クロック信号の周期により規格化された位相差情報と
   して生成する位相差情報生成手段と、この規格化された
   位相差情報に応じて前記基準フレーム信号の遅延制御を
   行うフレーム遅延手段とを含み、前記遅延出力のタイミ
   ングを前記データ乗換え手段の前記第２フレーム信号と
   することを特徴とするフレームタイミング位相調整回
   路。
2. 【請求項２】 前記位相差情報生成手段は、前記位相差
   の期間前記第２クロック信号を計数するカウンタと、こ
   のカウンタの計数値に応じた値を前記規格化された位相
   差情報として出力する手段とを有することを特徴とする
   請求項１記載のフレームタイミング位相調整回路。
3. 【請求項３】 前記位相差情報生成手段は、前記カウン
   タの計数値に対して１を加算してこの加算値を前記規格
   化された位相差情報とすることを特徴とする請求項２記
   載のフレームタイミング位相調整回路。
4. 【請求項４】 前記フレーム遅延手段は、前記基準フレ
   ーム信号を前記第２クロック信号に同期して順次シフト
   するシフト手段と、これら複数のシフト出力を前記規格
   化された位相差情報に従って択一的に導出する選択手段
   とを有することを特徴とする請求項１〜３いずれか記載
   のフレームタイミング位相調整回路。