JP2003228349A - 信号線駆動回路、および、それを用いた表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 互いに異なる信号線解像度の入力信号のいず
れが入力される場合でも、各信号線を駆動する信号線駆
動部へ、入力信号に応じたタイミングを指示できるにも
拘わらず、低消費電力の信号線駆動回路を実現する。 【解決手段】 データ信号線駆動回路３は、奇数番目の
データ信号線ＳＬ１、ＳＬ３…を駆動するサンプリング
ユニットＳＵ１、ＳＵ３…に、各段が対応するシフトレ
ジスタＳＲＡと、当該シフトレジスタＳＲＡとは別系統
で、偶数番目のデータ信号線ＳＬ２・ＳＬ４…を駆動す
るサンプリングユニットＳＵ２、ＳＵ４…に、各段が対
応するシフトレジスタＳＲＢとを備えている。低解像度
モード時には、シフトレジスタＳＲＡのみが動作し、シ
フトレジスタＳＲＡの各段出力に基づいて、それぞれに
対応するサンプリングユニットと、次のサンプリングユ
ニットとの双方へのタイミング信号が生成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号線解像度の互
いに異なる入力信号のいずれかが入力される場合であっ
ても、それぞれに応じた動作タイミングで、複数の信号
線を駆動可能で、しかも、消費電力の低い信号線駆動回
路、および、それを用いた表示装置に関するものであ
る。

【０００２】

【従来の技術】例えば、図１６に示すように、アクティ
ブマトリクス型の画像表示装置１０１の画素アレイ１０
２には、複数のデータ信号線ＳＬ１…と、複数の走査信
号線ＧＬ１…と、データ信号線ＳＬ１…および走査信号
線ＧＬ１…の組み合わせ毎に設けられ、マトリクス状に
配された画素ＰＩＸ(1,1) …とが設けられている。

【０００３】制御回路１０６は、画像を示す映像信号Ｄ
ＡＴを出力する。ここで、映像信号ＤＡＴは、画像の各
画素の表示状態を示す映像データＤ…を時分割で伝送し
ており、上記制御回路１０６は、映像信号ＤＡＴを画素
アレイ１０２に正しく表示するためのタイミング信号と
して、クロック信号ＳＣＫおよびスタートパルス信号Ｓ
ＳＰをデータ信号線駆動回路１０３に出力し、クロック
信号ＧＣＫおよびスタートパルス信号ＧＳＰを走査信号
線駆動回路１０４に出力する。

【０００４】また、上記走査信号線駆動回路１０４は、
上記クロック信号ＧＣＫなどのタイミング信号に同期し
て、画素アレイ１０２の各走査信号線ＧＬ１…を順次選
択する。

【０００５】さらに、データ信号線駆動回路１０３は、
上記クロック信号ＳＣＫなどのタイミング信号に同期し
て動作して、各データ信号線ＳＬ１…に応じたタイミン
グを特定すると共に、各タイミングで上記映像信号ＤＡ
Ｔをサンプリングする。さらに、データ信号線駆動回路
１０３は、各サンプリング結果を、必要に応じて増幅し
て、各データ信号線ＳＬ１…に書き込む。

【０００６】一方、各画素ＰＩＸ(i,j) …は、それぞれ
に対応する走査信号線ＧＬｊが選択されている間（水平
期間）に、それぞれに対応するデータ信号線ＳＬｉに書
き込まれたデータに応じて、それぞれの明るさを制御す
る。これにより、画素アレイ１０２には、映像信号ＤＡ
Ｔが示す画像が表示される。なお、ｉは、データ信号線
ＳＬ１…の本数以下の任意の整数であり、ｊは、走査信
号線ＧＬ１…の本数以下の任意の整数である。

【０００７】例えば、図１７に示すように、上記データ
信号線駆動回路１０３のシフトレジスタＳＲの初段Ｌ１
に、スタートパルス信号ＳＳＰが入力されると、シフト
レジスタＳＲは、クロック信号ＳＣＫが示すシフト周期
で、各段Ｌ１…の出力を次段Ｌ２…にシフトさせる。こ
れにより、図１８に示すように、シフトレジスタＳＲの
各段を構成するラッチ回路Ｌ１…の出力信号波形は、互
いにシフト周期ずつズレた波形Ｏ１…となる。

【０００８】各出力信号Ｏ１…は、図１７に示すよう
に、それぞれに対応する波形整形回路ＷＥ１…でパルス
幅が調整された後、それぞれに対応するバッファ回路Ｂ
Ｆ１…でバッファリングされ、タイミング信号Ｔ１…と
して出力される。

【０００９】一方、データ信号線駆動回路１０３には、
データ信号線ＳＬ１…のそれぞれに対応して設けられた
サンプリングユニットＳＵ１…からなるサンプリング部
１１１が設けられている。各サンプリングユニットＳＵ
ｉは、タイミング信号Ｔｉが示す期間、データ信号線Ｓ
Ｌｉに、映像信号ＤＡＴを出力する。これにより、タイ
ミング信号Ｔｉが出力停止を示すタイミングにおける、
映像信号ＤＡＴのサンプリング結果が、画素ＰＩＸ(i,
j) に書き込まれる。

【００１０】ここで、上記制御回路１０６は、映像信号
ＤＡＴのサンプリング周期と一致するシフト周期を指示
するクロック信号ＳＣＫを出力している。したがって、
データ信号線駆動回路１０３は、映像信号ＤＡＴを正し
くサンプリングでき、画像表示装置１０１は、映像信号
ＤＡＴが示す画像を表示できる。

【００１１】ところで、解像度が互いに異なる映像信号
ＤＡＴでは、１画面を構成する縦方向や横方向の画素数
が互いに異なっている。したがって、映像信号ＤＡＴの
１画面を表示する際に設けるべき走査期間の数や、１走
査期間あたりのサンプリングタイミングの数も互いに異
なっている。

【００１２】さらに、各映像信号ＤＡＴの画像を同じ大
きさに表示するためには、隣接する画素間の距離（画素
の中心間の距離）を変更する必要がある。ところが、上
記画像表示装置１０１では、ＣＲＴ（Cathode-Ray Tub
e）とは異なり、画素ＰＩＸ…間の距離が、データ信号
線ＳＬ…間の距離、あるいは、走査信号線ＧＬ…間の距
離で固定されているので、実際の信号線解像度を変更す
ることができない。

【００１３】したがって、画像表示装置１０１の実際の
信号線解像度よりも、信号線解像度が低い映像信号ＤＡ
Ｔが入力された場合にも、実際の信号線解像度で画素ア
レイ１０２を駆動できるように、映像信号ＤＡＴの信号
源とデータ信号線駆動回路との間に制御回路を設け、画
像表示装置１０１の実際の信号線解像度よりも信号線解
像度の低い映像信号ＤＡＴが入力された場合、当該制御
回路が、不足の画素データを補うように、入力された映
像信号ＤＡＴに基づいて、補間映像信号と、これに同期
した補間クロックを生成して、データ信号線駆動回路へ
供給する画像表示装置も提案されている（特許文献１参
照）。

【００１４】

【特許文献１】特開平６−２７４１２２号公報（公開
日：1994年９月３０日）

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、低解像度モードの場合に、不足の画素デ
ータを補うように、補間映像信号と補間クロックとを生
成しているため、依然として、データ信号線駆動回路に
は、低解像度モードであっても、一水平期間あたりに、
高解像度モードのときと同一のパルス数のクロック信号
（補間後のクロック信号）が供給されている。したがっ
て、データ信号線駆動回路に映像信号ＤＡＴを供給する
回路（上記制御回路など）の動作速度を十分に低減する
ことが難しく、消費電力削減が難しいという問題を生ず
る。

【００１６】また、この場合であっても、データ信号線
駆動回路では、高解像度モードのときも低解像度モード
のときも、各タイミング信号Ｔｉは、図１６に示すシフ
トレジスタＳＲの全段（ラッチ回路Ｌ１、Ｌ２…）から
の出力信号に基づいて生成される。したがって、データ
信号線駆動回路においても、十分な消費電力削減が難し
い。

【００１７】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、複数の信号線解像度の入力信
号のいずれが入力される場合であっても、例えば、サン
プリングユニットＳＵなど、各信号線を駆動する信号線
駆動部へ、入力信号に応じたタイミングを指示できるに
も拘わらず、消費電力の少ない信号線駆動回路、およ
び、それを用いた表示装置を実現することにある。

【００１８】

【課題を解決するための手段】本発明に係る信号線駆動
回路は、上記課題を解決するために、本発明に複数の信
号線のそれぞれに対応して設けられた信号線駆動部へ、
それぞれが入力信号に応じて動作するためのタイミング
を示すタイミング信号を出力する走査部が設けられた信
号線駆動回路において、上記走査部には、複数系統のシ
フトレジスタと、入力信号の信号線解像度に応じて、上
記複数系統のシフトレジスタの少なくとも一部の動作ま
たは休止を制御する制御手段とが設けられていることを
特徴としている。

【００１９】上記構成では、入力信号の信号線解像度に
応じて、複数系統のシフトレジスタのうち動作する系統
の数を制御できるので、入力信号の信号線解像度に応じ
て、すなわち、各信号線を駆動する信号線駆動部が入力
信号に応じて動作する場合に各信号線駆動部へ指示すべ
きタイミングの数に応じて、動作中のシフトレジスタの
段数の合計を増減できる。この結果、走査部は、何ら支
障なく、信号線駆動部の動作タイミングを示すタイミン
グ信号を出力できる。

【００２０】また、信号線解像度が低い場合には、シフ
トレジスタの一部が休止されるので、従来技術の構成、
すなわち、信号線解像度に拘わらず、動作しているシフ
トレジスタの段の総数が変化しない構成に比べて、消費
電力を削減できる。

【００２１】この結果、高い信号線解像度の入力信号お
よび低い信号線解像度の入力信号のいずれが入力された
場合でも、信号線駆動部へ正しい動作タイミングを指示
できるにも拘わらず、消費電力の低い信号線駆動回路を
実現できる。

【００２２】また、本発明に係る信号線駆動回路は、上
記課題を解決するために、複数の信号線のそれぞれに対
応して設けられた信号線駆動部へ、それぞれが入力信号
に応じて動作するためのタイミングを示すタイミング信
号を出力する走査部が設けられた信号線駆動回路におい
て、上記走査部には、互いに別系統の第１および第２シ
フトレジスタと、高解像度モード時には、上記第１およ
び第２シフトレジスタを動作させると共に、上記高解像
度モードよりも信号線解像度が低い入力信号が印加され
る低解像度モード時には、上記第１シフトレジスタを休
止させる制御手段とが設けられていることを特徴として
いる。なお、第１および第２シフトレジスタは、それぞ
れ単一系統のシフトレジスタであってもよいし、複数系
統のシフトレジスタであってもよい。

【００２３】上記構成において、高解像度モードの場
合、制御手段は、第１および第２シフトレジスタの双方
を動作させるので、動作中のシフトレジスタの段数の合
計は、低解像度モード時よりも多くなっている。したが
って、入力信号の信号線解像度が低解像度モードの場合
よりも高く、例えば、当該入力信号に含まれる各データ
をサンプリングするためのタイミングや、当該入力信号
に含まれるデータに対応するラインを切り換えたりする
ためのタイミングなど、各信号線を駆動する信号線駆動
部が入力信号に応じて動作する場合に各信号線駆動部へ
指示すべきタイミングの数が多いにも拘わらず、走査部
は、何ら支障なく、信号線駆動部の動作タイミングを示
すタイミング信号を出力できる。

【００２４】一方、低解像度モードの場合、制御手段
は、第１シフトレジスタを休止させ、第２シフトレジス
タを動作させる。この場合、動作中のシフトレジスタの
段数の合計は、高解像度モード時よりも少なくなってい
る。ところが、入力信号の信号線解像度も、高解像度モ
ード時に比べて低くなっているため、上記各信号線駆動
部へ指示すべきタイミングの数も少なくなっている。し
たがって、第１シフトレジスタが休止しているにも拘わ
らず、走査部は、何ら支障なく、各信号線駆動部へ上記
タイミングを示すタイミング信号を出力できる。

【００２５】上記構成では、低解像度モード時に、第１
シフトレジスタが動作を休止している。また、第１およ
び第２シフトレジスタが互いに別系統のシフトレジスタ
なので、従来技術の構成、すなわち、信号線解像度に拘
わらず、動作しているシフトレジスタの段の総数が変化
しない構成に比べて、消費電力を削減できる。

【００２６】なお、単一系統のシフトレジスタを設け、
低解像度時モード時には、一部の段を飛ばして、パルス
をシフトする構成と比較しても、第２シフトレジスタに
必要な動作速度を抑えることができる。したがって、よ
り消費電力の低い回路で第２シフトレジスタを構成でき
る。

【００２７】これらの結果、高い信号線解像度の入力信
号および低い信号線解像度の入力信号のいずれが入力さ
れた場合でも、信号線駆動部へ正しい動作タイミングを
指示できるにも拘わらず、消費電力の低い信号線駆動回
路を実現できる。

【００２８】なお、第２のシフトレジスタの段数は、第
２シフトレジスタの各段出力によって、低解像度の入力
信号に応じた各動作タイミングを特定できれば、何段で
あってもよい。また、第１のシフトレジスタの段数は、
第１および第２シフトレジスタの各段出力によって、高
解像度の入力信号に応じた各動作タイミングを特定でき
れば、何段であってもよい。ただし、段数の削減が望ま
れる場合には、第２シフトレジスタの段数の合計が、低
解像度の入力信号の信号線解像度と同一に設定され、第
１シフトレジスタの段数の合計が、高解像度の入力信号
の信号線解像度から低解像度の信号線解像度を引いた値
に設定されている方が望ましい。

【００２９】また、上記構成に加えて、上記信号線駆動
部は、上記タイミング信号が示すタイミングで、上記入
力信号をサンプリングするサンプリング回路であり、信
号線駆動回路は、データ信号線駆動回路として動作する
構成でもよい。

【００３０】当該構成によれば、高い信号線解像度の入
力信号および低い信号線解像度の入力信号のいずれをも
正しくサンプリングできるにも拘わらず、低消費電力な
データ信号線駆動回路を実現できる。

【００３１】また、上記構成に加えて、上記走査部は、
上記高解像度モード時には、上記第２シフトレジスタの
各段から、それぞれに対応するサンプリング回路へ信号
が伝達され、上記第１シフトレジスタの各段から、それ
ぞれに対応するサンプリング回路へ信号が伝達されると
共に、上記低解像度モード時には、上記第２シフトレジ
スタの各段から、それぞれに対応するサンプリング回
路、および、第１シフトレジスタの各段に対応するサン
プリング回路へ信号が伝達されるように、信号経路を切
り換える切り換え手段を備えていてもよい。

【００３２】当該構成によれば、低解像度モード時に
は、第２シフトレジスタの各段から、第１および第２シ
フトレジスタの各段に対応するサンプリング回路への信
号経路が形成され、第２シフトレジスタの１段からのタ
イミング信号に基づいて、複数のサンプリング回路が入
力信号をサンプリングする。これにより、低解像度モー
ド時には、これらのサンプリング回路に対応するデータ
信号線へ同値データを書き込むことができる。したがっ
て、データ信号線駆動回路が駆動するデータ信号線の見
かけ上の信号線解像度を、入力信号の解像度に応じて調
整できる。

【００３３】また、上記各構成に加えて、上記第１およ
び第２シフトレジスタは、互いに異なるクロック信号線
で伝送されるクロック信号に同期して動作すると共に、
上記低解像度モード時には、上記第１シフトレジスタへ
のクロック信号供給を停止し、高解像度モード時には、
上記第１および第２シフトレジスタのそれぞれへ、互い
に異なるシフトタイミングを示すクロック信号を供給す
るクロック信号制御手段を備えている方が望ましい。

【００３４】当該構成において、高解像度モード時に
は、第１および第２シフトレジスタのそれぞれへ、互い
に異なるシフトタイミングを示すクロック信号が供給さ
れる。これにより、第１および第２シフトレジスタの各
段は、互いに異なるタイミングの信号を出力できる。

【００３５】一方、低解像度モード時には、第１シフト
レジスタが非動作状態になると共に、当該第１シフトレ
ジスタへのクロック信号供給が停止される。したがっ
て、低解像度モード時には、第１シフトレジスタへのク
ロック信号を生成する回路における電力消費を削減で
き、信号線駆動回路とクロック信号制御手段とを含むシ
ステム全体の消費電力を削減できる。

【００３６】なお、低解像度モード時であっても、第２
シフトレジスタへのクロック信号は、第１シフトレジス
タへのクロック信号とは別のクロック信号線で供給され
ているので、信号線駆動回路は、何ら支障なく、入力信
号に応じた動作タイミングで各信号線を駆動できる。

【００３７】本発明に係る信号線駆動回路は、上記課題
を解決するために、複数の信号線のそれぞれに対応して
設けられた信号線駆動部へ、それぞれが入力信号に応じ
て動作するためのタイミングを示すタイミング信号を出
力する走査部が設けられた信号線駆動回路において、上
記走査部は、シフトレジスタと、当該シフトレジスタの
段の少なくとも一部を飛ばして信号をシフトさせるか否
かを、入力信号の信号線解像度に応じて選択すると共
に、飛ばした段を休止させる制御手段とを備えているこ
とを特徴としている。

【００３８】上記構成において、上記高解像度モードよ
りも信号線解像度が低い入力信号が印加される低解像度
モード時には、制御手段は、シフトレジスタの段の少な
くとも一部を飛ばして信号をシフトさせる。ここで、こ
の場合、動作中のシフトレジスタの段数の合計は、飛ば
さない場合よりも少なくなっている。ところが、入力信
号の信号線解像度も、高解像度モード時に比べて低くな
っているため、上記各信号線駆動部へ指示すべきタイミ
ングの数も少なくなっている。したがって、シフトレジ
スタの段の少なくとも一部を飛ばして信号が伝送されて
いるにも拘わらず、走査部は、何ら支障なく、各信号線
駆動部へ上記タイミングを示すタイミング信号を出力で
き、飛ばした段を休止させることができる。

【００３９】この結果、高い信号線解像度の入力信号お
よび低い信号線解像度の入力信号のいずれが入力された
場合でも、信号線駆動部へ正しい動作タイミングを指示
できるにも拘わらず、消費電力の低い信号線駆動回路を
実現できる。

【００４０】また、上記構成に加えて、上記制御手段
は、高解像度モード時には、上記シフトレジスタのいず
れの段も飛ばさずに信号をシフトさせると共に、上記高
解像度モードよりも信号線解像度が低い入力信号が印加
される低解像度モード時には、上記シフトレジスタの奇
数段および偶数段の一方を飛ばして信号をシフトさせて
もよい。

【００４１】当該構成では、高解像度モード時には、シ
フトレジスタの全段からの出力信号に基づいてタイミン
グ生成信号を出力でき、低解像度モード時には、奇数段
および偶数段の一方を飛ばして信号をシフトさせるの
で、等倍の信号線解像度の入力信号と、その２倍の信号
線解像度の入力信号とのいずれが入力された場合でも、
信号線駆動部へ正しい動作タイミングを指示できるにも
拘わらず、消費電力の低い信号線駆動回路を実現でき
る。

【００４２】また、上記構成に加えて、上記信号線駆動
部は、上記タイミング信号が示すタイミングで、上記入
力信号をサンプリングするサンプリング回路であり、上
記走査部は、上記高解像度モード時には、上記シフトレ
ジスタの各段から、それぞれに対応するサンプリング回
路へ信号が伝達されると共に、上記低解像度モード時に
は、シフトレジスタの偶数段または奇数段のうちの一方
の各段から、それぞれに対応するサンプリング回路、お
よび、他方の各段に対応するサンプリング回路へ信号が
伝達されるように、信号経路を切り換える切り換え手段
を備え、信号線駆動回路は、データ信号線駆動回路とし
て動作してもよい。

【００４３】当該構成では、低解像度モード時には、偶
数段または奇数段のうちの一方の各段から、偶数段およ
び奇数段に対応するサンプリング回路への信号経路が形
成され、１段からのタイミング信号に基づいて、２つの
サンプリング回路が入力信号をサンプリングする。これ
により、低解像度モード時には、これらのサンプリング
回路に対応するデータ信号線へ同値データを書き込むこ
とができる。したがって、データ信号線駆動回路が駆動
するデータ信号線の見かけ上の信号線解像度を、入力信
号の解像度に応じて調整できる。

【００４４】また、上記構成に加えて、上記シフトレジ
スタへ供給するクロック信号の周波数を、上記信号線解
像度に応じて制御するクロック信号制御手段を備えてい
てもよい。当該構成では、シフトレジスタへ供給するク
ロック信号の周波数が信号線解像度に応じて制御される
ので、信号線駆動回路とクロック信号制御手段とを含む
システム全体の消費電力を削減できる。

【００４５】また、本発明に係る表示装置は、上記課題
を解決するために、複数のデータ信号線と、上記各デー
タ信号線と交差するように配置された、複数の走査信号
線と、上記データ信号線および走査信号線の組み合わせ
に対応して、例えば、マトリクス状などに配置された画
素と、上記走査信号線を駆動する走査信号線駆動回路
と、上記各データ信号線に対応して設けられたサンプリ
ング回路のサンプリング結果に応じた信号を、上記各デ
ータ信号線に出力するデータ信号線駆動回路とを備え、
当該走査信号線駆動回路およびデータ信号線駆動回路の
少なくとも一方が、上述のいずれかの信号線駆動回路で
あることを特徴としている。

【００４６】上記構成の信号線駆動回路は、高い信号線
解像度の入力信号および低い信号線解像度の入力信号の
いずれが入力された場合でも、各信号線駆動部が正しい
動作タイミングで各信号線を駆動できるにも拘わらず、
低消費電力である。したがって、走査信号線駆動回路お
よびデータ信号線駆動回路の少なくとも一方として、当
該信号線駆動回路を使用することで、高解像度の映像信
号および低解像度の映像信号のいずれをも正しく表示で
きるにも拘わらず、消費電力の少ない表示装置を実現で
きる。

【００４７】また、製造コスト削減が求められる場合に
は、上記構成に加えて、上記画素、データ信号線駆動回
路および走査信号線駆動回路が同一基板上に形成されて
いる方が望ましい。

【００４８】当該構成によれば、データ信号線駆動回路
および走査信号線駆動回路が画素と同一の基板上に形成
されているので、それぞれを別の基板に形成した後に、
各基板を接続する場合よりも、各駆動回路の製造コスト
および実装コストを削減できる。

【００４９】さらに、上記構成に加えて、上記画素、デ
ータ信号線駆動回路および走査信号線駆動回路を構成す
る能動素子が、多結晶シリコン薄膜トランジスタであっ
てもよい。

【００５０】当該構成によれば、上記能動素子を単結晶
シリコントランジスタで形成する場合よりも、基板の大
きさを大きくできる。この結果、消費電力が少ないだけ
ではなく、画面の広い表示装置を低コストで製造でき
る。

【００５１】また、上記構成に加えて、上記能動素子
が、６００℃以下のプロセスで、ガラス基板上に形成さ
れていてもよい。当該構成によれば、能動素子が６００
℃以下のプロセスで製造されるので、能動素子をガラス
基板上に形成できる。この結果、消費電力が少ないだけ
ではなく、画面の広い表示装置を低コストで製造でき
る。

【００５２】

【発明の実施の形態】〔第１の実施形態〕本発明の一実
施形態について図１ないし図１０に基づいて説明すると
以下の通りである。すなわち、本実施形態に係る画像表
示装置（表示装置）１は、種々の解像度を持つ映像ソー
スに対応した画像表示装置であって、各解像度モードに
応じて、データ信号線駆動回路の駆動部を制御すること
により、解像度可変機能を搭載して高品位表示が可能で
あるにも拘わらず、消費電力を低減可能な画像表示装置
である。

【００５３】当該画像表示装置１は、図２に示すよう
に、マトリクス状に配された画素ＰＩＸ(1,1) 〜ＰＩＸ
(n,m) を有する画素アレイ２と、画素アレイ２のデータ
信号線ＳＬ１〜ＳＬｎを駆動するデータ信号線駆動回路
３と、画素アレイ２の走査信号線ＧＬ１〜ＧＬｍを駆動
する走査信号線駆動回路４と、両駆動回路３・４へ電力
を供給する電源回路５と、両駆動回路３・４へ制御信号
を供給する制御回路（クロック信号制御手段）６とを備
えている。なお、上記データ信号線駆動回路３が特許請
求の範囲に記載の信号線駆動回路に対応し、上記各デー
タ信号線ＳＬ１〜ＳＬｎが信号線に対応する。

【００５４】以下では、データ信号線駆動回路３の詳細
構成について説明する前に、画像表示装置１全体の概略
構成および動作を説明する。また、説明の便宜上、例え
ば、ｉ番目のデータ信号線ＳＬi のように、位置を特定
する必要がある場合にのみ、位置を示す数字または英字
を付して参照し、位置を特定する必要がない場合や総称
する場合には、位置を示す文字を省略して参照する。

【００５５】上記画素アレイ２は、複数（この場合は、
ｎ本）のデータ信号線ＳＬ１〜ＳＬｎと、各データ信号
線ＳＬ１〜ＳＬｎに、それぞれ交差する複数（この場合
は、ｍ本）の走査信号線ＧＬ１〜ＧＬｍとを備えてお
り、１からｎまでの任意の整数および１からｍまでの任
意の整数をｊとすると、データ信号線ＳＬｉおよび走査
信号線ＧＬｊの組み合わせ毎に、画素ＰＩＸ(i,j) が設
けられている。

【００５６】本実施形態の場合、各画素ＰＩＸ(i,j)
は、隣接する２本のデータ信号線ＳＬ(i-1) ・ＳＬｉ
と、隣接する２本の走査信号線ＧＬ(j-1) ・ＧＬｊとで
囲まれた部分に配されている。

【００５７】一例として、画像表示装置１が液晶表示装
置の場合について説明すると、上記画素ＰＩＸ(i,j)
は、例えば、図３に示すように、スイッチング素子とし
て、ゲートが走査信号線ＧＬｊへ、ドレインがデータ信
号線ＳＬｉに接続された電界効果トランジスタＳＷ(i,
j) と、当該電界効果トランジスタＳＷ(i,j) のソース
に、一方電極が接続された画素容量Ｃｐ(i,j) とを備え
ている。また、画素容量Ｃｐ(i,j) の他端は、全画素Ｐ
ＩＸ…に共通の共通電極線に接続されている。上記画素
容量Ｃｐ(i,j) は、液晶容量ＣＬ(i,j) と、必要に応じ
て付加される補助容量Ｃｓ(i,j) とから構成されてい
る。

【００５８】上記画素ＰＩＸ(i,j) において、走査信号
線ＧＬｊが選択されると、電界効果トランジスタＳＷ
(i,j) が導通し、データ信号線ＳＬｉに印加された電圧
が画素容量Ｃｐ(i,j) へ印加される。一方、当該走査信
号線ＧＬｊの選択期間が終了して、電界効果トランジス
タＳＷ(i,j) が遮断されている間、画素容量Ｃｐ(i,j)
は、遮断時の電圧を保持し続ける。ここで、液晶の透過
率あるいは反射率は、液晶容量ＣＬ(i,j) に印加される
電圧によって変化する。したがって、走査信号線ＧＬｊ
を選択し、当該画素ＰＩＸ(i,j) への映像データＤに応
じた電圧をデータ信号線ＳＬｉへ印加すれば、当該画素
ＰＩＸ(i,j) の表示状態を、映像データＤに合わせて変
化させることができる。

【００５９】なお、上記では、液晶の場合を例にして説
明したが、画素ＰＩＸ(i,j) は、走査信号線ＧＬｊに選
択を示す信号が印加されている間に、データ信号線ＳＬ
ｉに印加された信号の値に応じて、画素ＰＩＸ(i,j) の
明るさを調整できれば、自発光か否かを問わず、他の構
成の画素を使用できる。

【００６０】上記構成において、図２に示す走査信号線
駆動回路４は、各走査信号線ＧＬ１〜ＧＬｍへ、例え
ば、電圧信号など、選択期間か否かを示す信号を出力し
ている。また、走査信号線駆動回路４は、選択期間を示
す信号を出力する走査信号線ＧＬｊを、例えば、制御回
路６から与えられるクロック信号ＧＣＫやスタートパル
ス信号ＧＳＰなどのタイミング信号に基づいて変更して
いる。これにより、各走査信号線ＧＬ１〜ＧＬｍは、予
め定められたタイミングで、順次選択される。

【００６１】さらに、データ信号線駆動回路３は、映像
信号ＤＡＴとして、時分割で入力される各画素ＰＩＸ…
への映像データＤ…を、所定のタイミングでサンプリン
グすることで、それぞれ抽出する。さらに、データ信号
線駆動回路３は、走査信号線駆動回路４が選択中の走査
信号線ＧＬｊに対応する各画素ＰＩＸ(1,j) 〜ＰＩＸ
(n,j) へ、各データ信号線ＳＬ１〜ＳＬｎを介して、そ
れぞれへの映像データＤ…に応じた出力信号を出力す
る。

【００６２】なお、上記映像信号ＤＡＴは、予め定めら
れた複数の解像度のいずれかであり、本実施形態では、
いずれの解像度であるかを示す解像度切り換え信号ＭＣ
と共に、制御回路６から入力されている。また、データ
信号線駆動回路３は、制御回路６から入力される、クロ
ック信号ＳＣＫおよびスタートパルス信号ＳＳＰなどの
タイミング信号に基づいて、上記サンプリングタイミン
グや出力信号の出力タイミングを決定している。

【００６３】一方、各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j)
は、自らに対応する走査信号線ＧＬｊが選択されている
間に、自らに対応するデータ信号線ＳＬ１〜ＳＬｎに与
えられた出力信号に応じて、発光する際の輝度や透過率
などを調整して、自らの明るさを決定する。

【００６４】ここで、走査信号線駆動回路４は、走査信
号線ＧＬ１〜ＧＬｍを順次選択している。したがって、
画素アレイ２の全画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) を、
それぞれへの映像データＤが示す明るさに設定でき、画
素アレイ２へ表示される画像を更新できる。

【００６５】以下では、複数の解像度の例として、高解
像度と低解像度とのうちのいずれかがデータ信号線駆動
回路３に供給され、低解像度の場合、信号線解像度が高
解像度の場合の半分の映像信号ＤＡＴが入力される場合
について説明する。

【００６６】この場合、データ信号線駆動回路３は、高
解像度の映像信号ＤＡＴが印加された場合は、１つの映
像データＤに応じた出力信号を１つのデータ信号線ＳＬ
ｉに出力し、低解像度の場合は、１つの映像データＤに
応じた出力信号を、隣接する２つのデータ信号線ＳＬｉ
・ＳＬ(i+1) に出力する。これにより、見た目の水平解
像度（信号線解像度）を、映像信号ＤＡＴの水平解像度
に合わせることができる。したがって、例えば、物理的
な最大表示解像度が、例えば、ＵＸＧＡ（ Ultra-eXten
ded Graphics Array）である画像表示装置１に、ＳＶＧ
Ａ（ Super Video Graphics Array ）の映像信号ＤＡＴ
が示す映像を表示する場合など、入力される映像信号Ｄ
ＡＴの水平解像度が、画像表示装置１の水平方向におけ
る物理的な表示解像度の最大値よりも少ない場合であっ
ても、高品位に映像を表示できる。

【００６７】上記データ信号線駆動回路３は、図４に示
すように、各データ信号線ＳＬ１〜ＳＬｎに対応し、そ
れぞれへの対応するタイミング信号Ｔ１〜Ｔｎで、映像
信号ＤＡＴをサンプリングするサンプリングユニット
（信号線駆動部；サンプリング回路）ＳＵ１〜ＳＵｎか
らなるサンプリング部１１を備えている。本実施形態で
は、上記各サンプリングユニットＳＵｉは、映像信号Ｄ
ＡＴを伝送する信号線と、それぞれに対応するデータ信
号線ＳＬｉとの間に設けられ、タイミング信号Ｔｉに応
じて開閉されるアナログスイッチとして実現されてい
る。

【００６８】さらに、消費電力を低減するために、本実
施形態に係る上記データ信号線駆動回路３には、互いに
独立した系統のシフトレジスタＳＲＡ・ＳＲＢを含む走
査回路部（走査部）１２と、当該走査回路部１２の出力
信号Ｏ１〜Ｏｎ、および、上記解像度切り換え信号ＭＣ
に基づいて、上記各タイミング信号Ｔ１〜Ｔｎを生成す
る切り換え部（切り換え手段）１３と、解像度切り換え
信号ＭＣに応じて、シフトレジスタＳＲＢの動作／非動
作を制御するレジスタ制御部（制御手段）１４とを備え
ている。なお、図１の場合は、上記シフトレジスタＳＲ
Ａが特許請求の範囲に記載の第２シフトレジスタに対応
し、シフトレジスタＳＲＢが第１シフトレジスタに対応
する。

【００６９】上記シフトレジスタＳＲＡは、ｐ個のラッ
チ回路ＬＡ１〜ＬＡｐを縦続に接続したシフトレジスタ
であって、各ラッチ回路ＬＡ１〜ＬＡｐの出力（シフト
レジスタＳＲＡの各段出力）として、上記出力信号Ｏ１
〜Ｏｎのうちの奇数番目の出力信号Ｏ１、Ｏ３、…を出
力できる。なお、ｐは、ｎが偶数の場合は、ｎ／２であ
り、奇数の場合は、（ｎ＋１）／２である。

【００７０】また、シフトレジスタＳＲＢは、ｑ個のラ
ッチ回路ＬＢ１〜ＬＢｑを縦続に接続したシフトレジス
タであって、各ラッチ回路ＬＢ１〜ＬＢｑの出力（シフ
トレジスタＳＲＢの各段出力）として、上記出力信号Ｏ
１〜Ｏｎのうちの偶数番目の出力信号Ｏ２、Ｏ４、…を
出力できる。なお、ｑは、ｎが偶数の場合は、ｎ／２で
あり、奇数の場合は、（ｎ−１）／２である。

【００７１】さらに、上記シフトレジスタＳＲＡの各段
（ラッチ回路ＬＡ１〜ＬＡｐ）には、図２に示す制御回
路６から、クロック信号ＳＣＫＡが印加されており、シ
フトレジスタＳＲＢの各段（ラッチ回路ＬＢ１〜ＬＢ
ｑ）には、制御回路６からクロック信号ＳＣＫＢが印加
される。

【００７２】また、シフトレジスタＳＲＡの初段（ラッ
チ回路ＬＡ１）およびシフトレジスタＳＲＢの初段（ラ
ッチ回路ＬＢ１）には、上記制御回路６から、スタート
パルス信号ＳＳＰＡおよびＳＳＰＢがそれぞれ印加され
る。

【００７３】ここで、上記構成では、２系統のシフトレ
ジスタＳＲＡ・ＳＲＢが設けられており、それぞれで、
各データ信号線ＳＬ…を分担駆動できる。したがって、
単一系統のシフトレジスタＳＲから走査回路部１２ｆが
構成される場合（後述）と比較して、クロック信号ＳＣ
ＫＡ・ＳＣＫＢの最高駆動周波数は、１／２になる。こ
れに伴なって、各シフトレジスタＳＲＡ・ＳＲＢは、単
一系統のシフトレジスタＳＲから走査回路部１２ｆが構
成される場合よりも動作速度が遅い回路で実現されてい
る。なお、本実施形態では、２系統のシフトレジスタＳ
ＲＡ・ＳＲＢが設けられているが、両者の段数の合計
は、単一系統の場合と同じく、データ信号線ＳＬ…の本
数（ｎ段）である。したがって、２系統のシフトレジス
タＳＲＡ・ＳＲＢが設けられているにも拘わらず、段数
増加に起因する回路規模増加は発生しない。これらの結
果、走査回路部１２の回路規模を縮小すると共に、駆動
に要する電力を削減できる。

【００７４】一方、上記切り換え部１３は、解像度切り
換え信号ＭＣが高解像度を示している場合、走査回路部
１２の各出力Ｏ１〜Ｏｎが示すタイミングのタイミング
信号Ｔ１〜Ｔｎを出力する。また、低解像度を示してい
る場合、ｋをｐ以下の整数とすると、出力Ｏ(2*k-1) が
示すタイミングのタイミング信号Ｔ(2*k-1) 、Ｔ(2*k)
を生成することで、シフトレジスタＳＲＡの各段出力Ｏ
１…に基づいて、上記タイミング信号Ｔ１〜Ｔｎを出力
できる。

【００７５】具体的には、上記切り換え部１３は、ｐ個
のブロックＢ１〜Ｂｐに分割されており、各ブロックＢ
ｋには、シフトレジスタＳＲＡのｋ段目（ラッチ回路Ｌ
Ａｋ）からサンプリングユニットＳＵ(2*k-1) への信号
経路と、シフトレジスタＳＲＢのｋ段目（ラッチ回路Ｌ
Ｂｋ）からサンプリングユニットＳＵ(2*k) への信号経
路とが設けられている。さらに、各ブロックＢｋは、解
像度切り換え信号ＭＣが低解像度を示している場合に、
上記ラッチ回路ＬＢｋからサンプリングユニットＳＵ(2
*k) への信号経路を遮断するスイッチＡＳＯｋと、低解
像度を示している場合に、上記ラッチ回路ＬＡｋからの
信号経路とサンプリングユニットＳＵ(2*k) への信号経
路を接続するスイッチＡＳＮｋとを備えている。なお、
ｎが奇数の場合は、最終のブロックＢｐにおいて、シフ
トレジスタＳＲＢからサンプリング部１１への信号経
路、並びに、スイッチＡＳＮｐ・ＡＳＯｐは不要であ
る。

【００７６】また、本実施形態では、各サンプリングユ
ニットＳＵ(2*k-1) ・ＳＵ(2*k) によるサンプリングタ
イミングの精度を向上するため、上記各ブロックＢｋ
と、それぞれに対応するサンプリングユニットＳＵ(2*k
-1) ・ＳＵ(2*k) との間に、上記ブロックＢｋから各サ
ンプリングユニットＳＵ(2*k-1) ・ＳＵ(2*k) への信号
のパルス幅を、それぞれ調整する波形整形回路ＷＥ(2*k
-1) ・ＷＥ(2*k) と、各波形整形回路ＷＥ(2*k-1) ・Ｗ
Ｅ(2*k) の出力信号を、それぞれバッファリングするバ
ッファ回路ＢＦ(2*k-1) ・ＢＦ(2*k) とが設けられてい
る。

【００７７】この場合、上記スイッチＡＳＯｋは、上記
ラッチ回路ＬＢｋと波形整形回路ＷＥ(2*k) との間に設
けられている。また、上記スイッチＡＳＮｋの一端は、
上記ラッチ回路ＬＡｋに接続され、他端は、スイッチＡ
ＳＯｋと波形整形回路ＷＥ(2*k) との接続点に接続され
ている。

【００７８】上記両スイッチＡＳＮｋおよびＡＳＯｋ
は、例えば、図４および図５に示すように、ｎ−ｃｈお
よびｐｃｈのトランジスタからなるＣＭＯＳ型のアナロ
グスイッチとして実現できる。例えば、低解像度を示す
ときに上記解像度切り換え信号ＭＣがローレベルの場
合、スイッチＡＳＮｋを構成するｐ−ｃｈのトランジス
タのゲートには、正相の上記信号ＭＣが入力され、ｎ−
ｃｈのトランジスタのゲートには、当該信号ＭＣの逆相
の信号／ＭＣが入力される。同様に、スイッチＡＳＯｋ
を構成するｎ−ｃｈのトランジスタのゲートには、正相
の上記信号ＭＳが入力され、ｐ−ｃｈのトランジスタの
ゲートには、逆相の信号／ＭＣが入力される。なお、逆
相の信号／ＭＣは、例えば、上記信号ＭＣをインバータ
で反転するなどして生成される。

【００７９】上記構成において、高解像度の映像信号Ｄ
ＡＴが入力される場合、制御回路６は、図６に示すよう
に、高解像度を示す解像度切り換え信号ＭＣ（例えば、
ハイレベル）をデータ信号線駆動回路３に与える。

【００８０】これに応じて、データ信号線駆動回路３の
切り換え部１３において、スイッチＡＳＯ１〜ＡＳＯｐ
が導通すると共に、スイッチＡＳＮ１〜ＡＳＮｐが遮断
される。この状態では、シフトレジスタＳＲＡのｋ段目
（ラッチ回路ＬＡｋ）からサンプリングユニットＳＵ(2
*k-1) への信号経路と、シフトレジスタＳＲＢのｋ段目
（ラッチ回路ＬＢｋ）からサンプリングユニットＳＵ(2
*k) への信号経路とが有効になり、上記各データ信号線
ＳＬ…が、交互にシフトレジスタＳＲＡの出力とシフト
レジスタＳＲＢの出力とに割り当てられる。

【００８１】また、レジスタ制御部１４は、解像度切り
換え信号ＭＣが高解像度を示している場合、例えば、シ
フトレジスタＳＲＢへ電力供給するなどして、シフトレ
ジスタＳＲＢを動作させている。一方、制御回路６は、
両シフトレジスタＳＲＡ・ＳＲＢを駆動するために、シ
フトタイミングの周波数が映像データＤの印加周波数の
半分のクロック信号ＳＣＫＡ・ＳＣＫＢを、それぞれ出
力する。この際、制御回路６は、各データ信号線ＳＬ…
へ時間的に個別のデータ（各画素ＰＩＸへの映像データ
Ｄ）を書き込むために、上記クロック信号ＳＣＫＡの位
相と、クロック信号ＳＣＫＢの位相とは、クロック信号
ＳＣＫＡがシフトレジスタＳＲＡに指示するシフトタイ
ミングの合間に、クロック信号ＳＣＫＢがシフトレジス
タＳＲＢへ指示するシフトタイミングが入るように設定
されている。

【００８２】本実施形態では、両シフトレジスタＳＲＡ
・ＳＲＢが、クロック信号ＳＣＫＡ・ＳＲＢの両エッジ
でシフトするように構成されている。したがって、両ク
ロック信号ＳＣＫＡ・ＳＲＢの周波数は、映像データＤ
の印加周波数の１／４であり、クロック信号ＳＣＫＡお
よびＳＣＫＢの位相差は、９０度に設定される。

【００８３】さらに、制御回路６は、シフトレジスタＳ
ＲＡの初段出力Ｏ１の位相が、シフトレジスタＳＲＢの
初段出力Ｏ２の位相よりも、上記位相差だけ（この例の
場合、上記クロック信号ＳＣＫＡの９０度分だけ）進む
ようなタイミングとなるように、両スタートパルス信号
ＳＳＰＡおよびＳＳＰＢをデータ信号線駆動回路３に入
力する。

【００８４】これにより、図６中、Ｏ１…に示すよう
に、走査回路部１２の各出力Ｏｉの波形は、前の出力Ｏ
(i-1) よりも、上記位相差だけ（この例では、クロック
信号ＳＣＫＡの９０度ずつ）遅れたタイミングの波形に
なる。また、上述したように、解像度切り換え信号ＭＣ
が高解像度を示している場合、各ブロックＢｋには、シ
フトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）から
サンプリングユニットＳＵ(2*k-1) への信号経路と、シ
フトレジスタＳＲＢのｋ段目（ラッチ回路ＬＢｋ）から
サンプリングユニットＳＵ(2*k) への信号経路とが有効
になっている。したがって、上記各出力Ｏｉは、それぞ
れに対応する波形整形回路ＷＥｉでパルス幅が整えられ
た後、バッファ回路ＢＦｉでバッファリングされ、サン
プリングユニットＳＵｉに出力される。

【００８５】ここで、上記波形整形回路ＷＥｉおよびバ
ッファ回路ＢＦｉは、パルス幅を整えたり、バッファリ
ングしているだけである。したがって、バッファ回路Ｂ
Ｆｉの出力信号Ｔｉと、前のバッファ回路ＢＦ(i-1) の
出力信号Ｔ(i-1) との位相差は、走査回路部１２の位相
差と同じ位相差ずつ（この例では、クロック信号ＳＣＫ
Ａの９０度ずつ）遅れたタイミングである。これによ
り、バッファ回路ＢＦ１〜ＢＦｎは、サンプリング部１
１へ、互いに異なるサンプリングタイミングを示すタイ
ミング信号Ｔ１〜Ｔｎを出力できる。

【００８６】したがって、サンプリング部１１の見かけ
上の信号線解像度は、実際の信号線解像度と同じく、ｎ
となり、サンプリング部１１の各サンプリングユニット
ＳＵ１〜ＳＵｎは、互いに異なるタイミングで、映像信
号ＤＡＴをサンプリングできる。これにより、信号線解
像度ｎの映像信号ＤＡＴから、映像データＤ（1,j)〜Ｄ
(n,j) をサンプリングすると共に、走査信号線ＧＬｊが
選択されている間に、各データ信号線ＳＬ１〜ＳＬｎ
へ、サンプリング結果（Ｄ（1,j) 〜Ｄ(n,j)）を出力で
きる。この場合、各サンプリングユニットＳＵが時間的
に個別駆動されているので、画像表示装置１に表示され
る画像の水平解像度は、データ信号線駆動回路３の実際
の信号線解像度と同じく、データ信号線ＳＬの本数、す
なわち、ｎになる。

【００８７】なお、本実施形態では、点順次駆動の場合
を例にしており、サンプリング部１１の各サンプリング
ユニットＳＵｉは、タイミング信号Ｔｉが示す期間、導
通する。したがって、また、タイミング信号Ｔｉが遮断
を示す値に変化した時点が、サンプリングタイミングで
あり、その時点における、映像信号ＤＡＴの値（映像デ
ータＤ）が、サンプリング結果として、データ信号線Ｓ
Ｌｉに出力される。

【００８８】一方、低解像度の映像信号ＤＡＴが入力さ
れる場合、制御回路６は、図７に示すように、低解像度
を示す解像度切り換え信号ＭＣ（例えば、ローレベル）
をデータ信号線駆動回路３に出力する。

【００８９】これに応じて、切り換え部１３において、
スイッチＡＳＯ１〜ＡＳＯｐが遮断されると共に、スイ
ッチＡＳＮ１〜ＡＳＮｐが導通する。この状態では、シ
フトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡｋ）か
ら、サンプリングユニットＳＵ(2*k-1) およびＳＵ(2*
k) への信号経路が有効になり、隣り合うデータ信号線
ＳＬ・ＳＬが１セットで、シフトレジスタＳＲＡに割り
当てられる。

【００９０】さらに、制御回路６は、シフトレジスタＳ
ＲＢへのスタートパルス信号ＳＳＰＢをローレベルに固
定して、シフトレジスタＳＲＢを非動作状態にする。加
えて、レジスタ制御部１４は、解像度切り換え信号ＭＣ
が低解像度を示している場合、例えば、シフトレジスタ
ＳＲＢへの電力供給を遮断するなどして、シフトレジス
タＳＲＢの動作を停止させる。これにより、非動作状態
におけるシフトレジスタＳＲＢの消費電力を削減でき
る。

【００９１】また、制御回路６は、シフトレジスタＳＲ
Ｂへのクロック信号ＳＣＫＢを一定の電位に固定する。
これにより、例えば、制御回路６など、クロック信号Ｓ
ＣＫを発生する回路の消費電力も削減できる。

【００９２】一方、制御回路６は、シフトレジスタＳＲ
Ａを駆動するために、シフトタイミングの周波数が映像
データＤの印加周波数と同一のクロック信号ＳＣＫＡを
出力すると共に、スタートパルス信号ＳＳＰＡを出力す
る。なお、本実施形態では、両エッジでシフトするの
で、クロック信号ＳＣＫＡの周波数は、映像データＤの
印加周波数の１／２である。

【００９３】これにより、図７中、Ｏ１…に示すよう
に、走査回路部１２のシフトレジスタＳＲＡの各ラッチ
回路ＬＡｋが出力する各出力信号Ｏ(2*k-1) の波形は、
前段のラッチ回路ＬＡ(k-1) の出力Ｏ信号(2*k-3) より
も、シフトレジスタＳＲＡのシフト間隔ずつ（この例で
は、クロック信号ＳＣＫＡの１８０度ずつ）遅れたタイ
ミングの波形になる。なお、シフトレジスタＳＲＢは、
動作を停止しているので、シフトレジスタＳＲＢの各段
出力Ｏ２、Ｏ４…は、固定値（図７の例では、ローレベ
ル）になっている。

【００９４】また、上述したように、解像度切り換え信
号ＭＣが低解像度を示している場合、各ブロックＢｋに
は、シフトレジスタＳＲＡのｋ段目（ラッチ回路ＬＡ
ｋ）からサンプリングユニットＳＵ(2*k-1) およびＳＵ
(2*k) への信号経路が有効になっている。上記各出力Ｏ
(2*k-1) は、波形整形回路ＷＥ(2*k-1) およびバッファ
回路ＢＦ(2*k-1) を介し、タイミング信号Ｔ(2*k-1) と
して、サンプリングユニットＳＵ(2*k-1) に与えられる
と共に、波形整形回路ＷＥ(2*k) およびバッファ回路Ｂ
Ｆ(2*k) を介し、タイミング信号Ｔ(2*k) として、サン
プリングユニットＳＵ(2*k) に与えられる。

【００９５】ここで、この場合も、各波形整形回路ＷＥ
ｉおよびバッファ回路ＢＦｉは、パルス幅を整えたり、
バッファリングしているだけである。したがって、バッ
ファ回路ＢＦ(2*k-1) の出力信号Ｔ(2*k-1) と、バッフ
ァ回路ＢＦ（2*k-3)の出力信号Ｔ(2*k-3) との位相差
は、シフトレジスタＳＲＡの出力信号Ｏ(2*k-1) と出力
(2*k-3) との位相差と同じく、シフトレジスタＳＲＡの
シフト間隔分（この例では、クロック信号ＳＣＫＡの１
８０度分）である。また、互いに隣接するサンプリング
ユニットＳＵ(2*k-1) ・ＳＵ(2*k) には、互いに同じタ
イミングでのサンプリングを指示するタイミング信号Ｔ
(2*k-1) ・Ｔ(2*k) が入力される。

【００９６】したがって、サンプリング部１１の見かけ
上の信号線解像度は、ｐ（ｎ／２または（ｎ＋１）／
２）となり、サンプリング部１１の各サンプリングユニ
ットＳＵ１〜ＳＵｎのうち、隣接するサンプリングユニ
ットＳＵ(2*k-1) ・ＳＵ(2*k)の組同士は、互いに異な
るタイミングで、映像信号ＤＡＴをサンプリングすると
共に、隣接するサンプリングユニットＳＵ(2*k-1) ・Ｓ
Ｕ(2*k) は、同じタイミングで映像信号ＤＡＴをサンプ
リングする。これにより、信号線解像度ｐの映像信号Ｄ
ＡＴから、映像データＤ（1,j) 〜Ｄ(p,j) をサンプリ
ングすると共に、走査信号線ＧＬｊが選択されている間
に、各データ信号線ＳＬ１〜ＳＬｎへ、サンプリング結
果（Ｄ（1,j) 〜Ｄ(p,j) ）を出力できる。

【００９７】上記構成では、各サンプリングユニットＳ
Ｕ１〜ＳＵｎへのタイミング信号Ｔ１〜Ｔｎを生成する
ために、互いに独立した２系統のシフトレジスタＳＲＡ
・ＳＲＢが設けられている。また、低解像度時には、一
方のシフトレジスタＳＲＡの各段の出力を、１段あたり
複数のサンプリングユニットＳＵへ伝達することで、一
方のシフトレジスタＳＲＡの出力のみに基づいて、各サ
ンプリングユニットＳＵ１〜ＳＵｎへのタイミング信号
Ｔ１〜Ｔｎを生成すると共に、他方のシフトレジスタＳ
ＲＢの動作を停止させる。

【００９８】したがって、走査回路部（走査部）を単一
系統のシフトレジスタＳＲで構成し、当該シフトレジス
タＳＲが解像度に拘わらず出力信号Ｏ１〜Ｏｎを出力す
ると共に、これらの出力信号Ｏ１〜Ｏｎに基づいてタイ
ミング信号Ｔ１〜Ｔｎを生成する構成と比較すると、信
号線解像度に拘わらず、各シフトレジスタＳＲＡ・ＳＲ
Ｂの駆動周波数が１／２になると共に、低解像度の場合
に動作するシフトレジスタＳＲＡの段数を１／２に削減
できる。また、本実施形態の構成では、高解像度の場合
であっても、低解像度時に動作するシフトレジスタＳＲ
Ａの駆動周波数が、信号線解像度の１／２に抑えられて
いる。したがって、当該シフトレジスタＳＲＡの各段を
構成するラッチ回路ＬＡ１〜ＬＡｐは、最高駆動周波数
が１／２に削減され、より遅い回路で実現できる。

【００９９】これらの結果、上記構成と比べて、データ
信号線駆動回路３の消費電力を、例えば、１／４以下な
ど、大幅に削減できる。また、最高駆動周波数が低いの
で、回路規模および消費電力を削減できる。

【０１００】さらに、本実施形態では、低解像度の映像
信号ＤＡＴが入力される場合、シフトレジスタＳＲＢへ
の電力供給を停止しているので、非動作状態となるシフ
トレジスタＳＲＢでの消費電力を削減できる。なお、こ
の場合であっても、シフトレジスタＳＲＡの各段の出力
が、１段あたり複数のサンプリングユニットＳＵへ伝達
されているので、何ら支障なく、タイミング信号Ｔ１〜
Ｔｎを生成できる。また、本実施形態では、低解像度の
場合、クロック信号ＳＣＫＢの電位が一定の電位に保た
れ、クロック周期で変動していないので、クロック信号
ＳＣＫＢを発生する外部回路（例えば、制御回路６）に
おいても消費電力を削減できる。さらに、低解像度の映
像信号ＤＡＴの周波数を高解像度の映像信号ＤＡＴの周
波数より低くすることができるので、映像信号ＤＡＴを
発生する回路（例えば、制御回路６）における消費電力
を、より一層削減できる。

【０１０１】なお、上記では、低解像度の映像信号ＤＡ
Ｔが入力される場合に、シフトレジスタＳＲＡを用いる
場合を例にして説明したが、図８に示すデータ信号線駆
動回路３ａのように、シフトレジスタＳＲＢを用いても
よい。なお、この場合は、シフトレジスタＳＲＡが、特
許請求の範囲に記載の第１シフトレジスタに対応し、シ
フトレジスタＳＲＢが第２シフトレジスタに対応する。

【０１０２】この構成の場合、切り換え部１３ａの各ブ
ロックＢｋにおいて、解像度切り換え信号ＭＣが低解像
度を示している場合に遮断されるスイッチＡＳＯｋは、
シフトレジスタＳＲＡのｋ段目のラッチ回路ＬＡｋから
サンプリングユニットＳＵ(2*k-1) への信号経路上に設
けられている。また、スイッチＡＳＮｋは、低解像度を
示している場合に、シフトレジスタＳＲＢのｋ段目のラ
ッチ回路ＬＢｋからの信号経路とサンプリングユニット
ＳＵ(2*k-1) への信号経路を接続する。さらに、レジス
タ制御部１４は、シフトレジスタＳＲＢの動作／非動作
に代えて、高解像度か否かによって、シフトレジスタＳ
ＲＡを動作させるか否かを制御する。

【０１０３】低解像度の場合にシフトレジスタＳＲＡ・
ＳＲＢのいずれが動作するかに拘わらず、上記構成のデ
ータ信号線駆動回路３（３ａ）によれば、信号線解像度
が高い場合には、２系統のシフトレジスタＳＲＡ・ＳＲ
Ｂを用いて、各シフトレジスタＳＲＡ・ＳＲＢの駆動周
波数を低く抑えながら、高解像度の映像信号ＤＡＴを正
常にサンプリングできる。さらに、当該低駆動周波数に
対して最適化された小規模かつ低消費電力のシフトレジ
スタＳＲＡ・ＳＲＢの一方を用いて、低解像度の映像信
号ＤＡＴをサンプリングする。これにより、映像信号Ｄ
ＡＴの信号線解像度に応じて、見かけ上の信号線解像度
を変更できるにも拘わらず、低い消費電力で、各データ
信号線ＳＬ１〜ＳＬｎを駆動可能なデータ信号線駆動回
路３（３ａ）を実現できる。

【０１０４】ところで、図２に示す画素アレイ２と、デ
ータ信号線駆動回路３（３ａ〜３ｄ）および走査信号線
駆動回路４とは、別々に形成した後、それぞれが形成さ
れた基板を接続するなどして、それぞれを接続してもよ
いが、上記各駆動回路の製造コスト低減や実装コストの
低減が求められる場合は、画素アレイ２と、上記各駆動
回路３（３ａ〜３ｄ）・４とを、同一基板上に、すなわ
ち、モノシリックに形成する方が望ましい。さらに、こ
の場合は、それぞれを形成した後に、それぞれを接続す
る必要がないので、信頼性を向上することもできる。な
お、図２では、同じ基板上に形成される回路を破線で囲
んでいる。

【０１０５】以下では、モノシリックに形成される画像
表示装置１の例として、多結晶シリコン薄膜トランジス
タで上記画素アレイ２および上記各駆動回路３（３ａ〜
３ｄ）・４の能動素子を構成した場合における、トラン
ジスタの構造とその製造方法とについて簡単に説明す
る。

【０１０６】すなわち、図９（ａ）に示すガラス基板５
１上に、図９（ｂ）に示すように非晶質シリコン薄膜５
２が堆積される。さらに、図９（ｃ）に示すように、当
該非晶質シリコン薄膜５２にエキシマレーザを照射する
ことにより、非晶質シリコン薄膜５２を多結晶シリコン
薄膜５３に変化させる。

【０１０７】さらに、図９（ｄ）に示すように、多結晶
シリコン薄膜５３を所望の形状にパターニングし、図９
（ｅ）に示すように、上記多結晶シリコン薄膜５３上
に、二酸化シリコンからなるゲート絶縁膜５４を形成す
る。

【０１０８】また、図９（ｆ）において、ゲート絶縁膜
５４上に、アルミニウムなどによって、薄膜トランジス
タのゲート電極５５を形成した後、図９（ｇ）および図
９（ｈ）において、薄膜トランジスタのソース・ドレイ
ン領域となる領域５６および５７に、不純物を注入す
る。ここで、ｎ型領域５６には、燐が注入され、ｐ型領
域５７には硼素が注入される。なお、一方の領域に不純
物を注入する前に、残余の領域は、レジスト５８で覆わ
れているので、所望の領域のみに不純物を注入できる。

【０１０９】さらに、図９（ｉ）に示すように、上記ゲ
ート絶縁膜５４およびゲート電極５５上に、二酸化シリ
コンまたは窒化シリコンなどからなる層間絶縁膜５９を
堆積し、図９（ｊ）に示すように、コンタクトホール６
０を開口した後、図９（ｋ）に示すように、アルミニウ
ムなどの金属配線６１を形成する。

【０１１０】これにより、図１０に示すように、絶縁性
基板上の多結晶シリコン薄膜を活性層とする順スタガー
（トップゲート）構造の薄膜トランジスタを形成でき
る。なお、同図は、ｎ−ｃｈのトランジスタの例を示し
ており、上記ｎ型領域５６のうち、ゲート電極５５下部
の多結晶シリコン薄膜５３を、ガラス基板５１の表面方
向に挟むように配された領域５６ａ・５６ｂの一方は、
ソース領域となり、他方は、ドレイン領域になる。

【０１１１】このように、多結晶薄膜トランジスタを用
いることによって、実用的な駆動能力を有するデータ信
号線駆動回路３（３ａ〜３ｄ）および走査信号線駆動回
路４を、画素アレイと同一基板上に、かつ、略同一の製
造工程で構成できる。なお、上記では、一例として、当
該構造の薄膜トランジスタを例にして説明したが、例え
ば、逆スタガー構造など、他の構造の多結晶薄膜トラン
ジスタを用いても略同様の効果が得られる。

【０１１２】ここで、上記図９（ａ）から図９（ｋ）ま
での工程において、プロセスの最高温度は、ゲート絶縁
膜形成時の６００℃なので、例えば、米国コーニング社
の１７３７ガラスなどの高耐熱性ガラスを、基板５１と
して使用できる。

【０１１３】このように、多結晶シリコン薄膜トランジ
スタを、６００℃以下で形成することによって、絶縁基
板として、安価で大面積のガラス基板を用いることがで
きる。この結果、安価で表示面積の大きな画像表示装置
１を実現できる。

【０１１４】なお、画像表示装置１が液晶表示装置の場
合は、さらに、別の層間絶縁膜を介して、透過電極（透
過型液晶表示装置の場合）や、反射電極（反射型液晶表
示装置の場合）が形成される。

【０１１５】〔第２の実施形態〕本実施形態では、高解
像度時における信号線解像度と低解像度時における信号
線解像度との比率が他の値の場合の例として、信号線解
像度がｎおよびｎ／３の場合の構成について説明する。

【０１１６】すなわち、本実施形態では、上記比率が
２：１から３：１に変更されたことに伴なって、図１１
に示すように、データ信号線駆動回路３ｂの走査回路部
１２ｂに、３系統のシフトレジスタＳＲＡ〜ＳＲＣが設
けられている。なお、図１１の場合は、シフトレジスタ
ＳＲＡが特許請求の範囲に記載の第２シフトレジスタに
対応し、シフトレジスタＳＲＢ・ＳＲＣが第１シフトレ
ジスタに対応する。

【０１１７】これに伴ない、各シフトレジスタＳＲＡ〜
ＳＲＣの段数は、２系統の場合よりも少ない値ｐ、ｑお
よびｒに、それぞれ設定されている。なお、ｐは、ｎが
３の倍数の場合、ｎを３で割ったときの商であり、それ
以外の場合、商に１を足した値である。また、ｑ、ｒ
は、商または商に１を足した値であり、ｐ＋ｑ＋ｒ＝ｎ
である。

【０１１８】また、各データ信号線ＳＬ…が、シフトレ
ジスタＳＲＡ〜ＳＲＣの出力に順番に割り当て可能に構
成されている。具体的には、上記出力信号Ｏ１〜Ｏｎの
うち、シフトレジスタＳＲＡの各段出力、すなわち、ラ
ッチ回路ＬＡ１〜ＬＡｐの出力は、走査回路部１２ｂの
各出力信号Ｏ１〜Ｏｎのうち、（３の倍数＋１）番目の
出力信号Ｏ１、Ｏ４…として出力される。同様に、シフ
トレジスタＳＲＢの各段出力（ラッチ回路ＬＢ１〜ＬＢ
ｑの出力）は、（３の倍数＋２）番目の出力信号Ｏ２、
Ｏ５…として出力され、シフトレジスタＳＲＣの各段出
力（ラッチ回路ＬＣ１〜ＬＣｒの出力）は、３の倍数番
目の出力信号Ｏ３、Ｏ６…として出力される。

【０１１９】また、本実施形態に係る切り換え部１３ｂ
では、低解像度の場合、あるシフトレジスタＳＲＡの各
段の出力を、１段あたり３つのサンプリングユニットＳ
Ｕへ伝達するように構成されている。

【０１２０】より詳細には、上記切り換え部１３ｂは、
ｐ個のブロックＢ１〜Ｂｐに分けられている。ｐ以下の
整数をｋとすると、各ブロックＢｋには、２系統の場合
と略同様に、シフトレジスタＳＲＡ〜ＳＲＣのｋ段目の
出力Ｏ(3*k-2) 、Ｏ(3*k-1)、Ｏ(3*k) から、それぞれ
に対応するサンプリングユニットＳＵ(3*k-2) 、ＳＵ(3
*k-1) 、ＳＵ(3*k) への信号経路が設けられている。

【０１２１】さらに、各ブロックＢｋは、解像度切り換
え信号ＭＣが低解像度を示している場合に、非動作状態
のシフトレジスタＳＲＢ・ＳＲＣから、それぞれに対応
するサンプリングユニットＳＵ(3*k-1) およびＳＵ(3*
k) への信号経路を、それぞれ遮断するスイッチＡＳＯ
ｋ１・ＡＳＯｋ２を備えている。また、各ブロックＢｋ
は、低解像度を示している場合に、動作状態のシフトレ
ジスタＳＲＡからの信号経路と、非動作状態のシフトレ
ジスタＳＲＢ・ＳＲＣに対応するサンプリングユニット
ＳＵ(3*k-1) およびＳＵ(3*k) への信号経路とを、それ
ぞれ接続するスイッチＡＳＮｋ１・ＡＳＮｋ２とを備え
ている。

【０１２２】なお、第１の実施形態と略同様に、ｎが３
の倍数ではない場合、最終のブロックＢｋにおいて、シ
フトレジスタＳＲＢやＳＲＣからサンプリング部１１へ
の信号経路、並びに、スイッチＡＳＮｐ２・ＡＳＯｐ２
やＡＳＮｐ１・ＡＳＯｐ１は不要である。

【０１２３】また、本実施形態に係る各ブロックＢｋに
は、図１の構成と同様に、上記各ラッチ回路ＬＡｋ〜Ｌ
Ｃｋからの信号のパルス幅を、それぞれ調整する波形整
形回路ＷＥ(3*k-2) 、ＷＥ(3*k-1) およびＷＥ(3*k)
と、波形整形回路ＷＥ(3*k-2)、ＷＥ(3*k-1) およびＷ
Ｅ(3*k) の出力信号を、それぞれバッファリングするバ
ッファ回路ＢＦ(3*k-2) 、ＢＦ(3*k-1) およびＢＦ(3*
k) とが設けられている。

【０１２４】上記構成において、高解像度の映像信号Ｄ
ＡＴが入力される場合、制御回路６ｂは、図１２に示す
ように、高解像度を示す解像度切り換え信号ＭＣ（例え
ば、ハイレベル）をデータ信号線駆動回路３ｂに与え
る。

【０１２５】これに応じて、データ信号線駆動回路３ｂ
の切り換え部１３ｂにおいて、スイッチＡＳＯ１１〜Ａ
ＳＯｐ１およびＡＳＯ１２〜ＡＳＯｐ２が導通すると共
に、スイッチＡＳＮ１１〜ＡＳＮｐ１およびＡＳＮ１２
〜ＡＳＮｐ２が遮断される。これにより、上記各データ
信号線ＳＬ…が、シフトレジスタＳＲＡ〜ＳＲＣの出力
に順番に割り当てられる。

【０１２６】また、レジスタ制御部１４は、解像度切り
換え信号ＭＣが高解像度を示している場合、例えば、シ
フトレジスタＳＲＢ・ＳＲＣへ電力供給するなどして、
シフトレジスタＳＲＢ・ＳＲＣを動作させている。一
方、制御回路６ｂは、全シフトレジスタＳＲＡ〜ＳＲＣ
を駆動するために、シフトタイミングの周波数が映像デ
ータＤの印加周波数の１／３のクロック信号ＳＣＫＡ〜
ＳＣＫＣを、それぞれ出力する。この際、制御回路６ｂ
は、各データ信号線ＳＬ…へ時間的に個別のデータ（各
画素ＰＩＸへの映像データＤ）を書き込むために、上記
各クロック信号ＳＣＫＡ〜ＳＣＫＣの位相は、各クロッ
ク信号ＳＣＫＡ〜ＳＣＫＣによって各シフトレジスタＳ
ＲＡ〜ＳＲＣへ指示されるシフトタイミングが、各シフ
トレジスタＳＲＡ〜ＳＲＣに対応するデータ信号線ＳＬ
の順番（この場合は、ＳＣＫＡ→ＳＣＫＢ→ＳＣＫＣ→
ＳＣＫＡの順番）で繰り返されるように設定されてい
る。

【０１２７】本実施形態では、各シフトレジスタＳＲＡ
〜ＳＲＣが、クロック信号ＳＣＫＡ〜ＳＲＣの両エッジ
でシフトするように構成されている。したがって、各ク
ロック信号ＳＣＫＡ〜ＳＣＫＣの周波数は、映像データ
Ｄの印加周波数の１／６であり、クロック信号ＳＣＫＡ
〜ＳＣＫＣの位相差は、それぞれ６０度に設定されてい
る。

【０１２８】また、制御回路６ｂは、各シフトレジスタ
ＳＲＡ〜ＳＲＣの初段出力Ｏ１〜ＯＣの位相差が上記位
相差ずつ遅れたタイミングとなるように、各シフトレジ
スタＳＲＡ〜ＳＲＣへのスタートパルス信号ＳＳＰＡ〜
ＳＳＰＣを出力する。

【０１２９】これにより、図１２に示すように、走査回
路部１２ｂの各出力Ｏｉの波形と、前の出力Ｏ(i-1) と
の位相差、および、バッファ回路ＢＦｉの出力信号Ｔｉ
と、前のバッファ回路ＢＦ(i-1) の出力信号Ｔ(i-1) と
の位相差は、上記位相差になる。この結果、バッファ回
路ＢＦ１〜ＢＦｎは、サンプリング部１１へ、互いに異
なるサンプリングタイミングを示すタイミング信号Ｔ１
〜Ｔｎを出力できる。

【０１３０】したがって、第１の実施形態と同様に、サ
ンプリング部１１の見かけ上の信号線解像度は、ｎとな
り、サンプリング部１１の各サンプリングユニットＳＵ
１〜ＳＵｎは、互いに異なるタイミングで、映像信号Ｄ
ＡＴをサンプリングできる。これにより、信号線解像度
ｎの映像信号ＤＡＴから、映像データＤ（1,j) 〜Ｄ(n,
j) をサンプリングすると共に、走査信号線ＧＬｊが選
択されている間に、各データ信号線ＳＬ１〜ＳＬｎへ、
サンプリング結果（Ｄ（1,j) 〜Ｄ(n,j) ）を出力でき
る。

【０１３１】一方、低解像度の映像信号ＤＡＴが入力さ
れる場合、制御回路６ｂは、図１３に示すように、低解
像度を示す解像度切り換え信号ＭＣ（例えば、ローレベ
ル）をデータ信号線駆動回路３ｂに出力する。

【０１３２】これに応じて、切り換え部１３ｂにおい
て、スイッチＡＳＯ１１〜ＡＳＯｐ１およびＡＳＯ１２
〜ＡＳＯｐ２が遮断されると共に、スイッチＡＳＮ１１
〜ＡＳＮｐ１およびＡＳＮ１２〜ＡＳＮｐ２が導通す
る。この状態では、シフトレジスタＳＲＡのｋ段目（ラ
ッチ回路ＬＡｋ）から、サンプリングユニットＳＵ(3*k
-2) 、ＳＵ(3*k-1) およびＳＵ(3*k) への信号経路が有
効になり、隣り合う３本のデータ信号線ＳＬ…が１セッ
トで、シフトレジスタＳＲＡに割り当てられる。

【０１３３】さらに、制御回路６ｂは、シフトレジスタ
ＳＲＢ・ＳＲＣへのスタートパルス信号ＳＳＰＢ・ＳＳ
ＰＣをローレベルに固定して、低解像度時に非動作状態
となると定められたシフトレジスタＳＲＢ・ＳＲＣを非
動作状態にする。加えて、レジスタ制御部１４は、解像
度切り換え信号ＭＣが低解像度を示している場合、例え
ば、これらのシフトレジスタＳＲＢ・ＳＲＣへの電力供
給を遮断する。これにより、非動作状態におけるシフト
レジスタＳＲＢ・ＳＲＣの消費電力を削減できる。

【０１３４】また、制御回路６ｂは、シフトレジスタＳ
ＲＢ・ＳＲＣへのクロック信号ＳＣＫＢ・ＳＣＫＣを一
定の電位に固定する。これにより、例えば、制御回路６
ｂなど、各クロック信号…を発生する回路の消費電力も
削減できる。

【０１３５】一方、制御回路６ｂは、シフトレジスタＳ
ＲＡを駆動するために、シフトタイミングの周波数が映
像データＤの印加周波数と同一のクロック信号ＳＣＫＡ
を出力すると共に、スタートパルス信号ＳＳＰＡを出力
する。なお、本実施形態では、両エッジでシフトするの
で、クロック信号ＳＣＫＡの周波数は、映像データＤの
印加周波数の１／２である。

【０１３６】これにより、図１３中、Ｏ１…に示すよう
に、走査回路部１２ｂのシフトレジスタＳＲＡの各ラッ
チ回路ＬＡｋが出力する各出力信号Ｏ(3*k-2) の波形
は、前段のラッチ回路ＬＡ(k-1) の出力Ｏ信号(3*k-5)
よりも、シフトレジスタＳＲＡのシフト間隔ずつ（この
例では、クロック信号ＳＣＫＡの１８０度ずつ）遅れた
タイミングの波形になる。なお、シフトレジスタＳＲＢ
・ＳＲＣは、動作を停止しているので、シフトレジスタ
ＳＲＢの各段出力は、固定値（図１３の例では、ローレ
ベル）になっている。

【０１３７】さらに、第１の実施形態と同様に、本実施
形態に係る各波形整形回路ＷＥｉおよびバッファ回路Ｂ
Ｆｉは、パルス幅を整えたり、バッファリングしている
だけである。したがって、ｋ段目のラッチ回路ＬＡｋに
対応するバッファ回路ＢＦ(3*k-2) 〜ＢＦ(3*k) は、互
いに同じサンプリングタイミングを示す出力信号Ｔｉ(3
*k-2) 〜Ｔｉ(3*k) を出力する。また、上記出力信号Ｔ
ｉ(3*k-2) 〜Ｔｉ(3*k) と、上記ラッチ回路ＬＡｋの１
段前のラッチ回路ＬＡ(k-1) に対応するバッファ回路Ｂ
Ｆ(3*k-5) 〜ＢＦ(3*k-3) の出力Ｔｉ(3*k-5) 〜Ｔｉ(3
*k-3) との位相差は、シフトレジスタＳＲＡの出力信号
Ｏ(3*k-5) と出力(3*k-2) との位相差と同じく、シフト
レジスタＳＲＡのシフト間隔分（この例では、クロック
信号ＳＣＫＡの１８０度分）になる。

【０１３８】したがって、サンプリング部１１の見かけ
上の信号線解像度は、ｐとなり、サンプリング部１１の
各サンプリングユニットＳＵ１〜ＳＵｎのうち、隣接す
る３つのサンプリングユニットＳＵ(3*k-2) 〜ＳＵ(3*
k) の組同士は、互いに異なるタイミングで、映像信号
ＤＡＴをサンプリングすると共に、隣接する３つのサン
プリングユニットＳＵ(3*k-2) ・ＳＵ(3*k) は、同じタ
イミングで映像信号ＤＡＴをサンプリングする。これに
より、信号線解像度ｐの映像信号ＤＡＴから、映像デー
タＤ（1,j) 〜Ｄ(p,j) をサンプリングすると共に、走
査信号線ＧＬｊが選択されている間に、各データ信号線
ＳＬ１〜ＳＬｎへ、サンプリング結果（Ｄ（1,j) 〜Ｄ
(p,j) ）を出力できる。

【０１３９】なお、上記では、低解像度時にシフトレジ
スタＳＲＡが動作する場合を例にして説明したが、当然
ながら、図１４に示すデータ信号線駆動回路３ｃのよう
に、低解像度時にシフトレジスタＳＲＢを動作させても
よいし、図１５に示すデータ信号線駆動回路３ｄのよう
に、低解像度時にシフトレジスタＳＲＣを動作させても
よい。なお、図１４の場合は、シフトレジスタＳＲＢが
特許請求の範囲に記載の第２シフトレジスタに対応し、
シフトレジスタＳＲＡ・ＳＲＣが第１シフトレジスタに
対応する。また、図１５の場合は、シフトレジスタＳＲ
Ｃが第２シフトレジスタに、シフトレジスタＳＲＡ・Ｓ
ＲＢが第１シフトレジスタに対応する。

【０１４０】さらに、上記第１および第２の実施形態で
は、高解像度時における信号線解像度と低解像度時にお
ける信号線解像度との比率が、それぞれ、２：１および
３：１の場合を例にして説明したが、例えば、４：１の
場合に４系統のシフトレジスタを設けるなど、２以上の
任意の整数をｘとすると、信号線解像度がｘ：１の場合
に、ｘ系統のシフトレジスタを設けてもよい。

【０１４１】また、上記では、複数の解像度の例とし
て、高解像度と低解像度とのうちのいずれか一方がデー
タ信号線駆動回路（３〜３ｄ）に供給される場合を例に
して説明したが、データ信号線駆動回路に入力可能な解
像度の数は、２に限るものではなく、３以上であっても
よい。

【０１４２】一例として、高解像度、中解像度および低
解像度のいずれかの映像信号ＤＡＴが供給される場合を
例にして説明すると、図２１に示すデータ信号線駆動回
路３ｅは、図１１に示すデータ信号線駆動回路３ｂと略
同様の構成であるが、高解像度（モード１）時には、全
シフトレジスタＳＲＡ〜ＳＲＣが動作し、低解像度（モ
ード３）時には、シフトレジスタＳＲＡのみが動作する
だけでなく、中解像度（モード２）時には、シフトレジ
スタＳＲＡおよびＳＲＢが動作するように構成されてい
る。

【０１４３】すなわち、本変形例に係るデータ信号線駆
動回路３ｅには、高解像度／低解像度を示す解像度切り
換え信号ＭＣに代えて、高解像度／中解像度／低解像度
を指示する解像度切り換え信号ＭＣが入力されている。
また、レジスタ制御部１４に代えて、シフトレジスタＳ
ＲＢおよびＳＲＣの動作／動作停止をそれぞれ制御する
レジスタ制御部１４ｂおよび１４ｃが設けられており、
レジスタ制御部１４ｂは、解像度切り換え信号ＭＣが低
解像度を示している場合、シフトレジスタＳＲＢを停止
させ、中解像度または高解像度を示している場合、シフ
トレジスタＳＲＢを動作させる。一方、レジスタ制御部
１４ｃは、解像度切り換え信号ＭＣが高解像度を示して
いる場合、シフトレジスタＳＲＣを動作させ、中解像度
または低解像度を示している場合、シフトレジスタＳＲ
Ｃを停止させる。

【０１４４】さらに、本変形例において、切り換え部１
３ｂに代えて設けられた切り換え部１３ｅは、解像度切
り換え信号ＭＣが高解像度を示している場合、各シフト
レジスタＳＲＡ〜ＳＲＣからの出力信号Ｏ１〜Ｏｎに基
づいて、タイミング信号Ｔ１〜Ｔｎを生成し、低解像度
を示している場合、シフトレジスタＳＲＡからの出力信
号Ｏ１、Ｏ４…に基づいて、各タイミング信号Ｔ１〜Ｔ
ｎを生成する。また、中解像度を示している場合は、シ
フトレジスタＳＲＡおよびＳＲＢからの出力信号Ｏ１、
Ｏ２、Ｏ４…に基づいて、各タイミング信号Ｔ１〜Ｔｎ
を生成する。

【０１４５】図２１の例では、上記解像度切り換え信号
ＭＣは、解像度切り換え信号ＭＣ１およびＭＣ２の組み
合わせとして入力されており、両者がハイレベルの場
合、高解像度を示し、両者がローレベルの場合、低解像
度を示している。また、解像度切り換え信号ＭＣ１がハ
イレベル、かつ、解像度切り換え信号ＭＣ２がローレベ
ルの場合、中解像度を示している。また、レジスタ制御
部１４ｂは、解像度切り換え信号ＭＣ１がハイレベルの
場合に、シフトレジスタＳＲＢを動作させ、ローレベル
の場合に、シフトレジスタＳＲＢを停止させる。また、
レジスタ制御部１４ｃは、解像度切り換え信号ＭＣ２が
ハイレベルか否かに応じて、シフトレジスタＳＲＣを動
作／停止させる。一方、図１１と同様に設けられたスイ
ッチＡＳＮｋ１およびＡＳＯｋ１は、解像度切り換え信
号ＭＣ１に応じて導通／遮断され、スイッチＡＳＮｋ２
およびＡＳＯｋ２は、解像度切り換え信号ＭＣ２に応じ
て導通／遮断される。

【０１４６】なお、各解像度（各モード）時に動作する
シフトレジスタは、図２１の例に限るものではなく、例
えば、解像度のモード２時にシフトレジスタＳＲＡ・Ｓ
ＲＢを動作させ、解像度のモード３時にシフトレジスタ
ＳＲＢあるいはＳＲＣを動作させてもよい。また、解像
度のモード２時にシフトレジスタＳＲＡ・ＳＲＣを動作
させ、解像度のモード３時にシフトレジスタＳＲＡ・Ｓ
ＲＢ・ＳＲＣのいずれか１つを動作させてもよいし、解
像度のモード２時にシフトレジスタＳＲＢ・ＳＲＣを動
作させ、解像度のモード３時にシフトレジスタＳＲＡ・
ＳＲＢ・ＳＲＣのいずれか１つを動作させてもよい。い
ずれの場合であっても、解像度のモード１時にシフトレ
ジスタＳＲＡ・ＳＲＢ・ＳＲＣの全てを動作させ、解像
度のモード２時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲ
Ｃのうちのいずれか２つを動作させ、解像度のモード３
時にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣのいずれか
１つを動作させれば同様の効果が得られる。

【０１４７】また、４系統のシフトレジスタＳＲＡ・Ｓ
ＲＢ・ＳＲＣ・ＳＲＤ（図示せず）を設ける場合では、
解像度のモード１時にシフトレジスタＳＲＡ・ＳＲＢ・
ＳＲＣ・ＳＲＤの全てを動作させ、解像度のモード２時
にシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤのい
ずれか３つを動作させ、解像度のモード３時にシフトレ
ジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤのいずれか２を
動作させ、解像度のモード４時にシフトレジスタＳＲＡ
・ＳＲＢ・ＳＲＣ・ＳＲＤのいずれか１つを動作させれ
ばよい。

【０１４８】ただし、通常、信号線解像度の比率が、
４：２：１などの整数倍で表すことが多いため、例え
ば、４系統のシフトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・
ＳＲＤを設ける場合では、上記の解像度モード１と解像
度モード３と解像度モード４を切り換えることができる
ように構成し、解像度モード２の場合は無視してもよ
い。

【０１４９】このように、複数の信号線のそれぞれに対
応して設けられた信号線駆動部へ、それぞれが入力信号
に応じて動作するためのタイミングを示すタイミング信
号を出力する走査部（走査回路部１２〜１２ｄ）が設け
られた信号線駆動回路において、上記走査部には、複数
系統のシフトレジスタ（ＳＲＡ〜ＳＲＣ）と、入力信号
の信号線解像度に応じて、上記複数系統のシフトレジス
タの少なくとも一部を動作または休止させる制御手段
（レジスタ制御部１４〜１４ｃ）とが設けられていれ
ば、同様の効果が得られる。

【０１５０】〔第３の実施形態〕ところで、上記では、
走査部（走査回路部１２〜１２ｄ）に、複数系統のシフ
トレジスタ（ＳＲＡ〜ＳＲＣ）を設け、信号線解像度に
応じて、各系統の動作／非動作を制御する場合について
説明したが、単一系統のシフトレジスタが設けられてい
る場合であっても、信号線解像度に応じて、当該シフト
レジスタの一部の動作を停止させることができれば、あ
る程度の効果が得られる。

【０１５１】一例として、上記走査部がデータ信号線駆
動回路に設けられた場合を例にして説明すると、図２に
示す画像表示装置１のデータ信号線駆動回路３ｆには、
図１９に示すように、１系統のシフトレジスタＳＲ１が
設けられている。当該シフトレジスタＳＲ１には、低解
像度の映像信号ＤＡＴが入力される低解像度モード時
に、各奇数段（例えばＬ１）の出力と、次の奇数段（例
えば、Ｌ３）の入力とを接続するスイッチＡＳ１…が設
けられている。また、各偶数段（例えば、Ｌ２）の前後
には、低解像度モード時に、前段（例えば、Ｌ１）およ
び次段（例えば、Ｌ３）から、当該偶数段を切り離すス
イッチＡＳ２…が設けられている。なお、上記スイッチ
ＡＳ１およびＡＳ２が特許請求の範囲に記載のスイッチ
に対応する。

【０１５２】さらに、奇数番目の各波形整形回路ＷＥ
１、ＷＥ３…の出力には、低解像度モード時に、次の波
形整形回路ＷＥ２…と接続するスイッチＡＳ３…を含む
切り換え部１３ｆが設けられている。なお、各スイッチ
ＡＳ１〜ＡＳ３の導通／遮断は、解像度切り換え信号Ｍ
Ｃに基づいて制御される。

【０１５３】上記構成のデータ信号線駆動回路３ｆは、
高解像度モード時には、シフトレジスタＳＲ１の全段を
介して信号がシフトされる。この場合、上記データ信号
線駆動回路３ｆのシフトレジスタＳＲ１の初段Ｌ１に、
スタートパルス信号ＳＳＰが入力されると、シフトレジ
スタＳＲ１は、クロック信号ＳＣＫが示すシフト周期
で、各段Ｌ１…の出力を次段Ｌ２…にシフトさせる。こ
れにより、シフトレジスタＳＲ１の各段を構成するラッ
チ回路Ｌ１…の出力信号波形は、互いにシフト周期ずつ
ズレた波形Ｏ１…となる。

【０１５４】当該各出力信号Ｏ１…は、それぞれに対応
する波形整形回路ＷＥ１…でパルス幅が調整された後、
それぞれに対応するバッファ回路ＢＦ１…でバッファリ
ングされ、タイミング信号Ｔ１…として出力される。さ
らに、サンプリング部１１は、各タイミング信号Ｔ１…
に基づいて、各データ信号線ＳＬ１…に、互いに異なる
タイミングでサンプリングされた映像信号ＤＡＴを書き
込む。これにより、画像表示装置３ｆは、データ信号線
ＳＬｉの数に対応した水平解像度で、映像信号ＤＡＴを
表示する。

【０１５５】一方、水平解像度が高解像度モード時の１
／２の映像信号ＤＡＴが入力される低解像度モード時に
は、制御回路６は、低解像度の映像信号ＤＡＴのサンプ
リング周期と一致するシフト周期を指示するクロック信
号ＳＣＫを出力する。また、データ信号線駆動回路３ｆ
において、スイッチＡＳ２が遮断され、スイッチＡＳ１
が導通する。これにより、シフトレジスタＳＲ１におい
て、シフトレジスタＳＲ１の各ラッチ回路Ｌ１…は、１
つおきに使用され、偶数段および奇数段の一方（この場
合は偶数段）を飛ばして（迂回して）信号がシフトされ
る。

【０１５６】これにより、シフトレジスタＳＲ１の奇数
段の出力波形Ｏ１、Ｏ３…は、図２０に示すように、上
記サンプリング周期ずつズレたタイミングの波形にな
る。さらに、低解像度モード時には、スイッチＡＳ３が
導通しているので、奇数番目の波形整形回路ＷＥ１、Ｗ
Ｅ３…は、それぞれに対応するサンプリングユニットＳ
Ｕ１、ＳＵ３…と、次のサンプリングユニットＳＵ２、
ＳＵ４…とに接続される。したがって、隣接するサンプ
リングユニット（例えば、ＳＵ１・ＳＵ２）には、互い
に同じタイミングのタイミング信号（例えば、Ｔ１・Ｔ
２）が与えられ、両者は、同じタイミングで映像信号Ｄ
ＡＴをサンプリングする。この結果、データ信号線駆動
回路３ｆは、互いに隣接するデータ信号線（例えば、Ｓ
Ｌ１・ＳＬ２）を１セットとして駆動して、それぞれに
同じ値のデータを書き込むことができる。

【０１５７】この結果、画像表示装置１の見た目の信号
線解像度（水平解像度）は、実際の信号線解像度の１／
２となり、映像信号ＤＡＴの信号線解像度に合わせるこ
とができる。このように、本実施形態でも、画像表示装
置１の実際の信号線解像度よりも、信号線解像度が低い
映像信号ＤＡＴが入力された場合、隣接する複数の画素
ＰＩＸ…に、同値データを書き込むことによって、見た
目の信号線解像度を、映像信号ＤＡＴの信号線解像度に
合わせることができる。したがって、実際の信号線解像
度よりも信号線解像度が低い映像信号ＤＡＴが入力され
た場合であっても、高品位に画像を表示できる。

【０１５８】ここで、本実施形態では、低解像度の映像
信号ＤＡＴが入力される場合、シフトレジスタＳＲ１の
一部（この例では、偶数段）の動作を停止させ、動作し
ている奇数段のみにより、シフトレジスタを構成してお
り、図２に示す制御回路６ｆは、クロック信号ＳＣＫの
周波数を高解像度の場合と比較して１／２に低下させ
る。また、制御回路６ｆは、低解像度の映像信号ＤＡＴ
の周波数を高解像度の映像信号の周波数より低くする。
したがって、クロック信号ＳＣＫおよび映像信号ＤＡＴ
を発生する外部回路（例えば、制御回路６ｆ）における
消費電力を削減できる。なお、上記では、水平解像度の
みが変化する場合を例にして、クロック信号ＳＣＫの周
波数を１／２に低下させると説明したが、映像信号ＤＡ
Ｔの水平解像度が低下（例えば、１／２）するだけでは
なく、垂直解像度も低下（例えば、１／２）する場合
は、クロック信号ＳＣＫの周波数は、垂直解像度の低下
率と水平解像度の低下率との積（例えば、１／４）だけ
低下される。

【０１５９】さらに、本実施形態に係るレジスタ制御部
１４ｆは、解像度切り換え信号ＭＣに基づいて、迂回さ
れるラッチ回路（この場合は、偶数段）への電力供給を
遮断するなどして、現在入力されている映像信号ＤＡＴ
の信号線解像度では使用していないラッチ回路を停止さ
せる。これにより、非動作状態におけるシフトレジスタ
ＳＲ１の消費電力を削減できる。

【０１６０】なお、本実施形態では、低解像度の映像信
号ＤＡＴが入力される場合、シフトレジスタＳＲ１の偶
数段の動作を停止させ、奇数段のみを動作しているもの
を例に挙げて示しているが、これに限定されるものでは
なく、低解像度の映像信号ＤＡＴが入力される場合、シ
フトレジスタＳＲ１の奇数段の動作を停止させ、偶数段
のみを動作していてもよい。

【０１６１】また、本実施形態では、シフトレジスタＳ
Ｒ１を奇数段と偶数段の２つのブロックに分けて、映像
信号ＤＡＴの信号線解像度に応じて動作・停止を制御す
るものを例に挙げて示しているが、本実施形態はこれに
限定されず、３つ以上のブロックに分けても良い。例え
ば、シフトレジスタＳＲ１を（３ｉ−２）段、（３ｉ−
１）段、（３ｉ）段（ｉは自然数）の３つのブロックに
分けて、高解像度の映像信号ＤＡＴが入力される場合に
は全てのブロックを動作させ、低解像度の映像信号ＤＡ
Ｔが入力される場合には（３ｉ−２）段を動作させ、
（３ｉ−１）段および（３ｉ）段を停止させればよい。
さらに、解像度の切り換えも２つに限定されるものでは
なく、３以上の解像度で切り換えることができる。この
場合、シフトレジスタＳＲ１を構成する各ラッチ回路か
ら、解像度に応じた数のラッチ回路を選択し、例えば、
各ラッチ回路の接続を切り換えるなどして、選択された
数のラッチ回路によってシフトレジスタを構成すればよ
い。

【０１６２】いずれの場合であっても、シフトレジスタ
ＳＲ１の段の少なくとも一部を迂回して信号をシフトさ
せるか否かを、映像信号ＤＡＴの解像度に応じて制御で
きれば、同様の効果が得られる。

【０１６３】ただし、第１および第２の実施形態のよう
に、走査部（走査回路部１２〜１２ｄ）に、複数系統の
シフトレジスタ（ＳＲＡ〜ＳＲＣ）を設け、信号線解像
度に応じて、各系統の動作／非動作を制御する場合は、
第３の実施形態の構成と比較して、高解像度の場合であ
っても、低解像度時に動作するシフトレジスタの駆動周
波数が抑えられている（例えば、２系統の場合で、１／
２）。また、当該シフトレジスタの各段を構成するラッ
チ回路は、最高駆動周波数が削減されているので、より
遅い回路で実現できる。これらの結果、データ信号線駆
動回路（３〜３ｅ）の消費電力をさらに抑制できる。

【０１６４】なお、上記各実施形態では、高解像度モー
ドにおいて、各走査回路部１２（１２ａ〜１２ｆ）の各
出力Ｏｉに対して、１本のデータ信号線ＳＬｉ（１つの
サンプリングユニット）を割り当てているが、これに限
るものではない。例えば、各画素が、Ｒ、Ｇ、Ｂのサブ
ピクセルから構成され、各サブピクセルへのデータ信号
線を駆動するサンプリングユニットが、解像度に拘わら
ず、互いに同じタイミングで駆動される場合や、映像信
号ＤＡＴが複数の信号線で分割して伝送され、それぞれ
をサンプリングするサンプリングユニットが、解像度に
拘わらず、互いに同じタイミングで駆動される場合な
ど、解像度に拘わらず、複数のサンプリングユニット
が、互いに同じタイミングで駆動される場合は、高解像
度モードにおいて、上記各出力Ｏｉに対して、これらの
サンプリングユニットの組を割り当てるように構成する
こともできる。なお、この場合、低解像度モード時に
は、動作中のシフトレジスタの各段出力、１つ１つに基
づいて、サンプリングユニットの組のうち、時間的に隣
接するタイミングで駆動される複数の組が駆動される。

【０１６５】さらに、上記各実施形態では、各データ信
号線ＳＬ１〜ＳＬｎを点順次駆動する場合を例にして説
明したが、線順次駆動する場合であってもよい。この場
合であっても、各データ信号線ＳＬ１〜ＳＬｎへ出力す
べき信号を示す映像データＤ…を、映像信号ＤＡＴか
ら、それぞれサンプリングするサンプリング部が設けら
れている。したがって、上記データ信号線駆動回路３
（３ａ〜３ｆ）と同一の構成の走査回路部および切り換
え部によって、当該サンプリング部へのタイミング信号
Ｔ１〜Ｔｎを生成することで、同様の効果が得られる。

【０１６６】さらに、上記各実施形態では、各シフトレ
ジスタ（ＳＲＡ〜ＳＲＣ、ＳＲ１）がクロック信号（Ｓ
ＣＫＡ〜ＳＣＫＣ、ＳＣＫ）の両エッジでシフトする場
合を例にして説明したが、これに限るものではない。ク
ロック信号に同期してシフトすれば、同様の効果が得ら
れる。ただし、本実施形態のように、両エッジでシフト
すれば、片方のエッジでシフトする場合よりも、シフト
の周期が同じとするとクロック信号の周波数を１／２に
削減できる。したがって、クロック信号の生成回路の消
費電力を削減できる。

【０１６７】また、上記第１および第２の実施形態で
は、走査回路部１２（１２ａ〜１２ｅ）および切り換え
部１３（１３ａ〜１３ｅ）とサンプリング部１１との間
に波形整形回路ＷＥ…およびバッファ回路ＢＦ…が設け
られている場合を例にして説明したが、これに限るもの
ではない。例えば、上記第３の実施形態のように、走査
回路部（１２ｆ）と切り換え部（１３ｆ）との間に波形
整形回路（ＷＥ…）を設け、切り換え部（１３ｆ）とサ
ンプリング部（１１）との間にバッファ回路（ＢＦ…）
を設けてもよい。走査回路部１２（１２ａ〜１２ｆ）、
切り換え部１３（１３ａ〜１３ｆ）、サンプリング部１
１、波形整形回路（ＷＥ…）およびバッファ回路（ＢＦ
…）の順序が異なっていても、上記各実施形態と略同様
の効果が得られる。

【０１６８】さらに、走査回路部１２（１２ａ〜１２
ｆ）がサンプリング部１１を直接駆動しても、サンプリ
ングタイミングのバラツキが許容範囲内に収まる程度
に、走査回路部１２（１２ａ〜１２ｆ）の駆動能力が十
分大きければ、波形整形回路ＷＥ…およびバッファ回路
ＢＦ…を省略してもよい。

【０１６９】ただし、信号線解像度が高くなればなる
程、上記許容範囲が狭くなる。また、多結晶シリコン薄
膜トランジスタは、単結晶シリコンでトランジスタを形
成する場合よりも駆動能力が制限されていることが多
い。したがって、多結晶シリコン薄膜トランジスタでデ
ータ信号線駆動回路３（３ａ〜３ｆ）の能動素子を形成
する場合や、最大の信号線解像度が高い場合には、上記
各実施形態のように、波形整形回路ＷＥ…およびバッフ
ァ回路ＢＦ…を設ける方が望ましい。

【０１７０】また、上記第１および第２の実施形態で
は、切り換え部１３（１３ａ〜１３ｄ）に、非動作状態
のシフトレジスタからの信号経路を遮断するスイッチ
（ＡＳＮ…）が設けられているが、これに限るものでは
ない。非動作状態のシフトレジスタの出力が動作状態の
シフトレジスタから各サンプリングユニットへの信号の
伝達に支障とならないように、シフトレジスタの回路構
成やシフトレジスタへの電源供給の有無などが設定され
ていればよい。また、上記第３の実施形態では、非動作
状態のラッチ回路を動作状態のラッチ回路から遮断する
スイッチＡＳ２が設けられている場合について説明した
が、これに限るものではない。非動作状態のラッチ回路
の出力が動作状態のラッチ回路への信号の伝達に支障と
ならないように、ラッチ回路の回路構成やラッチ回路へ
の電源供給の有無が設定されていればよい。

【０１７１】ただし、上記各実施形態のように、上記遮
断スイッチが設けられていれば、シフトレジスタまたは
シフトレジスタを構成するラッチ回路が、どのような回
路で構成されている場合であっても、何ら支障なく、非
動作状態のシフトレジスタまたはラッチ回路への電源供
給を停止したり、これらへの各種制御信号（シフトパル
ス、クロック信号など）の入力を停止したりできる。

【０１７２】上記信号線解像度の比率ｘ：１や信号の駆
動方法、あるいは、波形整形回路などの有無や切り換え
部の構成に拘わらず、上記第１および第２実施形態に係
るデータ信号線駆動回路は、信号線解像度が高い場合に
は、全系統のシフトレジスタを用いることで、個々のシ
フトレジスタの駆動周波数を低く抑えながら、高解像度
の映像信号ＤＡＴをサンプリングするためのタイミング
信号Ｔ１〜Ｔｎを生成すると共に、当該低駆動周波数に
対して最適化された小規模かつ低消費電力のシフトレジ
スタのいずれかを用いて、低解像度の映像信号ＤＡＴを
サンプリングするためのタイミング信号Ｔ１〜Ｔｎを生
成している。また、第３の実施形態に係るデータ信号線
駆動回路は、信号線解像度が高い場合には、シフトレジ
スタＳＲ１の全ラッチ回路を用いることで、高解像度の
映像信号ＤＡＴをサンプリングするためのタイミング信
号Ｔ１〜Ｔｎを生成すると共に、信号線解像度が低い場
合には、シフトレジスタＳＲ１の一部のラッチ回路から
シフトレジスタを構成し、当該シフトレジスタの出力信
号に基づいて低解像度の映像信号ＤＡＴをサンプリング
するためのタイミング信号Ｔ１〜Ｔｎを生成している。
これらの結果、映像信号ＤＡＴの信号線解像度に応じ
て、見かけ上の信号線解像度を変更できるにも拘わら
ず、低い消費電力で、各データ信号線ＳＬ１〜ＳＬｎを
駆動可能なデータ信号線駆動回路を実現できる。

【０１７３】なお、上記では、アクティブマトリクス型
の画像表示装置１のデータ信号線駆動回路３（３ａ〜３
ｆ）を例にして説明したが、これに限るものではない。
本発明は、例えば、プリンタなどの画像形成装置におい
て、線状に配された複数の領域の明るさを制御して静電
潜像を形成する際に、各領域に接続されたデータ信号線
を駆動するデータ信号線駆動回路にも適用できる。

【０１７４】いずれの場合であっても、各データ信号線
…へ出力すべき信号を示すデータを時分割で伝送する入
力信号から、各データをサンプリングすると共に、サン
プリング結果に基づいて、各データ信号線…を駆動する
データ信号線駆動回路であれば、上記と同様に、複数の
信号線解像度のうちのいずれの入力信号が入力された場
合であっても、各データを正しくサンプリングするため
のタイミング信号を低い消費電力で生成できる。

【０１７５】また、上記では、シフトレジスタ（ＳＲＡ
〜ＳＲＣまたはＳＲ１）とサンプリング部１１との間に
切り換え部１３（１３ａ〜１３ｆ）を設けることによっ
て、信号線解像度が低い場合に、シフトレジスタの出力
の１段分の出力に基づいて、複数のサンプリングユニッ
トへ、互いに同じタイミングを示すタイミング信号を生
成し、これらのサンプリングユニットに対応するデータ
信号線のそれぞれに同値データを出力する構成について
説明したが、これに限るものではない。

【０１７６】例えば、切り換え部１３（１３ａ〜１３
ｆ）を、サンプリングユニットＳＵ…とデータ信号線Ｓ
Ｌｉ…との間に設けてもよい。この構成では、信号線解
像度が低い場合、動作状態となるシフトレジスタの各段
出力（例えば、シフトレジスタＳＲＡのラッチ回路ＬＡ
Ｔ１〜ＬＡＴｐ）に基づいて、各段に対応するサンプリ
ングユニットＳＵ…が映像信号ＤＡＴをサンプリングす
る。さらに、切り換え部１３（１３ａ〜１３ｆ）が、当
該サンプリングユニットＳＵから、当該サンプリングユ
ニットＳＵに対応するデータ信号線ＳＬと、当該データ
信号線ＳＬに隣接するデータ信号線ＳＬとへの信号経路
を形成する。なお、この場合、信号線解像度が高い場
合、切り換え部１３（１３ａ〜１３ｆ）は、各サンプリ
ングユニットＳＵ１〜ＳＵｎと、それぞれに対応するデ
ータ信号線ＳＬ１〜ＳＬｎへの信号経路を生成する。

【０１７７】この場合でも、信号線解像度が低い場合、
動作状態のシフトレジスタの１段分の出力に基づいて決
定されたサンプリングタイミングでサンプリングされた
入力信号（映像信号ＤＡＴ）が、隣接する複数のデータ
信号線ＳＬのそれぞれに出力されるので、同様の効果が
得られる。

【０１７８】ただし、上記各実施形態のように、切り換
え部１３（１３ａ〜１３ｆ）がサンプリング部１１の後
段ではなく、前段に設けられている場合は、サンプリン
グ部１１の出力が、切り換え部１３（１３ａ〜１３ｆ）
を通過することなく、複数のデータ信号線に同値データ
を書き込むことができる。したがって、切り換え部１３
（１３ａ〜１３ｆ）の通過に起因して、上記データに発
生する誤差が発生せず、より高精度なデータをデータ信
号線に書き込むことができる。

【０１７９】また、上記では、データ信号線を駆動する
場合を例にして説明したが、これに限るものではない。
例えば、図２に示す走査信号線駆動回路４であっても、
各走査信号線ＧＬｊを駆動するタイミングの数は、映像
信号ＤＡＴの走査信号線解像度に応じて変化する。

【０１８０】したがって、例えば、図２２に示す走査信
号線駆動回路４ｇのように、上記第１および第２の実施
形態に係るデータ信号線駆動回路（３・３ａ〜３ｅ）と
同様に、複数系統のシフトレジスタを含み、レジスタ制
御部（１４〜１４ｃ）により制御される走査回路部（１
２〜１２ｅ）を設け、高解像度モード時には、全シフト
レジスタからの出力信号に基づいて、信号線駆動部１５
が各走査信号線ＧＬ…の駆動タイミングを決定すると共
に、低解像度モード時には、シフトレジスタのいずれか
を休止させ、残余のシフトレジスタからの出力信号に基
づいて、信号線駆動部１５が各走査信号線ＧＬ…の駆動
タイミングを決定したり、上記第３の実施形態に係るデ
ータ信号線駆動回路３ｆと同様にレジスタ制御部１４ｆ
により制御される走査回路部（１２ｆ）を設け、高解像
度モード時には、シフトレジスタＳＲ１の全ラッチ回路
からの出力信号に基づいて、信号線駆動部１５が各走査
信号線ＧＬ…の駆動タイミングを決定すると共に、低解
像度モード時には、シフトレジスタのいずれかのラッチ
回路を休止させ、残余のラッチ回路から構成されるシフ
トレジスタの出力信号に基づいて、信号線駆動部１５が
各走査信号線ＧＬ…の駆動タイミングを決定すること
で、消費電力を低減できる。

【０１８１】なお、走査信号線駆動回路に適用する場
合、高解像度モード時に、走査回路部が、例えば、信号
のエッジなどによって、各走査信号を駆動する信号線駆
動部へ、互いに異なるタイミングを指示する。この場
合、高解像度モード時において、各信号線駆動部は、そ
れぞれが走査信号線ＧＬｊに選択を示す信号を出力して
いる期間が互いに重ならないように、例えば、隣接する
信号線駆動部へのタイミング信号と自らへのタイミング
信号とを論理演算するなどして、排他制御する。

【０１８２】ここで、マトリクス型の画像表示装置の場
合、各走査信号線ＧＬｊを切り換えるタイミングの周期
よりも、各データ信号線ＳＬｉのサンプリング周期の方
が大幅に短いので、走査信号線駆動回路よりも、データ
信号線駆動回路の消費電力の方が大きい。したがって、
画像表示装置のデータ信号線駆動回路および走査信号線
駆動回路のいずれか一方を選択するのであれば、データ
信号線駆動回路に、信号線解像度に応じて動作／非動作
が制御される、複数系統のシフトレジスタを設けるか、
信号線解像度に応じて、ラッチ回路の一部を迂回するか
否かを選択可能なシフトレジスタを設ける方が望まし
い。なお、双方に、当該複数系統のシフトレジスタを設
けることで、さらに消費電力を削減できる。

【０１８３】

【発明の効果】本発明に係る信号線駆動回路は、以上の
ように、複数系統のシフトレジスタと、入力信号の信号
線解像度に応じて、上記複数系統のシフトレジスタの少
なくとも一部の動作または休止を制御する制御手段とが
設けられている構成である。

【０１８４】上記構成では、信号線解像度が低い場合に
は、シフトレジスタの一部が休止されるので、高い信号
線解像度の入力信号および低い信号線解像度の入力信号
のいずれが入力された場合でも、信号線駆動部へ正しい
動作タイミングを指示できるにも拘わらず、消費電力の
低い信号線駆動回路を実現できるという効果を奏する。

【０１８５】本発明に係る信号線駆動回路は、以上のよ
うに、互いに別系統の第１および第２シフトレジスタ
と、高解像度モード時には、上記第１および第２シフト
レジスタを動作させると共に、上記高解像度モードより
も信号線解像度が低い入力信号が印加される低解像度モ
ード時には、上記第１シフトレジスタを休止させる制御
手段とが設けられている構成である。

【０１８６】上記構成によれば、低解像度モード時に、
第１シフトレジスタが動作を休止している。また、第１
および第２シフトレジスタが互いに別系統のシフトレジ
スタなので、従来技術の構成、すなわち、信号線解像度
に拘わらず、動作しているシフトレジスタの段の総数が
変化しない構成に比べて、消費電力を削減できる。な
お、単一系統のシフトレジスタを設け、低解像度時モー
ド時には、一部の段を飛ばして、パルスをシフトする構
成と比較しても、第２シフトレジスタに必要な動作速度
を抑えることができる。したがって、より消費電力の低
い回路で第２シフトレジスタを構成できる。

【０１８７】これらの結果、高い信号線解像度の入力信
号および低い信号線解像度の入力信号のいずれが入力さ
れた場合でも、信号線駆動部へ正しい動作タイミングを
指示できるにも拘わらず、消費電力の低い信号線駆動回
路を実現できるという効果を奏する。

【０１８８】本発明に係る信号線駆動回路は、以上のよ
うに、上記構成に加えて、上記信号線駆動部は、上記タ
イミング信号が示すタイミングで、上記入力信号をサン
プリングするサンプリング回路であり、信号線駆動回路
は、データ信号線駆動回路として動作する構成である。

【０１８９】当該構成によれば、高い信号線解像度の入
力信号および低い信号線解像度の入力信号のいずれをも
正しくサンプリングできるにも拘わらず、低消費電力な
データ信号線駆動回路を実現できるという効果を奏す
る。

【０１９０】本発明に係る信号線駆動回路は、以上のよ
うに、上記構成に加えて、上記走査部は、上記高解像度
モード時には、上記第２シフトレジスタの各段から、そ
れぞれに対応するサンプリング回路へ信号が伝達され、
上記第１シフトレジスタの各段から、それぞれに対応す
るサンプリング回路へ信号が伝達されると共に、上記低
解像度モード時には、上記第２シフトレジスタの各段か
ら、それぞれに対応するサンプリング回路、および、第
１シフトレジスタの各段に対応するサンプリング回路へ
信号が伝達されるように、信号経路を切り換える切り換
え手段を備えている構成である。

【０１９１】当該構成によれば、低解像度モード時に
は、第２シフトレジスタの各段から、第１および第２シ
フトレジスタの各段に対応するサンプリング回路への信
号経路が形成され、第２シフトレジスタの１段からのタ
イミング信号に基づいて、複数のサンプリング回路が入
力信号をサンプリングする。これにより、低解像度モー
ド時には、これらのサンプリング回路に対応するデータ
信号線へ同値データを書き込むことができる。したがっ
て、データ信号線駆動回路が駆動するデータ信号線の見
かけ上の信号線解像度を、入力信号の解像度に応じて調
整できるという効果を奏する。

【０１９２】本発明に係る信号線駆動回路は、以上のよ
うに、上記各構成に加えて、上記第１および第２シフト
レジスタは、互いに異なるクロック信号線で伝送される
クロック信号に同期して動作すると共に、上記低解像度
モード時には、上記第１シフトレジスタへのクロック信
号供給を停止し、高解像度モード時には、上記第１およ
び第２シフトレジスタのそれぞれへ、互いに異なるシフ
トタイミングを示すクロック信号を供給するクロック信
号制御手段を備えている構成である。

【０１９３】当該構成によれば、低解像度モード時に
は、第１シフトレジスタが非動作状態になると共に、当
該第１シフトレジスタへのクロック信号供給が停止され
る。したがって、低解像度モード時には、第１シフトレ
ジスタへのクロック信号を生成する回路における電力消
費を削減でき、信号線駆動回路とクロック信号制御手段
とを含むシステム全体の消費電力を削減できるという効
果を奏する。

【０１９４】本発明に係る信号線駆動回路は、以上のよ
うに、シフトレジスタと、当該シフトレジスタの段の少
なくとも一部を飛ばして信号をシフトさせるか否かを、
入力信号の信号線解像度に応じて選択すると共に、飛ば
した段を休止させる制御手段とを備えている構成であ
る。

【０１９５】それゆえ、高い信号線解像度の入力信号お
よび低い信号線解像度の入力信号のいずれが入力された
場合でも、信号線駆動部へ正しい動作タイミングを指示
できるにも拘わらず、消費電力の低い信号線駆動回路を
実現できるという効果を奏する。

【０１９６】本発明に係る信号線駆動回路は、以上のよ
うに、上記構成に加えて、上記制御手段は、高解像度モ
ード時には、上記シフトレジスタのいずれの段も飛ばさ
ずに信号をシフトさせると共に、上記高解像度モードよ
りも信号線解像度が低い入力信号が印加される低解像度
モード時には、上記シフトレジスタの奇数段および偶数
段の一方を飛ばして信号をシフトさせる構成である。

【０１９７】それゆえ、等倍の信号線解像度の入力信号
と、その２倍の信号線解像度の入力信号とのいずれが入
力された場合でも、信号線駆動部へ正しい動作タイミン
グを指示できるにも拘わらず、消費電力の低い信号線駆
動回路を実現できるという効果を奏する。

【０１９８】本発明に係る信号線駆動回路は、以上のよ
うに、上記構成に加えて、上記信号線駆動部は、上記タ
イミング信号が示すタイミングで、上記入力信号をサン
プリングするサンプリング回路であり、上記走査部は、
上記高解像度モード時には、上記シフトレジスタの各段
から、それぞれに対応するサンプリング回路へ信号が伝
達されると共に、上記低解像度モード時には、シフトレ
ジスタの偶数段または奇数段のうちの一方の各段から、
それぞれに対応するサンプリング回路、および、他方の
各段に対応するサンプリング回路へ信号が伝達されるよ
うに、信号経路を切り換える切り換え手段を備え、信号
線駆動回路は、データ信号線駆動回路として動作する構
成である。

【０１９９】当該構成では、低解像度モード時には、偶
数段または奇数段のうちの一方の各段から、偶数段およ
び奇数段に対応するサンプリング回路への信号経路が形
成され、１段からのタイミング信号に基づいて、２つの
サンプリング回路が入力信号をサンプリングする。これ
により、低解像度モード時には、これらのサンプリング
回路に対応するデータ信号線へ同値データを書き込むこ
とができる。したがって、データ信号線駆動回路が駆動
するデータ信号線の見かけ上の信号線解像度を、入力信
号の解像度に応じて調整できるという効果を奏する。

【０２００】本発明に係る信号線駆動回路は、以上のよ
うに、上記構成に加えて、上記シフトレジスタへ供給す
るクロック信号の周波数を、上記信号線解像度に応じて
制御するクロック信号制御手段を備えている構成であ
る。

【０２０１】当該構成では、シフトレジスタへ供給する
クロック信号の周波数が信号線解像度に応じて制御され
るので、信号線駆動回路とクロック信号制御手段とを含
むシステム全体の消費電力を削減できるという効果を奏
する。

【０２０２】本発明に係る表示装置は、以上のように、
複数のデータ信号線と、上記各データ信号線と交差する
ように配置された、複数の走査信号線と、上記データ信
号線および走査信号線の組み合わせに対応して配置され
た画素と、上記走査信号線を駆動する走査信号線駆動回
路と、上記各データ信号線に対応して設けられたサンプ
リング回路のサンプリング結果に応じた信号を、上記各
データ信号線に出力するデータ信号線駆動回路とを備
え、当該走査信号線駆動回路およびデータ信号線駆動回
路の少なくとも一方が、上述のいずれかの信号線駆動回
路である構成である。

【０２０３】それゆえ、高解像度の映像信号および低解
像度の映像信号のいずれをも正しく表示できるにも拘わ
らず、消費電力の少ない表示装置を実現できるという効
果を奏する。

【０２０４】本発明に係る表示装置は、以上のように、
上記構成に加えて、上記画素、データ信号線駆動回路お
よび走査信号線駆動回路が同一基板上に形成されている
構成である。

【０２０５】当該構成によれば、データ信号線駆動回路
および走査信号線駆動回路が画素と同一の基板上に形成
されているので、それぞれを別の基板に形成した後に、
各基板を接続する場合よりも、各駆動回路の製造コスト
および実装コストを削減できるという効果を奏する。

【０２０６】本発明に係る表示装置は、以上のように、
上記構成に加えて、上記画素、データ信号線駆動回路お
よび走査信号線駆動回路を構成する能動素子が、多結晶
シリコン薄膜トランジスタである構成である。

【０２０７】当該構成によれば、上記能動素子を単結晶
シリコントランジスタで形成する場合よりも、基板の大
きさを大きくできる。この結果、消費電力が少ないだけ
ではなく、画面の広い表示装置を低コストで製造できる
という効果を奏する。

【０２０８】本発明に係る表示装置は、以上のように、
上記構成に加えて、上記能動素子が、６００℃以下のプ
ロセスで、ガラス基板上に形成されている構成である。
当該構成によれば、能動素子が６００℃以下のプロセス
で製造されるので、能動素子をガラス基板上に形成でき
る。この結果、消費電力が少ないだけではなく、画面の
広い表示装置を低コストで製造できるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の実施形態を示すものであり、データ信
号線駆動回路の要部構成を示すブロック図である。

【図２】上記データ信号線駆動回路を含む画像表示装置
の要部構成を示すブロック図である。

【図３】上記画像表示装置に設けられた画素の概略構成
を示す回路図である。

【図４】上記データ信号線駆動回路に設けられたスイッ
チの構成例を示す回路図である。

【図５】上記データ信号線駆動回路に設けられた、他の
スイッチの構成例を示す回路図である。

【図６】上記データ信号線駆動回路の動作を示すもので
あり、高解像度モード時における各部の信号波形を示す
波形図である。

【図７】上記データ信号線駆動回路の動作を示すもので
あり、低解像度モード時における各部の信号波形を示す
波形図である。

【図８】上記データ信号線駆動回路の変形例を示すブロ
ック図である。

【図９】上記画像表示装置を構成する薄膜トランジスタ
の製造プロセスを示すものであり、（ａ）〜（ｋ）は、
各工程における基板断面を示す工程断面図である。

【図１０】上記薄膜トランジスタの構造を示す断面図で
ある。

【図１１】本発明の他の実施形態を示すものであり、デ
ータ信号線駆動回路の要部構成を示すブロック図であ
る。

【図１２】上記データ信号線駆動回路の動作を示すもの
であり、高解像度モード時における各部の信号波形を示
す波形図である。

【図１３】上記データ信号線駆動回路の動作を示すもの
であり、低解像度モード時における各部の信号波形を示
す波形図である。

【図１４】上記データ信号線駆動回路の変形例を示すブ
ロック図である。

【図１５】上記データ信号線駆動回路の他の変形例を示
すブロック図である。

【図１６】従来例を示すものであり、画像表示装置の要
部構成を示すブロック図である。

【図１７】上記画像表示装置に設けられたデータ信号線
駆動回路の要部構成を示すブロック図である。

【図１８】上記データ信号線駆動回路の動作を示すもの
であり、各部の信号波形を示す波形図である。

【図１９】本発明のさらに他の実施形態を示すものであ
り、データ信号線駆動回路の要部構成を示すブロック図
である。

【図２０】上記データ信号線駆動回路の動作を示すもの
であり、低解像度モード時における各部の信号波形を示
す波形図である。

【図２１】複数系統のシフトレジスタを有する上記デー
タ信号線駆動回路の変形例を示すブロック図である。

【図２２】上記画像表示装置の変形例を示すものであ
り、走査信号線駆動回路の要部構成を示すブロック図で
ある。

【符号の説明】

１ 画像表示装置（表示装
置） ３・３ａ〜３ｄ データ信号線駆動回路
（信号線駆動回路） ４ 走査信号線駆動回路 ４ｇ 走査信号線駆動回路（信
号線駆動回路） ６・６ｂ・６ｆ 制御回路（クロック信号
制御手段） １２・１２ａ〜１２ｆ 走査回路部（走査部） １３・１３ａ〜１３ｆ 切り換え部（切り換え
手段） １４・１４ｂ・１４ｃ・１４ｆ レジスタ制御部（制御
手段） ＡＳ１・ＡＳ２ スイッチ（制御手段） ＧＬ１… 走査信号線 ＰＩＸ(1,1) … 画素 ＳＬ１… データ信号線（信号線） ＳＲＡ〜ＳＲＣ シフトレジスタ（第１および第２シ
フトレジスタ） ＳＲ１ シフトレジスタ ＳＵ１… サンプリングユニット（信号線駆動
部・サンプリング回路）

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｈ ６２３Ｌ ６２３Ｖ Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｊ (72)発明者 ▲高▼橋 敬治 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H093 NC16 NC22 NC23 NC26 NC34 ND20 ND39 ND54 5C006 AF43 AF72 BB16 BC12 BC16 BC20 BC23 BF03 BF04 BF11 BF34 FA03 FA47 FA51 5C080 AA10 BB05 DD26 DD28 FF11 JJ02 JJ03 JJ04 JJ06

Claims (14)

【特許請求の範囲】
1. 【請求項１】複数の信号線のそれぞれに対応して設けら
   れた信号線駆動部へ、それぞれが入力信号に応じて動作
   するためのタイミングを示すタイミング信号を出力する
   走査部が設けられた信号線駆動回路において、 上記走査部には、複数系統のシフトレジスタと、 入力信号の信号線解像度に応じて、上記複数系統のシフ
   トレジスタの少なくとも一部の動作または休止を制御す
   る制御手段とが設けられていることを特徴とする信号線
   駆動回路。
2. 【請求項２】複数の信号線のそれぞれに対応して設けら
   れた信号線駆動部へ、それぞれが入力信号に応じて動作
   するためのタイミングを示すタイミング信号を出力する
   走査部が設けられた信号線駆動回路において、 上記走査部には、互いに別系統の第１および第２シフト
   レジスタと、 高解像度モード時には、上記第１および第２シフトレジ
   スタを動作させると共に、上記高解像度モードよりも信
   号線解像度が低い入力信号が印加される低解像度モード
   時には、上記第１シフトレジスタを休止させる制御手段
   とが設けられていることを特徴とする信号線駆動回路。
3. 【請求項３】上記信号線駆動部は、上記タイミング信号
   が示すタイミングで、上記入力信号をサンプリングする
   サンプリング回路であり、 データ信号線駆動回路として動作することを特徴とする
   請求項１または２記載の信号線駆動回路。
4. 【請求項４】上記信号線駆動部は、上記タイミング信号
   が示すタイミングで、上記入力信号をサンプリングする
   サンプリング回路であり、 上記走査部は、上記高解像度モード時には、上記第２シ
   フトレジスタの各段から、それぞれに対応するサンプリ
   ング回路へ信号が伝達され、上記第１シフトレジスタの
   各段から、それぞれに対応するサンプリング回路へ信号
   が伝達されると共に、上記低解像度モード時には、上記
   第２シフトレジスタの各段から、それぞれに対応するサ
   ンプリング回路、および、第１シフトレジスタの各段に
   対応するサンプリング回路へ信号が伝達されるように、
   信号経路を切り換える切り換え手段を備え、 データ信号線駆動回路として動作することを特徴とする
   請求項２記載の信号線駆動回路。
5. 【請求項５】上記第１および第２シフトレジスタは、互
   いに異なるクロック信号線で伝送されるクロック信号に
   同期して動作すると共に、 上記低解像度モード時には、上記第１シフトレジスタへ
   のクロック信号供給を停止し、高解像度モード時には、
   上記第１および第２シフトレジスタのそれぞれへ、互い
   に異なるシフトタイミングを示すクロック信号を供給す
   るクロック信号制御手段を備えていることを特徴とする
   請求項２、３または４記載の信号線駆動回路。
6. 【請求項６】複数の信号線のそれぞれに対応して設けら
   れた信号線駆動部へ、それぞれが入力信号に応じて動作
   するためのタイミングを示すタイミング信号を出力する
   走査部が設けられた信号線駆動回路において、 上記走査部は、シフトレジスタと、当該シフトレジスタ
   の段の少なくとも一部を飛ばして信号をシフトさせるか
   否かを、入力信号の信号線解像度に応じて選択すると共
   に、飛ばした段を休止させる制御手段とを備えているこ
   とを特徴とする信号線駆動回路。
7. 【請求項７】上記制御手段は、高解像度モード時には、
   上記シフトレジスタのいずれの段も飛ばさずに信号をシ
   フトさせると共に、上記高解像度モードよりも信号線解
   像度が低い入力信号が印加される低解像度モード時に
   は、上記シフトレジスタの奇数段および偶数段の一方を
   飛ばして信号をシフトさせることを特徴とする請求項６
   記載の信号線駆動回路。
8. 【請求項８】上記信号線駆動部は、上記タイミング信号
   が示すタイミングで、上記入力信号をサンプリングする
   サンプリング回路であり、 上記走査部は、上記高解像度モード時には、上記シフト
   レジスタの各段から、それぞれに対応するサンプリング
   回路へ信号が伝達されると共に、上記低解像度モード時
   には、シフトレジスタの偶数段または奇数段のうちの一
   方の各段から、それぞれに対応するサンプリング回路、
   および、他方の各段に対応するサンプリング回路へ信号
   が伝達されるように、信号経路を切り換える切り換え手
   段を備え、 データ信号線駆動回路として動作することを特徴とする
   請求項７記載の信号線駆動回路。
9. 【請求項９】上記シフトレジスタへ供給するクロック信
   号の周波数を、上記信号線解像度に応じて制御するクロ
   ック信号制御手段を備えていることを特徴とする請求項
   ６、７または８記載の信号線駆動回路。
10. 【請求項１０】複数のデータ信号線と、 上記各データ信号線と交差するように配置された、複数
    の走査信号線と、 上記データ信号線および走査信号線の組み合わせに対応
    して配置された画素と、 上記各走査信号線を順次駆動する走査信号線駆動回路
    と、 上記各データ信号線に対応して設けられたサンプリング
    回路のサンプリング結果に応じた信号を、上記各データ
    信号線に出力するデータ信号線駆動回路とを備え、 上記走査信号線駆動回路は、請求項１、２、６または７
    記載の信号線駆動回路であることを特徴とする表示装
    置。
11. 【請求項１１】複数のデータ信号線と、 上記各データ信号線と交差するように配置された、複数
    の走査信号線と、 上記データ信号線および走査信号線の組み合わせに対応
    して配置された画素と、 上記各走査信号線を順次駆動する走査信号線駆動回路
    と、 上記各データ信号線に対応して設けられたサンプリング
    回路のサンプリング結果に応じた信号を、上記各データ
    信号線に出力するデータ信号線駆動回路とを備え、 上記データ信号線駆動回路は、請求項１、２、３、４、
    ５、６、７、８、９または１０記載の信号線駆動回路で
    あることを特徴とする表示装置。
12. 【請求項１２】上記画素、データ信号線駆動回路および
    走査信号線駆動回路が同一基板上に形成されていること
    を特徴とする請求項１０または１１記載の表示装置。
13. 【請求項１３】上記画素、データ信号線駆動回路および
    走査信号線駆動回路を構成する能動素子が、多結晶シリ
    コン薄膜トランジスタであることを特徴とする請求項１
    ２記載の表示装置。
14. 【請求項１４】上記能動素子が、６００℃以下のプロセ
    スで、ガラス基板上に形成されていることを特徴とする
    請求項１３記載の表示装置。