JP2003264151A - パターン形成方法、デバイスの製造方法並びにデバイス - Google Patents
パターン形成方法、デバイスの製造方法並びにデバイスInfo
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 被処理物の表面にマスクを用いてパターンを
形成するパターン形成方法において、フォトレジストの
塗布、露出、現像、除去の工程を省略しても、形状精度
を悪化することなく、パターン間の距離を正確にだす。 【解決手段】 本発明のパターン形成方法は、マスク３
を介して基板１の表面にパターン材を推積して膜４を形
成したのち、基板１の全面を軽度にエッチングして、マ
スク３の下方に侵入した前記パターンのはみ出し部６を
除去する。
形成するパターン形成方法において、フォトレジストの
塗布、露出、現像、除去の工程を省略しても、形状精度
を悪化することなく、パターン間の距離を正確にだす。 【解決手段】 本発明のパターン形成方法は、マスク３
を介して基板１の表面にパターン材を推積して膜４を形
成したのち、基板１の全面を軽度にエッチングして、マ
スク３の下方に侵入した前記パターンのはみ出し部６を
除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、被処理物の表面に
マスクを用いてパターンを形成するパターン形成方法、
デバイスの製造方法並びにこれらの方法によって製造さ
れたデバイスに関する。
マスクを用いてパターンを形成するパターン形成方法、
デバイスの製造方法並びにこれらの方法によって製造さ
れたデバイスに関する。
【０００２】
【従来の技術】従来、半導体基板等の被処理物にパター
ンを形成する場合、次のようなー連の工程で行ってい
た。即ち、被処理物の全面に、ＣＶＤ、蒸着、スパッ
タ等によりパターン材を推積して膜を形成する、この
膜の表面にフォトレジストを塗布し、フォトレジストを
露光してパターンを転写すると共にフォトレジストを変
質させ、現像工程によってフォトレジストを部分的に溶
解する、フォトレジストが溶解して露出した部分のパ
ターン材をエッチングして除去する、最後にパターン
材上に残ったフォトレジストを除去して目的のパターン
を形成する、といった工程である。
ンを形成する場合、次のようなー連の工程で行ってい
た。即ち、被処理物の全面に、ＣＶＤ、蒸着、スパッ
タ等によりパターン材を推積して膜を形成する、この
膜の表面にフォトレジストを塗布し、フォトレジストを
露光してパターンを転写すると共にフォトレジストを変
質させ、現像工程によってフォトレジストを部分的に溶
解する、フォトレジストが溶解して露出した部分のパ
ターン材をエッチングして除去する、最後にパターン
材上に残ったフォトレジストを除去して目的のパターン
を形成する、といった工程である。
【０００３】図６および図７は、従来のパターニング工
程を示す具体的な工程図である。図６に示すような半導
体ウエハ２１の表面に例えば配線を形成するためには、
図示しない絶縁膜が形成された半導体ウエハ２１の表面
に、図６（２）に示すようにプラズマＣＶＤを行い、配
線層２２をその上層に形成する。なお、当該配線層２２
の形成はスパッタリングによって形成してもよい。
程を示す具体的な工程図である。図６に示すような半導
体ウエハ２１の表面に例えば配線を形成するためには、
図示しない絶縁膜が形成された半導体ウエハ２１の表面
に、図６（２）に示すようにプラズマＣＶＤを行い、配
線層２２をその上層に形成する。なお、当該配線層２２
の形成はスパッタリングによって形成してもよい。
【０００４】このように半導体ウエハ２１の表面に配線
層２２を形成した後は、当該配線層２２の上層にフォト
レジストを塗布してレジスト膜を形成し、これを感光工
程、フォトエッチング工程へと導入し、図６（３）に示
すようにパターンニングされたレジスト膜２３を形成す
る。
層２２を形成した後は、当該配線層２２の上層にフォト
レジストを塗布してレジスト膜を形成し、これを感光工
程、フォトエッチング工程へと導入し、図６（３）に示
すようにパターンニングされたレジスト膜２３を形成す
る。
【０００５】そして図７（１）に示すように、半導体ウ
エハ２１をドライエッチング工程に導入し、レジスト膜
２３をマスクとして配線層２２のエッチングを行う。こ
の状態を図７（２）に示す。こうしてレジスト膜２３の
下層のみに配線層２２を残した後は、溶剤によって前記
配線層２２の上層に位置するレジスト膜２３の除去を行
う。
エハ２１をドライエッチング工程に導入し、レジスト膜
２３をマスクとして配線層２２のエッチングを行う。こ
の状態を図７（２）に示す。こうしてレジスト膜２３の
下層のみに配線層２２を残した後は、溶剤によって前記
配線層２２の上層に位置するレジスト膜２３の除去を行
う。
【０００６】このような工程を経れば、図７（３）に示
すように、半導体ウエハ２１の表面に配線パターン２４
を形成することができる。
すように、半導体ウエハ２１の表面に配線パターン２４
を形成することができる。
【０００７】しかしながらこの工程は複雑で、長時間を
要し、高価な資源を大量に使用するため、以前からこの
工程を短縮する要請があったが、未解決のまま現在に至
っている。
要し、高価な資源を大量に使用するため、以前からこの
工程を短縮する要請があったが、未解決のまま現在に至
っている。
【０００８】この課題の解決策として、被処理物の上に
マスクを離間して、或いは直接セットして、このマスク
の上方からパターン材を推積してパターンを形成するこ
とにより、フォトレジストの塗布、露出、現像、除去の
工程を省略するという方法があった。この方法が実現さ
れれば、例えば従来行ってきたマスク形成のためのフォ
トレジストの塗布、フォトリソグラフィー法による露
光、現像工程が省略でき、資源およびエネルギーの削
減、処理時間の短縮等の大きい効果が得ることができ
る。
マスクを離間して、或いは直接セットして、このマスク
の上方からパターン材を推積してパターンを形成するこ
とにより、フォトレジストの塗布、露出、現像、除去の
工程を省略するという方法があった。この方法が実現さ
れれば、例えば従来行ってきたマスク形成のためのフォ
トレジストの塗布、フォトリソグラフィー法による露
光、現像工程が省略でき、資源およびエネルギーの削
減、処理時間の短縮等の大きい効果が得ることができ
る。
【０００９】
【発明が解決しようとする課題】ところが、ＣＶＤ、蒸
着、スパッタ等によるパターン推積においてこの方法を
実行した場合、マスクを離間してパターン材をマスク上
方から堆積させた場合だけでなく、マスクを非処理物に
接触させてセットした場合においても、設置したマスク
の下方にパターン材が侵入してしまい、マスク除去後に
は被処理物の表面のマスク部設置部に、図２に示すよう
に、はみ出し部６が形成されるという問題が発生するこ
とがあった。このようなはみ出し部６が形成されると、
被処理物の形状精度が悪化し、パターン間の距離Ｌが正
確でなくなるという問題が生じる。また配線の際に、配
線に、はみ出し部６のパターン材に微小な異物が付着し
て、耐圧不足や短絡の原因となる。このような事情か
ら、この方法は実現困難とされてきた。特に被処理物の
微細化が進む現状では、ほとんど実現不可能とされてき
た。
着、スパッタ等によるパターン推積においてこの方法を
実行した場合、マスクを離間してパターン材をマスク上
方から堆積させた場合だけでなく、マスクを非処理物に
接触させてセットした場合においても、設置したマスク
の下方にパターン材が侵入してしまい、マスク除去後に
は被処理物の表面のマスク部設置部に、図２に示すよう
に、はみ出し部６が形成されるという問題が発生するこ
とがあった。このようなはみ出し部６が形成されると、
被処理物の形状精度が悪化し、パターン間の距離Ｌが正
確でなくなるという問題が生じる。また配線の際に、配
線に、はみ出し部６のパターン材に微小な異物が付着し
て、耐圧不足や短絡の原因となる。このような事情か
ら、この方法は実現困難とされてきた。特に被処理物の
微細化が進む現状では、ほとんど実現不可能とされてき
た。
【００１０】本発明は、この問題を解決し、被処理物の
表面にマスクを用いてパターンを形成するパターン形成
方法において、パターン間の距離を正確にとることがで
きるパターン形成方法を提供することを目的とする。ま
た、上記のパターン形成方法を使用して形成したデバイ
ス、例えば半導体デバイス、カラーフィルタ及び高分子
有機エレクトロルミネッセンス（ＥＬ）素子等を提供す
ることを目的とする。
表面にマスクを用いてパターンを形成するパターン形成
方法において、パターン間の距離を正確にとることがで
きるパターン形成方法を提供することを目的とする。ま
た、上記のパターン形成方法を使用して形成したデバイ
ス、例えば半導体デバイス、カラーフィルタ及び高分子
有機エレクトロルミネッセンス（ＥＬ）素子等を提供す
ることを目的とする。
【００１１】また、本発明は、この問題を解決し、被処
理物の表面にマスクを用いてパターンを形成することに
より製造されるデバイスの製造方法において、パターン
間の距離を正確にとることができるデバイスの製造方法
を提供することを目的とする。また、上記のデバイスの
製造方法を使用して製造したデバイス、例えば半導体デ
バイス、カラーフィルタ及び高分子有機エレクトロルミ
ネッセンス（ＥＬ）素子等を提供することを目的とす
る。
理物の表面にマスクを用いてパターンを形成することに
より製造されるデバイスの製造方法において、パターン
間の距離を正確にとることができるデバイスの製造方法
を提供することを目的とする。また、上記のデバイスの
製造方法を使用して製造したデバイス、例えば半導体デ
バイス、カラーフィルタ及び高分子有機エレクトロルミ
ネッセンス（ＥＬ）素子等を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明のパターン形成方
法は、被処理物の表面にマスクを用いてパターンを形成
するパターン形成方法において、前記マスクを介して前
記被処理物の表面にパターン材を推積したのち、前記被
処理物の全面をエッチングして、前記マスクの下方に侵
入した前記パターンのはみ出し部を除去することを特徴
とする。
法は、被処理物の表面にマスクを用いてパターンを形成
するパターン形成方法において、前記マスクを介して前
記被処理物の表面にパターン材を推積したのち、前記被
処理物の全面をエッチングして、前記マスクの下方に侵
入した前記パターンのはみ出し部を除去することを特徴
とする。
【００１３】このように構成した本発明は、マスクの下
方に侵入したパターンのはみ出し部を、簡単な手段によ
り完全に除去することができ、これによりパターンの形
状精度の悪化を防ぐことができ、パターン間の距離を正
確にとることができる。
方に侵入したパターンのはみ出し部を、簡単な手段によ
り完全に除去することができ、これによりパターンの形
状精度の悪化を防ぐことができ、パターン間の距離を正
確にとることができる。
【００１４】そして、本発明のパターン形成方法では、
前記エッチングによる前記はみ出し部の除去は、予め求
めた前期パターン材の推積時間または推積厚さと、前記
はみ出し部を除去するのに要するエッチング時間との関
係に基づいて、エッチング時間を制御して行う。
前記エッチングによる前記はみ出し部の除去は、予め求
めた前期パターン材の推積時間または推積厚さと、前記
はみ出し部を除去するのに要するエッチング時間との関
係に基づいて、エッチング時間を制御して行う。
【００１５】このように構成した本発明は、適正なエッ
チング時間で、他の部分に悪影響を及ぼすことがなく、
はみ出し部を完全に除去することができ、パターン間の
距離を正確にとることができる。
チング時間で、他の部分に悪影響を及ぼすことがなく、
はみ出し部を完全に除去することができ、パターン間の
距離を正確にとることができる。
【００１６】更に、本発明の方法はドライエッチングで
もウエットエッチングでもいずれの場合いおいても適用
することができ、適用範囲が広い。
もウエットエッチングでもいずれの場合いおいても適用
することができ、適用範囲が広い。
【００１７】本発明のデバイスの製造方法は、被処理物
の表面にマスクを用いてパターンを形成することにより
製造されるデバイスの製造方法において、前記マスクを
介して前記被処理物の表面にパターン材を推積したの
ち、前記被処理物の全面をエッチングして、前記マスク
の下方に侵入した前記パターンのはみ出し部を除去する
ことを特徴とする。
の表面にマスクを用いてパターンを形成することにより
製造されるデバイスの製造方法において、前記マスクを
介して前記被処理物の表面にパターン材を推積したの
ち、前記被処理物の全面をエッチングして、前記マスク
の下方に侵入した前記パターンのはみ出し部を除去する
ことを特徴とする。
【００１８】このように構成した本発明のデバイスの製
造方法は、マスクの下方に侵入したパターンのはみ出し
部を、簡単な手段により完全に除去することができ、こ
れによりパターンの形状精度の悪化を防ぐことができ、
パターン間の距離を正確にとることができる。
造方法は、マスクの下方に侵入したパターンのはみ出し
部を、簡単な手段により完全に除去することができ、こ
れによりパターンの形状精度の悪化を防ぐことができ、
パターン間の距離を正確にとることができる。
【００１９】本発明のパターン形成方法もしくはデバイ
スの製造方法で製造したデバイス、例えば半導体デバイ
ス、カラーフィルタ及び高分子有機ＥＬ素子は、はみ出
し部が形成されていないので、性能の劣化を引き起こす
ことがなく、後工程において、はみ出し部から微小な異
物が出る等の不都合がない。
スの製造方法で製造したデバイス、例えば半導体デバイ
ス、カラーフィルタ及び高分子有機ＥＬ素子は、はみ出
し部が形成されていないので、性能の劣化を引き起こす
ことがなく、後工程において、はみ出し部から微小な異
物が出る等の不都合がない。
【００２０】
【発明の実施の形態】次に、本発明の好ましい実施形態
を図面に基づいて説明する。図１は、プラズマＣＶＤに
よりパターンを形成する状況を概略的に示した正面図で
ある。図２は図１のＡ部拡大図である。
を図面に基づいて説明する。図１は、プラズマＣＶＤに
よりパターンを形成する状況を概略的に示した正面図で
ある。図２は図１のＡ部拡大図である。
【００２１】図１において、シリコンウエハからなる半
導体基板１は原料ガスのプラズマ雰囲気２内に設置さ
れ、基板１の上または基板１から離間してマスク３を配
置しパターン材の推積を行う。プラズマＣＶＤの場合、
原料ガスはパターン材がＳｉＯ 2の場合、すなわちＳｉ
Ｏ2からなるパターンを形成する場合、ＳｉＨ4とＮ2Ｏ
との混合ガスなどが用いられる。また、多結晶シリコン
からなるパターンを形成する場合、原料ガスとしてＳｉ
Ｈ4などが用いられる。Ｓｉ3Ｎ4からなるパターンを形
成する場合、ＳｉＨ4とＮＨ3との混合ガスなどが用いら
れる。
導体基板１は原料ガスのプラズマ雰囲気２内に設置さ
れ、基板１の上または基板１から離間してマスク３を配
置しパターン材の推積を行う。プラズマＣＶＤの場合、
原料ガスはパターン材がＳｉＯ 2の場合、すなわちＳｉ
Ｏ2からなるパターンを形成する場合、ＳｉＨ4とＮ2Ｏ
との混合ガスなどが用いられる。また、多結晶シリコン
からなるパターンを形成する場合、原料ガスとしてＳｉ
Ｈ4などが用いられる。Ｓｉ3Ｎ4からなるパターンを形
成する場合、ＳｉＨ4とＮＨ3との混合ガスなどが用いら
れる。
【００２２】プラズマ化した原料ガスは、マスク３の開
口７を介して基板１の表面に到達し、ガス成分の反応ま
たは析出によりパターン材が基板表面に堆積される。推
積が完了すると、図２のように、基板１にパターン材か
らなる膜４が形成されるが、推積されるパターン材は微
粒子からなるため、同時にマスク３によってマスクされ
たマスク部（マスク下部）５にもパターン材が侵入し
て、はみ出し部６が形成される。このため、膜（パター
ン）４の間隔がマスク３の幅Ｌより狭くなる。
口７を介して基板１の表面に到達し、ガス成分の反応ま
たは析出によりパターン材が基板表面に堆積される。推
積が完了すると、図２のように、基板１にパターン材か
らなる膜４が形成されるが、推積されるパターン材は微
粒子からなるため、同時にマスク３によってマスクされ
たマスク部（マスク下部）５にもパターン材が侵入し
て、はみ出し部６が形成される。このため、膜（パター
ン）４の間隔がマスク３の幅Ｌより狭くなる。
【００２３】本発明では、この状態の基板１の膜４及び
マスク部５の全面を、ドライエッチングやウエットエッ
チングによって同時に軽度のエッチングを施し、はみ出
し部６を除去する。図３はこの軽度のエッチングを施し
た後の基板１の状態を示した正面図である。これによ
り、全面が軽度にエッチングされて、マスク部５に侵入
して形成された、はみ出し部６が簡単に除去され、パタ
ーン間の距離Ｌを正確にとることができる。したがっ
て、パターン形状および寸法精度を高めることができ
る。また、パターンが電気素子や配線である場合、所望
の耐圧が得られ、異物の付着による短絡などを防止する
ことができる。
マスク部５の全面を、ドライエッチングやウエットエッ
チングによって同時に軽度のエッチングを施し、はみ出
し部６を除去する。図３はこの軽度のエッチングを施し
た後の基板１の状態を示した正面図である。これによ
り、全面が軽度にエッチングされて、マスク部５に侵入
して形成された、はみ出し部６が簡単に除去され、パタ
ーン間の距離Ｌを正確にとることができる。したがっ
て、パターン形状および寸法精度を高めることができ
る。また、パターンが電気素子や配線である場合、所望
の耐圧が得られ、異物の付着による短絡などを防止する
ことができる。
【００２４】図４に、本発明の実施の形態の工程のフロ
ーチャートを示す。先ず、被処理物（基板１）の上方に
マスク３を配置する（ステップＳ１）。そして、マスク
３を介して基板１の表面に対してパターン材の推積を行
う（ステップＳ２）。次に、基板１の上方からマスク３
を取り外し（ステップＳ３）、その後、基板１の全面を
軽度にエッチングしてエッチング整形を行い、はみ出し
部６を除去して（ステップＳ４）終了する。
ーチャートを示す。先ず、被処理物（基板１）の上方に
マスク３を配置する（ステップＳ１）。そして、マスク
３を介して基板１の表面に対してパターン材の推積を行
う（ステップＳ２）。次に、基板１の上方からマスク３
を取り外し（ステップＳ３）、その後、基板１の全面を
軽度にエッチングしてエッチング整形を行い、はみ出し
部６を除去して（ステップＳ４）終了する。
【００２５】なお、エッチングによる、はみ出し部６の
除去は、予め求めたパタ-ン材の推積時間または推積厚
さと、はみ出し部６を除去するのに要するエッチング時
間との関係に基づいて、エッチング時間を制御して行う
のがよい。このエッチング時間の制御は実験データを求
めることにより容易に行うことができる。
除去は、予め求めたパタ-ン材の推積時間または推積厚
さと、はみ出し部６を除去するのに要するエッチング時
間との関係に基づいて、エッチング時間を制御して行う
のがよい。このエッチング時間の制御は実験データを求
めることにより容易に行うことができる。
【００２６】また、はみ出し部６を除去するための軽度
のエッチングはエッチング液によるウエットエッチング
でも、エッチングガスを用いたプラズマエッチングなど
のドライエッチングでも適用することができる。膜（パ
ターン）４がＳｉＯ2からなる場合、ウエットエッチン
グはフッ酸溶液を用いてでき、ＲＩＥ（Ｒｅａｃｔ―ｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によるによるドライエ
ッチングはＣＦ4とＨ2との混合ガスなどを用いてでき
る。また、膜４が多結晶シリコンからなる場合、ウエッ
トエッチングはフッ酸と硝酸との混合溶液を用いてで
き、ドライエッチング（プラズマエッチング）はＣＦ4
を用いてできる。そして、膜４がＳｉ3Ｎ4からなる場
合、ウエットエッチングは熱濃リン酸を用いてでき、Ｒ
ＩＥやプラズマによるドライエッチングはＣＦ4を用い
てできる。
のエッチングはエッチング液によるウエットエッチング
でも、エッチングガスを用いたプラズマエッチングなど
のドライエッチングでも適用することができる。膜（パ
ターン）４がＳｉＯ2からなる場合、ウエットエッチン
グはフッ酸溶液を用いてでき、ＲＩＥ（Ｒｅａｃｔ―ｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によるによるドライエ
ッチングはＣＦ4とＨ2との混合ガスなどを用いてでき
る。また、膜４が多結晶シリコンからなる場合、ウエッ
トエッチングはフッ酸と硝酸との混合溶液を用いてで
き、ドライエッチング（プラズマエッチング）はＣＦ4
を用いてできる。そして、膜４がＳｉ3Ｎ4からなる場
合、ウエットエッチングは熱濃リン酸を用いてでき、Ｒ
ＩＥやプラズマによるドライエッチングはＣＦ4を用い
てできる。
【００２７】なお、前記実施の形態においては、プラズ
マＣＶＤによるパターン形成について説明したが、本発
明は、他のＣＶＤや蒸着、スパッタリングなどによるパ
ターン形成にも適用することができる。
マＣＶＤによるパターン形成について説明したが、本発
明は、他のＣＶＤや蒸着、スパッタリングなどによるパ
ターン形成にも適用することができる。
【００２８】更に、前記実施の形態においては、半導体
基板にパターン材の推積を行う場合について説明した
が、本発明はこれに限るものではなくカラーフィルタや
高分子有機ＥＬ素子を製造する際のバンクの形成にも適
用できる。
基板にパターン材の推積を行う場合について説明した
が、本発明はこれに限るものではなくカラーフィルタや
高分子有機ＥＬ素子を製造する際のバンクの形成にも適
用できる。
【００２９】図５は、高分子有機ＥＬ表示パネルの製造
工程の一部を示したものであって、高分子有機ＥＬ表示
パネルを構成する透明なガラス基板１１の上に、ＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明導電
膜からなる透明電極１２が形成してある。また、ガラス
基板１１の上には、各透明電極１２間に透明電極１２の
周縁部を覆ってＳｉＯ2からなる絶縁膜１３が設けてあ
って、各透明電極１２を電気的に相互に分離している。
そして、透明電極１２の上には、図示しない高分子有機
ＥＬ素子が配置される。高分子有機ＥＬ素子を透明電極
１２上に選択的に配置する方法は、透明電極１２の周囲
に設けた絶縁膜１３の上にポリイミドなどの有機物によ
って形成したバンク１４を設けるとともに、ガラス基板
１１の上方に例えばインクジェットプリンタのインクジ
ェットのような吐出口（図示せず）を配置し、透明電極
１２に対応している吐出口から液状の高分子有機ＥＬ素
子を透明電極１２に向けて吐出し、透明電極１２上に高
分子有機ＥＬ素子を塗布して付着させるようにしてい
る。ここで、絶縁膜１３の上にバンク１４を設けるの
に、本発明の方法を適用することができる。即ち、絶縁
膜１３の上または絶縁膜１３から離間してマスク３を配
置し、スパッタリングなどによってポリイミドなどの有
機物を堆積したのち、マスク３を取り除いてガラス基板
１１の全面を軽度にエッチングして、マスク３の下方に
侵入した有機物のはみ出し部を除去すればよい。なお、
エッチングはウエットエッチングでもドライエッチング
でもよい。ただし、その際、ガラス基板１１、透明電極
１２等もエッチングされてしまう可能性があるので、こ
れらをエッチングしないで有機物を選択的にエッチング
するエッチング液またはエッチングガスを使用する必要
がある。
工程の一部を示したものであって、高分子有機ＥＬ表示
パネルを構成する透明なガラス基板１１の上に、ＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明導電
膜からなる透明電極１２が形成してある。また、ガラス
基板１１の上には、各透明電極１２間に透明電極１２の
周縁部を覆ってＳｉＯ2からなる絶縁膜１３が設けてあ
って、各透明電極１２を電気的に相互に分離している。
そして、透明電極１２の上には、図示しない高分子有機
ＥＬ素子が配置される。高分子有機ＥＬ素子を透明電極
１２上に選択的に配置する方法は、透明電極１２の周囲
に設けた絶縁膜１３の上にポリイミドなどの有機物によ
って形成したバンク１４を設けるとともに、ガラス基板
１１の上方に例えばインクジェットプリンタのインクジ
ェットのような吐出口（図示せず）を配置し、透明電極
１２に対応している吐出口から液状の高分子有機ＥＬ素
子を透明電極１２に向けて吐出し、透明電極１２上に高
分子有機ＥＬ素子を塗布して付着させるようにしてい
る。ここで、絶縁膜１３の上にバンク１４を設けるの
に、本発明の方法を適用することができる。即ち、絶縁
膜１３の上または絶縁膜１３から離間してマスク３を配
置し、スパッタリングなどによってポリイミドなどの有
機物を堆積したのち、マスク３を取り除いてガラス基板
１１の全面を軽度にエッチングして、マスク３の下方に
侵入した有機物のはみ出し部を除去すればよい。なお、
エッチングはウエットエッチングでもドライエッチング
でもよい。ただし、その際、ガラス基板１１、透明電極
１２等もエッチングされてしまう可能性があるので、こ
れらをエッチングしないで有機物を選択的にエッチング
するエッチング液またはエッチングガスを使用する必要
がある。
【００３０】
【発明の効果】以上説明したように、本発明により、被
処理物の表面にマスクを用いてパターンを形成するパタ
ーン形成方法もしくはデバイスの製造方法において、フ
ォトレジストの塗布、露出、現像、除去の工程を省略し
ても、形状精度を悪化することなく、パターン間の距離
を正確にだすことができる。また、配線の際に、配線
に、はみ出し部のパターン材の微小な異物が付着して、
耐圧不足や短絡の原因となるのを防ぐことができる。本
発明により製造工程を大幅に短縮することができ、作業
コストも大きく低減でき、製造に要する高価な資源を節
約できるので大きな工業的効果を奏する。また、本発明
に係るデバイス、例えば半導体デバイス、カラーフィル
タ及び高分子有機ＥＬ素子には、従来のようにはみ出し
部が形成されていないので、性能の劣化を引き起こすこ
とがなく、後工程において、はみ出し部から微小な異物
が出る等の不都合がない。
処理物の表面にマスクを用いてパターンを形成するパタ
ーン形成方法もしくはデバイスの製造方法において、フ
ォトレジストの塗布、露出、現像、除去の工程を省略し
ても、形状精度を悪化することなく、パターン間の距離
を正確にだすことができる。また、配線の際に、配線
に、はみ出し部のパターン材の微小な異物が付着して、
耐圧不足や短絡の原因となるのを防ぐことができる。本
発明により製造工程を大幅に短縮することができ、作業
コストも大きく低減でき、製造に要する高価な資源を節
約できるので大きな工業的効果を奏する。また、本発明
に係るデバイス、例えば半導体デバイス、カラーフィル
タ及び高分子有機ＥＬ素子には、従来のようにはみ出し
部が形成されていないので、性能の劣化を引き起こすこ
とがなく、後工程において、はみ出し部から微小な異物
が出る等の不都合がない。
【図１】 本発明の実施の形態における、プラズマ雰囲
気において半導体基板にＳｉ膜を形成する状況を概略的
に示した正面図である。
気において半導体基板にＳｉ膜を形成する状況を概略的
に示した正面図である。
【図２】 図１のＡ部拡大図である。
【図３】 本発明のエッチングを施した後の半導体基板
の状態を示した正面図である。
の状態を示した正面図である。
【図４】 本発明の実施の形態における工程のフローチ
ャートのブロック図である。
ャートのブロック図である。
【図５】 本発明の実施の形態における、高分子有機Ｅ
Ｌ素子を製造する際のバンク形成の状態を示した概略正
面図である。
Ｌ素子を製造する際のバンク形成の状態を示した概略正
面図である。
【図６】 従来のパターニング工程を示す第１工程図で
ある。
ある。
【図７】 従来のパターニング工程を示す第２工程図で
ある。
ある。
１………半導体基板
２………プラズマ雰囲気
３………マスク
４………Ｓｉ膜
５………マスク部
６………はみ出し部
１１ガラス基板
１２………透明電極
１３………絶縁膜
１４………バンク
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH04 HH38 PP03 PP06 PP12
PP15 PP19 QQ08 QQ09 QQ11
QQ13 QQ19 QQ31 RR04 RR06
RR21 RR22 SS02 SS08 SS10
SS11 SS15 XX33
5F045 AA08 AB03 AB32 AB33 AC01
AC12 DB08 DP02 HA13 HA14
Claims (7)
- 【請求項１】 被処理物の表面にマスクを用いてパター
ンを形成するパターン形成方法において、前記マスクを
介して前記被処理物の表面にパターン材を推積したの
ち、前記被処理物の全面をエッチングして、前記マスク
の下方に侵入した前記パターンのはみ出し部を除去する
ことを特徴とするパターン形成方法。 - 【請求項２】 前記エッチングによる前記はみ出し部の
除去は、予め求めた前記パターン材の推積時間または推
積厚さと、前記はみ出し部を除去するのに要するエッチ
ング時間との関係に基づいて、エッチング時間を制御し
て行うことを特徴とする請求項１に記載のパターン形成
方法。 - 【請求項３】 前記エッチングがドライエッチングであ
ることを特徴とする請求項１又は２のいずれかに記載の
パターン形成方法。 - 【請求項４】 前記エッチングがウエットエッチングで
あることを特徴とする請求項１又は２のいずれかに記載
のパターン形成方法。 - 【請求項５】 被処理物の表面にマスクを用いてパター
ンを形成することにより製造されるデバイスの製造方法
において、前記マスクを介して前記被処理物の表面にパ
ターン材を推積したのち、前記被処理物の全面をエッチ
ングして、前記マスクの下方に侵入した前記パターンの
はみ出し部を除去することを特徴とするデバイスの製造
方法。 - 【請求項６】 請求項１ないし請求項４のいずれかに記
載のパターン形成方法を使用して製造したことを特徴と
するデバイス。 - 【請求項７】 請求項５に記載のデバイスの製造方法を
使用して製造したことを特徴とするデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063016A JP2003264151A (ja) | 2002-03-08 | 2002-03-08 | パターン形成方法、デバイスの製造方法並びにデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063016A JP2003264151A (ja) | 2002-03-08 | 2002-03-08 | パターン形成方法、デバイスの製造方法並びにデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003264151A true JP2003264151A (ja) | 2003-09-19 |
Family
ID=29196497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002063016A Withdrawn JP2003264151A (ja) | 2002-03-08 | 2002-03-08 | パターン形成方法、デバイスの製造方法並びにデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003264151A (ja) |
-
2002
- 2002-03-08 JP JP2002063016A patent/JP2003264151A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |