JP2003264459A - 位相比較器およびクロックリカバリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ｇｂｐｓ級の高速ビットレートのデータ信号
を扱うアプリケーションに適した位相比較器およびクロ
ックリカバリ回路を提供する。 【解決手段】 位相比較器５００、６００は、データ信
号ＲＤ／ＮＲＤの分周信号ＮＨＯＬＤＨ、ＮＨＯＬＤＬ
をそれぞれ入力し、信号ｄＤＡＴと信号ＣＬＫとの位相
比較を間欠的に行う。これにより、位相比較のためのタ
イミングマージンを増大させることができ、高速ビット
レートの信号の位相比較が可能になる。また、クロック
リカバリ回路として、位相比較器５００、６００を備え
ることにより、Ｇｂｐｓ級の高速ビットレートのデータ
信号を扱うことができるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相比較器および
クロックリカバリ回路に関し、特に、単純位相比較方式
による、高速ビットレートのデータ信号の位相比較およ
びクロックリカバリの技術に属する。

【０００２】

【従来の技術】ＩＥＥＥ（Institute of Electrical an
d Electronics Engineers ）Ｐ１３９４ｂに代表される
高速シリアルデータ伝送においては、送信側からのデー
タ信号の周波数および位相に合致したクロック信号を受
信側で再生する必要がある。これには、クロックリカバ
リ回路が必須である。このクロックリカバリ回路のアー
キテクチャとして、シリアル処理を行う単純位相比較方
式がある。

【０００３】単純位相比較方式は、ＰＬＬ（Phase Lock
ed Loop ）のレファレンス入力にデータ信号を入力し、
このデータ信号とフィードバックしたクロック信号との
位相が合うように電圧制御発振回路（ＶＣＯ：Voltage
Controlled Oscillator ）の入力電圧を制御するもので
ある。この方式は、単純な構成をしており、また、回路
面積も小規模であるため、チャネル数が増加した場合に
は非常に有用である。しかし、全回路がデータ信号のビ
ットレートの周波数で動作しなければならないため、高
速動作が可能な位相比較器が必要となる。

【０００４】図１５は、従来の位相比較器の回路図を示
す。従来の位相比較器は、位相比較部１００とウィンド
ウ発生部１０００からなる。

【０００５】ウィンドウ発生部１０００は、信号ＩＮＤ
ＡＴＡおよび比較完了信号ＮＲ＿ＷＩＮＤＯＷを入力と
し、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”のとき
に、信号ＩＮＤＡＴＡの変化に応じて、比較窓信号ＮＥ
Ｎ＿ＰＤを“Ｌ”にする。なお、ウィンドウ発生部１０
００は、パワーダウン端子から与えられる信号ＮＰＤが
“Ｈ”のときに、比較窓信号ＮＥＮ＿ＰＤを変化させる
ように動作することができる。

【０００６】位相比較部１００は、比較窓信号ＮＥＮ＿
ＰＤを入力とし、データ信号ＤＡＴＡ＿ＰＤとクロック
信号ＣＬＫ＿ＰＤとの位相差を検出（位相比較）する。
位相比較部１０００は、比較窓信号ＮＲ＿ＷＩＮＤＯＷ
が“Ｌ”となることにより活性化し、位相比較を行う。
そして、位相比較の結果として、信号ＵＰおよび信号Ｄ
Ｎを出力する。位相差は、信号ＵＰと信号ＤＮとのパル
ス幅の差として表される。位相比較が完了すると、ウィ
ンドウ発生部１０００は、比較完了信号ＮＲ＿ＷＩＮＤ
ＯＷを“Ｌ”にする。

【０００７】次に、従来の位相比較器の動作を、図１６
のタイミングチャートを参照しながら説明する。ただ
し、信号ＮＰＤは“Ｈ”であるとする。

【０００８】時刻ｔ１において、信号ＩＮＤＡＴＡの立
ち上がりが発生する。ウィンドウ発生部１０００は、こ
れに応じて、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”
であるという条件で、時刻ｔ２において、比較窓信号Ｎ
ＥＮ＿ＰＤを“Ｌ”にする。位相比較部１００は、比較
窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより活性化
し、時刻ｔ３において、データ信号ＤＡＴＡ＿ＰＤの立
ち上がりを検出し、時刻ｔ４に信号ＵＰを出力する。ま
た、時刻ｔ４において、クロック信号ＣＬＫ＿ＰＤの立
ち上がりを検出し、時刻ｔ５において、信号ＤＮを出力
する。

【０００９】位相比較が完了すると、時刻ｔ６におい
て、位相比較部１００は、比較完了信号ＮＲ＿ＷＩＮＤ
ＯＷを“Ｌ”にする。比較完了信号ＮＲ＿ＷＩＮＤＯＷ
が“Ｌ”となることにより、時刻ｔ７において、ウィン
ドウ発生部１０００は、比較窓信号ＮＥＮ＿ＰＤを
“Ｈ”にする。比較窓信号ＮＥＮ＿ＰＤが“Ｈ”となる
ことにより、位相比較部１００は非活性となり、信号Ｕ
Ｐおよび信号ＤＮの出力を停止する。これにより、時刻
ｔ８において、比較完了信号ＮＲ＿ＷＩＮＤＯＷが
“Ｈ”となる。そして、時刻ｔ９において、信号ＩＮＤ
ＡＴＡの次の立ち上がりが発生し、以降、上記と同様の
処理を繰り返す。

【００１０】

【発明が解決しようとする課題】従来の位相比較器は、
位相比較部１００の活性化、位相比較、ウィンドウ発生
部１０００への比較完了信号ＮＲ＿ＷＩＮＤＯＷの伝達
および位相比較部１００の非活性化のすべての処理を、
データ信号の１周期内で行っている。データ信号のビッ
トレートが低速のときは、上記のように位相比較を逐次
的に行うことが可能である。しかし、ビットレートがＧ
ｂｐｓ級の高速のときは、上記の位相比較では問題が生
じることがある。

【００１１】位相比較に要する時間は、電源電圧、温
度、プロセス条件などによって変動する。このため、あ
る特定の条件下では、位相比較に係る上記のすべての処
理を、データ信号の１周期内で完了できないことがあ
る。このような場合、位相比較のタイミングを示す信号
ＩＮＤＡＴＡと比較完了信号ＮＲ＿ＷＩＮＤＯＷとがレ
ーシングを起こし、位相比較器が正常に動作しなくな
る。

【００１２】上記の問題に鑑み、本発明は、Ｇｂｐｓ級
の高速ビットレートのデータ信号を扱うアプリケーショ
ンに適した位相比較器およびクロックリカバリ回路を提
供することを課題とする。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１の発明が講じた手段は、与えられた第１
および第２の信号の位相比較を行う位相比較器であっ
て、前記第１の信号の分周信号の論理レベルに応じて、
前記位相比較を間欠的に行うものとする。

【００１４】請求項１の発明によると、第１および第２
の信号の位相比較が、第１の信号の分周信号の論理レベ
ルに応じて行われる。つまり、位相比較が、第１の信号
の周期よりも長い分周信号の周期に合わせて行われる。
この結果、位相比較が、第１の信号に対して逐次的では
なく、間欠的に行われることになる。これにより、位相
比較のためのタイミングマージンを増大させることがで
き、高速ビットレートに対応可能な位相比較器を実現す
ることができる。

【００１５】請求項２の発明では、請求項１の位相比較
器は、活性化することにより前記位相比較を行う一方、
非活性となることにより前記位相比較を中止する位相比
較部と、前記位相比較部の活性化と非活性とを切替制御
する比較窓信号を出力するウィンドウ発生部とを備える
ものとする。そして、前記ウィンドウ発生部は、前記分
周信号を入力とし、該分周信号が所定の論理レベルのと
き、前記比較窓信号を、前記位相比較部を非活性とする
状態に設定するものとする。

【００１６】請求項２の発明によると、分周信号が所定
の論理レベルのとき、ウィンドウ発生部によって、位相
比較部は非活性にされる。位相比較部は非活性となるこ
とにより、位相比較を行わないようになる。これによ
り、分周信号の論理レベルに応じて位相比較を間欠的に
行う位相比較器を実現することができる。

【００１７】請求項３の発明では、請求項２のウィンド
ウ発生部は、前記第１および第２の信号の周波数比較を
行うか否かを示す周波数比較信号を入力とし、該周波数
比較信号が、周波数比較を行うことを示すとき、前記比
較窓信号を、前記位相比較部を活性化する状態に固定す
る活性化手段を有するものとする。

【００１８】請求項３の発明によると、活性化手段によ
って、比較窓信号が、位相比較部を活性化する状態に固
定されることにより、位相比較部は、常時、活性化した
状態となり、第１および第２の信号の周波数を比較する
周波数比較器として機能するようになる。これにより、
たとえば、本位相比較器を備えたクロックリカバリ回路
において、別途に周波数比較器を備える必要がなく、回
路面積の削減し、コストを削減することができる。ま
た、回路設計の期間を短縮することも可能となる。

【００１９】請求項４の発明では、請求項２のウィンド
ウ発生部は、位相比較を間欠的に行うか否かを示す間欠
比較信号を入力とし、該間欠比較信号が、位相比較を間
欠的に行わないことを示すとき、前記分周信号をマスク
するマスク手段を有するものとする。

【００２０】請求項４の発明によると、マスク手段によ
って、分周信号がマスクされることにより、位相比較部
が非活性となることがなくなり、位相比較が逐次的に行
われるようになる。これにより、高速のみならず、低速
ビットレートのデータ信号にも対応可能なワイドレンジ
の位相比較器を実現することができる。

【００２１】そして、請求項５の発明が講じた手段は、
与えられたデータ信号からクロック信号を生成するクロ
ックリカバリ回路であって、前記データ信号の分周信号
を生成する分周信号生成手段と、前記分周信号を入力と
し、該分周信号の論理レベルに応じて、前記データ信号
と前記クロック信号との位相比較を間欠的に行う位相比
較器とを備えたものとする。

【００２２】請求項５の発明によると、分周信号生成手
段によって、データ信号の分周信号が生成され、位相比
較器によって、分周信号の論理レベルに応じて、データ
信号とクロック信号との位相比較が間欠的に行われる。
これにより、位相比較のためのタイミングマージンを増
大させることができ、高速ビットレートのデータ信号の
位相比較が可能となる。したがって、高速ビットレート
に対応したクロックリカバリ回路を実現することが可能
となる。

【００２３】請求項６の発明では、請求項５の位相比較
器は、前記データ信号のビットレートを示すスピード信
号を入力とし、該スピード信号によって示される前記ビ
ットレートに応じて、前記位相比較を逐次的に行うかま
たは間欠的に行うかを切り替えるものとする。

【００２４】請求項６の発明によると、位相比較器によ
って、スピード信号によって示されるデータ信号のビッ
トレートに応じて、第１および第２の信号の位相比較を
逐次的に行うかまたは間欠的に行うかが切り替えられ
る。これにより、高速のみならず、低速ビットレートの
データ信号にも対応可能なワイドレンジのクロックリカ
バリ回路を実現することができる。また、クロックリカ
バリ回路がワイドレンジに対応することにより、回路設
計の自由度が増す。

【００２５】請求項７の発明では、請求項５のクロック
リカバリ回路において、前記位相比較の結果を示す位相
差信号を入力とし、該位相差信号に基づく量の電流を出
力するチャージポンプ回路を備えたものとする。そし
て、前記チャージポンプ回路は、前記データ信号のビッ
トレートを示すスピード信号を入力とし、該スピード信
号によって示される前記ビットレートに応じて、前記電
流の量を切り替えるものとする。

【００２６】請求項７の発明によると、スピード信号に
よって示されるデータ信号のビットレートに応じて、チ
ャージポンプ回路から出力される電流の量が切り替えら
れる。これにより、クロックリカバリ回路におけるＰＬ
Ｌのループゲインを一定に保つようにすることができ
る。

【００２７】請求項８の発明では、請求項６または７の
クロックリカバリ回路において、与えられた基準信号の
周波数と当該クロックリカバリ回路の内部信号の周波数
との比較を行い、この比較結果に基づいて、前記スピー
ド信号を生成するスピード信号生成手段を備えたものと
する。

【００２８】請求項８の発明によると、スピード信号生
成手段によって、与えられた基準信号の周波数と当該ク
ロックリカバリ回路の内部信号の周波数とが比較され、
この比較結果に基づいて、スピード信号が生成される。
これにより、クロックリカバリ回路において、外部から
スピード信号を入力するための端子を削減し、パッド数
を削減することができ、回路設計が容易になる。

【００２９】そして、請求項９の発明が講じた手段は、
与えられたデータ信号からクロック信号を生成するクロ
ックリカバリ回路であって、前記データ信号の第１の分
周信号および該第１の分周信号と位相の異なる第２の分
周信号を生成する分周信号生成手段と、前記第１の分周
信号を入力とし、該第１の分周信号の論理レベルに応じ
て、前記データ信号の立ち上がりおよび立ち下がりエッ
ジのいずれか一方と前記クロック信号との位相比較を間
欠的に行う第１の位相比較器と、前記第２の分周信号を
入力とし、該第２の分周信号の論理レベルに応じて、前
記データ信号の立ち上がりおよび立ち下がりエッジの他
方と前記クロック信号との位相比較を間欠的に行う第２
の位相比較器とを備えたものとする。

【００３０】請求項９の発明によると、第１の位相比較
器によって、第１の分周信号の論理レベルに応じて、デ
ータ信号の立ち上がり（または立ち下がり）エッジとク
ロック信号との位相比較が間欠的に行われるとともに、
第２の位相比較器によって、第２の分周信号の論理レベ
ルに応じて、データ信号の立ち下がり（または立ち上が
り）エッジとクロック信号との位相比較が間欠的に行わ
れる。データ信号の立ち上がりまたは立ち下がりの片側
エッジのみに対して間欠的に位相比較を行うのではジッ
タ耐性が減少してしまう。しかし、上記のように、デー
タ信号の立ち上がりおよび立ち下がり双方のエッジに対
して位相比較を行うことにより、ジッタ耐性を増大させ
ることができる。

【００３１】また、請求項１０の発明が講じた手段は、
与えられたデータ信号からクロック信号を生成するクロ
ックリカバリ回路であって、前記データ信号の第１の分
周信号および該第１の分周信号と位相の異なる第２の分
周信号を生成する分周信号生成手段と、前記第１の分周
信号を入力とし、該第１の分周信号の論理レベルに応じ
て、前記データ信号と前記クロック信号の位相比較を間
欠的に行う第１の位相比較器と、前記第２の分周信号を
入力とし、該第２の分周信号の論理レベルに応じて、前
記データ信号と前記クロック信号の位相比較を間欠的に
行う第２の位相比較器とを備えたものとする。そして、
前記分周信号生成手段は、前記第１の位相比較器による
前記位相比較のタイミングと、前記第２の位相比較器に
よる前記位相比較のタイミングとがずれるように、前記
第２の分周信号を生成するものとする。

【００３２】請求項１０の発明によると、第１の位相比
較器によって、第１の分周信号の論理レベルに応じて、
データ信号とクロック信号との位相比較が間欠的に行わ
れるとともに、これとタイミングをずらして、第２の位
相比較器によって、第２の分周信号の論理レベルに応じ
て、データ信号とクロック信号との位相比較が間欠的に
行われる。これにより、たとえば、データ信号の２分周
信号に応じて間欠的に位相比較を行う第１および第２の
位相比較器を組み合わせることによって、クロックリカ
バリ回路全体としては、位相比較を逐次的に行うことが
できる。したがって、高速ビットレートに対応可能であ
り、また、位相比較を行う回数が倍増することにより、
ジッタ耐性にも優れたクロックリカバリ回路を実現する
ことができる。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。なお、説明中、信号
の符号として、端子の符号と同じものを用いる場合があ
る。

【００３４】（第１の実施形態）図１は、本発明の第１
の実施形態に係る位相比較器の回路図を示す。本実施形
態に係る位相比較器は、位相比較部１００とウィンドウ
発生部２００とを備え、比較対象のデータ信号ＤＡＴＡ
＿ＰＤの立ち上がりエッジと比較対象のクロック信号Ｃ
ＬＫ＿ＰＤの立ち上がりエッジの位相比較を間欠的に行
う。位相比較の結果は、信号ＵＰおよび信号ＤＮのパル
ス幅の差として表される。なお、データ信号ＤＡＴＡ＿
ＰＤおよびクロック信号ＣＬＫ＿ＰＤは、本発明の第１
および第２の信号にそれぞれ相当するものである。

【００３５】ウィンドウ発生部２００は、ラッチ回路１
およびＮＡＮＤ回路２から構成される。ラッチ回路１
は、入力ＣＫに信号ＩＮＤＡＴＡを、入力ＮＨに本発明
の分周信号に相当する信号ＮＨＯＬＤを、そして、入力
ＮＲに位相比較部１００からの比較完了信号ＮＲ＿ＷＩ
ＮＤＯＷをそれぞれ入力する。そして、比較完了信号Ｎ
Ｒ＿ＷＩＮＤＯＷおよび信号ＮＨＯＬＤがともに“Ｈ”
のとき、信号ＩＮＤＡＴＡの立ち上がりに応じて、出力
Ｑから信号を出力する。ラッチ回路１は、たとえば、図
２に示す回路によって実現することができる。

【００３６】ＮＡＮＤ回路２は、ラッチ回路１の出力信
号とパワーダウン端子に与えられた信号ＮＰＤの否定論
理積を、比較窓信号ＮＥＮ＿ＰＤとして、位相比較部１
００に出力する。比較窓信号ＮＥＮ＿ＰＤは、位相比較
部１００の活性化と非活性とを切替制御するための信号
であり、“Ｌ”のとき、位相比較部１００は活性化さ
れ、位相比較を行うことができる状態となる。一方、
“Ｈ”のとき、位相比較部１００は非活性となり、位相
比較は行われない。したがって、信号ＮＰＤが“Ｌ”の
ときは、位相比較部１００は常時非活性の状態となる。

【００３７】位相比較部１００は、ＮＡＮＤ回路３、６
およびラッチ回路４、５から構成される。ＮＡＮＤ回路
３は、比較窓信号ＮＥＮ＿ＰＤの否定およびラッチ回路
４、５からの出力信号の否定論理積を、信号ＮＲ＿ＰＤ
として出力する。ラッチ回路４は、入力ＣＫにデータ信
号ＤＡＴＡ＿ＰＤを、入力ＮＲに信号ＮＲ＿ＰＤをそれ
ぞれ入力し、信号ＮＲ＿ＰＤが“Ｈ”のとき、データ信
号ＤＡＴＡ＿ＰＤの立ち上がりに応じて、出力Ｑから信
号ＵＰを出力する。同様に、ラッチ回路５は、入力ＣＫ
にクロック信号ＣＬＫ＿ＰＤを、入力ＮＲに信号ＮＲ＿
ＰＤをそれぞれ入力し、信号ＮＲ＿ＰＤが“Ｈ”のと
き、クロック信号ＣＬＫ＿ＰＤの立ち上がりに応じて、
出力Ｑから信号ＤＮを出力する。

【００３８】信号ＮＲ＿ＰＤが“Ｌ”になると、ラッチ
回路４、５はリセットされ、位相比較を完了する。な
お、ラッチ回路４、５は、たとえば、図３に示す回路に
よって実現することができる。

【００３９】ＮＡＮＤ回路６は、信号ＵＰおよび信号Ｄ
Ｎの否定論理積を、比較完了信号ＮＲ＿ＷＩＮＤＯＷと
して、ウィンドウ発生部２００に出力する。この比較完
了信号ＮＲ＿ＷＩＮＤＯＷは、位相比較部１００の比較
窓を閉じる信号であり、“Ｌ”となることにより、ウィ
ンドウ発生部２００におけるラッチ回路１はリセットさ
れる。これにより、比較窓信号ＮＥＮ＿ＰＤが“Ｈ”に
変化し、位相比較部１００は非活性となる。

【００４０】次に、本実施形態に係る位相比較器の動作
について、図４のタイミングチャートを参照しながら説
明する。ただし、位相比較器は１Ｇｂｐｓのデータ信号
の位相比較を行っているものとし、データ信号の最小エ
ッジ間隔（１ビットタイム）は１ｎｓとする。また、信
号ＮＰＤは“Ｈ”であるとする。

【００４１】ここで、信号ＮＨＯＬＤは、信号ＩＮＤＡ
ＴＡの反転信号を２分周して得られる信号とする。ま
た、データ信号ＤＡＴＡ＿ＰＤは、信号ＩＮＤＡＴＡよ
りも、同図中の時刻ｔ１と時刻ｔ３との差に相当する時
間ｔｄ１だけ位相が遅れた信号とする。なお、時間ｔｄ
１は、５００ｐｓ（１ビットタイムの半分）に、ウィン
ドウ発生部２００における遅延時間（ラッチ回路１にお
ける遅延＋ＮＡＮＤ回路２における遅延＋ＮＡＮＤ回路
３における遅延）と位相比較部１００におけるラッチ回
路４（または５）のセットアップタイムとの合計を足し
合わせたような値に調整されている。また、クロック信
号ＣＬＫ＿ＰＤは、外部から供給される１ＧHzのクロッ
ク信号である。

【００４２】まず、時刻ｔ１において、信号ＩＮＤＡＴ
Ａの立ち上がりが発生する。このとき、信号ＮＨＯＬＤ
および比較完了信号ＮＲ＿ＷＩＮＤＯＷはともに“Ｈ”
であるので、ラッチ回路１から信号が出力される。そし
て、時刻ｔ２において、ウィンドウ発生部２００から比
較窓信号ＮＥＮ＿ＰＤが“Ｌ”として出力される。比較
窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより、位相比
較部１００は活性化し、活性化後の時刻ｔ３においてデ
ータ信号ＤＡＴＡ＿ＰＤの立ち上がりを検出し、時刻ｔ
４において、信号ＵＰを出力する。また、時刻ｔ４にお
いて、クロック信号ＣＬＫ＿ＰＤの立ち上がりを検出
し、時刻ｔ５において、信号ＤＮを出力する。

【００４３】次に、信号ＵＰ、ＤＮがともに“Ｈ”とな
ることにより、時刻ｔ６において、ＮＡＮＤ回路６によ
って比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｌ”として出
力される。そして、比較完了信号ＮＲ＿ＷＩＮＤＯＷが
“Ｌ”となることにより、時刻ｔ８において、比較窓信
号ＮＥＮ＿ＰＤが“Ｈ”となり、位相比較部１００は非
活性となる。

【００４４】時刻ｔ７において、信号ＩＮＤＡＴＡの次
の立ち上がりが発生している。しかし、このとき、信号
ＮＨＯＬＤは“Ｌ”であるので、ラッチ回路１から信号
が出力されず、新たな位相比較の処理が開始することが
ない。したがって、時刻ｔ１における信号ＩＮＤＡＴＡ
の立ち上がりによって開始された位相比較の処理が、信
号ＩＮＤＡＴＡの１周期内で終了することなく時刻ｔ７
以降にずれ込んだ場合であっても、次の位相比較と処理
が重ならない。

【００４５】以上、本実施形態によると、信号ＮＨＯＬ
Ｄが所定の論理レベル（上記説明では“Ｌ”）のとき、
位相比較部１００は非活性となる。これにより、位相比
較を間欠的に行うことができ、位相比較のためのタイミ
ングマージンを増大させることができる。したがって、
高速ビットレートに対応した位相比較器を実現すること
ができる。

【００４６】なお、信号ＮＨＯＬＤは、信号ＩＮＤＡＴ
Ａの反転信号を２分周して得られる信号であるとした
が、別の方法で生成されるものでもよいし、３分周以上
の信号であってもよい。また、１Ｇｂｐｓのビットレー
トの場合について説明したが、これよりも高速なビット
レートであっても、本発明による同様の効果を得ること
ができる。

【００４７】（第２の実施形態）図５は、本発明の第２
の実施形態に係る位相比較器の回路図を示す。本実施形
態に係る位相比較器は、図１の位相比較器におけるラッ
チ回路１とＮＡＮＤ回路２との間に、本発明の活性化手
段に相当するセレクタ回路７を有するウィンドウ発生部
２００Ａを備えたものである。

【００４８】セレクタ回路７は、本発明の周波数比較信
号に相当する信号ＬＤＥＴを入力とする。そして、信号
ＬＤＥＴの論理レベルに応じて、ＮＡＮＤ回路２への入
力信号を切り替える。具体的には、信号ＬＤＥＴが
“Ｈ”のときは、ラッチ回路１の出力信号をＮＡＮＤ回
路２に入力する。一方、“Ｌ”のときは、ＮＡＮＤ回路
２への入力を“Ｈ”に固定する。

【００４９】信号ＬＤＥＴが“Ｈ”のとき、本実施形態
に係る位相比較器は、第１の実施形態に係る位相比較器
と同様のものとなる。一方、“Ｌ”のとき、比較窓信号
ＮＥＮ＿ＰＤは常時“Ｌ”に固定されるため、位相比較
部１００は常時活性化状態となる。ただし、信号ＮＰＤ
は常時“Ｈ”であるとする。

【００５０】位相比較部１００は、常時活性化状態とな
ることにより、データ信号ＤＡＴＡ＿ＰＤおよびクロッ
ク信号ＣＬＫ＿ＰＤのすべての立ち上がりエッジについ
て位相比較を行う。つまり、本実施形態に係る位相比較
器は、周波数比較器と同等の回路として機能することに
なる。

【００５１】以上、本実施形態によると、セレクタ回路
７によって、比較窓信号ＮＥＮ＿ＰＤの論理レベルを
“Ｌ”に固定するか否かが決定される。そして、“Ｌ”
に固定されることにより、位相比較器を周波数比較器と
して機能させることができる。これにより、たとえば、
本実施形態に係る位相比較器を備えたクロックリカバリ
回路において、別途に周波数比較器を設ける必要がなく
なり、回路面積を削減し、コストを削減することができ
る。また、回路設計に要する期間を短縮することも可能
となる。

【００５２】なお、本実施形態では、本発明の活性化手
段として、セレクタ回路７をラッチ回路１とＮＡＮＤ回
路２との間に設けた。しかし、活性化手段はこれに限る
ものではない。たとえば、ＮＡＮＤ回路２の出力側にセ
レクタ回路を設けてもよいし、また、ＮＡＮＤ回路２の
機能とセレクタ回路の機能を合成した論理回路を設けて
もよい。

【００５３】（第３の実施形態）図６は、本発明の第３
の実施形態に係る位相比較器の回路図を示す。本実施形
態に係る位相比較器は、図５の位相比較器おけるラッチ
回路１の入力ＮＨと端子ＮＨＯＬＤとの間に、本発明の
マスク手段に相当するＮＡＮＤ回路８を有するウィンド
ウ発生部２００Ｂを備えたものである。

【００５４】ＮＡＮＤ回路８は、本発明の間欠比較信号
に相当する信号ＥＮ１Ｇを入力とする。また、これ以外
に、信号ＮＨＯＬＤの否定および信号ＬＤＥＴを入力と
し、これらの否定論理積をラッチ回路１の入力ＮＨに出
力する。

【００５５】ここで、データ信号ＤＡＴＡ＿ＰＤとし
て、ＩＥＥＥＰ１３９４ｂによる信号を想定する。ＩＥ
ＥＥＰ１３９４ｂ ではデータレートが、１２５Ｍｂｐ
ｓ、２５０Ｍｂｐｓ、５００Ｍｂｐｓ 、１Ｇｂｐｓと
切り替わる。また、信号ＥＮ１Ｇは、ビットレートが１
Ｇｂｐｓのときのみ“Ｈ”となり、それ以外のときには
“Ｌ”となるようにする。これにより、ビットレートが
１Ｇｂｐｓのときは信号ＥＮ１Ｇが“Ｈ”となり、ＮＡ
ＮＤ回路８の出力は、信号ＮＨＯＬＤと同じ論理レベル
の信号となる。一方、ビットレートが１Ｇｂｐｓ未満の
ときは信号ＥＮ１Ｇが“Ｌ”となり、ＮＡＮＤ回路８の
出力は常時“Ｈ”となる。つまり、信号ＮＨＯＬＤはマ
スクされる。ただし、信号ＬＤＥＴは“Ｈ”であるもの
とする。

【００５６】したがって、信号ＥＮ１Ｇが“Ｈ”のとき
は、本実施形態に係る位相比較器は、第１または第２の
実施形態と同様に、信号ＮＨＯＬＤの論理レベルに応じ
て、位相比較を間欠的に行う。一方、信号ＥＮ１Ｇが
“Ｌ”のときは、従来の位相比較器と同様に、位相比較
をして逐次的に行う。

【００５７】以上、本実施形態によると、ＮＡＮＤ回路
８によって、信号ＮＨＯＬＤがマスクされることによ
り、データ信号ＤＡＴＡ＿ＰＤとクロック信号ＣＬＫ＿
ＰＤとの位相比較を逐次的に行うことができる。これに
より、高速のみならず、低速ビットレートのデータ信号
にも対応可能なワイドレンジの位相比較器を実現するこ
とができ、回路設計の自由度を増すことができる。

【００５８】なお、本実施形態に係る位相比較器は、本
発明のマスク手段として、ＮＡＮＤ回路８を設けた。し
かし、マスク手段はこれに限るものではない。たとえ
ば、ラッチ回路１の内部で、信号ＥＮ１Ｇに応じて、信
号ＮＨＯＬＤをマスクするようにしてもよいし、また、
まったく別の論理回路で実現してもよい。

【００５９】また、本実施形態に係る位相比較器は、セ
レクタ回路７を備えているが、特になくてもよい。

【００６０】（第４の実施形態）図７は、本発明の第４
の実施形態に係るクロックリカバリ回路の回路図を示
す。本実施形態に係るクロックリカバリ回路は、本発明
の第１および第２の位相比較器にそれぞれ相当する位相
比較器５００、６００を備え、本発明のデータ信号に相
当する高速ビットレートの入力シリアルデータ信号ＲＤ
／ＮＲＤを入力し、データ信号ＲＤ／ＮＲＤからクロッ
ク信号ＣＬＫ、ＸＣＬＫを生成するものである。なお、
位相比較器５００、６００として、第３の実施形態に係
る位相比較器を用いるものとする。

【００６１】以下、本実施形態に係るクロックリカバリ
回路の構成要素について説明する。

【００６２】マルチプレクサ回路（ＭＵＸ）１０は、Ａ
ＮＤ回路１９の出力信号ＳＥＬＤに基づいて、データ信
号ＲＤ／ＮＲＤおよびレファレンス信号ＣＭＵＣＬＫの
いずれを通すかを選択し、信号ＤＡＴおよびその反転信
号ＸＤＡＴを出力する。なお、データ信号ＲＤ／ＮＲＤ
は、送信側からのビットレートが１Ｇｂｐｓの差動のシ
リアルデータであるとする。また、信号ＣＭＵＣＬＫ
は、送信側のＰＬＬ回路からの５００ＭHzのレファレン
スクロックであるとする。

【００６３】遅延回路（ＨＡＬＦ ＤＥＬＡＹ）１１
は、ＶＣＯ１６のレプリカセルであり、入力された信号
ＤＡＴ、ＸＤＡＴを、０.５×ＵＩ（ Unit Interval）
だけ遅延させ、信号ｄＩＮＤＡＴ、ＸｄＩＮＤＡＴとし
て出力する。なお、遅延させる量は、スピード信号ＳＰ
ＳＥＬによって示されるビットレートに応じて切り替え
ることが可能である。

【００６４】ここで、スピード信号ＳＰＳＥＬについて
説明する。スピード信号ＳＰＳＥＬは、外部からスピー
ド選択端子ＳＰＳＥＬを介して与えられる４ビットの信
号であり、データ信号ＲＤ／ＮＲＤのビットレートを、
（ＥＮ１Ｇ、ＥＮ５００Ｍ、ＥＮ２５０Ｍ、ＥＮ１２５
Ｍ）として表す。したがって、（１、０、０、０）は１
Ｇｂｐｓを、（０、１、０、０）は５００Ｍｂｐｓを、
（０、０、１、０）は２５０Ｍｂｐｓを、そして、
（０、０、０、１）は１２５Ｍｂｐｓをそれぞれ示す。

【００６５】具体的には、遅延回路１１は、上記のスピ
ード信号ＳＰＳＥＬによって示されるビットレートに応
じて、ビットレートが１Ｇｂｐｓの場合はＵＩを１ｎｓ
として、５００Ｍｂｐｓの場合はＵＩを２ｎｓとして、
２５０Ｍｂｐｓの場合はＵＩを４ｎｓとして、そして、
１２５Ｍｂｐｓの場合はＵＩを８ｎｓとして、それぞれ
遅延量を切り替える。

【００６６】データリタイミング回路（ＤＡＴＡ ＲＥ
−ＴＩＭＥＲ）１２は、信号ｄＩＮＤＡＴ、ＸｄＩＮＤ
ＡＴを入力とし、デューティ補正をした差動の信号ｄＤ
ＡＴ、ＸｄＤＡＴを出力とする。

【００６７】チャージポンプ回路（ＣＰ）１３は、位相
比較器５００から出力される位相差信号Ｕ１、Ｄ１を入
力し、電流に変換して出力する。同様に、チャージポン
プ回路（ＣＰ）１４は、位相比較器６００から出力され
る位相差信号Ｕ２、Ｄ２を入力し、電流に変換して出力
する。

【００６８】ループフィルタ（ＬＰＦ）１５は、抵抗お
よびコンデンサから構成されるローパスフィルタであ
る。ＣＰ１３、１４から入力した電流を平滑化して電圧
ＶＬＰＦに変換し、ＶＣＯ１６を制御する。なお、スピ
ード信号ＳＰＳＥＬによって示されるビットレートに応
じて、インピーダンスを切り替えることが可能である。

【００６９】電圧制御発振回路（ＶＣＯ）１６は、入力
コントロール電圧ＶＬＰＦによって発振周波数を制御し
て、クロック信号を出力する。なお、スピード信号ＳＰ
ＳＥＬによって示されるビットレートに応じて、発振周
波数レンジを切り替えることが可能である。

【００７０】ラッチ回路１７は、信号ｄＤＡＴを入力と
し、ＣＬＫ＿ＧＥＮ２３から出力される信号ＸＣＬＫに
応じて、信号ＲＤＡＴＡを出力する。信号ＸＣＬＫと信
号ｄＤＡＴとは位相が９０°ずれた関係にあるため、信
号ｄＤＡＴを信号ＸＣＬＫでラッチすることにより、信
号ＲＤＡＴＡがリカバーされる。

【００７１】ロック検知回路（ＬＯＣＫ ＤＥＴＥＣＴ
ＯＲ）１８は、クロックリカバリ回路におけるＰＬＬが
ロックしたか否かを検知する。そして、ロックしたと検
知した場合には、信号ＬＯＣＫＤＥＴを所定の論理レベ
ルにする。

【００７２】ＡＮＤ回路１９は、信号ＬＯＣＫＤＥＴお
よび信号ＬＯＳＤＥＴの否定を入力とし、これらの論理
積を信号ＳＥＬＤとして出力する。信号ＬＯＳＤＥＴ
は、送信側からの信号が受信されているか否かを示す信
号であり、外部の検知回路から与えられる。データ信号
が受信されている場合は“Ｌ”となり、受信されていな
い場合は“Ｈ”となる。

【００７３】分周器（１／２）２０は、入力した信号Ｘ
ＣＬＫを２分周し、信号ＸＣＬＫＤＩＶ２として、ロッ
ク検知回路１８に出力する。

【００７４】フリップフロップ２１は、本発明の分周信
号生成手段に相当するものである。入力した信号ＸＤＡ
Ｔを２分周し、本発明の第１の分周信号に相当する信号
ＮＨＯＬＤＨとして、位相比較器５００のＮＨＯＬＤ端
子に出力する。同様に、フリップフロップ２２は、本発
明の分周信号生成手段に相当するものである。入力した
信号ＤＡＴを２分周し、本発明の第２の分周信号に相当
する信号ＮＨＯＬＤＬとして、位相比較器６００のＮＨ
ＯＬＤ端子に出力する。

【００７５】クロック発生器（ＣＬＫ＿ＧＥＮ）２３
は、ＶＣＯ１６から入力した信号を、クロック信号ＣＬ
Ｋおよびその反転信号ＸＣＬＫとして出力する。クロッ
ク信号ＸＣＬＫは、端子ＲＣＬＫから外部に出力され
る。なお、信号ＳＥＬＤが“Ｌ”のときはＶＣＯ１６か
らのクロックを２分周し、“Ｈ”のときはそのままの周
波数でクロック信号ＣＬＫ、ＸＣＬＫを出力する。

【００７６】位相比較器５００は、端子ＩＮＤＡＴＡに
信号ＤＡＴを、端子ＮＨＯＬＤに信号ＮＨＯＬＤＨを、
端子ＤＡＴＡ＿ＰＤに信号ｄＤＡＴを、そして、端子Ｃ
ＬＫ＿ＰＤに信号ＣＬＫをそれぞれ入力する。そして、
信号ＮＨＯＬＤＨの論理レベルに応じて、信号ｄＤＡＴ
の立ち上がりエッジと信号ＣＬＫの立ち上がりエッジと
の位相比較を間欠的に行う。そして、比較結果として、
端子ＵＰおよび端子ＤＮから信号Ｕ１および信号Ｄ１を
それぞれ出力する。

【００７７】位相比較器６００は、端子ＩＮＤＡＴＡに
信号ＸＤＡＴを、端子ＮＨＯＬＤに信号ＮＨＯＬＤＬ
を、端子ＤＡＴＡ＿ＰＤに信号ＸｄＤＡＴを、そして、
端子ＣＬＫ＿ＰＤに信号ＣＬＫをそれぞれ入力する。そ
して、信号ＮＨＯＬＤＬの論理レベルに応じて、信号Ｘ
ｄＤＡＴの立ち上がりエッジと信号ＣＬＫの立ち上がり
エッジとの位相比較を間欠的に行う。そして、比較結果
として、端子ＵＰおよび端子ＤＮから信号Ｕ２および信
号Ｄ２をそれぞれ出力する。

【００７８】信号ＸｄＤＡＴの立ち上がりエッジは、信
号ｄＤＡＴの立ち下がりエッジと対応したものである。
したがって、位相比較器６００は、実質的には、信号ｄ
ＤＡＴの立ち下がりエッジと信号ＣＬＫの立ち上がりエ
ッジとの位相比較を行っている。

【００７９】なお、位相比較器５００、６００は、端子
ＬＤＥＴに信号ＳＥＬＤを、端子ＥＮ１Ｇに本発明のス
ピード信号に相当するスピード信号ＥＮ１Ｇを、そし
て、端子ＮＰＤに信号ＮＰＤをそれぞれ入力し、第３の
実施形態で説明したような動作および機能をする。ただ
し、スピード信号ＥＮ１Ｇは、スピード信号ＳＰＳＥＬ
のうち、ビットレートが１Ｇｂｐｓであることを示す１
ビットの信号とする。

【００８０】次に、上記のとおりに構成された本実施形
態に係るクロックリカバリ回路の動作について詳細に説
明する。ただし、クロックリカバリ回路は送信側からの
信号を受信しており、信号ＬＯＳＤＥＴは“Ｌ”である
とする。

【００８１】まず、ＰＬＬはまだロックされていない状
態にあるため、信号ＬＯＣＫＤＥＴは“Ｌ”となってい
る。したがって、信号ＳＥＬＤは“Ｌ”であり、ＭＵＸ
１０によって、信号ＣＭＵＣＬＫがクロックリカバリ回
路の入力として選択される（クロックキャプチャモー
ド）。また、位相比較器５００、６００は、入力する信
号ＳＥＬＤが“Ｌ”であることにより、周波数比較器と
して機能する。

【００８２】位相比較器５００、６００が周波数比較器
として機能することにより、クロックリカバリ回路は、
位相比較器５００、６００がそれぞれ入力する信号ｄＤ
ＡＴ、ＸｄＤＡＴおよび信号ＣＬＫの周波数が一致する
ように動作し、電圧ＶＬＰＦを調整する。なお、このと
き、ＣＬＫ＿ＧＥＮ２３は、入力する信号ＳＥＬＤが
“Ｌ”であることにより分周器として動作している。し
たがって、ＶＣＯ１６は１ＧHzの周波数で発振してい
る。

【００８３】ロック検知回路１８によって、ＰＬＬがロ
ックしたことが検知されると、信号ＬＯＣＤＥＴは
“Ｈ”となる。これにより、ＡＮＤ回路１９の出力信号
ＳＥＬＤが“Ｈ”となり、ＭＵＸ１０によって、データ
信号ＲＤ／ＮＲＤがクロックリカバリ回路の入力として
選択される（位相比較モード）。また、位相比較器５０
０、６００は、入力する信号ＳＥＬＤが“Ｈ”となるこ
とにより、位相比較器として機能する。

【００８４】次に、位相比較モードにおける本実施形態
に係るクロックリカバリ回路の動作について、図８のタ
イミングチャートを参照しながら詳細に説明する。

【００８５】時刻ｔ１において、信号ＸＤＡＴの立ち上
がりが発生する。このとき、位相比較器６００は、入力
する信号ＮＨＯＬＤＬが“Ｈ”であることにより、デー
タ信号ＸｄＤＡＴとクロック信号ＣＬＫとの位相比較を
開始する。そして、時刻ｔ２において、データ信号Ｘｄ
ＤＡＴの立ち上がりを検出し、時刻ｔ３において、信号
Ｕ２を出力する。また、時刻ｔ３において、クロック信
号ＣＬＫの立ち上がりを検出し、時刻ｔ４において、信
号Ｄ２を出力する。

【００８６】同様に、時刻ｔ３において、信号ＤＡＴの
立ち上がりが発生する。このとき、位相比較器５００
は、入力する信号ＮＨＯＬＤＨが“Ｈ”であるとことに
より、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位
相比較を開始する。そして、時刻ｔ５において、データ
信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ６におい
て、信号Ｕ１を出力する。また、時刻ｔ６において、ク
ロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ７にお
いて、信号Ｄ１を出力する。

【００８７】時刻ｔ６において、信号ＸＤＡＴの次の立
ち上がりが発生する。しかし、このとき、信号ＮＨＯＬ
ＤＬは“Ｌ”であるので、位相比較器６００は位相比較
を行わない。同様に、時刻ｔ８において、信号ＤＡＴの
次の立ち上がりが発生するが、信号ＮＨＯＬＤＨが
“Ｌ”であるので、位相比較器５００は位相比較を行わ
ない。

【００８８】続く時刻ｔ９において、信号ＸＤＡＴの次
の立ち上がりが発生する。このとき、信号ＮＨＯＬＤＬ
は“Ｈ”となっているため、位相比較器６００は、デー
タ信号ＸｄＤＡＴとクロック信号ＣＬＫとの位相比較を
行う。同様に、時刻ｔ１１において、信号ＤＡＴの次の
立ち上がりが発生する。このとき、信号ＮＨＯＬＤＨは
“Ｈ”となっているため、位相比較器５００は、データ
信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を行
う。

【００８９】上記の位相比較の動作は、データ信号ｄＤ
ＡＴ、ＸｄＤＡＴの位相がロックされるまで繰り返され
る。そして、位相のロックが完了することにより、端子
ＲＤＡＴＡおよび端子ＲＣＬＫから、リカバーされたデ
ータ信号ＤＴＡＴＡおよびクロック信号ＸＣＬＫがそれ
ぞれ出力される。

【００９０】以上、本実施形態によると、クロックリカ
バリ回路に、位相比較を間欠的に行う２つの位相比較器
５００、６００を備えることにより、データ信号ｄＤＡ
Ｔの立ち上がりおよび立ち下がりエッジとクロック信号
ＣＬＫとの位相比較を行うことができる。これにより、
高速ビットレートのデータ信号のクロックリカバリが可
能となる。また、データ信号ｄＤＡＴの立ち上がりおよ
び立ち下がりの双方のエッジについて位相比較を行うた
め、ジッタ耐性にも優れたクロックリカバリ回路を実現
することができる。

【００９１】また、位相比較器５００、６００は、スピ
ード信号ＥＮ１Ｇに応じて、ビットレートが１Ｇｂｐｓ
のときは位相比較を間欠的に行い、１Ｇｂｐｓ未満のと
きは逐次的に行うものである。これにより、低速から高
速のビットレートに対応したワイドレンジなクロックリ
カバリ回路を実現することができ、回路設計の自由度を
増すことができる。

【００９２】なお、位相比較器５００、６００として、
第３の実施形態に係る位相比較器を用いたが、別の構成
をした位相比較器であってもよい。

【００９３】また、スピード信号ＳＰＳＥＬは必ずしも
必要とするものではない。位相比較器５００、６００に
よる位相比較が、ビットレートに関わらず常に間欠的に
行われるようにすることにより、高速ビットレートのデ
ータ信号に対応したクロックリカバリ回路を実現するこ
とができる。このようなクロックリカバリ回路は、たと
えば、図９に示すような回路図となる。ここでは、位相
比較器５００、６００の端子ＥＮ１Ｇに常時“Ｈ”が入
力されるように、信号ＶＤＤを入力している。

【００９４】また、必ずしも２個の位相比較器５００、
６００を備える必要はない。位相比較器５００、６００
のいずれかを省略することによりジッタ耐性は減少する
が、高速ビットレートのデータ信号に対応したクロック
リカバリ回路を実現することが可能である。このような
クロックリカバリ回路は、たとえば、図１０に示すよう
な回路図となる。同図のクロックリカバリ回路は、図９
のクロックリカバリ回路から位相比較器６００を省略し
たものである。

【００９５】（第５の実施形態）図１１は、本発明の第
５の実施形態に係るクロックリカバリ回路の回路図を示
す。本実施形態に係るクロックリカバリ回路は、図７の
クロックリカバリ回路に、本発明のスピード信号生成手
段に相当する周波数検知回路（ＳＰＥＥＤ ＤＥＴＥＣ
ＴＯＲ）２４を追加したものである。

【００９６】周波数検知回路２４は、本発明の基準信号
に相当する信号ＣＭＵＣＬＫの周波数と内部信号に相当
する信号ＲＥＦＣＬＫの周波数とを比較する。そして、
比較結果に基づいて、スピード信号ＳＰＳＥＬを生成す
る。信号ＲＥＦＣＬＫは、クロックリカバリ回路内部で
与えられる信号であり、周波数は６２.５ＭHz〜５００
ＭHzとする。

【００９７】具体的には、周波数検知回路２４は、周波
数比較の結果、信号ＣＭＵＣＬＫの周波数が信号ＲＥＦ
ＣＬＫの周波数と等しいまたは高いときは（１、０、
０、０）を出力し、信号ＲＥＦＣＬＫの周波数の方が高
いときは（０、０、０、１）を出力する。つまり、ビッ
トレートとして、１Ｇｂｐｓおよび１２５Ｍｂｐｓのい
ずれかの選択を行う。

【００９８】以上、本実施形態によると、周波数検知回
路２４によって、スピード信号ＳＰＳＥＬが生成され
る。これにより、ビットレートの選択が自動化され、ま
た、外部からスピード信号ＳＰＳＥＬを入力するための
端子を削減し、パッド数を削減することができ、回路設
計が容易になる。

【００９９】なお、周波数検知回路２４は、ビットレー
トとして、１Ｇｂｐｓおよび１２５Ｍｂｐｓのいずれか
を選択するものとしたが、１Ｇｂｐｓ、５００Ｍｂｐ
ｓ、２５０Ｍｂｐｓおよび１２５Ｍｂｐｓのうちのいず
れかを選択するように構成されたものであってもよい。
また、これ以外のビットレートを選択するように構成さ
れたものであってもよい。

【０１００】（第６の実施形態）図１２は、本発明の第
６の実施形態に係るクロックリカバリ回路の回路図を示
す。本実施形態に係るクロックリカバリ回路は、図７の
クロックリカバリ回路におけるＣＰ１３、１４に代え
て、スピード信号ＥＮ１Ｇを入力可能なＣＰ１３Ａ、１
４Ａを備えたものである。

【０１０１】ＣＰ１３Ａ、１４Ａは、入力するスピード
信号ＥＮ１Ｇが“Ｈ”のとき、出力する電流の量を２倍
に切り替える。ビットレートが１Ｇｂｐｓの場合、位相
比較器５００、６００によって位相比較が間欠的に行わ
れるため、ループゲインが１／２になってしまう。そこ
で、スピード信号ＥＮ１Ｇによってビットレートが１Ｇ
ｂｐｓであることが示される場合には、ＣＰ１３Ａ、１
４Ａからの出力される電流の量を２倍にし、ループゲイ
ンを一定に保つようにする。

【０１０２】以上、本実施形態によると、スピード信号
ＥＮ１Ｇによって示されるビットレートに応じて、ＣＰ
１３Ａ、１４Ａから出力される電流の量が切り替えられ
る。これにより、クロックリカバリ回路におけるＰＬＬ
のループゲインを一定に保つことができる。

【０１０３】（第７の実施形態）図１３は、本発明の第
７の実施形態に係るクロックリカバリ回路の回路図を示
す。本実施形態に係るクロックリカバリ回路は、図７の
クロックリカバリ回路に、本発明の第２の位相比較器に
相当する位相比較器７００と、第１の位相比較器に相当
する位相比較器８００と、ＣＰ２５、２６とを追加した
ものである。

【０１０４】位相比較器７００は、位相比較器５００と
同様に、信号ｄＤＡＴ、信号ＣＬＫおよび信号ＤＡＴを
入力し、位相比較を行う。ただし、端子ＮＨＯＬＤに、
位相比較器５００に入力される信号ＮＨＯＬＤＨ１の反
転信号ＮＨＯＬＤＬ１を入力する。信号ＮＨＯＬＤＬ１
は、信号ＮＨＯＬＤＨ１が“Ｌ”（または“Ｈ”）のと
き“Ｈ”（または“Ｌ”）となる。したがって、位相比
較器５００、７００は、交互に、信号ｄＤＡＴの立ち上
がりエッジと信号ＣＬＫの立ち上がりエッジの位相比較
を行う（インターリーブ比較）。

【０１０５】次に、位相比較モードにおける本実施形態
に係るクロックリカバリ回路の動作、特に、位相比較器
５００、７００の動作について、図１４のタイミングチ
ャートを参照しながら詳細に説明する。

【０１０６】時刻ｔ１において、信号ＤＡＴの立ち上が
りが発生する。このとき、位相比較器５００は、入力す
る信号ＮＨＯＬＤＨ１が“Ｈ”であることにより、デー
タ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を開
始する。一方、位相比較器７００は、入力する信号ＮＨ
ＯＬＤＬ１が“Ｌ”であるため、位相比較を行わない。

【０１０７】位相比較器５００は、時刻ｔ２において、
データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ３に
おいて、信号Ｕ１を出力する。また、時刻ｔ３におい
て、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ
４において、信号Ｄ１を出力する。

【０１０８】次に、時刻ｔ５において、信号ＤＡＴの次
の立ち上がりが発生する。このとき、位相比較器７００
は、入力する信号ＮＨＯＬＤＬ１が“Ｈ”であることに
より、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位
相比較を開始する。一方、位相比較器５００は、入力す
る信号ＮＨＯＬＤＨ１が“Ｌ”であるため、位相比較を
行わない。

【０１０９】位相比較器７００は、時刻ｔ６において、
データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ７に
おいて、信号Ｕ３を出力する。また、時刻ｔ７におい
て、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ
８において、信号Ｄ３を出力する。

【０１１０】そして、時刻ｔ６において、信号ＤＡＴの
次の立ち上がりが発生する。このとき、信号ＮＨＯＬＤ
Ｈ１は“Ｈ”、信号ＮＨＯＬＤＬ１は“Ｌ”であるの
で、今度は、位相比較器５００が位相比較を行う。この
ように、それぞれ単独では間欠的に位相比較を行う位相
比較器５００、７００を、互いに位相の異なる信号ＮＨ
ＯＬＤＨ１、ＮＨＯＬＤＬ１を用いて、インターリーブ
比較を行わせることにより、信号ｄＤＡＴのすべての立
ち上がりエッジについて位相比較を行うことができる。

【０１１１】同様にして、位相比較器６００、８００に
インターリーブ比較を行わせることにより、信号ＸｄＤ
ＡＴのすべての立ち上がりエッジ、つまり、信号ｄＤＡ
Ｔのすべての立ち下がりエッジについて位相比較を行う
ことができる。

【０１１２】以上、本実施形態によると、４個の位相比
較器５００〜８００を備えることにより、信号ｄＤＡＴ
のすべての立ち上がりおよび立ち下がりエッジと信号Ｃ
ＬＫの位相比較を行うことができる。これにより、高速
ビットレートに対応可能であり、また、ジッタ耐性にも
優れたクロックリカバリ回路を実現することができる。

【０１１３】なお、信号ＮＨＯＬＤＨ１、ＮＨＯＬＤＬ
１、ＮＨＯＬＤＨ２、ＮＨＯＬＤＬ２は、それぞれの元
となる信号の２分周信号であるとしているが、３分周以
上の信号であってもよい。たとえば、３分周信号を用い
る場合、位相比較を間欠的に行う位相比較器を６個用い
て、互いにタイミングをずらしながら位相比較を行うこ
とにより、本実施形態による効果と同様のものを得るこ
とができる。

【０１１４】また、以上の本発明の各実施形態におい
て、位相比較器５００〜８００は、信号ｄＤＡＴまたは
信号ＸｄＤＡＴの立ち上がりエッジと、信号ＣＬＫの立
ち上がりエッジとの位相比較を行うものとしたが、立ち
下がりエッジについて位相比較を行うものであってもよ
い。

【０１１５】

【発明の効果】以上、本発明によると、与えられた第１
および第２の信号の位相比較を行う位相比較器として、
第１の信号の分周信号の論理レベルに応じて、位相比較
を間欠的に行うように構成することより、位相比較のた
めのタイミングマージンを増加させることができる。こ
れにより高速動作が可能な位相比較器を実現することが
できる。

【０１１６】また、クロックリカバリ回路として、間欠
的に位相比較を行う位相比較器を備えることにより、Ｇ
ｂｐｓ級の高速ビットレートのデータ信号を扱うアプリ
ケーション（たとえば、ＩＥＥＥＰ１３９４ｂ）に適し
たクロックリカバリ回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る位相比較器の回
路図である。

【図２】図１の位相比較器のウィンドウ発生部における
ラッチ回路の回路図である。

【図３】図１の位相比較器の位相比較部におけるラッチ
回路の回路図である。

【図４】図１の位相比較器の動作を説明するタイミング
チャートである。

【図５】本発明の第２の実施形態に係る位相比較器の回
路図である。

【図６】本発明の第３の実施形態に係る位相比較器の回
路図である。

【図７】本発明の第４の実施形態に係るクロックリカバ
リ回路の回路図である。

【図８】図７のクロックリカバリ回路の動作を説明する
タイミングチャートである。

【図９】図７のクロックリカバリ回路においてスピード
信号を省略したときの回路図である。

【図１０】図７のクロックリカバリ回路において位相比
較器を１個にしたときの回路図である。

【図１１】本発明の第５の実施形態に係るクロックリカ
バリ回路の回路図である。

【図１２】本発明の第６の実施形態に係るクロックリカ
バリ回路の回路図である。

【図１３】本発明の第７の実施形態に係るクロックリカ
バリ回路の回路図である。

【図１４】図１３のクロックリカバリ回路の動作を説明
するタイミングチャートである。

【図１５】従来の位相比較器の回路図である。

【図１６】図１５の位相比較器の動作を説明するタイミ
ングチャートである。

【符号の説明】

１００ 位相比較部 ２００、２００Ａ、２００Ｂ ウィンドウ発生部 ７ セレクタ回路（活性化手段） ８ ＮＡＮＤ回路（マスク手段） ＤＡＴＡ＿ＰＤ データ信号（第１の信号） ＣＬＫ＿ＰＤ クロック信号（第２の信号） ＮＨＯＬＤ 分周信号 ＮＥＮ＿ＰＤ 比較窓信号 ＬＤＥＴ 周波数比較信号 ＥＮ１Ｇ 間欠比較信号 ５００ 位相比較器（第１の位相比較器） ６００ 位相比較器（第２の位相比較器） ７００ 位相比較器（第１の位相比較器） ８００ 位相比較器（第２の位相比較器） ２１、２２ フリップフロップ（分周信号生成手段） ２４ 周波数検知回路（スピード信号生成手段） １３Ａ、１４Ａ ＣＰ（チャージポンプ回路） ＲＤ／ＮＲＤ データ信号 ＣＬＫ、ＸＣＬＫ クロック信号 ＳＰＳＥＬ、ＥＮ１Ｇ スピード信号 ＮＨＯＬＤＨ 分周信号（第１の分周信号） ＮＨＯＬＤＬ 分周信号（第２の分周信号） Ｕ１、Ｄ１、Ｕ２、Ｄ２、Ｕ３、Ｄ３、Ｕ４、Ｄ４ 位
相差信号 ＣＵＭＣＬＫ 基準信号 ＲＥＦＣＬＫ 内部信号 ＮＨＯＬＤＨ１ 分周信号（第１の分周信号） ＮＨＯＬＤＬ１ 分周信号（第２の分周信号） ＮＨＯＬＤＨ２ 分周信号（第１の分周信号） ＮＨＯＬＤＬ２ 分周信号（第２の分周信号）

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【手続補正書】

【提出日】平成１５年４月２１日（２００３．４．２
１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】位相比較部１００は、比較窓信号ＮＥＮ＿
ＰＤを入力とし、データ信号ＤＡＴＡ＿ＰＤとクロック
信号ＣＬＫ＿ＰＤとの位相差を検出（位相比較）する。
位相比較部１００は、比較窓信号ＮＥＮ＿ＰＤが“Ｌ”
となることにより活性化し、位相比較を行う。そして、
位相比較の結果として、信号ＵＰおよび信号ＤＮを出力
する。位相差は、信号ＵＰと信号ＤＮとのパルス幅の差
として表される。位相比較が完了すると、位相比較部１
００は、比較完了信号ＮＲ＿ＷＩＮＤＯＷを“Ｌ”にす
る。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

フロントページの続き (72)発明者 岩田 徹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J039 JJ07 JJ12 JJ20 KK05 KK10 KK20 MM03 MM10 NN01 5J106 AA04 BB02 CC01 CC24 CC52 DD10 DD42 DD46 DD48 EE09 GG04 HH08 KK02 5K047 AA01 GG45 MM28 MM33 MM36 MM49 MM50 MM53 MM62 MM63

Claims (10)

【特許請求の範囲】
1. 【請求項１】 与えられた第１および第２の信号の位相
   比較を行う位相比較器であって、 前記第１の信号の分周信号の論理レベルに応じて、前記
   位相比較を間欠的に行うことを特徴とする位相比較器。
2. 【請求項２】 請求項１記載の位相比較器において、 活性化することにより前記位相比較を行う一方、非活性
   となることにより前記位相比較を中止する位相比較部
   と、 前記位相比較部の活性化と非活性とを切替制御する比較
   窓信号を出力するウィンドウ発生部とを備え、 前記ウィンドウ発生部は、 前記分周信号を入力とし、該分周信号が所定の論理レベ
   ルのとき、前記比較窓信号を、前記位相比較部を非活性
   とする状態に設定するものであることを特徴とする位相
   比較器。
3. 【請求項３】 請求項２記載の位相比較器において、 前記ウィンドウ発生部は、 前記第１および第２の信号の周波数比較を行うか否かを
   示す周波数比較信号を入力とし、該周波数比較信号が、
   周波数比較を行うことを示すとき、前記比較窓信号を、
   前記位相比較部を活性化する状態に固定する活性化手段
   を有するものであることを特徴とする位相比較器。
4. 【請求項４】 請求項２記載の位相比較器において、 前記ウィンドウ発生部は、 位相比較を間欠的に行うか否かを示す間欠比較信号を入
   力とし、該間欠比較信号が、位相比較を間欠的に行わな
   いことを示すとき、前記分周信号をマスクするマスク手
   段を有するものであることを特徴とする位相比較器。
5. 【請求項５】 与えられたデータ信号からクロック信号
   を生成するクロックリカバリ回路であって、 前記データ信号の分周信号を生成する分周信号生成手段
   と、 前記分周信号を入力とし、該分周信号の論理レベルに応
   じて、前記データ信号と前記クロック信号との位相比較
   を間欠的に行う位相比較器とを備えたことを特徴とする
   クロックリカバリ回路。
6. 【請求項６】 請求項５記載のクロックリカバリ回路に
   おいて、 前記位相比較器は、 前記データ信号のビットレートを示すスピード信号を入
   力とし、該スピード信号によって示される前記ビットレ
   ートに応じて、前記位相比較を逐次的に行うかまたは間
   欠的に行うかを切り替えるものであることを特徴とする
   クロックリカバリ回路。
7. 【請求項７】 請求項５記載のクロックリカバリ回路に
   おいて、 前記位相比較の結果を示す位相差信号を入力とし、該位
   相差信号に基づく量の電流を出力するチャージポンプ回
   路を備え、 前記チャージポンプ回路は、 前記データ信号のビットレートを示すスピード信号を入
   力とし、該スピード信号によって示される前記ビットレ
   ートに応じて、前記電流の量を切り替えるものであるこ
   とを特徴とするクロックリカバリ回路。
8. 【請求項８】 請求項６または７記載のクロックリカバ
   リ回路において、 与えられた基準信号の周波数と当該クロックリカバリ回
   路の内部信号の周波数との比較を行い、この比較結果に
   基づいて、前記スピード信号を生成するスピード信号生
   成手段を備えたことを特徴とするクロックリカバリ回
   路。
9. 【請求項９】 与えられたデータ信号からクロック信号
   を生成するクロックリカバリ回路であって、 前記データ信号の第１の分周信号および該第１の分周信
   号と位相の異なる第２の分周信号を生成する分周信号生
   成手段と、 前記第１の分周信号を入力とし、該第１の分周信号の論
   理レベルに応じて、前記データ信号の立ち上がりおよび
   立ち下がりエッジのいずれか一方と前記クロック信号と
   の位相比較を間欠的に行う第１の位相比較器と、 前記第２の分周信号を入力とし、該第２の分周信号の論
   理レベルに応じて、前記データ信号の立ち上がりおよび
   立ち下がりエッジの他方と前記クロック信号との位相比
   較を間欠的に行う第２の位相比較器とを備えたことを特
   徴とするクロックリカバリ回路。
10. 【請求項１０】 与えられたデータ信号からクロック信
    号を生成するクロックリカバリ回路であって、 前記データ信号の第１の分周信号および該第１の分周信
    号と位相の異なる第２の分周信号を生成する分周信号生
    成手段と、 前記第１の分周信号を入力とし、該第１の分周信号の論
    理レベルに応じて、前記データ信号と前記クロック信号
    の位相比較を間欠的に行う第１の位相比較器と、 前記第２の分周信号を入力とし、該第２の分周信号の論
    理レベルに応じて、前記データ信号と前記クロック信号
    の位相比較を間欠的に行う第２の位相比較器とを備え、 前記分周信号生成手段は、 前記第１の位相比較器による前記位相比較のタイミング
    と、前記第２の位相比較器による前記位相比較のタイミ
    ングとがずれるように、前記第２の分周信号を生成する
    ものであることを特徴とするクロックリカバリ回路。