JPH07336342A - クロック再生回路 - Google Patents
クロック再生回路Info
- Publication number
- JPH07336342A JPH07336342A JP6129996A JP12999694A JPH07336342A JP H07336342 A JPH07336342 A JP H07336342A JP 6129996 A JP6129996 A JP 6129996A JP 12999694 A JP12999694 A JP 12999694A JP H07336342 A JPH07336342 A JP H07336342A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- phase
- edge
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Small-Scale Networks (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【目的】 ディジタル無線通信において間欠的に送信さ
れるバースト信号またはパケット信号を受信する受信機
のクロック再生回路に関し、プリアンブルが短くとも受
信信号に再生クロックを同期させることを目的とする。 【構成】 まず、エッジ抽出手段１が、受信信号のエッ
ジを抽出して受信信号に含まれる同期タイミングを検出
する。一方、基準信号発生手段２が予め、位相が異なり
周波数が同一な複数の準基準信号を発生させておき、選
択出力手段４が、それらの複数の準基準信号の内から、
受信信号に含まれる同期タイミングに最も近い位相を持
つ準基準信号を選択し、受信装置のクロック信号として
出力するようにする。これにより、クロック信号が、受
信信号に含まれる同期タイミングに徐々に同期していく
のではなく、同期タイミングに比較的近いタイミングに
即座に同期することが可能となる。
れるバースト信号またはパケット信号を受信する受信機
のクロック再生回路に関し、プリアンブルが短くとも受
信信号に再生クロックを同期させることを目的とする。 【構成】 まず、エッジ抽出手段１が、受信信号のエッ
ジを抽出して受信信号に含まれる同期タイミングを検出
する。一方、基準信号発生手段２が予め、位相が異なり
周波数が同一な複数の準基準信号を発生させておき、選
択出力手段４が、それらの複数の準基準信号の内から、
受信信号に含まれる同期タイミングに最も近い位相を持
つ準基準信号を選択し、受信装置のクロック信号として
出力するようにする。これにより、クロック信号が、受
信信号に含まれる同期タイミングに徐々に同期していく
のではなく、同期タイミングに比較的近いタイミングに
即座に同期することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、受信信号からクロック
を再生するクロック再生回路に関し、特に、ディジタル
無線通信において間欠的に送信されるバースト信号また
はパケット信号を受信する受信機のクロック再生回路に
関する。
を再生するクロック再生回路に関し、特に、ディジタル
無線通信において間欠的に送信されるバースト信号また
はパケット信号を受信する受信機のクロック再生回路に
関する。
【０００２】一般に、バースト信号またはパケット信号
は、その信号の初めに同期用信号であるプリアンブル
（「０」と「１」の交番信号）を含み、受信機ではこれ
を受信して受信側のクロック信号を作成している。この
クロックを作成する回路は、クロック再生回路またはＢ
ＴＲ（Bit Timing Recovery)回路と呼ばれる。
は、その信号の初めに同期用信号であるプリアンブル
（「０」と「１」の交番信号）を含み、受信機ではこれ
を受信して受信側のクロック信号を作成している。この
クロックを作成する回路は、クロック再生回路またはＢ
ＴＲ（Bit Timing Recovery)回路と呼ばれる。
【０００３】現在構築されつつある無線ＬＡＮで使用さ
れるパソコン等には、カードモデムと呼ばれる、無線Ｌ
ＡＮとのインタフェースを司る送受信機能を有するカー
ドを接続して通信が実行される。このようなシステムで
は、無線ＬＡＮ上の空きのタイムスロットを探して、そ
のタイムスロットを使用して、１つのパソコンが通信を
行うことになる。このような場合、パソコン側ではこの
タイムスロットを間欠受信する。このため、このタイム
スロットのヘッダにあるプリアンブルにより受信時毎に
クロックを再生することに必要となる。
れるパソコン等には、カードモデムと呼ばれる、無線Ｌ
ＡＮとのインタフェースを司る送受信機能を有するカー
ドを接続して通信が実行される。このようなシステムで
は、無線ＬＡＮ上の空きのタイムスロットを探して、そ
のタイムスロットを使用して、１つのパソコンが通信を
行うことになる。このような場合、パソコン側ではこの
タイムスロットを間欠受信する。このため、このタイム
スロットのヘッダにあるプリアンブルにより受信時毎に
クロックを再生することに必要となる。
【０００４】
【従来の技術】図１４は、従来のクロック再生回路を示
すブロック図である。すなわち、受信信号のプリアンブ
ルにおける「０」から「１」へ、またはその逆の変化で
あるエッジを、エッジ検出器１０１で検出し、このエッ
ジのタイミングと、出力端の再生クロックの位相とを位
相比較器１０２で比較する。位相比較器１０２は、エッ
ジのタイミングに対する再生クロックの位相の進み、ま
たは遅れを判断し、アップダウンカウンタ１０３へ判断
結果を送る。アップダウンカウンタ１０３は、継続的
に、位相の進みに対してアップカウントを行い、位相の
遅れに対してダウンカウントを行う。つまり、アップダ
ウンカウンタ１０３が継続的に作動することにより、位
相の進み、または遅れの積分が行われ、位相差がカウン
ト値として現れる。つぎの比較器１０４は、アップダウ
ンカウンタ１０３のカウント値を、しきい値発生器１０
５からの所定のしきい値と比較して、カウント値が所定
のしきい値を越えたときに、分周器１０６へ変更信号を
送る。分周器１０６は、発振器１０７から送られる高速
クロックを所定の分周比で分周して再生クロックを出力
するもので、比較器１０４から変更信号を受けると、変
更信号に応じて分周比を増加方向または減少方向へ変更
できるようになっている。これにより、再生クロック
が、位相比較器１０２で検出される位相差が減少するよ
うに制御され、再生クロックは、受信信号に同期する。
すブロック図である。すなわち、受信信号のプリアンブ
ルにおける「０」から「１」へ、またはその逆の変化で
あるエッジを、エッジ検出器１０１で検出し、このエッ
ジのタイミングと、出力端の再生クロックの位相とを位
相比較器１０２で比較する。位相比較器１０２は、エッ
ジのタイミングに対する再生クロックの位相の進み、ま
たは遅れを判断し、アップダウンカウンタ１０３へ判断
結果を送る。アップダウンカウンタ１０３は、継続的
に、位相の進みに対してアップカウントを行い、位相の
遅れに対してダウンカウントを行う。つまり、アップダ
ウンカウンタ１０３が継続的に作動することにより、位
相の進み、または遅れの積分が行われ、位相差がカウン
ト値として現れる。つぎの比較器１０４は、アップダウ
ンカウンタ１０３のカウント値を、しきい値発生器１０
５からの所定のしきい値と比較して、カウント値が所定
のしきい値を越えたときに、分周器１０６へ変更信号を
送る。分周器１０６は、発振器１０７から送られる高速
クロックを所定の分周比で分周して再生クロックを出力
するもので、比較器１０４から変更信号を受けると、変
更信号に応じて分周比を増加方向または減少方向へ変更
できるようになっている。これにより、再生クロック
が、位相比較器１０２で検出される位相差が減少するよ
うに制御され、再生クロックは、受信信号に同期する。
【０００５】なお、位相比較器１０２とアップダウンカ
ウンタ１０３との間、および比較器１０４と分周器１０
６との間は、それぞれ２ビット分の信号ラインで結ば
れ、また、アップダウンカウンタ１０３と比較器１０４
との間、および、しきい値発生器１０５と比較器１０４
との間はバスラインで結ばれる。
ウンタ１０３との間、および比較器１０４と分周器１０
６との間は、それぞれ２ビット分の信号ラインで結ば
れ、また、アップダウンカウンタ１０３と比較器１０４
との間、および、しきい値発生器１０５と比較器１０４
との間はバスラインで結ばれる。
【０００６】以上のような構成により、再生クロック
は、バースト信号またはパケット信号として到着した受
信信号に同期される。この同期は、時間経過とともに徐
々に行われるので、同期が完了するまでに少し時間が必
要である。したがって、この同期が完了するまでの所要
時間に合わせた長さのプリアンブルが送られるようにな
っている。
は、バースト信号またはパケット信号として到着した受
信信号に同期される。この同期は、時間経過とともに徐
々に行われるので、同期が完了するまでに少し時間が必
要である。したがって、この同期が完了するまでの所要
時間に合わせた長さのプリアンブルが送られるようにな
っている。
【０００７】
【発明が解決しようとする課題】しかし、一般に、プリ
アンブルが送られている間は、情報データを送ることが
出来ないので、伝送効率を上げるためにプリアンブルを
できるだけ短くしたいという要請がある。一方で、安定
した同期を得るためにはプリアンブルを長くしたいとい
う事情があった。
アンブルが送られている間は、情報データを送ることが
出来ないので、伝送効率を上げるためにプリアンブルを
できるだけ短くしたいという要請がある。一方で、安定
した同期を得るためにはプリアンブルを長くしたいとい
う事情があった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、プリアンブルが短くとも受信信号に再生クロ
ックを同期させ、再生クロックを同期させるための時間
を短縮したクロック再生回路を提供することを目的とす
る。
のであり、プリアンブルが短くとも受信信号に再生クロ
ックを同期させ、再生クロックを同期させるための時間
を短縮したクロック再生回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１（Ａ）に示すように、受信信号のエ
ッジを抽出するエッジ抽出手段１と、所定の周波数の基
準信号およびこの基準信号と位相が異なり周波数が同一
な複数の準基準信号を発生する基準信号発生手段２と、
エッジ抽出手段１で抽出されたエッジのタイミングと、
基準信号発生手段２で発生された基準信号の位相とを比
較する比較手段３と、比較手段３での比較結果に基づ
き、基準信号発生手段２で発生された複数の準基準信号
の内から、前記エッジのタイミングに最も近い位相を持
つ準基準信号を選択し、受信装置のクロック信号として
出力する選択出力手段４とを有することを特徴とするク
ロック再生回路が、提供される。
成するために、図１（Ａ）に示すように、受信信号のエ
ッジを抽出するエッジ抽出手段１と、所定の周波数の基
準信号およびこの基準信号と位相が異なり周波数が同一
な複数の準基準信号を発生する基準信号発生手段２と、
エッジ抽出手段１で抽出されたエッジのタイミングと、
基準信号発生手段２で発生された基準信号の位相とを比
較する比較手段３と、比較手段３での比較結果に基づ
き、基準信号発生手段２で発生された複数の準基準信号
の内から、前記エッジのタイミングに最も近い位相を持
つ準基準信号を選択し、受信装置のクロック信号として
出力する選択出力手段４とを有することを特徴とするク
ロック再生回路が、提供される。
【００１０】また、図１（Ｂ）に示すように、受信信号
のエッジを抽出するエッジ抽出手段６と、所定の周波数
の基準信号を発生する基準信号発生手段７と、エッジ抽
出手段６で抽出されたエッジのタイミングと、基準信号
発生手段７で発生された基準信号の位相との位相差を検
出する位相差検出手段８と、位相差検出手段８で検出し
た位相差に応じて、基準信号発生手段７で発生された基
準信号の位相を移相し、受信装置のクロック信号として
出力する移相出力手段９とを有することを特徴とするク
ロック再生回路が、提供される。
のエッジを抽出するエッジ抽出手段６と、所定の周波数
の基準信号を発生する基準信号発生手段７と、エッジ抽
出手段６で抽出されたエッジのタイミングと、基準信号
発生手段７で発生された基準信号の位相との位相差を検
出する位相差検出手段８と、位相差検出手段８で検出し
た位相差に応じて、基準信号発生手段７で発生された基
準信号の位相を移相し、受信装置のクロック信号として
出力する移相出力手段９とを有することを特徴とするク
ロック再生回路が、提供される。
【００１１】また、図１（Ｃ）に示すように、受信信号
のエッジを抽出するエッジ抽出手段１０と、受信信号
を、位相だけが異なる複数の受信信号に変換する変換手
段１１と、所定の周波数のクロック信号を発生するクロ
ック発生手段１２と、エッジ抽出手段１０で抽出された
エッジのタイミングと、クロック発生手段１２で発生さ
れたクロック信号の位相とを比較する比較手段１３と、
比較手段１３での比較結果に基づき、変換手段１１で変
換された複数の受信信号の内から、前記クロック信号の
位相に最も近い位相を持つ受信信号を選択し、出力する
選択出力手段１４とを有することを特徴とするクロック
再生回路が、提供される。
のエッジを抽出するエッジ抽出手段１０と、受信信号
を、位相だけが異なる複数の受信信号に変換する変換手
段１１と、所定の周波数のクロック信号を発生するクロ
ック発生手段１２と、エッジ抽出手段１０で抽出された
エッジのタイミングと、クロック発生手段１２で発生さ
れたクロック信号の位相とを比較する比較手段１３と、
比較手段１３での比較結果に基づき、変換手段１１で変
換された複数の受信信号の内から、前記クロック信号の
位相に最も近い位相を持つ受信信号を選択し、出力する
選択出力手段１４とを有することを特徴とするクロック
再生回路が、提供される。
【００１２】
【作用】図１（Ａ）の構成では、まず、エッジ抽出手段
１が、受信信号のエッジを抽出して受信信号に含まれる
同期タイミングを検出する。一方、基準信号発生手段２
が予め、位相が異なり周波数が同一な複数の準基準信号
を発生させておき、選択出力手段４が、それらの複数の
準基準信号の内から、受信信号に含まれる同期タイミン
グに最も近い位相を持つ準基準信号を選択し、受信装置
のクロック信号として出力するようにする。
１が、受信信号のエッジを抽出して受信信号に含まれる
同期タイミングを検出する。一方、基準信号発生手段２
が予め、位相が異なり周波数が同一な複数の準基準信号
を発生させておき、選択出力手段４が、それらの複数の
準基準信号の内から、受信信号に含まれる同期タイミン
グに最も近い位相を持つ準基準信号を選択し、受信装置
のクロック信号として出力するようにする。
【００１３】これにより、クロック信号が、受信信号に
含まれる同期タイミングに徐々に同期していくのではな
く、同期タイミングに比較的近いタイミングに即座に同
期することが可能となる。
含まれる同期タイミングに徐々に同期していくのではな
く、同期タイミングに比較的近いタイミングに即座に同
期することが可能となる。
【００１４】図１（Ｂ）の構成では、位相差検出手段８
が、受信信号に含まれる同期タイミングと基準信号の位
相との位相差を検出し、移相出力手段９が、その検出さ
れた位相差に応じて基準信号の位相を、その位相差が無
くなるように移相し、受信装置のクロック信号として出
力する。
が、受信信号に含まれる同期タイミングと基準信号の位
相との位相差を検出し、移相出力手段９が、その検出さ
れた位相差に応じて基準信号の位相を、その位相差が無
くなるように移相し、受信装置のクロック信号として出
力する。
【００１５】これにより、クロック信号が、受信信号に
含まれる同期タイミングに徐々に同期していくのではな
く、同期タイミングに比較的近いタイミングに即座に同
期することが可能となる。
含まれる同期タイミングに徐々に同期していくのではな
く、同期タイミングに比較的近いタイミングに即座に同
期することが可能となる。
【００１６】図１（Ｃ）の構成では、クロック発生手段
１２が、所定の周波数のクロック信号を発生するととも
に、変換手段１１が、受信信号を、位相だけが異なる複
数の受信信号に予め変換する。選択出力手段１４は、そ
れらの複数の受信信号の内から、クロック信号の位相に
最も近い位相を持つ受信信号を選択し、出力する。
１２が、所定の周波数のクロック信号を発生するととも
に、変換手段１１が、受信信号を、位相だけが異なる複
数の受信信号に予め変換する。選択出力手段１４は、そ
れらの複数の受信信号の内から、クロック信号の位相に
最も近い位相を持つ受信信号を選択し、出力する。
【００１７】これにより、クロック信号が、受信信号に
含まれる同期タイミングに徐々に同期していくのではな
く、受信信号が受信側のクロック信号に即座にほぼ同期
され、この受信信号が受信側に送られる。
含まれる同期タイミングに徐々に同期していくのではな
く、受信信号が受信側のクロック信号に即座にほぼ同期
され、この受信信号が受信側に送られる。
【００１８】以上のいずれの場合も、プリアンブルが短
くとも受信信号に再生クロックを同期させることが可能
となる。
くとも受信信号に再生クロックを同期させることが可能
となる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２は、本発明のクロック再生回路が含まれる受
信回路の構成を示すブロック図である。この受信回路
は、ディジタル無線通信のバースト信号を受信する受信
回路である。
する。図２は、本発明のクロック再生回路が含まれる受
信回路の構成を示すブロック図である。この受信回路
は、ディジタル無線通信のバースト信号を受信する受信
回路である。
【００２０】図中、アンテナ２１で受信した受信信号
は、ＲＦ部２２、ＩＦ部２３を介してベースバンド部２
４へ送られる。ベースバンド部２４は復調を行い、受信
データおよび再生クロックを次の処理回路（図示せず）
へ出力する。ベースバンド部２４には、自動周波数制御
（ＡＦＣ）回路２４ａ、クロック再生（ＢＴＲ）回路２
４ｂ、およびデータ再生回路２４ｃが含まれる。自動周
波数制御回路２４ａは周波数差引き込みを行い、クロッ
ク再生回路２４ｂはビットタイミングの再生を行い、デ
ータ再生回路２４ｃは、クロック再生回路２４ｂの出力
に基づき受信データを再生する。このクロック再生回路
２４ｂが本発明に係る部分であり、後に詳しく説明す
る。ＲＦ部２２、ＩＦ部２３、およびベースバンド部２
４にはバースト制御部２５が接続される。バースト制御
部２５は、バースト信号の到着を検出し、それを基に各
部に対して、信号受信状態でないときに電力消費を抑制
する制御等を行うとともに、ベースバンド部２４のクロ
ック再生回路２４ｂに対して後述の制御信号ｆを送る。
この制御信号ｆはバースト信号の到着の初期に所定時間
に亘ってオン状態（高レベル）となる信号である。
は、ＲＦ部２２、ＩＦ部２３を介してベースバンド部２
４へ送られる。ベースバンド部２４は復調を行い、受信
データおよび再生クロックを次の処理回路（図示せず）
へ出力する。ベースバンド部２４には、自動周波数制御
（ＡＦＣ）回路２４ａ、クロック再生（ＢＴＲ）回路２
４ｂ、およびデータ再生回路２４ｃが含まれる。自動周
波数制御回路２４ａは周波数差引き込みを行い、クロッ
ク再生回路２４ｂはビットタイミングの再生を行い、デ
ータ再生回路２４ｃは、クロック再生回路２４ｂの出力
に基づき受信データを再生する。このクロック再生回路
２４ｂが本発明に係る部分であり、後に詳しく説明す
る。ＲＦ部２２、ＩＦ部２３、およびベースバンド部２
４にはバースト制御部２５が接続される。バースト制御
部２５は、バースト信号の到着を検出し、それを基に各
部に対して、信号受信状態でないときに電力消費を抑制
する制御等を行うとともに、ベースバンド部２４のクロ
ック再生回路２４ｂに対して後述の制御信号ｆを送る。
この制御信号ｆはバースト信号の到着の初期に所定時間
に亘ってオン状態（高レベル）となる信号である。
【００２１】つぎに、クロック再生回路２４ｂの内部構
成を詳しく説明する。図３はクロック再生回路の第１の
実施例を示す回路ブロック図である。受信信号ｄはエッ
ジ検出回路２６へ入力される。エッジ検出回路２６は、
排他的論理和（ＥＸ−ＯＲ）回路２６ａと、フリッププ
ロップからなる遅延回路２６ｂとから構成される。遅延
回路２６ｂは、受信信号ｄを後述の４倍クロックａ（４
ＣＬＫ）の周期だけ遅らせるものであり、排他的論理和
回路２６ａには、受信信号ｄと４倍クロックａの周期だ
け遅らされた受信信号とが入力される。したがって、排
他的論理和回路２６ａは、受信信号ｄが「０」から
「１」へ、またはその逆に変化したときに４倍クロック
ａの周期分をパルス幅とする信号ｅ（これを以降「エッ
ジ」と呼ぶ）を出力する。
成を詳しく説明する。図３はクロック再生回路の第１の
実施例を示す回路ブロック図である。受信信号ｄはエッ
ジ検出回路２６へ入力される。エッジ検出回路２６は、
排他的論理和（ＥＸ−ＯＲ）回路２６ａと、フリッププ
ロップからなる遅延回路２６ｂとから構成される。遅延
回路２６ｂは、受信信号ｄを後述の４倍クロックａ（４
ＣＬＫ）の周期だけ遅らせるものであり、排他的論理和
回路２６ａには、受信信号ｄと４倍クロックａの周期だ
け遅らされた受信信号とが入力される。したがって、排
他的論理和回路２６ａは、受信信号ｄが「０」から
「１」へ、またはその逆に変化したときに４倍クロック
ａの周期分をパルス幅とする信号ｅ（これを以降「エッ
ジ」と呼ぶ）を出力する。
【００２２】このエッジｅは基準信号発生回路２７へ送
られる。基準信号発生回路２７は、位相比較器２７ａ、
カウンタ２７ｂ、比較器２７ｃ、しきい値発生器２７
ｄ、分周器２７ｅ、および発振器２７ｆからなり、これ
らは、図１４で示した従来のクロック再生回路の位相比
較器１０２、アップダウンカウンタ１０３、比較器１０
４、しきい値発生器１０５、分周器１０６、および発振
器１０７とそれぞれ同じ構成であり、それらの動作も、
それぞれ同じである。ただし、分周器２７ｅは、基準ク
ロックｂ（１ＣＬＫ）の他に、それと同期し、周波数が
２倍および４倍のクロックｃ，ａ（２ＣＬＫ，４ＣＬ
Ｋ）を出力する。
られる。基準信号発生回路２７は、位相比較器２７ａ、
カウンタ２７ｂ、比較器２７ｃ、しきい値発生器２７
ｄ、分周器２７ｅ、および発振器２７ｆからなり、これ
らは、図１４で示した従来のクロック再生回路の位相比
較器１０２、アップダウンカウンタ１０３、比較器１０
４、しきい値発生器１０５、分周器１０６、および発振
器１０７とそれぞれ同じ構成であり、それらの動作も、
それぞれ同じである。ただし、分周器２７ｅは、基準ク
ロックｂ（１ＣＬＫ）の他に、それと同期し、周波数が
２倍および４倍のクロックｃ，ａ（２ＣＬＫ，４ＣＬ
Ｋ）を出力する。
【００２３】この基準信号発生回路２７から出力された
基準クロックｂと４倍クロックａは、クロック移相器２
８へ入力される。クロック移相器２８は、３つの遅延回
路２８ａ〜２８ｃとセレクタ２８ｄとから構成される。
各遅延回路２８ａ〜２８ｃでは基準クロックｂが４倍ク
ロックａの周期分だけ順次遅らされる。セレクタ２８ｄ
は、クロックｊ（基準クロックｂと同一）または遅延回
路２８ａ〜２８ｃで遅延されたクロックｋ，ｌ，ｍのい
ずれかを、入力される２ビットの位相選択信号ｈ，ｉに
従い選択して、再生クロックｎとして出力する。これに
ついては図４を参照して後述する。なお、再生クロック
ｎは基準信号発生回路２７の位相比較器２７ａへ入力さ
れる。
基準クロックｂと４倍クロックａは、クロック移相器２
８へ入力される。クロック移相器２８は、３つの遅延回
路２８ａ〜２８ｃとセレクタ２８ｄとから構成される。
各遅延回路２８ａ〜２８ｃでは基準クロックｂが４倍ク
ロックａの周期分だけ順次遅らされる。セレクタ２８ｄ
は、クロックｊ（基準クロックｂと同一）または遅延回
路２８ａ〜２８ｃで遅延されたクロックｋ，ｌ，ｍのい
ずれかを、入力される２ビットの位相選択信号ｈ，ｉに
従い選択して、再生クロックｎとして出力する。これに
ついては図４を参照して後述する。なお、再生クロック
ｎは基準信号発生回路２７の位相比較器２７ａへ入力さ
れる。
【００２４】位相選択信号生成回路２９は、ラッチ回路
２９ａと、ＡＮＤ回路２９ｂと、遅延回路２９ｃとから
なる。ラッチ回路２９ａには、基準信号発生回路２７か
ら出力された基準クロックｂと２倍クロックｃとが入力
され、それらのクロックが遅延回路２９ｃから出力され
たラッチ信号ｇによりラッチされる。ＡＮＤ回路２９ｂ
にはエッジ検出回路２６から出力されたエッジｅと、図
２に示したバースト制御部２５からの制御信号ｆとが入
力され、遅延回路２９ｃは、ＡＮＤ回路２９ｂの出力を
４倍クロックａの周期分だけ遅らせるものである。
２９ａと、ＡＮＤ回路２９ｂと、遅延回路２９ｃとから
なる。ラッチ回路２９ａには、基準信号発生回路２７か
ら出力された基準クロックｂと２倍クロックｃとが入力
され、それらのクロックが遅延回路２９ｃから出力され
たラッチ信号ｇによりラッチされる。ＡＮＤ回路２９ｂ
にはエッジ検出回路２６から出力されたエッジｅと、図
２に示したバースト制御部２５からの制御信号ｆとが入
力され、遅延回路２９ｃは、ＡＮＤ回路２９ｂの出力を
４倍クロックａの周期分だけ遅らせるものである。
【００２５】以上のように構成されるクロック再生回路
の動作を、図４を参照して説明する。図４は、クロック
再生回路の各部の信号波形を示すタイミングチャートで
ある。すなわち、基準信号発生回路２７で４倍クロック
ａ（４ＣＬＫ）が発生され、それに伴い基準クロックｂ
（１ＣＬＫ０）および２倍クロックｃ（２ＣＬＫ）が発
生されたとする。そして、受信信号ｄがエッジ検出回路
２６へ入力され、エッジｅが基準信号発生回路２７へ出
力されるとともに、位相選択信号生成回路２９のＡＮＤ
回路２９ｂへ出力される。
の動作を、図４を参照して説明する。図４は、クロック
再生回路の各部の信号波形を示すタイミングチャートで
ある。すなわち、基準信号発生回路２７で４倍クロック
ａ（４ＣＬＫ）が発生され、それに伴い基準クロックｂ
（１ＣＬＫ０）および２倍クロックｃ（２ＣＬＫ）が発
生されたとする。そして、受信信号ｄがエッジ検出回路
２６へ入力され、エッジｅが基準信号発生回路２７へ出
力されるとともに、位相選択信号生成回路２９のＡＮＤ
回路２９ｂへ出力される。
【００２６】一方、バースト制御部２５から制御信号ｆ
が、位相選択信号生成回路２９のＡＮＤ回路２９ｂに入
力され、ＡＮＤ回路２９ｂは、制御信号ｆがバースト信
号の到着の初期に発生されるものであるので、バースト
信号の初期のエッジを出力する。遅延回路２９ｃの出力
であるラッチ信号ｇは、位相比較のタイミング信号とな
り、ラッチ回路２９ａにおいて、基準信号発生回路２７
から出力された基準クロックｂと２倍クロックｃとを、
ラッチ信号ｇによりラッチすることで、基準クロック位
相と受信信号に含まれる同期タイミング（プレアンブル
のエッジのタイミング）とを比較することになり、位相
差に応じて２ビット４種類の位相選択信号ｈ，ｉがラッ
チ回路２９ａからクロック移相器２８のセレクタ２８ｄ
へ出力される。
が、位相選択信号生成回路２９のＡＮＤ回路２９ｂに入
力され、ＡＮＤ回路２９ｂは、制御信号ｆがバースト信
号の到着の初期に発生されるものであるので、バースト
信号の初期のエッジを出力する。遅延回路２９ｃの出力
であるラッチ信号ｇは、位相比較のタイミング信号とな
り、ラッチ回路２９ａにおいて、基準信号発生回路２７
から出力された基準クロックｂと２倍クロックｃとを、
ラッチ信号ｇによりラッチすることで、基準クロック位
相と受信信号に含まれる同期タイミング（プレアンブル
のエッジのタイミング）とを比較することになり、位相
差に応じて２ビット４種類の位相選択信号ｈ，ｉがラッ
チ回路２９ａからクロック移相器２８のセレクタ２８ｄ
へ出力される。
【００２７】セレクタ２８ｄには、基準クロックｂ（１
ＣＬＫ０）を基にした、位相が互いに異なる４つのクロ
ックｊ，ｋ，ｌ，ｍ（１ＣＬＫ０〜１ＣＬＫ３）が入力
されており、セレクタ２８ｄは、これらの内の１つを位
相選択信号ｈ，ｉに従い選択して、再生クロックｎとし
て出力する。すなわち、位相選択信号ｈ，ｉが（０，
０）であればクロックｊ（１ＣＬＫ０）を選択し、した
がって、基準クロックｂ（１ＣＬＫ０）がそのまま再生
クロックｎとして出力され、（０，１）であればクロッ
クｋ（１ＣＬＫ１）を選択し、この場合には基準クロッ
クｂ（１ＣＬＫ０）が１／４周期遅らされて再生クロッ
クｎとして出力され、（１，０）であればクロックｌ
（１ＣＬＫ２）を選択し、この場合には基準クロックｂ
（１ＣＬＫ０）が１／２周期遅らされて再生クロックｎ
として出力され、（１，１）であればクロックｍ（１Ｃ
ＬＫ３）を選択し、この場合には基準クロックｂ（１Ｃ
ＬＫ０）が３／４周期遅らされて再生クロックｎとして
出力される。位相選択信号ｈ，ｉは、４つのクロック
ｊ，ｋ，ｌ，ｍの内で、受信信号ｄの同期タイミングの
位相に最も近い位相のクロックが選ばれるように位相選
択信号生成回路２９から出力される。図４に示す場合に
は、位相比較前には位相選択信号ｈ，ｉが（０，０）で
あって、再生クロックｎとしてクロックｊ（１ＣＬＫ
０）が出力される。その後、位相比較が行われた結果、
位相選択信号ｈ，ｉが（１，０）になると、再生クロッ
クｎとしてクロックｌ（１ＣＬＫ２）が出力され、その
結果、基準クロックｂ（１ＣＬＫ０）が１／２周期遅ら
されて受信信号ｄの同期タイミングに同期される。
ＣＬＫ０）を基にした、位相が互いに異なる４つのクロ
ックｊ，ｋ，ｌ，ｍ（１ＣＬＫ０〜１ＣＬＫ３）が入力
されており、セレクタ２８ｄは、これらの内の１つを位
相選択信号ｈ，ｉに従い選択して、再生クロックｎとし
て出力する。すなわち、位相選択信号ｈ，ｉが（０，
０）であればクロックｊ（１ＣＬＫ０）を選択し、した
がって、基準クロックｂ（１ＣＬＫ０）がそのまま再生
クロックｎとして出力され、（０，１）であればクロッ
クｋ（１ＣＬＫ１）を選択し、この場合には基準クロッ
クｂ（１ＣＬＫ０）が１／４周期遅らされて再生クロッ
クｎとして出力され、（１，０）であればクロックｌ
（１ＣＬＫ２）を選択し、この場合には基準クロックｂ
（１ＣＬＫ０）が１／２周期遅らされて再生クロックｎ
として出力され、（１，１）であればクロックｍ（１Ｃ
ＬＫ３）を選択し、この場合には基準クロックｂ（１Ｃ
ＬＫ０）が３／４周期遅らされて再生クロックｎとして
出力される。位相選択信号ｈ，ｉは、４つのクロック
ｊ，ｋ，ｌ，ｍの内で、受信信号ｄの同期タイミングの
位相に最も近い位相のクロックが選ばれるように位相選
択信号生成回路２９から出力される。図４に示す場合に
は、位相比較前には位相選択信号ｈ，ｉが（０，０）で
あって、再生クロックｎとしてクロックｊ（１ＣＬＫ
０）が出力される。その後、位相比較が行われた結果、
位相選択信号ｈ，ｉが（１，０）になると、再生クロッ
クｎとしてクロックｌ（１ＣＬＫ２）が出力され、その
結果、基準クロックｂ（１ＣＬＫ０）が１／２周期遅ら
されて受信信号ｄの同期タイミングに同期される。
【００２８】この同期後の再生クロックｎと受信信号ｄ
の同期タイミングとの位相差は、受信信号ｄのプレアン
ブルの１周期分の±１／８以内に収まる。これは、図４
に示すように、受信信号ｄの１シンボル（プレアンブル
の１周期分）に２倍クロックｃを４サンプル（４周期）
対応させたためであり、受信信号ｄの１シンボルに２倍
クロックｃをｓサンプル対応させた場合、同期後の再生
クロックｎの位相差は、受信信号ｄのプレアンブルの１
周期分の±１／２ｓ以内に収まる。
の同期タイミングとの位相差は、受信信号ｄのプレアン
ブルの１周期分の±１／８以内に収まる。これは、図４
に示すように、受信信号ｄの１シンボル（プレアンブル
の１周期分）に２倍クロックｃを４サンプル（４周期）
対応させたためであり、受信信号ｄの１シンボルに２倍
クロックｃをｓサンプル対応させた場合、同期後の再生
クロックｎの位相差は、受信信号ｄのプレアンブルの１
周期分の±１／２ｓ以内に収まる。
【００２９】なお、基準信号発生回路２７の位相比較器
２７ａでは、エッジｅのタイミングと再生クロックｎの
位相とを比較し、位相比較器２７ａは、エッジｅのタイ
ミングに対する再生クロックｎの位相の進み、または遅
れを判断し、カウンタ２７ｂへ判断結果を送る。カウン
タ２７ｂは、継続的に、位相の進みに対してアップカウ
ントを行い、また位相の遅れに対してダウンカウントを
行う。つまり、カウンタ２７ｂが継続的に作動すること
により、位相の進み、または遅れの積分が行われ、位相
差がカウント値として現れる。つぎの比較器２７ｃは、
カウンタ２７ｂのカウント値を、しきい値発生器２７ｄ
からの所定のしきい値と比較して、カウント値が所定の
しきい値を越えたときに、分周器２７ｅへ変更信号を送
る。分周器２７ｅは、発振器２７ｆから送られる高速ク
ロックを所定の３つの分周比で分周して各クロックａ，
ｂ，ｃを出力するもので、比較器２７ｃから変更信号を
受けると、変更信号に応じて各分周比を増加方向または
減少方向へ変更できるようになっている。
２７ａでは、エッジｅのタイミングと再生クロックｎの
位相とを比較し、位相比較器２７ａは、エッジｅのタイ
ミングに対する再生クロックｎの位相の進み、または遅
れを判断し、カウンタ２７ｂへ判断結果を送る。カウン
タ２７ｂは、継続的に、位相の進みに対してアップカウ
ントを行い、また位相の遅れに対してダウンカウントを
行う。つまり、カウンタ２７ｂが継続的に作動すること
により、位相の進み、または遅れの積分が行われ、位相
差がカウント値として現れる。つぎの比較器２７ｃは、
カウンタ２７ｂのカウント値を、しきい値発生器２７ｄ
からの所定のしきい値と比較して、カウント値が所定の
しきい値を越えたときに、分周器２７ｅへ変更信号を送
る。分周器２７ｅは、発振器２７ｆから送られる高速ク
ロックを所定の３つの分周比で分周して各クロックａ，
ｂ，ｃを出力するもので、比較器２７ｃから変更信号を
受けると、変更信号に応じて各分周比を増加方向または
減少方向へ変更できるようになっている。
【００３０】以上のように、受信信号ｄの同期タイミン
グに対しての再生クロックｎの同期は、クロック移相器
２８によって、バースト信号が受信された初期に即座
に、粗く調整されるとともに、基準信号発生回路２７に
よって、徐々に、微調整される。
グに対しての再生クロックｎの同期は、クロック移相器
２８によって、バースト信号が受信された初期に即座
に、粗く調整されるとともに、基準信号発生回路２７に
よって、徐々に、微調整される。
【００３１】図５〜図７は、受信信号ｄの同期タイミン
グが図４に示したタイミングとは異なる場合のクロック
再生回路の各部の信号波形を示すタイミングチャートで
ある。
グが図４に示したタイミングとは異なる場合のクロック
再生回路の各部の信号波形を示すタイミングチャートで
ある。
【００３２】図５に示す場合には、位相比較前に位相選
択信号ｈ，ｉが（０，０）であって、再生クロックｎと
してクロックｊ（１ＣＬＫ０）が出力され、その後、位
相比較が行われた結果、位相選択信号ｈ，ｉが（１，
１）になり、これにより、再生クロックｎとしてクロッ
クｍ（１ＣＬＫ３）が出力され、この結果、基準クロッ
クｂ（１ＣＬＫ０）が３／４周期遅らされて受信信号ｄ
の同期タイミングに同期される。
択信号ｈ，ｉが（０，０）であって、再生クロックｎと
してクロックｊ（１ＣＬＫ０）が出力され、その後、位
相比較が行われた結果、位相選択信号ｈ，ｉが（１，
１）になり、これにより、再生クロックｎとしてクロッ
クｍ（１ＣＬＫ３）が出力され、この結果、基準クロッ
クｂ（１ＣＬＫ０）が３／４周期遅らされて受信信号ｄ
の同期タイミングに同期される。
【００３３】図６に示す場合には、位相比較前に位相選
択信号ｈ，ｉが（０，０）であって、再生クロックｎと
してクロックｊ（１ＣＬＫ０）が出力され、その後、位
相比較が行われても、位相選択信号ｈ，ｉが（０，０）
であり、再生クロックｎとしてクロックｊ（１ＣＬＫ
０）が出力され、基準クロックｂ（１ＣＬＫ０）は受信
信号ｄの同期タイミングに同期されているとして移相は
行われない。
択信号ｈ，ｉが（０，０）であって、再生クロックｎと
してクロックｊ（１ＣＬＫ０）が出力され、その後、位
相比較が行われても、位相選択信号ｈ，ｉが（０，０）
であり、再生クロックｎとしてクロックｊ（１ＣＬＫ
０）が出力され、基準クロックｂ（１ＣＬＫ０）は受信
信号ｄの同期タイミングに同期されているとして移相は
行われない。
【００３４】図７に示す場合には、位相比較前に位相選
択信号ｈ，ｉが（０，０）であって、再生クロックｎと
してクロックｊ（１ＣＬＫ０）が出力され、その後、位
相比較が行われた結果、位相選択信号ｈ，ｉが（０，
１）になると、再生クロックｎとしてクロックｋ（１Ｃ
ＬＫ１）が出力され、その結果、基準クロックｂ（１Ｃ
ＬＫ０）が１／４周期遅らされて受信信号ｄの同期タイ
ミングに同期される。
択信号ｈ，ｉが（０，０）であって、再生クロックｎと
してクロックｊ（１ＣＬＫ０）が出力され、その後、位
相比較が行われた結果、位相選択信号ｈ，ｉが（０，
１）になると、再生クロックｎとしてクロックｋ（１Ｃ
ＬＫ１）が出力され、その結果、基準クロックｂ（１Ｃ
ＬＫ０）が１／４周期遅らされて受信信号ｄの同期タイ
ミングに同期される。
【００３５】以上のように、再生クロックｎが、クロッ
ク移相器２８によって、バースト信号が受信された初期
に即座に、受信信号ｄの同期タイミングに略同期される
ので、クロック信号が、受信信号の同期タイミングに徐
々に同期される従来のクロック再生回路に比べ、プリア
ンブルが短くとも受信信号の同期タイミングに再生クロ
ックを同期させることができることになる。
ク移相器２８によって、バースト信号が受信された初期
に即座に、受信信号ｄの同期タイミングに略同期される
ので、クロック信号が、受信信号の同期タイミングに徐
々に同期される従来のクロック再生回路に比べ、プリア
ンブルが短くとも受信信号の同期タイミングに再生クロ
ックを同期させることができることになる。
【００３６】つぎに、クロック再生回路の第２の実施例
を説明する。図８はクロック再生回路の第２の実施例を
示す回路ブロック図である。第２の実施例の構成は、第
１の実施例の構成と基本的には同じであり、第２の実施
例におけるエッジ検出回路３０、基準信号発生回路３
１、および移相量信号生成回路３２は、図３に示す第１
の実施例のエッジ検出回路２６、基準信号発生回路２
７、および位相選択信号生成回路２９とそれぞれ同一の
構成である。なお、移相量信号生成回路３２からは、第
１の実施例の位相選択信号生成回路２９から出力される
位相選択信号ｈ，ｉと同一の信号が移相量信号ｈ，ｉと
して出力される。
を説明する。図８はクロック再生回路の第２の実施例を
示す回路ブロック図である。第２の実施例の構成は、第
１の実施例の構成と基本的には同じであり、第２の実施
例におけるエッジ検出回路３０、基準信号発生回路３
１、および移相量信号生成回路３２は、図３に示す第１
の実施例のエッジ検出回路２６、基準信号発生回路２
７、および位相選択信号生成回路２９とそれぞれ同一の
構成である。なお、移相量信号生成回路３２からは、第
１の実施例の位相選択信号生成回路２９から出力される
位相選択信号ｈ，ｉと同一の信号が移相量信号ｈ，ｉと
して出力される。
【００３７】ただし、クロック移相器３３は、排他的論
理和（ＥＸ−ＯＲ）回路３３ａ，３３ｂ，３３ｃと、Ａ
ＮＤ回路３３ｄとから成り、排他的論理和回路３３ａに
移相量信号生成回路３２の移相量信号ｈ，ｉが入力さ
れ、排他的論理和回路３３ｂに基準クロックｂ（１ＣＬ
Ｋ）と排他的論理和回路３３ａの出力ｊとが入力され、
ＡＮＤ回路３３ｄに２倍クロックｃ（２ＣＬＫ）と移相
量信号ｉとが入力され、排他的論理和回路３３ｃに排他
的論理和回路３３ｂの出力ｋとＡＮＤ回路３３ｄの出力
ｌとが入力され、排他的論理和回路３３ｃから再生クロ
ックｍが出力される。
理和（ＥＸ−ＯＲ）回路３３ａ，３３ｂ，３３ｃと、Ａ
ＮＤ回路３３ｄとから成り、排他的論理和回路３３ａに
移相量信号生成回路３２の移相量信号ｈ，ｉが入力さ
れ、排他的論理和回路３３ｂに基準クロックｂ（１ＣＬ
Ｋ）と排他的論理和回路３３ａの出力ｊとが入力され、
ＡＮＤ回路３３ｄに２倍クロックｃ（２ＣＬＫ）と移相
量信号ｉとが入力され、排他的論理和回路３３ｃに排他
的論理和回路３３ｂの出力ｋとＡＮＤ回路３３ｄの出力
ｌとが入力され、排他的論理和回路３３ｃから再生クロ
ックｍが出力される。
【００３８】以上のように構成されるクロック再生回路
の第２の実施例の動作を、図９を参照して説明する。図
９は、クロック再生回路の第２の実施例の各部の信号波
形を示すタイミングチャートである。このタイミングチ
ャートは、図４に示す第１の実施例のタイミングチャー
トと基本的には同じであるので、相違する部分だけ説明
する。
の第２の実施例の動作を、図９を参照して説明する。図
９は、クロック再生回路の第２の実施例の各部の信号波
形を示すタイミングチャートである。このタイミングチ
ャートは、図４に示す第１の実施例のタイミングチャー
トと基本的には同じであるので、相違する部分だけ説明
する。
【００３９】第２の実施例では、移相量信号生成回路３
２から、基準クロック位相と受信信号に含まれる同期タ
イミング（プレアンブルのエッジのタイミング）との位
相差に応じて２ビット４種類の移相量信号ｈ，ｉがクロ
ック移相器３３へ出力される。
２から、基準クロック位相と受信信号に含まれる同期タ
イミング（プレアンブルのエッジのタイミング）との位
相差に応じて２ビット４種類の移相量信号ｈ，ｉがクロ
ック移相器３３へ出力される。
【００４０】クロック移相器３３では、移相量信号ｈ，
ｉに応じて基準クロックｂ（１ＣＬＫ）の移相を行う。
すなわち、移相量信号ｈ，ｉが（０，０）であれば基準
クロックｂの移相はなく、（０，１）であれば基準クロ
ックｂが１／４周期遅らされ、（１，０）であれば基準
クロックｂが１／２周期遅らされ、（１，１）であれば
基準クロックｂが３／４周期遅らされる。例えば図９に
示す場合には、位相比較前には移相量信号ｈ，ｉが
（０，０）であって、この場合、排他的論理和回路３３
ａの出力ｊは「０」となり、排他的論理和回路３３ａの
出力ｋは基準クロックｂ（１ＣＬＫ）と同じになり、Ａ
ＮＤ回路３３ｄの出力ｌは「０」となり、したがって、
排他的論理和回路３３ｃの出力（再生クロック）ｍは基
準クロックｂ（１ＣＬＫ）と同じになる。その後、位相
比較が行われた結果、移相量信号ｈ，ｉが（０，１）に
なると、排他的論理和回路３３ａの出力ｊは「１」とな
り、排他的論理和回路３３ａの出力ｋは基準クロックｂ
（１ＣＬＫ）の反転信号となり、ＡＮＤ回路３３ｄの出
力ｌは２倍クロックｃ（２ＣＬＫ）と同じになり、した
がって、排他的論理和回路３３ｃの出力（再生クロッ
ク）ｍは基準クロックｂ（１ＣＬＫ）が１／４周期遅ら
されたものとなり、これにより再生クロックｍは受信信
号ｄの同期タイミングに同期される。
ｉに応じて基準クロックｂ（１ＣＬＫ）の移相を行う。
すなわち、移相量信号ｈ，ｉが（０，０）であれば基準
クロックｂの移相はなく、（０，１）であれば基準クロ
ックｂが１／４周期遅らされ、（１，０）であれば基準
クロックｂが１／２周期遅らされ、（１，１）であれば
基準クロックｂが３／４周期遅らされる。例えば図９に
示す場合には、位相比較前には移相量信号ｈ，ｉが
（０，０）であって、この場合、排他的論理和回路３３
ａの出力ｊは「０」となり、排他的論理和回路３３ａの
出力ｋは基準クロックｂ（１ＣＬＫ）と同じになり、Ａ
ＮＤ回路３３ｄの出力ｌは「０」となり、したがって、
排他的論理和回路３３ｃの出力（再生クロック）ｍは基
準クロックｂ（１ＣＬＫ）と同じになる。その後、位相
比較が行われた結果、移相量信号ｈ，ｉが（０，１）に
なると、排他的論理和回路３３ａの出力ｊは「１」とな
り、排他的論理和回路３３ａの出力ｋは基準クロックｂ
（１ＣＬＫ）の反転信号となり、ＡＮＤ回路３３ｄの出
力ｌは２倍クロックｃ（２ＣＬＫ）と同じになり、した
がって、排他的論理和回路３３ｃの出力（再生クロッ
ク）ｍは基準クロックｂ（１ＣＬＫ）が１／４周期遅ら
されたものとなり、これにより再生クロックｍは受信信
号ｄの同期タイミングに同期される。
【００４１】この同期後の再生クロックｍと受信信号ｄ
の同期タイミングとの位相差は、受信信号ｄのプレアン
ブルの１周期分の±１／８以内に収まる。すなわち、受
信信号ｄの１シンボルに２倍クロックｃをｓサンプル対
応させた場合、同期後の再生クロックｎの位相差は、受
信信号ｄのプレアンブルの１周期分の±１／２ｓ以内に
収まる。
の同期タイミングとの位相差は、受信信号ｄのプレアン
ブルの１周期分の±１／８以内に収まる。すなわち、受
信信号ｄの１シンボルに２倍クロックｃをｓサンプル対
応させた場合、同期後の再生クロックｎの位相差は、受
信信号ｄのプレアンブルの１周期分の±１／２ｓ以内に
収まる。
【００４２】第２の実施例においても、受信信号ｄの同
期タイミングに対しての再生クロックｍの同期は、クロ
ック移相器３３によって、バースト信号が受信された初
期に即座に、粗く調整されるとともに、基準信号発生回
路３１によって、徐々に、微調整される。
期タイミングに対しての再生クロックｍの同期は、クロ
ック移相器３３によって、バースト信号が受信された初
期に即座に、粗く調整されるとともに、基準信号発生回
路３１によって、徐々に、微調整される。
【００４３】図１０は、受信信号ｄの同期タイミングが
図９に示したタイミングとは異なる場合のクロック再生
回路の各部の信号波形を示すタイミングチャートであ
る。図１０に示す場合には、位相比較前には移相量信号
ｈ，ｉが（０，０）であるので、排他的論理和回路３３
ｃの出力（再生クロック）ｍは基準クロックｂ（１ＣＬ
Ｋ）と同じになる。その後、位相比較が行われた結果、
移相量信号ｈ，ｉが（１，０）になると、排他的論理和
回路３３ａの出力ｊは「１」となり、排他的論理和回路
３３ａの出力ｋは基準クロックｂ（１ＣＬＫ）の反転信
号となり、ＡＮＤ回路３３ｄの出力ｌは「０」となり、
したがって、排他的論理和回路３３ｃの出力（再生クロ
ック）ｍは基準クロックｂ（１ＣＬＫ）が１／２周期遅
らされたものとなり、これにより再生クロックｍは受信
信号ｄの同期タイミングに同期される。
図９に示したタイミングとは異なる場合のクロック再生
回路の各部の信号波形を示すタイミングチャートであ
る。図１０に示す場合には、位相比較前には移相量信号
ｈ，ｉが（０，０）であるので、排他的論理和回路３３
ｃの出力（再生クロック）ｍは基準クロックｂ（１ＣＬ
Ｋ）と同じになる。その後、位相比較が行われた結果、
移相量信号ｈ，ｉが（１，０）になると、排他的論理和
回路３３ａの出力ｊは「１」となり、排他的論理和回路
３３ａの出力ｋは基準クロックｂ（１ＣＬＫ）の反転信
号となり、ＡＮＤ回路３３ｄの出力ｌは「０」となり、
したがって、排他的論理和回路３３ｃの出力（再生クロ
ック）ｍは基準クロックｂ（１ＣＬＫ）が１／２周期遅
らされたものとなり、これにより再生クロックｍは受信
信号ｄの同期タイミングに同期される。
【００４４】つぎに、クロック再生回路の第３の実施例
を説明する。図１１はクロック再生回路の第３の実施例
を示す回路ブロック図である。第３の実施例の構成は、
第１の実施例の構成と類似し、第３の実施例におけるエ
ッジ検出回路３４、基準信号発生回路３５、および位相
選択信号生成回路３６は、図３に示す第１の実施例のエ
ッジ検出回路２６、基準信号発生回路２７、および位相
選択信号生成回路２９とそれぞれ同一の構成である。
を説明する。図１１はクロック再生回路の第３の実施例
を示す回路ブロック図である。第３の実施例の構成は、
第１の実施例の構成と類似し、第３の実施例におけるエ
ッジ検出回路３４、基準信号発生回路３５、および位相
選択信号生成回路３６は、図３に示す第１の実施例のエ
ッジ検出回路２６、基準信号発生回路２７、および位相
選択信号生成回路２９とそれぞれ同一の構成である。
【００４５】データ移相器３７は、３つの遅延回路３７
ａ〜３７ｃとセレクタ３７ｄとから構成される。遅延回
路３７ａに受信信号ｄが入力され、各遅延回路３７ａ〜
３７ｃでは受信信号ｄが４倍クロックａの３つの周期分
だけ順次遅らされる。セレクタ３７ｄは、受信信号ｄと
同一の受信信号ｊ（ＤＡＴＡ０）または遅延回路３７ａ
〜３７ｃで遅延された受信信号ｋ，ｌ，ｍ（ＤＡＴＡ１
〜ＤＡＴＡ３）のいずれかを、入力される２ビットの位
相選択信号ｈ，ｉに従い選択して、再生クロックに同期
した受信信号ｎとして出力する。これについては図１２
を参照して後述する。
ａ〜３７ｃとセレクタ３７ｄとから構成される。遅延回
路３７ａに受信信号ｄが入力され、各遅延回路３７ａ〜
３７ｃでは受信信号ｄが４倍クロックａの３つの周期分
だけ順次遅らされる。セレクタ３７ｄは、受信信号ｄと
同一の受信信号ｊ（ＤＡＴＡ０）または遅延回路３７ａ
〜３７ｃで遅延された受信信号ｋ，ｌ，ｍ（ＤＡＴＡ１
〜ＤＡＴＡ３）のいずれかを、入力される２ビットの位
相選択信号ｈ，ｉに従い選択して、再生クロックに同期
した受信信号ｎとして出力する。これについては図１２
を参照して後述する。
【００４６】基準信号発生回路３５には、自己の出力で
ある基準クロックｂ（１ＣＬＫ）が入力されるととも
に、エッジ検出器３８の出力が入力される。エッジ検出
器３８は、エッジ検出回路３４と同じ構成になってお
り、再生クロックに同期した受信信号ｎのエッジを検出
する。
ある基準クロックｂ（１ＣＬＫ）が入力されるととも
に、エッジ検出器３８の出力が入力される。エッジ検出
器３８は、エッジ検出回路３４と同じ構成になってお
り、再生クロックに同期した受信信号ｎのエッジを検出
する。
【００４７】なお、第３の実施例では、基準信号発生回
路３５から出力される基準クロックｂ（１ＣＬＫ）がそ
のまま再生クロックとして出力される。以上のように構
成されるクロック再生回路の第３の実施例の動作を、図
１２を参照して説明する。
路３５から出力される基準クロックｂ（１ＣＬＫ）がそ
のまま再生クロックとして出力される。以上のように構
成されるクロック再生回路の第３の実施例の動作を、図
１２を参照して説明する。
【００４８】図１２は、クロック再生回路の第３の実施
例の各部の信号波形を示すタイミングチャートである。
このタイミングチャートは、図４に示す第１の実施例の
タイミングチャートと基本的には同じであるので、相違
する部分だけ説明する。
例の各部の信号波形を示すタイミングチャートである。
このタイミングチャートは、図４に示す第１の実施例の
タイミングチャートと基本的には同じであるので、相違
する部分だけ説明する。
【００４９】第３の実施例では、セレクタ３７ｄに、受
信信号ｄを基にした、位相が互いに異なる４つの受信信
号ｊ，ｋ，ｌ，ｍ（ＤＡＴＡ０〜ＤＡＴＡ３）が入力さ
れており、セレクタ３７ｄは、これらの内の１つを位相
選択信号（ｈ，ｉ）に従い選択して、再生クロックに同
期した受信信号ｎとして出力する。すなわち、位相選択
信号（ｈ，ｉ）が（０，０）であれば受信信号ｊ（ＤＡ
ＴＡ０）を選択し、この場合には受信信号ｄがそのま
ま、再生クロックに同期した受信信号ｎとして出力さ
れ、（０，１）であれば受信信号ｋ（ＤＡＴＡ１）を選
択し、この場合には受信信号ｄが基準クロックｂの３／
４周期分遅らされて受信信号ｎとして出力され、（１，
０）であれば受信信号ｌ（ＤＡＴＡ２）を選択し、この
場合には受信信号ｄが基準クロックｂの３／２周期分遅
らされて受信信号ｎとして出力され、（１，１）であれ
ば受信信号ｍ（ＤＡＴＡ３）を選択し、この場合には受
信信号ｄが基準クロックｂの９／４周期分遅らされて受
信信号ｎとして出力される。位相選択信号ｈ，ｉは、４
つの受信信号ｊ，ｋ，ｌ，ｍの内で、再生クロックの位
相に最も近い同期タイミングを有する受信信号が選ばれ
るように位相選択信号生成回路２９から出力される。図
１２に示す場合には、位相比較前には位相選択信号ｈ，
ｉが（０，０）であって、受信信号ｎとして受信信号ｊ
（ＤＡＴＡ０）が出力され、その後、位相比較が行われ
た結果、位相選択信号ｈ，ｉが（１，０）になると、受
信信号ｎとして受信信号ｌ（ＤＡＴＡ２）が出力され、
その結果、受信信号ｄが基準クロックｂの１／２周期分
遅らされて再生クロックに同期される。
信信号ｄを基にした、位相が互いに異なる４つの受信信
号ｊ，ｋ，ｌ，ｍ（ＤＡＴＡ０〜ＤＡＴＡ３）が入力さ
れており、セレクタ３７ｄは、これらの内の１つを位相
選択信号（ｈ，ｉ）に従い選択して、再生クロックに同
期した受信信号ｎとして出力する。すなわち、位相選択
信号（ｈ，ｉ）が（０，０）であれば受信信号ｊ（ＤＡ
ＴＡ０）を選択し、この場合には受信信号ｄがそのま
ま、再生クロックに同期した受信信号ｎとして出力さ
れ、（０，１）であれば受信信号ｋ（ＤＡＴＡ１）を選
択し、この場合には受信信号ｄが基準クロックｂの３／
４周期分遅らされて受信信号ｎとして出力され、（１，
０）であれば受信信号ｌ（ＤＡＴＡ２）を選択し、この
場合には受信信号ｄが基準クロックｂの３／２周期分遅
らされて受信信号ｎとして出力され、（１，１）であれ
ば受信信号ｍ（ＤＡＴＡ３）を選択し、この場合には受
信信号ｄが基準クロックｂの９／４周期分遅らされて受
信信号ｎとして出力される。位相選択信号ｈ，ｉは、４
つの受信信号ｊ，ｋ，ｌ，ｍの内で、再生クロックの位
相に最も近い同期タイミングを有する受信信号が選ばれ
るように位相選択信号生成回路２９から出力される。図
１２に示す場合には、位相比較前には位相選択信号ｈ，
ｉが（０，０）であって、受信信号ｎとして受信信号ｊ
（ＤＡＴＡ０）が出力され、その後、位相比較が行われ
た結果、位相選択信号ｈ，ｉが（１，０）になると、受
信信号ｎとして受信信号ｌ（ＤＡＴＡ２）が出力され、
その結果、受信信号ｄが基準クロックｂの１／２周期分
遅らされて再生クロックに同期される。
【００５０】この同期後の受信信号ｄと再生クロックと
の位相差は、受信信号ｄのプレアンブルの１周期分の±
１／８以内に収まる。すなわち、受信信号ｄの１シンボ
ルに２倍クロックｃをｓサンプル対応させた場合、同期
後の受信信号ｄの位相差は、受信信号ｄのプレアンブル
の１周期分の±１／２ｓ以内に収まる。
の位相差は、受信信号ｄのプレアンブルの１周期分の±
１／８以内に収まる。すなわち、受信信号ｄの１シンボ
ルに２倍クロックｃをｓサンプル対応させた場合、同期
後の受信信号ｄの位相差は、受信信号ｄのプレアンブル
の１周期分の±１／２ｓ以内に収まる。
【００５１】第３の実施例においても、再生クロックに
対しての受信信号ｄの同期は、データ移相器３７によっ
て、バースト信号が受信された初期に即座に、粗く調整
されるとともに、基準信号発生回路３５によって、徐々
に、微調整される。
対しての受信信号ｄの同期は、データ移相器３７によっ
て、バースト信号が受信された初期に即座に、粗く調整
されるとともに、基準信号発生回路３５によって、徐々
に、微調整される。
【００５２】図１３は、受信信号ｄの同期タイミングが
図９に示したタイミングとは異なる場合のクロック再生
回路の各部の信号波形を示すタイミングチャートであ
る。図１３に示す場合には、位相比較前に位相選択信号
ｈ，ｉが（０，０）であって、受信信号ｎとして受信信
号ｊ（ＤＡＴＡ０）が出力され、その後、位相比較が行
われた結果、位相選択信号ｈ，ｉが（１，１）になる
と、受信信号ｎとして受信信号ｍ（ＤＡＴＡ３）が出力
され、その結果、受信信号ｂが基準クロックｂの１／４
周期分遅らされて再生クロックに同期される。
図９に示したタイミングとは異なる場合のクロック再生
回路の各部の信号波形を示すタイミングチャートであ
る。図１３に示す場合には、位相比較前に位相選択信号
ｈ，ｉが（０，０）であって、受信信号ｎとして受信信
号ｊ（ＤＡＴＡ０）が出力され、その後、位相比較が行
われた結果、位相選択信号ｈ，ｉが（１，１）になる
と、受信信号ｎとして受信信号ｍ（ＤＡＴＡ３）が出力
され、その結果、受信信号ｂが基準クロックｂの１／４
周期分遅らされて再生クロックに同期される。
【００５３】なお、上記の各実施例では、ディジタル無
線通信のバースト信号を受信する受信回路を基に説明し
たが、本発明のクロック再生回路は、間欠的に送信され
る信号、例えばパケット信号を受信する受信回路に適用
するようにしてもよい。
線通信のバースト信号を受信する受信回路を基に説明し
たが、本発明のクロック再生回路は、間欠的に送信され
る信号、例えばパケット信号を受信する受信回路に適用
するようにしてもよい。
【００５４】また、上記の各実施例では、クロック再生
回路はビットタイミングを再生しているが、これに代わ
って、クロック再生回路がＳＴＲ（Symbol Timing Reco
very）回路を用いてシンボルタイミングを再生するよう
にしてもよい。
回路はビットタイミングを再生しているが、これに代わ
って、クロック再生回路がＳＴＲ（Symbol Timing Reco
very）回路を用いてシンボルタイミングを再生するよう
にしてもよい。
【００５５】
【発明の効果】以上説明したように本発明では、互いに
位相の異なる複数の基準クロックまたは受信信号を予め
用意し、その中から受信信号の同期タイミングまたは再
生クロックにそれぞれ略同期したものを選択するように
したり、また、基準クロックの位相を受信信号の同期タ
イミングに応じて可変できるようにしたりすることによ
り、バースト信号やパケット信号の受信初期から即座に
受信信号と再生クロックとをほぼ同期できるようにし
た。これにより、受信信号のプリアンブルを短くするこ
とができ、伝送効率を向上することが可能となった。
位相の異なる複数の基準クロックまたは受信信号を予め
用意し、その中から受信信号の同期タイミングまたは再
生クロックにそれぞれ略同期したものを選択するように
したり、また、基準クロックの位相を受信信号の同期タ
イミングに応じて可変できるようにしたりすることによ
り、バースト信号やパケット信号の受信初期から即座に
受信信号と再生クロックとをほぼ同期できるようにし
た。これにより、受信信号のプリアンブルを短くするこ
とができ、伝送効率を向上することが可能となった。
【図１】本発明の原理説明図である。
【図２】本発明のクロック再生回路が含まれる受信回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】クロック再生回路の第１の実施例を示す回路ブ
ロック図である。
ロック図である。
【図４】第１の実施例のクロック再生回路の各部の信号
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
【図５】第１の実施例のクロック再生回路の各部の信号
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
【図６】第１の実施例のクロック再生回路の各部の信号
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
【図７】第１の実施例のクロック再生回路の各部の信号
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
【図８】クロック再生回路の第２の実施例を示す回路ブ
ロック図である。
ロック図である。
【図９】第２の実施例のクロック再生回路の各部の信号
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
【図１０】第２の実施例のクロック再生回路の各部の信
号波形を示すタイミングチャートである。
号波形を示すタイミングチャートである。
【図１１】クロック再生回路の第３の実施例を示す回路
ブロック図である。
ブロック図である。
【図１２】第３の実施例のクロック再生回路の各部の信
号波形を示すタイミングチャートである。
号波形を示すタイミングチャートである。
【図１３】第３の実施例のクロック再生回路の各部の信
号波形を示すタイミングチャートである。
号波形を示すタイミングチャートである。
【図１４】従来のクロック再生回路を示すブロック図で
ある。
ある。
１ エッジ抽出手段 ２ 基準信号発生手段 ３ 変換手段 ４ 比較手段 ５ 選択出力手段 ６ エッジ抽出手段 ７ 基準信号発生手段 ８ 位相差検出手段 ９ 移相出力手段 １０ エッジ抽出手段 １１ 変換手段 １２ クロック発生手段 １３ 比較手段 １４ 選択出力手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/02 12/28 Ｈ０４Ｌ 7/02 Ｚ 11/00 ３１０ Ｂ
Claims (9)
- 【請求項１】 受信信号からクロックを再生するクロッ
ク再生回路において、 受信信号のエッジを抽出するエッジ抽出手段（１）と、 所定の周波数の基準信号および前記基準信号と位相が異
なり周波数が同一な複数の準基準信号を発生する基準信
号発生手段（２）と、 前記エッジ抽出手段（１）で抽出されたエッジのタイミ
ングと、前記基準信号発生手段（２）で発生された基準
信号の位相とを比較する比較手段（３）と、 前記比較手段（３）での比較結果に基づき、前記基準信
号発生手段（２）で発生された複数の準基準信号の内か
ら、前記エッジのタイミングに最も近い位相を持つ準基
準信号を選択し、受信装置のクロック信号として出力す
る選択出力手段（４）と、 を有することを特徴とするクロック再生回路。 - 【請求項２】 前記エッジ抽出手段（１）は、間欠的に
送信された送信信号を受信した初期にエッジを検出する
ことを特徴とする請求項１記載のクロック再生回路。 - 【請求項３】 前記基準信号発生手段（２）は、前記選
択出力手段（４）が出力したクロック信号の位相と、前
記エッジ抽出手段（１）で抽出されたエッジのタイミン
グとを比較し、その比較結果に基づき、前記所定の周波
数の基準信号を発生することを特徴とする請求項１記載
のクロック再生回路。 - 【請求項４】 受信信号からクロックを再生するクロッ
ク再生回路において、 受信信号のエッジを抽出するエッジ抽出手段（６）と、 所定の周波数の基準信号を発生する基準信号発生手段
（７）と、 前記エッジ抽出手段（６）で抽出されたエッジのタイミ
ングと、前記基準信号発生手段（７）で発生された基準
信号の位相との位相差を検出する位相差検出手段（８）
と、 前記位相差検出手段（８）で検出した位相差に応じて、
前記基準信号発生手段（７）で発生された基準信号の位
相を移相し、受信装置のクロック信号として出力する移
相出力手段（９）と、 を有することを特徴とするクロック再生回路。 - 【請求項５】 前記エッジ抽出手段（６）は、間欠的に
送信された送信信号を受信した初期にエッジを検出する
ことを特徴とする請求項４記載のクロック再生回路。 - 【請求項６】 前記基準信号発生手段（７）は、前記移
相出力手段（９）が出力したクロック信号の位相と、前
記エッジ抽出手段（６）で抽出されたエッジのタイミン
グとを比較し、その比較結果に基づき、前記所定の周波
数の基準信号を発生することを特徴とする請求項４記載
のクロック再生回路。 - 【請求項７】 受信信号からクロックを再生するクロッ
ク再生回路において、 受信信号のエッジを抽出するエッジ抽出手段（１０）
と、 前記受信信号を、位相だけが異なる複数の受信信号に変
換する変換手段（１１）と、 所定の周波数のクロック信号を発生するクロック発生手
段（１２）と、 前記エッジ抽出手段（１０）で抽出されたエッジのタイ
ミングと、前記クロック発生手段（１２）で発生された
クロック信号の位相とを比較する比較手段（１３）と、 前記比較手段（１３）での比較結果に基づき、前記変換
手段（１１）で変換された複数の受信信号の内から、前
記クロック信号の位相に最も近い位相を持つ受信信号を
選択し、出力する選択出力手段（１４）と、 を有することを特徴とするクロック再生回路。 - 【請求項８】 前記エッジ抽出手段（１０）は、間欠的
に送信された送信信号を受信した初期にエッジを検出す
ることを特徴とする請求項７記載のクロック再生回路。 - 【請求項９】 前記クロック発生手段（１２）は、前記
選択出力手段（１４）が出力した受信信号のエッジのタ
イミングと、自己が出力するクロック信号の位相とを比
較し、その比較結果に基づき、前記所定の周波数のクロ
ック信号を発生することを特徴とする請求項７記載のク
ロック再生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129996A JPH07336342A (ja) | 1994-06-13 | 1994-06-13 | クロック再生回路 |
| US08/445,179 US5754606A (en) | 1994-06-13 | 1995-05-19 | Clock signal regenerating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129996A JPH07336342A (ja) | 1994-06-13 | 1994-06-13 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336342A true JPH07336342A (ja) | 1995-12-22 |
Family
ID=15023572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129996A Pending JPH07336342A (ja) | 1994-06-13 | 1994-06-13 | クロック再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5754606A (ja) |
| JP (1) | JPH07336342A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618459B1 (en) | 1998-05-27 | 2003-09-09 | Nec Corporation | Radio communication device and method of bit synchronization pull-in in the same |
| WO2008087820A1 (ja) * | 2007-01-19 | 2008-07-24 | Nihon Dempa Kogyo Co., Ltd. | 無線機 |
| JP2013242912A (ja) * | 2007-05-15 | 2013-12-05 | Chronologic Pty Ltd | Ｕｓｂベースの同期およびタイミングシステム |
| JP2021111886A (ja) * | 2020-01-10 | 2021-08-02 | アイホン株式会社 | 有線通信システム |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2748361B1 (fr) * | 1996-05-02 | 1998-06-05 | Alcatel Telspace | Boucle a verrouillage de phase numerique pour recuperation d'horloges |
| US6389090B2 (en) * | 1998-02-06 | 2002-05-14 | 3Com Corporation | Digital clock/data signal recovery method and apparatus |
| FR2803925B1 (fr) * | 2000-01-18 | 2002-03-15 | St Microelectronics Sa | Dispositif de regeneration d'une horloge a partir d'au moins deux bits de synchronisation |
| KR20010000854A (ko) * | 2000-10-23 | 2001-01-05 | 홍성용 | 버스트 모드 광 클럭 재생기 |
| FR2818467A1 (fr) * | 2000-11-22 | 2002-06-21 | Cs Telecom | Dispositif de recuperation de l'horloge sur un signal entrant |
| US6798857B2 (en) * | 2000-12-01 | 2004-09-28 | Exar Corporation | Clock recovery circuit |
| KR100403625B1 (ko) * | 2001-04-17 | 2003-10-30 | 삼성전자주식회사 | 다중 임계값을 이용한 발신자 정보 복조 장치 및 복조 방법 |
| ITMI20011782A1 (it) * | 2001-08-10 | 2003-02-10 | Marconi Comm Spa | Metodo per la generazione di un clock sincronizzato con riferimenti temporali derivati da segnali di ingresso in un'apparecchiatura di una r |
| US7079615B2 (en) * | 2001-11-20 | 2006-07-18 | Hewlett-Packard Development Company, L.P. | Expanded comparator for control of digital delay lines in a delay locked loop or phase locked loop |
| JP3670615B2 (ja) * | 2002-03-08 | 2005-07-13 | 松下電器産業株式会社 | 位相比較器およびクロックリカバリ回路 |
| US8094766B2 (en) * | 2008-07-02 | 2012-01-10 | Teradyne, Inc. | Tracker circuit and method for automated test equipment systems |
| TWI560965B (en) * | 2015-07-16 | 2016-12-01 | Actron Technology Corp | De-glitch circuit and de-glitch method and short circuit protection device |
| FR3045992A1 (ja) | 2015-12-18 | 2017-06-23 | Commissariat Energie Atomique |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4695805A (en) * | 1985-05-13 | 1987-09-22 | Online Computer Systems Inc. | Apparatus for generating signals synchronized to an unstable external signal |
| JPH022716A (ja) * | 1988-06-16 | 1990-01-08 | Sony Corp | ビットクロック再生回路 |
| US5173617A (en) * | 1988-06-27 | 1992-12-22 | Motorola, Inc. | Digital phase lock clock generator without local oscillator |
| US5034967A (en) * | 1988-11-14 | 1991-07-23 | Datapoint Corporation | Metastable-free digital synchronizer with low phase error |
| KR970002949B1 (ko) * | 1994-05-25 | 1997-03-13 | 삼성전자 주식회사 | 디지탈 통신시스템의 클럭발생방법 및 그 회로 |
-
1994
- 1994-06-13 JP JP6129996A patent/JPH07336342A/ja active Pending
-
1995
- 1995-05-19 US US08/445,179 patent/US5754606A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618459B1 (en) | 1998-05-27 | 2003-09-09 | Nec Corporation | Radio communication device and method of bit synchronization pull-in in the same |
| WO2008087820A1 (ja) * | 2007-01-19 | 2008-07-24 | Nihon Dempa Kogyo Co., Ltd. | 無線機 |
| JP2008177946A (ja) * | 2007-01-19 | 2008-07-31 | Nippon Dempa Kogyo Co Ltd | 無線機 |
| JP2013242912A (ja) * | 2007-05-15 | 2013-12-05 | Chronologic Pty Ltd | Ｕｓｂベースの同期およびタイミングシステム |
| JP2021111886A (ja) * | 2020-01-10 | 2021-08-02 | アイホン株式会社 | 有線通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5754606A (en) | 1998-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7349509B2 (en) | Multi rate clock data recovery based on multi sampling technique | |
| JPH07336342A (ja) | クロック再生回路 | |
| US4821297A (en) | Digital phase locked loop clock recovery scheme | |
| KR100913400B1 (ko) | 직렬 송수신 장치 및 그 통신 방법 | |
| US8259886B2 (en) | Communication apparatus | |
| US4661965A (en) | Timing recovery circuit for manchester coded data | |
| JPH0832556A (ja) | データ送受信装置 | |
| WO2011088369A2 (en) | Clock and data recovery for burst-mode serial signals | |
| US7526049B2 (en) | Data sampling circuit and semiconductor integrated circuit | |
| EP0878911B1 (en) | Clock extraction circuit | |
| KR100297155B1 (ko) | 오버 샘플링형 클록 복구회로 및 그 클록신호 위상 조절방법 | |
| JP3282611B2 (ja) | クロック再生システム及び方法 | |
| US7194057B2 (en) | System and method of oversampling high speed clock/data recovery | |
| US6628173B2 (en) | Data and clock extractor with improved linearity | |
| JP3412558B2 (ja) | クロック周波数制御方法及びこれに用いる受信装置 | |
| JP2613507B2 (ja) | クロック再生回路 | |
| JP3378831B2 (ja) | ビット同期回路 | |
| JPH08316875A (ja) | クロック再生回路 | |
| JPH09191298A (ja) | データ受信装置 | |
| JP2000101554A (ja) | サンプリングクロック再生回路 | |
| JP3074752B2 (ja) | 最小偏位変調波復調回路 | |
| JP2003258781A (ja) | クロック生成回路およびそれを用いたデータ抽出回路 | |
| JP2562773B2 (ja) | 送受タイミング同期方法および制御回路 | |
| JPH098789A (ja) | クロック再生装置 | |
| JP2000134189A (ja) | クロック抽出回路およびクロック抽出方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020409 |