JP2004103751A - 半導体装置 - Google Patents
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Abstract
【課題】パッドを配置するための面積や内部資源を配置するための面積に無駄な面積を生じさせず、半導体チップの面積を小さくすることが可能な半導体装置を提供する。
【解決手段】半導体チップ１の四隅には、入出力インターフェイスとなるパッド２が配置されている。ここで、パッド２の形状はほぼ正方形である。この四隅に配置されたパッド２は、従来の技術の半導体チップにおいて四辺を囲むように配置されていたパッドを四隅に集約して配置されている。それぞれの隅に配置された複数のパッド２の領域を、パッド領域３とする。
【選択図】 図１
【解決手段】半導体チップ１の四隅には、入出力インターフェイスとなるパッド２が配置されている。ここで、パッド２の形状はほぼ正方形である。この四隅に配置されたパッド２は、従来の技術の半導体チップにおいて四辺を囲むように配置されていたパッドを四隅に集約して配置されている。それぞれの隅に配置された複数のパッド２の領域を、パッド領域３とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、半導体チップ内のパッドの配置に関するものである。
【０００２】
【従来の技術】
図７に、従来の技術の半導体装置の平面図を示す。半導体チップ１０１の外周の四辺には、入出力インターフェイスとなるパッド１０２が配置されている。半導体チップ１０１の四隅には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク１０３が設けられる。ここで、パッド１０２や特殊マーク１０３が配置される領域をパッド領域Ａとする。このパッド領域Ａに囲まれた領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源１０４が配置されている。この内部資源１０４は、パッド１０２に接続され必要な信号が入出力されている。この内部資源１０４が配置される領域を内部資源領域Ｂとする。
【０００３】
図７のような構成を採る半導体装置として、例えばシングルチップマイクロコンピュータなどがある。このシングルチップマイクロコンピュータの四辺に配置されたパッド１０２は、主にＬＱＦＰ（Ｌｏｗ ｐｒｏｆｉｌｅ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）パッケージなどの多ピンアセンブリパッケージに対応している。近年、プロセスルールの微細化に伴い内部資源１０４の集積化が進み、半導体チップ１０１の面積を小さくすることが望まれている。
【０００４】
この半導体チップ１０１の面積は、パッド領域Ａの面積に内部資源領域Ｂの面積を加えた面積である。そして、パッド領域Ａの面積は、内部資源領域Ｂの面積を囲むように設けられているため、内部資源領域Ｂの面積により制限を受ける。逆に、内部資源領域Ｂの面積もパッド領域Ａの面積により制限を受ける。
【０００５】
例えば、内部資源領域Ｂの面積が小さい半導体チップ１０１に比べて、内部資源領域Ｂの面積が大きい半導体チップ１０１の方が、その周りに設けられるパッド領域Ａの面積も大きくなる。このときパッド１０２の数が同数であれば、内部資源領域Ｂの面積が大きい半導体チップ１０１では、パッド領域Ａの面積にパッド１０２等が配置されない無駄な面積が多くなる。よって、内部資源領域Ｂの面積が大きい半導体チップ１０１では、半導体チップ１０１の面積を小さく最適化することが困難となる。
【０００６】
また、パッド１０２の数が少ない半導体チップ１０１に比べて、パッド１０２の数が多い半導体チップ１０１では、パッド領域Ａの面積を大きくする必要があり、それ囲まれる内部資源領域Ｂの面積も大きくなる。このとき内部資源１０４の面積（実際に配置される内部資源１０４の面積）が同じであれば、パッド１０２の数が多い半導体チップ１０１では、内部資源領域Ｂの面積に内部資源１０４が配置されない無駄な面積が多くなる。そのため、パッド１０２の数が多い半導体チップ１０１では、半導体チップ１０１の面積を小さく最適化することは困難となる。
【０００７】
上記のような制限を回避するパッド１０２の配置として、パッド１０２の数が多い半導体チップ１０１であっても、内部資源領域Ｂの面積が小さくできるパッド１０２の配置を図８に示す。図８では、複数列（２列）のパッド１０２を配置した半導体チップ１０１である。このように複数列のパッド配置とすることにより、１列にパッド１０２を配置する場合に比べて、パッド１０２が配置される領域の四辺の長さを短くできる。そのため、パッド領域Ａに囲まれた、内部資源領域Ｂの面積を小さくすることができる。
【０００８】
また、図９に複数列のパッド１０２が配置された半導体チップ１０１の平面図を示す。図９では、図８のパッド１０２の配置に比べて、外側のパッド形状が、半導体チップの四辺に沿って長い形状の矩形である点が異なる。このようなパッド形状とすることにより、外側のパッド１０２に接続される金線１０５の位置に自由度が増し、複数列のパッド１０２間で金線１０５が接触しないようにボンディングすることが可能となる。図８及び図９に示したパッドの配置及び形状についての内容は、特許文献１に詳しい。
【０００９】
さらに、複数列のパッド配置とした場合、パッドの形状を矩形とするよりも五角形以上の多角形とする方が、パッド領域Ａの面積を小さくすることができる。これは図１０に示すように形状が矩形のパッド１０２の場合、列間のパッド間のショートを防止する必要があるため対角方向に隣接したパッド間の対角距離１０６を十分取らなければならない。一方、図１０に示すように形状が五角形以上の多角形のパッド１０７の場合、パッド１０７の形状から対角方向に隣接したパッド間のショートを考える必要がなくなる。そのため、形状が矩形のパッド１０２とする場合に比べて五角形以上の多角形のパッド１０７とする場合の方が、列間のパッド間距離１０８を短くすることができ、パッド領域Ａの面積を小さくすることができる。よって、半導体チップ１０１の面積を小さくすることができる。図１０に示した内容については、特許文献２に詳しい。
【００１０】
【特許文献１】特開平１１−４５９０３号公報
【特許文献２】特開昭６０−３５５２４号公報
【００１１】
【発明が解決しようとする課題】
しかし、図８又は図９のように複数列のパッド配置であっても、パッド領域Ａが内部資源領域Ｂを囲む構成には変わりがない。そのため、内部資源領域Ｂの面積とパッド領域Ａの面積とが、互いに制限される関係は残ることになる。
【００１２】
そのため、複数列のパッド配置としてパッド領域Ａの面積を小さくすることができても、内部資源領域Ｂに配置される内部資源１０４の面積により制限されるため、パッド１０２が配置されない無駄な面積をパッド領域Ａから完全に排除できない問題点がある。逆に、内部資源１０４の面積が大きい場合には、それに伴いパッド領域Ａの面積も大きくなるため、複数列のパッド配置としなくとも十分にパッド１０２を配置することができる場合もある。その場合に、仮にパッド１０２の配置を複数列にすると、パッド領域Ａにパッド１０２が配置されない無駄な面積が生じてしまう。
【００１３】
一方、図１０に示したパッドの形状を五角形以上の多角形とする構成も、パッド領域Ａの面積自体を小さくする点においては貢献するが、パッド領域Ａの面積と内部資源領域Ｂの面積とが互いに制限される関係を解消できない。そのため、上記の複数列のパッド配置と同様の問題点が残る。
【００１４】
そこで、本発明は、パッドを配置するための面積や内部資源を配置するための面積に無駄な面積を生じさせず、半導体チップの面積を小さくすることが可能な半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、半導体チップの四隅に配置される入出力インターフェイスのパッドと、パッドに接続され、半導体チップのパッドが配置された四隅以外に配置される内部資源とを備え、一の隅に配置されたパッドと隣接する他の隅に配置されるパッドの間にも内部資源が配置させている。
【００１６】
本発明の請求項２に係る解決手段は、請求項１記載の半導体装置であって、パッドは、半導体チップの四隅に複数列配置されている。
【００１７】
本発明の請求項３に係る解決手段は、請求項２記載の半導体装置であって、複数列のパッドは、半導体チップの内側のパッドより外側のパッドの方が半導体チップの四辺に沿って長い形状の矩形である。
【００１８】
本発明の請求項４に係る解決手段は、請求項１乃至請求項３のいずれかに記載の半導体装置であって、パッドは、形状が円に近い多角形である。
【００１９】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２０】
（実施の形態１）
図１に本実施の形態に係る半導体装置の平面図を示す。半導体チップ１の四隅には、入出力インターフェイスとなるパッド２が配置されている。ここで、パッド２の形状はほぼ正方形である。この四隅に配置されたパッド２は、従来の技術の半導体チップにおいて四辺を囲むように配置されていたパッドを四隅に集約して配置されている。それぞれの隅に配置された複数のパッド２の領域を、パッド領域３とする。なお、図１のパッド領域３には、それぞれ１列のパッド２が配置されている例が図示されている。
【００２１】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド２に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図１では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００２２】
本実施の形態では、パッド２が半導体チップ１の四隅に配置されているため、半導体チップ１の四辺の中央部にはそれぞれ内部資源領域６が設けられている。しかし、電源配線（図示せず）が、この中央部も含め半導体チップ１の四辺に沿って設けられており、この中央部の内部資源領域６に内部資源５を配置すると電源配線と内部資源５の配線とがショートする場合も考えられる。そこで、半導体チップ１では多層配線構造を採用し、電源配線は上層に内部資源５の配線は下層に配線して、電源配線と内部資源５の配線とのショートを回避している。これにより、半導体チップ１の四辺の中央部にも、何の問題もなく内部資源５を配置することができる。
【００２３】
また、本実施の形態でも半導体チップ１の面積は、パッド領域３の面積に内部資源領域６の面積を加えた面積である。しかし、従来の技術のようにパッド領域の面積は、内部資源領域６の面積を囲むように設けられておらず、内部資源領域６の面積とパッド領域３の面積とはお互いに制限されることはない。
【００２４】
例えば、内部資源領域６の面積が小さい半導体チップ１であっても、内部資源領域６の面積が大きい半導体チップ１であっても、パッド２の数が同じであればパッド領域３の面積は同じになる。そのため、パッド領域３の面積には無駄な面積が生じず、半導体チップ１の面積を最適化することができる。また、パッド２の数が少ない半導体チップ１であっても、パッド２の数が多い半導体チップ１であっても、実際に配置される内部資源５の面積が同じであれば内部資源領域６の面積も同じになる。そのため、内部資源領域６の面積には無駄な面積が生じず、半導体チップ１の面積を最適化することができる。
【００２５】
従って、本実施の形態では、パッド２の配置を最適化し、内部資源５の配置を最適化すれば、トータルとしての半導体チップ１の面積が最適化される。従来の技術のようなパッド領域３の面積と内部資源領域６の面積とがお互いに制限される場合に比べて、本実施の形態の半導体チップ１の面積は、小さくすることが可能となる。なお、本実施の形態では、あらかじめパッド２の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができ、パッド領域３の面積を小さくすることができる。
【００２６】
以下に、本実施の形態に係る具体例について説明する。図２に、本実施の形態のパッド配置を利用したシングルチップマイクロコンピュータの平面図を示す。
【００２７】
図２の内部資源５を配置するための内部資源領域６の面積は、約２７ｍｍ２必要である。しかし、本実施の形態では、シングルチップマイクロコンピュータである半導体チップ１の四辺の中央部にも内部資源５を配置することができ、パッド領域３を含めた半導体チップ１の面積は約３７ｍｍ２にすることが可能である。図２では、左右の半導体チップ１の四辺の中央部のみに内部資源５が配置され、上下部分には配置されていない。そのため、内部資源５の配置の方法によっては、さらに半導体チップ１の面積を小さくすることが可能である。
【００２８】
図３に、従来の技術のパッド配置を利用したシングルチップマイクロコンピュータの平面図を示す。図３の内部資源５を配置するための内部資源領域６の面積も、図２と同様に約２７ｍｍ２必要であるとすると、従来の技術のパッド配置では、内部資源領域６を囲むようにパッド領域３を設けなければならないため、図３に示すシングルチップマイクロコンピュータである半導体チップ１の面積は、約４１ｍｍ２必要となる。つまり、本実施の形態を利用し、図２に示すようなシングルチップマイクロコンピュータを作製すれば、約１割程度半導体チップ１の面積を小さくすることが可能となる。
【００２９】
（実施の形態２）
図４に、本実施の形態に係る半導体チップ１のパッド領域の平面図を示す。半導体チップ１の四隅に設けられたパッド２は、千鳥状に２列に配置されている。ここで、パッド２の形状はほぼ正方形である。それぞれの隅に配置された複数のパッド２の領域を、パッド領域３とする。これらのパッド２には、外部から入出力が可能なように金線７がそれぞれに接続されている。
【００３０】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド２に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図４では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００３１】
実施の形態１では、従来の半導体チップにおいて四辺を囲むように配置されていたパッドが四隅に集約して配置されているが、パッドの数が多いと１列配置のままでは四隅に集約するにも限界がある。そこで、本実施の形態では、パッド２を配列を千鳥状に２列に配置して、より多数のパッド２を四隅に集約することが可能にしている。パッド２が千鳥状に２列に配置されている点以外は、本実施の形態は、実施の形態１と同じ構成である。
【００３２】
なお、上記において説明した本実施の形態では、パッド２が千鳥状に２列に配置されている場合について説明したが、本発明は、これに限られず、パッド２が千鳥状に３列以上の複数列に配置されている場合であっても良い。また、本実施の形態でも、あらかじめパッド２の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができる。
【００３３】
（変形例１）
図５に、本実施の形態の変形例に係る半導体チップ１のパッド領域の平面図を示す。半導体チップ１の四隅に設けられたパッドは、外側の列に配置されたパッド８と内側の列に配置されたパッド９が千鳥状に２列に配置されている。このパッド８は、半導体チップ１の四辺に沿って長い形状の矩形である。一方、パッド９は、実施の形態２のパッド２と同じくほぼ正方形である。それぞれの隅に配置された複数のパッド８及びパッド９の領域を、パッド領域３とする。これらのパッド８及びパッド９には、外部から入出力が可能なように金線７がそれぞれに接続されている。
【００３４】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド８及びパッド９に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図５では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００３５】
実施の形態２では、ほぼ正方形であるパッド２が千鳥状に２列に配置されている。しかし、ほぼ正方形の形状では、金線７の接続位置に自由度がなく、金線７が互いにオーバーラップして電気的に不良が起こる場合も考えられる。そこで、本変形例のように半導体チップ１の外側の列に配置されたパッド８は、半導体チップ１の四辺に沿って長い形状の矩形にする。これにより、パッド８に接続される金線７は、半導体チップ１の四辺に沿った方向に接続位置の自由度を持つことになり、金線７が互いにオーバーラップして電気的に不良が起こる不具合も回避することができる。パッド８の形状以外は、本変形例は、実施の形態２と同じ構成である。
【００３６】
なお、上記において説明した本実施の形態では、パッド８及びパッド９が千鳥状に２列に配置されている場合について説明したが、本発明は、これに限られず、パッドが千鳥状に３列以上の複数列に配置されている場合であっても良い。この場合、より半導体チップ１の外側の列に配置されるパッドの形状は、半導体チップ１の四辺に沿ってより長い形状の矩形となる。これにより、半導体チップ１のより外側の列に配置されたパッドに接続される金線７が、半導体チップ１の四辺に沿った方向に接続位置の自由度を持つことになる。また、本変形例でも、あらかじめパッド８及びパッド９の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができる。
【００３７】
（変形例２）
図６に、本実施の形態の変形例に係る半導体チップ１のパッド領域の平面図を示す。半導体チップ１の四隅に設けられたパッド１０は、千鳥状に２列に配置されている。このパッド１０は、実施の形態２のパッド２の形状と異なり円に近い多角形である。それぞれの隅に配置された複数のパッド１０の領域を、パッド領域３とする。これらのパッド１０には、外部から入出力が可能なように金線７がそれぞれに接続されている。
【００３８】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド１０に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図６では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００３９】
実施の形態２では、ほぼ正方形であるパッド２が千鳥状に２列に配置されている。しかし、ほぼ正方形の形状では、パッド間のショートを防止する必要があるため対角方向に隣接したパッド間の対角距離を十分取らなければならなかった。この制約により、半導体チップ１の外側と内側に設けられたパッドのパッド間距離を短くすることができなかった。そこで、本変形例のように、パッド１０の形状を円に近い多角形にすることで、対角方向に隣接したパッド間のショートを考える必要がなくなり、パッド間の対角距離の制約を受けずに半導体チップ１の外側と内側に設けられたパッドのパッド間距離を短くすることができる。従って、本変形例では、より多数のパッド１０を四隅に集約することが可能にしている。パッド１０の形状以外は、本変形例は、実施の形態２と同じ構成である。
【００４０】
なお、上記において説明した本実施の形態では、パッド１０が千鳥状に２列に配置されている場合について説明したが、本発明は、これに限られず、パッド１０が千鳥状に３列以上の複数列に配置されている場合であっても良い。また、本変形例でも、あらかじめパッド１０の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができる。
【００４１】
【発明の効果】
本発明の請求項１に記載の半導体装置は、半導体チップの四隅に配置された入出力インターフェイスのパッドを備えるので、トータルとしての半導体装置の面積が最適化できる効果がある。
【００４２】
本発明の請求項２に記載の半導体装置は、半導体チップの四隅に複数列配置されているので、より多数のパッドを四隅に集約することが可能にする効果がある。
【００４３】
本発明の請求項３に記載の半導体装置は、半導体チップの内側のパッドより外側のパッドの方が半導体チップの四辺に沿って長い形状の矩形であるので、パッドに接続される金線が、半導体チップの四辺に沿った方向に接続位置の自由度を持つことができる効果がある。
【００４４】
本発明の請求項４に記載の半導体装置は、パッド形状が円に近い多角形であるので、パッド間のショートを回避しつつ、より多数のパッドを四隅に集約することが可能にする効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の平面図である。
【図３】従来の技術に係る半導体装置の平面図である。
【図４】本発明の実施の形態２に係る半導体装置の平面図である。
【図５】本発明の実施の形態２に係る半導体装置の平面図である。
【図６】本発明の実施の形態２に係る半導体装置の平面図である。
【図７】従来の技術に係る半導体装置の平面図である。
【図８】従来の技術に係る半導体装置の平面図である。
【図９】従来の技術に係る半導体装置の平面図である。
【図１０】従来の技術に係るパッド部分の平面図である。
【符号の説明】
１，１０１ 半導体チップ、２，８，９，１０，１０２，１０７ パッド、３パッド領域、４，１０３ 特殊マーク、５，１０４ 内部資源、６ 内部資源領域、７，１０５ 金線、１０６ 対角距離、１０８ パッド間距離。
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、半導体チップ内のパッドの配置に関するものである。
【０００２】
【従来の技術】
図７に、従来の技術の半導体装置の平面図を示す。半導体チップ１０１の外周の四辺には、入出力インターフェイスとなるパッド１０２が配置されている。半導体チップ１０１の四隅には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク１０３が設けられる。ここで、パッド１０２や特殊マーク１０３が配置される領域をパッド領域Ａとする。このパッド領域Ａに囲まれた領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源１０４が配置されている。この内部資源１０４は、パッド１０２に接続され必要な信号が入出力されている。この内部資源１０４が配置される領域を内部資源領域Ｂとする。
【０００３】
図７のような構成を採る半導体装置として、例えばシングルチップマイクロコンピュータなどがある。このシングルチップマイクロコンピュータの四辺に配置されたパッド１０２は、主にＬＱＦＰ（Ｌｏｗ ｐｒｏｆｉｌｅ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）パッケージなどの多ピンアセンブリパッケージに対応している。近年、プロセスルールの微細化に伴い内部資源１０４の集積化が進み、半導体チップ１０１の面積を小さくすることが望まれている。
【０００４】
この半導体チップ１０１の面積は、パッド領域Ａの面積に内部資源領域Ｂの面積を加えた面積である。そして、パッド領域Ａの面積は、内部資源領域Ｂの面積を囲むように設けられているため、内部資源領域Ｂの面積により制限を受ける。逆に、内部資源領域Ｂの面積もパッド領域Ａの面積により制限を受ける。
【０００５】
例えば、内部資源領域Ｂの面積が小さい半導体チップ１０１に比べて、内部資源領域Ｂの面積が大きい半導体チップ１０１の方が、その周りに設けられるパッド領域Ａの面積も大きくなる。このときパッド１０２の数が同数であれば、内部資源領域Ｂの面積が大きい半導体チップ１０１では、パッド領域Ａの面積にパッド１０２等が配置されない無駄な面積が多くなる。よって、内部資源領域Ｂの面積が大きい半導体チップ１０１では、半導体チップ１０１の面積を小さく最適化することが困難となる。
【０００６】
また、パッド１０２の数が少ない半導体チップ１０１に比べて、パッド１０２の数が多い半導体チップ１０１では、パッド領域Ａの面積を大きくする必要があり、それ囲まれる内部資源領域Ｂの面積も大きくなる。このとき内部資源１０４の面積（実際に配置される内部資源１０４の面積）が同じであれば、パッド１０２の数が多い半導体チップ１０１では、内部資源領域Ｂの面積に内部資源１０４が配置されない無駄な面積が多くなる。そのため、パッド１０２の数が多い半導体チップ１０１では、半導体チップ１０１の面積を小さく最適化することは困難となる。
【０００７】
上記のような制限を回避するパッド１０２の配置として、パッド１０２の数が多い半導体チップ１０１であっても、内部資源領域Ｂの面積が小さくできるパッド１０２の配置を図８に示す。図８では、複数列（２列）のパッド１０２を配置した半導体チップ１０１である。このように複数列のパッド配置とすることにより、１列にパッド１０２を配置する場合に比べて、パッド１０２が配置される領域の四辺の長さを短くできる。そのため、パッド領域Ａに囲まれた、内部資源領域Ｂの面積を小さくすることができる。
【０００８】
また、図９に複数列のパッド１０２が配置された半導体チップ１０１の平面図を示す。図９では、図８のパッド１０２の配置に比べて、外側のパッド形状が、半導体チップの四辺に沿って長い形状の矩形である点が異なる。このようなパッド形状とすることにより、外側のパッド１０２に接続される金線１０５の位置に自由度が増し、複数列のパッド１０２間で金線１０５が接触しないようにボンディングすることが可能となる。図８及び図９に示したパッドの配置及び形状についての内容は、特許文献１に詳しい。
【０００９】
さらに、複数列のパッド配置とした場合、パッドの形状を矩形とするよりも五角形以上の多角形とする方が、パッド領域Ａの面積を小さくすることができる。これは図１０に示すように形状が矩形のパッド１０２の場合、列間のパッド間のショートを防止する必要があるため対角方向に隣接したパッド間の対角距離１０６を十分取らなければならない。一方、図１０に示すように形状が五角形以上の多角形のパッド１０７の場合、パッド１０７の形状から対角方向に隣接したパッド間のショートを考える必要がなくなる。そのため、形状が矩形のパッド１０２とする場合に比べて五角形以上の多角形のパッド１０７とする場合の方が、列間のパッド間距離１０８を短くすることができ、パッド領域Ａの面積を小さくすることができる。よって、半導体チップ１０１の面積を小さくすることができる。図１０に示した内容については、特許文献２に詳しい。
【００１０】
【特許文献１】特開平１１−４５９０３号公報
【特許文献２】特開昭６０−３５５２４号公報
【００１１】
【発明が解決しようとする課題】
しかし、図８又は図９のように複数列のパッド配置であっても、パッド領域Ａが内部資源領域Ｂを囲む構成には変わりがない。そのため、内部資源領域Ｂの面積とパッド領域Ａの面積とが、互いに制限される関係は残ることになる。
【００１２】
そのため、複数列のパッド配置としてパッド領域Ａの面積を小さくすることができても、内部資源領域Ｂに配置される内部資源１０４の面積により制限されるため、パッド１０２が配置されない無駄な面積をパッド領域Ａから完全に排除できない問題点がある。逆に、内部資源１０４の面積が大きい場合には、それに伴いパッド領域Ａの面積も大きくなるため、複数列のパッド配置としなくとも十分にパッド１０２を配置することができる場合もある。その場合に、仮にパッド１０２の配置を複数列にすると、パッド領域Ａにパッド１０２が配置されない無駄な面積が生じてしまう。
【００１３】
一方、図１０に示したパッドの形状を五角形以上の多角形とする構成も、パッド領域Ａの面積自体を小さくする点においては貢献するが、パッド領域Ａの面積と内部資源領域Ｂの面積とが互いに制限される関係を解消できない。そのため、上記の複数列のパッド配置と同様の問題点が残る。
【００１４】
そこで、本発明は、パッドを配置するための面積や内部資源を配置するための面積に無駄な面積を生じさせず、半導体チップの面積を小さくすることが可能な半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、半導体チップの四隅に配置される入出力インターフェイスのパッドと、パッドに接続され、半導体チップのパッドが配置された四隅以外に配置される内部資源とを備え、一の隅に配置されたパッドと隣接する他の隅に配置されるパッドの間にも内部資源が配置させている。
【００１６】
本発明の請求項２に係る解決手段は、請求項１記載の半導体装置であって、パッドは、半導体チップの四隅に複数列配置されている。
【００１７】
本発明の請求項３に係る解決手段は、請求項２記載の半導体装置であって、複数列のパッドは、半導体チップの内側のパッドより外側のパッドの方が半導体チップの四辺に沿って長い形状の矩形である。
【００１８】
本発明の請求項４に係る解決手段は、請求項１乃至請求項３のいずれかに記載の半導体装置であって、パッドは、形状が円に近い多角形である。
【００１９】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２０】
（実施の形態１）
図１に本実施の形態に係る半導体装置の平面図を示す。半導体チップ１の四隅には、入出力インターフェイスとなるパッド２が配置されている。ここで、パッド２の形状はほぼ正方形である。この四隅に配置されたパッド２は、従来の技術の半導体チップにおいて四辺を囲むように配置されていたパッドを四隅に集約して配置されている。それぞれの隅に配置された複数のパッド２の領域を、パッド領域３とする。なお、図１のパッド領域３には、それぞれ１列のパッド２が配置されている例が図示されている。
【００２１】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド２に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図１では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００２２】
本実施の形態では、パッド２が半導体チップ１の四隅に配置されているため、半導体チップ１の四辺の中央部にはそれぞれ内部資源領域６が設けられている。しかし、電源配線（図示せず）が、この中央部も含め半導体チップ１の四辺に沿って設けられており、この中央部の内部資源領域６に内部資源５を配置すると電源配線と内部資源５の配線とがショートする場合も考えられる。そこで、半導体チップ１では多層配線構造を採用し、電源配線は上層に内部資源５の配線は下層に配線して、電源配線と内部資源５の配線とのショートを回避している。これにより、半導体チップ１の四辺の中央部にも、何の問題もなく内部資源５を配置することができる。
【００２３】
また、本実施の形態でも半導体チップ１の面積は、パッド領域３の面積に内部資源領域６の面積を加えた面積である。しかし、従来の技術のようにパッド領域の面積は、内部資源領域６の面積を囲むように設けられておらず、内部資源領域６の面積とパッド領域３の面積とはお互いに制限されることはない。
【００２４】
例えば、内部資源領域６の面積が小さい半導体チップ１であっても、内部資源領域６の面積が大きい半導体チップ１であっても、パッド２の数が同じであればパッド領域３の面積は同じになる。そのため、パッド領域３の面積には無駄な面積が生じず、半導体チップ１の面積を最適化することができる。また、パッド２の数が少ない半導体チップ１であっても、パッド２の数が多い半導体チップ１であっても、実際に配置される内部資源５の面積が同じであれば内部資源領域６の面積も同じになる。そのため、内部資源領域６の面積には無駄な面積が生じず、半導体チップ１の面積を最適化することができる。
【００２５】
従って、本実施の形態では、パッド２の配置を最適化し、内部資源５の配置を最適化すれば、トータルとしての半導体チップ１の面積が最適化される。従来の技術のようなパッド領域３の面積と内部資源領域６の面積とがお互いに制限される場合に比べて、本実施の形態の半導体チップ１の面積は、小さくすることが可能となる。なお、本実施の形態では、あらかじめパッド２の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができ、パッド領域３の面積を小さくすることができる。
【００２６】
以下に、本実施の形態に係る具体例について説明する。図２に、本実施の形態のパッド配置を利用したシングルチップマイクロコンピュータの平面図を示す。
【００２７】
図２の内部資源５を配置するための内部資源領域６の面積は、約２７ｍｍ２必要である。しかし、本実施の形態では、シングルチップマイクロコンピュータである半導体チップ１の四辺の中央部にも内部資源５を配置することができ、パッド領域３を含めた半導体チップ１の面積は約３７ｍｍ２にすることが可能である。図２では、左右の半導体チップ１の四辺の中央部のみに内部資源５が配置され、上下部分には配置されていない。そのため、内部資源５の配置の方法によっては、さらに半導体チップ１の面積を小さくすることが可能である。
【００２８】
図３に、従来の技術のパッド配置を利用したシングルチップマイクロコンピュータの平面図を示す。図３の内部資源５を配置するための内部資源領域６の面積も、図２と同様に約２７ｍｍ２必要であるとすると、従来の技術のパッド配置では、内部資源領域６を囲むようにパッド領域３を設けなければならないため、図３に示すシングルチップマイクロコンピュータである半導体チップ１の面積は、約４１ｍｍ２必要となる。つまり、本実施の形態を利用し、図２に示すようなシングルチップマイクロコンピュータを作製すれば、約１割程度半導体チップ１の面積を小さくすることが可能となる。
【００２９】
（実施の形態２）
図４に、本実施の形態に係る半導体チップ１のパッド領域の平面図を示す。半導体チップ１の四隅に設けられたパッド２は、千鳥状に２列に配置されている。ここで、パッド２の形状はほぼ正方形である。それぞれの隅に配置された複数のパッド２の領域を、パッド領域３とする。これらのパッド２には、外部から入出力が可能なように金線７がそれぞれに接続されている。
【００３０】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド２に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図４では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００３１】
実施の形態１では、従来の半導体チップにおいて四辺を囲むように配置されていたパッドが四隅に集約して配置されているが、パッドの数が多いと１列配置のままでは四隅に集約するにも限界がある。そこで、本実施の形態では、パッド２を配列を千鳥状に２列に配置して、より多数のパッド２を四隅に集約することが可能にしている。パッド２が千鳥状に２列に配置されている点以外は、本実施の形態は、実施の形態１と同じ構成である。
【００３２】
なお、上記において説明した本実施の形態では、パッド２が千鳥状に２列に配置されている場合について説明したが、本発明は、これに限られず、パッド２が千鳥状に３列以上の複数列に配置されている場合であっても良い。また、本実施の形態でも、あらかじめパッド２の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができる。
【００３３】
（変形例１）
図５に、本実施の形態の変形例に係る半導体チップ１のパッド領域の平面図を示す。半導体チップ１の四隅に設けられたパッドは、外側の列に配置されたパッド８と内側の列に配置されたパッド９が千鳥状に２列に配置されている。このパッド８は、半導体チップ１の四辺に沿って長い形状の矩形である。一方、パッド９は、実施の形態２のパッド２と同じくほぼ正方形である。それぞれの隅に配置された複数のパッド８及びパッド９の領域を、パッド領域３とする。これらのパッド８及びパッド９には、外部から入出力が可能なように金線７がそれぞれに接続されている。
【００３４】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド８及びパッド９に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図５では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００３５】
実施の形態２では、ほぼ正方形であるパッド２が千鳥状に２列に配置されている。しかし、ほぼ正方形の形状では、金線７の接続位置に自由度がなく、金線７が互いにオーバーラップして電気的に不良が起こる場合も考えられる。そこで、本変形例のように半導体チップ１の外側の列に配置されたパッド８は、半導体チップ１の四辺に沿って長い形状の矩形にする。これにより、パッド８に接続される金線７は、半導体チップ１の四辺に沿った方向に接続位置の自由度を持つことになり、金線７が互いにオーバーラップして電気的に不良が起こる不具合も回避することができる。パッド８の形状以外は、本変形例は、実施の形態２と同じ構成である。
【００３６】
なお、上記において説明した本実施の形態では、パッド８及びパッド９が千鳥状に２列に配置されている場合について説明したが、本発明は、これに限られず、パッドが千鳥状に３列以上の複数列に配置されている場合であっても良い。この場合、より半導体チップ１の外側の列に配置されるパッドの形状は、半導体チップ１の四辺に沿ってより長い形状の矩形となる。これにより、半導体チップ１のより外側の列に配置されたパッドに接続される金線７が、半導体チップ１の四辺に沿った方向に接続位置の自由度を持つことになる。また、本変形例でも、あらかじめパッド８及びパッド９の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができる。
【００３７】
（変形例２）
図６に、本実施の形態の変形例に係る半導体チップ１のパッド領域の平面図を示す。半導体チップ１の四隅に設けられたパッド１０は、千鳥状に２列に配置されている。このパッド１０は、実施の形態２のパッド２の形状と異なり円に近い多角形である。それぞれの隅に配置された複数のパッド１０の領域を、パッド領域３とする。これらのパッド１０には、外部から入出力が可能なように金線７がそれぞれに接続されている。
【００３８】
さらに、パッド領域３には、ウェハプロセスやアセンブリ工程等で必要に応じて使用されるアライメントマーク等の特殊マーク４も設けられている。半導体チップ１でパッド領域３以外の領域には、ＣＰＵ、ＲＯＭやＲＡＭ等の内部資源５が配置されている。この内部資源５は、パッド１０に接続され必要な信号が入出力されている。ここで、半導体チップ１でパッド領域３以外の領域を内部資源領域６とする。なお、図６では、内部資源領域６に設けられた一部の内部資源５について図示している。
【００３９】
実施の形態２では、ほぼ正方形であるパッド２が千鳥状に２列に配置されている。しかし、ほぼ正方形の形状では、パッド間のショートを防止する必要があるため対角方向に隣接したパッド間の対角距離を十分取らなければならなかった。この制約により、半導体チップ１の外側と内側に設けられたパッドのパッド間距離を短くすることができなかった。そこで、本変形例のように、パッド１０の形状を円に近い多角形にすることで、対角方向に隣接したパッド間のショートを考える必要がなくなり、パッド間の対角距離の制約を受けずに半導体チップ１の外側と内側に設けられたパッドのパッド間距離を短くすることができる。従って、本変形例では、より多数のパッド１０を四隅に集約することが可能にしている。パッド１０の形状以外は、本変形例は、実施の形態２と同じ構成である。
【００４０】
なお、上記において説明した本実施の形態では、パッド１０が千鳥状に２列に配置されている場合について説明したが、本発明は、これに限られず、パッド１０が千鳥状に３列以上の複数列に配置されている場合であっても良い。また、本変形例でも、あらかじめパッド１０の直下に出力ドライバトランジスタ等の回路を配置しておくことにより、パッドと出力ドライバ間の配線を不要にでき、よりパッドの間隔を詰めて配置することができる。
【００４１】
【発明の効果】
本発明の請求項１に記載の半導体装置は、半導体チップの四隅に配置された入出力インターフェイスのパッドを備えるので、トータルとしての半導体装置の面積が最適化できる効果がある。
【００４２】
本発明の請求項２に記載の半導体装置は、半導体チップの四隅に複数列配置されているので、より多数のパッドを四隅に集約することが可能にする効果がある。
【００４３】
本発明の請求項３に記載の半導体装置は、半導体チップの内側のパッドより外側のパッドの方が半導体チップの四辺に沿って長い形状の矩形であるので、パッドに接続される金線が、半導体チップの四辺に沿った方向に接続位置の自由度を持つことができる効果がある。
【００４４】
本発明の請求項４に記載の半導体装置は、パッド形状が円に近い多角形であるので、パッド間のショートを回避しつつ、より多数のパッドを四隅に集約することが可能にする効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の平面図である。
【図３】従来の技術に係る半導体装置の平面図である。
【図４】本発明の実施の形態２に係る半導体装置の平面図である。
【図５】本発明の実施の形態２に係る半導体装置の平面図である。
【図６】本発明の実施の形態２に係る半導体装置の平面図である。
【図７】従来の技術に係る半導体装置の平面図である。
【図８】従来の技術に係る半導体装置の平面図である。
【図９】従来の技術に係る半導体装置の平面図である。
【図１０】従来の技術に係るパッド部分の平面図である。
【符号の説明】
１，１０１ 半導体チップ、２，８，９，１０，１０２，１０７ パッド、３パッド領域、４，１０３ 特殊マーク、５，１０４ 内部資源、６ 内部資源領域、７，１０５ 金線、１０６ 対角距離、１０８ パッド間距離。
Claims (4)
- 半導体チップの四隅に配置される入出力インターフェイスのパッドと、
前記パッドに接続され、前記半導体チップの前記パッドが配置された四隅以外に配置される内部資源とを備え、
一の隅に配置された前記パッドと隣接する他の隅に配置される前記パッドの間にも前記内部資源が配置させていることを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記パッドは、前記半導体チップの四隅に複数列配置されていることを特徴とする半導体装置。 - 請求項２記載の半導体装置であって、
前記複数列のパッドは、前記半導体チップの内側の前記パッドより外側の前記パッドの方が前記半導体チップの四辺に沿って長い形状の矩形であることを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記パッドは、形状が円に近い多角形であることを特徴とする半導体装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013035A (ja) * | 2004-06-24 | 2006-01-12 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の設計方法 |
| JP2011096889A (ja) * | 2009-10-30 | 2011-05-12 | Elpida Memory Inc | 半導体装置 |
| EP2153460A4 (en) * | 2007-06-07 | 2014-05-07 | Silicon Works Co Ltd | PAD LAYOUT STRUCTURE OF A SEMICONDUCTOR CHIP |
-
2002
- 2002-09-09 JP JP2002262275A patent/JP2004103751A/ja active Pending
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