JP2004159111A - 高電圧検出回路 - Google Patents
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Abstract
【課題】高電圧試験時に必要以上の電圧を印加しなくても、高電圧を検出することができる高電圧検出回路を提供する。
【解決手段】端子２に電源電圧ＶＣＣが供給されると、パワーオンリセット部２０から出力されるリセット信号ＰＯＲでラッチ部２１がリセットされる。その後、端子１に与えられる信号ＩＮの電圧を、電源電圧ＶＣＣよりもＰＭＯＳ１１の閾値電圧Ｖｔｈ以上高くすると、このＰＭＯＳ１１がオンになり、ノードＮ１が“Ｈ”となる。これにより、ラッチ部２１に試験モードがセットされる。その後、信号ＩＮを電源電圧ＶＣＣ以下にしても、ラッチ部２１の試験モードは維持される。これにより、端子２の電源電圧ＶＣＣを上昇させて高電圧試験をすることができるので、端子１に必要以上の高電圧を印加して試験モードを設定する必要がなくなり、高電圧によるバッファ３等のゲート酸化膜の破壊を防止できる。
【選択図】 図１
【解決手段】端子２に電源電圧ＶＣＣが供給されると、パワーオンリセット部２０から出力されるリセット信号ＰＯＲでラッチ部２１がリセットされる。その後、端子１に与えられる信号ＩＮの電圧を、電源電圧ＶＣＣよりもＰＭＯＳ１１の閾値電圧Ｖｔｈ以上高くすると、このＰＭＯＳ１１がオンになり、ノードＮ１が“Ｈ”となる。これにより、ラッチ部２１に試験モードがセットされる。その後、信号ＩＮを電源電圧ＶＣＣ以下にしても、ラッチ部２１の試験モードは維持される。これにより、端子２の電源電圧ＶＣＣを上昇させて高電圧試験をすることができるので、端子１に必要以上の高電圧を印加して試験モードを設定する必要がなくなり、高電圧によるバッファ３等のゲート酸化膜の破壊を防止できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えばモード設定等のために入力端子に与えられる高電圧を検出する高電圧検出回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平５−２５９８８０号公報
【０００４】
従来、半導体装置において、集積回路を試験モードに設定するために、アドレス信号等との共用の入力端子に電源電圧よりも高い電圧を入力し、それを高電圧検出回路で検出して試験モードに切り替えることが行われている。
【０００５】
従来の高電圧検出回路は、例えば、ソースが入力端子に接続され、ドレインが抵抗等を介して接地電圧ＧＮＤに接続され、ゲートに電源電圧ＶＣＣが与えられたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）を設け、このＰＭＯＳのドレインのレベルを、高電圧検出信号として出力するようになっている。
【０００６】
このような高電圧検出回路では、共用の入力端子に電源電圧ＶＣＣと接地電圧ＧＮＤの間の電圧（アドレス信号等）が与えられた場合、ＰＭＯＳの閾値電圧ＶｔｈによってこのＰＭＯＳに電流は流れず、ドレインのレベルは“Ｌ”となる。一方、入力端子に所定の高電圧（ＶＣＣ＋Ｖｔｈよりも高い電圧）が与えられると、ＰＭＯＳはオン状態となり、ドレインのレベルは“Ｈ”となる。従って、ＰＭＯＳのドレインのレベルにより、高電圧が与えられているか否かを検出することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の高電圧検出回路では、次のような課題があった。
集積回路の微細化に伴い、ゲート酸化膜の薄膜化が進んでいるが、この薄膜化によりゲート酸化膜の耐圧が減少し、ゲートに高電圧を印加できなくなりつつある。
【０００８】
一方、半導体装置の試験の中には、電源電圧ＶＣＣを通常動作時の電圧よりも高く設定して実施する高電圧印加試験がある。その場合、試験モードに設定するために入力端子に印加する高電圧が、所定の高電圧（ＶＣＣ＋Ｖｔｈ）よりも更に高くなる。高電圧を印加する入力端子は、半導体装置の端子数の増加を防ぐため、一般的にアドレス信号等の入力端子と共用されている。
【０００９】
このため、高電圧印加試験時に、試験モードを設定するために所定の高電圧よりも更に高い電圧が入力端子に印加されると、アドレス信号用の入力回路のゲート酸化膜を破壊してしまうという課題があった。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明は、モード設定用の高電圧が印加されたことを検出し、高電圧検出信号を保持して出力する高電圧検出回路を、電源電圧よりも高い高電圧の入力と論理動作のために該電源電圧以下の入力信号の入力とに共用される入力端子と、前記電源電圧が投入されたときに初期リセット信号を出力するリセット部と、前記入力端子にソースが接続されると共にゲートに前記電源電圧が与えられ、該入力端子に前記高電圧が与えられたときにオン状態となり、該入力端子に前記入力信号が与えられたときにはオフ状態となるトランジスタと、前記初期リセット信号によってリセットされ、前記トランジスタがオン状態となった時にセットされて高電圧検出信号を出力するラッチ部とで構成している。
【００１１】
本発明によれば、以上のように高電圧検出回路を構成したので、次のような作用が行われる。
【００１２】
電源電圧が投入されると、リセット部から初期リセット信号が出力され、ラッチ部がリセットされる。この状態で入力端子に電源電圧以下の信号が入力されると、この入力信号は論理動作用の入力信号として処理される。
次に、入力端子に電源電圧よりも高い高電圧が与えられると、トランジスタがオン状態となってラッチ部がセットされ、高電圧検出信号が出力される。これにより、例えば、試験モードに移行されて試験動作が開始される。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す高電圧検出回路の構成図である。
この高電圧検出回路は、試験モード設定用の高電圧とアドレス信号が入力される共用の端子１と、電源電圧ＶＣＣが供給される端子２を有している。
【００１４】
端子１にはバッファ３が接続され、このバッファ３からアドレス信号ＡＤＲが出力されるようになっている。更に、端子１にはＰＭＯＳ１１のソースが接続されている。ＰＭＯＳ１１のドレインは、ＰＭＯＳ１２のソースとゲートに接続され、このＰＭＯＳ１２のドレインがノードＮ１に接続されている。
【００１５】
ノードＮ１と接地電圧ＧＮＤの間には、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３，１４が直列に接続され、これらのＰＭＯＳ１１とＮＭＯＳ１３，１４のゲートには、端子２の電源電圧ＶＣＣが与えられるようになっている。ノードＮ１には、インバータ１５の入力側が接続されている。
【００１６】
インバータ１５は、電源電圧ＶＣＣと接地電圧ＧＮＤの間に、ＰＭＯＳ１５ａ及びＮＭＯＳ１５ｂ，１５ｃを直列に接続したもので、このＰＭＯＳ１５ａとＮＭＯＳ１５ｃのゲートが、ノードＮ１に接続されている。ＮＭＯＳ１５ｂのゲートは、電源電圧ＶＣＣに接続されて常にオン状態に設定され、このＮＭＯＳ１５ｂとＰＭＯＳ１５ａのドレイン同士の接続箇所から、ノードＮ１の信号を反転した信号が出力されるようになっている。インバータ１５の出力側には、インバータ１６が接続されている。
【００１７】
インバータ１６は、電源電圧ＶＣＣと接地電圧ＧＮＤの間に、ＰＭＯＳ１６ａ，１６ｂとＮＭＯＳ１６ｃ，１６ｄを直列に接続したものである。ＰＭＯＳ１６ａ，１６ｂとＮＭＯＳ１６ｃ，１６ｄのゲートは、インバータ１５の出力側に共通に接続され、このＰＭＯＳ１６ｂとＮＭＯＳ１６ｃのドレイン同士の接続箇所が出力側になっている。なお、このように２つのＰＭＯＳと２つのＮＭＯＳをそれぞれ直列に接続したのは、流れる電流の大きさを小さくするためである。インバータ１６の出力側には、このインバータ１６と同様の構成のインバータ１７が接続されている。
【００１８】
インバータ１７の出力側は、ＰＭＯＳ１８のゲートに接続されている。ＰＭＯＳ１８のソースとドレインは、それぞれ電源電圧ＶＣＣとノードＮ２に接続されている。ノードＮ２にはＮＭＯＳ１９のドレインが接続され、このＮＭＯＳ１９のソースは接地電圧ＧＮＤに接続され、ゲートにはパワーオンリセット部２０からリセット信号ＰＯＲが与えられるようになっている。パワーオンリセット部２０は、端子２に電源電圧ＶＣＣが投入されたときに、一定のパルス幅を有する“Ｈ”のリセット信号ＰＯＲを出力するものである。
【００１９】
ノードＮ２には、ラッチ部２１が接続されている。ラッチ部２１は、２つのインバータ２１ａ，２１ｂをループ状に接続したもので、インバータ２１ａの入力側とインバータ２１ｂの出力側が、ノードＮ２に接続され、このインバータ２１ａの出力側とインバータ２１ｂの入力側の接続箇所に、このノードＮ２の信号が反転されて保持され、出力されるようになっている。更に、ラッチ部２１の出力側には、インバータ２２が接続され、このインバータ２２からモード信号ＭＯＤが出力されるようになっている。
【００２０】
図２は、図１の動作を示すタイムチャートである。以下、この図１を参照しつつ、図１の動作を説明する。
【００２１】
図２の時刻Ｔ０において、端子２に電源電圧ＶＣＣが与えられ、端子１には電源電圧ＶＣＣ以下の信号ＩＮが与えられて、回路の動作が開始される。これにより、端子１の信号ＩＮは、バッファ３を介してアドレス信号ＡＤＲとして、図示しない内部回路に与えられる。
【００２２】
一方、ＰＭＯＳ１１のソース電圧はゲート電圧以下となるので、このＰＭＯＳ１１はオフ状態となる。また、ＮＭＯＳ１３，１４は、ゲートに電源電圧ＶＣＣが与えられているので、オン状態となる。これにより、ノードＮ１の信号Ｓ１は“Ｌ”となり、インバータ１５，１６，１７を介してＰＭＯＳ１８のゲートに与えられる。従って、ＰＭＯＳ１８はオフ状態となる。
【００２３】
また、電源電圧ＶＣＣの投入により、パワーオンリセット部２０からリセット信号ＰＯＲが出力され、ＮＭＯＳ１９のゲートに与えられる。リセット信号ＰＯＲが出力されている間、ＮＭＯＳ１９はオン状態となり、ノードＮ２は、ほぼ接地電圧ＧＮＤになる。これにより、ラッチ部２１がリセットされ、インバータ２２から出力されるモード信号ＭＯＤは“Ｌ”となる。
【００２４】
その後、端子１の信号ＩＮが電源電圧ＶＣＣを越えない範囲で“Ｈ”，“Ｌ”に変化すると、この信号ＩＮはバッファ３を介してアドレス信号ＡＤＲとして、内部回路に与えられる。一方、信号ＩＮが電源電圧ＶＣＣ以下である限り、ＰＭＯＳ１１はオフ状態であるので、ノードＮ１の信号Ｓ１は“Ｌ”のままで変化せず、モード信号ＭＯＤは“Ｌ”の状態に維持される。
【００２５】
時刻Ｔ１において、端子１にＶＣＣ＋Ｖｔｈ以上の電圧の信号ＩＮが印加されると、ＰＭＯＳ１１がオン状態になる。これにより、端子１の電圧がＰＭＯＳ１１とＮＭＯＳ１２を介してノードＮ１に印加され、このノードＮ１の信号Ｓ１が“Ｈ”になる。信号Ｓ１が“Ｈ”になると、ＰＭＯＳ１８はオン状態となり、ノードＮ２は、ほぼ電源電圧ＶＣＣとなって、ラッチ部２１がセットされる。そして、モード信号ＭＯＤは“Ｈ”となる。
【００２６】
時刻Ｔ２において、端子１の信号ＩＮが電源電圧ＶＣＣに戻ると、ノードＮ１の信号Ｓ１は“Ｌ”に戻る。これにより、ＰＭＯＳ１８はオフ状態となるが、ラッチ部２１の保持内容は変化せず、モード信号ＭＯＤは“Ｈ”のままである。
【００２７】
時刻Ｔ３において、高電圧印加試験をするために、端子２の電源電圧ＶＣＣが通常の電圧よりも上昇される。これにより、モード信号ＭＯＤやアドレス信号ＡＤＲ等の内部信号の“Ｈ”のレベルが上昇し、この上昇したレベルで試験が行われる。
【００２８】
以上のように、この第１の実施形態の高電圧検出回路は、端子１の信号ＩＮが端子２の電源電圧よりも一定値以上高いときにオン状態となるＰＭＯＳ１１と、このＰＭＯＳ１１がオン状態となったときに、その状態をラッチするラッチ部２１を有している。これにより、ラッチ部２１を一旦セットした後、端子１に高電圧を印加し続ける必要がなくなる。
【００２９】
従って、高電圧印加試験を行う場合、まず、通常の電源電圧ＶＣＣを端子２に印加し、端子２には試験モードを設定するための通常の高電圧を入力してモード信号ＭＯＤをセットし、その後、端子２の電源電圧ＶＣＣを所定の高電圧まで上昇させれば良い。この時、端子１の信号ＩＮは、“Ｈ”，“Ｌ”のレベルの信号を印加すれば良いので、端子１に接続される入力用のバッファ３に必要以上の高電圧が印加されることがなくなり、ゲート酸化膜の破壊が生ずるおそれがないという利点がある。
【００３０】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す高電圧検出回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３１】
この高電圧検出回路では、図１の高電圧検出回路において、ＮＭＯＳ１９に並列にＮＭＯＳ２３を設けると共に、このＮＭＯＳ２３のゲートに与えるリセット信号ＭＤＲを外部から印加するための端子４を設けたものである。その他の構成は、図１と同様である。
【００３２】
図４は、図３の動作を示すタイムチャートである。以下、この図４を参照しつつ、図３の動作を説明する。
【００３３】
図４の時刻Ｔ１１において、端子２に電源電圧ＶＣＣが与えられ、端子１には電源電圧ＶＣＣ以下の信号ＩＮが与えられて、回路の動作が開始される。端子１の信号ＩＮは、バッファ３を介してアドレス信号ＡＤＲとして、内部回路に与えられる。この時、ＰＭＯＳ１１のソース電圧はゲート電圧以下となるので、このＰＭＯＳ１１はオフ状態となり、ノードＮ１の信号Ｓ１は“Ｌ”である。従って、ＰＭＯＳ１８はオフ状態となる。
【００３４】
一方、電源電圧ＶＣＣの投入により、パワーオンリセット部２０からリセット信号ＰＯＲが出力され、ＮＭＯＳ１９のゲートに与えられる。これにより、ＮＭＯＳ１９がオン状態となってラッチ部２１がリセットされ、インバータ２２から出力されるモード信号ＭＯＤは“Ｌ”となる。
時刻Ｔ１２において、端子１にＶＣＣ＋Ｖｔｈ以上の電圧の信号ＩＮが印加されると、ＰＭＯＳ１１がオン状態になる。これにより、ノードＮ１の信号Ｓ１が“Ｈ”になり、ＰＭＯＳ１８はオン状態となってラッチ部２１がセットされ、モード信号ＭＯＤは“Ｈ”となる。
【００３５】
時刻Ｔ１３において、端子１の信号ＩＮが電源電圧ＶＣＣに戻るが、ラッチ部２１の保持内容は変化せず、モード信号ＭＯＤは“Ｈ”に維持される。
時刻Ｔ１４において、高電圧印加試験をするために、端子２に与えられる電源電圧ＶＣＣが通常の電圧よりも上昇される。これにより、モード信号ＭＯＤやアドレス信号ＡＤＲ等の内部信号の“Ｈ”のレベルが上昇し、この上昇したレベルで試験が行われる。
【００３６】
時刻Ｔ１５において、高電圧印加試験が終了し、端子２の電源電圧ＶＣＣは通常の値に戻される。
時刻Ｔ１６において、端子４に試験モードを終了させるためのリセット信号ＭＤＲが与えられると、ＮＭＯＳ２３がオン状態となり、ノードＮ２がほぼ接地電圧ＧＮＤとなって、ラッチ部２１がリセットされる。これにより、インバータ２２から出力されるモード信号ＭＯＤが“Ｌ”となり、試験モードが解除される。
【００３７】
以上のように、この第２の実施形態の高電圧検出回路は、第１の実施形態の高電圧検出回路に、ラッチ部２１を外部から与えるリセット信号ＭＤＲでリセットするためのＮＭＯＳ２３を有している。これにより、第１の実施形態と同様の利点に加えて、試験モードから通常モードに切り替えるときに、電源を再投入して立ち上げ直す必要がなくなり、直ちに通常モードに移行することができるという利点がある。
【００３８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す高電圧検出回路の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００３９】
この高電圧検出回路は、図３中のＮＭＯＳ１９とパワーオンリセット部２０に代えて、ノードＮ２と接地電圧ＧＮＤの間にゲート長が長いディプレッション型のＮＭＯＳ（以下、「ＤＭＯＳ」という）２４を設けると共に、インバータ１５，１７の入力側と接地電圧ＧＮＤの間に、それぞれ同様のＤＭＯＳ２５，２６を設けている。
【００４０】
各ＤＭＯＳ２４〜２６は、ゲート電圧が０Ｖの時にでもゲート長に応じた所定のオン抵抗を呈するものであり、これらの各ゲートは接地電圧ＧＮＤに接続されている。これにより、各ＤＭＯＳ２４〜２６は、大きな抵抗値を有するプルダウン抵抗として動作するようになっている。各ＤＭＯＳ２４〜２６のゲート長は、高電圧検出回路を構成するバッファ３の出力段や、バッファ３より先の図示しない内部回路で使用されるトランジスタのゲート長に比べて長く、端子１に高電圧を印加した際に高電圧検出回路に流れる電流値に応じて適宜決定されている。
【００４１】
この高電圧検出回路では、電源投入時に、端子２に電源電圧ＶＣＣが与えられ、端子１には電源電圧ＶＣＣ以下の信号ＩＮが与えらると、ＰＭＯＳ１８がオフ状態となり、ノードＮ２がプルダウン用のＤＭＯＳ２４を介して接地電圧ＧＮＤに接続される。これにより、ラッチ部２１によってノードＮ２の“Ｌ”が保持され、インバータ２２から“Ｌ”のモード信号ＭＯＤが出力される。
この時、ノードＮ１もＤＭＯＳ２５を介してプルダウンされ、信号Ｓ１は確実に“Ｌ”となる。更に、インバータ１７の入力側も、ＤＭＯＳ２５を介してプルダウンされる。
【００４２】
以上のように、この第３の実施形態の高電圧検出回路は、第２の実施形態の高電圧検出回路中のパワーダウンリセット部２０とＮＭＯＳ１９とに代えて、プルダウン用のＤＭＯＳ２４を設けている。これにより、第２の実施形態の利点に加えて、回路構成を簡素化することができるという利点がある。
また、通常状態時に“Ｌ”となる箇所を、プルダウン用のＤＭＯＳ２５，２６で接地電圧ＧＮＤに接続しているので、電源投入時の初期状態が直ちに設定され、起動時間を短縮できるという利点がある。
【００４３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４４】
（ａ） インバータ１５〜１７の構成は、例示したものに限定されない。即ち、それぞれ１個のＰＭＯＳとＮＭＯＳで構成された通常のものを用いても良い。
【００４５】
（ｂ） インバータ１５〜１７を省略して、ノードＮ１にラッチ部を接続するようにしても良い。
【００４６】
（ｃ） ラッチ部２１の構成は、例示したものに限定されない。例えば、セットリセット型のフリップフロップを用いて、信号Ｓ１でセットし、リセット信号ＰＯＲ，ＭＤＲでリセットするような構成にしても良い。
【００４７】
（ｄ） 図５のＤＭＯＳ２４〜２６に代えて、プルダウン用の抵抗を用いても良い。
【００４８】
（ｅ） 端子１は、高電圧とアドレス信号の入力に共用しているが、高電圧とその他の入力信号の入力に共用するようにしても良い。
【００４９】
【発明の効果】
以上詳細に説明したように、本発明の高電圧検出回路によれば、入力端子に高電圧が与えられたときに、これを検出してその状態を保持し、高電圧検出信号を出力するラッチ部を有している。これにより、モード設定のために、入力端子に高電圧を印加し続ける必要がなくなり、電源電圧だけを所定の電圧まで上昇させて高電圧試験等を行うことが可能になる。従って、入力端子に所定の電圧以上の高電圧が印加されず、この入力端子を共用している論理回路のゲート酸化膜の破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す高電圧検出回路の構成図である。
【図２】図１の動作を示すタイムチャートである。
【図３】本発明の第２の実施形態を示す高電圧検出回路の構成図である。
【図４】図３の動作を示すタイムチャートである。
【図５】本発明の第３の実施形態を示す高電圧検出回路の構成図である。
【符号の説明】
１，２，４ 端子
３ バッファ
１１，１８ ＰＭＯＳ
１２〜１４，１９，２３ ＮＭＯＳ
１５〜１７，２２ インバータ
２０ パワーオンリセット部
２１ ラッチ部
２４〜２６ ＤＭＯＳ
【発明の属する技術分野】
本発明は、例えばモード設定等のために入力端子に与えられる高電圧を検出する高電圧検出回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平５−２５９８８０号公報
【０００４】
従来、半導体装置において、集積回路を試験モードに設定するために、アドレス信号等との共用の入力端子に電源電圧よりも高い電圧を入力し、それを高電圧検出回路で検出して試験モードに切り替えることが行われている。
【０００５】
従来の高電圧検出回路は、例えば、ソースが入力端子に接続され、ドレインが抵抗等を介して接地電圧ＧＮＤに接続され、ゲートに電源電圧ＶＣＣが与えられたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）を設け、このＰＭＯＳのドレインのレベルを、高電圧検出信号として出力するようになっている。
【０００６】
このような高電圧検出回路では、共用の入力端子に電源電圧ＶＣＣと接地電圧ＧＮＤの間の電圧（アドレス信号等）が与えられた場合、ＰＭＯＳの閾値電圧ＶｔｈによってこのＰＭＯＳに電流は流れず、ドレインのレベルは“Ｌ”となる。一方、入力端子に所定の高電圧（ＶＣＣ＋Ｖｔｈよりも高い電圧）が与えられると、ＰＭＯＳはオン状態となり、ドレインのレベルは“Ｈ”となる。従って、ＰＭＯＳのドレインのレベルにより、高電圧が与えられているか否かを検出することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の高電圧検出回路では、次のような課題があった。
集積回路の微細化に伴い、ゲート酸化膜の薄膜化が進んでいるが、この薄膜化によりゲート酸化膜の耐圧が減少し、ゲートに高電圧を印加できなくなりつつある。
【０００８】
一方、半導体装置の試験の中には、電源電圧ＶＣＣを通常動作時の電圧よりも高く設定して実施する高電圧印加試験がある。その場合、試験モードに設定するために入力端子に印加する高電圧が、所定の高電圧（ＶＣＣ＋Ｖｔｈ）よりも更に高くなる。高電圧を印加する入力端子は、半導体装置の端子数の増加を防ぐため、一般的にアドレス信号等の入力端子と共用されている。
【０００９】
このため、高電圧印加試験時に、試験モードを設定するために所定の高電圧よりも更に高い電圧が入力端子に印加されると、アドレス信号用の入力回路のゲート酸化膜を破壊してしまうという課題があった。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明は、モード設定用の高電圧が印加されたことを検出し、高電圧検出信号を保持して出力する高電圧検出回路を、電源電圧よりも高い高電圧の入力と論理動作のために該電源電圧以下の入力信号の入力とに共用される入力端子と、前記電源電圧が投入されたときに初期リセット信号を出力するリセット部と、前記入力端子にソースが接続されると共にゲートに前記電源電圧が与えられ、該入力端子に前記高電圧が与えられたときにオン状態となり、該入力端子に前記入力信号が与えられたときにはオフ状態となるトランジスタと、前記初期リセット信号によってリセットされ、前記トランジスタがオン状態となった時にセットされて高電圧検出信号を出力するラッチ部とで構成している。
【００１１】
本発明によれば、以上のように高電圧検出回路を構成したので、次のような作用が行われる。
【００１２】
電源電圧が投入されると、リセット部から初期リセット信号が出力され、ラッチ部がリセットされる。この状態で入力端子に電源電圧以下の信号が入力されると、この入力信号は論理動作用の入力信号として処理される。
次に、入力端子に電源電圧よりも高い高電圧が与えられると、トランジスタがオン状態となってラッチ部がセットされ、高電圧検出信号が出力される。これにより、例えば、試験モードに移行されて試験動作が開始される。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す高電圧検出回路の構成図である。
この高電圧検出回路は、試験モード設定用の高電圧とアドレス信号が入力される共用の端子１と、電源電圧ＶＣＣが供給される端子２を有している。
【００１４】
端子１にはバッファ３が接続され、このバッファ３からアドレス信号ＡＤＲが出力されるようになっている。更に、端子１にはＰＭＯＳ１１のソースが接続されている。ＰＭＯＳ１１のドレインは、ＰＭＯＳ１２のソースとゲートに接続され、このＰＭＯＳ１２のドレインがノードＮ１に接続されている。
【００１５】
ノードＮ１と接地電圧ＧＮＤの間には、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３，１４が直列に接続され、これらのＰＭＯＳ１１とＮＭＯＳ１３，１４のゲートには、端子２の電源電圧ＶＣＣが与えられるようになっている。ノードＮ１には、インバータ１５の入力側が接続されている。
【００１６】
インバータ１５は、電源電圧ＶＣＣと接地電圧ＧＮＤの間に、ＰＭＯＳ１５ａ及びＮＭＯＳ１５ｂ，１５ｃを直列に接続したもので、このＰＭＯＳ１５ａとＮＭＯＳ１５ｃのゲートが、ノードＮ１に接続されている。ＮＭＯＳ１５ｂのゲートは、電源電圧ＶＣＣに接続されて常にオン状態に設定され、このＮＭＯＳ１５ｂとＰＭＯＳ１５ａのドレイン同士の接続箇所から、ノードＮ１の信号を反転した信号が出力されるようになっている。インバータ１５の出力側には、インバータ１６が接続されている。
【００１７】
インバータ１６は、電源電圧ＶＣＣと接地電圧ＧＮＤの間に、ＰＭＯＳ１６ａ，１６ｂとＮＭＯＳ１６ｃ，１６ｄを直列に接続したものである。ＰＭＯＳ１６ａ，１６ｂとＮＭＯＳ１６ｃ，１６ｄのゲートは、インバータ１５の出力側に共通に接続され、このＰＭＯＳ１６ｂとＮＭＯＳ１６ｃのドレイン同士の接続箇所が出力側になっている。なお、このように２つのＰＭＯＳと２つのＮＭＯＳをそれぞれ直列に接続したのは、流れる電流の大きさを小さくするためである。インバータ１６の出力側には、このインバータ１６と同様の構成のインバータ１７が接続されている。
【００１８】
インバータ１７の出力側は、ＰＭＯＳ１８のゲートに接続されている。ＰＭＯＳ１８のソースとドレインは、それぞれ電源電圧ＶＣＣとノードＮ２に接続されている。ノードＮ２にはＮＭＯＳ１９のドレインが接続され、このＮＭＯＳ１９のソースは接地電圧ＧＮＤに接続され、ゲートにはパワーオンリセット部２０からリセット信号ＰＯＲが与えられるようになっている。パワーオンリセット部２０は、端子２に電源電圧ＶＣＣが投入されたときに、一定のパルス幅を有する“Ｈ”のリセット信号ＰＯＲを出力するものである。
【００１９】
ノードＮ２には、ラッチ部２１が接続されている。ラッチ部２１は、２つのインバータ２１ａ，２１ｂをループ状に接続したもので、インバータ２１ａの入力側とインバータ２１ｂの出力側が、ノードＮ２に接続され、このインバータ２１ａの出力側とインバータ２１ｂの入力側の接続箇所に、このノードＮ２の信号が反転されて保持され、出力されるようになっている。更に、ラッチ部２１の出力側には、インバータ２２が接続され、このインバータ２２からモード信号ＭＯＤが出力されるようになっている。
【００２０】
図２は、図１の動作を示すタイムチャートである。以下、この図１を参照しつつ、図１の動作を説明する。
【００２１】
図２の時刻Ｔ０において、端子２に電源電圧ＶＣＣが与えられ、端子１には電源電圧ＶＣＣ以下の信号ＩＮが与えられて、回路の動作が開始される。これにより、端子１の信号ＩＮは、バッファ３を介してアドレス信号ＡＤＲとして、図示しない内部回路に与えられる。
【００２２】
一方、ＰＭＯＳ１１のソース電圧はゲート電圧以下となるので、このＰＭＯＳ１１はオフ状態となる。また、ＮＭＯＳ１３，１４は、ゲートに電源電圧ＶＣＣが与えられているので、オン状態となる。これにより、ノードＮ１の信号Ｓ１は“Ｌ”となり、インバータ１５，１６，１７を介してＰＭＯＳ１８のゲートに与えられる。従って、ＰＭＯＳ１８はオフ状態となる。
【００２３】
また、電源電圧ＶＣＣの投入により、パワーオンリセット部２０からリセット信号ＰＯＲが出力され、ＮＭＯＳ１９のゲートに与えられる。リセット信号ＰＯＲが出力されている間、ＮＭＯＳ１９はオン状態となり、ノードＮ２は、ほぼ接地電圧ＧＮＤになる。これにより、ラッチ部２１がリセットされ、インバータ２２から出力されるモード信号ＭＯＤは“Ｌ”となる。
【００２４】
その後、端子１の信号ＩＮが電源電圧ＶＣＣを越えない範囲で“Ｈ”，“Ｌ”に変化すると、この信号ＩＮはバッファ３を介してアドレス信号ＡＤＲとして、内部回路に与えられる。一方、信号ＩＮが電源電圧ＶＣＣ以下である限り、ＰＭＯＳ１１はオフ状態であるので、ノードＮ１の信号Ｓ１は“Ｌ”のままで変化せず、モード信号ＭＯＤは“Ｌ”の状態に維持される。
【００２５】
時刻Ｔ１において、端子１にＶＣＣ＋Ｖｔｈ以上の電圧の信号ＩＮが印加されると、ＰＭＯＳ１１がオン状態になる。これにより、端子１の電圧がＰＭＯＳ１１とＮＭＯＳ１２を介してノードＮ１に印加され、このノードＮ１の信号Ｓ１が“Ｈ”になる。信号Ｓ１が“Ｈ”になると、ＰＭＯＳ１８はオン状態となり、ノードＮ２は、ほぼ電源電圧ＶＣＣとなって、ラッチ部２１がセットされる。そして、モード信号ＭＯＤは“Ｈ”となる。
【００２６】
時刻Ｔ２において、端子１の信号ＩＮが電源電圧ＶＣＣに戻ると、ノードＮ１の信号Ｓ１は“Ｌ”に戻る。これにより、ＰＭＯＳ１８はオフ状態となるが、ラッチ部２１の保持内容は変化せず、モード信号ＭＯＤは“Ｈ”のままである。
【００２７】
時刻Ｔ３において、高電圧印加試験をするために、端子２の電源電圧ＶＣＣが通常の電圧よりも上昇される。これにより、モード信号ＭＯＤやアドレス信号ＡＤＲ等の内部信号の“Ｈ”のレベルが上昇し、この上昇したレベルで試験が行われる。
【００２８】
以上のように、この第１の実施形態の高電圧検出回路は、端子１の信号ＩＮが端子２の電源電圧よりも一定値以上高いときにオン状態となるＰＭＯＳ１１と、このＰＭＯＳ１１がオン状態となったときに、その状態をラッチするラッチ部２１を有している。これにより、ラッチ部２１を一旦セットした後、端子１に高電圧を印加し続ける必要がなくなる。
【００２９】
従って、高電圧印加試験を行う場合、まず、通常の電源電圧ＶＣＣを端子２に印加し、端子２には試験モードを設定するための通常の高電圧を入力してモード信号ＭＯＤをセットし、その後、端子２の電源電圧ＶＣＣを所定の高電圧まで上昇させれば良い。この時、端子１の信号ＩＮは、“Ｈ”，“Ｌ”のレベルの信号を印加すれば良いので、端子１に接続される入力用のバッファ３に必要以上の高電圧が印加されることがなくなり、ゲート酸化膜の破壊が生ずるおそれがないという利点がある。
【００３０】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す高電圧検出回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３１】
この高電圧検出回路では、図１の高電圧検出回路において、ＮＭＯＳ１９に並列にＮＭＯＳ２３を設けると共に、このＮＭＯＳ２３のゲートに与えるリセット信号ＭＤＲを外部から印加するための端子４を設けたものである。その他の構成は、図１と同様である。
【００３２】
図４は、図３の動作を示すタイムチャートである。以下、この図４を参照しつつ、図３の動作を説明する。
【００３３】
図４の時刻Ｔ１１において、端子２に電源電圧ＶＣＣが与えられ、端子１には電源電圧ＶＣＣ以下の信号ＩＮが与えられて、回路の動作が開始される。端子１の信号ＩＮは、バッファ３を介してアドレス信号ＡＤＲとして、内部回路に与えられる。この時、ＰＭＯＳ１１のソース電圧はゲート電圧以下となるので、このＰＭＯＳ１１はオフ状態となり、ノードＮ１の信号Ｓ１は“Ｌ”である。従って、ＰＭＯＳ１８はオフ状態となる。
【００３４】
一方、電源電圧ＶＣＣの投入により、パワーオンリセット部２０からリセット信号ＰＯＲが出力され、ＮＭＯＳ１９のゲートに与えられる。これにより、ＮＭＯＳ１９がオン状態となってラッチ部２１がリセットされ、インバータ２２から出力されるモード信号ＭＯＤは“Ｌ”となる。
時刻Ｔ１２において、端子１にＶＣＣ＋Ｖｔｈ以上の電圧の信号ＩＮが印加されると、ＰＭＯＳ１１がオン状態になる。これにより、ノードＮ１の信号Ｓ１が“Ｈ”になり、ＰＭＯＳ１８はオン状態となってラッチ部２１がセットされ、モード信号ＭＯＤは“Ｈ”となる。
【００３５】
時刻Ｔ１３において、端子１の信号ＩＮが電源電圧ＶＣＣに戻るが、ラッチ部２１の保持内容は変化せず、モード信号ＭＯＤは“Ｈ”に維持される。
時刻Ｔ１４において、高電圧印加試験をするために、端子２に与えられる電源電圧ＶＣＣが通常の電圧よりも上昇される。これにより、モード信号ＭＯＤやアドレス信号ＡＤＲ等の内部信号の“Ｈ”のレベルが上昇し、この上昇したレベルで試験が行われる。
【００３６】
時刻Ｔ１５において、高電圧印加試験が終了し、端子２の電源電圧ＶＣＣは通常の値に戻される。
時刻Ｔ１６において、端子４に試験モードを終了させるためのリセット信号ＭＤＲが与えられると、ＮＭＯＳ２３がオン状態となり、ノードＮ２がほぼ接地電圧ＧＮＤとなって、ラッチ部２１がリセットされる。これにより、インバータ２２から出力されるモード信号ＭＯＤが“Ｌ”となり、試験モードが解除される。
【００３７】
以上のように、この第２の実施形態の高電圧検出回路は、第１の実施形態の高電圧検出回路に、ラッチ部２１を外部から与えるリセット信号ＭＤＲでリセットするためのＮＭＯＳ２３を有している。これにより、第１の実施形態と同様の利点に加えて、試験モードから通常モードに切り替えるときに、電源を再投入して立ち上げ直す必要がなくなり、直ちに通常モードに移行することができるという利点がある。
【００３８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す高電圧検出回路の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００３９】
この高電圧検出回路は、図３中のＮＭＯＳ１９とパワーオンリセット部２０に代えて、ノードＮ２と接地電圧ＧＮＤの間にゲート長が長いディプレッション型のＮＭＯＳ（以下、「ＤＭＯＳ」という）２４を設けると共に、インバータ１５，１７の入力側と接地電圧ＧＮＤの間に、それぞれ同様のＤＭＯＳ２５，２６を設けている。
【００４０】
各ＤＭＯＳ２４〜２６は、ゲート電圧が０Ｖの時にでもゲート長に応じた所定のオン抵抗を呈するものであり、これらの各ゲートは接地電圧ＧＮＤに接続されている。これにより、各ＤＭＯＳ２４〜２６は、大きな抵抗値を有するプルダウン抵抗として動作するようになっている。各ＤＭＯＳ２４〜２６のゲート長は、高電圧検出回路を構成するバッファ３の出力段や、バッファ３より先の図示しない内部回路で使用されるトランジスタのゲート長に比べて長く、端子１に高電圧を印加した際に高電圧検出回路に流れる電流値に応じて適宜決定されている。
【００４１】
この高電圧検出回路では、電源投入時に、端子２に電源電圧ＶＣＣが与えられ、端子１には電源電圧ＶＣＣ以下の信号ＩＮが与えらると、ＰＭＯＳ１８がオフ状態となり、ノードＮ２がプルダウン用のＤＭＯＳ２４を介して接地電圧ＧＮＤに接続される。これにより、ラッチ部２１によってノードＮ２の“Ｌ”が保持され、インバータ２２から“Ｌ”のモード信号ＭＯＤが出力される。
この時、ノードＮ１もＤＭＯＳ２５を介してプルダウンされ、信号Ｓ１は確実に“Ｌ”となる。更に、インバータ１７の入力側も、ＤＭＯＳ２５を介してプルダウンされる。
【００４２】
以上のように、この第３の実施形態の高電圧検出回路は、第２の実施形態の高電圧検出回路中のパワーダウンリセット部２０とＮＭＯＳ１９とに代えて、プルダウン用のＤＭＯＳ２４を設けている。これにより、第２の実施形態の利点に加えて、回路構成を簡素化することができるという利点がある。
また、通常状態時に“Ｌ”となる箇所を、プルダウン用のＤＭＯＳ２５，２６で接地電圧ＧＮＤに接続しているので、電源投入時の初期状態が直ちに設定され、起動時間を短縮できるという利点がある。
【００４３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４４】
（ａ） インバータ１５〜１７の構成は、例示したものに限定されない。即ち、それぞれ１個のＰＭＯＳとＮＭＯＳで構成された通常のものを用いても良い。
【００４５】
（ｂ） インバータ１５〜１７を省略して、ノードＮ１にラッチ部を接続するようにしても良い。
【００４６】
（ｃ） ラッチ部２１の構成は、例示したものに限定されない。例えば、セットリセット型のフリップフロップを用いて、信号Ｓ１でセットし、リセット信号ＰＯＲ，ＭＤＲでリセットするような構成にしても良い。
【００４７】
（ｄ） 図５のＤＭＯＳ２４〜２６に代えて、プルダウン用の抵抗を用いても良い。
【００４８】
（ｅ） 端子１は、高電圧とアドレス信号の入力に共用しているが、高電圧とその他の入力信号の入力に共用するようにしても良い。
【００４９】
【発明の効果】
以上詳細に説明したように、本発明の高電圧検出回路によれば、入力端子に高電圧が与えられたときに、これを検出してその状態を保持し、高電圧検出信号を出力するラッチ部を有している。これにより、モード設定のために、入力端子に高電圧を印加し続ける必要がなくなり、電源電圧だけを所定の電圧まで上昇させて高電圧試験等を行うことが可能になる。従って、入力端子に所定の電圧以上の高電圧が印加されず、この入力端子を共用している論理回路のゲート酸化膜の破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す高電圧検出回路の構成図である。
【図２】図１の動作を示すタイムチャートである。
【図３】本発明の第２の実施形態を示す高電圧検出回路の構成図である。
【図４】図３の動作を示すタイムチャートである。
【図５】本発明の第３の実施形態を示す高電圧検出回路の構成図である。
【符号の説明】
１，２，４ 端子
３ バッファ
１１，１８ ＰＭＯＳ
１２〜１４，１９，２３ ＮＭＯＳ
１５〜１７，２２ インバータ
２０ パワーオンリセット部
２１ ラッチ部
２４〜２６ ＤＭＯＳ
Claims (8)
- 電源電圧よりも高い高電圧の入力と、該電源電圧以下の入力信号の入力とに共用される入力端子と、
前記電源電圧が投入されたときに初期リセット信号を出力するリセット部と、
前記入力端子にソースが接続されると共にゲートに前記電源電圧が与えられ、該入力端子に前記高電圧が与えられたときにオン状態となり、該入力端子に前記入力信号が与えられたときにはオフ状態となるトランジスタと、
前記初期リセット信号によってリセットされ、前記トランジスタがオン状態となった時にセットされて高電圧検出信号を出力するラッチ部とを、
備えたことを特徴とする高電圧検出回路。 - 電源電圧よりも高い高電圧の入力と、該電源電圧以下の入力信号の入力とに共用される入力端子と、
前記電源電圧が投入されたときに初期リセット信号を出力するリセット部と、
ソースとドレインがそれぞれ前記入力端子と第１のノードに接続されると共にゲートに前記電源電圧が与えられ、該入力端子に前記高電圧が入力されたときにオン状態となり、該入力端子に前記入力信号が入力されたときにはオフ状態となる第１のトランジスタと、
前記第１のノードと接地電位との間に接続されたプルダウン素子と、
前記第１のノードの論理値を反転するインバータと、
前記電源電位と第２のノードとの間に接続され、前記インバータの出力信号によってオンまたはオフ制御される第２のトランジスタと、
前記第２のノードと前記接地電位との間に接続され、前記初期リセット信号が与えられたときにオン状態となる第３のトランジスタと、
前記第２のノードの電位を保持して高電圧検出信号として出力するラッチ部とを、
備えたことを特徴とする高電圧検出回路。 - 前記第２のノードと前記接地電位との間に接続され、モードリセット信号が与えられたときにオン状態となる第４のトランジスタを設けたことを特徴とする請求項２記載の高電圧検出回路。
- 電源電圧よりも高い高電圧の入力と、該電源電圧以下の入力信号の入力とに共用される入力端子と、
ソースとドレインがそれぞれ前記入力端子と第１のノードに接続されると共にゲートに前記電源電圧が与えられ、該入力端子に前記高電圧が入力されたときにオン状態となり、該入力端子に前記入力信号が入力されたときにはオフ状態となる第１のトランジスタと、
前記第１のノードと接地電位との間に接続された第１のプルダウン素子と、
前記第１のノードの論理値を反転するインバータと、
前記電源電位と第２のノードとの間に接続され、前記インバータの出力信号によってオンまたはオフ制御される第２のトランジスタと、
前記第２のノードと前記接地電位との間に接続された第２のプルダウン素子と、
前記第２のノードと前記接地電位との間に接続され、外部リセット信号が与えられたときにオン状態となる第３のトランジスタと、
前記第２のノードの電位を保持して高電圧検出信号として出力するラッチ部とを、
備えたことを特徴とする高電圧検出回路。 - 請求項１乃至４いずれか記載の高電圧検出回路は、更に、前記入力端子に接続される内部回路を有しており、前記高電圧は、前記内部回路のモードを設定するために前記入力端子に与えられることを特徴とする高電圧検出回路。
- 請求項５記載の高電圧検出回路において、前記モードは、前記内部回路を試験する際に設定されることを特徴とする高電圧検出回路。
- 前記ラッチ部は、２つのインバータをフリップフロップで構成したことを特徴とする請求項１乃至４のいずれかに記載した高電圧検出回路。
- 前記プルダウン素子は、ディプレッション型のＭＯＳトランジスタで構成したことを特徴とする請求項４または７記載の高電圧検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323124A JP3979921B2 (ja) | 2002-11-06 | 2002-11-06 | 高電圧検出回路 |
| US10/673,226 US6791373B2 (en) | 2002-06-11 | 2003-09-30 | High-voltage detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323124A JP3979921B2 (ja) | 2002-11-06 | 2002-11-06 | 高電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004159111A true JP2004159111A (ja) | 2004-06-03 |
| JP3979921B2 JP3979921B2 (ja) | 2007-09-19 |
Family
ID=32677004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002323124A Expired - Fee Related JP3979921B2 (ja) | 2002-06-11 | 2002-11-06 | 高電圧検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6791373B2 (ja) |
| JP (1) | JP3979921B2 (ja) |
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| CN109257036A (zh) * | 2018-11-06 | 2019-01-22 | 湖南品腾电子科技有限公司 | 一种带电压检测的por电路 |
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| US7772887B2 (en) | 2008-07-29 | 2010-08-10 | Qualcomm Incorporated | High signal level compliant input/output circuits |
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-
2002
- 2002-11-06 JP JP2002323124A patent/JP3979921B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040130355A1 (en) | 2004-07-08 |
| JP3979921B2 (ja) | 2007-09-19 |
| US6791373B2 (en) | 2004-09-14 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070420 |
|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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