JP2004207275A - 回路装置およびその製造方法 - Google Patents

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Abstract

【課題】ロウ材16を介して実装される回路装置10に於いて、ロウ材16の良否判定を視覚的に行う。
【解決手段】絶縁性樹脂16の側面に形成された凹部15から、導電パターン11を露出させることにより、露出した導電パターン11にロウ材16を付着して実装を行い、ロウ材16の良否判定を視覚的に行う。凹部15は、周辺部の導電パターン11に段差を設けることにより形成され、凹部15の側面および上面には、ロウ材16の濡れ性に優れた導電パターン11が露出する。従って、凹部15の側面および上面にロウ材16は付着するので、ロウ材16は回路装置10の実装領域の外部に延在する。このことから、ロウ材16の視覚的な良否判定を更に確実に行うことができる。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は回路装置およびその製造方法に関し、特に、回路装置の側面部に導電パターンを露出させる回路装置およびその製造方法に関する。
【0002】
【従来の技術】
従来における回路装置では、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。このような要求を満たすために開発された回路装置の一例として、例えば図11に示すような回路装置がある(例えば、特許文献1を参照)。
【0003】
回路装置100は、分離溝109により電気的に分離された複数個の導電パターン104と、導電パターン104上に固着された回路素子106と、半導体素子である回路素子106Aと導電パターン104Bとを電気的に接続する金属細線108と、導電パターン104の裏面を露出させて導電パターン104、回路素子106を封止する絶縁性樹脂109とから構成されている。
【0004】
上述から明らかなように、回路装置100は、セラミック基板等の支持基板を不要として構成されている。従って。回路装置100は軽量・薄型のものと成っていた。
【0005】
【特許文献1】
特開2002−076246号公報(第7頁、第1図)
【0006】
【発明が解決しようとする課題】
上述したような従来型の回路装置100では、外部との電気的接続を行う導電パターン104は、回路装置の裏面に露出していた。そして、リフロー工程等により、半田等のロウ材を導電パターン104の裏面に付着させることで、実装基板等への回路装置100の実装を行っていた。しかしながら、実装後に於いては、回路装置100の裏面と実装基板の僅かな隙間に、ロウ材が形成されているので、ロウ材が適切な形状を呈しているか否かの良否判定を視覚的に行うことは困難であった。
【0007】
本発明は上述した問題点に鑑みて成され、本発明の主な目的は、導電パターンが回路装置の側面に露出することで、回路装置と実装基板との接合を行うロウ材の良否判定を視覚的に行うことができる回路装置およびその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
本発明の回路装置は、アイランドおよび前記アイランドに近接して配置された取り出し電極を少なくとも形成する導電パターンと、前記アイランドに固着された回路素子と、前記導電パターンの表裏面を一体に封止する絶縁性樹脂とを備え、前記絶縁性樹脂の側面よりも内側に凹んだ凹部を有する前記導電パターンを露出させることを特徴とする。
【0009】
本発明の回路装置の製造方法は、導電部材から成る基板を加工し、前記基板上にアイランドおよび取り出し電極を構成する導電パターンから成る複数のユニットを設ける工程と、前記基板全体を粘着シートに貼り付ける工程と、前記基板の前記各ユニットの前記アイランドに回路素子を固着する工程と、前記基板の前記各ユニットを絶縁性樹脂により封止した後に、前記基板から前記粘着シートを剥がす工程と、前記各ユニットの周辺部の前記導電パターンを裏面からエッチングすることにより露出溝を形成する工程と、前記基板を切断し前記各ユニットに分離することで、前記露出溝が設けられた箇所の前記導電パターンを側面に露出させる工程とを有することを特徴とする。
【0010】
【発明の実施の形態】
(回路装置10の構成を説明する第1の実施の形態)
図1を参照して、本発明の回路装置10Aは、アイランド11Aおよびアイランド11Aに近接して配置された取り出し電極11Bを少なくとも形成する導電パターン11と、アイランド11Aに固着された回路素子13と、導電パターン11の表裏面を一体に封止する絶縁性樹脂16とを備え、絶縁性樹脂16の側面よりも内側に凹んだ凹部15を有する導電パターン11を露出させる構成となっている。このような各構成要素を以下にて説明する。図1(A)は回路装置10Aの断面図であり、図1(B)は図1(A)のA−A’面から見た回路装置10Aの平面図であり、図1(C)はロウ材16を介して回路装置10Aを実装した状態の断面図である。
【0011】
図1(A)および図1(B)を参照して、アイランド11Aおよび取り出し電極11Bを構成する導電パターン11は、銅等の金属から形成される。ここでは、回路素子13が実装される1つのアイランド11Aと、金属細線14を介して回路素子13と電気的に接続される2つの取り出し電極11Bが形成されている。また、導電パターン11の断面形状は、その上部が下部よりも大きく形成され、上部が側方にせり出す形状となっている。従って、導電パターン11のせり出した上部の裏面に絶縁性樹脂16が回り込むので、導電パターン11が絶縁性樹脂16により表裏一体に封止されている。また、導電パターン11の裏面は、絶縁性樹脂16の裏面から露出している。また、導電パターン11の表面には、Agメッキ等のメッキ膜12が形成されても良い。
【0012】
凹部15は、絶縁性樹脂16から成る回路装置の側面に露出した導電パターン11を窪ませることにより形成されている。ここでは、周辺部の導電パターン11に段差を設けることで、凹部15を形成している。従って、凹部15の断面では、側面および上面には導電パターン11が露出している。
【0013】
回路素子13は、ベアのトランジスタチップが採用され、アイランド11A上面に半田等のロウ材を介して実装されている。また、トランジスタ以外の素子を採用することも可能であり、チップ抵抗、チップコンデンサ、ダイオード等を回路素子13として採用することもできる。更にICチップを回路素子13として採用することができる。この場合は、回路装置10Aの中央部にICチップが配置され、ICチップを囲むように複数個の取り出し電極11Bが設けられる。
【0014】
絶縁性樹脂16としては、熱可塑性樹脂または熱硬化性樹脂のいずれも採用することができる。
【0015】
図1(C)を参照して、ロウ材16を介して回路装置10Aを実装基板20上の導電路21に実装した場合の構成に関して説明する。
【0016】
ロウ材16は、回路装置10Aの側面に形成された導電パターン11の凹部15に形成されている。導電パターン11の材料である銅等の金属は、半田等のロウ材16の濡れ性が非常に良いので、凹部16の側面および上面にロウ材16が濡れて接触する。また、ロウ材16は、回路素子13の実装領域の外部にも延在している。従って、ロウ材16による実装工程の後に、ロウ材16の付着状況を視覚的に確認することができる。
【0017】
更に、凹部15は周辺部の導電パターン11に段差を設けることにより形成されているので、凹部15の高さは導電パターン11の厚みよりも低い。従って、凹部15によりロウ材16の大きさを規制することができるので、ロウ材16を小さく形成することができる。このことから、回路素子13の実装に係る面積を小さくすることができる。
【0018】
図2を参照して、他の形態の回路装置10Bを参照する。この図に示す回路装置10Bの基本的な構成は、図1を参照して説明した回路装置10Aと同様であり、凹部15の形状が異なる。図2(A)は図2(A)のA−A’面から見た回路装置10Bの断面図であり、図2(B)は回路装置10Bの平面図であり、図2(C)はロウ材16を介して回路装置10Bを実装した状態の断面図である。
【0019】
図2(A)および図2(B)を参照して、凹部15は、周辺部の導電パターン11を一様に窪ませることで形成されている。従って、凹部15の側面には内側に窪んだ導電パターン11の側面が露出し、凹部15の上面には、絶縁性樹脂16が露出する。
【0020】
図2(C)を参照して、ロウ材16を介して回路装置10Bを実装基板20上の導電路21に固着した状態を説明する。
【0021】
ロウ材16は、凹部15に露出した導電パターン11の側面と導電路21に付着して、両者の電気的接続および固着を行っている。ここでは、凹部15の側面には導電パターン11が露出し、凹部15の上面には絶縁性樹脂16が露出している。絶縁性樹脂16は半田等のロウ材16の濡れ性が悪い材料であるので、凹部15の上面に露出する絶縁性樹脂16にはロウ材16は付着しない。このことから、ロウ材16は導電パターン11の側面に主に付着し、露出した導電パターン11の側面上部から導電路21に弧を描くようにロウ材16は形成される。従って、ロウ材16が形成される領域を、回路装置10Bの平面領域内に収納させることが可能となり、回路装置10Bの実装に係る面積を小さくすることができる。
【0022】
図3を参照して、他の形態の回路装置10Cを参照する。この図に示す回路装置10Cの基本的な構成は、図1を参照して説明した回路装置10Aと同様であり、凹部15の形状が異なる。図3(A)は回路装置10Cの断面図であり、図3(B)は図3(A)のA−A’面から見た回路装置10Cの平面図であり、図3(C)はロウ材16を介して回路装置10Cを実装した状態の断面図である。
【0023】
図3(A)および図3(B)を参照して、回路装置10Cが有する凹部15は、周辺部の導電パターン11を厚み方向に内側に一様に凹ませることで形成される。そして、導電パターン11の表面に形成されるメッキ膜12が、凹部15の上面に露出している。
【0024】
図3(C)を参照して、ロウ材16を介して回路装置10Cを実装基板20上の導電路21に固着した状態を説明する。ここでは、凹部15の側面は導電パターン11が露出し、凹部15の上面にはメッキ膜12の裏面が露出している。銅等の金属から形成される導電パターン11は半田等のロウ材16の濡れ性が良く、Ag等の金属から成るメッキ膜12も半田等のロウ材16の濡れ性に優れている。従って、凹部15の側面および上面にロウ材16が付着するので、台形の断面形状となる。上記のことから、ロウ材16は、回路装置10Cの実装領域外にはみ出すので、実装を行った後にロウ材16の良否判断を視覚的に行うことができる。
【0025】
(回路装置の製造方法を説明する第2の実施の形態)
図4から図10を参照して本発明の回路装置10の製造方法を説明する。本発明の回路装置の製造方法は、導電部材から成る基板31を加工し、基板31上にアイランド11Aおよび取り出し電極11Bを構成する導電パターン11から成る複数のユニット32を設ける工程と、基板31全体を粘着シート37に貼り付ける工程と、基板31の前記各ユニット32のアイランド11Aに回路素子を固着する工程と、基板31の各ユニット32を絶縁性樹脂16により封止した後に基板31から粘着シート37を剥がす工程と、各ユニット32の周辺部の導電パターン11を裏面からエッチングすることにより露出溝39を形成する工程と、基板31を切断し各ユニット32に分離することで、露出溝39が設けられた箇所の導電パターン11を側面に露出させる工程とを有する。このような各工程を以下にて説明する。
【0026】
本発明の第1の工程は、図4および図5に示すように、導電部材から成る基板31を加工し、基板31上にアイランド11Aおよび取り出し電極11Bを構成する導電パターン11から成る複数のユニット32を設けることにある。
【0027】
先ず、図4に示すように、基板31上には、1個の回路装置10に対応するユニット32を複数個分、例えば30個分を3行10列に縦横に配置して1つのブロック33を形成する。そして、ある程度の間隔を開けて、複数個のブロック33が基板31に配置されている。基板31の厚さは、例えば、厚さが約0.1〜0.2mmの一枚の銅フレームから成る。
【0028】
図5を参照して、各ユニット32の詳細な形状を説明する。図5(A)は基板31に形成した複数個のユニット32を示す平面図であり、図5(B)は図5(A)の基板31のA−A線方向断面図である。
【0029】
図5(A)に示す導電パターン11より成る各ユニット32は、基板31の表面からパンチングにより打ち抜くことで形成することができる。また、基板31の表面および裏面からエッチングを行うことでも、各ユニット32を形成する導電パターン11を形成することが可能である。エッチングにより導電パターン11を形成する場合に於いて、基板31の表面をカバーするエッチングマスクと、基板31の裏面をカバーするエッチングマスクとを異なる形状にすることにより、図5(B)に示すような断面構造に形成することができる。即ち、導電パターン11の上部が下部よりも側方にせり出す構造にすることができる。
【0030】
この工程により、アイランド11A、取り出し電極11B、アイランド11Aと取り出し電極11Bとの連結部35、アイランド11A間の連結部35が基板31上に形成される。そして、基板31上には点線で囲んだ各ユニット32が、例えば長辺×短辺が1.0mm×0.8mmの矩形形状を有しており、これらは互いに0.02〜0.05μmの間隔を隔てて縦横に配置されている。前記間隔は後の工程でのダイシングラインとなる。
【0031】
そして、導電パターン11は、各ユニット32内においてアイランド11Aと取り出し電極11Bを形成し、これらのパターンは各ユニット32内において同一形状である。アイランド11Aは回路素子13を搭載する箇所であり、取り出し電極11Bは半導体素子の電極パッド30とワイヤ接続する箇所である。アイランド11Aからは2本の連結部35が連続したパターンで延長される。これらの線幅はアイランド11Aよりも狭い線幅で、例えば0.2mmの線幅で延在する。連結部35はダイシングライン41を超えて隣のユニット32のアイランド11Aに連結する。更に、取り出し電極11Bからは各々連結部35が、連結部35とは直行する方向に延在し、ダイシングライン40を越えて隣のユニット32のアイランド11Aに連結する。そして、連結部35は更に、ユニット32群の周囲を取り囲む共通連結部(図示せず)に連結する。このように連結部35が延在することによって、各ユニット32のアイランド11Aと取り出し電極11Bとを共通接続する。このことで、基板31をパンチングまたはエッチングにより打ち抜くことで形成される各ユニット32のアイランド11Aおよび取り出し電極11Bは、基板31に固定される。
【0032】
本発明の第2の工程は、図6に示すように、基板31全体を粘着シート37に貼り付けることにある。
【0033】
前述した第1の工程で説明したように、基板31をパンチングおよびエッチングすることにより、アイランド11A、取り出し電極11B、等の複数の集合ブロック33が形成された基板31裏面にシート37を貼り合わせる。そのことにより、複数の集合ブロック33が形成された基板31はシート37上に一体に支持され、また、シート37は後工程の絶縁性樹脂16形成時に絶縁性樹脂16のストッパーとして用いられる。
【0034】
ここで、シート37としては、後工程のダイボンディング工程、ワイヤーボンディング工程、絶縁性樹脂形成工程等を考慮して、耐熱性に優れたポリイミドシートや耐熱PET等が用いられる。
【0035】
本発明の第3の工程は、図7に示したように、基板31の前記各ユニット32のアイランド11Aに回路素子を固着することにある。
【0036】
基板31の各ユニット32毎に、アイランド11A表面にAgペーストなどの導電ペーストによって回路素子13をダイボンドする。そして、回路素子13の電極パッドと取り出し電極11Bとを、例えば、Au線より成る金属細線14により電気的に接続する。このとき、金属細線14は超音波ワイヤーボンディングにより、ボンディングパッド部にはボールボンディングし、取り出し電極11B側はステッチボンディングし接続する。回路素子13としては、例えばバイポーラトランジスタ、パワーMOSFET等の3端子の能動素子を形成している。バイポーラ素子を搭載した場合は、アイランド11A裏面に形成された外部電極がコレクタ端子であり、取り出し電極11B裏面に各々形成された外部電極がベース・エミッタ電極となる。
【0037】
アイランド11A上には導電ペーストとの接着性を考慮して銀メッキや金メッキを施す場合もある。また、取り出し電極11B上には金属細線14の接着性を考慮して銀メッキやニッケルメッキが施されても良い。
【0038】
次に、本発明の第4の工程は、図8に示すように、基板31の各ユニット32を絶縁性樹脂16により封止した後に基板31から粘着シート37を剥がすことにある。
【0039】
ここでは、トランスファーモールドにより一括して基板31上に絶縁性樹脂16を形成する場合と、ポッティングにより基板31上の各集合ブロック33毎に共通の絶縁性樹脂16を形成する場合がある。
【0040】
ここでは、トランスファーモールドにより一括して基板31上に絶縁性樹脂16を形成する場合について説明する。トランスファーモールドにより絶縁性樹脂16を形成する場合には、共通の金型(図示せず)を準備し金型のキャビティ内にシート37が貼られた基板31を設置する。このとき、シート37により裏面が平坦面になった基板31と金型の底面とが当接するので、絶縁性樹脂16裏面には平坦面を形成することができる。そして、シート除去後には、絶縁性樹脂16裏面からは導電パターン11の裏面が露出する。一方、絶縁性樹脂16表面においては、金型により平坦面を形成することができ、また、絶縁性樹脂16の厚みも一回で確実に形成することができる。この工程では、絶縁性樹脂16の膜厚を0.3〜1.0mmに成形することができる。
【0041】
そして、トランスファーモールドにより絶縁性樹脂16を形成する場合のメリットとしては、上記したように、複数の集合ブロック33を有する基板31の大きさを共通しておけば、共通金型で行うことができる。つまり、例えば1つの集合ブロック33に120個の回路素子13を搭載し、基板31上に5つの集合ブロック33が形成されている場合は、600個全ての回路素子13を一回のモールド工程で被覆することができる。そのことにより、製造工程を短縮することができ、また、製造コストも大幅に低減することができる。
【0042】
本発明の第5の工程は、図9を参照して、各ユニット32の周辺部の導電パターン11を裏面からエッチングすることにより露出溝39を形成することにある。露出溝39に形成される導電パターン11の側面は、図1から図3に示した回路装置の凹部15となる。
【0043】
露出溝39の形成方法は3つの方法が考えられる。図9(A)から図9(C)を参照して、この各方法を以下に詳述する。
【0044】
図9(A)を参照して、第1の方法は、露出溝39を導電パターン11よりも浅く形成することで露出溝39に導電パターン11を露出させる方法である。先ず、露出溝39が形成される領域の導電パターン11裏面を露出させて、絶縁性樹脂16の裏面から露出する導電パターン11にエッチングレジスト38を形成する。そして、ウェットエッチング等によりエッチングを進行させて、分離溝39が導電パターン11の表面に到達させる前に、エッチングをストップさせる。このことにより、所定の深さを有する分離溝39が形成される。後の工程で、分離溝39が設けられた箇所をダイシングすることにより、各ユニット32を分離すると、例えば図1に示しような凹部15を有する回路装置が製造される。
【0045】
図9(B)を参照して、第2の方法は、分離溝の底面に絶縁性樹脂16を露出させる方法である。先ず、上述した第1の方法と同様にエッチングレジスト38を形成する。次に、エッチングを進行させることにより露出溝39を形成して、露出溝39が形成される箇所の厚み方向の導電パターン11を全てエッチングする。このことにより、露出溝39の底部には、導電パターン11の上面に形成されたメッキ膜12が露出する。次に、メッキ膜12に反応するエッチング液を用いて分離溝39を更にエッチングすることにより、分離溝39の底部に露出したメッキ膜12を除去する。以上の方法により、露出溝39の底部には絶縁性樹脂16が露出する。そして、第1の方法で説明したダイシングにより各ユニット32を分離すると、例えば図2に示すような回路装置10Bが製造される。
【0046】
図9(C)を参照して、第3の方法は、分離溝の底面にメッキ膜12を露出させる方法である。この方法は、上述した第2の方法に於いて、分離溝39の底部に露出したメッキ膜12を除去せずに残存させることにより行われる。従って、この方法では図3にて説明した回路装置10Cに示すような回路装置10Bが製造される。
【0047】
本発明の第6の工程は、図10を参照して、基板31を切断し各ユニット32に分離することで露出溝39が設けられた箇所の導電パターン11を側面に露出させることにある。そして、露出溝39が分離されることで、各回路装置の凹部15が形成される。
【0048】
ここでは、基板31にマトリックス状に設けられた各ユニット32を、一点鎖線で示すダイシングラインに沿って、ダイシングすることにより各回路装置10に分離する。上記の工程により、図1から図3に示すような回路装置10が製造される。
【0049】
【発明の効果】
本発明の回路装置では、アイランド11Aおよび取り出し電極11Bを少なくとも形成する導電パターン11を、絶縁性樹脂16の側面に設けた凹部15から露出させている。従って、ロウ材16を介して回路装置10を実装基板上の導電路21に実装すると、露出した導電パターン11の側面にロウ材16が付着して、フィレットが形成され、ロウ材16の接続状況を視覚的に確認することができる。
【0050】
更に、凹部15の上面に絶縁性樹脂16を露出させることにより、濡れ性の良くない絶縁性樹脂16から成る凹部の上面には、ロウ材16が付着せず、凹部15の側面に露出した導電パターン11の側面のみにロウ材16が付着する。従って、ロウ材16が回路装置の実装領域内に収納され、回路装置10の実装に係る面積を小さくすることができる。
【0051】
本発明の回路装置の製造方法では、1つの回路装置10を構成するアイランド11Aおよび取り出し電極11Bから成るユニット32を基板31上にマトリックス状に形成して、回路素子13の固着および絶縁性樹脂16による封止を行った後に、絶縁性樹脂16の裏面から露出溝39を形成することにより、上述した凹部15を形成している。従って、露出溝39の深さを調節することにより、凹部15の形状を変化させることができる。
【図面の簡単な説明】
【図1】本発明の回路装置を説明するための断面図(A)、平面図(B)、断面図(C)である。
【図2】本発明の回路装置を説明するための断面図(A)、平面図(B)、断面図(C)である。
【図3】本発明の回路装置を説明するための断面図(A)、平面図(B)、断面図(C)である。
【図4】本発明の回路装置の製造方法を説明するための平面図である。
【図5】本発明の回路装置の製造方法を説明するための平面図(A)、断面図(B)である。
【図6】本発明の回路装置の製造方法を説明するための平面図(A)、断面図(B)である。
【図7】本発明の回路装置の製造方法を説明するための平面図(A)、断面図(B)である。
【図8】本発明の回路装置の製造方法を説明するための断面図(A)、平面図(B)である。
【図9】本発明の回路装置の製造方法を説明するための断面図(A)、断面図(B)、断面図(C)である。
【図10】本発明の回路装置の製造方法を説明するための平面図(A)、断面図(B)である。
【図11】従来の回路装置を説明するための断面図である。

Claims (11)

  1. アイランドおよび前記アイランドに近接して配置された取り出し電極を少なくとも形成する導電パターンと、前記アイランドに固着された回路素子と、前記導電パターンの表裏面を一体に封止する絶縁性樹脂とを備え、
    前記絶縁性樹脂の側面よりも内側に凹んだ凹部を有する前記導電パターンを露出させることを特徴とする回路装置。
  2. 周辺部の前記導電パターンに段差を設けることで前記凹部を形成することを特徴とする請求項1記載の回路装置。
  3. 周辺部の前記導電パターンの厚み方向に一様に凹ませた前記凹部を形成することを特徴とする請求項1記載の回路装置。
  4. 前記導電パターンの上面にはメッキ膜が形成され、周辺部の前記導電パターンの厚み方向に一様に凹ませた前記凹部を形成することで前記凹部を形成し、前記凹部の上面には前記メッキ膜が露出することを特徴とする請求項1記載の回路装置。
  5. 露出した前記導電パターンの側面にロウ材を付着させることで回路装置の実装を行うことを特徴とする請求項1記載の回路装置。
  6. 前記ロウ材が、前記回路装置の実装領域内に収納されることを特徴とする請求項5記載の回路装置。
  7. 前記ロウ材が、前記回路装置の実装領域外に位置することを特徴とする請求項5記載の回路装置。
  8. 導電部材から成る基板を加工し、前記基板上にアイランドおよび取り出し電極を構成する導電パターンから成る複数のユニットを設ける工程と、
    前記基板全体を粘着シートに貼り付ける工程と、
    前記基板の前記各ユニットの前記アイランドに回路素子を固着する工程と、
    前記基板の前記各ユニットを絶縁性樹脂により封止した後に、前記基板から前記粘着シートを剥がす工程と、
    前記各ユニットの周辺部の前記導電パターンを裏面からエッチングすることにより、露出溝を形成する工程と、
    前記基板を切断し前記各ユニットに分離することで、前記露出溝が設けられた箇所の前記導電パターンを側面に露出させる工程とを有することを特徴とする回路装置の製造方法。
  9. 前記露出溝を形成する工程では、前記露出溝は前記導電パターンよりも浅く形成されることを特徴とする請求項8記載の回路装置の製造方法。
  10. 前記露出溝を形成する工程では、前記露出溝は前記導電パターンを貫通して形成され、前記露出溝から前記絶縁性樹脂が露出することを特徴とする請求項8記載の回路装置の製造方法。
  11. 前記導電パターンの表面には全面的にメッキ膜が形成され、前記露出溝を形成する工程では、前記露出溝は前記導電パターンを貫通して形成され、前記露出溝から前記メッキ膜が露出することを特徴とする請求項8記載の回路装置の製造方法。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079372A (ja) * 2003-09-01 2005-03-24 Nec Electronics Corp 樹脂封止型半導体装置とその製造方法
JP2006093472A (ja) * 2004-09-24 2006-04-06 Toshiba Corp 回路基板
JP2006140258A (ja) * 2004-11-11 2006-06-01 Shindengen Electric Mfg Co Ltd 樹脂封止型半導体装置
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2008112961A (ja) * 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2008218469A (ja) * 2007-02-28 2008-09-18 Rohm Co Ltd 半導体装置の製造方法
JP2011176017A (ja) * 2010-02-23 2011-09-08 Stanley Electric Co Ltd 発光装置およびその製造方法
JP2011228412A (ja) * 2010-04-19 2011-11-10 Panasonic Corp 樹脂封止型半導体パッケージおよびその製造方法
JP2012212871A (ja) * 2011-03-23 2012-11-01 Toshiba Corp 半導体発光装置およびその製造方法
JP2013062527A (ja) * 2006-10-04 2013-04-04 Rohm Co Ltd 半導体装置
JP2014207481A (ja) * 2014-07-18 2014-10-30 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2020074379A (ja) * 2013-04-16 2020-05-14 ローム株式会社 半導体装置
CN112786580A (zh) * 2019-11-04 2021-05-11 联发科技股份有限公司 半导体封装及其制造方法和印刷电路板组件
JP2022168158A (ja) * 2018-09-19 2022-11-04 ローム株式会社 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313082A (ja) * 1997-03-10 1998-11-24 Sanyo Electric Co Ltd 半導体装置とその製造方法
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH11186467A (ja) * 1997-12-25 1999-07-09 Matsushita Electron Corp 半導体装置とそれを製造する際に用いるリードフレーム及びその製造方法
JPH11251504A (ja) * 1998-02-27 1999-09-17 Nec Kansai Ltd 電子部品及びその製造方法
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2000307045A (ja) * 1999-04-23 2000-11-02 Matsushita Electronics Industry Corp リードフレームおよびそれを用いた樹脂封止型半導体装置の製造方法
JP2000332162A (ja) * 1999-05-18 2000-11-30 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2001148447A (ja) * 1999-11-22 2001-05-29 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001326295A (ja) * 2000-05-15 2001-11-22 Rohm Co Ltd 半導体装置および半導体装置製造用フレーム

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313082A (ja) * 1997-03-10 1998-11-24 Sanyo Electric Co Ltd 半導体装置とその製造方法
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH11186467A (ja) * 1997-12-25 1999-07-09 Matsushita Electron Corp 半導体装置とそれを製造する際に用いるリードフレーム及びその製造方法
JPH11251504A (ja) * 1998-02-27 1999-09-17 Nec Kansai Ltd 電子部品及びその製造方法
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2000307045A (ja) * 1999-04-23 2000-11-02 Matsushita Electronics Industry Corp リードフレームおよびそれを用いた樹脂封止型半導体装置の製造方法
JP2000332162A (ja) * 1999-05-18 2000-11-30 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2001148447A (ja) * 1999-11-22 2001-05-29 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001326295A (ja) * 2000-05-15 2001-11-22 Rohm Co Ltd 半導体装置および半導体装置製造用フレーム

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166919B2 (en) 2003-09-01 2007-01-23 Nec Electronics Corporation Leadless type semiconductor package, and production process for manufacturing such leadless type semiconductor package
US7655506B2 (en) 2003-09-01 2010-02-02 Nec Electronics Corporation Leadless type semiconductor package, and production process for manufacturing such leadless type semiconductor package
JP2005079372A (ja) * 2003-09-01 2005-03-24 Nec Electronics Corp 樹脂封止型半導体装置とその製造方法
JP2006093472A (ja) * 2004-09-24 2006-04-06 Toshiba Corp 回路基板
JP2006140258A (ja) * 2004-11-11 2006-06-01 Shindengen Electric Mfg Co Ltd 樹脂封止型半導体装置
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2013062527A (ja) * 2006-10-04 2013-04-04 Rohm Co Ltd 半導体装置
JP2008112961A (ja) * 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2008218469A (ja) * 2007-02-28 2008-09-18 Rohm Co Ltd 半導体装置の製造方法
JP2011176017A (ja) * 2010-02-23 2011-09-08 Stanley Electric Co Ltd 発光装置およびその製造方法
JP2011228412A (ja) * 2010-04-19 2011-11-10 Panasonic Corp 樹脂封止型半導体パッケージおよびその製造方法
JP2012212871A (ja) * 2011-03-23 2012-11-01 Toshiba Corp 半導体発光装置およびその製造方法
US8614455B2 (en) 2011-03-23 2013-12-24 Kabushiki Kaisha Toshiba Semiconductor light emitting device
JP2020074379A (ja) * 2013-04-16 2020-05-14 ローム株式会社 半導体装置
JP2014207481A (ja) * 2014-07-18 2014-10-30 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2022168158A (ja) * 2018-09-19 2022-11-04 ローム株式会社 半導体装置
JP7367154B2 (ja) 2018-09-19 2023-10-23 ローム株式会社 半導体装置
CN112786580A (zh) * 2019-11-04 2021-05-11 联发科技股份有限公司 半导体封装及其制造方法和印刷电路板组件
EP3817033A3 (en) * 2019-11-04 2021-05-12 MediaTek Inc. Semiconductor package and fabrication method thereof
US11562948B2 (en) 2019-11-04 2023-01-24 Mediatek Inc. Semiconductor package having step cut sawn into molding compound along perimeter of the semiconductor package
TWI794670B (zh) * 2019-11-04 2023-03-01 聯發科技股份有限公司 半導體封裝及其製造方法和印刷電路板組件
US12205869B2 (en) 2019-11-04 2025-01-21 Mediatek Inc. Method for forming a semiconductor package

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