JP2000332162A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の占有率が高く小型化が可能で、
回路基板への実装密度を向上させることができ、さら
に、実装性も良好な樹脂封止型半導体装置を提供する。 【解決手段】 表面側に内部端子を裏面側に外部端子を
表裏一体的に有する複数の端子部を略一平面内に二次元
的に互いに電気的に独立して配置し、これらの端子部が
二次元的に配置する平面の略中央部にダイパッドを電気
的に独立して配置し、このダイパッドの表面に半導体素
子を電気的に絶縁して搭載し、端子部の内部端子と半導
体素子の端子とをワイヤにて電気的に接続し、各端子部
の外部端子の一部を外部に露出させ、かつ、ダイパッド
の裏面を外部端子の表面に対して凹部を形成するように
して外部に露出させるように全体を樹脂封止した構成と
する。
回路基板への実装密度を向上させることができ、さら
に、実装性も良好な樹脂封止型半導体装置を提供する。 【解決手段】 表面側に内部端子を裏面側に外部端子を
表裏一体的に有する複数の端子部を略一平面内に二次元
的に互いに電気的に独立して配置し、これらの端子部が
二次元的に配置する平面の略中央部にダイパッドを電気
的に独立して配置し、このダイパッドの表面に半導体素
子を電気的に絶縁して搭載し、端子部の内部端子と半導
体素子の端子とをワイヤにて電気的に接続し、各端子部
の外部端子の一部を外部に露出させ、かつ、ダイパッド
の裏面を外部端子の表面に対して凹部を形成するように
して外部に露出させるように全体を樹脂封止した構成と
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子を搭載し
た樹脂封止型の半導体装置に係り、特にパッケージサイ
ズの小型化に対応し、かつ、実装性に優れる樹脂封止型
半導体装置に関する。
た樹脂封止型の半導体装置に係り、特にパッケージサイ
ズの小型化に対応し、かつ、実装性に優れる樹脂封止型
半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置は、高集積化や小型化
技術の進歩、電気機器の高性能化と軽薄短小化の傾向
（時流）から、ＬＳＩのＡＳＩＣに代表されるように、
ますます高集積化、高機能化が進んできている。リード
フレームを用いた封止型の半導体装置では、上記の小型
化・薄型化の要請から、その開発のトレンドが、ＱＦＰ
（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＳＯＪ（Ｓ
ｍａｌｌ ＯｕｔｌｉｎｅＪ−Ｌｅａｄｅｄ Ｐａｃｋ
ａｇｅ）のような表面実装型のパッケージを経て、ＴＳ
ＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃ
ｋａｇｅ）の開発による薄型化を主軸としたパッケージ
の小型化へ、さらにはパッケージ内部の３次元化による
チップ収納効率向上を目的としたＬＯＣ（Ｌｅａｄ Ｏ
ｎ Ｃｈｉｐ）の構造へと進展してきた。
技術の進歩、電気機器の高性能化と軽薄短小化の傾向
（時流）から、ＬＳＩのＡＳＩＣに代表されるように、
ますます高集積化、高機能化が進んできている。リード
フレームを用いた封止型の半導体装置では、上記の小型
化・薄型化の要請から、その開発のトレンドが、ＱＦＰ
（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＳＯＪ（Ｓ
ｍａｌｌ ＯｕｔｌｉｎｅＪ−Ｌｅａｄｅｄ Ｐａｃｋ
ａｇｅ）のような表面実装型のパッケージを経て、ＴＳ
ＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃ
ｋａｇｅ）の開発による薄型化を主軸としたパッケージ
の小型化へ、さらにはパッケージ内部の３次元化による
チップ収納効率向上を目的としたＬＯＣ（Ｌｅａｄ Ｏ
ｎ Ｃｈｉｐ）の構造へと進展してきた。
【０００３】また、このように高集積化、高機能化され
た半導体装置においては、信号の高速処理を行うことに
よるチップの発熱が無視できない状況になってきてい
る。このため、半導体装置に内在されるダイパッドを裏
面から露出させて放熱性を高めた封止型の半導体装置が
開発されている。
た半導体装置においては、信号の高速処理を行うことに
よるチップの発熱が無視できない状況になってきてい
る。このため、半導体装置に内在されるダイパッドを裏
面から露出させて放熱性を高めた封止型の半導体装置が
開発されている。
【０００４】
【発明が解決しようとする課題】しかし、上記従来のパ
ッケージにおいても半導体素子外周部分のリードの引き
回しがあるため、パッケージの小型化に限界が見えてき
た。また、ＴＳＯＰ等の小型パッケージにおいては、リ
ードの引き回し、ピンピッチの点で、多ピン化に対して
も限界が見えてきた。
ッケージにおいても半導体素子外周部分のリードの引き
回しがあるため、パッケージの小型化に限界が見えてき
た。また、ＴＳＯＰ等の小型パッケージにおいては、リ
ードの引き回し、ピンピッチの点で、多ピン化に対して
も限界が見えてきた。
【０００５】また、裏面からダイパッドを露出させた半
導体装置は、半田ボールを使用しないで回路基板に実装
（ＬＧＡ：ＬＡＮＤ ＧＲＩＤ ＡＬＬＡＹ）した場
合、露出したダイパッドが回路基板等と接触するおそれ
がある。このため、ＬＧＡにおいて半導体装置の実装高
さの高度な制御が要求されるという問題があった。
導体装置は、半田ボールを使用しないで回路基板に実装
（ＬＧＡ：ＬＡＮＤ ＧＲＩＤ ＡＬＬＡＹ）した場
合、露出したダイパッドが回路基板等と接触するおそれ
がある。このため、ＬＧＡにおいて半導体装置の実装高
さの高度な制御が要求されるという問題があった。
【０００６】本発明は、上記のような事情に鑑みてなさ
れたものであり、半導体素子の占有率が高く小型化が可
能で、回路基板への実装密度を向上させることができ、
さらに、実装性も良好な樹脂封止型半導体装置を提供す
ることを目的とする。
れたものであり、半導体素子の占有率が高く小型化が可
能で、回路基板への実装密度を向上させることができ、
さらに、実装性も良好な樹脂封止型半導体装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明の樹脂封止型半導体装置は、表面側に
内部端子を裏面側に外部端子を表裏一体的に有する複数
の端子部を略一平面内に二次元的に互いに電気的に独立
して配置し、端子部の内部端子と半導体素子の端子とを
ワイヤにて電気的に接続し、各端子部の外部端子の一部
を外部に露出させるように全体を樹脂封止した樹脂封止
型半導体装置であって、複数個の前記端子部を二次元的
に配置する平面の略中央部にダイパッドが電気的に独立
して配置され、該ダイパッドの表面に前記半導体素子が
搭載され、前記ダイパッドの裏面は前記外部端子の表面
に対して凹部を形成するようにして外部に露出している
ような構成とした。
るために、本発明の樹脂封止型半導体装置は、表面側に
内部端子を裏面側に外部端子を表裏一体的に有する複数
の端子部を略一平面内に二次元的に互いに電気的に独立
して配置し、端子部の内部端子と半導体素子の端子とを
ワイヤにて電気的に接続し、各端子部の外部端子の一部
を外部に露出させるように全体を樹脂封止した樹脂封止
型半導体装置であって、複数個の前記端子部を二次元的
に配置する平面の略中央部にダイパッドが電気的に独立
して配置され、該ダイパッドの表面に前記半導体素子が
搭載され、前記ダイパッドの裏面は前記外部端子の表面
に対して凹部を形成するようにして外部に露出している
ような構成とした。
【０００８】また、本発明の樹脂封止型半導体装置は、
前記ダイパッドが前記端子部に比べて薄肉であり、か
つ、表面が前記端子部の内部端子の表面と略一平面をな
すような構成とした。
前記ダイパッドが前記端子部に比べて薄肉であり、か
つ、表面が前記端子部の内部端子の表面と略一平面をな
すような構成とした。
【０００９】さらに、本発明の樹脂封止型半導体装置
は、外部に露出している前記外部端子の表面に半田から
なる外部電極を備えるような構成とした。
は、外部に露出している前記外部端子の表面に半田から
なる外部電極を備えるような構成とした。
【００１０】このような本発明では、半導体素子の占有
率が向上するとともに、ダイパッドの裏面が外部端子の
表面に対して凹部形状をなすので、半田ボールを使わな
いＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）のような
回路基板への樹脂封止型半導体装置の実装において、ダ
イパッドが回路基板等に接触することが防止され、ま
た、ダイパッドは、その裏面から半導体装置内の熱を外
部に逃がす作用をなす。
率が向上するとともに、ダイパッドの裏面が外部端子の
表面に対して凹部形状をなすので、半田ボールを使わな
いＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）のような
回路基板への樹脂封止型半導体装置の実装において、ダ
イパッドが回路基板等に接触することが防止され、ま
た、ダイパッドは、その裏面から半導体装置内の熱を外
部に逃がす作用をなす。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の樹脂封止型
半導体装置の一実施形態を示す平面図であり、図２は図
１に示される樹脂封止型半導体装置のＡ−Ａ線矢視にお
ける縦断面図である。尚、半導体装置の構成を理解しや
すくするために、図１では後述する封止部材１０を省略
し、図２では封止部材１０を仮想線（２点鎖線）で示し
ている。
て図面を参照して説明する。図１は本発明の樹脂封止型
半導体装置の一実施形態を示す平面図であり、図２は図
１に示される樹脂封止型半導体装置のＡ−Ａ線矢視にお
ける縦断面図である。尚、半導体装置の構成を理解しや
すくするために、図１では後述する封止部材１０を省略
し、図２では封止部材１０を仮想線（２点鎖線）で示し
ている。
【００１２】図１および図２において、本発明の樹脂封
止型半導体装置１は、ダイパッド２の表面２ａ側に電気
絶縁性の接着剤層７を介して半導体素子８がその端子面
と反対の面を固着され搭載されている。搭載されている
半導体素子８の端子８ａは、半導体素子８の各辺に沿っ
て配置されている。
止型半導体装置１は、ダイパッド２の表面２ａ側に電気
絶縁性の接着剤層７を介して半導体素子８がその端子面
と反対の面を固着され搭載されている。搭載されている
半導体素子８の端子８ａは、半導体素子８の各辺に沿っ
て配置されている。
【００１３】ダイパッド２は、端子部４が二次元的に配
置されている平面の略中央に端子部４から電気的に独立
して配置されている。このダイパッド２は端子部４に比
べて肉薄であり、通常、３０〜１２５μｍ程度の範囲と
することができる。また、ダイパッド２の表面２ａは、
後述する端子部４の内部端子４Ａの表面と略一平面をな
している。尚、図示例では、ダイパッド２の四隅から吊
りリード５が、端子部４が二次元的に配置されている平
面内に電気的に独立して延びている。
置されている平面の略中央に端子部４から電気的に独立
して配置されている。このダイパッド２は端子部４に比
べて肉薄であり、通常、３０〜１２５μｍ程度の範囲と
することができる。また、ダイパッド２の表面２ａは、
後述する端子部４の内部端子４Ａの表面と略一平面をな
している。尚、図示例では、ダイパッド２の四隅から吊
りリード５が、端子部４が二次元的に配置されている平
面内に電気的に独立して延びている。
【００１４】また、端子部４は、表面側に内部端子４Ａ
を裏面側に外部端子４Ｂを表裏一対的に有しており、各
端子部４は略一平面内に二次元的に互いに電気的に独立
して配置されている。端子部４の厚みは、通常、８０〜
２５０μｍ程度の範囲とすることができる。尚、図示例
では、各端子部４の内部端子４Ａ上に銀めっき層６が設
けられ、また、各端子部４には、接続リード３が半導体
装置の外側に向かって延びている。
を裏面側に外部端子４Ｂを表裏一対的に有しており、各
端子部４は略一平面内に二次元的に互いに電気的に独立
して配置されている。端子部４の厚みは、通常、８０〜
２５０μｍ程度の範囲とすることができる。尚、図示例
では、各端子部４の内部端子４Ａ上に銀めっき層６が設
けられ、また、各端子部４には、接続リード３が半導体
装置の外側に向かって延びている。
【００１５】上記のダイパッド２の裏面２ｂは、外部端
子４Ｂの表面に対して凹部を形成するようにして外部に
露出している。したがって、ダイパッド２の裏面２ｂ
は、樹脂封止型半導体装置１の裏面よりも半導体装置内
部側に位置することになる。このようなダイパッド２の
裏面２ｂの凹部の程度（ダイパッド２の裏面２ｂと外部
端子４Ｂの表面との段差）は、２５〜２２０μｍ程度の
範囲で設定することができる。
子４Ｂの表面に対して凹部を形成するようにして外部に
露出している。したがって、ダイパッド２の裏面２ｂ
は、樹脂封止型半導体装置１の裏面よりも半導体装置内
部側に位置することになる。このようなダイパッド２の
裏面２ｂの凹部の程度（ダイパッド２の裏面２ｂと外部
端子４Ｂの表面との段差）は、２５〜２２０μｍ程度の
範囲で設定することができる。
【００１６】上述のようなダイパッド２、端子部４の材
質は、４２合金（Ｎｉ４１％のＦｅ合金）、銅、銅合金
等とすることができる。また、ダイパッド２や端子部４
の封止部材１０との接触部位の少なくとも一部にパラジ
ウムめっき層を介在させてもよい。また、材質が銅、銅
合金である場合、ニッケルめっき層を介してパラジウム
めっき層を設けてもよい。このようにパラジウムめっき
層を設けることにより、封止部材１０の密着性が大幅に
向上する。
質は、４２合金（Ｎｉ４１％のＦｅ合金）、銅、銅合金
等とすることができる。また、ダイパッド２や端子部４
の封止部材１０との接触部位の少なくとも一部にパラジ
ウムめっき層を介在させてもよい。また、材質が銅、銅
合金である場合、ニッケルめっき層を介してパラジウム
めっき層を設けてもよい。このようにパラジウムめっき
層を設けることにより、封止部材１０の密着性が大幅に
向上する。
【００１７】ダイパッド２に搭載されている半導体素子
８の各端子８ａは、端子部４の内部端子４Ａ（銀めっき
層６）にボンディングワイヤ９によって接続されてい
る。そして、ダイパッド２の裏面２ｂおよび外部端子４
Ｂの一部を外部に露出させるようにダイパッド２、接続
リード３、端子部４、吊りリード５、半導体素子８およ
びボンディングワイヤ９が封止部材１０により封止され
ている。封止部材１０は、樹脂封止型半導体装置に使用
されている公知の樹脂材料、例えば、ビフェニル系エポ
キシ樹脂等を用いて形成することができる。
８の各端子８ａは、端子部４の内部端子４Ａ（銀めっき
層６）にボンディングワイヤ９によって接続されてい
る。そして、ダイパッド２の裏面２ｂおよび外部端子４
Ｂの一部を外部に露出させるようにダイパッド２、接続
リード３、端子部４、吊りリード５、半導体素子８およ
びボンディングワイヤ９が封止部材１０により封止され
ている。封止部材１０は、樹脂封止型半導体装置に使用
されている公知の樹脂材料、例えば、ビフェニル系エポ
キシ樹脂等を用いて形成することができる。
【００１８】このような樹脂封止型半導体装置１では、
ダイパッド２の裏面２ｂが樹脂封止型半導体装置１の裏
面よりも半導体装置内部側に位置するので、半田ボール
を使用しないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａ
ｙ）のような回路基板への樹脂封止型半導体装置の実装
において、ダイパッド２が回路基板等に接触することが
防止される。このため、実装高さを高度に制御する必要
がなくなり実装性が大幅に向上する。
ダイパッド２の裏面２ｂが樹脂封止型半導体装置１の裏
面よりも半導体装置内部側に位置するので、半田ボール
を使用しないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａ
ｙ）のような回路基板への樹脂封止型半導体装置の実装
において、ダイパッド２が回路基板等に接触することが
防止される。このため、実装高さを高度に制御する必要
がなくなり実装性が大幅に向上する。
【００１９】また、本発明の樹脂封止型半導体装置１
は、図３に示すように、外部に露出している外部端子４
Ｂに半田からなる外部電極１１を設けることができる。
これにより、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）タイプの半導体装置となる。
は、図３に示すように、外部に露出している外部端子４
Ｂに半田からなる外部電極１１を設けることができる。
これにより、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）タイプの半導体装置となる。
【００２０】さらに、本発明の樹脂封止型半導体装置
は、パッケージの下面から端子をとるというエリアアレ
ータイプであるため、パッケージサイズと回路基板への
実装に必要な面積が同一であり、高密度の基板実装が可
能である。尚、上述の樹脂封止型半導体装置１における
端子数、端子配列等は例示であり、本発明の樹脂封止型
半導体装置がこれに限定されないことは勿論である。
は、パッケージの下面から端子をとるというエリアアレ
ータイプであるため、パッケージサイズと回路基板への
実装に必要な面積が同一であり、高密度の基板実装が可
能である。尚、上述の樹脂封止型半導体装置１における
端子数、端子配列等は例示であり、本発明の樹脂封止型
半導体装置がこれに限定されないことは勿論である。
【００２１】次に、本発明の樹脂封止型半導体装置の製
造方法について説明する。図４と図５は、図１および図
２に示される本発明の樹脂封止型半導体装置１の製造の
一例を示す工程図である。各工程は、上記の図２に対応
する縦断面図で示してある。
造方法について説明する。図４と図５は、図１および図
２に示される本発明の樹脂封止型半導体装置１の製造の
一例を示す工程図である。各工程は、上記の図２に対応
する縦断面図で示してある。
【００２２】まず、導電性基板２０の表裏に感光性レジ
ストを塗布、乾燥し、これを所望のフォトマスクを介し
て露光した後、現像してレジストパターン３１Ａ，３１
Ｂを形成する（図４（Ａ））。導電性基板２０として
は、上述のように４２合金（Ｎｉ４１％のＦｅ合金）、
銅、銅合金等の金属基板（厚み１００〜２５０μｍ）を
使用することができ、この導電性基板２０は、両面を脱
脂等を行い洗浄処理を施したものを使用することが好ま
しい。また、感光性レジストとしては、従来公知のもの
を使用することができる。
ストを塗布、乾燥し、これを所望のフォトマスクを介し
て露光した後、現像してレジストパターン３１Ａ，３１
Ｂを形成する（図４（Ａ））。導電性基板２０として
は、上述のように４２合金（Ｎｉ４１％のＦｅ合金）、
銅、銅合金等の金属基板（厚み１００〜２５０μｍ）を
使用することができ、この導電性基板２０は、両面を脱
脂等を行い洗浄処理を施したものを使用することが好ま
しい。また、感光性レジストとしては、従来公知のもの
を使用することができる。
【００２３】次に、レジストパターン３１Ａ，３１Ｂを
耐腐蝕膜として導電性基板２０に腐蝕液でエッチングを
行う（図４（Ｂ））。腐蝕液は、使用する導電性基板２
０の材質に応じて適宜選択することができ、例えば、導
電性基板２０として４２合金を用いる場合、通常、塩化
第二鉄水溶液を使用し、導電性基板２０の両面からスプ
レーエッチングにて行う。このエッチング工程における
エッチング量は、導電性基板の両面からエッチングされ
る部位では厚み方向で貫通し、導電性基板の一方の面か
らのみエッチングされる部位では厚み方向の約半分が残
るような程度とする。
耐腐蝕膜として導電性基板２０に腐蝕液でエッチングを
行う（図４（Ｂ））。腐蝕液は、使用する導電性基板２
０の材質に応じて適宜選択することができ、例えば、導
電性基板２０として４２合金を用いる場合、通常、塩化
第二鉄水溶液を使用し、導電性基板２０の両面からスプ
レーエッチングにて行う。このエッチング工程における
エッチング量は、導電性基板の両面からエッチングされ
る部位では厚み方向で貫通し、導電性基板の一方の面か
らのみエッチングされる部位では厚み方向の約半分が残
るような程度とする。
【００２４】次いで、レジストパターン３１Ａ，３１Ｂ
を剥離して除去することにより、端子部２４が接続リー
ド２３により外枠部材２１に一体的に連結され、外枠部
材２１の所定位置から吊りリード（図示せず）により支
持されたダイパッド２２を備えたリードフレーム２０′
が得られる（図４（Ｃ））。このリードフレーム２０′
では、ダイパッド２２は端子部２４に比べて薄肉（接続
リード２３と同じ厚み）である。また、端子部２４は表
面側に内部端子２４Ａを裏面側に外部端子２４Ｂを表裏
一対的に有しており、ダイパッド２２の表面２２ａは、
端子部２４の内部端子２４Ａの表面と略一平面をなして
いる。
を剥離して除去することにより、端子部２４が接続リー
ド２３により外枠部材２１に一体的に連結され、外枠部
材２１の所定位置から吊りリード（図示せず）により支
持されたダイパッド２２を備えたリードフレーム２０′
が得られる（図４（Ｃ））。このリードフレーム２０′
では、ダイパッド２２は端子部２４に比べて薄肉（接続
リード２３と同じ厚み）である。また、端子部２４は表
面側に内部端子２４Ａを裏面側に外部端子２４Ｂを表裏
一対的に有しており、ダイパッド２２の表面２２ａは、
端子部２４の内部端子２４Ａの表面と略一平面をなして
いる。
【００２５】尚、上記のリードフレーム２０′は、後述
する半導体装置製造の封止工程で封止部材１０により封
止される領域の少なくとも一部にパラジウムめっき層を
備えるものでもよい。この場合、リードフレームの表面
に粗面化処理を施し、その上にパラジウムめっき層を形
成することが好ましい。上記の粗面化処理は、リードフ
レームの表面を有機酸系等のエッチング液で腐食して微
細凹凸を形成する化学研磨処理が挙げられるが、これに
限定されるものではない。また、リードフレームの材質
が銅、銅合金である場合、ニッケルめっき層を介してパ
ラジウムめっき層を形成してもよい。
する半導体装置製造の封止工程で封止部材１０により封
止される領域の少なくとも一部にパラジウムめっき層を
備えるものでもよい。この場合、リードフレームの表面
に粗面化処理を施し、その上にパラジウムめっき層を形
成することが好ましい。上記の粗面化処理は、リードフ
レームの表面を有機酸系等のエッチング液で腐食して微
細凹凸を形成する化学研磨処理が挙げられるが、これに
限定されるものではない。また、リードフレームの材質
が銅、銅合金である場合、ニッケルめっき層を介してパ
ラジウムめっき層を形成してもよい。
【００２６】次に、端子部２４の内部端子２４Ａの位置
に銀めっき層６を形成し、ダイパッド２２の表面側２２
ａに電気絶縁性の接着剤層７を形成し、この接着剤層７
を介して半導体素子８の回路形成面の裏面側を固着する
ことにより、半導体素子８を搭載する（図５（Ａ））。
に銀めっき層６を形成し、ダイパッド２２の表面側２２
ａに電気絶縁性の接着剤層７を形成し、この接着剤層７
を介して半導体素子８の回路形成面の裏面側を固着する
ことにより、半導体素子８を搭載する（図５（Ａ））。
【００２７】次いで、搭載した半導体素子８の端子８ａ
と、リードフレーム２０′の内部端子２４Ａ上の銀めっ
き層６とを、ボンディングワイヤ９で電気的に接続し、
ダイパッド２２の裏面２２ｂと外部端子２４Ｂの一部と
を外部に露出させるようにして、ダイパッド２２、端子
部２４、接続リード２３、吊りリード（図示せず）、半
導体素子８およびボンディングワイヤ９を封止部材１０
で封止する（図５（Ｂ））。この封止工程では、例え
ば、モールド金型に凸部を設け、この凸部をダイパッド
裏面に当接させてダイパッド裏面が封止部材１０により
封止されることを防止することができる。
と、リードフレーム２０′の内部端子２４Ａ上の銀めっ
き層６とを、ボンディングワイヤ９で電気的に接続し、
ダイパッド２２の裏面２２ｂと外部端子２４Ｂの一部と
を外部に露出させるようにして、ダイパッド２２、端子
部２４、接続リード２３、吊りリード（図示せず）、半
導体素子８およびボンディングワイヤ９を封止部材１０
で封止する（図５（Ｂ））。この封止工程では、例え
ば、モールド金型に凸部を設け、この凸部をダイパッド
裏面に当接させてダイパッド裏面が封止部材１０により
封止されることを防止することができる。
【００２８】次に、封止部材１０から露出しているリー
ドフレーム２０′の各接続リード２３と各吊りリードを
切断し外枠部材２１を除去して、本発明の半導体装置１
とする（図５（Ｃ））。
ドフレーム２０′の各接続リード２３と各吊りリードを
切断し外枠部材２１を除去して、本発明の半導体装置１
とする（図５（Ｃ））。
【００２９】
【実施例】次に、具体的な実施例を挙げて本発明を更に
詳細に説明する。
詳細に説明する。
【００３０】（実施例）まず、導電性基板として厚み
０．１５ｍｍの銅合金板（古河電気工業（株）製ＥＦＴ
ＥＣ６４Ｔ−１／２Ｈ）を準備し、脱脂処理、洗浄処理
を行った後、この銅合金板の両面に耐エッチング性の紫
外線硬化型レジスト（東京応化工業（株）製 ＰＭＥ
Ｒ）を塗布して乾燥した。次いで、表面側および裏面側
のレジスト層をそれぞれ所定のフォトマスクを介して露
光した後、現像してレジストパターンを形成した。その
後、銅合金板の両面から塩化第二鉄水溶液を使用してス
プレーエッチングを行った。このエッチングは、ダイパ
ッド部位の厚みが５０μｍとなる程度とした。次いで、
洗浄後、有機アルカリ溶液を用いてレジストパターンを
剥離除去した。これにより、外枠部材と、外枠部材の所
定位置から吊りリードにより支持されたダイパッドと、
外枠部材に接続リードにより一体的に連結された複数の
端子部とを備えたリードフレームが得られた。
０．１５ｍｍの銅合金板（古河電気工業（株）製ＥＦＴ
ＥＣ６４Ｔ−１／２Ｈ）を準備し、脱脂処理、洗浄処理
を行った後、この銅合金板の両面に耐エッチング性の紫
外線硬化型レジスト（東京応化工業（株）製 ＰＭＥ
Ｒ）を塗布して乾燥した。次いで、表面側および裏面側
のレジスト層をそれぞれ所定のフォトマスクを介して露
光した後、現像してレジストパターンを形成した。その
後、銅合金板の両面から塩化第二鉄水溶液を使用してス
プレーエッチングを行った。このエッチングは、ダイパ
ッド部位の厚みが５０μｍとなる程度とした。次いで、
洗浄後、有機アルカリ溶液を用いてレジストパターンを
剥離除去した。これにより、外枠部材と、外枠部材の所
定位置から吊りリードにより支持されたダイパッドと、
外枠部材に接続リードにより一体的に連結された複数の
端子部とを備えたリードフレームが得られた。
【００３１】次に、上記のリードフレームの全面にニッ
ケルめっき層（厚み５μｍ）を形成し、この上からパラ
ジウムめっき層（厚み１μｍ）を形成した。
ケルめっき層（厚み５μｍ）を形成し、この上からパラ
ジウムめっき層（厚み１μｍ）を形成した。
【００３２】次いで、上述のように作製したリードフレ
ームのダイパッド上に、ダイボンド剤（エイブルスティ
ック（株）製 エイブルボンド８４−１ＬＭＩ）を用い
て半導体素子の回路形成面の反対側を圧着して搭載し
た。その後、リードフレームの内部端子と、搭載した半
導体素子の端子とを金ワイヤー（田中電子工業（株）製
ＦＡ−３０）により結線した。
ームのダイパッド上に、ダイボンド剤（エイブルスティ
ック（株）製 エイブルボンド８４−１ＬＭＩ）を用い
て半導体素子の回路形成面の反対側を圧着して搭載し
た。その後、リードフレームの内部端子と、搭載した半
導体素子の端子とを金ワイヤー（田中電子工業（株）製
ＦＡ−３０）により結線した。
【００３３】次に、ダイパッドの裏面と端子部の外部端
子面を外部に露出させるようにして、ダイパッド、端子
部、半導体素子および金ワイヤーを樹脂材料（日東電工
（株）製ＭＰ−７４００）で封止した。この封止工程で
は、モールド金型に凸部を設け、この凸部をダイパッド
裏面に当接させることにより、ダイパッド裏面に樹脂材
料が流れ込まないようにした。
子面を外部に露出させるようにして、ダイパッド、端子
部、半導体素子および金ワイヤーを樹脂材料（日東電工
（株）製ＭＰ−７４００）で封止した。この封止工程で
は、モールド金型に凸部を設け、この凸部をダイパッド
裏面に当接させることにより、ダイパッド裏面に樹脂材
料が流れ込まないようにした。
【００３４】次に、リードフレームの外枠部材をプレス
により除去して、樹脂封止型半導体装置を得た。この樹
脂封止型半導体装置は、外部端子数が７２ピンであり、
その外形寸法は１０ｍｍ四方、厚みが０．８ｍｍであ
り、非常に小型で薄いものであった。また、ダイパッド
の裏面は、樹脂封止型半導体装置の裏面よりも約１００
μｍ凹んだものであった。
により除去して、樹脂封止型半導体装置を得た。この樹
脂封止型半導体装置は、外部端子数が７２ピンであり、
その外形寸法は１０ｍｍ四方、厚みが０．８ｍｍであ
り、非常に小型で薄いものであった。また、ダイパッド
の裏面は、樹脂封止型半導体装置の裏面よりも約１００
μｍ凹んだものであった。
【００３５】上述のように作製した樹脂封止型半導体装
置を、半田ボールを使用しないで回路基板に実装（ＬＧ
Ａ：Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）し、温度サイク
ル試験（−４５℃から＋１２５℃までの温度変化を６０
分サイクルで繰り返す）を実施した結果、５００サイク
ル経過しても何ら問題がなかった。
置を、半田ボールを使用しないで回路基板に実装（ＬＧ
Ａ：Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）し、温度サイク
ル試験（−４５℃から＋１２５℃までの温度変化を６０
分サイクルで繰り返す）を実施した結果、５００サイク
ル経過しても何ら問題がなかった。
【００３６】（比較例１）実施例と同じリードフレーム
を使用し、ダイパッド裏面への樹脂材料の流れ込みを防
止せずに樹脂封止型半導体装置を作製した。このように
作製した樹脂封止型半導体装置のダイパッド裏面は、樹
脂部材に覆われた状態であった。
を使用し、ダイパッド裏面への樹脂材料の流れ込みを防
止せずに樹脂封止型半導体装置を作製した。このように
作製した樹脂封止型半導体装置のダイパッド裏面は、樹
脂部材に覆われた状態であった。
【００３７】この樹脂封止型半導体装置を、実施例と同
様に半田ボールを使用しないで回路基板に実装しようと
したところ、半田リフロー工程中にパッケージクラック
が発生した。
様に半田ボールを使用しないで回路基板に実装しようと
したところ、半田リフロー工程中にパッケージクラック
が発生した。
【００３８】（比較例２）ダイパッドの厚みが端子部と
同じ１５０μｍである他は、実施例と同様のリードフレ
ームを作製し、このリードフレームを使用して樹脂封止
型半導体装置を作製した。このように作製した樹脂封止
型半導体装置のダイパッド裏面は、外部に露出し、か
つ、外部端子面と同一平面をなすものであった。この樹
脂封止型半導体装置を、実施例と同様に半田ボールを使
用しないで回路基板に実装（ＬＧＡ：Ｌａｎｄ Ｇｒｉ
ｄ Ａｒｒａｙ）した。しかし、回路基板側のクリーム
半田の塗布量を、厚さが１５０μｍとなるようにしたと
ころ、外部端子とタ゛イパッド裏面との間に半田のブリッ
ジが発生した。
同じ１５０μｍである他は、実施例と同様のリードフレ
ームを作製し、このリードフレームを使用して樹脂封止
型半導体装置を作製した。このように作製した樹脂封止
型半導体装置のダイパッド裏面は、外部に露出し、か
つ、外部端子面と同一平面をなすものであった。この樹
脂封止型半導体装置を、実施例と同様に半田ボールを使
用しないで回路基板に実装（ＬＧＡ：Ｌａｎｄ Ｇｒｉ
ｄ Ａｒｒａｙ）した。しかし、回路基板側のクリーム
半田の塗布量を、厚さが１５０μｍとなるようにしたと
ころ、外部端子とタ゛イパッド裏面との間に半田のブリッ
ジが発生した。
【００３９】
【発明の効果】以上詳述したように、本発明によれば半
導体素子の占有率が高くなり小型化が可能となって回路
基板への実装密度を向上させることができ、また、ダイ
パッドの裏面が外部端子の表面に対して凹部形状をなす
ので、半田ボールを使わないＬＧＡ（Ｌａｎｄ Ｇｒｉ
ｄ Ａｒｒａｙ）のような回路基板への樹脂封止型半導
体装置の実装において、ダイパッドが回路基板等に接触
することが防止され、実装高さを高度に制御する必要が
なくなり実装性が大幅に向上する。また、半導体装置内
の熱がダイパッドの裏面から有効に放出されるので、半
導体装置の高集積化、高機能化による多端子（ピン）化
においても信頼性の高いものとなる。
導体素子の占有率が高くなり小型化が可能となって回路
基板への実装密度を向上させることができ、また、ダイ
パッドの裏面が外部端子の表面に対して凹部形状をなす
ので、半田ボールを使わないＬＧＡ（Ｌａｎｄ Ｇｒｉ
ｄ Ａｒｒａｙ）のような回路基板への樹脂封止型半導
体装置の実装において、ダイパッドが回路基板等に接触
することが防止され、実装高さを高度に制御する必要が
なくなり実装性が大幅に向上する。また、半導体装置内
の熱がダイパッドの裏面から有効に放出されるので、半
導体装置の高集積化、高機能化による多端子（ピン）化
においても信頼性の高いものとなる。
【図１】本発明のリードフレームの一実施形態を示す平
面図である。
面図である。
【図２】図１に示されるリードフレームのＡ−Ａ線にお
ける縦断面図である。
ける縦断面図である。
【図３】本発明のリードフレームの他の実施形態を示す
縦断面図である。
縦断面図である。
【図４】本発明の樹脂封止型半導体装置の製造の一例を
示す工程図である。
示す工程図である。
【図５】本発明の樹脂封止型半導体装置の製造の一例を
示す工程図である。
示す工程図である。
１…樹脂封止型半導体装置 ２…ダイパッド ２ｂ…ダイパッド裏面 ４…端子部 ４Ａ…内部端子 ４Ｂ…外部端子 ８…半導体素子 ８ａ…端子 ９…ワイヤ １０…封止部材 １１…外部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０１Ｌ 23/12 Ｈ０１Ｌ 23/12 Ｌ Ｆターム(参考） 4M109 AA01 BA01 CA21 DA04 DA09 DA10 DB03 FA04 5F061 AA01 BA01 CA21 DA06 DD12 5F067 AA01 AA13 AB04 BB01 BC07 BC12 BD05 BE00 DA16 DF03 EA04
Claims (3)
- 【請求項１】 表面側に内部端子を裏面側に外部端子を
表裏一体的に有する複数の端子部を略一平面内に二次元
的に互いに電気的に独立して配置し、端子部の内部端子
と半導体素子の端子とをワイヤにて電気的に接続し、各
端子部の外部端子の一部を外部に露出させるように全体
を樹脂封止した樹脂封止型半導体装置において、 複数個の前記端子部を二次元的に配置する平面の略中央
部にダイパッドが電気的に独立して配置され、該ダイパ
ッドの表面に前記半導体素子が搭載され、前記ダイパッ
ドの裏面は前記外部端子の表面に対して凹部を形成する
ようにして外部に露出していることを特徴とする樹脂封
止型半導体装置。 - 【請求項２】 前記ダイパッドは前記端子部に比べて薄
肉であり、かつ、表面が前記端子部の内部端子の表面と
略一平面をなすことを特徴とする請求項１に記載の樹脂
封止型半導体装置。 - 【請求項３】 外部に露出している前記外部端子の表面
に半田からなる外部電極を備えることを特徴とする請求
項１または請求項２に記載の樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136704A JP2000332162A (ja) | 1999-05-18 | 1999-05-18 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136704A JP2000332162A (ja) | 1999-05-18 | 1999-05-18 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332162A true JP2000332162A (ja) | 2000-11-30 |
Family
ID=15181542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11136704A Pending JP2000332162A (ja) | 1999-05-18 | 1999-05-18 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332162A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002061835A1 (en) * | 2001-01-31 | 2002-08-08 | Hitachi, Ltd | Semiconductor device and its manufacturing method |
| JP2004207275A (ja) * | 2002-12-20 | 2004-07-22 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| JP2007074066A (ja) * | 2005-09-05 | 2007-03-22 | Seiko Epson Corp | 圧電デバイス |
| CN1307718C (zh) * | 2002-01-29 | 2007-03-28 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| JP2008244043A (ja) * | 2007-03-27 | 2008-10-09 | Denso Corp | モールドパッケージの実装構造 |
| JP2010177272A (ja) * | 2009-01-27 | 2010-08-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2012209314A (ja) * | 2011-03-29 | 2012-10-25 | Dainippon Printing Co Ltd | 半導体装置および半導体装置の製造方法 |
| CN103985675A (zh) * | 2013-02-07 | 2014-08-13 | 精工电子有限公司 | 半导体装置 |
| KR20210078533A (ko) * | 2018-12-05 | 2021-06-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 안테나 장치 |
| JP2022050174A (ja) * | 2020-09-17 | 2022-03-30 | アオイ電子株式会社 | 半導体装置の製造方法、及び、半導体装置 |
| US12381132B2 (en) | 2021-03-19 | 2025-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1999
- 1999-05-18 JP JP11136704A patent/JP2000332162A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002061835A1 (en) * | 2001-01-31 | 2002-08-08 | Hitachi, Ltd | Semiconductor device and its manufacturing method |
| KR100857161B1 (ko) * | 2001-01-31 | 2008-09-05 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
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| JP2012209314A (ja) * | 2011-03-29 | 2012-10-25 | Dainippon Printing Co Ltd | 半導体装置および半導体装置の製造方法 |
| CN103985675A (zh) * | 2013-02-07 | 2014-08-13 | 精工电子有限公司 | 半导体装置 |
| JP2014154689A (ja) * | 2013-02-07 | 2014-08-25 | Seiko Instruments Inc | 半導体装置 |
| KR20210078533A (ko) * | 2018-12-05 | 2021-06-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 안테나 장치 |
| KR102587458B1 (ko) * | 2018-12-05 | 2023-10-10 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 안테나 장치 |
| JP2022050174A (ja) * | 2020-09-17 | 2022-03-30 | アオイ電子株式会社 | 半導体装置の製造方法、及び、半導体装置 |
| JP7350703B2 (ja) | 2020-09-17 | 2023-09-26 | アオイ電子株式会社 | 半導体装置の製造方法、及び、半導体装置 |
| US12381132B2 (en) | 2021-03-19 | 2025-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device |
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