JP2004207323A - 半導体複合装置 - Google Patents

Abstract

【課題】小型化及び材料コストの低減を図ることができる半導体複合装置を提供する。
【解決手段】半導体複合装置は、集積回路１０２を有するＳｉ基板１０１と、このＳｉ基板１０１の表面に形成された平坦化領域１０３と、ＬＥＤ１２０を含み平坦化領域１０３上に貼り付けられたＬＥＤエピタキシャルフィルム１１０とを有する。平坦化領域１０３とＬＥＤエピタキシャルフィルム１１０との間には、メタル層１０５や層間絶縁膜１０６等から構成される平坦化膜１０４が介在する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、電子写真式プリンタに使用されるＬＥＤプリントヘッドのような半導体複合装置に関する。
【０００２】
【従来の技術】
図２５は、従来のＬＥＤプリントヘッドの一部を概略的に示す斜視図であり、図２６は、図２５のＬＥＤプリントヘッドに備えることができるＬＥＤアレイチップの一例を示す平面図である。図示されたＬＥＤプリントヘッド９００は、基板９０１上に備えられたＬＥＤアレイチップ９０２の電極パッド９０３と、基板９０１上に備えられた駆動ＩＣチップ９０４の電極パッド９０５とをボンディングワイヤ９０６で接続した構造を持つ。
【０００３】
また、下記の特許文献１には、薄膜構造の発光素子が開示されている。
【０００４】
【特許文献１】
特開平１０−０６３８０７号公報（図３から図６まで、図８、段落００２１）
【０００５】
【発明が解決しようとする課題】
しかしながら、図２５及び図２６に示されたＬＥＤプリントヘッド９００では、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４とをボンディングワイヤ９０６によって接続していたので、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４のそれぞれにワイヤボンド用の大きな（例えば、１００μｍ×１００μｍ）電極パッド９０３及び９０５を設ける必要があった。このため、ＬＥＤアレイチップ９０２及び駆動ＩＣチップ９０４の面積を小さくすることが困難であり、その結果、材料コストを削減することが困難であった。
【０００６】
また、ＬＥＤアレイチップ９０２において発光部９０７として機能する領域は、表面から５μｍ程度の深さの領域である。しかし、図２５及び図２６に示されたＬＥＤプリントヘッド９００では、安定したワイヤボンドの歩留まりを確保するために、ＬＥＤアレイチップ９０２の厚さは駆動ＩＣチップ９０４の厚さ（例えば、２５０μｍ〜３００μｍ）と同程度にする必要があった。このため、ＬＥＤプリントヘッド９００においては、ＬＥＤアレイチップ９０２の材料コストを削減することが困難であった。
【０００７】
さらにまた、特許文献１には、薄膜構造の発光素子が開示されているが、発光素子にはハンダボール用の電極パッドが備えられており、この電極パッドにハンダボールを介して個別電極が接続されている。このように、特許文献１の薄膜構造の発光素子は電極パッドを備えているので、その面積を縮小することが困難であった。
【０００８】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、小型化及び材料コストの低減を図ることができる半導体複合装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る半導体複合装置は、集積回路を有する半導体基板と、前記半導体基板の表面に形成された平坦化領域と、半導体素子を有し、前記平坦化領域上に貼り付けられた半導体薄膜とを備えたことを特徴としている。
【００１０】
また、本発明に係る他の半導体複合装置は、集積回路を有する半導体基板と、前記半導体基板の前記集積回路が形成された領域に隣接する領域上に形成され、前記集積回路が形成された領域よりも高い位置に表面を持つかさあげ層と、前記かさあげ層の表面上に貼り付けられた半導体薄膜とを備えたことを特徴としている。
【００１１】
また、本発明に係るさらに他の半導体複合装置は、集積回路を有する半導体基板と、前記半導体基板上に貼り付けられた半導体薄膜とを有し、前記半導体薄膜が、前記半導体素子が形成された側の第１の面を前記半導体基板側にしたことを特徴としている。
【００１２】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体複合装置であるＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図であり、図２は、ＬＥＤエピフィルムのボンディング前におけるＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。また、図３は、ＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図であり、図４は、図３をＳ_４−Ｓ_４線で切る面を概略的に示す断面図である。
【００１３】
図１から図４までに示されるように、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００は、集積回路１０２を有する半導体基板であるシリコン（Ｓｉ）基板１０１と、このＳｉ基板１０１の表面に形成された平坦化領域１０３とを備えている。平坦化領域１０３は、Ｓｉ基板１０１の表面上に絶縁膜（図示せず）を形成し、この絶縁膜が形成された面を平坦化処理（例えば、ＣＭＰ（Chemical Mechanical Polishing）処理）した領域である。第１の実施形態において、平坦化領域１０３は、Ｓｉ基板１０１の集積回路１０２上に形成されているが、Ｓｉ基板１０１上の集積回路１０２に隣接する領域に形成してもよい。
【００１４】
また、図１から図４までに示されるように、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００は、平坦化領域１０３上に形成された平坦化膜１０４を備えている。平坦化膜１０４は、メタル層１０５と、このメタル層１０５の周辺領域に形成された層間絶縁膜１０６とを有する。平坦化膜１０４の表面は、平坦化処理（例えば、ＣＭＰ処理）されている。
【００１５】
さらに、図１から図４までに示されるように、ＬＥＤ／駆動ＩＣ複合チップ１００は、ＬＥＤ１０５を含み、平坦化膜１０４上に貼り付けられた（ボンディングされた）シート状の半導体エピタキシャルフィルム１１０（以下「ＬＥＤエピフィルム」と言う。）を備えている。なお、平坦化膜１０４を備えずに、ＬＥＤエピフィルム１１０をＳｉ基板１０１の平坦化領域１０３の表面に直接貼り付けることもできる。
【００１６】
ＬＥＤエピフィルム１１０には、複数のＬＥＤ（発光部）１２０が形成されている。複数のＬＥＤ１２０は、等ピッチで１列に配列されている。ただし、複数のＬＥＤ１２０の配列は等ピッチに限定されない。また、複数のＬＥＤ１２０の列数も１列に限定されず、例えば、複数のＬＥＤ１２０の配列を、配列方向に直交する方向に規則的にずらしてもよい。また、ＬＥＤエピフィルム１１０に形成されるＬＥＤ１２０の数は図示の個数に限定されない。また、図３に示されるように、ＬＥＤエピフィルム１１０は、ＬＥＤ１２０の発光領域の幅Ｗ_２よりも広い幅Ｗ_１を持つ。例えば、ＬＥＤ１２０の発光領域の幅Ｗ_２を２０μｍとし、ＬＥＤエピフィルム１１０の幅Ｗ_１を５０μｍとし、ＬＥＤ１２０の発光領域の両側にそれぞれ１５μｍの余裕を持たせている。ＬＥＤエピフィルム１１０の幅Ｗ_１は、電極パッドを有する従来のＬＥＤプリントヘッドの基板の幅（通常、４００μｍ程度）よりも非常に小さい幅である。ただし、ＬＥＤエピフィルム１１０の幅Ｗ_１及びＬＥＤ１２０の発光領域の幅Ｗ_２は上記した値に限定されない。
【００１７】
ＬＥＤエピフィルム１１０は、後述するエピタキシャル層のみで構成されることが望ましい。ＬＥＤエピフィルム１１０の厚さは、ＬＥＤの安定した特性（例えば、発光特性や電気特性）を確保するために十分な厚さである２μｍ程度とすることができる。このＬＥＤエピフィルム１１０の厚さは、電極パッドを有する従来のＬＥＤプリントヘッドの厚さ（通常、３００μｍ程度）よりも非常に薄い厚さである。また、ＬＥＤエピフィルム１１０の厚さが厚くなると、その上に形成される薄膜の配線層に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、ＬＥＤエピフィルム１１０の厚さを、約１０μｍ以下にすることが望ましい。ただし、ポリイミド等の絶縁体材料を使って、段差領域を平坦化する等の方策を講ずることによって、ＬＥＤエピフィルム１１０の厚さを１０μｍを超える厚さにすることもできる。
【００１８】
Ｓｉ基板１０１は、集積回路１０２が作り込まれたモノリシックＳｉ基板である。Ｓｉ基板１０１の集積回路１０２には、ＬＥＤエピフィルム１１０に形成された複数のＬＥＤ１２０を駆動させるための複数の駆動ＩＣが含まれる。ただし、集積回路１０２には、複数の駆動ＩＣの他に、ＬＥＤ１２０の点灯制御に共通に使用される回路も含まれる。Ｓｉ基板１０１の厚さは、例えば、約３００μｍである。集積回路１０２の表面は、層間絶縁膜の開口部、配線パターン、又はエッチングパターン等により凹凸を有する。この凹凸を有する集積回路１０２上に絶縁膜（図示せず）を形成し、平坦化処理（例えば、ＣＭＰ処理）を施された領域が平坦化領域１０３である。
【００１９】
平坦化膜１０４は、ＬＥＤエピフィルム１１０の発光部１２０が接着される予定の領域に形成された複数のメタル層１０５と、メタル層１０５が形成された領域の周辺領域にメタル層１０５と同じ厚さで形成された層間絶縁膜１０６とを含む。ただし、平坦化膜１０４の構造や材質は、図示のものに限定されない。平坦化膜１０４の構造や材質は、Ｓｉ基板１０１の平坦化領域１０３の構造や材質、又は、ＬＥＤエピフィルム１１０の形状、大きさ、厚さ、材質等の各種要因に基づいて決定すればよい。
【００２０】
図５（ａ）及び（ｂ）は、平坦化膜１０４の形成プロセスを概略的に示す断面図である。平坦化膜１０４の形成に際しては、図５（ａ）に示されるように、Ｓｉ基板１０１の平坦化領域１０３上に、配線層１０５ａ、層間絶縁膜１０６ａ、メタル層１０５ｂを順に形成する。次に、図５（ｂ）に示されるように、層間絶縁膜１０６ａ及びメタル層１０５ｂに平坦化処理（例えば、ＣＭＰ処理）を施し、メタル層１０５及び層間絶縁膜１０６の表面を平坦化する。このようにして、平坦化領域１０３上に平坦化膜１０４が形成される。ただし、平坦化膜１０４の構造及び形成方法は、上記したものに限定されない。ここで、層間絶縁膜１０６ａは、酸化膜や窒化膜等の絶縁膜、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミド等で構成される。また、メタル層１０５は、例えば、パラジウム又は金等から構成される。なお、メタル層１０５は、金属以外の導電性材料（例えば、ポリシリコン）からなる導通層としてもよい。
【００２１】
また、図２又は図４に示されるように、ＬＥＤエピフィルム１１０は、ＬＥＤ１２０が形成された側の第１の面１１０ａと、その反対側の共通電極層（図示せず）を備えた側の第２の面１１０ｂとを有している。第１の実施形態においては、ＬＥＤエピフィルム１１０が、その第１の面１１０ａを平坦化領域１０３側にしている。図２に示されるように、ＬＥＤエピフィルム１１０は、複数のＬＥＤ１２０のそれぞれが、複数のメタル層１０５のそれぞれの上に重なるように位置合わせされ、平坦化膜１０４に接着されている。
【００２２】
次に、ＬＥＤ／駆動ＩＣ複合チップ１００の断面構造を説明する。図４に示されるように、ＬＥＤ／駆動ＩＣ複合チップ１００は、Ｓｉ基板１０１と、Ｓｉ基板１０１の集積回路１０２上に形成された平坦化領域１０３と、この平坦化領域１０３上に備えられた平坦化膜１０４と、ＬＥＤ１２０側の第１の面１１０ａを平坦化領域１０３側にしたＬＥＤエピフィルム１１０と、共通電極層１１６とを順に積層させた構造を持つ。共通電極層１１６は光を透過する導電性の材料、例えば、酸化物透明導電膜とすることができる。酸化物透明導電膜としては、例えば、ＩＴＯやＺｎＯを用いることができる。
【００２３】
図４に示されるように、ＬＥＤエピフィルム１１０は、ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層１１４（０≦ｚ≦１）と、ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層１１３（０≦ｙ≦１）と、ｎ型Ａｌ_ｘＧａ_１−ｘＡｓ層１１２（０≦ｘ≦１）と、ｎ型ＧａＡｓ層１１１とを積層させた構造を持つ。また、ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層１１３及びｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層１１４にはＺｎ拡散領域１１５が形成されている。共通電極層１１６は、ｎ型ＧａＡｓ層１１１上に形成されている。
【００２４】
ｎ型ＧａＡｓ層１１１の厚さは、約１０ｎｍ（＝約０．０１μｍ）であり、ｎ型Ａｌ_ｘＧａ_１−ｘＡｓ層１１２の厚さは、約０．５μｍであり、ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層１１３の厚さは、約１μｍであり、ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層１１４の厚さは、約０．５μｍであり、ｎ型ＧａＡｓ層１１５の厚さは、約１０ｎｍ（＝約０．０１μｍ）である。この場合には、ＬＥＤエピフィルム１１０の厚さは、約２．０２μｍとなる。ただし、各層の厚さは、上記値に限定されない。また、ＬＥＤエピフィルム１１０の材料として、（Ａｌ_ｘＧａ_１−ｘ）_ｙＩｎ_１−ｙＰ（ここで、０≦ｘ≦１且つ０≦ｙ≦１である。）、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を用いてもよい。
【００２５】
また、上記各層のＡｌ組成は、ｘ＞ｙ且つｚ＞ｙ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。Ｚｎ拡散領域１１５の拡散フロントは、ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層１１３の内部に位置するように構成することができる。
このように構成することにより、ｐｎ接合を介して注入された少数キャリアは、ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層１１３内、及び、Ｚｎ拡散によってＡｌ_ｙＧａ_１−ｙＡｓ層１１３内に形成されたｐ型Ａｌ_ｙＧａ_１−ｙＡｓ内に閉じ込められ、高い発光効率が得られる。即ち、図４に示されるような構造を採用することによって、ＬＥＤエピフィルム１１０の厚さを約２μｍと薄くすることができ、発光効率を高くすることができる。なお、上記説明においては、エピタキシャル層としてダブルへテロ型に複数のエピタキシャル層を積層し、そこにＺｎ拡散層による逆導電型不純物拡散領域を形成してホモ接合型とした場合を説明したが、シングルへテロ積層型又は単層のエピタキシャル層からなるエピタキシャル層に拡散領域を形成したホモ接合型ＬＥＤとすることもできる。
【００２６】
図６は、共通配線層１３０形成後におけるＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。共通配線層１３０は、ＬＥＤエピフィルム１１０の共通電極層１１６（図４に示す）と、Ｓｉ基板１０１の集積回路１０２の共通電極端子１０７とを電気的に接続する。共通配線層１３０は、例えば、薄膜のメタル配線である。共通配線層１３０は、▲１▼金を含む単層又は積層のメタル層、例えば、金で構成された層（Ａｕ層）、チタンと白金と金の積層層（Ｔｉ／Ｐｔ／Ａｕ積層層）、金と亜鉛の積層層（Ａｕ／Ｚｎ積層層）、金・ゲルマニウム・ニッケルを含む層と金層との積層層（ＡｕＧｅＮｉ／Ａｕ積層層）、▲２▼パラジウムを含む単層又は積層のメタル層、例えば、パラジウムで構成された層（Ｐｄ層）、パラジウムと金の積層層（Ｐｄ／Ａｕ積層層）、▲３▼アルミニウムを含む単層又は積層のメタル層、例えば、アルミニウムで構成された層（Ａｌ層）、アルミニウムとニッケルの積層層（Ａｌ／Ｎｉ積層層）、▲４▼ポリシリコンで構成された層、▲５▼ＩＴＯやＺｎＯ等の導電性酸化物薄膜等とすることができる。共通配線層１３０は、フォトリソグラフィ技術を用いて形成することができる。
【００２７】
また、共通配線層１３０とＬＥＤエピフィルム１１０の表面及び側面との間、共通配線層１３０とＳｉ基板１０１の表面との間、共通配線層１３０と集積回路１０２との間等のように、電気的にショートしてはならない領域には、絶縁膜（図示せず）が設けられ、正常な動作を確保できる構造になっている。ＬＥＤエピフィルム１１０上と集積回路１０２の共通電極端子１０７との間には、ＬＥＤエピフィルム１１０やＩＣ形成領域の段差が存在する。これらの段差領域で、共通配線層１１６に断線が発生しないようにし良好な被覆を可能にするために、ＰＣＶＤ（プラズマ化学気相成長）法で形成した絶縁膜によって層間絶縁膜を形成したり、又は、ポリイミド膜等で段差を平坦化する等、段差の形態に応じて層間絶縁膜を設けることが望ましい。
【００２８】
次に、ＬＥＤエピフィルム１１０の製造プロセスを説明する。図７から図９までは、ＬＥＤエピフィルム１１０の製造プロセスを概略的に示す断面図であり、図１０は、図９をＳ_１０−Ｓ_１０線で切る面を概略的に示す断面図である。なお、図９は、図１０をＳ_９−Ｓ_９線で切る面を示す断面図に相当する。
【００２９】
ＬＥＤエピタキシャル層１１０ｃ（剥離される前は「ＬＥＤエピタキシャル層１１０ｃ」と記載し、剥離された後は「ＬＥＤエピフィルム１１０」と記載する。）の製造は、有機金属化学蒸着法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって行うことができる。ＬＥＤエピタキシャル層１１０ｃの製造に際しては、図７に示されるように、ＧａＡｓ基板１４１上に、ＧａＡｓバッファ層１４２、（ＡｌＧａ）ＩｎＰエッチングストップ層１４３、及びＡｌＡｓ剥離層１４４を順に成膜する。次に、ＡｌＡｓ剥離層１４４上に、ＧａＡｓコンタクト層１１１（ｎ型ＧａＡｓ層１１１）、ＡｌＧａＡｓ下クラッド層１１２（ｎ型Ａｌ_ｘＧａ_１−ｘＡｓ層１１２）、ＡｌＧａＡｓ活性層１１３（ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層１１３）、及びＡｌＧａＡｓ上クラッド層１１４（ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層１１４）を順に成膜する。ＬＥＤエピフィルム１１０の剥離は、化学的リフトオフ法を用いて行うことができる。ここで、エッチングストップ層１４３を省くこともできる。また、ＬＥＤエピタキシャル層１１０ｃ及びＬＥＤエピフィルム形成用基板１４０に他の半導体エピタキシャル層を追加するなど種々の変形が可能である。
【００３０】
次に、図８に示されるように、固相拡散法等により亜鉛（Ｚｎ）からなるＰ型不純物を拡散し、Ｚｎ拡散領域１１５を形成する。その後、固相拡散時に用いた拡散源膜は除去し、ＧａＡｓコンタクト層のＺｎ拡散領域表面を露出させる。
【００３１】
次に、図９及び図１０に示されるように、１０％ＨＦ（弗化水素）液により、ＡｌＡｓ剥離層１４４を選択的に除去する。ＡｌＡｓ剥離層１４４に対するエッチング速度は、ＡｌＧａＡｓ層１１２〜１１４、ＧａＡｓ層１１１，１４１，１４２、及びエッチングストップ層１４３に対するエッチング速度に比べ格段に大きいので、ＡｌＡｓ剥離層１４４を選択的にエッチングすることができる。これにより、ＬＥＤエピフィルム１１０を、ＬＥＤエピフィルム製造用基板１４０から剥がすことが可能になる。なお、このＬＥＤエピフィルム１１０を薄くするとともに、比較的短い時間でＬＥＤエピフィルム製造用基板１４０から剥がすためには、例えば、ＬＥＤエピフィルム１１０の幅を３００μｍ以下、例えば、５０μｍ程度とすることが望ましい。このためには、図１０に示されるように、幅Ｗ_１が５０μｍとなるように、各エピタキシャル層１１１〜１１４をエッチングし、溝１４５を形成しておく。溝１４５の形成は、溝形成領域レジスト等によりマスクをしておき、燐酸過水によりエッチングするフォトリソグラフィ工程により行う。燐酸過水は、ＡｌＧａＡｓ層１１２〜１１４、ＧａＡｓ層１１１，１４１，１４２は、エッチングするが、（ＡｌＧａ）ＩｎＰエッチングストップ層１４３に対するエッチング速度が遅いので、上面から溝１４５をエッチング形成する際に溝が基板１４１まで到達するのを防止することができる。溝１４５を形成するにあたり溝形成予定領域上の絶縁膜をあらかじめ除去した構造とした後に、溝１４５を形成してもよい。溝１４５を形成するためのフォトリソ、エッチング工程で、溝１４５を形成するためのレジストマスクを使って溝形成予定領域上の絶縁膜を除去し、さらに溝形成のためのエッチングを行ってもよい。溝１４５を形成した後、ＨＦ液によりエッチングすることにより、ＡｌＡｓ剥離層１４４をエッチングし、ＬＥＤエピフィルム１１０を剥離する。なお、図１０には、ＡｌＡｓ剥離層１４４が残されている状態（エッチング途中）が示されているが、ＬＥＤエピフィルム１１０を保持した状態で、ＡｌＡｓ剥離層１４４は完全に除去される。ＡｌＡｓ剥離層１４４をエッチング除去した後、エッチング液が残留しないように純水による水洗処理を施す。ＬＥＤエピフィルム１１０の剥離に際して、ＬＥＤエピフィルムを支持及び保護する支持体をＬＥＤエピフィルム１１０上に設けることができる。例えば、ＬＥＤエピフィルム１１０の上に支持体を設けた場合、ＬＥＤエピフィルム支持体表面を、例えば、真空吸着や光硬化性粘着シート（光照射により粘着性を失う粘着シート）等により吸着し所定の位置に移動することができる。
【００３２】
図１１（ａ）から（ｄ）までは、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップにおけるＬＥＤエピフィルムのボンディングプロセスを概略的に示す断面図である。図１１（ａ）に示されるように、基板１４０から剥離されたＬＥＤエピフィルム１１０（図９及び図１０に示される剥離前のＬＥＤエピタキシャル層１１０ｃ）は、第１の支持体１５０の光硬化性粘着シート１５０ａによって支持され、図１１（ｂ）に示されるように、第２の支持体１６０上に光硬化性粘着シート１６０ａに付着させる。次に、光照射（例えば、ＵＶ照射）によって、第１の支持体１５０の光硬化性粘着シート１５０ａの粘着性を消失させ、その後、図１１（ｄ）に示されるように、第２の支持体１６０の位置を反転させることによって、ＬＥＤエピフィルム１１０を上下反転させる。この状態で、ＬＥＤエピフィルム１１０をＳｉ基板１０１の平坦化領域１０３上（又はその上に形成された平坦化膜１０４上）に貼り付け、光照射（例えば、ＵＶ照射）によって、第２の支持体１６０の光硬化性粘着シート１６０ａの粘着性を消失させ、第２の支持体１６０を引き離す。
【００３３】
以上説明したように、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、Ｓｉ基板１０１に形成された集積回路１０２の表面に平坦化領域１０３を形成し、この平坦化領域１０３上に平坦化膜１０４を設け、その上にＬＥＤエピフィルム１１０を接着した構造としたので、ＬＥＤエピフィルム１１０に個別電極のためのワイヤボンド用電極パッドを設ける必要がない。また、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、共通配線層１３０をフォトリソグラフィ技術を用いて形成された薄膜の層としたので、ＬＥＤエピフィルム１１０に共通電極のためのワイヤボンド用電極パッドを設ける必要がない。このため、ＬＥＤエピフィルム１１０の面積を小さくでき、その結果、ＬＥＤ／駆動ＩＣ複合チップ１００の小型化を実現できる。また、ＬＥＤエピフィルム１１０の面積を小さくできるので、材料コストの低減を図ることができる。
【００３４】
また、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、ＬＥＤエピフィルム１１０の厚さをワイヤボンドに対する強度を考慮して厚くする必要がない。このように、ＬＥＤエピフィルム１１０の厚さを薄くできるので、材料コストの低減を図ることができる。
【００３５】
さらに、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、ＬＥＤエピフィルム１１０のＬＥＤ１２０側の第１の面１１０ａをＳｉ基板１０１の平坦化領域１０３側にし、平坦化膜１０４のメタル層１０５に重ねているので、各ＬＥＤ１２０を集積回路１０２に接続するための個別配線層を設ける必要がなく、構成及び製造プロセスの簡素化を実現できる。
【００３６】
さらにまた、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、集積回路１０２上の平坦化領域１０３上にＬＥＤエピフィルム１１０を備えているので、集積回路１０２を有するＳｉ基板の幅を大幅に削減できる。
【００３７】
また、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、複数の共通配線層１３０をＬＥＤ１２０の配列方向に均等配列しているので、ＬＥＤエピフィルム１１０の共通電極層１１６の電位のばらつきを小さくでき、各ＬＥＤ１２０の発光強度のばらつきを小さくすることができる。
【００３８】
図１２は、本発明の第１の実施形態の変形例に係る半導体複合装置としてのＬＥＤ／駆動ＩＣ複合チップ１７０を概略的に示す断面図である。図１２において、図６（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１２に示されたＬＥＤ／駆動ＩＣ複合チップ１７０は、共通配線層１３１の形状が、図６に示される共通配線層１３０と相違する。図１２に示されるＬＥＤ／駆動ＩＣ複合チップ１７０においては、共通配線層１３１は、複数のＬＥＤ１２０上の開口部１３１ａを除いて、ＬＥＤエピフィルム１１０のほぼ全域に広がる形状をしている。共通配線層１３１としては、透明電極や半透明電極を用いることもできる。この場合には、ＬＥＤエピフィルム１１０の共通電極層１１６の電位のばらつきを小さくすることができ、各ＬＥＤ１２０の発光強度のばらつきを小さくすることができる。
【００３９】
＜第２の実施形態＞
図１３は、本発明の第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図であり、図１４は、ＬＥＤエピフィルムのボンディング前における第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。また、図１５は、図１３をＳ_１５−Ｓ_１５線で切る面を概略的に示す断面図である。
【００４０】
図１３において、図１（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図１４において、図２（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図１５において、図４（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１３及び図１４に示されたＬＥＤ／駆動ＩＣ複合チップ２００は、各メタル層１０５上に１個のＬＥＤエピフィルム２１０を貼り付け、且つ、各ＬＥＤエピフィルム２１０が１個のＬＥＤを有する点が、図１及び図２に示される第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。
【００４１】
図１５に示されるように、ＬＥＤエピフィルム２１０は、ｐ型ＧａＡｓ層２１５上に、ｐ型Ａｌ_ｘＧａ_１−ｘＡｓ層２１４、ｐ型Ａｌ_ｙＧａ_１−ｙＡｓ層２１３、ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層２１２、及びｎ型ＧａＡｓ層２１１を順に形成した構造を持つ。ＬＥＤエピフィルム２１０の製造に際しては、第１の実施形態と同様に、ＬＥＤエピフィルム製造用基板上に、ｎ型ＧａＡｓ層２１１、ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層２１２、ｐ型Ａｌ_ｙＧａ_１−ｙＡｓ層２１３、ｐ型Ａｌ_ｘＧａ_１−ｘＡｓ層２１４、及びｐ型ＧａＡｓ層２１５を順に成膜する。ＬＥＤエピフィルム２１０のボンディングに際しては、第１の実施形態と同様に、ＬＥＤエピフィルム製造用基板からＬＥＤエピフィルム２１０を剥離し、ＬＥＤが形成された側の第１の面２１０ａを平坦化領域１０３側にするように上下を反転させ、ＬＥＤエピフィルム２１０をＳｉ基板１０１上のメタル層１０５に貼り付ける。その後、開口部２３０ａを有する共通電極層２３０を形成する。共通電極層２３０は、第１の実施形態における共通電極層１３０と同様に、ＬＥＤエピフィルム２１０の共通電極領域上から集積回路１０２の共通電極端子上まで延びる薄膜の配線層である。上記各層のＡｌ組成は、ｘ＞ｙ且つｚ＞ｙ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。ただし、ＬＥＤエピフィルム２１０の構造及び組成は上記したものに限定されない。例えば、シングルへテロ型でも、ホモ型でもよく、ダブルへテロ型においても、クラッド層の間にノンドープの活性層を設ける、又は、量子井戸層を挿入する等の種々の構造が可能である。また、ｐ型とｎ型を逆にする等の変形も可能である。
【００４２】
以上説明したように、第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００によれば、ＬＥＤエピフィルム２１０が小さく分割されているので、ＬＥＤエピフィルム２１０の熱膨張係数とＳｉ基板１０１の熱膨張係数とが大きく異なる場合に問題となり得る、ＬＥＤエピフィルム２１０の内部応力を軽減でき、ＬＥＤエピフィルム２１０の欠陥の発生要因の一つを排除できる。このため、第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００の信頼性を高めることができる。
【００４３】
また、第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００によれば、ＬＥＤエピフィルム２１０が小さく分割されており、接着領域が小さいので、ＬＥＤエピフィルム２１０をメタル層１０５に密着させるプロセスが容易であり、密着性の不完全さに起因する欠陥発生率を低減できる。
【００４４】
さらに、第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００によれば、ＬＥＤエピフィルム２１０が発光領域以外の部分を持たないのでＬＥＤエピフィルム２１０の幅を狭くすることができ、共通配線層の長さを短くすることができる。
【００４５】
なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。
【００４６】
＜第３の実施形態＞
図１６は、本発明の第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図であり、図１７は、ＬＥＤエピフィルム３１０のボンディング前におけるＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。また、図１８は、ＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【００４７】
図１６から図１８までに示されるように、第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ３００は、集積回路３０２を有するＳｉ基板３０１と、このＳｉ基板３０１の表面に形成された平坦化領域３０３と、この平坦化領域３０３上に形成された平坦化膜３０４とを備えている。平坦化領域３０３は、Ｓｉ基板３０１の表面上に絶縁膜（図示せず）を形成し、この絶縁膜が形成された面を平坦化処理（例えば、ＣＭＰ処理）した領域である。第３の実施形態において、平坦化領域３０３は、Ｓｉ基板３０１の集積回路３０２上に形成されているが、Ｓｉ基板３０１上の集積回路３０２に隣接する領域に形成してもよい。また、第３の実施形態における平坦化膜３０４は、メタル層３０５である。
【００４８】
また、図１６から図１８までに示されるように、ＬＥＤ／駆動ＩＣ複合チップ３００は、ＬＥＤ３２０を含み、平坦化膜３０４上に貼り付けられた（ボンディングされた）シート状のＬＥＤエピフィルム３１０を備えている。ＬＥＤエピフィルム３１０は、ＬＥＤ３２０が形成された側の第１の面３１０ａの反対側の第２の面３１０ｂに共通電極層（図示せず）を有し、第２の面３１０ｂをＳｉ基板３０１の平坦化領域３０３側にして、メタル層３０５に貼り付けている。なお、平坦化膜３０４（メタル層３０５）を備えずに、ＬＥＤエピフィルム３１０をＳｉ基板３０１の平坦化領域３０３の表面（例えば、電極領域）上に直接貼り付けることも可能である。
【００４９】
また、図１６及び図１８に示されるように、ＬＥＤ／駆動ＩＣ複合チップ３００は、ＬＥＤエピフィルム３１０のＬＥＤ３２０上から集積回路３０２の個別電極端子３０８上に至る領域に形成された薄膜の個別配線層３３０を備えている。
なお、個別配線層３３０の下には、適宜層間絶縁膜（図示せず）が備えられる。
【００５０】
以上説明したように、第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ３００によれば、ＬＥＤエピフィルム３１０の第２の面３１０ｂをメタル層３０５に接着する構造を採用しているので、より強い接着強度を得ることができる。
【００５１】
なお、第３の実施形態において、上記以外の点は、上記第１又は第２の実施形態の場合と同じである。
【００５２】
＜第４の実施形態＞
図１９は、本発明の第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す示す斜視図であり、図２０は、ＬＥＤエピフィルムのボンディング前におけるＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。また、図２１は、ＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図であり、図２２は、図２１をＳ_２２−Ｓ_２２線で切る面を概略的に示す断面図である。
【００５３】
図１９から図２１までに示されるように、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ４００は、集積回路４０２を有するＳｉ基板４０１と、このＳｉ基板４０１の表面に形成された平坦化領域４０３と、この平坦化領域４０３上に形成されたメタル層４０５とを備えている。平坦化領域４０３は、Ｓｉ基板４０１の表面上に絶縁膜（図示せず）を形成し、この絶縁膜が形成された面を平坦化処理（例えば、ＣＭＰ処理）した領域である。第４の実施形態においては、平坦化領域４０３は、Ｓｉ基板４０１の集積回路４０２上及び集積回路に隣接する領域４０３ａに形成されている。集積回路が形成された領域に隣接する領域４０３ａ上には、メタル層４０５が形成されており、メタル層４０５の表面にＬＥＤエピフィルム４１０が貼り付けられ（ボンディングされ）ている。
【００５４】
また、図１９から図２１までに示されるように、ＬＥＤ／駆動ＩＣ複合チップ４００は、ＬＥＤ４２０を含み、メタル層４０５上に貼り付けられたシート状のＬＥＤエピフィルム４１０を備えている。ＬＥＤエピフィルム４１０は、ＬＥＤ４２０が形成された側の第１の面４１０ａの反対側の第２の面４１０ｂに共通電極層（図示せず）を有し、第２の面４１０ｂをＳｉ基板３０１の平坦化領域４０３側にして、メタル層４０５に貼り付けている。ただし、第１の実施形態と同様に、メタル層を複数形成し、第１の面４１０ａのＬＥＤ４２０をメタル層に重ねるように形成してもよい。また、第２の実施形態と同様に、１個のＬＥＤを有するＬＥＤエピフィルムを複数個、メタル層上に配列してもよい。さらに、メタル層４０５を備えずに、ＬＥＤエピフィルム４１０をＳｉ基板４０１の平坦化領域４０３ａの表面（例えば、電極領域）上に直接貼り付けることも可能である。
【００５５】
また、図１９及び図２１に示されるように、ＬＥＤ／駆動ＩＣ複合チップ４００は、ＬＥＤエピフィルム４１０のＬＥＤ４２０上から集積回路４０２の個別電極端子４０８上に至る領域に形成された薄膜の個別配線層４３０を備えている。
なお、個別配線層４３０の下（例えば、メタル層４０５との間）には、適宜層間絶縁膜（図示せず）が備えられる。
【００５６】
以上説明したように、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ４００によれば、ＬＥＤエピフィルム４１０をＳｉ基板４０１の集積回路４０２の表面（凹凸を有する表面）４０２ａよりも高い位置に貼り付けることができる。このため、ＬＥＤエピフィルム４１０をメタル層４０５上に貼り付けるプロセスにおいて使用される装置の一部（例えば、ボンディングコレット）が集積回路５０２の表面（凸部）４０２ａに当たるという不具合を回避し易い。
【００５７】
なお、第４の実施形態において、上記以外の点は、上記第１から第３までの実施形態の場合と同じである。
【００５８】
＜第５の実施形態＞
図２３は、本発明の第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す断面図である。
【００５９】
第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ５００は、集積回路５０２を有するＳｉ基板５０１と、Ｓｉ基板５０１の集積回路５０２が形成された領域に隣接する領域５０３に形成され、集積回路５０２が形成された領域よりも高い位置に表面５０４ａを持つかさあげ層５０４と、かさあげ層５０４上に形成されたメタル層５０５と、メタル層５０５の表面に貼り付けられたＬＥＤエピフィルム５１０とを有する。かさあげ層５０４の材質及び構成は、自由に選択できるが、メタル層５０５と電気的に接続された配線層及びその周辺領域に形成された絶縁層を含むことができる。
【００６０】
以上説明したように、第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ５００によれば、ＬＥＤエピフィルム５１０をＳｉ基板５０１の集積回路５０２の表面（凹凸を有する表面）５０２ａよりも高い位置に貼り付けることができる。このため、ＬＥＤエピフィルム５１０をかさあげ層５０４上のメタル層５０５上に貼り付けるプロセスにおいて使用される装置の一部（例えば、ボンディングコレット）が集積回路５０２の表面（凸部）５０２ａに当たるという問題を回避し易い。
【００６１】
なお、第５の実施形態において、上記以外の点は、上記第１から第４までの実施形態の場合と同じである。
【００６２】
＜本発明が適用されたＬＥＤプリントヘッド＞
図２４は、本発明に係る半導体複合装置を組み込んだＬＥＤプリントヘッド７００を概略的に示す断面図である。図２４に示されるように、ＬＥＤプリントヘッド７００は、ベース部材７０１と、ベース部材７０１に固定されたＬＥＤユニット７０２と、柱状の光学素子を多数配列したロッドレンズアレイ７０３と、ロッドレンズアレイ７０３を保持するホルダ７０４と、これらの構成７０１〜７０４を固定するクランプ７０５とを有する。ＬＥＤユニット７０２には、上記実施形態の半導体複合装置であるＬＥＤ／駆動ＩＣチップが搭載されている。ＬＥＤユニット７０２で発生した光はロッドレンズアレイ７０３を通して照射される。
ＬＥＤプリントヘッド７００は、電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。
【００６３】
＜可能な変形例＞
なお、上記実施形態においては、Ｓｉ基板上の平坦化膜がメタル層を含む場合を説明したが、メタル層に代えてポリシリコンや、ＩＴＯ、ＺｎＯ等の導電性酸化物等の金属以外の導電性薄膜層を用いてもよい。
【００６４】
また、上記実施形態においては、半導体基板としてＳｉ基板上を用いた場合を説明したが、半導体基板の材料には、アモルファスシリコン、単結晶シリコン、ポリシリコンの他、化合物半導体、有機半導体のような他の材料を用いることもできる。
【００６５】
また、上記実施形態においては、半導体薄膜に備えられた半導体素子が、ＬＥＤである場合を説明したが、半導体素子は、レーザー等の他の発光素子、受光素子、ホール素子、及びピエゾ素子等のような他の素子であってもよい。
【００６６】
また、上記実施形態においては、ＬＥＤエピフィルムがエピタキシャル層から構成された場合を説明したが、エピタキシャル層ではない半導体薄膜を採用してもよい。
【００６７】
また、上記実施形態においては、半導体基板上の平坦化領域上に又は平坦化膜上にＬＥＤエピフィルムを貼り付けた場合を説明したが、半導体基板上の表面の凹凸が小さい場合には、平坦化処理（例えば、ＣＭＰ処理）が行われていない領域上にＬＥＤエピフィルムを貼り付けてもよい。
ともできる。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、半導体基板の表面に平坦化領域を形成し、この平坦化領域上に又は平坦化膜を介在させて半導体薄膜を貼り付けた構造としたので、半導体薄膜にワイヤボンド用電極パッドを設けなくてもよく、半導体薄膜の面積を小さくでき、その結果、半導体装置の小型化を実現できる。また、半導体薄膜の面積を小さくできるので、材料コストの低減を図ることができる。
【００６９】
また、半導体薄膜の半導体素子が形成された側の第１の面を平坦化領域側にした場合には、半導体薄膜と半導体基板の集積回路とを接続するための配線層を減らすことができ、構成及び製造プロセスの簡素化を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。
【図２】ＬＥＤエピフィルムのボンディング前における第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。
【図３】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図４】図３をＳ_４−Ｓ_４線で切る面を概略的に示す断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの平坦化膜の形成プロセスを概略的に示す断面図である。
【図６】共通配線層形成後における第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図７】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その１）を概略的に示す断面図である。
【図８】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その２）を概略的に示す断面図である。
【図９】第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その３）を概略的に示す断面図である。
【図１０】図９をＳ_１０−Ｓ_１０線で切る面を概略的に示す断面図である。
【図１１】（ａ）から（ｄ）までは、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップにおけるＬＥＤエピフィルムのボンディングプロセスを概略的に示す断面図である。
【図１２】第１の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図１３】本発明の第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。
【図１４】ＬＥＤエピフィルムのボンディング前における第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。
【図１５】図１３をＳ_１５−Ｓ_１５線で切る面を概略的に示す断面図である。
【図１６】本発明の第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。
【図１７】ＬＥＤエピフィルムのボンディング前における第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。
【図１８】第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図１９】本発明の第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す示す斜視図である。
【図２０】ＬＥＤエピフィルムのボンディング前における第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す斜視図である。
【図２１】第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図２２】図２１をＳ_２２−Ｓ_２２線で切る面を概略的に示す断面図である。
【図２３】本発明の第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの概略的に示す断面図である。
【図２４】本発明に係る半導体複合装置を組み込んだＬＥＤプリントヘッドを概略的に示す断面図である。
【図２５】従来のＬＥＤプリントヘッドの一部を概略的に示す斜視図である。
【図２６】図２５のＬＥＤプリントヘッドに備えられたＬＥＤアレイチップの一部を示す平面図である。
【符号の説明】
１００，１７０，２００，３００，４００，５００ ＬＥＤ／駆動ＩＣ複合チップ、
１０１，３０１，４０１，５０１ Ｓｉ基板、
１０２，３０２，４０２，５０２ 集積回路、
１０３，３０３，４０３ 平坦化領域、
１０４，３０４ 平坦化膜、
１０５，３０５，４０５，５０５ メタル層、
１０６ 層間絶縁膜、
１０７ 集積回路の共通電極端子、
１１０，２１０，３１０，４１０，５１０ エピタキシャルフィルム（ＬＥＤエピフィルム）、
１１０ａ，２１０ａ，３１０ａ 第１の面、
１１０ｂ，２１０ｂ，３１０ｂ 第２の面、
１１０ｃ 半導体エピタキシャル層、
１１１ ＧａＡｓコンタクト層（ｎ型ＧａＡｓ層）、
１１２ ＡｌＧａＡｓ下クラッド層（ｎ型Ａｌ_ｘＧａ_１−ｘＡｓ層）、
１１３ ＡｌＧａＡｓ活性層（ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層）、
１１４ ＡｌＧａＡｓ上クラッド層（ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層）、
１１５ Ｚｎ拡散領域、
１１６ 共通電極層、
１２０，３２０，４２０ ＬＥＤ（発光部）、
１３０，１３１，２３０ 共通配線層、
１４０ ＬＥＤエピフィルム製造用基板、
１４１ ＧａＡｓ基板、
１４２ ＧａＡｓバッファ層、
１４３ （ＡｌＧａ）ＩｎＰエッチングストップ層、
１４４ ＡｌＡｓ剥離層、
１４５ エッチング溝、
１５０ 第１の支持体、
１６０ 第２の支持体、
２１１ ＧａＡｓ層、
２１２ ｐ型Ａｌ_ｘＧａ_１−ｘＡｓ層、
２１３ ｐ型Ａｌ_ｙＧａ_１−ｙＡｓ層、
２１４ ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層、
２１５ ｎ型ＧａＡｓ層、
２３０ａ 共通配線層の開口部、
３０８，４０８ 集積回路の個別端子領域、
４０２ａ，５０２ａ 集積回路の表面、
４０３ａ，５０３ 集積回路が形成された領域に隣接する領域、
４３０ 集積回路の個別電極端子、
５０４ かさあげ層、
５０４ａ かさあげ層の表面、
７００ ＬＥＤプリントヘッド、
７０２ ＬＥＤユニット、
７０３ ロッドレンズアレイ。

Claims (19)

1. 集積回路を有する半導体基板と、
   前記半導体基板の表面に形成された平坦化領域と、
   半導体素子を有し、前記平坦化領域上に貼り付けられた半導体薄膜と
   を備えたことを特徴とする半導体複合装置。
2. 前記平坦化領域が、前記半導体基板の表面に平坦化処理を施した領域であることを特徴とする請求項１に記載の半導体複合装置。
3. 前記平坦化領域が、前記半導体基板の前記集積回路上に形成されたことを特徴とする請求項１又は２のいずれかに記載の半導体複合装置。
4. 前記平坦化領域が、前記半導体基板の前記集積回路に隣接する領域に形成されたことを特徴とする請求項１又は２のいずれかに記載の半導体複合装置。
5. 前記平坦化領域と前記半導体薄膜との間に、平坦化膜を介在させ、
   前記平坦化膜の前記半導体薄膜側の面に平坦化処理が施されている
   ことを特徴とする請求項１から４までのいずれかに記載の半導体複合装置。
6. 前記平坦化膜が、導通層と、前記導通層が形成された領域の周辺領域に形成された層間絶縁膜とを有することを特徴とする請求項５に記載の半導体複合装置。
7. 前記半導体薄膜が、前記半導体素子が形成された側の第１の面を前記平坦化領域側にしたことを特徴とする請求項１から６までのいずれかに記載の半導体複合装置。
8. 前記半導体薄膜が、前記第１の面の反対側の第２の面に共通電極層を有し、
   前記集積回路が、共通電極端子を有し、
   前記半導体薄膜の前記共通電極層上から前記集積回路の前記共通電極端子上に至る領域に形成された薄膜の共通配線層を備えた
   ことを特徴とする請求項７に記載の半導体複合装置。
9. 前記半導体薄膜が、前記半導体素子が形成された側の第１の面の反対側の第２の面に共通電極層を有し、前記第２の面を前記平坦化領域側にしたことを特徴とする請求項１から６までのいずれかに記載の半導体複合装置。
10. 前記集積回路が、個別電極端子を有し、
    前記半導体薄膜の前記半導体素子上から前記個別電極端子上に至る領域に形成された薄膜の個別配線層を備えた
    ことを特徴とする請求項９に記載の半導体複合装置。
11. 集積回路を有する半導体基板と、
    前記半導体基板の前記集積回路が形成された領域に隣接する領域上に形成され、前記集積回路が形成された領域よりも高い位置に表面を持つかさあげ層と、
    前記かさあげ層の表面上に貼り付けられた半導体薄膜と
    を備えたことを特徴とする半導体複合装置。
12. 集積回路を有する半導体基板と、
    前記半導体基板上に貼り付けられた半導体薄膜とを有し、
    前記半導体薄膜が、前記半導体素子が形成された側の第１の面を前記半導体基板側にしたことを特徴とする半導体複合装置。
13. 前記半導体基板と前記半導体薄膜との間に、導通層を介在させたことを特徴とする請求項１２に記載の半導体複合装置。
14. 前記半導体基板と前記半導体薄膜との間であって前記導通層が形成された領域の周辺領域に、層間絶縁膜を備えたことを特徴とする請求項１３に記載の半導体複合装置。
15. 前記半導体薄膜が、前記第１の面の反対側の第２の面に共通電極層を有し、
    前記集積回路が、共通電極端子を有し、
    前記半導体薄膜の前記共通電極層上から前記集積回路の前記共通電極端子上に至る領域に形成された薄膜の共通配線層を備えた
    ことを特徴とする請求項１２から１４までのいずれかに記載の半導体複合装置。
16. 前記半導体薄膜が、化合物半導体を主材料とすることを特徴とする請求項１から１５までのいずれかに記載の半導体複合装置。
17. 前記半導体素子が、発光素子、受光素子、ホール素子、及びピエゾ素子の内のいずれかの素子であり、
    前記集積回路が、前記半導体素子を駆動させる駆動ＩＣを含む
    ことを特徴とする請求項１から１６までのいずれかに記載の半導体複合装置。
18. 前記半導体薄膜に、前記半導体素子が複数個配列されていることを特徴とする請求項１から１７までのいずれかに記載の半導体複合装置。
19. 前記半導体薄膜に、前記半導体素子が１個備えられていることを特徴とする請求項１から１７までのいずれかに記載の半導体複合装置。

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