JPS61102767A - 半導体記憶装置の駆動方法 - Google Patents
半導体記憶装置の駆動方法Info
- Publication number
- JPS61102767A JPS61102767A JP59224087A JP22408784A JPS61102767A JP S61102767 A JPS61102767 A JP S61102767A JP 59224087 A JP59224087 A JP 59224087A JP 22408784 A JP22408784 A JP 22408784A JP S61102767 A JPS61102767 A JP S61102767A
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- JP
- Japan
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- semiconductor
- layer
- memory device
- electrode
- barrier layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のヘテロ界面に生成される二次元電子ガ
ス（以下２ＤＥＧとする）層間で電子の遣り取りを行わ
せる形式の半導体記憶装置に関する。
ス（以下２ＤＥＧとする）層間で電子の遣り取りを行わ
せる形式の半導体記憶装置に関する。
従来、多くの形式の半導体記憶装置が知られている。
例えばＭＩＳ （ｍｅｔａｌ １ｎｓｕｌａｔｏｒ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果型トランジス
タにフローティング・ゲートを組み合わせた不揮発性Ｍ
ＩｓメモリやＣＭＯ３（ｃｏｍｐｌｅｍｅｎｔａｒｙ
ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）
を用いたダイナミックＲＡＭ （ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）或いは
スタティックＲＡＭ （ｓ ｔａ ｔ ｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等が知られ
ている。
ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果型トランジス
タにフローティング・ゲートを組み合わせた不揮発性Ｍ
ＩｓメモリやＣＭＯ３（ｃｏｍｐｌｅｍｅｎｔａｒｙ
ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）
を用いたダイナミックＲＡＭ （ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）或いは
スタティックＲＡＭ （ｓ ｔａ ｔ ｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等が知られ
ている。
然しなから、前記不揮発性ＭＩＳメモリは書き込みに高
電圧或いは長時間を必要とし、また、グイナミノクＲＡ
Ｍ或いはｓｔａｔｉｃＲＡＭは多数の素子を必要とする
等、種々の欠点があり、そして、総体的に言えることは
、まだまだスピードに関しては満足すべき状態にはない
ことである。
電圧或いは長時間を必要とし、また、グイナミノクＲＡ
Ｍ或いはｓｔａｔｉｃＲＡＭは多数の素子を必要とする
等、種々の欠点があり、そして、総体的に言えることは
、まだまだスピードに関しては満足すべき状態にはない
ことである。
本発明は、従来の如何なる半導体記憶装置よりも高速で
書き込み及び読み出しが可能である半導体記憶装置を堤
供する。
書き込み及び読み出しが可能である半導体記憶装置を堤
供する。
本発明の半導体記憶装置では、半絶縁性ＧａＡｓ基板上
にｎ型Ａ７！ＧａＡｓよりなるワイド・ハント・ギャッ
プを有し且つ電子親和力が小である半導体バリヤ層を挟
んで上下に積層され該半導体バリヤ屓との間に複数のヘ
テロ界面を形成するノン・ドープのＧａＡｓよりなる二
つの半導体層と、該上層の半導体上に設けられたノン・
ドープのＡｌ２ＧａＡｓ半導体屓と、その上に形成され
たＡｌ蒸着膜よりなるケート電極と、前記上側のヘテロ
界面に接して設けられた金・ゲルマニウム／金よりなる
第１のソース・ドレイン電極と、前記下側のヘテロ界面
に該半導体バリヤ層上から形成した金・ゲルマニウム／
金からなる第２のソース・ドレイン電極とを具備し、該
電極に二つのヘテロ界面間で電子の遣り取りが行われる
ような制御信号を加えるようにしたことを特徴とする構
成を採っている。
にｎ型Ａ７！ＧａＡｓよりなるワイド・ハント・ギャッ
プを有し且つ電子親和力が小である半導体バリヤ層を挟
んで上下に積層され該半導体バリヤ屓との間に複数のヘ
テロ界面を形成するノン・ドープのＧａＡｓよりなる二
つの半導体層と、該上層の半導体上に設けられたノン・
ドープのＡｌ２ＧａＡｓ半導体屓と、その上に形成され
たＡｌ蒸着膜よりなるケート電極と、前記上側のヘテロ
界面に接して設けられた金・ゲルマニウム／金よりなる
第１のソース・ドレイン電極と、前記下側のヘテロ界面
に該半導体バリヤ層上から形成した金・ゲルマニウム／
金からなる第２のソース・ドレイン電極とを具備し、該
電極に二つのヘテロ界面間で電子の遣り取りが行われる
ような制御信号を加えるようにしたことを特徴とする構
成を採っている。
この構成に於ける２ＤＥＧｒｉ１間で遣り取りされる電
子のスピードは極めて速く、従って、この半導体記憶装
置に於ける書き込み及び読み出しは高速で行うことがで
きる。
子のスピードは極めて速く、従って、この半導体記憶装
置に於ける書き込み及び読み出しは高速で行うことがで
きる。
第１図は本発明一実施例の半導体記憶装置を表す要部切
断側面図である。
断側面図である。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はノン・ド
ープのＧａＡｓ半導体層、３はｎ型ＡｆＧａＡｓバリヤ
層、４はノン・ドープのＧａＡｓ半導体層、５はノン・
ドープのＡ／ＧａＡｓ半導体層、６及び７は合金化コン
タクト領域、８，９はｎ＋型ＧａＡｓＤンタクト層、１
０及び１１は第１の２ＤＥＣ層及び第２の２ＤＩＦ、Ｇ
ＨｌＧはゲート電極、Ｓｌ及びＳ２はソース電極、Ｄｌ
及びＤ２はドレイン電極、ＢＬＩは読み出し用ヒツト線
、ＢＬ２は書き込み用ビット線、ＷＬはワード線、ＶＳ
Ｌ １及びＶＳＬ２は一定電位（通常は接地）の１源線
をそれぞれ示している。この実施例は本発明の半導体記
憶装置に於ける基本的構造を有している。
ープのＧａＡｓ半導体層、３はｎ型ＡｆＧａＡｓバリヤ
層、４はノン・ドープのＧａＡｓ半導体層、５はノン・
ドープのＡ／ＧａＡｓ半導体層、６及び７は合金化コン
タクト領域、８，９はｎ＋型ＧａＡｓＤンタクト層、１
０及び１１は第１の２ＤＥＣ層及び第２の２ＤＩＦ、Ｇ
ＨｌＧはゲート電極、Ｓｌ及びＳ２はソース電極、Ｄｌ
及びＤ２はドレイン電極、ＢＬＩは読み出し用ヒツト線
、ＢＬ２は書き込み用ビット線、ＷＬはワード線、ＶＳ
Ｌ １及びＶＳＬ２は一定電位（通常は接地）の１源線
をそれぞれ示している。この実施例は本発明の半導体記
憶装置に於ける基本的構造を有している。
この半導体記憶装置に於けるダブル・ペテロ構造を得る
には、半絶縁性ＧａＡｓ基板１上にＭＢＣ（ｍｏｌｅｃ
ｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法を適用す
ることにより、ＧａＡｓ ／ ｎ −Ａ Ｉ！ Ｇ ａ
Ａ ｓ ／ Ｇ ａ Ａ ｓを成長させるごとに依っ
て得られる。
には、半絶縁性ＧａＡｓ基板１上にＭＢＣ（ｍｏｌｅｃ
ｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法を適用す
ることにより、ＧａＡｓ ／ ｎ −Ａ Ｉ！ Ｇ ａ
Ａ ｓ ／ Ｇ ａ Ａ ｓを成長させるごとに依っ
て得られる。
第１の２ＤＩＥＧ屓１０に対するオーミ’７り・コンタ
クト電極であるソース電極Ｓｔ及びトレイン電極Ｄｌは
、例えば、ｎ＋型ＧａＡｓコンタクト屓８及び９を選択
的に再成長させ、その上に例えば蒸着法を通用して金・
ゲルマニウム／金（Ａｕ−Ｇｅ／Ａｕ）からなる電極を
形成することに依って得られる。
クト電極であるソース電極Ｓｔ及びトレイン電極Ｄｌは
、例えば、ｎ＋型ＧａＡｓコンタクト屓８及び９を選択
的に再成長させ、その上に例えば蒸着法を通用して金・
ゲルマニウム／金（Ａｕ−Ｇｅ／Ａｕ）からなる電極を
形成することに依って得られる。
第２の２ＤＥＧＩＳＮ１１に対するオーミ、り・コンタ
クト電極であるソース電極Ｓ２及びドレイン電極Ｄ２は
、電極形成予定部分の周辺を選択的にエツチングし、そ
の上に例えば蒸着法を通用してＡｕ −Ｇｅ／Ａｕから
なる１瓶を形成して合金化することに依って合金化コン
タクト領域６及び７を形成して完成する。
クト電極であるソース電極Ｓ２及びドレイン電極Ｄ２は
、電極形成予定部分の周辺を選択的にエツチングし、そ
の上に例えば蒸着法を通用してＡｕ −Ｇｅ／Ａｕから
なる１瓶を形成して合金化することに依って合金化コン
タクト領域６及び７を形成して完成する。
ゲート電極Ｇはアルミニウム（、ｌ）を蒸着することに
依って形成される。
依って形成される。
第２図は第１図に示した本発明一実施例の半導体記憶装
置に於いて、ｎ型Ａ６ＧａＡｓバリヤ層３を介して第１
の２ＤＥＣ，ＪＷＩＯ及び第２の２ＤＥＧＦｉｌ１間で
電子の遣り取りをする状態を表す要部説明図である。
置に於いて、ｎ型Ａ６ＧａＡｓバリヤ層３を介して第１
の２ＤＥＣ，ＪＷＩＯ及び第２の２ＤＥＧＦｉｌ１間で
電子の遣り取りをする状態を表す要部説明図である。
第３図は本発明実施例の無バイアス状態に於けるゲート
電極下のエネルギ・バンド・ダイヤグラムであり、これ
は、第１図に関して説明した゛実施例に比較すると実際
に用いられる構造に即している為、構造がより具体的に
なっている。
電極下のエネルギ・バンド・ダイヤグラムであり、これ
は、第１図に関して説明した゛実施例に比較すると実際
に用いられる構造に即している為、構造がより具体的に
なっている。
図に於いて、２１はＡＺのゲ・−上電極、２２は厚さが
〜５００ （人〕程度であるノン・ドープのΔ１ｏ、３
Ｇ ａ Ｏ，７ＡＳ半導体層、２３は厚さが〜１００
（人〕程度であるノン・ドープＧａＡｓ半導体層、２
４は厚さが〜６０〔人〕程度であるノン・ドープＡｅｏ
、、 Ｇ ａ、７Ａ ｓ半導体層、２５は厚さ１００
〔人〕のｎ型ＡＩ Ｇａ ＡＳ半導体層、２６は厚さ
２００ 〔人〕のノン・ドープＡ ｌ−ｏ、＊ Ｇ ａ
ｏ、７ Ａ ｓ半導体層、２７は厚さ６０〔入］のｎ
型Ａ ｌ ｏ、ｓ Ｇ ａ ｏ、７ Ａ Ｓ半導体層、
２８は厚さ６０ 〔入〕のノン・ドープＡ ｌ Ｏ，３
Ｇａｏ、７半導体層、２９は厚さ６０００ （人〕の
ノン・トープＧａＡｓ半導体屓、３０は第２の２ＤＥＧ
層（第１図では第２の２ＤＥＧ層１１に（目当）をそれ
ぞれ示している。尚、第１図に見られるｎ型ＡＩ！Ｇａ
Ａｓバリヤ屓３に相当するバリヤ部分は、ノン・ドープ
Ａ ｐ、６１Ｇ ａ ｏ７Ａ ｓ半導体層２４、ｎ型Ａ
ｅｏ、Ｇ ａｏ７Ａ ｓ半導体層２５、ノン・ドープ
Ａ ｆ１０３ｃ ａｏ、７Ａ ｓ半導体層２６、ｎ型Ａ
７！。、３Ｇ ａ（、、、Ａ ｓ半導体層２７、ノン
・ドープＡ Ｉ１６．ｑ Ｇ ａ Ｏ，７Ａ ｓ半導体
層２８で構成されている。
〜５００ （人〕程度であるノン・ドープのΔ１ｏ、３
Ｇ ａ Ｏ，７ＡＳ半導体層、２３は厚さが〜１００
（人〕程度であるノン・ドープＧａＡｓ半導体層、２
４は厚さが〜６０〔人〕程度であるノン・ドープＡｅｏ
、、 Ｇ ａ、７Ａ ｓ半導体層、２５は厚さ１００
〔人〕のｎ型ＡＩ Ｇａ ＡＳ半導体層、２６は厚さ
２００ 〔人〕のノン・ドープＡ ｌ−ｏ、＊ Ｇ ａ
ｏ、７ Ａ ｓ半導体層、２７は厚さ６０〔入］のｎ
型Ａ ｌ ｏ、ｓ Ｇ ａ ｏ、７ Ａ Ｓ半導体層、
２８は厚さ６０ 〔入〕のノン・ドープＡ ｌ Ｏ，３
Ｇａｏ、７半導体層、２９は厚さ６０００ （人〕の
ノン・トープＧａＡｓ半導体屓、３０は第２の２ＤＥＧ
層（第１図では第２の２ＤＥＧ層１１に（目当）をそれ
ぞれ示している。尚、第１図に見られるｎ型ＡＩ！Ｇａ
Ａｓバリヤ屓３に相当するバリヤ部分は、ノン・ドープ
Ａ ｐ、６１Ｇ ａ ｏ７Ａ ｓ半導体層２４、ｎ型Ａ
ｅｏ、Ｇ ａｏ７Ａ ｓ半導体層２５、ノン・ドープ
Ａ ｆ１０３ｃ ａｏ、７Ａ ｓ半導体層２６、ｎ型Ａ
７！。、３Ｇ ａ（、、、Ａ ｓ半導体層２７、ノン
・ドープＡ Ｉ１６．ｑ Ｇ ａ Ｏ，７Ａ ｓ半導体
層２８で構成されている。
第３図に於いては、半導体記憶装置か無バイアスである
場合、第１の２ＤＥＧＦｉか形成されず、従って、第１
図に示されている上側のチャネルは不導通状悠、即ち、
オフになっているものを例示している。
場合、第１の２ＤＥＧＦｉか形成されず、従って、第１
図に示されている上側のチャネルは不導通状悠、即ち、
オフになっているものを例示している。
第３図に関して説明した実施例に於いて書き込みを行う
場合について第４図を参照しつつ説明する。
場合について第４図を参照しつつ説明する。
第４図は書き込み時に於けるバリヤ部分近傍のエネルギ
・ハンド・ダイヤグラムであり、第３図に関して説明し
た部分と同部分は同記号で指示しである。
・ハンド・ダイヤグラムであり、第３図に関して説明し
た部分と同部分は同記号で指示しである。
図に於いて、３１は第１の２ＤＥＧ層、３２はバリヤ部
分を示して・いる。
分を示して・いる。
さて、図に見られるように、ゲート電極２１に（ｌｌ電
極を印加すると共に第２の２ ＤＥＣ層３０にコンタク
トしているソース電極及びドレイン電極（第１図に於け
るソース電極Ｓ２及びトレイン電極Ｄ２に相当）間に電
場を加えることに依って達成される。
極を印加すると共に第２の２ ＤＥＣ層３０にコンタク
トしているソース電極及びドレイン電極（第１図に於け
るソース電極Ｓ２及びトレイン電極Ｄ２に相当）間に電
場を加えることに依って達成される。
即ち、前記ソース電極及びドレイン電極間の電場に依っ
て第２の２ＤＥＣ５３０に於ける一部の電子は加速され
てホット化され、Ａｊ！ＧａＡｓのポテンシャル・バリ
ヤである〜０．３（ｅ■〕を越す運動エネルギを穫ｉυ
するが、ぞの電子はゲート電ｔｉ２１に依る電場に引か
れてゲート電極２Ｉに近い側である上１］すのチャネル
に落ち、そごで第１の２ＤＥＧ２３１を形成するものζ
あり、これで書き込みが行われたことになる。
て第２の２ＤＥＣ５３０に於ける一部の電子は加速され
てホット化され、Ａｊ！ＧａＡｓのポテンシャル・バリ
ヤである〜０．３（ｅ■〕を越す運動エネルギを穫ｉυ
するが、ぞの電子はゲート電ｔｉ２１に依る電場に引か
れてゲート電極２Ｉに近い側である上１］すのチャネル
に落ち、そごで第１の２ＤＥＧ２３１を形成するものζ
あり、これで書き込みが行われたことになる。
この書き込みに要する時間は、
■ 第２の２ＤＥＣ′？！３０に於ける一部の電子かホ
ット化Ｊ゛るのに要する時間で１ ■ ホット化した電子が、バリー１・部分３２を構成す
るΔｌ！Ｇ ２ 、へＳ中をドリフトで走行する時間τ
２ の和であるが、前記■については、第２の２ＤＥＧ層３
０に於けるキャリヤ移動度が極めて高く、散乱を生じ難
いことを考えれば、略自由電子の加速と見做して良く、 で与えられる。ここで、 ｅ＝１．６Ｘ１０ （Ｃ） ｍ＝ｏ、０６７Ｘ９．ｌＸ１Ｏ（Ｋｇ）であり、また、
電場Ｅは、前記ソース電極及びドレイン電極間の距離が
２．５〔μｍ〕でその間に印加される電圧がｌ （Ｖ）
である場合に於いて４ Ｘ ｌ Ｏ（Ｖ／ｍ）である。
ット化Ｊ゛るのに要する時間で１ ■ ホット化した電子が、バリー１・部分３２を構成す
るΔｌ！Ｇ ２ 、へＳ中をドリフトで走行する時間τ
２ の和であるが、前記■については、第２の２ＤＥＧ層３
０に於けるキャリヤ移動度が極めて高く、散乱を生じ難
いことを考えれば、略自由電子の加速と見做して良く、 で与えられる。ここで、 ｅ＝１．６Ｘ１０ （Ｃ） ｍ＝ｏ、０６７Ｘ９．ｌＸ１Ｏ（Ｋｇ）であり、また、
電場Ｅは、前記ソース電極及びドレイン電極間の距離が
２．５〔μｍ〕でその間に印加される電圧がｌ （Ｖ）
である場合に於いて４ Ｘ ｌ Ｏ（Ｖ／ｍ）である。
前記ＡｌＧａＡｓに於けるポテンシャル・バリヤである
０、３（ｅＶ）を越える運動エネルギに対応する電子の
速度Ｖは略１０（ｍ／秒〕であり、前記各データから、
電子のホット化に要する時間τ、としては、 τ１ ＝ＩＸ１０ （秒）＝１（ｐ秒〕が得られる
。
０、３（ｅＶ）を越える運動エネルギに対応する電子の
速度Ｖは略１０（ｍ／秒〕であり、前記各データから、
電子のホット化に要する時間τ、としては、 τ１ ＝ＩＸ１０ （秒）＝１（ｐ秒〕が得られる
。
また、電子がバリヤ部分３２に於けるＡＲＧａＡｓ中で
ドリフトに依って走行するのに要する時間１°２ は、
電場が１０ （Ｖ／ｍ）程度のとき１ （ｐ秒〕以下
であることが知られている。
ドリフトに依って走行するのに要する時間１°２ は、
電場が１０ （Ｖ／ｍ）程度のとき１ （ｐ秒〕以下
であることが知られている。
従って、ゲート電極２１に於ける電位を下側、即ち、ゲ
ート電極２１から離れた側のチャネルに対して、 〜０．１ （、ｃｒｍ） Ｘ １０ （Ｖ／ｍ）＝０
．１［Ｖ） （０，１Ｃμｍ〕 ：ゲート電極２１から下側のチャネ
ルまでの距離） 程度に高く保つことに依り、ここでの電子の走行時間τ
２ も１ （ｐ秒〕以下にすることができる。
ート電極２１から離れた側のチャネルに対して、 〜０．１ （、ｃｒｍ） Ｘ １０ （Ｖ／ｍ）＝０
．１［Ｖ） （０，１Ｃμｍ〕 ：ゲート電極２１から下側のチャネ
ルまでの距離） 程度に高く保つことに依り、ここでの電子の走行時間τ
２ も１ （ｐ秒〕以下にすることができる。
前記結果を綜合すると、書き込みに要する時間は、τ１
＋τ２＜２（ｐ秒〕であって、著しく短い。
＋τ２＜２（ｐ秒〕であって、著しく短い。
第５図は記憶状態に於けるバリヤ部分近傍のエネルギ・
ハンド・ダイヤグラムであり、第３図及び第４図に関し
て説明した部分と同部分は同記号で指示しである。
ハンド・ダイヤグラムであり、第３図及び第４図に関し
て説明した部分と同部分は同記号で指示しである。
図に於いて、Ｅ９はゲートに於けるフェルミ・レベル、
ＥＦｉは第１の２ＤＥＣ層３１に於けるフェルミ・レベ
ル、Ｅｐｚは第２の２ＤＥＧＰ５３０に於けるフェルミ
・レベルをそれぞれ示している。尚、Ｅｒ−ｚ＝Ｅ’ｐ
６である。
ＥＦｉは第１の２ＤＥＣ層３１に於けるフェルミ・レベ
ル、Ｅｐｚは第２の２ＤＥＧＰ５３０に於けるフェルミ
・レベルをそれぞれ示している。尚、Ｅｒ−ｚ＝Ｅ’ｐ
６である。
記憶状態では、書き込み時に印加されたバイアス電圧は
全て除去され、Ｎ積された電荷の影響に依って上側のチ
ャネル、従って、第１の２ＤＥＧ層３１に於ける電位が
低下、即ち、フェルミ・レベルＥ が上昇している。
全て除去され、Ｎ積された電荷の影響に依って上側のチ
ャネル、従って、第１の２ＤＥＧ層３１に於ける電位が
低下、即ち、フェルミ・レベルＥ が上昇している。
前記記憶状態では、第１の２ＤＥＣ層３１の存在で、そ
れにコンタクトしているソース電極及びドレイン電極（
第１図に於けるソース電１あＳｌ及びドレイン電極Ｄ１
に相当）間に導通がある。
れにコンタクトしているソース電極及びドレイン電極（
第１図に於けるソース電１あＳｌ及びドレイン電極Ｄ１
に相当）間に導通がある。
従って、この半導体記憶装置に於ける読み出しを行うに
は、 ■ ソース電極Ｓｌ及びドレイン電極ＤＩに相当するソ
ース電極及びドレイン電極をソース電極Ｓ２及びドレイ
ン電極Ｄ２に相当するソース電極及びトレイン電極とゲ
ート電極２１とから分離しておき、ソース電極Ｓｌ及び
ドレイン電）ｉｆに相当するソース電極及びドレイン電
極間の導通を検出する。
は、 ■ ソース電極Ｓｌ及びドレイン電極ＤＩに相当するソ
ース電極及びドレイン電極をソース電極Ｓ２及びドレイ
ン電極Ｄ２に相当するソース電極及びトレイン電極とゲ
ート電極２１とから分離しておき、ソース電極Ｓｌ及び
ドレイン電）ｉｆに相当するソース電極及びドレイン電
極間の導通を検出する。
■ ソース電極Ｓ１及びＳ２に相当する各ソース電極の
間における電位差を検出する。それには、例えば、その
各ソース電極間に高−インピーダンスの電圧計を接続し
ても良い。
間における電位差を検出する。それには、例えば、その
各ソース電極間に高−インピーダンスの電圧計を接続し
ても良い。
の一つの方法が考えられる。
第６図は書き込み情報の消去時に於けるバリヤ部分近傍
のエネルギ・バンド・ダイヤグラムであり、第３図乃至
第５図に関して説明した部分と同部分は同記号で隋示し
である。
のエネルギ・バンド・ダイヤグラムであり、第３図乃至
第５図に関して説明した部分と同部分は同記号で隋示し
である。
この場合の動作は、書き込み時と全く逆であり、ソース
電極Ｓｌ及びドレイン電極Ｄｉに相当するソース電極及
びトレイン電極間に電圧を印加して第１の２ＤＥＣ層３
１に於ける電子をホット化する。第１の２ＤＥＣ；５３
１に電子の蓄積が在る間はバリヤ部分３２に電場が存在
し、ホット化された電子は第２の２ＤＥ（Ｊ３０の方ヘ
トリフトされる。消去に要する時間は、書き込みに要す
る時間よりも若干長くなるが略同程度である。
電極Ｓｌ及びドレイン電極Ｄｉに相当するソース電極及
びトレイン電極間に電圧を印加して第１の２ＤＥＣ層３
１に於ける電子をホット化する。第１の２ＤＥＣ；５３
１に電子の蓄積が在る間はバリヤ部分３２に電場が存在
し、ホット化された電子は第２の２ＤＥ（Ｊ３０の方ヘ
トリフトされる。消去に要する時間は、書き込みに要す
る時間よりも若干長くなるが略同程度である。
以上の説明で判るように、この半導体記憶装置では、書
き込み或いは消去に要する時間は、ごく大雑把に見積も
っても、１０〔ｐ秒〕以下であって極めて短時間である
。
き込み或いは消去に要する時間は、ごく大雑把に見積も
っても、１０〔ｐ秒〕以下であって極めて短時間である
。
ところで、第１図に関して説明した実施例を製造する場
合、選択的再成長の技術を用いたものを例示したが、本
発明に依る半導体記憶装置は、そのような特殊な技術を
適用しなくても製造することが可能である。
合、選択的再成長の技術を用いたものを例示したが、本
発明に依る半導体記憶装置は、そのような特殊な技術を
適用しなくても製造することが可能である。
第７図は連続成長法を適用して製造することができる実
施例の要部切断側面図であり、第１図に関して説明した
部分と同部分は同記号で指示しである。
施例の要部切断側面図であり、第１図に関して説明した
部分と同部分は同記号で指示しである。
図に於いて、４１はｐ＋型ＧａＡｓ埋め込み層、４２は
ｎ型ＡｆＧａＡｓ半導体層５上に連続成長に依って形成
された錫（Ｓｎ）を例えば〜ｌ ｘ ｌ Ｏ１？（ｃｍ
−’ ）程度にトープシタｎ”型ＧａＡｓ半導体層、４
３は合金化領域、ＢＧはハック・ゲート・バイアス電極
をそれぞれ示している。
ｎ型ＡｆＧａＡｓ半導体層５上に連続成長に依って形成
された錫（Ｓｎ）を例えば〜ｌ ｘ ｌ Ｏ１？（ｃｍ
−’ ）程度にトープシタｎ”型ＧａＡｓ半導体層、４
３は合金化領域、ＢＧはハック・ゲート・バイアス電極
をそれぞれ示している。
本実施例に於けるソース電極ＳＬ及びドレイン電極Ｄｉ
の形成は、ｎ＋型ＧａＡｓ半導体層４２上にＡＬＩ−Ｑ
ｅ或いはＡｕ等の電極材料を破着するごとに依って形成
する。尚、この時、合金化の熱処理は行わない。
の形成は、ｎ＋型ＧａＡｓ半導体層４２上にＡＬＩ−Ｑ
ｅ或いはＡｕ等の電極材料を破着するごとに依って形成
する。尚、この時、合金化の熱処理は行わない。
ケート１掘Ｇは、ゲート電極形成予定部分に存在するｎ
＋型ＧａＡｓ半導体層を工・７チングに依って除去し、
露出されたｎ型ＡｌｌＧａＡｓ半導体層５の一部表面に
Ａｌを被着して形成する。
＋型ＧａＡｓ半導体層を工・７チングに依って除去し、
露出されたｎ型ＡｌｌＧａＡｓ半導体層５の一部表面に
Ａｌを被着して形成する。
ソース電極Ｓ２及びドレイン電極Ｄ２に関しては、第１
図に示した実施例と同様に合金化処理を１″ｒうものと
する。
図に示した実施例と同様に合金化処理を１″ｒうものと
する。
第１図に見られる実施例では、書き込み時に於けるゲー
ト電圧は、ゲート電極Ｇとソース電極２及びドレイン電
極Ｄ２間のチャネルに加わるようになっていて、この場
合、ソース及びドレイン間は、２ＤＥＧＦｉの高電子移
動度に起因する高電気伝導度（〜１００〔Ω／口〕）の
為、略等電位であると仮定したが、実際には、バイアス
が電極に集中され、ゲート電極Ｇと前記チャネル間には
充分なバイアスが印加されない可能性がある。
ト電圧は、ゲート電極Ｇとソース電極２及びドレイン電
極Ｄ２間のチャネルに加わるようになっていて、この場
合、ソース及びドレイン間は、２ＤＥＧＦｉの高電子移
動度に起因する高電気伝導度（〜１００〔Ω／口〕）の
為、略等電位であると仮定したが、実際には、バイアス
が電極に集中され、ゲート電極Ｇと前記チャネル間には
充分なバイアスが印加されない可能性がある。
このような問題を回避する為、第７図に示した実施例で
は、ｐ＋（或いはｎ＋ ）型ＧａＡｓ埋め込み層４１を
形成し、バック・ゲート・バイアスを加えるようにして
いる。
は、ｐ＋（或いはｎ＋ ）型ＧａＡｓ埋め込み層４１を
形成し、バック・ゲート・バイアスを加えるようにして
いる。
この場合、バンク・ゲート・バイアス電極ＢＧを引き出
すには、ｐ型バック・ゲートであれば、選択電極材料、
即ち、ｐ型半導体のみとオーミック・コンタクトを形成
するＡｕ亜鉛（Ｚｎ）を用いて合金化すれば良い。尚、
口型ハ・ツク・ゲートであれば、バンク・ゲート・バイ
アス電極ＢＧを何等かの手段で第２の２ＤＥＣ層３０か
ら分離するａ・要がある。
すには、ｐ型バック・ゲートであれば、選択電極材料、
即ち、ｐ型半導体のみとオーミック・コンタクトを形成
するＡｕ亜鉛（Ｚｎ）を用いて合金化すれば良い。尚、
口型ハ・ツク・ゲートであれば、バンク・ゲート・バイ
アス電極ＢＧを何等かの手段で第２の２ＤＥＣ層３０か
ら分離するａ・要がある。
第８図ｆａｌ乃至ｆｄ）は第１図に関して説明した実施
例に於いて、二つの２ＤＥＧＦｉを分離する為のｎ型Ａ
ｌ！ＧａＡｓからなるバリヤ部分の変形例を表す図であ
り、簡単化する為、ハンドの曲がりを省略したエネルギ
・バンド・ダイヤグラムのかたちで示しである。尚、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。
例に於いて、二つの２ＤＥＧＦｉを分離する為のｎ型Ａ
ｌ！ＧａＡｓからなるバリヤ部分の変形例を表す図であ
り、簡単化する為、ハンドの曲がりを省略したエネルギ
・バンド・ダイヤグラムのかたちで示しである。尚、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。
各図に於いて破線のハツチングを施した部分はシリコン
（Ｓｉ）をドープした。６／！ＧａＡｓ半導体層を示し
、また、矢印方向が上側、即ち、ゲート電極方向である
。
（Ｓｉ）をドープした。６／！ＧａＡｓ半導体層を示し
、また、矢印方向が上側、即ち、ゲート電極方向である
。
第８図（ａｌはＳｉをドープしたＡｌＧａＡｓ半導体層
３を上側のヘテロ界面から著しく離隔させるようにした
例であり、例えば〜３００ （人〕程度も通ざけるよ
うにしている。
３を上側のヘテロ界面から著しく離隔させるようにした
例であり、例えば〜３００ （人〕程度も通ざけるよ
うにしている。
第８図（ｂｌはバリヤ層３以外のヘテロ界面から２ Ｄ
ＥＣを供給するようにした例である。
ＥＣを供給するようにした例である。
第８図（Ｃ１は電子供給用のＡ ＲＸＧ ａｌ−ｚＡ
ｓ半導体層よりもＡＪ組成比が高いＡ ｊｉ！ ｙ Ｇ
ａ １□人Ｓ半導体５（ｙ＞ｘ）をバッファ層として
用いることにより、記憶情報となる蓄積電荷のリークを
更に少なくなるようにしている。
ｓ半導体層よりもＡＪ組成比が高いＡ ｊｉ！ ｙ Ｇ
ａ １□人Ｓ半導体５（ｙ＞ｘ）をバッファ層として
用いることにより、記憶情報となる蓄積電荷のリークを
更に少なくなるようにしている。
第８図（ｄｌはＡβＱａＡｓ半導体層としてＸ値を直線
的に変化させた、所謂、グレイデッド層を用いることに
依り、書き込み時にホット化された電子のドリフト速度
を大にし、書き込み時間の低減を図った例である。
的に変化させた、所謂、グレイデッド層を用いることに
依り、書き込み時にホット化された電子のドリフト速度
を大にし、書き込み時間の低減を図った例である。
（発明の効果〕
本発明の半導体記憶装置では、基板上にワイド・バンド
・ギャップを有し且つ電子親和力が小である半導体バリ
ヤ層を挟んで積層され該半導体バリヤ層との間に複数の
ヘテロ界面を形成する複数の半導体層と、該複数のヘテ
ロ界面近傍に生成され前記半導体バリヤ層を介して電子
の遣り取りをする二次元電子ガス層にコンタクトし少な
くとも２個を一組として少なくとも一つの二次元電子ガ
ス層に対応付けられた電極とを備えてなる構成を採って
いる。
・ギャップを有し且つ電子親和力が小である半導体バリ
ヤ層を挟んで積層され該半導体バリヤ層との間に複数の
ヘテロ界面を形成する複数の半導体層と、該複数のヘテ
ロ界面近傍に生成され前記半導体バリヤ層を介して電子
の遣り取りをする二次元電子ガス層にコンタクトし少な
くとも２個を一組として少なくとも一つの二次元電子ガ
ス層に対応付けられた電極とを備えてなる構成を採って
いる。
この構成を採ることに依って、広いバンド・ギャップを
有する半導体層を介する２ＤＥＧＦｉ間に於ける電子の
遣り取りで情＋ａの書き込みを行うことができ、その２
ＤＥＧＦｉにコンタクトする電極から、書き込まれた情
報、即ち、蓄積電荷の有無を検出することに依って情報
を読み出すことができる。そして、この構成の前記２Ｄ
ＩＥＧ層間に於ける電子を遣り取りするスピードは極め
て速く、従って、超高速で読み書き可能な半導体記憶装
置を得ることが可能である。
有する半導体層を介する２ＤＥＧＦｉ間に於ける電子の
遣り取りで情＋ａの書き込みを行うことができ、その２
ＤＥＧＦｉにコンタクトする電極から、書き込まれた情
報、即ち、蓄積電荷の有無を検出することに依って情報
を読み出すことができる。そして、この構成の前記２Ｄ
ＩＥＧ層間に於ける電子を遣り取りするスピードは極め
て速く、従って、超高速で読み書き可能な半導体記憶装
置を得ることが可能である。
第１図は本発明の一実施例の要部切断側面図、第２図は
第１図に示した実施例に於けるＺＤＢＧＰ間で電子の遣
り取りが行われる状態を表す要部説明図、第３図は本発
明の他の実施例に於けるゲート電極下に於けるエネルギ
・ハンド・タイヤグラム、第４図は第３図について説明
した実施例に於いて書き込みを行う場合の説明をする為
のバリヤ部分近傍に於けるエネルギ・ハント・タイヤグ
ラム、第５図は同じく記憶状態を説明する為のバリヤ部
分近傍におけるエネルギ・ハンド・ダイヤグラム、第６
図は同しく書き込まれた情報の読み出しを行う場合を説
明する為のバリヤ部分近傍に於けるエネルギ・ハンド・
ダイヤグラム、第７図は本発明に於ける他の実施例の要
部切断側面図、第８図ｆａｌ乃至（ｂｌは第１図に関し
て説明した実施例に於けるバリヤ部分の変形例を示すエ
ネルギ・ハンド・ダイヤグラムをそれぞれ表している。 図に於いて、■は半絶縁性ＧａＡｓ基板、２はノン・ド
ープの（：、ａｆｉ、ｓ半導体層、３はｎ型Ａｊ！Ｇａ
Ａｓバリヤ層、４はノン・ドープのＧａＡｓ半導体層、
５はノン・トープのＡＲＧａＡｓ半導体層、６及び７は
合金化コンタクト領域、８及び９はｎ 型ＧａＡｓコン
タクト層。 １０及び１１は第１の２ＤＥＧ層及び第２の２ＤＥＧ層
、Ｇはゲート電極、Ｓｌ及びＳ２はソース電極、Ｄｌ及
びＤ２はドレイン電ｌｉ、ＢＬ１は読み出し用ビット線
、ＢＬ２は書き込み用ビット線、ＷＬはワード線、ＶＳ
ＬＩ及びＶＳＬ２は一定電位の電源線をそれぞれ示して
いる。 第１図 第２図 第４図 第７図 第８図 （ａ） （ｂ） （Ｃ） （ｄ）
第１図に示した実施例に於けるＺＤＢＧＰ間で電子の遣
り取りが行われる状態を表す要部説明図、第３図は本発
明の他の実施例に於けるゲート電極下に於けるエネルギ
・ハンド・タイヤグラム、第４図は第３図について説明
した実施例に於いて書き込みを行う場合の説明をする為
のバリヤ部分近傍に於けるエネルギ・ハント・タイヤグ
ラム、第５図は同じく記憶状態を説明する為のバリヤ部
分近傍におけるエネルギ・ハンド・ダイヤグラム、第６
図は同しく書き込まれた情報の読み出しを行う場合を説
明する為のバリヤ部分近傍に於けるエネルギ・ハンド・
ダイヤグラム、第７図は本発明に於ける他の実施例の要
部切断側面図、第８図ｆａｌ乃至（ｂｌは第１図に関し
て説明した実施例に於けるバリヤ部分の変形例を示すエ
ネルギ・ハンド・ダイヤグラムをそれぞれ表している。 図に於いて、■は半絶縁性ＧａＡｓ基板、２はノン・ド
ープの（：、ａｆｉ、ｓ半導体層、３はｎ型Ａｊ！Ｇａ
Ａｓバリヤ層、４はノン・ドープのＧａＡｓ半導体層、
５はノン・トープのＡＲＧａＡｓ半導体層、６及び７は
合金化コンタクト領域、８及び９はｎ 型ＧａＡｓコン
タクト層。 １０及び１１は第１の２ＤＥＧ層及び第２の２ＤＥＧ層
、Ｇはゲート電極、Ｓｌ及びＳ２はソース電極、Ｄｌ及
びＤ２はドレイン電ｌｉ、ＢＬ１は読み出し用ビット線
、ＢＬ２は書き込み用ビット線、ＷＬはワード線、ＶＳ
ＬＩ及びＶＳＬ２は一定電位の電源線をそれぞれ示して
いる。 第１図 第２図 第４図 第７図 第８図 （ａ） （ｂ） （Ｃ） （ｄ）
Claims (1)
- 半絶縁性ＧａＡｓ基板上にｎ型ＡｌＧａＡｓよりなる
ワイド・バンド・ギャップを有し且つ電子親和力が小で
ある半導体バリヤ層を挟んで上下に積層され該半導体バ
リヤ層との間に複数のヘテロ界面を形成するノン・ドー
プのＧａＡｓよりなる二つの半導体層と、該上層の半導
体上に設けられたノン・ドープのＡｌＧａＡｓ半導体層
と、その上に形成されたＡｌ蒸着膜よりなるゲート電極
と、前記上側のヘテロ界面に接して設けられた金・ゲル
マニウム／金よりなる第１のソース・ドレイン電極と、
前記下側のヘテロ界面に該半導体バリヤ層上から形成し
た金・ゲルマニウム／金からなる第２のソース・ドレイ
ン電極とを具備し、該電極に二つのヘテロ界面間で電子
の遣り取りが行われるような制御信号を加えるようにし
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224087A JPS61102767A (ja) | 1984-10-26 | 1984-10-26 | 半導体記憶装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224087A JPS61102767A (ja) | 1984-10-26 | 1984-10-26 | 半導体記憶装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61102767A true JPS61102767A (ja) | 1986-05-21 |
| JPH0578945B2 JPH0578945B2 (ja) | 1993-10-29 |
Family
ID=16808346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224087A Granted JPS61102767A (ja) | 1984-10-26 | 1984-10-26 | 半導体記憶装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237581A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | 化合物半導体３次元集積回路 |
| US8664668B2 (en) | 2002-12-24 | 2014-03-04 | Oki Data Corporation | Combined semiconductor apparatus with semiconductor thin film |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354641B2 (en) | 2004-10-12 | 2008-04-08 | Ppg Industries Ohio, Inc. | Resin compatible yarn binder and uses thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
-
1984
- 1984-10-26 JP JP59224087A patent/JPS61102767A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237581A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | 化合物半導体３次元集積回路 |
| US8664668B2 (en) | 2002-12-24 | 2014-03-04 | Oki Data Corporation | Combined semiconductor apparatus with semiconductor thin film |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578945B2 (ja) | 1993-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |