JP2004227724A - 半導体記憶装置とデータ読み出し方法 - Google Patents

Abstract

【課題】ゲイン用トランジスタの閾値ばらつきの影響を相殺して読出マージンを向上させる。
【解決手段】アクセスされるメモリセルに接続されたゲイン用トランジスタＴ１１の近傍にダミートランジスタｄＴ１１を配置し、それによって参照用とされるビット線ＢＬを駆動して、そのビット線の電位または電流を読み出し判定の参照信号として使用することでゲイン用トランジスタの閾値ばらつきの影響を相殺する。またダミートランジスタにはメモリユニットのメモリセルと同構造のダミーセルから信号を与えることで、メモリ素子のチップ間、ウェファー間、ロット間で生じる特性ばらつきも相殺する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、特にデータ読み出しの際の参照電位発生技術に関するものである。
【０００２】
【従来の技術】
半導体加工寸法の微細化に伴い、メモリセルで直接ビット線を駆動するのではなく、小さなメモリセルから生じた微弱な信号を一旦ゲイン用トランジスタとしてのＦＥＴのゲートに受けて、そのＦＥＴでビット線を駆動するゲイン型の半導体メモリが注目されている。
【０００３】
このようなゲイン型メモリはスケーリング性に優れるため、ＤＲＡＭやＦｅＲＡＭへの適用が検討されているが、同様の手法はフラッシュメモリや磁気メモリ（ＭＲＡＭ）等他のメモリにも適用可能である。
例えば本出願人は、次の文献において、複数の強誘電体キャパシタをひとつのゲインＦＥＴで共有させ、ゲイン回路設置による面積オーバーヘッドの殆ど無い半導体記憶装置を提案している。
【特許文献１】特開２００２−１９７８５７
【０００４】
このゲイン型メモリとしての半導体記憶装置の例を図９に示す。
メモリユニットＭＵは、共通ノード電極ＮＥに接続された複数の強誘電体キャパシタＣ１，Ｃ２・・・Ｃｎで構成されている。各キャパシタＣ，Ｃ２・・・Ｃｎは、それぞれ異なるデータを記憶するメモリセルとなる。
ゲイン用トランジスタＴ１はディプレッション状態のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極ＮＥに接続されている。さらにそのソース／ドレインは、一方がＶｃｃ、またはグランド等の電源線に、他方がＦＥＴによる読出スイッチＴ２を介してビット線ＢＬに接続されている。
読出スイッチＴ２のゲートは読出ワード線ＷＬｒに接続されている。
また、ＦＥＴによる書込スイッチＴ３が設けられ、この書込スイッチＴ３のゲートは書込ワード線ＷＬｗに接続され、ソース／ドレインは、一方が共通ノード電極ＮＥに、他方がビット線ＢＬに接続されている。
【０００５】
各キャパシタＣ１，Ｃ２・・・Ｃｎは、それぞれ一端が共通ノード電極ＮＥに接続されている。また各他端は、それぞれプレート線ＰＬ１，ＰＬ２・・・ＰＬｎに接続されている。
【０００６】
このようなゲイン型メモリにおいて１つのメモリセルに１ビットを記憶する場合、その読み出しには、データ判定に何らかの参照手段が必要となる。
図１０により従来の参照方法の一例を説明する。
【０００７】
図１０は、図９のようなメモリユニットＭＵが、ビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置されたメモリアレイを示している。
各メモリユニットＭＵ１１，ＭＵ１２・・・は、それぞれ、一例として４つの強誘電体キャパシタＣ１〜Ｃ４を有するものとしている。
【０００８】
ワード線ＷＬ方向に並ぶ各メモリユニットでは、読出ワード線ＷＬｒ、書込ワード線ＷＬｗが共有される。
例えばメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３、ＭＵ１４では、読出ワード線ＷＬｒ１が、これら各メモリユニット（ＭＵ１１〜ＭＵ１４）の読出スイッチＴ２のゲートに接続され、また書込ワード線ＷＬｗ１が各メモリユニット（ＭＵ１１〜ＭＵ１４）の書込スイッチＴ３のゲートに接続される。
各ワード線ＷＬは、図示していないワード線駆動回路により、アクセスするアドレス及び書込／読出の別に応じた電圧印加が行われる。
【０００９】
ビット線ＢＬ方向に並ぶ各メモリユニットでは、ビット線ＢＬが共有される。
例えばメモリユニットＭＵ１１、ＭＵ２１には、ビット線ＢＬ１が、読出スイッチＴ２、書込スイッチＴ３を介して接続される。
各ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）は、それぞれセンスアンプ２（２−１、２−２・・・）によって書込時に電圧印加され、また読出時に電位検出される。
【００１０】
また図９にも示したように、メモリユニットＭＵ内の各キャパシタＣ１〜Ｃ４は、それぞれプレート線ＰＬに接続される。
例えばメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３、ＭＵ１４では、各キャパシタＣ１〜Ｃ４は、それぞれプレート線ＰＬ１１〜ＰＬ１４に接続される。
各プレート線ＰＬには、図示しないプレート線駆動回路によって所定の電圧印加が行われる。
【００１１】
また参照電位Ｖｒｅｆを発生する参照電位発生回路１が設けられる。発生される参照電位Ｖｒｅｆは、各センスアンプ２−１、２−２・・・に参照信号として供給される。
センスアンプ２（２−１、２−２・・・）は、読出を行うビット線ＢＬの電位と参照電位Ｖｒｅｆを比較して、読み出された値を判定する回路である。
【００１２】
このようなゲイン型メモリにおいては、次のようにデータ読出が行われる。
例えばメモリユニットＭＵ１１のキャパシタＣ１からのデータ読出を行う際は、プレート線ＰＬ１２〜ＰＬ１４を０Ｖに固定した状態でプレート線ＰＬ１１を駆動する。するとキャパシタＣ１を構成する強誘電体膜の分極方向に応じた信号がゲイン用トランジスタＴ１のゲートに印加される。
さらに読出用ワード線ＷＬｒ１を選択してオンすることで、読出スイッチＴ２が導通してゲイン用トランジスタＴ１がビット線ＢＬ１と接続される。これによりゲイン用トランジスタＴ１が、あらかじめＶｃｃ電位にイコライズされていたビット線ＢＬ１をグランドに向けて駆動する。その駆動能力はゲート電位に依存し、セルキャパシタＣ１の記憶状態、即ち強誘電体膜の分極方向によって異なるため、記憶状態に応じてビット線電位は異なる状態に推移する。このビット線ＢＬ１の電位をセンスアンプ２−１が参照電位Ｖｒｅｆと比較することで、セルキャパシタＣ１の記憶状態、つまり読出値が「１」であるか「０」であるかを判定することができる。
【００１３】
このようなゲイン型メモリでは、選択されたキャパシタは、データ読出時にビット線ＢＬを直接駆動する必要が無い。従って小さなキャパシタでも大きな信号を得ることができ、微細化に適している。
【００１４】
【発明が解決しようとする課題】
ところで通常、図１０に示したように参照電位Ｖｒｅｆにはセルアレイ外の参照電位発生回路１により生成された固定電位を使用する。
しかしながらその場合、次の様な問題が発生する。
【００１５】
ゲイン用トランジスタＴ１の閾値は、製造工程の諸要因によってチップ内で数１０ｍＶ程度の幅の分布をもつ。
さらにウェファー内での異なるチップ間のばらつきを含めるとその幅は１００ｍＶ程度となり、ウェファー間およびロット間ばらつきも含めれば、その分布幅は２００〜３００ｍＶに及ぶ。
従ってゲイン用トランジスタＴ１のビット線ＢＬの駆動能力は大きくばらつくことになり、仮に参照電位Ｖｒｅｆを正確に発生したとしても、読み出しのマージンが大きく劣化する。
【００１６】
さらにメモリセルからの信号自体も、チップ内、チップ間、ウェファー間、ロット間でそれぞればらつきがあり、しかも信号レベルには温度依存性もあるので、それぞれが読み出しマージンの劣化要因になる。
さらにアクセスするメモリセルのＲＯＷアドレスの違いにより、アクセス対象のメモリユニットＭＵが変わり、センスアンプ２とゲイン用トランジスタＴ１の距離が変わると、ビット線抵抗による電圧降下量が変わって、センスアンプ２に入力される電位が変動する。
またメモリセルに用いる記憶素子によっては、その疲労により、信号がアクセス回数依存性を有することがある。さらに書き込み時からの経過時間、即ちデータ保持時間によって、読み出しの信号レベルが変化することがある。これらも全て読み出しマージンの劣化に直結する。
【００１７】
以上のように、参照電位Ｖｒｅｆとして固定電位または固定電流を使用する限り、読み出しビット線の電位または電流に生じるさまざまなばらつき要因が、読み出しマージンを大きく劣化させる問題は避けられない。
【００１８】
【課題を解決するための手段】
そこで本発明は、上記の各ばらつき要因を有効に相殺するような参照電位または参照電流の発生方式を提案する。
【００１９】
このため本発明の半導体記憶装置は、記憶値に応じた読出電位を所定のノードに発生させる１又は複数のメモリセルと、上記ノードに発生した読出電位に基づいて第１のビット線を駆動するゲイン用トランジスタとを有するメモリユニットが、複数配置されたメモリアレイを含む半導体記憶装置である。そして、第２のビット線と、参照電位に基づいて上記ゲイン用トランジスタと同サイズのダミートランジスタにより上記第２のビット線を駆動する参照用駆動手段と、上記第１のビット線と上記第２のビット線をそれぞれ流れる両電流、又は上記第１のビット線と上記第２のビット線の両電位を比較することにより上記メモリユニットから読み出されたデータの値を判定する読出値判定手段とを備える。
【００２０】
また上記第２のビット線は１又は複数の上記メモリユニットに対応して設けられると共に、上記参照用駆動手段は、上記第２のビット線に対応して設けられる。そして上記読出値判定手段は、読み出し対象とされた上記メモリユニットに対応する上記第１のビット線を上記ゲイン用トランジスタにより駆動すると共に、上記第２のビット線を上記参照用駆動手段で駆動して、両ビット線に流れる電流又は両ビット線の電位を比較することにより上記データの値を判定する。
【００２１】
また上記メモリセルと同構造のダミーセルをさらに備え、上記参照電位は、該ダミーセルから読み出された信号の電位とされると共に、上記ダミートランジスタのゲートに供給される。
また上記第２のビット線と、対応する上記第２のビット線を駆動する参照用駆動手段とを複数含み、上記参照用駆動手段のそれぞれに含まれる複数のダミートランジスタのゲート同士を短絡させる短絡手段を備える。
上記短絡手段は、上記ダミーセルから読み出された第１の値の信号が与えられる上記ゲートと、上記ダミーセルから読み出された第２の値の信号が与えられる上記ゲートとを同数または略同数短絡する。
【００２２】
また、上記第２のビット線と上記参照用駆動手段は複数設けられるとともに、該複数の第２のビット線にそれぞれ与えられた信号を合成する合成手段をさらに備え、上記読出値判定手段は、上記合成手段により生成された信号に応じて上記データの値を判定する。
上記合成手段は、上記参照用駆動手段により上記第２のビット線に与えられた第１の値を有する参照信号と、他の上記参照用駆動手段により他の上記第２のビット線に与えられた第２の値を有する参照信号とを同数または略同数合成する。
【００２３】
また、上記所定のノードは上記ゲイン用トランジスタのゲートに接続され、上記ゲイン用トランジスタにより駆動される上記第１のビット線および上記ダミートランジスタにより駆動される上記第２のビット線の負荷容量が、上記ゲイン用トランジスタにより駆動される上記ノードの負荷容量より大きいことを特徴とする。
また、上記第１のビット線は上記ゲイン用トランジスタのソースに接続され、上記第２のビット線は上記ダミートランジスタのソースに接続されている。
また、上記メモリセルは、強誘電体キャパシタ、常誘電体キャパシタ、磁気抵抗素子、カルコゲナイド抵抗素子、ＭＯＮＯＳトランジスタ、積層ゲートトランジスタのいずれかを含む。
また、上記メモリセルは、一方電極が独立な制御線に接続され、他方電極が共通ノード電極に接続された強誘電体キャパシタを含み、上記ゲイン用トランジスタは、ゲートが上記共通ノード電極に接続された電界効果トランジスタからなる。
【００２４】
本発明のデータ読み出し方法は、記憶値に応じた読出信号を所定のノードに発生させる１又は複数のメモリセルと、上記ノードに発生した読出信号に基づいて第１のビット線を駆動するゲイン用トランジスタとを有するメモリユニットが、複数配置されたメモリアレイを含む半導体記憶装置におけるデータ読み出し方法である。そして、上記ゲイン用トランジスタと同サイズのダミートランジスタにより、供給される参照電位に応じて上記第１のビット線と異なる第２のビット線を駆動するステップと、上記第１のビット線と上記第２のビット線をそれぞれ流れる電流、又は上記第１のビット線と上記第２のビット線の各電位を比較することにより上記メモリユニットから読み出されたデータの値を判定するステップとを有する。
また本発明のデータ読み出し方法は、記憶値に応じた読出信号を所定のノードに発生させる１又は複数のメモリセルと、上記ノードに発生した読出信号に基づいてビット線を駆動するゲイン用トランジスタとを有するメモリユニットが複数配置されたメモリアレイを含み、各々の上記ビット線は１又は複数の上記メモリユニットに対応して設けられた半導体記憶装置におけるデータ読み出し方法である。そして、読み出し対象とされた上記メモリユニットに対応する第１の上記ビット線を上記ゲイン用トランジスタにより駆動すると共に、上記第１のビット線と異なる第２の上記ビット線を供給される参照電位に応じて駆動するステップと、上記第１及び第２のビット線に流れる電流又は上記第１及び第２のビット線の電位を比較することにより、上記読み出し対象とされたメモリユニットから読み出されたデータの値を判定するステップとを有する。
【００２５】
即ち以上のような本発明では、まずゲイン用トランジスタの閾値ばらつきによる影響を相殺するため、読み出しセルのゲイン用トランジスタと同サイズのダミートランジスタを近傍等に設け、そのダミートランジスタでビット線（第２のビット線）を駆動する。これによって第２のビット線に参照電位または参照電流としての参照信号を発生させ、それと読み出しビット線（第１のビット線）の状態を直接または間接的に比較することで読出値を判定するものである。
具体的にはダミートランジスタを、アクセスするメモリセルに接続されたゲイン用トランジスタと同一または隣接したセルアレイ内に設ける。或いは各メモリユニット内に、ゲイン用トランジスタとダミートランジスタをペアで配置し、近傍に対を成して配置されたメモリユニットがお互いに参照電位を提供しあうようにしても良い。
一般にトランジスタ（ＦＥＴ）の閾値にはロット間、ウェファー間の依存性があり、さらにはウェファー内でも強いチップ間依存性、さらにはチップ内の場所依存性がある。従って同一チップ内の互いに近傍に配置されたＦＥＴ間では、その閾値差はほとんど生じることが無い。
従ってアクセスされるメモリセルに接続されたゲイン用トランジスタの近傍にダミートランジスタを配置し、それによって参照用とされるビット線を駆動して、そのビット線の電位または電流を読み出し判定の参照に使用すれば、ゲイン用トランジスタの閾値ばらつきの影響を相殺できる。
【００２６】
また、さらには、メモリセルからの発生信号のばらつきや温度依存性を相殺するためには、ダミートランジスタのゲートには、メモリセルと同構造のダミーセルからの読み出し信号を与えることが好適である。
さらには、ダミーセルからの信号のばらつきを平準化するため、複数のダミートランジスタのゲートノードを一旦ショートさせ、その後参照用のビット線を駆動する。または複数の第２のビット線の電位または電流を合成して、読み出し判定用の電位または電流を生成する。
特に、一対または複数対のダミートランジスタ、又は参照用ビット線を用い、第１の値（例えば「１」）を書き込んだダミーセルからの信号と、第２の値（例えば「０」）を書き込んだダミーセルからの信号を同数短絡してダミートランジスタのゲートに与えたり、或いは第１の値に応じた第２のビット線電位または電流と、第２の値に応じた他の第２のビット線電位または電流とを同数合成することで、上記平準化を適切に実行できる。
【００２７】
さらには、センスアンプ（読出値判定手段）の感知電位についての、メモリセルとセンスアンプ間距離依存性、メモリからの発生信号のデータ保持時間依存性およびアクセス回数依存性を相殺するために、各ロウアドレスごとにダミーセルを配置し、アクセスしたメモリセルのロウアドレスに対応したダミーセルをアクセスし、その読み出し信号をダミートランジスタに与えるようにしてもよい。
【００２８】
【発明の実施の形態】
以下、本発明の半導体記憶装置としての第１，第２の実施の形態を説明する。
なお、図１〜図５のそれぞれには、強誘電体キャパシタを用いた半導体記憶装置として第１〜第５の実施の形態の構成を示し、図６〜図８には、同様に本発明を採用できる他のメモリセル構造を示す。
各図においては、「ＷＬ」を含む符号（例えばＷＬｗ１、ＷＬｒ１等）としてワード線を示し、また同様に、「ＢＬ」を含む符号としてビット線を、さらに「ＰＬ」を含む符号としてプレート線を示す。
ワード線ＷＬ、プレート線ＰＬについては、それらの線を駆動する回路部の図示は省略するが、ワード線ＷＬは図示しないワード線駆動回路によって所定の方式でアクセスするアドレス及び書込／読出の別に応じた電圧印加が行われる。また実施の形態の特徴的な構成としてダミーワード線（ｄＷＬ）も設けられるが、このダミーワード線ｄＷＬもワード線駆動回路によって駆動される。
またプレート線ＰＬ（及びダミープレート線ｄＰＬ）は図示しないプレート線駆動回路によって所定の方式でアクセスするアドレス及び書込／読出の別に応じた電圧印加が行われるものである。
【００２９】
＜第１の実施の形態＞
本実施の形態は強誘電体メモリとしての半導体記憶装置である。図１に構成例を示す。
図１に示すように、メモリユニットＭＵが、ビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置されてメモリアレイを構成する。
各メモリユニットＭＵ１１，ＭＵ１２・・・は、それぞれ、一例として４つの強誘電体キャパシタＣを有するものとしている。例えばメモリユニットＭＵ１１は、キャパシタＣ１１〜Ｃ１４を有する。もちろん、１つのメモリユニットＭＵにおけるキャパシタ数は４つに限られない。特に高集積化を目的とする場合は、より多数のキャパシタが設けられる。
【００３０】
各メモリユニットＭＵ内の構成は同様であるため、メモリユニットＭＵ１１によりその構成を説明する。
メモリユニットＭＵ１１では、複数の強誘電体キャパシタＣ１１〜Ｃ１４は、それぞれ異なるデータを記憶するメモリセルとなる。そしてこれらのキャパシタＣ１１〜Ｃ１４の各一端は共通ノード電極ＮＥに接続される。
またそれぞれＦＥＴによりゲイン用トランジスタＴ１１、読出スイッチＴ１２，書込スイッチＴ１３が設けられる。
ゲイン用トランジスタＴ１１はディプレッション状態のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極ＮＥに接続されている。さらにそのソース／ドレインは、一方がグランド（又はＶｃｃ等の電源線）に接続され、他方がＦＥＴによる読出スイッチＴ１２を介してビット線ＢＬ１に接続されている。
読出スイッチＴ１２のゲートは読出ワード線ＷＬｒ１に接続されている。
また、ＦＥＴによる書込スイッチＴ１３のゲートは書込ワード線ＷＬｗ１に接続され、ソース／ドレインは、一方が共通ノード電極ＮＥに、他方がビット線ＢＬ１に接続されている。
各キャパシタＣ１１〜Ｃ１４は、それぞれの各他端は、それぞれプレート線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接続されている。
【００３１】
他のメモリユニットＭＵも、内部構成は同様であるが、接続されるワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬが、その配置位置に応じたものとなる。
【００３２】
ワード線ＷＬ方向に並ぶ各メモリユニットにおいては、交互に、読出ワード線ＷＬｒ、書込ワード線ＷＬｗが共有される。
例えばメモリユニットＭＵ１１、ＭＵ１３では、読出ワード線ＷＬｒ１が、これら各メモリユニットＭＵ１１、ＭＵ１３の読出スイッチ（Ｔ１２等）のゲートに接続され、また書込ワード線ＷＬｗ１が各メモリユニットＭＵ１１、ＭＵ１３の書込スイッチ（Ｔ１３等）のゲートに接続される。
また例えばメモリユニットＭＵ１２、ＭＵ１４では、読出ワード線ＷＬｒ２が、各メモリユニットＭＵ１２、ＭＵ１４の読出スイッチ（Ｔ２２等）のゲートに接続され、また書込ワード線ＷＬｗ２が各メモリユニットＭＵ１２、ＭＵ１４の書込スイッチ（Ｔ２３等）のゲートに接続される。
【００３３】
ビット線ＢＬ方向に並ぶ各メモリユニットでは、ビット線ＢＬが共有される。
例えばメモリユニットＭＵ１１、ＭＵ２１には、ビット線ＢＬ１が、読出スイッチＴ２、書込スイッチＴ３を介して接続される。
各ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）は、それぞれセンスアンプ２（２−１、２−２・・・）によって書込時に電圧印加され、また読出時に電位検出される。
センスアンプ２は、読出を行うビット線ＢＬの電位と参照信号を比較して、読み出された値を判定する回路である。
【００３４】
このようにメモリユニットＭＵを複数配置したメモリアレイ内には、ワード線方向にダミーユニット行１０が設けられる。
このダミーユニット行１０には、各ビット線ＢＬ１，ＢＬ２・・・に対応してダミーユニットｄＵ（ｄＵ１，ｄＵ２・・・）が形成される。
各ダミーユニットｄＵ内は、上記メモリユニットＭＵ内のゲイン用トランジスタ（Ｔ１１、Ｔ２１・・・）と同一の構造とサイズを持つＦＥＴによるダミートランジスタｄＴ１１、ｄＴ２１・・・が設けられ、またダミー読出スイッチｄＴ１２、ｄＴ２２・・・が設けられる。
【００３５】
ダミートランジスタｄＴ１１、ｄＴ２１・・・の各ゲートは、参照電位線Ｌｒｅｆに接続されている。さらにそのソース／ドレインは、一方がグランド（又はＶｃｃ等の電源線）に接続され、他方がＦＥＴによるダミー読出スイッチｄＴ１２、ｄＴ２２・・・を介してそれぞれ対応するビット線ＢＬ１、ＢＬ２・・・に接続されている。
ダミーユニット行１０に対しては、一対のダミーワード線ｄＷＬ１，ｄＷＬ２が配され、各ダミーユニットが交互に接続される。
例えばダミーユニットｄＵ１，ｄＵ３では、ダミー読出スイッチ（ｄＴ１２等）のゲートはダミーワード線ｄＷＬ１に接続され、ダミーユニットｄＵ２，ｄＵ４では、ダミー読出スイッチ（ｄＴ２２等）のゲートはダミーワード線ｄＷＬ２に接続される。
【００３６】
また参照電位Ｖｒｅｆを発生する参照電位発生回路１が設けられる。発生される参照電位Ｖｒｅｆは、参照電位線Ｌｒｅｆを介して各ダミーユニットｄＵのダミートランジスタｄＴ１１，ｄＴ２１・・・のゲートに印加される。
発生される参照電位Ｖｒｅｆは、データ“１”、データ“０”それぞれが保持されたメモリセル（キャパシタＣ）からノードＮＥに発生する信号の中間レベルに設定された電位とされる。
【００３７】
本例ではこのように、メモリユニットＭＵが複数配置されたメモリアレイ内に、ダミートランジスタｄＴ１１，ｄＴ２１・・・を有するダミーユニットｄＵが配されるものとなる。
この場合のデータ読出は次のように行われる。
なお、この例ではメモリアレイ内に複数のセンスアンプ２−１，２−２・・・が並んでいるが、各センスアップ２に対して、一対のメモリユニットＭＵとダミーユニットｄＵが選択され、アクセスされる形になる。
【００３８】
例えばメモリユニットＭＵ１１のキャパシタＣ１１と、メモリユニットＭＵ１２のキャパシタＣ２１からデータ読出を行う場合を例に挙げる。
この場合、プレート線ＰＬ１１が選択されて高レベルに駆動される。すると、キャパシタＣ１１，Ｃ２１の記憶状態に応じて異なる信号が、各ゲイン用トランジスタＴ１１、Ｔ２１のゲートにそれぞれ印加される。
【００３９】
ここで読出ワード線ＷＬｒ１とダミーワード線ｄＷＬ２を同時にオンとすることで、読出スイッチＴ１２及びダミー読出スイッチｄＴ２２がオンとなるため、ゲイン用トランジスタＴ１１がビット線ＢＬ１を駆動し、またダミートランジスタｄＴ２１がビット線ＢＬ２を駆動する。従ってビット線ＢＬ１には、キャパシタＣ１１のデータに応じた読出電流が流れ、ビット線ＢＬ２には参照電位Ｖｒｅｆに基づく参照電流が流れて両者の電位が変動する。
これをセンスアンプ２−１で比較感知することで、メモリセル（キャパシタＣ１１）の記憶値が判定される。
【００４０】
続いて両ビット線ＢＬ１，ＢＬ２をイコライズし、今度は読出ワード線ＷＬｒ２とダミーワード線ｄＷＬ１を同時にオンとする。すると読出スイッチＴ２２及びダミー読出スイッチｄＴ１２がオンとなるため、ゲイン用トランジスタＴ２１がビット線ＢＬ２を駆動し、またダミートランジスタｄＴ１１がビット線ＢＬ１を駆動する。従ってビット線ＢＬ２には、キャパシタＣ２１のデータに応じた読出電流が流れ、ビット線ＢＬ１には参照電位Ｖｒｅｆに基づく参照電流が流れて両者の電位が変動する。
これをセンスアンプ２−１で比較感知することで、メモリセル（キャパシタＣ２１）の記憶値が判定される。
【００４１】
このように本例の場合、或るビット線ＢＬ上のメモリユニットからのデータ読出の場合には、同一のセンスアンプ２に対応する他方のビット線ＢＬ上のダミーユニットｄＵによって参照信号が得られるものである。
ここでゲイン用トランジスタＴ１１、Ｔ２１・・・と、ダミートランジスタｄＴ１１，ｄＴ２１・・・とは、同一セルアレイ内に存在し、互いに近接した場所にある。このため、それらの閾値の差はチップ間、ウェファー間、ロット間ばらつきの影響を受けず、チップ内ばらつきの影響も極めて小さい。従ってそれらのばらつきがセンスアンプ２による読出値の判定に影響を与えることはほとんどない。つまり、読み出しマージンを劣化させることは殆ど無い。
【００４２】
なお、アクセスするメモリユニットＭＵとダミーユニットｄＵをできるだけ近接させるべく、同一のセルアレイ内に複数のダミーユニット行１０を設け、アクセスユニットに近いダミーユニット行が参照ビット線を駆動するようにしてもよい。
【００４３】
＜第２の実施の形態＞
図２に第２の実施の形態の構成例を示す。
上記第１の実施の形態は、いわゆる折り返しビット線構成をとっているが、この図２の第２の実施の形態は、開放ビット線構成の例とするものである。
【００４４】
センスアンプ２−１に対するビット線として、ビット線ＢＬ１−１、ＢＬ１−２が設けられ、またセンスアンプ２−２に対するビット線として、ビット線ＢＬ２−１、ＢＬ２−２が設けられる、といったように、一対のビット線ＢＬがセンスアンプ２をはさんで隣接するセルアレイ内に形成される構造である。
【００４５】
図示する各メモリユニットＭＵ１１、ＭＵ１２、ＭＵ２１、ＭＵ２２は、それぞれビット線ＢＬ１−１、ＢＬ１−２、ＢＬ２−１、ＢＬ２−２上に配置されるメモリユニットとしている。
また、各ビット線ＢＬ１−１、ＢＬ１−２、ＢＬ２−１、ＢＬ２−２上には、それぞれダミーユニットｄＵ１１，ｄＵ１２，ｄＵ２１，ｄＵ２２が設けられる。
各メモリユニットＭＵ内の構成、及びダミーユニットｄＵ内の構成は図１と同様である。
参照電位線Ｌｒｅｆは、各セルアレイに対してそれぞれ参照電位線Ｌｒｅｆ１，Ｌｒｅｆ２として設けられ、参照電位発生回路１によって参照電位Ｖｒｅｆが印加される。
【００４６】
この構成の場合、読出動作時に、アクセスするメモリユニットＭＵに対応して参照信号を得るためのダミーユニットｄＵは、センスアンプ２を挟んで隣接するセルアレイ内に配置されていることになる。
【００４７】
例えばメモリユニットＭＵ１１のキャパシタＣ１１からデータ読出を行う場合、プレート線ＰＬ１１が選択されて高レベルに駆動されると、キャパシタＣ１１の記憶状態に応じて異なる信号が、ゲイン用トランジスタＴ１１のゲートに印加される。
ここで読出ワード線ＷＬｒ１とダミーワード線ｄＷＬ２を同時にオンとすることで、ゲイン用トランジスタＴ１１がビット線ＢＬ１−１を駆動し、またダミートランジスタｄＴ２１がビット線ＢＬ１−２を駆動する。従ってビット線ＢＬ１−１には、キャパシタＣ１１のデータに応じた読出電流が流れ、ビット線ＢＬ１−２には参照電位Ｖｒｅｆに基づく参照電流が流れるため、センスアンプ２−１で比較感知することで、キャパシタＣ１１の記憶値が判定される。
【００４８】
またメモリユニットＭＵ１２のキャパシタＣ２１からデータ読出を行う場合は、
プレート線ＰＬ２１が高レベルに駆動され、キャパシタＣ２１の記憶状態に応じて異なる信号が、ゲイン用トランジスタＴ２１のゲートに印加される。
ここで読出ワード線ＷＬｒ２とダミーワード線ｄＷＬ１を同時にオンとすることで、ゲイン用トランジスタＴ２１がビット線ＢＬ１−２を駆動し、またダミートランジスタｄＴ１１がビット線ＢＬ１−１を駆動する。従ってビット線ＢＬ１−２には、キャパシタＣ２１のデータに応じた読出電流が流れ、ビット線ＢＬ１−１には参照電位Ｖｒｅｆに基づく参照電流が流れるため、センスアンプ２−１で比較感知することで、キャパシタＣ２１の記憶値が判定される。
この実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。
【００４９】
＜第３の実施の形態＞
第３の実施の形態の構成を図３に示す。これは、ダミーユニットｄＵがメモリユニットＭＵ内に設けられた構成例である。
【００５０】
上記図１と同様に、例えばセンスアンプ２−１に対応する一対のビット線ＢＬ１，ＢＬ２において、ビット線ＢＬ１上にはメモリユニットＭＵ１１、ＭＵ２１・・・が配置され、ビット線ＢＬ２上にはメモリユニットＭＵ１２、ＭＵ２２・・・が配置される。
そして各メモリユニットＭＵ内には、それぞれダミートランジスタ（ｄＴ１１，ｄＴ２１等）、及びダミー読出スイッチ（ｄＴ１２，ｄＴ２２等）を有して成るダミーユニットｄＵ（ｄＵ１１，ｄＵ１２，ｄＵ２１，ｄＵ２２）が設けられている。
つまり、メモリユニットＭＵとダミーユニットｄＵが１：１で設けられているものである。
各ダミーユニットｄＵのダミートランジスタ（ｄＴ１１，ｄＴ２１等）のゲートには、上述した各実施の形態と同様に、参照電位発生回路１によって参照電位Ｖｒｅｆが供給される。
【００５１】
書込ワード線ＷＬｗ、読出ワード線ＷＬｒが、ワード線方向に並んだメモリユニットＭＵで交互に共用される（ワード線方向に隣接するメモリユニットＭＵ同士は別のワード線ＷＬに接続される）ことは図１と同様であるが、各メモリユニットＭＵ内のダミーユニットｄＵに対してダミーワード線ｄＷＬは設けられず、読出ワード線ＷＬｒがダミーワード線として共用される。
例えばメモリユニットＭＵ１１のダミー読出スイッチｄＴ１２のゲートは、隣接するメモリユニット（例えばＭＵ１２）に対応する読出ワード線ＷＬｒ２が接続され、また、メモリユニットＭＵ１２のダミー読出スイッチｄＴ２２のゲートは、隣接するメモリユニット（例えばＭＵ１１）に対応する読出ワード線ＷＬｒ１が接続される。
【００５２】
このような構成において、例えば一対のビット線上に配された一対のメモリユニット、例えばメモリユニットＭＵ１１とＭＵ１２は、互いに隣接しているか、または極めて近接した場所に配置されるものとなる。
そしてメモリセルへの読出アクセス時には互いのダミーユニットｄＵが相互に対応して動作することになる。
【００５３】
例えばメモリユニットＭＵ１１のキャパシタＣ１１と、メモリユニットＭＵ１２のキャパシタＣ２１からデータ読出を行う場合を例に挙げる。
この場合、プレート線ＰＬ１１が選択されて高レベルに駆動される。すると、キャパシタＣ１１，Ｃ２１の記憶状態に応じて異なる信号が、各ゲイン用トランジスタＴ１１、Ｔ２１のゲートにそれぞれ印加される。
【００５４】
ここで読出ワード線ＷＬｒ１をオンとすることで、ゲイン用トランジスタＴ１１がビット線ＢＬ１を駆動し、またダミートランジスタｄＴ２１がビット線ＢＬ２を駆動する。従ってビット線ＢＬ１には、キャパシタＣ１１のデータに応じた読出電流が流れ、ビット線ＢＬ２には参照電位Ｖｒｅｆに基づく参照電流が流れて両者の電位が変動する。これをセンスアンプ２−１で比較感知することで、メモリセル（キャパシタＣ１１）の記憶値が判定される。
【００５５】
続いて両ビット線ＢＬ１，ＢＬ２をイコライズし、今度は読出ワード線ＷＬｒ２をオンとする。するとゲイン用トランジスタＴ２１がビット線ＢＬ２を駆動し、またダミートランジスタｄＴ１１がビット線ＢＬ１を駆動する。従ってビット線ＢＬ２には、キャパシタＣ２１のデータに応じた読出電流が流れ、ビット線ＢＬ１には参照電位Ｖｒｅｆに基づく参照電流が流れて両者の電位が変動する。これをセンスアンプ２−１で比較感知することで、メモリセル（キャパシタＣ２１）の記憶値が判定される。
【００５６】
本例では、このように対となったメモリユニットＭＵが互いに参照電位を提供しあう。そして同時に動作するゲイン用トランジスタとダミートランジスタ（例えばＴ１１とｄＴ２１、或いはＴ２１とｄＴ１１など）は極めて近接した場所に位置することになり、チップ内ばらつきについてもその影響はほぼ消滅し、その閾値差は１０ｍＶ以下となる。従ってゲイン用トランジスタ（Ｔ１１等）の閾値ばらつきが読み出しマージンを劣化させることは無い。
【００５７】
＜第４の実施の形態＞
ところで十分な読出マージンを確保するには、ダミートランジスタｄＴ１１，ｄＴ２１・・・のゲートに印加される参照電圧Ｖｒｅｆの調整も重要である。
強誘電体キャパシタをはじめ、多くのメモリ素子はその読出信号レベルに温度依存性をもつ。またメモリ素子自体の特性がチップ内、チップ間、ウェファー間、ロット間でばらつくので、参照電位発生回路１によって固定電位として参照電位Ｖｒｅｆを供給した場合、上記バラツキが全てマージン劣化につながる。
【００５８】
これを考えると、ダミートランジスタｄＴ１１，ｄＴ２１・・・のゲートに印加する参照電圧Ｖｒｅｆも、上記のようなメモリ素子のばらつきを相殺する機能を有することが望ましい。
この対策としては、通常の、ゲイン型メモリではないＤＲＡＭやＦｅＲＡＭに見られるごとく、参照電位Ｖｒｅｆの発生手段として、メモリセルと同構造のダミーセルを使用することが有効である。
即ちダミーセルを使用して参照電位Ｖｒｅｆを発生させれば、参照電位もメモリセルからの読出信号と同様にメモリ素子のチップ間、ウェファー間、ロット間の特性ばらつきや温度依存性を有することになるため、これらが相殺されるためである。
【００５９】
しかし検討の結果、ゲイン型メモリとダミーセルを組み合わせる場合、以下の２点に注意する必要があることが明らかとなった。
まずゲイン型メモリでは非常に小さなメモリ素子からの微小信号をゲインＦＥＴで増幅する形となるので、ダミーセル自体のチップ内特性ばらつきが重要なマージン劣化要因となる。
【００６０】
次に、一般にゲイン型メモリにおいては、メモリセルが駆動する負荷容量は非常に小さいため、メモリセル自体がもつ寄生容量が全体の負荷容量に大きく寄与することになる。従って通常のメモリのように、メモリセルからの信号はメモリセルのサイズにリニアに依存しない。
例えば強誘電体メモリにおいて面積をＡ、単位面積あたりの分極量をＰ、単位面積あたりの常誘電成分（セルの寄生容量）をＣｓ、駆動すべき負荷容量をＣｂとすると、メモリセルから読み出される信号Ｓは、
Ｓ＝Ａ・Ｐ／（Ａ・Ｃｓ＋Ｃｂ）
である。
【００６１】
通常の強誘電体メモリであれば、駆動すべき負荷容量Ｃｂは「Ａ・Ｃｓ」に対して十分大きいため、
Ｓ＝Ａ・Ｐ／Ｃｂ
と考えることができ、つまり信号Ｓは面積Ａにほぼ比例する。従ってダミーセルの面積を調整することで容易に“１”と“０”の中間信号を生成でき、実製品では殆どその手法が採用されている。しかしゲイン型メモリでは逆にＣｂが非常に小さいため、
Ｓ＝Ａ・Ｐ／（Ａ・Ｃｓ）
となってしまい、つまり信号Ｓの面積依存性が殆ど無くなってしまう。ここでは簡単な１キャパシタ接続型を例にしたが、上記した実施の形態のように複数キャパシタでメモリユニットを構成しても同様である。即ちゲイン型メモリでは、セル面積を変えて信号レベルを調整するのは非常に困難である。このため、通常のメモリと同様の手法で、メモリセルを利用した参照電位発生を行うことは適切でない。
【００６２】
そこで、このような点も考慮した上で、ダミーセルを使用して参照電位Ｖｒｅｆを発生させるようにした第４の実施の形態を図４で説明する。
この図４では、メモリユニットＭＵとしてはＭＵ１１〜ＭＵ１４のみを示しているが、これらのメモリユニットＭＵ及び図示を省略したメモリユニットＭＵ（例えば図１のメモリユニットＭＵ２１〜ＭＵ２４等）の構成や、各メモリユニットＭＵとワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬの接続状態は上述した図１と同様である。
図１の例では、ダミーユニット行１０を示したが、このダミーユニット行１０に相当する部分として、図４の場合、各ビット線ＢＬ１，ＢＬ２・・・に対応して図示する構成のダミーユニットｄＵ１，ｄＵ２，ｄＵ３，ｄＵ４・・・が設けられる。
即ち各ダミーユニットｄＵは、メモリユニットＭＵのキャパシタＣと同サイズのダミーキャパシタｄＣを有する構成とされる。
【００６３】
例えばダミーユニットｄＵ１について説明すると、このダミーユニットｄＵ１には、４つのダミーキャパシタｄＣ１１〜ｄＣ１４を有する。これらがメモリユニットＭＵのキャパシタＣと同サイズのキャパシタとされる。
そしてこれらのダミーキャパシタｄＣ１１〜ｄＣ１４の各一端は共通ノード電極ｄＮＥに接続される。
またダミープレート線ｄＰＬ１〜ｄＰＬ４が配され、ダミーキャパシタｄＣ１１〜ｄＣ１４の各他端は、それぞれダミープレート線ｄＰＬ１〜ｄＰＬ４に接続される。
他のダミーユニットｄＵ２，ｄＵ３・・・についても同様に、ダミーキャパシタｄＣが設けられる。そして各ダミーキャパシタｄＣは、それぞれ一端が、そのダミーユニットｄＵ内の共通ノード電極ｄＮＥに接続され、他端がそれぞれダミープレート線ｄＰＬ１〜ｄＰＬ４に接続される。
【００６４】
また、各ダミーユニットｄＵ内には、上記メモリユニットＭＵ内のゲイン用トランジスタ（Ｔ１１、Ｔ２１・・・）と同一の構造とサイズを持つＦＥＴによるダミートランジスタｄＴ１１、ｄＴ２１・・・が設けられ、またダミー読出スイッチｄＴ１２、ｄＴ２２・・・が設けられる。さらにダミー書込スイッチｄＴ１３、ｄＴ２３・・・が設けられる。
【００６５】
各ダミーユニットｄＵ内において、各ダミートランジスタｄＴ１１、ｄＴ２１・・・の各ゲートは、共通ノード電極ｄＮＥに接続されている。そしてそのソース／ドレインは、一方がグランド（又はＶｃｃ等の電源線）に接続され、他方がＦＥＴによるダミー読出スイッチｄＴ１２、ｄＴ２２・・・を介してそれぞれ対応するビット線ＢＬ１、ＢＬ２・・・に接続されている。
【００６６】
また、このようなダミーユニットｄＵが並んだダミーユニット行に対しては、一対のダミー読出ワード線ｄＷＬｒ１，ｄＷＬｒ２、及び一対のダミー書込ワード線ｄＷＬｗ１，ｄＷＬｗ２が配され、それぞれ、各ダミーユニットが交互に接続される。
例えばダミーユニットｄＵ１，ｄＵ３では、ダミー読出スイッチ（ｄＴ１２等）のゲートはダミー読出ワード線ｄＷＬｒ１に接続され、またダミー書込スイッチ（ｄＴ１３等）のゲートはダミー書込ワード線ｄＷＬｗ１に接続される。
一方、ダミーユニットｄＵ２，ｄＵ４では、ダミー読出スイッチ（ｄＴ２２等）のゲートはダミー読出ワード線ｄＷＬｒ２に接続され、またダミー書込スイッチ（ｄＴ２３等）のゲートはダミー書込ワード線ｄＷＬｗ２に接続される。
【００６７】
また、同一のセンスアンプ２に対応する一対のビット線（例えばビット線ＢＬ１とＢＬ２）に配されたダミーユニットｄＵ同士で、各共通ノード電極ｄＮＥを短絡させるためのイコライズトランジスタＴｅｑが設けられる。
例えばイコライズトランジスタＴｅｑ１は、ビット線ＢＬ１とＢＬ２におけるダミーユニットｄＵ１，ｄＵ２の各共通ノード電極ｄＮＥを短絡させるためのスイッチとなり、またイコライズトランジスタＴｅｑ２は、ビット線ＢＬ３とＢＬ４におけるダミーユニットｄＵ３，ｄＵ４の各共通ノード電極ｄＮＥを短絡させるためのスイッチとなる。
各イコライズトランジスタＴｅｑのゲートにはイコライズ制御部１１からイコライズ信号ｄＥＱが供給される。
【００６８】
このように図４の構成では、ダミーユニットｄＵは、キャパシタサイズを含めてメモリユニットＭＵと同一の構成を有する。
そして、メモリユニットＭＵと同じビット線対（同一のセンスアンプ２に対応する一対のビット線）に、イコライズトランジスタＴｅｑで短絡可能なダミーユニット対が接続されているものとなる。
ダミーユニット対、即ちイコライズトランジスタＴｅｑにより接続される２つのダミーユニットでは、互いにダミープレート線ｄＰＬを共有するダミーキャパシタ対において、片側にはデータ“０”が、もう片側にはデータ“１”が記憶されている。
例えばダミーユニットｄＵ１とｄＵ２のダミーユニット対では、ダミーキャパシタｄＣ１１とｄＣ２１は、ダミープレート線ｄＰＬ１を共有するが、このダミーキャパシタ対（ｄＣ１１とｄＣ２１）の一方が“０”、他方が“１”とされる。
他のダミーキャパシタ対（ｄＣ１２とｄＣ２２、ｄＣ１３とｄＣ２３、ｄＣ１４とｄＣ２４）も同様に、一方が“０”、他方が“１”とされる。
【００６９】
このような構成において、例えばメモリユニットＭＵ１１のキャパシタＣ１１，及びメモリユニットＭＵ１２のキャパシタＣ２１からのデータ読出は次のように行われる。
まずプレート線ＰＬ１１が選択されて高レベルになることで、キャパシタＣ１１，Ｃ２１の記憶状態に応じて異なる信号がゲイン用トランジスタＴ１１、Ｔ２１のゲートにそれぞれ印加される。
このとき同時にダミープレート線ｄＰＬ１が選択され、ダミーキャパシタｄＣ１１，ｄＣ２１から読み出された信号がダミートランジスタｄＴ１１，ｄＴ２１のゲートにそれぞれ印加される。このとき、ダミートランジスタｄＴ１１，ｄＴ２１の各ゲートに印加される信号の一方は“０”、他方は“１”に相当する信号となる。
【００７０】
ここでイコライズ制御部１１は、イコライズ制御信号ｄＥＱをイコライズトランジスタＴｅｑのゲートに印加する。するとイコライズトランジスタＴｅｑ１がオンとされることで、ダミーユニットｄＵ１の共通ノード電極ｄＮＥとダミーユニットｄＵ２の共通ノード電極ｄＮＥがショートされる。つまりダミートランジスタｄＴ１１，ｄＴ２１の各ゲートノードがショートされることになる。
これによって両ダミートランジスタｄＴ１１，ｄＴ２１のゲートには“０”“１”のセル信号の中間値が印加される。
【００７１】
ここで読出ワード線ＷＬｒ１とダミー読出ワード線ｄＷＬｒ２を同時にオンとすることで、ゲイン用トランジスタＴ１１がビット線ＢＬ１を駆動し、またダミートランジスタｄＴ２１がビット線ＢＬ２を駆動し、それぞれのビット線ＢＬ１，ＢＬ２に読出電流と参照電流が流れて両者の電位が変動する。これをセンスアンプ２−１で比較感知することで、メモリセル（キャパシタＣ１１）の記憶値が判定される。
【００７２】
さらに両ビット線ＢＬ１，ＢＬ２をイコライズした後、読出ワード線ＷＬｒ２とダミー読出ワード線ｄＷＬｒ１を同時にオンとすることで、ゲイン用トランジスタＴ２１がビット線ＢＬ２を駆動し、またダミートランジスタｄＴ１１がビット線ＢＬ１を駆動し、それぞれのビット線ＢＬ２，ＢＬ１に読出電流と参照電流が流れて両者の電位が変動する。これをセンスアンプ２−１で比較感知することで、メモリセル（キャパシタＣ２１）の記憶値が判定される。
【００７３】
他のキャパシタ対（キャパシタＣ１２とキャパシタＣ２２、キャパシタＣ１３とキャパシタＣ２３、キャパシタＣ１４とキャパシタＣ２４）においても、それぞれデータが相補的に記憶されたダミーキャパシタ対（ダミーキャパシタｄＣ１２とダミーキャパシタｄＣ２２、ダミーキャパシタｄＣ１３とダミーキャパシタｄＣ２３、ダミーキャパシタｄＣ１４とダミーキャパシタｄＣ２４）を用いて同様の読み出しを行う。
【００７４】
このような第４の実施の形態では、ゲイン型メモリにおいて正確に“０”“１”の中間の参照電位を発生させることができる。そして第１〜第３の実施の形態と同様の効果に加え、さらにメモリセル自体の温度依存性や、その特性のチップ内、チップ間、ウェファー間、ロット間でばらつきに起因するマージン劣化も防止できるものとなる。
【００７５】
なお、ここでの例では、一対のダミートランジスタ（例えばｄＴ１１とｄＴ２１）のゲートをショートさせたが、さらに複数対のダミートランジスタのゲートをまとめてショートさせるのが望ましい。即ち”０”が記憶されたダミーキャパシタからの信号を受けたダミートランジスタのゲートと、”１”が記憶されたダミーキャパシタからの信号と受けたダミートランジスタのゲートとを同数または略同数短絡させる。その場合、各ダミートランジスタのゲートに印加される電位の平準化が行われ、ダミーキャパシタｄＣの特性ばらつきに起因する参照電位自体のばらつきも大幅に低減できる。
【００７６】
ところで、ゲイン型メモリではない通常のＤＲＡＭやＦｅＲＡＭにおいては、参照電位Ｖｒｅｆの発生手段としてダミーセルを使用する例が提案されていることは先に述べた。それらでは、ダミーキャパシタの面積の調整により、参照電位Ｖｒｅｆを適値に定めるものである。ところが上述のように、本例のようなゲイン型メモリでは、ダミーキャパシタｄＣの面積の調整は、参照電位Ｖｒｅｆの発生に対して顕著な優位性がない。つまりゲイン型メモリにおいては、ダミーキャパシタ面積の調整でＶｒｅｆを適値に定めるのは困難であり、通常のＤＲＡＭやＦｅＲＡＭと同様の手法は適切ではない。
そこで図４の構成例のように、ゲイン型メモリにおいては、“０”“１”合成による参照電位発生方式を採用することが適切であり、これによってスケーリング性に優れるゲイン型メモリの特徴と適切な参照電位生成を両立させ、信頼性の高い超高集積メモリの実現に相乗的な効果をもたらすものである。
【００７７】
また、この実施の形態では第１の実施の形態と同様、所謂折り返しビット線構成を例に参照電位の発生手法を述べているが、第２の実施の形態にあるような開放ビット線構成についても同様の手法が有効であることは言うまでもない。
【００７８】
またゲイン型メモリにおいて、面積の依存性が微小であることを逆に利用して、ダミーキャパシタｄＣとしての強誘電体キャパシタ面積を通常のメモリセルとしてのキャパシタＣより大きくしておけば、ダミーキャパシタｄＣのばらつきの影響をさらに低減することが出来る。
【００７９】
＜第５の実施の形態＞
上記第４の実施の形態では、ダミートランジスタのゲートノードをショートさせることで“０”“１”合成を実現した。これはアクセスシーケンスの組み立てが容易な手法であるが、レイアウト的には細密なセルアレイ内にイコライズトランジスタＴｅｑを埋め込む必要があり、その点では不利である。
一方“０”と“１”の参照電位、または参照電流を個別の参照ビット線に発生させ、両者を合成させて中間の参照電位を発生させても同様な効果が得られる。
さらにメモリセルとしてのキャパシタＣ（及びダミーキャパシタｄＣ）からの読出信号のデータ保持時間や書き換え回数依存性を考慮した、本発明の第５の実施の形態を図５に示す。
【００８０】
図５の例では、各メモリユニットＭＵは、図１や図４と同様にそれぞれワード線方向及びビット線方向に配置されている。
そしてこの例では、一対の参照ビット線ｄＢＬ１，ｄＢＬ２を配し、この参照ビット線ｄＢＬ１，ｄＢＬ２上に各ダミーユニットｄＵを配置する。
即ち参照ビット線ｄＢＬ１上には、ダミーユニットｄＵ１１，ｄＵ２１・・・が配置され、参照ビット線ｄＢＬ２上には、ダミーユニットｄＵ１２，ｄＵ２２・・・が配置される。
各ダミーユニットｄＵは、図４の場合と同様の構成となる。例えばダミーユニットｄＵ１１では、ダミーキャパシタｄＣ１１〜ｄＣ１４、ダミートランジスタｄＴ１１、ダミー読出スイッチｄＴ１２、ダミー書込スイッチｄＴ１３を有する。
【００８１】
各ダミーユニットｄＵでは、ワード線方向に並ぶメモリユニットＭＵとワード線ＷＬを共有する。
例えばダミーユニットｄＵ１１，ｄＵ１２では、各ダミー読出スイッチｄＴ１２，ｄＴ２２のゲートには、メモリユニットＭＵ１１，ＭＵ１２，ＭＵ１３の各読出スイッチ（Ｔ１２等）のゲートに接続された読出ワード線ＷＬｒ１が接続される。
また例えばダミーユニットｄＵ１１，ｄＵ１２では、各ダミー書込スイッチｄＴ１３，ｄＴ２３のゲートには、メモリユニットＭＵ１１，ＭＵ１２，ＭＵ１３の各書込スイッチ（Ｔ１３等）のゲートに接続された書込ワード線ＷＬｗ１が接続される。
【００８２】
また各ダミーユニットｄＵでは、ワード線方向に並ぶメモリユニットＭＵとプレート線ＰＬを共有する。
例えばダミーユニットｄＵ１１，ｄＵ１２では、各ダミーキャパシタｄＣには、メモリユニットＭＵ１１，ＭＵ１２，ＭＵ１３の各キャパシタＣに対するプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１４が接続される。
【００８３】
この場合、ワード線方向に並ぶ２つのダミーユニットｄＵが、一組のダミーユニット対となる。
そして、ダミーユニット対となる２つのダミーユニットでは、互いにプレート線ＰＬを共有するダミーキャパシタ対において、片側にはデータ“０”が、もう片側にはデータ“１”が記憶されている。
例えばダミーユニットｄＵ１１とｄＵ１２のダミーユニット対では、ダミーキャパシタｄＣ１１とｄＣ２１は、プレート線ＰＬ１１を共有するが、このダミーキャパシタ対（ｄＣ１１とｄＣ２１）の一方が“０”、他方が“１”とされる。
他のダミーキャパシタ対（ｄＣ１２とｄＣ２２、ｄＣ１３とｄＣ２３、ｄＣ１４とｄＣ２４）も同様に、一方が“０”、他方が“１”とされる。
【００８４】
また各ダミーキャパシタｄＣは、メモリユニットＭＵのキャパシタＣとプレート線ＰＬを共有していることから、各ＲＯＷアドレスごとにダミーキャパシタ対が設置されており、その片側に“０”、もう片側に“１”が記憶されている状態となっている。
【００８５】
一対の参照ビット線ｄＢＬ１，ｄＢＬ２は、イコライズトランジスタＴｅｑ２によって短絡可能とされる。またイコライズトランジスタＴｅｑ１がオンとされることで、参照ビット線ｄＢＬ１，ｄＢＬ２の合成信号がセンスアンプ２−１、２−２・・・に供給されるものとなる。
【００８６】
このような構成における読出動作を、メモリユニットＭＵ１１のキャパシタＣ１１等、プレート線ＰＬ１１に接続されたキャパシタＣからのデータ読出を例に挙げて説明する。
プレート線ＰＬ１１が選択されて高レベルとされると、そこに接続された各セルキャパシタの記憶状態に応じて異なる信号が対応する各メモリユニットＭＵのゲイン用トランジスタのゲートにそれぞれ印加される。例えばキャパシタＣ１１からの信号がゲイン用トランジスタＴ１１のゲートに印加される。
このとき同時にダミーキャパシタｄＣ１１，ｄＣ２１から読み出された信号がダミートランジスタｄＴ１１，ｄＴ２１のゲートに印加される。この場合、ダミートランジスタｄＴ１１，ｄＴ２１の各ゲートに印加される信号の一方は“０”に相当する信号で、他方は“１”に相当する信号である。
【００８７】
次に読出ワード線ＷＬｒ１をオンとすることで、各メモリユニットＭＵ１１，ＭＵ１２，ＭＵ１３の各ゲイン用トランジスタ（Ｔ１１等）が、それぞれビット線ＢＬ１，ＢＬ２，ＢＬ３を駆動する。さらにダミーユニットｄＵ１１，ｄＵ１２の各ダミートランジスタｄＴ１１，ｄＴ２１が、それぞれ参照ビット線ｄＢＬ１，ｄＢＬ２を駆動する。
ここでイコライズ制御部１１がイコライズ制御信号ｄＥＱによりイコライズトランジスタＴｅｑ１，Ｔｅｑ２をオンとして参照ビット線ｄＢＬ１，ｄＢＬ２をショートさせれば、両者の電位が合成され、短絡された参照ビット線ｄＢＬ１，ｄＢＬ２上に“１”と“０”の中間の参照電位が発生する。また、両者を流れる電流は“１”と“０”の読み出し電流の総和である。
この電位を隣接するセンスアンプ群２−１，２−２，２−３に参照電位として配分する。各センスアンプ２−１，２−２，２−３は各々に接続されたビット線ＢＬ１，ＢＬ２，ＢＬ３の読出電位と、参照ビット線対ｄＢＬ１，ｄＢＬ２から配分された参照電位を比較して、読み出し値の判定を行う。
このようにして、例えばキャパシタＣ１１等のメモリセルのデータが、センスアンプ２によって判定される。
【００８８】
このような実施の形態でも、第４の実施の形態と同様の効果が得られ、読出マージンを向上させることができる。
そしてさらに、本例によれば、ダミーセル（ダミーキャパシタｄＣ）を各ロウアドレスごとに設置し、アクセスしたメモリセル（キャパシタＣ）のロウアドレスに対応したダミーセル（ダミーキャパシタｄＣ）を同時にアクセスすることになる。つまり各ダミーキャパシタｄＣは必ず対応するＲＯＷアドレスのキャパシタＣ行と同時にアクセスされる。従ってデータ保持時間も対応する同一行（同一プレート線ＰＬ上）のキャパシタＣと同等に設定でき、アクセス回数も同じになる。
さらにセンスアンプ２とゲイン用トランジスタ（Ｔ１１等）の距離と、センスアンプ２とダミートランジスタ（ｄＴ１１等）の距離も同じになる。
従って、データ保持依存性、アクセス回数依存性、ビット線の電圧降下が全て相殺され、読出マージンの向上効果は、より顕著なものとなる。
【００８９】
尚、ここでは各センスアンプ２−１，２−２・・・に参照信号を電圧として配分したが、電流を１／２にミラーして、参照電流として配分し、各センスアンプ２では、各ビット線ＢＬを流れる電流と参照電流を比較して読出判定を行う構成としても良い。
【００９０】
またここでは一対の参照ビット線ｄＢＬ１，ｄＢＬ２をショートさせたが、さらに複数対の参照ビット線ｄＢＬを一定数のセンスアンプ２おきに等間隔に配置し、それらをまとめてショートさせても良い。即ち”０”データが読み出された参照ビット線の信号と、”１” データが読み出された参照ビット線の信号とを同数または略同数短絡させる。このようにすれば参照電位または電流の平準化が行われ、ダミーキャパシタの特性ばらつきに起因する参照電位または参照電流のばらつきを大幅に低減できる。
【００９１】
尚、このようなダミーユニットの配置は、ゲイン型ではない通常の強誘電体メモリにおいては適切とはいえない。
このように参照ビット線ｄＢＬから複数のセンスアンプ２に参照電位や電流を配分する場合、配分先のアクセスビット線ＢＬと配分元の参照ビット線ｄＢＬとでは配線パタンが大きく異なる。
従ってある程度の負荷容量のアンバランスは避けられない。たとえビット線ＢＬにキャパシタ等を付加してアンバランスを調整したとしても、完全なバランス実現は困難な上、負荷容量の大きい側に値を揃える必要がある。それをメモリセルの微細な信号で直接駆動しようとすると、かえって逆に大きなマージン劣化を生じさせてしまうためである。この傾向は特にＤＲＡＭや強誘電体メモリのように、キャパシタからの一定の電荷量でビット線ＢＬに信号を生じさせるケースで顕著である。
一方、本例のようにゲイン用トランジスタでビット線ＢＬを駆動するゲイン型メモリの場合、その駆動能力はメモリセルからの直接駆動よりはるかに高いため、ビット線ＢＬの容量は通常のメモリより大きく設定でき、ビット線容量のアンバランスの影響を相対的に軽減できる。
【００９２】
この場合、メモリセルが直接駆動するゲイン用トランジスタ（Ｔ１１等）のゲートノードの負荷容量よりビット線容量を大きく設定するのが望ましい。
また、容量アンバランスの調整のためビット線ＢＬに適切なＭＯＳキャパシタ等を接続させると、さらに安定した読み出しが可能になる。
【００９３】
また、ゲイン用トランジスタのドレイン側を電源に、ソース側をビット線ＢＬに接続すれば、ビット線ＢＬの電位Ｖｂはビット線容量に関らず、
Ｖｂ＝Ｖｇ−Ｖｔｈ
に収束する。ＶｇはゲインＦＥＴのゲートに印加される信号レベル、Ｖｔｈはゲイン用トランジスタの閾値である。
従ってビット線容量のアンバランスの影響を受けにくい。
【００９４】
このようにゲイン型メモリでは、ビット線パタンのアンバランスの影響を大幅に低減でき、上述のダミーユニット構成を有効に活用できる。
但しそれでも参照電圧や参照電流の配分をあまりに過剰な数のセンスアンプ２に行うと、配線長等のアンバランスが無視できなくなる。従ってその配分はダミーユニットによる面積的オーバーヘッドとビット線容量のアンバランスのトレードオフを考慮してなされるべきであり、具体的にはセンスアンプ４個〜６４個程度おきにダミーユニット対の列、および参照ビット線ｄＢＬの対を設けるのが望ましい。
【００９５】
また、さらに複数対の参照ビット線ｄＢＬの電位または電流を合成するのが望ましい。例えばセルアレイに１０２４個のセンスアンプ２が並んでいるとすれば、３２個おきに参照ビット線対を配置する。そのとき３２対の参照ビット線対が挿入されるが、それらを全てショートさせれば合計６４本の参照ビット線の電位が合成される。このときダミーキャパシタｄＣの特性ばらつきに起因する参照電位の変動幅は、単一の参照ビット線を使用するケースに比較して、（１／６４）の平方根である（１／８）にまで低減される。従って読出マージン向上に、より有利となる。
【００９６】
＜本発明を適用できる他のゲイン型メモリの例＞
以上の各実施の形態では、メモリセルが強誘電体キャパシタで構成される場合を例にとった。このタイプのゲイン型メモリでは、選択されたセルキャパシタが駆動する負荷容量は自身および非選択強誘電体キャパシタの特性が支配するが、これらは幾分かの弱反転した強誘電成分を含み、その値も温度依存性をもつ。従って第４、第５の実施の形態のように、メモリユニットと同構造のダミーユニットを設け、参照信号発生をダミーキャパシタで行うとともに、その駆動負荷にもダミーキャパシタを用いれば、駆動負荷の温度依存性も相殺できる効果を併せて獲得できる。
【００９７】
但し本発明の適用範囲はメモリセルが強誘電体キャパシタで構成されたメモリのみに限るものではなく、微小なメモリセルの発生信号をＦＥＴ（ゲイン用トランジスタ）のゲートに与え、そのＦＥＴでビット線ＢＬを駆動することでデータを読み出すあらゆるゲイン型メモリに適用し得る。
図６〜図８に本発明が適用可能な他のゲイン型メモリの例を示す。なお、各図においては、図９と同様の符号として、ゲイン用トランジスタをＴ１、読出スイッチをＴ２，書込スイッチをＴ３として示している。
【００９８】
図６は常誘電体キャパシタＣ３０がメモリセルとなっているＤＲＡＭである。キャパシタＣ３０への蓄積電荷の有無で、ゲイン用トランジスタＴ１のゲートに接続されたノードＮＥへの入力信号が変化する。
この場合もメモリセル自身の寄生容量が負荷容量に大きな割合を占めるため、サイズの調整で適切な参照電位Ｖｒｅｆを発生させるのは困難である。さらにデータ保持時間により信号レベルが変化する問題も同様に存在する。従って上述した実施の形態と同手法の構成を採り、“１”と“０”を合成して中間の参照信号を得、またはＲＯＷアドレスごとにダミーセルを設けることは、非常に有効である。
【００９９】
また、ゲイン型のメモリには上述のようにキャパシタによりゲイン用トランジスタのゲートを駆動するタイプの他に、記憶抵抗素子を用いてゲイン用トランジスタのゲートに信号電位を与えるタイプもある。その例を図７に示す。
抵抗素子Ｒ１はデータの記憶状態に応じて異なる抵抗値を示すメモリセルである。一方、抵抗素子Ｒ２は抵抗値を固定した参照用抵抗素子であり、リニア領域で動作させたＭＯＳトランジスタや、拡散層やポリシリコン層等によって形成されている。
抵抗素子Ｒ１、Ｒ２の抵抗分割でゲイン用トランジスタＴ１のゲートに接続されたノードＮＥへの入力信号Ｖｇが決まる。その値は両者の抵抗値をｒ１、ｒ２とすると
Ｖｇ＝Ｖｃｃ・ｒ１／（ｒ１＋ｒ２）
である。
この例では記憶用抵抗素子Ｒ１がグランド側に、参照抵抗素子Ｒ２がＶｃｃ側に接続されているが、両者を入れ替えても良い。
【０１００】
抵抗素子Ｒ１には例えば磁気ジャンクションを用いることが出来る。磁気ジャンクションはスピン方向を変えてデータを記憶する磁性膜と、スピン方向を固定した磁性膜とでトンネルバリアを挟んだ素子であり、記憶用磁性膜のスピン方向に応じて抵抗値が変化する。それを使用したメモリの例がＩＳＳＣＣ（ＩＥＥＥ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）２０００の論文番号７．２（Ｒ．Ｓｃｈｅｕｅｒｌｅｉｎ著， Ｐ．１２８）および７．３（Ｍ． Ｄｕｒｌａｍ著，Ｐ．１３０）に記述されている。
【０１０１】
また、抵抗素子Ｒ１には、例えばカルコゲナイド膜抵抗体を用いることもできる。カルコゲナイド膜は結晶状態が多結晶とアモルファス間を推移することでその抵抗率が変わるので、その膜を電極で挟んで抵抗素子とすれば良い。それを使用したメモリの例がＩＳＳＣＣ２００２の論文番号１２．４（Ｍ． Ｇｉｌｌ著， Ｐ．２０２）に記載されている。
【０１０２】
また、抵抗素子Ｒ１には積層ゲートトランジスタや、チッ化膜ゲートトランジスタを用いることもできる。これらのトランジスタはＥＰＲＯＭとして使用されており、記憶状態に応じて閾値が変わることで、その抵抗値が変化する。さらにこれらを直列接続すれば、各々に独立したデータを記憶させることも出来る。
【０１０３】
このような抵抗型メモリの例においては、参照抵抗素子Ｒ２の温度特性とメモリセルである抵抗記憶素子Ｒ１の温度特性が異なる問題がある。従ってセルサイズの調整で抵抗値を調整する手法では、広い温度範囲で適切な参照電位Ｖｒｅｆを得るのは困難である。さらにデータ保持時間によりセルの抵抗値が変わり、信号レベルが変化する問題も存在する。従って“１”と“０”を合成して中間の参照信号を得、またはＲＯＷアドレスごとにダミーセルを設ける本発明の手法はセルにキャパシタを用いたケースと同様に有効である。
【０１０４】
また参照用抵抗素子の変わりに定電流源を用いても良い。その例を図８に示す。記憶抵抗素子Ｒ１に、定電流源として動作するＮチャンネルＭＯＳ（Ｔ３０）が接続されている。そのゲートには定電流源として飽和領域で動作するよう固定した電位が供給されている。このときゲイン用トランジスタＴ１のゲートに接続されたノードＮＥに印加される信号Ｖｇは、Ｒ１の抵抗値をｒ１、Ｔ１を流れる電流をｉ１とすると、
Ｖｇ＝Ｖｃｃ−（ｒ１・ｉ１）
である。
このようなメモリの場合も、セルの抵抗値のバラツキ等に対応するため、“１”と“０”を合成して中間の参照信号を得、またはＲＯＷアドレスごとにダミーセルを設ける本発明の手法は有効である。
【０１０５】
以上、実施の形態、及び本発明が適用可能なゲイン型メモリの例を説明してきたが、本発明はさらなる応用が考えられる。
例えば、上記実施の形態では、各メモリセルが１ビット、即ち“０”“１”の２値を記憶するケースを想定してきた。しかし本発明は所謂多値を記憶する場合にも同様に適用できる。例えば各セルが２ビットを記憶する場合、ゲイン用トランジスタのゲートにはレベルの低い順に第１から第４の４レベルの信号が与えられることになり、その判定を行う必要が生じる。
この場合もダミーセルとダミートランジスタを使用し、例えば第２の信号と第３の信号の合成から第１の参照電位を発生させ、これを用いてまず読み出しセルが第１、第２の下位グループ、もしくは第３、第４の上位グループのいずれに属するかを判定する。
次に第１の信号と第２の信号の合成から第２の参照電位を、第３の信号と第４の信号の合成から第３の参照電位を発生させる。そして第２の参照電位を用いて下位グループ内でのレベル判別を、第３の参照電位を用いて上位グループ内でのレベル判別をそれぞれ行う。このようにして各セルの読み出し値を一意的に判定することができる。
【０１０６】
【発明の効果】
以上の説明からわかるように本発明によれば次のような効果が得られる。
一般にゲイン用トランジスタ（ＦＥＴ）の閾値にはロット間、ウェファー間の依存性があり、さらにはウェファー内でも強いチップ間依存性、さらにはチップ内の場所依存性がある。従って同一チップ内の互いに近傍に配置されたＦＥＴ間では、その閾値差はほとんど生じることが無い。従って本発明のように、アクセスされるメモリセルに接続されたゲイン用トランジスタの近傍等に同サイズのダミートランジスタを配置し、それによって参照用とされる第２のビット線を駆動して、その第２のビット線の電位または電流を読み出し判定の参照信号として使用すれば、ゲイン用トランジスタの閾値ばらつきの影響を相殺することができ、結果として読み出しマージンを大幅に向上できるという効果がある。
【０１０７】
また、ダミートランジスタにはメモリユニットのメモリセルと同構造のダミーセルから信号を与えることで、メモリ素子のチップ間、ウェファー間、ロット間で生じる特性ばらつきを相殺することができる。さらにメモリセルからの読み出し信号と同様の温度依存性がダミートランジスタのゲート電位に生じることになる。従って温度依存性によるマージン劣化も防止できる。これによっても読み出しマージンを向上できる。
【０１０８】
また、さらに複数のダミートランジスタのゲートノードを一旦短絡させてから参照用とされるビット線を駆動することで、ダミーセルからの信号のチップ内ばらつきや、ダミートランジスタの残存ばらつき等により生じる参照電位または参照電流側のばらつきを統計的な平準化で低減できる。
同様の効果は複数の第２のビット線の電位または電流を合成して、それを参照信号として用いることでも達成できる。
特に、一対または複数対のダミートランジスタ、又は参照用の複数の第２のビット線を用い、第１の値（例えば「１」）を書き込んだダミーセルからの信号と、第２の値（例えば「０」）を書き込んだダミーセルからの信号を短絡してダミートランジスタのゲートに与えたり、或いは第１の値に応じたビット線電位または電流と、第２の値に応じたビット線電位または電流とを合成することで、正確に第１の値の読み出し時と第２の値の読み出し時の中間の参照信号レベルを発生することができ、上記平準化が適切に実現できる。これによって読み出しマージンを向上できる。
またこのことは、キャパシタサイズを調整して適切な中間信号を発生させるのが困難なゲイン型メモリでは特に有効となる。
またダミーセルの強誘電体キャパシタ面積を通常のメモリセルより大きくしておけば、ダミーキャパシタのばらつきの影響をさらに低減することができる。
【０１０９】
さらにゲイン用トランジスタのソース側にビット線を接続することで、最終的なビット線の電位は、ゲイン用トランジスタと閾値とそのゲートに加わるセルからの信号電位のみによって規定され、ビット線容量の影響を受けない。従って参照用とされた第２のビット線と読み出し用の第１のビット線とのパターン差によるビット線容量の差異の影響を低減できる。またはビット線容量自体を大きくする、つまりメモリセルが駆動するノードの容量よりビット線容量を大きくすることで、上記パターン差による影響を相対的に軽減することもできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成例の説明図である。
【図２】本発明の第２の実施の形態の構成例の説明図である。
【図３】本発明の第３の実施の形態の構成例の説明図である。
【図４】本発明の第４の実施の形態の構成例の説明図である。
【図５】本発明の第５の実施の形態の構成例の説明図である。
【図６】本発明を採用できるゲイン型メモリの例の説明図である。
【図７】本発明を採用できるゲイン型メモリの例の説明図である。
【図８】本発明を採用できるゲイン型メモリの例の説明図である。
【図９】ゲイン型メモリの構成の説明図である。
【図１０】参照電位を用いて読出を行うゲイン型メモリの構成の説明図である。
【符号の説明】
１ 参照電位発生回路、２，２−１，２−２・・・ センスアンプ、１０ ダミーユニット行、１１ イコライズ制御部、ＭＵ，ＭＵ１１，ＭＵ１２・・・ メモリユニット、ＷＬ ワード線、ＷＬｗ１，ＷＬｗ２・・・ 書込ワード線、ＷＬｒ１，ＷＬｒ２・・・ 読出ワード線、ＢＬ，ＢＬ１，ＢＬ２・・・ ビット線、ＰＬ，ＰＬ１１，ＰＬ１２・・・ プレート線、Ｔ１１，Ｔ２１ ゲイン用トランジスタ、Ｔ１２，Ｔ２２ 読出スイッチ、Ｔ１３，Ｔ２３ 書込スイッチ、ｄＴ１１、ｄｔ１２ ダミートランジスタ、ｄＵ，ｄＵ１，ｄＵ２ ダミーユニット

Claims (13)

1. 記憶値に応じた読出電位を所定のノードに発生させる１又は複数のメモリセルと、上記ノードに発生した読出電位に基づいて第１のビット線を駆動するゲイン用トランジスタとを有するメモリユニットが、複数配置されたメモリアレイを含む半導体記憶装置において、
   第２のビット線と、
   参照電位に基づいて上記ゲイン用トランジスタと同サイズのダミートランジスタにより上記第２のビット線を駆動する参照用駆動手段と、
   上記第１のビット線と上記第２のビット線をそれぞれ流れる両電流、又は上記第１のビット線と上記第２のビット線の両電位を比較することにより上記メモリユニットから読み出されたデータの値を判定する読出値判定手段と、
   を備えたことを特徴とする半導体記憶装置。
2. 上記第２のビット線は１又は複数の上記メモリユニットに対応して設けられると共に、
   上記参照用駆動手段は、上記第２のビット線に対応して設けられ、
   上記読出値判定手段は、読み出し対象とされた上記メモリユニットに対応する上記第１のビット線を上記ゲイン用トランジスタにより駆動すると共に、上記第２のビット線を上記参照用駆動手段で駆動して、両ビット線に流れる電流又は両ビット線の電位を比較することにより上記データの値を判定することを特徴とする請求項１に記載の半導体記憶装置。
3. 上記メモリセルと同構造のダミーセルをさらに備え、
   上記参照電位は、該ダミーセルから読み出された信号の電位とされると共に、上記ダミートランジスタのゲートに供給されることを特徴とする請求項１に記載の半導体記憶装置。
4. 上記第２のビット線と、対応する上記第２のビット線を駆動する参照用駆動手段とを複数含み、上記参照用駆動手段のそれぞれに含まれる複数のダミートランジスタのゲート同士を短絡させる短絡手段を備えたことを特徴とする請求項３に記載の半導体記憶装置。
5. 上記短絡手段は、上記ダミーセルから読み出された第１の値の信号が与えられる上記ゲートと、上記ダミーセルから読み出された第２の値の信号が与えられる上記ゲートとを同数または略同数短絡することを特徴とする請求項４に記載の半導体記憶装置。
6. 上記第２のビット線と上記参照用駆動手段は複数設けられるとともに、
   該複数の第２のビット線にそれぞれ与えられた信号を合成する合成手段をさらに備え、
   上記読出値判定手段は、上記合成手段により生成された信号に応じて上記データの値を判定することを特徴とする請求項１に記載の半導体記憶装置。
7. 上記合成手段は、上記参照用駆動手段により上記第２のビット線に与えられた第１の値を有する参照信号と、他の上記参照用駆動手段により他の上記第２のビット線に与えられた第２の値を有する参照信号とを同数または略同数合成することを特徴とする請求項６に記載の半導体記憶装置。
8. 上記所定のノードは上記ゲイン用トランジスタのゲートに接続され、
   上記ゲイン用トランジスタにより駆動される上記第１のビット線および上記ダミートランジスタにより駆動される上記第２のビット線の負荷容量が、上記ゲイン用トランジスタにより駆動される上記ノードの負荷容量より大きいことを特徴とする請求項１に記載の半導体記憶装置。
9. 上記第１のビット線は上記ゲイン用トランジスタのソースに接続され、
   上記第２のビット線は上記ダミートランジスタのソースに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
10. 上記メモリセルは、強誘電体キャパシタ、常誘電体キャパシタ、磁気抵抗素子、カルコゲナイド抵抗素子、ＭＯＮＯＳトランジスタ、積層ゲートトランジスタのいずれかを含むことを特徴とする請求項１に記載の半導体記憶装置。
11. 上記メモリセルは、一方電極が独立な制御線に接続され、他方電極が共通ノード電極に接続された強誘電体キャパシタを含み、
    上記ゲイン用トランジスタは、ゲートが上記共通ノード電極に接続された電界効果トランジスタからなることを特徴とする請求項１に記載の半導体記憶装置。
12. 記憶値に応じた読出信号を所定のノードに発生させる１又は複数のメモリセルと、上記ノードに発生した読出信号に基づいて第１のビット線を駆動するゲイン用トランジスタとを有するメモリユニットが、複数配置されたメモリアレイを含む半導体記憶装置におけるデータ読み出し方法であって、
    上記ゲイン用トランジスタと同サイズのダミートランジスタにより、供給される参照電位に応じて上記第１のビット線と異なる第２のビット線を駆動するステップと、
    上記第１のビット線と上記第２のビット線をそれぞれ流れる電流、又は上記第１のビット線と上記第２のビット線の各電位を比較することにより上記メモリユニットから読み出されたデータの値を判定するステップとを有することを特徴とするデータ読み出し方法。
13. 記憶値に応じた読出信号を所定のノードに発生させる１又は複数のメモリセルと、上記ノードに発生した読出信号に基づいてビット線を駆動するゲイン用トランジスタとを有するメモリユニットが複数配置されたメモリアレイを含み、各々の上記ビット線は１又は複数の上記メモリユニットに対応して設けられた半導体記憶装置におけるデータ読み出し方法であって、
    読み出し対象とされた上記メモリユニットに対応する第１の上記ビット線を上記ゲイン用トランジスタにより駆動すると共に、上記第１のビット線と異なる第２の上記ビット線を供給される参照電位に応じて駆動するステップと、
    上記第１及び第２のビット線に流れる電流又は上記第１及び第２のビット線の電位を比較することにより、上記読み出し対象とされたメモリユニットから読み出されたデータの値を判定するステップとを有することを特徴とするデータ読み出し方法。

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