JPH10208476A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10208476A JPH10208476A JP9167630A JP16763097A JPH10208476A JP H10208476 A JPH10208476 A JP H10208476A JP 9167630 A JP9167630 A JP 9167630A JP 16763097 A JP16763097 A JP 16763097A JP H10208476 A JPH10208476 A JP H10208476A
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Abstract
(57)【要約】
【課題】 メモリセルから少々の電流洩れがあっても、
データ保持時間を長く確保して、長いリフレッシュサイ
クル期間を得る。 【解決手段】 ワード線ＷＬにメモリセル１１〜１５及
び２が接続される。情報用メモリセル１０〜１５がビッ
ト線ｂｉｔ１〜５を経てセンスアンプＳＡ１〜５の一方
の入力端子に入力される。他のメモリセル２には、情報
読み出しの基準電位に相当する基準情報が記憶され、こ
の基準情報はビット線ｂｉｔ７を経て前記センスアンプ
ＳＡ１〜５の各他方の入力端子に共通して入力される。
従って、各情報用メモリセル１１〜１５に記憶された信
号電荷の電位が、リーク電流に起因して低下しても、こ
れに合せて、基準電位の情報を記憶するメモリセル２に
記憶された信号電荷の電位もリーク電流により低下する
ので、その両者間の電位差がセンス限界に達するまでの
時間が延び、データ保持時間を長く保持できる。
データ保持時間を長く確保して、長いリフレッシュサイ
クル期間を得る。 【解決手段】 ワード線ＷＬにメモリセル１１〜１５及
び２が接続される。情報用メモリセル１０〜１５がビッ
ト線ｂｉｔ１〜５を経てセンスアンプＳＡ１〜５の一方
の入力端子に入力される。他のメモリセル２には、情報
読み出しの基準電位に相当する基準情報が記憶され、こ
の基準情報はビット線ｂｉｔ７を経て前記センスアンプ
ＳＡ１〜５の各他方の入力端子に共通して入力される。
従って、各情報用メモリセル１１〜１５に記憶された信
号電荷の電位が、リーク電流に起因して低下しても、こ
れに合せて、基準電位の情報を記憶するメモリセル２に
記憶された信号電荷の電位もリーク電流により低下する
ので、その両者間の電位差がセンス限界に達するまでの
時間が延び、データ保持時間を長く保持できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）、及び、このＤＲＡＭを含んだメモリと論理回
路との混載時に有用なメモリコアに関する。
特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）、及び、このＤＲＡＭを含んだメモリと論理回
路との混載時に有用なメモリコアに関する。
【０００２】
【従来の技術】近年、メモリ、特にＤＲＡＭの集積度の
増大は、年々大きくなっている。従って、メモリの使用
可能期間を減らさないために、長いリフレッシュサイク
ル期間が要求され、これに伴ってデータ保持時間に要求
される実力値が高く要求されて、プロセスデバイスとし
てこれを実現することが困難な傾向となりつつある。
増大は、年々大きくなっている。従って、メモリの使用
可能期間を減らさないために、長いリフレッシュサイク
ル期間が要求され、これに伴ってデータ保持時間に要求
される実力値が高く要求されて、プロセスデバイスとし
てこれを実現することが困難な傾向となりつつある。
【０００３】以下、メモリのデータ保持時間の実力値に
ついて図２３を用いて説明する。
ついて図２３を用いて説明する。
【０００４】図２３は、従来のＤＲＡＭの構成概略を示
す。同図において、Ｃｓはメモリセルの記憶容量(strag
e capacitor)、ＷＬ１、ＷＬ２はワード線、ｂｉｔ、ｘ
ｂｉｔはビット線及び相補ビット線、Ｖpre はビット線
プリチャージ電圧、Ｐpre はプリチャージ制御線、ＳＡ
はセンスアンプである。
す。同図において、Ｃｓはメモリセルの記憶容量(strag
e capacitor)、ＷＬ１、ＷＬ２はワード線、ｂｉｔ、ｘ
ｂｉｔはビット線及び相補ビット線、Ｖpre はビット線
プリチャージ電圧、Ｐpre はプリチャージ制御線、ＳＡ
はセンスアンプである。
【０００５】前記従来のＤＲＡＭの動作を簡単に説明す
る。先ず、プリチャージ制御線Ｐpre がハイレベルにな
り、ビット線及び相補ビット線ｂｉｔ、ｘｂｉｔがプリ
チャージレベルＶpre に設定される。次に、プリチャー
ジ制御線Ｐpre がロウレベルになり、続いてワード線Ｗ
Ｌ１の電位が上昇して、メモリセルＣｓに蓄えられてい
た信号電荷によって微小電位がビット線ｂｉｔに発生す
る。この微小電位をセンスアンプＳＡで増幅する。
る。先ず、プリチャージ制御線Ｐpre がハイレベルにな
り、ビット線及び相補ビット線ｂｉｔ、ｘｂｉｔがプリ
チャージレベルＶpre に設定される。次に、プリチャー
ジ制御線Ｐpre がロウレベルになり、続いてワード線Ｗ
Ｌ１の電位が上昇して、メモリセルＣｓに蓄えられてい
た信号電荷によって微小電位がビット線ｂｉｔに発生す
る。この微小電位をセンスアンプＳＡで増幅する。
【０００６】ワード線ＷＬ１の電位が上昇する直前での
メモリセルＣｓの記憶電位をＶcsとすると、セルトラン
ジスタが導通する前と後で、電荷保存法則を記載する
と、 Ｃs(Ｖcs- Ｖplate)+ Ｖpre * ＣB ＝Ｃs(Ｖr'- Ｖplat
e) +Ｖr' *ＣB となる。ここで、Ｖplate はセルプレート電位、ＣB は
ビット線及び相補のビット線の容量、Ｖr'はメモリセル
から電荷を読み出した後の確定したビット線の電位であ
る。
メモリセルＣｓの記憶電位をＶcsとすると、セルトラン
ジスタが導通する前と後で、電荷保存法則を記載する
と、 Ｃs(Ｖcs- Ｖplate)+ Ｖpre * ＣB ＝Ｃs(Ｖr'- Ｖplat
e) +Ｖr' *ＣB となる。ここで、Ｖplate はセルプレート電位、ＣB は
ビット線及び相補のビット線の容量、Ｖr'はメモリセル
から電荷を読み出した後の確定したビット線の電位であ
る。
【０００７】上式より、センスアンプＳＡが増幅するべ
き微小電圧Delta -vは、 Delta -V =Ｖr' -Ｖpre ＝ａ *( Ｖcs- Ｖpre) a=Ｃs/ (Ｃs+ＣB) となる。
き微小電圧Delta -vは、 Delta -V =Ｖr' -Ｖpre ＝ａ *( Ｖcs- Ｖpre) a=Ｃs/ (Ｃs+ＣB) となる。
【０００８】この微小電圧Delta -Vが、センスアンプＳ
Ａの感度限界(+-Vsa) よりも大きい場合に、初めて正し
くデータが読み出されることになる。例えば、“１”の
データを書き込んで読み出した場合には、電源電圧をＶ
ddとすると、 Delta -V＝ａ *( Ｖdd -Ｖpre)＝ 0.2 * ( 3.3 - 1.65)
＝ ３３０ｍＶ の電圧が発生し、また、“０”のデータを書き込んで読
み出した場合には、Ｄｅｌｔａ −Ｖ ＝ａ *( 0 - Ｖ
pre)＝ 0.2 * ( 0 -1.65) = -330mVの電圧が発生する。
尚、ここでは、ａ=0.2、Ｖdd=3.3 V、Ｖpre ＝Ｖdd/2と
した。
Ａの感度限界(+-Vsa) よりも大きい場合に、初めて正し
くデータが読み出されることになる。例えば、“１”の
データを書き込んで読み出した場合には、電源電圧をＶ
ddとすると、 Delta -V＝ａ *( Ｖdd -Ｖpre)＝ 0.2 * ( 3.3 - 1.65)
＝ ３３０ｍＶ の電圧が発生し、また、“０”のデータを書き込んで読
み出した場合には、Ｄｅｌｔａ −Ｖ ＝ａ *( 0 - Ｖ
pre)＝ 0.2 * ( 0 -1.65) = -330mVの電圧が発生する。
尚、ここでは、ａ=0.2、Ｖdd=3.3 V、Ｖpre ＝Ｖdd/2と
した。
【０００９】通常、センスアンプＳＡの感度限界Ｖsa
は、50mV程度であるので、上記の場合には、何ら問題な
く、正しく動作する。
は、50mV程度であるので、上記の場合には、何ら問題な
く、正しく動作する。
【００１０】次に、メモリセルＣｓにリーク電流があっ
て、書き込んだ電圧がそのまま出て来ない場合を考え
る。“１”を書き込み、その電圧が減少してＶcs1Lとな
ったとき、誤動作したとすると、 ａ* ( Ｖcs1L−Ｖpre)＝Ｖsaから、 0.2 * ( Vcs1L −1.65 )＝ 0.05 となり、 Vcs1L ＝1.9 Ｖで誤動作が始まることになる。この限界
に達するまでの時間がデータ保持時間の実力値である。
この関係を図２４に示す。
て、書き込んだ電圧がそのまま出て来ない場合を考え
る。“１”を書き込み、その電圧が減少してＶcs1Lとな
ったとき、誤動作したとすると、 ａ* ( Ｖcs1L−Ｖpre)＝Ｖsaから、 0.2 * ( Vcs1L −1.65 )＝ 0.05 となり、 Vcs1L ＝1.9 Ｖで誤動作が始まることになる。この限界
に達するまでの時間がデータ保持時間の実力値である。
この関係を図２４に示す。
【００１１】
【発明が解決しようとする課題】本発明の目的は、少々
の電流洩れがあっても、データ保持時間を長く確保し
て、長いリフレッシュサイクル期間を得ることにある。
更に、データ保持時間が短いことに起因する歩留まりの
低化を防き、ひいてはプロセス全体の低コスト化を実現
することにある。
の電流洩れがあっても、データ保持時間を長く確保し
て、長いリフレッシュサイクル期間を得ることにある。
更に、データ保持時間が短いことに起因する歩留まりの
低化を防き、ひいてはプロセス全体の低コスト化を実現
することにある。
【００１２】
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、センスアンプでの基準電位を、メモリ
セルでのリーク電流に起因する電圧効果に合せて降下さ
せることとする。
め、本発明では、センスアンプでの基準電位を、メモリ
セルでのリーク電流に起因する電圧効果に合せて降下さ
せることとする。
【００１３】以上の目的を達成するため、請求項１記載
の発明の半導体記憶装置は、容量及びトランジスタより
成り且つ情報の読み出し動作を行なう情報用メモリセル
と、前記メモリセルをアクセスするワード線と、前記ワ
ード線と同一又は同一のアドレスを有するワード線に接
続された前記メモリセルとは異なる他のメモリセルとを
備え、前記他のメモリセルには、前記情報用メモリセル
からの情報読み出しの基準電位に相当する基準情報であ
って、センスアンプで用いられる情報が記憶されること
を特徴とする。
の発明の半導体記憶装置は、容量及びトランジスタより
成り且つ情報の読み出し動作を行なう情報用メモリセル
と、前記メモリセルをアクセスするワード線と、前記ワ
ード線と同一又は同一のアドレスを有するワード線に接
続された前記メモリセルとは異なる他のメモリセルとを
備え、前記他のメモリセルには、前記情報用メモリセル
からの情報読み出しの基準電位に相当する基準情報であ
って、センスアンプで用いられる情報が記憶されること
を特徴とする。
【００１４】請求項２記載の発明は、前記請求項１記載
の半導体記憶装置において、情報用メモリセルの個数
は、他のメモリセルの個数よりも１個以上多いことを特
徴とする。
の半導体記憶装置において、情報用メモリセルの個数
は、他のメモリセルの個数よりも１個以上多いことを特
徴とする。
【００１５】請求項３記載の発明は、前記請求項１記載
の半導体記憶装置において、他のメモリセルの個数は２
個であり、これ等のメモリセルには“１”の情報及び
“０”の情報が各々蓄えられ、前記２個のメモリセルに
蓄えられた“１”情報及び“０”情報に基いて、基準電
位を発生する基準電位発生回路を備えることを特徴とす
る。
の半導体記憶装置において、他のメモリセルの個数は２
個であり、これ等のメモリセルには“１”の情報及び
“０”の情報が各々蓄えられ、前記２個のメモリセルに
蓄えられた“１”情報及び“０”情報に基いて、基準電
位を発生する基準電位発生回路を備えることを特徴とす
る。
【００１６】請求項４記載の発明は、前記請求項１記載
の半導体記憶装置において、３個以上の情報用メモリセ
ル及び３個以上の他のメモリセルには、多値情報が記憶
され、前記３個以上の他のメモリセルに蓄えられた多値
情報に基いて、基準電位を発生する基準電位発生回路を
備えることを特徴とする。
の半導体記憶装置において、３個以上の情報用メモリセ
ル及び３個以上の他のメモリセルには、多値情報が記憶
され、前記３個以上の他のメモリセルに蓄えられた多値
情報に基いて、基準電位を発生する基準電位発生回路を
備えることを特徴とする。
【００１７】請求項５記載の発明は、前記請求項１記載
の半導体記憶装置において、情報用メモリセルを有する
第１のメモリセル群がほぼ２つに等分割され、その間
に、基準情報を記憶する他のメモリセルを有する第２の
メモリセル群が配置されることを特徴とする。
の半導体記憶装置において、情報用メモリセルを有する
第１のメモリセル群がほぼ２つに等分割され、その間
に、基準情報を記憶する他のメモリセルを有する第２の
メモリセル群が配置されることを特徴とする。
【００１８】請求項６記載の発明の半導体記憶装置は、
情報を記憶し、その情報の読み出し動作及び書き込み動
作が可能なメモリセルを有するメモリセルアレイを複数
備えると共に、前記各メモリセルアレイのメモリセルに
接続され、そのメモリセルの情報を検出する複数の局所
的検出手段と、前記局所的検出手段に接続され、その検
知情報を増幅する複数の検知増幅手段とを備えたことを
特徴とする。
情報を記憶し、その情報の読み出し動作及び書き込み動
作が可能なメモリセルを有するメモリセルアレイを複数
備えると共に、前記各メモリセルアレイのメモリセルに
接続され、そのメモリセルの情報を検出する複数の局所
的検出手段と、前記局所的検出手段に接続され、その検
知情報を増幅する複数の検知増幅手段とを備えたことを
特徴とする。
【００１９】請求項７記載の発明は、前記請求項６記載
の半導体記憶装置において、複数のメモリアレイは、同
一のワード線に接続され、情報を記憶する複数の情報用
メモリセルと、前記情報用メモリセルに蓄えられた情報
の値を判断する際に用いる基準情報を蓄える複数の他の
メモリセルとを備えたことを特徴とする。
の半導体記憶装置において、複数のメモリアレイは、同
一のワード線に接続され、情報を記憶する複数の情報用
メモリセルと、前記情報用メモリセルに蓄えられた情報
の値を判断する際に用いる基準情報を蓄える複数の他の
メモリセルとを備えたことを特徴とする。
【００２０】請求項８記載の発明は、前記請求項６又は
７記載の半導体記憶装置において、メモリアレイに隣接
して配置され、メモリセルに蓄えられた情報を一時的に
蓄えるレジスタ手段を備えたことを特徴とする。
７記載の半導体記憶装置において、メモリアレイに隣接
して配置され、メモリセルに蓄えられた情報を一時的に
蓄えるレジスタ手段を備えたことを特徴とする。
【００２１】請求項９記載の発明の半導体記憶装置は、
情報を記憶する情報用メモリセルと、前記情報用メモリ
セルが接続された第１のビット線と、前記情報用メモリ
セルに蓄えられた情報の値を判断する際に用いる基準情
報を蓄える基準メモリセルと、前記基準メモリセルが接
続された第２のビット線と、前記第１及び第２のビット
線の情報を各々検出する第１及び第２のプローブ手段
と、前記第１及び第２のプローブ手段の検出情報が伝達
される第１及び第２のグローバルビット線と、前記第１
及び第２のグローバルビット線の情報を各々増幅する第
１及び第２のプリアンプ手段と、前記第１及び第２のプ
リアンプ手段の出力が入力端子に入力されるセンスアン
プとを備えたことを特徴とする。
情報を記憶する情報用メモリセルと、前記情報用メモリ
セルが接続された第１のビット線と、前記情報用メモリ
セルに蓄えられた情報の値を判断する際に用いる基準情
報を蓄える基準メモリセルと、前記基準メモリセルが接
続された第２のビット線と、前記第１及び第２のビット
線の情報を各々検出する第１及び第２のプローブ手段
と、前記第１及び第２のプローブ手段の検出情報が伝達
される第１及び第２のグローバルビット線と、前記第１
及び第２のグローバルビット線の情報を各々増幅する第
１及び第２のプリアンプ手段と、前記第１及び第２のプ
リアンプ手段の出力が入力端子に入力されるセンスアン
プとを備えたことを特徴とする。
【００２２】請求項１０記載の発明は、前記請求項９記
載の半導体記憶装置において、第１及び第２のプローブ
手段は第１の導電性を有するＭＯＳトランジスタで構成
され、前記第１及び第２のプリアンプ手段は、前記第１
の導電性とは逆極性の第２の導電性を有するＭＯＳトラ
ンジスタで構成されることを特徴とする。
載の半導体記憶装置において、第１及び第２のプローブ
手段は第１の導電性を有するＭＯＳトランジスタで構成
され、前記第１及び第２のプリアンプ手段は、前記第１
の導電性とは逆極性の第２の導電性を有するＭＯＳトラ
ンジスタで構成されることを特徴とする。
【００２３】請求項１１記載の発明は、前記請求項９記
載の半導体記憶装置において、基準メモリセルの情報を
増幅するプリアンプ手段の出力は、複数のセンスアンプ
に対して共通に入力されることを特徴とする。
載の半導体記憶装置において、基準メモリセルの情報を
増幅するプリアンプ手段の出力は、複数のセンスアンプ
に対して共通に入力されることを特徴とする。
【００２４】請求項１２記載の発明の半導体記憶装置
は、センスアンプの動作ばらつきを補償する校正手段及
び校正シーケンスを備えることを特長する。
は、センスアンプの動作ばらつきを補償する校正手段及
び校正シーケンスを備えることを特長する。
【００２５】請求項１３記載の発明は、前記請求項１２
記載の半導体記憶装置において、校正手段は、センスア
ンプの入力端に接続されるコンデンサで構成されること
を特徴とする。
記載の半導体記憶装置において、校正手段は、センスア
ンプの入力端に接続されるコンデンサで構成されること
を特徴とする。
【００２６】請求項１４記載の発明の半導体記憶装置
は、情報を記憶する情報用メモリセルと、前記情報用メ
モリセルが接続された第１のビット線と、前記情報用メ
モリセルに蓄えられた情報の値を判断する際に用いる基
準情報を蓄える基準メモリセルと、前記基準メモリセル
が接続された第２のビット線と、前記第１及び第２のビ
ット線の情報を各々検出する第１及び第２のプローブ手
段と、前記第１及び第２のプローブ手段の検出情報が伝
達される第１及び第２のグローバルビット線と、前記第
１及び第２のグローバルビット線の情報を各々増幅する
第１及び第２のプリアンプ手段と、前記第１及び第２の
プリアンプ手段の出力側に一端が各々接続される第１及
び第２のコンデンサ手段と、前記第１及び第２のコンデ
ンサ手段の他端に入力端子が接続されるセンスアンプと
を備えたことを特徴とする。
は、情報を記憶する情報用メモリセルと、前記情報用メ
モリセルが接続された第１のビット線と、前記情報用メ
モリセルに蓄えられた情報の値を判断する際に用いる基
準情報を蓄える基準メモリセルと、前記基準メモリセル
が接続された第２のビット線と、前記第１及び第２のビ
ット線の情報を各々検出する第１及び第２のプローブ手
段と、前記第１及び第２のプローブ手段の検出情報が伝
達される第１及び第２のグローバルビット線と、前記第
１及び第２のグローバルビット線の情報を各々増幅する
第１及び第２のプリアンプ手段と、前記第１及び第２の
プリアンプ手段の出力側に一端が各々接続される第１及
び第２のコンデンサ手段と、前記第１及び第２のコンデ
ンサ手段の他端に入力端子が接続されるセンスアンプと
を備えたことを特徴とする。
【００２７】請求項１５記載の発明は、前記請求項１４
記載の半導体記憶装置において、第１及び第２のビット
線に校正電位を設定する校正電位設定手段と、前記コン
デンサ手段のセンスアンプ側の端子を相互に短絡させる
短絡手段とを備えたことを特徴とする。
記載の半導体記憶装置において、第１及び第２のビット
線に校正電位を設定する校正電位設定手段と、前記コン
デンサ手段のセンスアンプ側の端子を相互に短絡させる
短絡手段とを備えたことを特徴とする。
【００２８】請求項１６記載の発明の信号伝送系は、所
定の信号が伝送される複数の信号線群と、前記所定の信
号とは異なる信号であって基準電位を示す信号が伝送さ
れる複数の基準電位信号線群と、前記複数の信号線群と
前記複数の基準電位信号線群との間を容量的に接続する
容量手段とを備えたことを特徴とする。
定の信号が伝送される複数の信号線群と、前記所定の信
号とは異なる信号であって基準電位を示す信号が伝送さ
れる複数の基準電位信号線群と、前記複数の信号線群と
前記複数の基準電位信号線群との間を容量的に接続する
容量手段とを備えたことを特徴とする。
【００２９】請求項１７記載の発明は、前記請求項１６
記載の信号伝送系において、前記信号線群及び前記基準
電位信号線群は相互にほぼ平行に配置され、前記容量手
段は、前記信号線群及び前記基準電位信号線群とほぼ直
行して配置される交差配線群より成ることを特徴とす
る。
記載の信号伝送系において、前記信号線群及び前記基準
電位信号線群は相互にほぼ平行に配置され、前記容量手
段は、前記信号線群及び前記基準電位信号線群とほぼ直
行して配置される交差配線群より成ることを特徴とす
る。
【００３０】請求項１８記載の発明は、前記請求項１５
又は１６記載の半導体記憶装置において、前記複数の信
号線群は、情報を記憶する情報用メモリセルの情報を第
１のビット線を経て受ける第１のグローバルビット線で
構成され、前記複数の基準電位信号線群は、前記情報用
メモリセルに蓄えられた情報の値を判断する際に用いる
基準情報を蓄える基準メモリセルの基準情報を第２のビ
ット線を経て受ける第２のグローバルビット線で構成さ
れることを特徴とする。
又は１６記載の半導体記憶装置において、前記複数の信
号線群は、情報を記憶する情報用メモリセルの情報を第
１のビット線を経て受ける第１のグローバルビット線で
構成され、前記複数の基準電位信号線群は、前記情報用
メモリセルに蓄えられた情報の値を判断する際に用いる
基準情報を蓄える基準メモリセルの基準情報を第２のビ
ット線を経て受ける第２のグローバルビット線で構成さ
れることを特徴とする。
【００３１】請求項１９記載の発明の半導体記憶装置
は、メモリセルが破壊されて、不揮発性情報が保持され
ていることを特徴とする。
は、メモリセルが破壊されて、不揮発性情報が保持され
ていることを特徴とする。
【００３２】請求項２０記載の発明は、前記請求項１９
記載の半導体記憶装置において、容量及びトランジスタ
より成るメモリセルの破壊は、前記容量を形成する誘電
性薄膜の破壊により行われることを特徴とする。
記載の半導体記憶装置において、容量及びトランジスタ
より成るメモリセルの破壊は、前記容量を形成する誘電
性薄膜の破壊により行われることを特徴とする。
【００３３】請求項２１記載の発明の半導体記憶装置
は、冗長情報を記憶する複数の冗長情報記憶セル群を備
え、前記各冗長情報記憶セル群には、自己の記憶セル群
が有効か無効かを判断する情報が含まれることを特徴と
する。
は、冗長情報を記憶する複数の冗長情報記憶セル群を備
え、前記各冗長情報記憶セル群には、自己の記憶セル群
が有効か無効かを判断する情報が含まれることを特徴と
する。
【００３４】請求項２２記載の発明の半導体記憶装置
は、情報記憶セルに所定値の情報を書き込み、所定時間
の経過後に、その情報を読み出し、この読み出した情報
の値が、前記書き込んだ情報の値とは異なる情報の破壊
を検出して、前記情報記憶セルに予め記憶された不揮発
性情報の読み出しを行うことを特徴とする。
は、情報記憶セルに所定値の情報を書き込み、所定時間
の経過後に、その情報を読み出し、この読み出した情報
の値が、前記書き込んだ情報の値とは異なる情報の破壊
を検出して、前記情報記憶セルに予め記憶された不揮発
性情報の読み出しを行うことを特徴とする。
【００３５】請求項２３記載の発明は、前記請求項２２
記載の半導体記憶装置において、情報の書き込みからそ
の情報の読み出しまでの所定時間は、０．０１ミリ秒か
ら１０ミリ秒であることを特徴とする。
記載の半導体記憶装置において、情報の書き込みからそ
の情報の読み出しまでの所定時間は、０．０１ミリ秒か
ら１０ミリ秒であることを特徴とする。
【００３６】請求項２４記載の発明は、前記請求項２２
記載の半導体記憶装置において、情報記憶セルに予め記
憶された不揮発性情報は、冗長情報であり、前記冗長情
報を電源投入時から一定時間以内に読み出し、この読み
出した冗長情報は、冗長回路に設定されることを特徴と
する。
記載の半導体記憶装置において、情報記憶セルに予め記
憶された不揮発性情報は、冗長情報であり、前記冗長情
報を電源投入時から一定時間以内に読み出し、この読み
出した冗長情報は、冗長回路に設定されることを特徴と
する。
【００３７】請求項２５記載の発明の半導体記憶装置
は、プログラマブルな可変コーディング領域を有する冗
長回路を有することを特徴とする。
は、プログラマブルな可変コーディング領域を有する冗
長回路を有することを特徴とする。
【００３８】請求項２６記載の発明の半導体記憶装置
は、誘電性薄膜の破壊により冗長情報を記憶する複数個
のメモリセルを有する冗長情報記憶セル群と、前記冗長
情報記憶セル群には、自己のセル群が有効か無効かの情
報を記憶する他のメモリセルを有し、前記冗長情報記憶
セル群に冗長情報を書き込む書き込み手段、及び、前記
冗長情報を読み出す読み出し手段と、前記読み出し手段
により読み出された冗長情報を冗長デコーダへ転送する
転送手段と、前記転送手段により転送された冗長情報を
用いてコーディングを変更し得るデコード手段とを備え
たことを特徴とする。
は、誘電性薄膜の破壊により冗長情報を記憶する複数個
のメモリセルを有する冗長情報記憶セル群と、前記冗長
情報記憶セル群には、自己のセル群が有効か無効かの情
報を記憶する他のメモリセルを有し、前記冗長情報記憶
セル群に冗長情報を書き込む書き込み手段、及び、前記
冗長情報を読み出す読み出し手段と、前記読み出し手段
により読み出された冗長情報を冗長デコーダへ転送する
転送手段と、前記転送手段により転送された冗長情報を
用いてコーディングを変更し得るデコード手段とを備え
たことを特徴とする。
【００３９】請求項２７記載の発明は、前記請求項２６
記載の半導体記憶装置において、冗長情報記憶セル群に
記憶された冗長情報は、圧縮された後の冗長情報であ
り、読み出し手段により読み出された前記冗長情報は、
その冗長情報の伸張処理が行われた後、転送手段により
冗長デコーダへ転送されることを特徴とする。
記載の半導体記憶装置において、冗長情報記憶セル群に
記憶された冗長情報は、圧縮された後の冗長情報であ
り、読み出し手段により読み出された前記冗長情報は、
その冗長情報の伸張処理が行われた後、転送手段により
冗長デコーダへ転送されることを特徴とする。
【００４０】請求項２８記載の発明の半導体記憶装置
は、圧縮された冗長情報が格納された冗長情報記憶手段
と、前記冗長情報記憶手段に格納された冗長情報を読み
出す読み出し手段と、前記読み出し手段により読み出さ
れた冗長情報を伸張する伸張処理手段と、前記伸張処理
手段により伸張された冗長情報を冗長デコード手段に転
送する転送手段とを備えたことを特徴とする。
は、圧縮された冗長情報が格納された冗長情報記憶手段
と、前記冗長情報記憶手段に格納された冗長情報を読み
出す読み出し手段と、前記読み出し手段により読み出さ
れた冗長情報を伸張する伸張処理手段と、前記伸張処理
手段により伸張された冗長情報を冗長デコード手段に転
送する転送手段とを備えたことを特徴とする。
【００４１】請求項２９記載の発明の半導体集積回路
は、回路構成を変更し得る論理回路ブロックと、前記論
理回路ブロックの回路構成情報を格納する回路構成情報
格納手段と、前記論理回路ブロックの内部情報を格納す
る内部情報格納手段と、前記回路構成情報格納手段に格
納された回路構成情報に基いて、前記論理回路ブロック
の構成を変更しながら、少くとも前記内部情報格納手段
に格納された内部情報に基いて、全体としてデータ処理
を行う制御手段とを備えたことを特徴とする。
は、回路構成を変更し得る論理回路ブロックと、前記論
理回路ブロックの回路構成情報を格納する回路構成情報
格納手段と、前記論理回路ブロックの内部情報を格納す
る内部情報格納手段と、前記回路構成情報格納手段に格
納された回路構成情報に基いて、前記論理回路ブロック
の構成を変更しながら、少くとも前記内部情報格納手段
に格納された内部情報に基いて、全体としてデータ処理
を行う制御手段とを備えたことを特徴とする。
【００４２】請求項３０記載の発明は、前記請求項２９
記載の半導体集積回路において、前記論理回路ブロック
は少なくとも２個備えられ、更に、前記２個の論理回路
ブロック間で情報の授受を行う共通レジスタを備えるこ
とを特徴とする。
記載の半導体集積回路において、前記論理回路ブロック
は少なくとも２個備えられ、更に、前記２個の論理回路
ブロック間で情報の授受を行う共通レジスタを備えるこ
とを特徴とする。
【００４３】請求項３１記載の発明は、前記請求項２９
記載の半導体集積回路において、論理回路ブロックは複
数個備えられ、前記回路構成情報格納手段に格納された
回路構成情報の転送タイミングは、前記複数個の論理回
路ブロックでずらされることを特徴とする。
記載の半導体集積回路において、論理回路ブロックは複
数個備えられ、前記回路構成情報格納手段に格納された
回路構成情報の転送タイミングは、前記複数個の論理回
路ブロックでずらされることを特徴とする。
【００４４】請求項３２記載の発明の半導体集積回路
は、機能を変更し得る複数個の単位ロジックと、前記複
数個の単位ロジックから延びる複数本の入出力引き出し
配線と交差する複数の配線チャンネルと、前記複数本の
入出力引き出し配線と前記複数の配線チャンネルとを選
択的に電気的に接続するスイッチ回路と、前記スイッチ
回路による前記配線とチャネルとの接続情報を複数種類
記憶し、その何れかの記憶情報に選択して前記スイッチ
回路を制御する制御手段とを備えることを特徴とする。
は、機能を変更し得る複数個の単位ロジックと、前記複
数個の単位ロジックから延びる複数本の入出力引き出し
配線と交差する複数の配線チャンネルと、前記複数本の
入出力引き出し配線と前記複数の配線チャンネルとを選
択的に電気的に接続するスイッチ回路と、前記スイッチ
回路による前記配線とチャネルとの接続情報を複数種類
記憶し、その何れかの記憶情報に選択して前記スイッチ
回路を制御する制御手段とを備えることを特徴とする。
【００４５】請求項３３記載の発明の半導体集積回路
は、２つの配線にソース及びドレインが各々接続された
接続用ＭＯＳＦＥＴと、前記接続用ＭＯＳＦＥＴのゲー
トと固定電位との間に接続されたコンデンサと、前記接
続用ＭＯＳＦＥＴのゲートとロード配線とにソース及び
ドレインが接続されたロード用ＭＯＳＦＥＴと、ソース
が前記ロード用ＭＯＳＦＥＴのゲートに接続され、ドレ
インがロード起動信号線に接続されたセルフブート用Ｍ
ＯＳＦＥＴと、前記セルフブート用ＭＯＳＦＥＴのゲー
トが他の固定電位に接続される前記２つの配線間接続用
スイッチを備えたことを特徴とする。
は、２つの配線にソース及びドレインが各々接続された
接続用ＭＯＳＦＥＴと、前記接続用ＭＯＳＦＥＴのゲー
トと固定電位との間に接続されたコンデンサと、前記接
続用ＭＯＳＦＥＴのゲートとロード配線とにソース及び
ドレインが接続されたロード用ＭＯＳＦＥＴと、ソース
が前記ロード用ＭＯＳＦＥＴのゲートに接続され、ドレ
インがロード起動信号線に接続されたセルフブート用Ｍ
ＯＳＦＥＴと、前記セルフブート用ＭＯＳＦＥＴのゲー
トが他の固定電位に接続される前記２つの配線間接続用
スイッチを備えたことを特徴とする。
【００４６】請求項３４記載の発明は、前記請求項３３
記載の半導体集積回路において、スイッチ回路は、前記
請求項３３記載の２つの配線間接続用スイッチより成
り、単位ロジックの電源電圧レベル、及び、ロード配線
の“１”の信号レベルは、ほぼ接続用ＭＯＳＦＥＴの閾
値電圧分低く設定されることを特徴とする。
記載の半導体集積回路において、スイッチ回路は、前記
請求項３３記載の２つの配線間接続用スイッチより成
り、単位ロジックの電源電圧レベル、及び、ロード配線
の“１”の信号レベルは、ほぼ接続用ＭＯＳＦＥＴの閾
値電圧分低く設定されることを特徴とする。
【００４７】請求項３５記載の発明の半導体記憶装置用
コンデンサは、一方の電極が金属配線層よりも上層に延
びて形成されて記憶ノードが構成され、前記記憶ノード
は、誘電体膜を介して導電性有機膜で覆われ、前記導電
性有機膜はプレート電極となることを特徴とする。
コンデンサは、一方の電極が金属配線層よりも上層に延
びて形成されて記憶ノードが構成され、前記記憶ノード
は、誘電体膜を介して導電性有機膜で覆われ、前記導電
性有機膜はプレート電極となることを特徴とする。
【００４８】請求項３６記載の発明は、前記請求項３５
記載の半導体記憶装置用コンデンサにおいて、前記導電
性有機膜は、ソフトエラー等の原因となるアルファ線等
を吸収する素材を含有し、且つ、膜厚が３ミクロン以上
であることを特徴とする。
記載の半導体記憶装置用コンデンサにおいて、前記導電
性有機膜は、ソフトエラー等の原因となるアルファ線等
を吸収する素材を含有し、且つ、膜厚が３ミクロン以上
であることを特徴とする。
【００４９】請求項３７記載の発明の半導体記憶素子モ
ジュールは、２列形状のコネクタを有することを特徴と
する。
ジュールは、２列形状のコネクタを有することを特徴と
する。
【００５０】請求項３８記載の発明は、前記請求項３７
記載の半導体記憶素子モジュールにおいて、コネクタに
は、ダンピング抵抗が内蔵されることを特徴とする。
記載の半導体記憶素子モジュールにおいて、コネクタに
は、ダンピング抵抗が内蔵されることを特徴とする。
【００５１】請求項３９記載の発明のデータ処理機能を
有する半導体記憶装置は、複数のデータが格納された第
１の領域と、データを格納可能な第２の領域と、前記第
１の領域の複数のデータを読み出し、これ等のデータを
一括して処理して、その処理結果を前記第２の領域に書
き込むデータ処理部とを備えたことを特徴とする。
有する半導体記憶装置は、複数のデータが格納された第
１の領域と、データを格納可能な第２の領域と、前記第
１の領域の複数のデータを読み出し、これ等のデータを
一括して処理して、その処理結果を前記第２の領域に書
き込むデータ処理部とを備えたことを特徴とする。
【００５２】請求項４０記載の発明のデータ処理機能を
有する半導体記憶装置は、複数本のワード線に接続され
た複数個のメモリセルを有する第１のメモリアレイと、
複数本のワード線に接続された複数個のメモリセルを有
する第２のメモリアレイと、前記第１のメモリアレイか
ら、所定本のワード線に接続されたメモリセルに記憶さ
れたデータを読み出し、これ等のデータを一括して処理
し、その処理結果を前記第２のメモリアレイの所定本の
ワード線に接続されたメモリセルに書き込むデータ処理
部とを備えたことを特徴とする。
有する半導体記憶装置は、複数本のワード線に接続され
た複数個のメモリセルを有する第１のメモリアレイと、
複数本のワード線に接続された複数個のメモリセルを有
する第２のメモリアレイと、前記第１のメモリアレイか
ら、所定本のワード線に接続されたメモリセルに記憶さ
れたデータを読み出し、これ等のデータを一括して処理
し、その処理結果を前記第２のメモリアレイの所定本の
ワード線に接続されたメモリセルに書き込むデータ処理
部とを備えたことを特徴とする。
【００５３】請求項４１記載の発明は、前記請求項３９
又は請求項４０記載の半導体記憶装置において、データ
処理部は、読み出したデータを圧縮処理するものである
ことを特徴とする。
又は請求項４０記載の半導体記憶装置において、データ
処理部は、読み出したデータを圧縮処理するものである
ことを特徴とする。
【００５４】請求項４２記載の発明は、前記請求項３９
又は請求項４０記載の半導体記憶装置において、データ
処理部は、読み出したデータを伸長処理するものである
ことを特徴とする。
又は請求項４０記載の半導体記憶装置において、データ
処理部は、読み出したデータを伸長処理するものである
ことを特徴とする。
【００５５】請求項４３記載の発明のデータ処理機能を
有する半導体記憶装置は、ダイナミックに構成を変更で
きる１個又は複数個のデータ処理部と、第１のワード線
群に接続され、前記データ処理部のデータ処理仕様情報
を格納する第１のメモリセル群と、第２のワード線群に
接続され、処理すべきデータ群を貯えた第２のメモリセ
ル群と、第３のワード線群に接続され、処理結果を格納
する第３のメモリセル群とを備え、前記データ処理部
は、前記処理すべきデータ群及び前記処理仕様情報を読
み込み、前記処理すべきデータ群を前記処理仕様情報に
基づいて処理し、その処理結果を前記第３のメモリセル
群へ格納することを特徴とする。
有する半導体記憶装置は、ダイナミックに構成を変更で
きる１個又は複数個のデータ処理部と、第１のワード線
群に接続され、前記データ処理部のデータ処理仕様情報
を格納する第１のメモリセル群と、第２のワード線群に
接続され、処理すべきデータ群を貯えた第２のメモリセ
ル群と、第３のワード線群に接続され、処理結果を格納
する第３のメモリセル群とを備え、前記データ処理部
は、前記処理すべきデータ群及び前記処理仕様情報を読
み込み、前記処理すべきデータ群を前記処理仕様情報に
基づいて処理し、その処理結果を前記第３のメモリセル
群へ格納することを特徴とする。
【００５６】請求項４４記載の発明は、前記請求項４３
記載のデータ処理機能を有する半導体記憶装置におい
て、前記データ処理回路は、再プログラム可能なリコン
フィギュアブルロジックを備えることを特徴とする。
記載のデータ処理機能を有する半導体記憶装置におい
て、前記データ処理回路は、再プログラム可能なリコン
フィギュアブルロジックを備えることを特徴とする。
【００５７】以上の構成により、本発明では、情報記憶
用メモリセルとは異なるメモリセルに記憶された基準電
位に相当する情報の電位が、前記情報記憶用メモリセル
に記憶された信号電荷のリーク電流に起因する電位低下
に合せて、電位低下するので、その両者間の電位差がセ
ンス限界に達するまでの時間が延び、データ保持時間が
長くなる。
用メモリセルとは異なるメモリセルに記憶された基準電
位に相当する情報の電位が、前記情報記憶用メモリセル
に記憶された信号電荷のリーク電流に起因する電位低下
に合せて、電位低下するので、その両者間の電位差がセ
ンス限界に達するまでの時間が延び、データ保持時間が
長くなる。
【００５８】
（第１の実施の形態）以下、本発明の第１の実施の形態
を図１に基いて説明する。
を図１に基いて説明する。
【００５９】同図（ａ）において、１１〜１５は情報を
記憶する複数個のメモリセル（情報用メモリセル）であ
って、これ等のセルは第１のメモリセル群５０に属す
る。２は第２のメモリセル群５１に属するメモリセル
（他のメモリセル）である。ＷＬはワード線であって、
同一のワード線ＷＬに対して前記第１及び第２のメモリ
セル群５０、５１の複数個のメモリセル１１〜１５、２
が共通に接続される。尚、同図（ａ）に略記したメモリ
セル１１〜１５、２は、具体的には、同図（ｂ）に詳示
するように、セルトランジスタＴｒと、セル容量Ｃとか
ら成る。また、同図では、ワード線ＷＬは１本のみ図示
しているが、実際には複数本存在し、その各ワード線別
に、第１のメモリセル群５０に属する他のセルと、第２
のメモリセル群５１に属する他のセルとが、同一のワー
ド線に接続される。
記憶する複数個のメモリセル（情報用メモリセル）であ
って、これ等のセルは第１のメモリセル群５０に属す
る。２は第２のメモリセル群５１に属するメモリセル
（他のメモリセル）である。ＷＬはワード線であって、
同一のワード線ＷＬに対して前記第１及び第２のメモリ
セル群５０、５１の複数個のメモリセル１１〜１５、２
が共通に接続される。尚、同図（ａ）に略記したメモリ
セル１１〜１５、２は、具体的には、同図（ｂ）に詳示
するように、セルトランジスタＴｒと、セル容量Ｃとか
ら成る。また、同図では、ワード線ＷＬは１本のみ図示
しているが、実際には複数本存在し、その各ワード線別
に、第１のメモリセル群５０に属する他のセルと、第２
のメモリセル群５１に属する他のセルとが、同一のワー
ド線に接続される。
【００６０】前記第１のメモリセル群５０に属するセル
は、各々、ビット線ｂｉｔ１〜ｂｉｔ５を介して対応す
るセンスアンプＳＡ１〜ＳＡ５の差動入力端子に接続さ
れている。第２のメモリセル群５１のセル２は、同様に
ビット線ｂｉｔ７を介して読み出し回路５３に接続され
る。前記第２のメモリセル群５１のセル２には、基準電
位に相当する情報、例えば、“１”情報に相当する電荷
と、“０”情報に相当する電荷とのほぼ中間値に相当す
る電荷が蓄えられる。前記読み出し回路５３は、前記セ
ル２のデータを読み出し、この読み出しデータは、前記
各センスアンプＳＡ１〜ＳＡ５の他の差動入力端子に共
通に入力される。
は、各々、ビット線ｂｉｔ１〜ｂｉｔ５を介して対応す
るセンスアンプＳＡ１〜ＳＡ５の差動入力端子に接続さ
れている。第２のメモリセル群５１のセル２は、同様に
ビット線ｂｉｔ７を介して読み出し回路５３に接続され
る。前記第２のメモリセル群５１のセル２には、基準電
位に相当する情報、例えば、“１”情報に相当する電荷
と、“０”情報に相当する電荷とのほぼ中間値に相当す
る電荷が蓄えられる。前記読み出し回路５３は、前記セ
ル２のデータを読み出し、この読み出しデータは、前記
各センスアンプＳＡ１〜ＳＡ５の他の差動入力端子に共
通に入力される。
【００６１】前記センスアンプＳＡ１〜ＳＡ５は、セル
２からの情報と、対応する１個のセル１１〜１５からの
情報とを比較して、対応するセル１１〜１５に蓄えられ
ている情報を読み出す。
２からの情報と、対応する１個のセル１１〜１５からの
情報とを比較して、対応するセル１１〜１５に蓄えられ
ている情報を読み出す。
【００６２】（第１の実施の形態の変形例）前記第１の
実施の形態の変形例を図２に示す。
実施の形態の変形例を図２に示す。
【００６３】本変形例と第１の実施の形態との相違点
は、第２のメモリセル群５１には、２個のメモリセル２
１、２２が含まれる。一方のメモリセル２１には、
“０”情報に相当する電荷が蓄えられ、他方のメモリセ
ル２２には、“１”情報に相当する電荷が蓄えられてい
る。これ等の２つの情報は、各々ビット線ｂｉｔ７、ｂ
ｉｔ８を介して中間値生成回路（基準電位発生回路）５
４に送られる。この中間値生成回路５４は、中間電位で
ある基準電位に変換され、この基準電位が各センスアン
プＳＡ１〜ＳＡ５に送られ、これ等のセンスアンプが、
対応するメモリセルに含まれるデータの“１”又は
“０”を判断する。
は、第２のメモリセル群５１には、２個のメモリセル２
１、２２が含まれる。一方のメモリセル２１には、
“０”情報に相当する電荷が蓄えられ、他方のメモリセ
ル２２には、“１”情報に相当する電荷が蓄えられてい
る。これ等の２つの情報は、各々ビット線ｂｉｔ７、ｂ
ｉｔ８を介して中間値生成回路（基準電位発生回路）５
４に送られる。この中間値生成回路５４は、中間電位で
ある基準電位に変換され、この基準電位が各センスアン
プＳＡ１〜ＳＡ５に送られ、これ等のセンスアンプが、
対応するメモリセルに含まれるデータの“１”又は
“０”を判断する。
【００６４】尚、前記第１の実施の形態及びその変形例
において、複数個のメモリセルに蓄えられる情報は、
“１”と“０”との２値に限らず、複数の状態を取り得
る、いわゆる多値メモリであってもよいのは勿論であ
る。
において、複数個のメモリセルに蓄えられる情報は、
“１”と“０”との２値に限らず、複数の状態を取り得
る、いわゆる多値メモリであってもよいのは勿論であ
る。
【００６５】次に、前記第１の実施の形態及びその変形
例において、前記の構成により、データ保持時間を長く
できる点を図３に基いて説明する。同図では、その上側
は、従来の構成でのメモリセルの記憶ノードの電位
（“１”情報を記憶する記憶ノードの電位をＶｗ１、
“０”情報を記憶する記憶ノードの電位をＶｗ０で表現
している）の時間変化を示し、下側は本発明での第１の
メモリセル群に属するセルの記憶ノード及び第２のメモ
リセル群に属するセル（基準セル）の記憶ノードの電位
変化を示す。同図から判るように、本発明では、基準レ
ベルとなる基準セル２の記憶電位Ｖｒｅｆも、情報記憶
ノードＶｗ１の電位変化に合わせて降下するので、同図
に示すようにデータ保持時間の増大を達成することがで
きる。
例において、前記の構成により、データ保持時間を長く
できる点を図３に基いて説明する。同図では、その上側
は、従来の構成でのメモリセルの記憶ノードの電位
（“１”情報を記憶する記憶ノードの電位をＶｗ１、
“０”情報を記憶する記憶ノードの電位をＶｗ０で表現
している）の時間変化を示し、下側は本発明での第１の
メモリセル群に属するセルの記憶ノード及び第２のメモ
リセル群に属するセル（基準セル）の記憶ノードの電位
変化を示す。同図から判るように、本発明では、基準レ
ベルとなる基準セル２の記憶電位Ｖｒｅｆも、情報記憶
ノードＶｗ１の電位変化に合わせて降下するので、同図
に示すようにデータ保持時間の増大を達成することがで
きる。
【００６６】また、基準セル２は、各ワード線別に存在
するので、データが書き込まれた時点から読み出される
までの時間が、ワード線ごとに異なっても、情報セル１
１〜１５と基準セル２との間では、データが書き込まれ
た時点から読み出されるまでの時間が完全に一致するの
で、正確な動作が保証される。
するので、データが書き込まれた時点から読み出される
までの時間が、ワード線ごとに異なっても、情報セル１
１〜１５と基準セル２との間では、データが書き込まれ
た時点から読み出されるまでの時間が完全に一致するの
で、正確な動作が保証される。
【００６７】（第２の実施の形態）図４及び図５は本発
明の第２の実施の形態を示す。
明の第２の実施の形態を示す。
【００６８】図４は全体の概略構成を示し、図５はその
各構成要素の詳細を示した図である。 本実施の形態で
は、既述の第１のメモリセル群５０が図中上下に２つに
区分され、その間の中央部分に、第２のメモリセル群５
１が配置される。この配置構成は、基準情報を蓄える第
２のメモリセル群５１から、第１のメモリセル群５０へ
の基準情報の伝達が、対象性良く同じ時間で行われるこ
と、及び、第１及び第２のメモリセル群５０、５１２が
全体として、同様のノイズを受けて、ノイズ打ち消しの
効果を狙ったものである。
各構成要素の詳細を示した図である。 本実施の形態で
は、既述の第１のメモリセル群５０が図中上下に２つに
区分され、その間の中央部分に、第２のメモリセル群５
１が配置される。この配置構成は、基準情報を蓄える第
２のメモリセル群５１から、第１のメモリセル群５０へ
の基準情報の伝達が、対象性良く同じ時間で行われるこ
と、及び、第１及び第２のメモリセル群５０、５１２が
全体として、同様のノイズを受けて、ノイズ打ち消しの
効果を狙ったものである。
【００６９】尚、同図では、第２のメモリセル群５１で
は、同一のワード線に接続されるセルの数が１個の場合
を特に図示しているが、前記図２の構成を採用してもよ
い。この場合には、同図の中間値形成回路５４が必要で
ある。
は、同一のワード線に接続されるセルの数が１個の場合
を特に図示しているが、前記図２の構成を採用してもよ
い。この場合には、同図の中間値形成回路５４が必要で
ある。
【００７０】同図において、５５ａ〜５５ｄはメモリア
レイであって、各々、複数個のワード線ＷＬ、ビット線
ｂｉｔ、及び第１及び第２のメモリセル群５０、５１に
属するメモリセルＭＣ、２を有する。ＰＲＢ１、ＰＲＢ
２は各々前記メモリアレイに対応して配置された複数個
のローカルプローブ（局所的検出手段）であり、その個
数は、対応するメモリアレイ５５ａ〜５５ｄに属する複
数個のビット線ｂｉｔと同数であって、各々、対応する
ビット線ｂｉｔに接続されて、そのデータを検出する信
号検出回路として機能する。前記各ローカルプローブＰ
ＲＢ１、ＰＲＢ２の出力は、各々、対応するグローバル
ビット線Ｇｂｉｔを介してセンスアンプ（検知増幅手
段）ＳＡの一方の差動入力端子に入力される。前記各グ
ローバルビット線Ｇｂｉｔには、図示していないが、同
一コラムに位置するローカルプローブＰＲＢ１、ＰＲＢ
２同士で共用される。従って、グローバルビット線Ｇｂ
ｉｔが共用される分、センスアンプＳＡに接続される配
線の容量を小さくできる。
レイであって、各々、複数個のワード線ＷＬ、ビット線
ｂｉｔ、及び第１及び第２のメモリセル群５０、５１に
属するメモリセルＭＣ、２を有する。ＰＲＢ１、ＰＲＢ
２は各々前記メモリアレイに対応して配置された複数個
のローカルプローブ（局所的検出手段）であり、その個
数は、対応するメモリアレイ５５ａ〜５５ｄに属する複
数個のビット線ｂｉｔと同数であって、各々、対応する
ビット線ｂｉｔに接続されて、そのデータを検出する信
号検出回路として機能する。前記各ローカルプローブＰ
ＲＢ１、ＰＲＢ２の出力は、各々、対応するグローバル
ビット線Ｇｂｉｔを介してセンスアンプ（検知増幅手
段）ＳＡの一方の差動入力端子に入力される。前記各グ
ローバルビット線Ｇｂｉｔには、図示していないが、同
一コラムに位置するローカルプローブＰＲＢ１、ＰＲＢ
２同士で共用される。従って、グローバルビット線Ｇｂ
ｉｔが共用される分、センスアンプＳＡに接続される配
線の容量を小さくできる。
【００７１】基準信号レベルを保持するメモリセル２の
データは、同様に、ローカルプローブＰＲＢを経て読み
出し回路５３に伝達される。この読み出し回路５３の出
力は、複数個のセンスアンプＳＡの他方の差動入力端子
に伝達される。各センスアンプＳＡの出力は、対応する
ＳＲＡＭレジスタ（レジスタ手段）５６に蓄えられ、こ
れ等の出力の何れか１つが、コラムデコーダ５７により
選択的に抜き出され、出力アンプ５８により増幅され
て、他の回路ブロック又はチップ外部に出力される。前
記ＳＲＡＭレジスタ５６は、読み出し動作には本質的に
は必要ないが、読み出したデータを時間をおいて元の読
み出したメモリセルに再書き込みする際に、一時待待避
領域として機能する。
データは、同様に、ローカルプローブＰＲＢを経て読み
出し回路５３に伝達される。この読み出し回路５３の出
力は、複数個のセンスアンプＳＡの他方の差動入力端子
に伝達される。各センスアンプＳＡの出力は、対応する
ＳＲＡＭレジスタ（レジスタ手段）５６に蓄えられ、こ
れ等の出力の何れか１つが、コラムデコーダ５７により
選択的に抜き出され、出力アンプ５８により増幅され
て、他の回路ブロック又はチップ外部に出力される。前
記ＳＲＡＭレジスタ５６は、読み出し動作には本質的に
は必要ないが、読み出したデータを時間をおいて元の読
み出したメモリセルに再書き込みする際に、一時待待避
領域として機能する。
【００７２】次に、図５に基いて、前記図４の詳細で具
体的な回路構成を説明する。
体的な回路構成を説明する。
【００７３】同図の上側は第１のメモリセル群５０側
を、下側は第２のメモリセル群５１側を示す。
を、下側は第２のメモリセル群５１側を示す。
【００７４】同図において、第１のメモリセル群５０側
では、記憶情報を蓄えた複数個のメモリセル（以下、情
報セルという）ＭＣが備えられ、これ等の情報セルＭＣ
は、ロー方向に並んだ６４個が１本のワード線ＷＬに接
続される。同一コラムに位置する複数個（図では２個）
の情報セルＭＣがビット線（第１のビット線）ｂｉｔ１
に接続され、このビット線ｂｉｔ１は、ローカルプロー
ブ（第１のプローブ手段）ＰＲＢａを介してグローバル
ビット線（第１のグローバルビット線）Ｇｂｉｔ１に接
続される。このグローバルビット線Ｇｂｉｔ１は、プリ
アンプ部６０を経て、ラッチ型のセンスアンプＳＡの一
方の差動入力端子に接続される。
では、記憶情報を蓄えた複数個のメモリセル（以下、情
報セルという）ＭＣが備えられ、これ等の情報セルＭＣ
は、ロー方向に並んだ６４個が１本のワード線ＷＬに接
続される。同一コラムに位置する複数個（図では２個）
の情報セルＭＣがビット線（第１のビット線）ｂｉｔ１
に接続され、このビット線ｂｉｔ１は、ローカルプロー
ブ（第１のプローブ手段）ＰＲＢａを介してグローバル
ビット線（第１のグローバルビット線）Ｇｂｉｔ１に接
続される。このグローバルビット線Ｇｂｉｔ１は、プリ
アンプ部６０を経て、ラッチ型のセンスアンプＳＡの一
方の差動入力端子に接続される。
【００７５】同様に、第２のメモリセル群５１側では、
基準情報を蓄えた複数個のメモリセル（以下、基準セル
という）２が備えられ、各基準セル２が各々１本のワー
ド線ＷＬに対して接続され、同一コラムに位置する複数
個（図では２個）の基準セル２がビット線（第２のビッ
ト線）ｂｉｔ２に接続され、このビット線ｂｉｔ２は、
ローカルプローブ（第２のプローブ手段）ＰＲＢｂを介
してグローバルビット線（第２のグローバルビット線）
Ｇｂｉｔ２に接続される。このグローバルビット線Ｇｂ
ｉｔ２は、プリアンプ部６１を経て複数個のセンスアン
プＳＡの他方の差動入力端子に共通に接続される。各セ
ンスアンプＳＡでは、内蔵の入力トランジスタＮ１７の
ゲートに、前記グローバルビット線Ｇｂｉｔ２の出力が
プリアンプ部６１を経て入力される。従って、このグロ
ーバルビット線Ｇｂｉｔ２の配線容量が大きくても、セ
ンスアンプＳＡの動作に影響を及ぼさない。
基準情報を蓄えた複数個のメモリセル（以下、基準セル
という）２が備えられ、各基準セル２が各々１本のワー
ド線ＷＬに対して接続され、同一コラムに位置する複数
個（図では２個）の基準セル２がビット線（第２のビッ
ト線）ｂｉｔ２に接続され、このビット線ｂｉｔ２は、
ローカルプローブ（第２のプローブ手段）ＰＲＢｂを介
してグローバルビット線（第２のグローバルビット線）
Ｇｂｉｔ２に接続される。このグローバルビット線Ｇｂ
ｉｔ２は、プリアンプ部６１を経て複数個のセンスアン
プＳＡの他方の差動入力端子に共通に接続される。各セ
ンスアンプＳＡでは、内蔵の入力トランジスタＮ１７の
ゲートに、前記グローバルビット線Ｇｂｉｔ２の出力が
プリアンプ部６１を経て入力される。従って、このグロ
ーバルビット線Ｇｂｉｔ２の配線容量が大きくても、セ
ンスアンプＳＡの動作に影響を及ぼさない。
【００７６】次に、詳細な構成を、その全体の動作と共
に説明する。図６はその動作波形を示し、図７は各制御
の内容（モード）での主要制御トランジスタの状態を示
す。各制御の内容は以下の通りである。
に説明する。図６はその動作波形を示し、図７は各制御
の内容（モード）での主要制御トランジスタの状態を示
す。各制御の内容は以下の通りである。
【００７７】（プリチャージ期間）ビット線ｂｉｔ１、
ｂｉｔ２は、ＮＭＯＳ制御トランジスタＮ１１、Ｎ２１
により、電源電圧Ｖddから、その閾値電圧Ｖtnだけ低下
した電圧Ｖdd- Ｖtnまでプリチャージされる。一方、グ
ローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２は、接地電圧
よりも閾値電圧Ｖtpだけ高い電圧Ｖss+ Ｖtpにプリチャ
ージされる。尚、このプリチャージレベルは、異なる
値、例えば接地電圧Ｖssであっても、本質的には変わり
はない。同様に、各プリアンプ部６０、６１のノードＮ
１、Ｎ２は、接地電圧Ｖssに、センスアンプＳＡの２つ
の差動入力端子ノードＮsig 、Ｎref は共に電源電圧Ｖ
ddに、センスアンプＳＡの一対のノードＮsenA、ＮsenB
は接地電圧Ｖssに、各々設定される。
ｂｉｔ２は、ＮＭＯＳ制御トランジスタＮ１１、Ｎ２１
により、電源電圧Ｖddから、その閾値電圧Ｖtnだけ低下
した電圧Ｖdd- Ｖtnまでプリチャージされる。一方、グ
ローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２は、接地電圧
よりも閾値電圧Ｖtpだけ高い電圧Ｖss+ Ｖtpにプリチャ
ージされる。尚、このプリチャージレベルは、異なる
値、例えば接地電圧Ｖssであっても、本質的には変わり
はない。同様に、各プリアンプ部６０、６１のノードＮ
１、Ｎ２は、接地電圧Ｖssに、センスアンプＳＡの２つ
の差動入力端子ノードＮsig 、Ｎref は共に電源電圧Ｖ
ddに、センスアンプＳＡの一対のノードＮsenA、ＮsenB
は接地電圧Ｖssに、各々設定される。
【００７８】（セル読み出し期）ワード線ＷＬが活性化
され、第１のメモリセル群５０の情報セルＭＣに蓄えら
れた記憶データがビット線ｂｉｔ１に、第２のメモリセ
ル群５１の基準セル２に蓄えられた基準情報データがビ
ット線ｂｉｔ２に読み出される。これにより、ビット線
ｂｉｔ１の電位が、記憶データの“１”又は“０”に応
じて図６に示すように変化する。同時に、ビット線ｂｉ
ｔ２の電位が、基準電位に相当する電位だけ変化する。
され、第１のメモリセル群５０の情報セルＭＣに蓄えら
れた記憶データがビット線ｂｉｔ１に、第２のメモリセ
ル群５１の基準セル２に蓄えられた基準情報データがビ
ット線ｂｉｔ２に読み出される。これにより、ビット線
ｂｉｔ１の電位が、記憶データの“１”又は“０”に応
じて図６に示すように変化する。同時に、ビット線ｂｉ
ｔ２の電位が、基準電位に相当する電位だけ変化する。
【００７９】（グローバルビット線への読み出し）各ロ
ーカルプローブＰＲＢａ、ＰＲＢｂの読み出し制御トラ
ンジスタＮ１３、Ｎ２３が導通して、対応するビット線
ｂｉｔ１、ｂｉｔ２の電位に応じて各グローバルビット
線Ｇｂｉｔ１、Ｇｂｉｔ２の電位が変化する。従って、
情報セルＭＣ及び基準セル２に各々蓄えられた記憶情報
及び基準情報が、各々、グローバルビット線Ｇｂｉｔ
１、Ｇｂｉｔ２に読み出される。
ーカルプローブＰＲＢａ、ＰＲＢｂの読み出し制御トラ
ンジスタＮ１３、Ｎ２３が導通して、対応するビット線
ｂｉｔ１、ｂｉｔ２の電位に応じて各グローバルビット
線Ｇｂｉｔ１、Ｇｂｉｔ２の電位が変化する。従って、
情報セルＭＣ及び基準セル２に各々蓄えられた記憶情報
及び基準情報が、各々、グローバルビット線Ｇｂｉｔ
１、Ｇｂｉｔ２に読み出される。
【００８０】（プリアンプ読み出し）各プリアンプ部６
０、６１のＰＭＯＳ型トランジスタｐ１３、ｐ２３が導
通して、読み出された基準電位情報及び記憶情報がノー
ドＮSig 、Ｎref を介して、センスアンプＳＡに入力さ
れ、データの判定の準備がされる。尚、本実施の形態
で、プリアンプ部６０、６１を配置した理由は、センス
アンプＳＡの基準情報の入力側が複数個のセンスアンプ
ＳＡで共通であって、その入力側の負荷が大きいからで
ある。
０、６１のＰＭＯＳ型トランジスタｐ１３、ｐ２３が導
通して、読み出された基準電位情報及び記憶情報がノー
ドＮSig 、Ｎref を介して、センスアンプＳＡに入力さ
れ、データの判定の準備がされる。尚、本実施の形態
で、プリアンプ部６０、６１を配置した理由は、センス
アンプＳＡの基準情報の入力側が複数個のセンスアンプ
ＳＡで共通であって、その入力側の負荷が大きいからで
ある。
【００８１】（センス動作）センスアンプＳＡによりセ
ンスされ、そのセンスされた内部ラッチに保持される。
ンスされ、そのセンスされた内部ラッチに保持される。
【００８２】（データの再書き込み）再書き込み回路Ｒ
ＳＴ１により、蓄積情報データが第１のメモリセル群５
０の情報セルに、また同時に、基準書き込み回路ＳＴＲ
により、基準データが大２のメモリセル群５１の基準セ
ル２に書き込まれる。
ＳＴ１により、蓄積情報データが第１のメモリセル群５
０の情報セルに、また同時に、基準書き込み回路ＳＴＲ
により、基準データが大２のメモリセル群５１の基準セ
ル２に書き込まれる。
【００８３】（第３の実施の形態）次に、第３の実施の
形態を図８及び図９に基いて説明する。本実施の形態
は、前記第２の実施の形態を更に改良された実施の形態
である。
形態を図８及び図９に基いて説明する。本実施の形態
は、前記第２の実施の形態を更に改良された実施の形態
である。
【００８４】本実施の形態の目的は、前記の実施の形態
において、２個のローカルプローブＰＲＢａ、ＰＲＢｂ
間の信号伝達特性、及び、２個のプリアンプ部６０、６
１間の信号伝達特性のばらつきに起因して、センスアン
プＳＡへの実質的な入力電圧が減少する現象を回避する
ことにある。即ち、センスアンプＳＡの入力電圧は、主
として、情報セルＭＣ側と基準セル２側との間で、２個
のローカルプローブの制御トランジスタＮ１２、Ｎ２２
の閾値Ｖtnの差と、２個のプリアンプ部６０、６１の制
御トランジスタＰ１３、Ｐ２３の閾値Ｖtpの差との合計
値の分だけ、ばらつき、その分、動作マージンを小さく
する。本実施の形態では、校正用コンデンサを用いて、
前記ばらつきを回避するものである。
において、２個のローカルプローブＰＲＢａ、ＰＲＢｂ
間の信号伝達特性、及び、２個のプリアンプ部６０、６
１間の信号伝達特性のばらつきに起因して、センスアン
プＳＡへの実質的な入力電圧が減少する現象を回避する
ことにある。即ち、センスアンプＳＡの入力電圧は、主
として、情報セルＭＣ側と基準セル２側との間で、２個
のローカルプローブの制御トランジスタＮ１２、Ｎ２２
の閾値Ｖtnの差と、２個のプリアンプ部６０、６１の制
御トランジスタＰ１３、Ｐ２３の閾値Ｖtpの差との合計
値の分だけ、ばらつき、その分、動作マージンを小さく
する。本実施の形態では、校正用コンデンサを用いて、
前記ばらつきを回避するものである。
【００８５】校正の手続きは、以下の通りである。
【００８６】図９において、トランジスタスイッチＣＬ
１、及び他のトランジスタスイッチ（短絡手段）ＣＬ２
が導通して、情報用及び基準用の各グローバルビット線
Ｇｂｉｔ１、Ｇｂｉｔ２が所定電圧ＶCALAに充電される
と共に、センスアンプＳＡの入力電圧が他の所定電圧Ｖ
CALBに充電される。この時、ビット線書き込みスイッチ
ＣＷが導通しており、前記所定電圧ＶCALAが各ビット線
ｂｉｔ１、ｂｉｔ２に書き込まれる。
１、及び他のトランジスタスイッチ（短絡手段）ＣＬ２
が導通して、情報用及び基準用の各グローバルビット線
Ｇｂｉｔ１、Ｇｂｉｔ２が所定電圧ＶCALAに充電される
と共に、センスアンプＳＡの入力電圧が他の所定電圧Ｖ
CALBに充電される。この時、ビット線書き込みスイッチ
ＣＷが導通しており、前記所定電圧ＶCALAが各ビット線
ｂｉｔ１、ｂｉｔ２に書き込まれる。
【００８７】次に、前記書き込みスイッチＣＷが非導通
になり、トランジスタスイッチＧＰＲが導通して、情報
用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂ
ｉｔ２が、共に低レベル（Ｖss又はＶss+ Ｖt ）に充電
される。その後、各ローカルプローブＰＲＢａ、ＰＲＢ
ｂの制御トランジスタＮ１２、Ｎ２２が活性化される。
これにより、情報用及び基準用の各グローバルビット線
Ｇｂｉｔ１、Ｇｂｉｔ２の電位は、対応するビット線ｂ
ｉｔ１、ｂｉｔ２の電位よりも閾値電圧Ｖだけ低い電位
に上昇する。このとき、情報側及び基準側の各グローバ
ルビット線の電位には、情報側及び基準側のＮＭＯＳ制
御トランジスタＮ１２、Ｎ２２の閾値電圧Ｖtn(data)、
Ｖtn(ref) の差分に相当する電位差が存在している。
になり、トランジスタスイッチＧＰＲが導通して、情報
用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂ
ｉｔ２が、共に低レベル（Ｖss又はＶss+ Ｖt ）に充電
される。その後、各ローカルプローブＰＲＢａ、ＰＲＢ
ｂの制御トランジスタＮ１２、Ｎ２２が活性化される。
これにより、情報用及び基準用の各グローバルビット線
Ｇｂｉｔ１、Ｇｂｉｔ２の電位は、対応するビット線ｂ
ｉｔ１、ｂｉｔ２の電位よりも閾値電圧Ｖだけ低い電位
に上昇する。このとき、情報側及び基準側の各グローバ
ルビット線の電位には、情報側及び基準側のＮＭＯＳ制
御トランジスタＮ１２、Ｎ２２の閾値電圧Ｖtn(data)、
Ｖtn(ref) の差分に相当する電位差が存在している。
【００８８】続いて、情報側及び基準側の各プリアンプ
部６０、６１の制御トランジスタｐ１３、ｐ２３を活性
化させて、各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ
２の電位を各々第１及び第２の校正用コンデンサ（第１
及び第２のコンデンサ手段及び校正手段）Ｃcal1、Ｃca
l2の図中左端にまで読み出す。この電位の値は、前記情
報側のＰＭＯＳ型制御トランジスタｐ１３の閾値電圧を
Ｖtp(data)、基準側のＰＭＯＳ型制御トランジスタｐ２
３の閾値電圧をＶtp(ref) とすると、情報側では、 ＶCALA -Ｖtn(data)- Ｖtp(data) となり、基準側では ＶCALA -Ｖtn(ref)-Ｖtp(ref) となる（尚、Ｖtp(dat
a)、Ｖtp(Ref) <0) 。
部６０、６１の制御トランジスタｐ１３、ｐ２３を活性
化させて、各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ
２の電位を各々第１及び第２の校正用コンデンサ（第１
及び第２のコンデンサ手段及び校正手段）Ｃcal1、Ｃca
l2の図中左端にまで読み出す。この電位の値は、前記情
報側のＰＭＯＳ型制御トランジスタｐ１３の閾値電圧を
Ｖtp(data)、基準側のＰＭＯＳ型制御トランジスタｐ２
３の閾値電圧をＶtp(ref) とすると、情報側では、 ＶCALA -Ｖtn(data)- Ｖtp(data) となり、基準側では ＶCALA -Ｖtn(ref)-Ｖtp(ref) となる（尚、Ｖtp(dat
a)、Ｖtp(Ref) <0) 。
【００８９】前記２つの値は、本来、完全に一致する
が、情報側と基準側との閾値電圧のばらつきに起因し
て、 -{Ｖtn(data)- Ｖtn (ref} - {Ｖtp(data)- Ｖtp(ref)} だけずれが生じ、これが、全体の動作マージンを低下さ
せる。この差は前記校正用コンデンサＣCAL1、Ｃcal2に
記憶される。従って、前記ばらつきを吸収し、補償し
て、センスアンプＳＡの動作マージンを所期通り確保で
きる。
が、情報側と基準側との閾値電圧のばらつきに起因し
て、 -{Ｖtn(data)- Ｖtn (ref} - {Ｖtp(data)- Ｖtp(ref)} だけずれが生じ、これが、全体の動作マージンを低下さ
せる。この差は前記校正用コンデンサＣCAL1、Ｃcal2に
記憶される。従って、前記ばらつきを吸収し、補償し
て、センスアンプＳＡの動作マージンを所期通り確保で
きる。
【００９０】前記校正の効果を図１０に示す。同図
（ａ）は校正の無い場合、同図（ｂ）はある場合を示
す。同図から判るように、センスアンプＳＡの入力端に
おける信号電圧のばらつきが低減され、安定な動作が実
現できる。
（ａ）は校正の無い場合、同図（ｂ）はある場合を示
す。同図から判るように、センスアンプＳＡの入力端に
おける信号電圧のばらつきが低減され、安定な動作が実
現できる。
【００９１】以上の操作手順により校正シーケンスを構
成する。また、トランジスタスイッチＣＬ１及びビット
線書き込みスイッチＣＷにより、校正電位設定手段を構
成する。
成する。また、トランジスタスイッチＣＬ１及びビット
線書き込みスイッチＣＷにより、校正電位設定手段を構
成する。
【００９２】尚、図８は、メモリ（ＤＲＡＭ）と論理回
路とを混載した場合の構成を示す。同図（ｂ）は、前記
図９のプリアンプ及びセンスアンプ部Ａと、これ等以外
の部分Ｂより成るサブブロック６０を複数個（同図では
８個）並べた構成を有し、複数個のサブブロック６０の
上方及び下方には、各々、ワード線を選択するサブワー
ドドライバー６１、６２が配置される。プリアンプ及び
センスアンプ部Ａは、図中右端のサブブロック６０の図
中右方に配置される。同図（ａ）は、同図（ｂ）の構成
より成るブロック６３が縦方向に複数個（Ｍ個）配置さ
れると共に、図中右方に論理回路６４が配置される。従
って、各ブロック６０が有するプリアンプ及びセンスア
ンプ部Ａのレジスタ回路６５から論理回路６４への多ビ
ットデータの同時転送が可能である。
路とを混載した場合の構成を示す。同図（ｂ）は、前記
図９のプリアンプ及びセンスアンプ部Ａと、これ等以外
の部分Ｂより成るサブブロック６０を複数個（同図では
８個）並べた構成を有し、複数個のサブブロック６０の
上方及び下方には、各々、ワード線を選択するサブワー
ドドライバー６１、６２が配置される。プリアンプ及び
センスアンプ部Ａは、図中右端のサブブロック６０の図
中右方に配置される。同図（ａ）は、同図（ｂ）の構成
より成るブロック６３が縦方向に複数個（Ｍ個）配置さ
れると共に、図中右方に論理回路６４が配置される。従
って、各ブロック６０が有するプリアンプ及びセンスア
ンプ部Ａのレジスタ回路６５から論理回路６４への多ビ
ットデータの同時転送が可能である。
【００９３】（第４の実施の形態）続いて、本発明の第
４の実施の形態を説明する。本実施の形態は、動作時の
ノイズを一層低減して、動作マージンを拡大するもので
ある。本実施の形態では、いわゆるアレイノイズと呼ば
れるノイズ因子を最小限にするものである。
４の実施の形態を説明する。本実施の形態は、動作時の
ノイズを一層低減して、動作マージンを拡大するもので
ある。本実施の形態では、いわゆるアレイノイズと呼ば
れるノイズ因子を最小限にするものである。
【００９４】前記アレイノイズとは、メモリアレイ全体
に広がるノードと、読み出し信号線とが容量結合し、そ
の結果、読み出し信号線の電位変動が、再び、読み出し
信号線に帰るノイズをいう。このノイズのために、通
常、少数ビットと呼ばれるデータが読み出し誤りを起こ
す。
に広がるノードと、読み出し信号線とが容量結合し、そ
の結果、読み出し信号線の電位変動が、再び、読み出し
信号線に帰るノイズをいう。このノイズのために、通
常、少数ビットと呼ばれるデータが読み出し誤りを起こ
す。
【００９５】図１１（ａ）において、情報用グローバル
ビット線ｉに、例えば“１”のデータが読み出され、そ
れ以外の、１、２、ｉ-1、ｉ+1…に“０”のデータが読
み出される場合を考える。この場合、メモリアレイ全体
は、ビット線間やプレート間容量結合により、“０”の
データを読み出す方向に引きずられる。その結果、情報
用グローバルビット線ｉから読み出される“１”のデー
タが実質的に目減りし、これにより誤読み出しが発生す
る。
ビット線ｉに、例えば“１”のデータが読み出され、そ
れ以外の、１、２、ｉ-1、ｉ+1…に“０”のデータが読
み出される場合を考える。この場合、メモリアレイ全体
は、ビット線間やプレート間容量結合により、“０”の
データを読み出す方向に引きずられる。その結果、情報
用グローバルビット線ｉから読み出される“１”のデー
タが実質的に目減りし、これにより誤読み出しが発生す
る。
【００９６】本実施の形態では、前記の誤読み出しを以
下の構成で解決する。即ち、フローティグ配線（容量手
段）Ｍ１が、情報用及び基準用の各グローバルビット線
１…ｉ…、Ｒの両方に跨るように配置される。ここで、
フローティグ配線（交差配線群）Ｍ１は、その名前の通
り、実効的に電気的に浮いている配線である。高抵抗を
介して固定電位に接続されている場合も、同じく実効的
に浮いている配線と見なすことができる。
下の構成で解決する。即ち、フローティグ配線（容量手
段）Ｍ１が、情報用及び基準用の各グローバルビット線
１…ｉ…、Ｒの両方に跨るように配置される。ここで、
フローティグ配線（交差配線群）Ｍ１は、その名前の通
り、実効的に電気的に浮いている配線である。高抵抗を
介して固定電位に接続されている場合も、同じく実効的
に浮いている配線と見なすことができる。
【００９７】本実施の形態の特徴点は、この配線Ｍ１
が、情報用及び基準用の各グローバルビット線１…ｉ
…、Ｒの両方に跨るように配置される点である。アレイ
内の情報用と基準用のグローバルビット線１…ｉ…、Ｒ
は、相互にこのフローティング配線Ｍ１を介して結合し
合い、その電位変動は、その読み出しデータの方向を平
均したものである。この平均値は、再び容量結合を介し
て基準用グローバルビット線Ｒへ結合する。読み出され
るデータのうち、“１”データが多ければ、フローティ
ング配線Ｍ１の電位は“１”データを読み出す方向に変
動する。これに合せて基準用グローバルビット線Ｒの電
位も同方向に変動し、これにより、少数の“０”データ
読み出し線との信号マージンを稼ぐことができる。
が、情報用及び基準用の各グローバルビット線１…ｉ
…、Ｒの両方に跨るように配置される点である。アレイ
内の情報用と基準用のグローバルビット線１…ｉ…、Ｒ
は、相互にこのフローティング配線Ｍ１を介して結合し
合い、その電位変動は、その読み出しデータの方向を平
均したものである。この平均値は、再び容量結合を介し
て基準用グローバルビット線Ｒへ結合する。読み出され
るデータのうち、“１”データが多ければ、フローティ
ング配線Ｍ１の電位は“１”データを読み出す方向に変
動する。これに合せて基準用グローバルビット線Ｒの電
位も同方向に変動し、これにより、少数の“０”データ
読み出し線との信号マージンを稼ぐことができる。
【００９８】仮に、基準用グローバルビット線Ｒへの容
量結合がない場合には、“０”データ読み出し線のみ
が、基準用グローバルビット線Ｒとは無関係に動き、
“０”データの読み出しが正しく行われない。このメモ
リアレイ内の相互の結合の強さは、フローティング配線
Ｍ１の本数を変更すれば、変更することができ、これに
より、信号レベルをも最適な状態に制御できる。
量結合がない場合には、“０”データ読み出し線のみ
が、基準用グローバルビット線Ｒとは無関係に動き、
“０”データの読み出しが正しく行われない。このメモ
リアレイ内の相互の結合の強さは、フローティング配線
Ｍ１の本数を変更すれば、変更することができ、これに
より、信号レベルをも最適な状態に制御できる。
【００９９】図１１（ｂ）に、本実施の形態のノイズ低
減効果を示す。同図（ｂ）において、横軸はデータ孤立
係数（Data Isolation Ratio) ＲＯと定義したパラメー
タであり、Ｒ０＝１のとき、同一ワード線上のデータが
全て“０”データで占めらることを示し、Ｒ０＝０の場
合は、全て“１”データであることを示す。縦軸は、セ
ンスアンプ入力端での信号電位である。“１”のデータ
の読み出し時に、センス限界を超えて信号が出力されれ
ばよい。本実施の形態では、同図（ｂ）から判るよう
に、本実施の形態の補正データ孤立係数ＲＯの全域に亘
って正しい読み出し動作をすることが可能である。
減効果を示す。同図（ｂ）において、横軸はデータ孤立
係数（Data Isolation Ratio) ＲＯと定義したパラメー
タであり、Ｒ０＝１のとき、同一ワード線上のデータが
全て“０”データで占めらることを示し、Ｒ０＝０の場
合は、全て“１”データであることを示す。縦軸は、セ
ンスアンプ入力端での信号電位である。“１”のデータ
の読み出し時に、センス限界を超えて信号が出力されれ
ばよい。本実施の形態では、同図（ｂ）から判るよう
に、本実施の形態の補正データ孤立係数ＲＯの全域に亘
って正しい読み出し動作をすることが可能である。
【０１００】図１２に、ＤＲＡＭのデータ保持特性を示
す。同図から判るように、本実施の形態では、データ保
持特性を約１桁向上させることが可能である。
す。同図から判るように、本実施の形態では、データ保
持特性を約１桁向上させることが可能である。
【０１０１】（第５の実施の形態）次に、本発明の第５
の実施の形態を説明する。本実施の形態は、本発明のＤ
ＲＡＭに使用する冗長方式の構成である。
の実施の形態を説明する。本実施の形態は、本発明のＤ
ＲＡＭに使用する冗長方式の構成である。
【０１０２】冗長方式とは、一般に、ＤＲＡＭに使用さ
れ、不良のメモリセルを電気的に正常なメモリセルに置
き換える回路をいう。この冗長回路は、一般に、不良セ
ルのアドレス、及び、これをどの予備メモリ（冗長アド
レス）に置き換えるかの情報（冗長情報）を記憶する冗
長アドレス検出回路と、その情報に基いて実際にアドレ
スを切り換える冗長アドレス回路に分けることができ
る。
れ、不良のメモリセルを電気的に正常なメモリセルに置
き換える回路をいう。この冗長回路は、一般に、不良セ
ルのアドレス、及び、これをどの予備メモリ（冗長アド
レス）に置き換えるかの情報（冗長情報）を記憶する冗
長アドレス検出回路と、その情報に基いて実際にアドレ
スを切り換える冗長アドレス回路に分けることができ
る。
【０１０３】図１３（ａ）に従来の冗長アドレス検出回
路を、同図（ｂ）に従来の冗長アドレス回路を各々示
す。同図（ａ）では、冗長情報を記憶する媒体として、
ポリシリコン等の配線層により形成されたフューズＦを
用い、このフューズＦをレーザートリマー装置により切
断して、冗長アドレス情報を記憶する。フューズの切断
は、電気的な電流経路の有無で判断し、この判断結果を
冗長アドレス回路へ送って、実際のアドレスの切り替え
を行う。
路を、同図（ｂ）に従来の冗長アドレス回路を各々示
す。同図（ａ）では、冗長情報を記憶する媒体として、
ポリシリコン等の配線層により形成されたフューズＦを
用い、このフューズＦをレーザートリマー装置により切
断して、冗長アドレス情報を記憶する。フューズの切断
は、電気的な電流経路の有無で判断し、この判断結果を
冗長アドレス回路へ送って、実際のアドレスの切り替え
を行う。
【０１０４】具体的には、先ず、同図（ａ）において、
プリチャージトランジスタ７０を用いて、検知ノードＫ
ｎｒを電源電圧Ｖccレベルまでプリチャージする。次
に、アドレス信号線Ａｉ、ｘＡｉ、Ａｊ、ｘＡｊが変化
すると、レーザーによってフューズＦが切断されたアド
レスに対してのみ、検知ノードＫｎｒがディスチャージ
されない。同図（ａ）では、Ａｉ＝１、Ａｊ＝０の時の
み、検知ノードＫｎｒがディスチャージされない。この
アドレスのとき、冗長活性化信号ＲＥＮがアクティブに
なる。この信号ＲＥＮにより、冗長ワード線φR が活性
化されると共に、正規ワード線φWLが非活性化される。
プリチャージトランジスタ７０を用いて、検知ノードＫ
ｎｒを電源電圧Ｖccレベルまでプリチャージする。次
に、アドレス信号線Ａｉ、ｘＡｉ、Ａｊ、ｘＡｊが変化
すると、レーザーによってフューズＦが切断されたアド
レスに対してのみ、検知ノードＫｎｒがディスチャージ
されない。同図（ａ）では、Ａｉ＝１、Ａｊ＝０の時の
み、検知ノードＫｎｒがディスチャージされない。この
アドレスのとき、冗長活性化信号ＲＥＮがアクティブに
なる。この信号ＲＥＮにより、冗長ワード線φR が活性
化されると共に、正規ワード線φWLが非活性化される。
【０１０５】本実施の形態の冗長方式を図１４に基いて
説明する。
説明する。
【０１０６】本実施の形態では、冗長情報を、ＤＲＡＭ
のメモリセル内の容量膜が破壊されているか否かで記憶
する方式を採用する。ここで、容量膜は、通常、シリコ
ン酸化膜、シリコン窒化膜、若しくはそれ等のサンドイ
ッチ構造、又はタンタル酸化膜等の高誘電体膜等によ
り、形成される。これ等の膜の破壊、非破壊により情報
を貯える。
のメモリセル内の容量膜が破壊されているか否かで記憶
する方式を採用する。ここで、容量膜は、通常、シリコ
ン酸化膜、シリコン窒化膜、若しくはそれ等のサンドイ
ッチ構造、又はタンタル酸化膜等の高誘電体膜等によ
り、形成される。これ等の膜の破壊、非破壊により情報
を貯える。
【０１０７】プローブ検査時に、同時に、メモリセルの
容量膜への冗長情報の書き込みを以下の手順に基いて行
う。
容量膜への冗長情報の書き込みを以下の手順に基いて行
う。
【０１０８】先ず、冗長情報記憶セルも含めて、全ての
メモリセルを検査、測定する。この時、冗長情報記憶セ
ルが故障している場合には、この故障セルを含む一連の
冗長セルを使用せず、他の一連の冗長セルを使用する。
また、この状態を示す無効フラッグデータを、前記無効
化すべき冗長セルのフラッグ領域に、他の冗長情報と同
時に書き込む。この情報の書き込みは、破壊すべき冗長
メモリセルに接続されているビット線に、“０”に相当
する電位を設定し、プレート電圧を外部電源よりも高く
設定することで行う。破壊しない冗長メモリセルでは、
プレート電圧を電源電圧、又はフローティングレベルに
設定する。尚、図１４（ａ）において、７２は、前記図
９の構成のうち、レジスター６５を除いた構成を持つデ
ータ検知系である。また、同図（ａ）中、白丸は、同図
（ｂ）に示すように、容量膜が破壊されていないメモリ
セルを例示し、黒丸は破壊されたメモリセルを例示して
いる。
メモリセルを検査、測定する。この時、冗長情報記憶セ
ルが故障している場合には、この故障セルを含む一連の
冗長セルを使用せず、他の一連の冗長セルを使用する。
また、この状態を示す無効フラッグデータを、前記無効
化すべき冗長セルのフラッグ領域に、他の冗長情報と同
時に書き込む。この情報の書き込みは、破壊すべき冗長
メモリセルに接続されているビット線に、“０”に相当
する電位を設定し、プレート電圧を外部電源よりも高く
設定することで行う。破壊しない冗長メモリセルでは、
プレート電圧を電源電圧、又はフローティングレベルに
設定する。尚、図１４（ａ）において、７２は、前記図
９の構成のうち、レジスター６５を除いた構成を持つデ
ータ検知系である。また、同図（ａ）中、白丸は、同図
（ｂ）に示すように、容量膜が破壊されていないメモリ
セルを例示し、黒丸は破壊されたメモリセルを例示して
いる。
【０１０９】次に、容量膜の破壊書き込みによって冗長
セルに書き込まれた情報を読み出す方法を説明する。
セルに書き込まれた情報を読み出す方法を説明する。
【０１１０】先ず、冗長情報を含むメモリセルの全てに
“０”のデータを書き込む。この時、プレート電圧は電
源電圧に設定される。書き込み後０．０１msから１０ｍ
ｓ程度の時間をおくと、容量膜が破壊された冗長セルで
は、格納されたデータがプレート電圧に引かれて“１”
に反転する。他方、非破壊のセルでは、“０”のデータ
が保持される。このデータを冗長情報として読み出す。
この冗長情報をレジスタ７３に貯えた後、シリアル転送
回路（転送手段）７４を用いてシリアルに高速に冗長回
路（後述）に転送する。
“０”のデータを書き込む。この時、プレート電圧は電
源電圧に設定される。書き込み後０．０１msから１０ｍ
ｓ程度の時間をおくと、容量膜が破壊された冗長セルで
は、格納されたデータがプレート電圧に引かれて“１”
に反転する。他方、非破壊のセルでは、“０”のデータ
が保持される。このデータを冗長情報として読み出す。
この冗長情報をレジスタ７３に貯えた後、シリアル転送
回路（転送手段）７４を用いてシリアルに高速に冗長回
路（後述）に転送する。
【０１１１】前記書き込み後の放置時間（０．０１〜１
０ms）は、破壊された容量膜からほぼ全ての電荷が放出
されるまでの時間以上であって、データの通常の読み出
し時間よりも十分に長く、且つ、通常のデータ保持時間
よりは十分に短い特徴的な時間である。冗長セル群が無
効であるとのフラッグが検出された場合には、その情報
の転送はスキップする。以上を元に冗長アドレスの検出
及びその制御を行っている。前記冗長データの転送は、
電源投入時のみ自動的に行い、それ以降は、冗長回路の
みが動作を行う。尚、メモリセルに“１”を書き込み、
プレートを“０”に設定する方法であっても、同様の目
的を達成できるのは勿論である。
０ms）は、破壊された容量膜からほぼ全ての電荷が放出
されるまでの時間以上であって、データの通常の読み出
し時間よりも十分に長く、且つ、通常のデータ保持時間
よりは十分に短い特徴的な時間である。冗長セル群が無
効であるとのフラッグが検出された場合には、その情報
の転送はスキップする。以上を元に冗長アドレスの検出
及びその制御を行っている。前記冗長データの転送は、
電源投入時のみ自動的に行い、それ以降は、冗長回路の
みが動作を行う。尚、メモリセルに“１”を書き込み、
プレートを“０”に設定する方法であっても、同様の目
的を達成できるのは勿論である。
【０１１２】図１５にプログラマブルな冗長回路７１の
構成を示す。この冗長回路（デコード手段）７１は、可
変コーディング域７５と、固定コーディング域７６との
２つのコーディング域を持つ。電源投入時には、前記図
１４のシリアル転送回路７４から冗長情報が可変コーデ
ィング域７５にシリアル転送される。
構成を示す。この冗長回路（デコード手段）７１は、可
変コーディング域７５と、固定コーディング域７６との
２つのコーディング域を持つ。電源投入時には、前記図
１４のシリアル転送回路７４から冗長情報が可変コーデ
ィング域７５にシリアル転送される。
【０１１３】前記可変コーディング域７５には、複数個
のプログラマブルスイッチ素子ＰＳ１〜ＰＳ８が備えら
れ、これ等には、その番号順に、前記シリアル転送回路
７４から冗長情報がシリアル転送され、その冗長情報に
応じた故障アドレスのとき、可変コーディング域７５か
ら冗長活性化信号ＲＥＮを発生するように構成される。
同図では、冗長情報に応じて２個のスイッチ素子ＰＳ
４、ＰＳ８が導通（黒印表示）し、他の素子が非導通
（白印表示）して、アドレス信号Ａｉ＝１、ｘＡｊ＝１
の時、冗長活性化信号ＲＥＮを発生することを例示して
いる。この冗長活性化信号ＲＥＮは、正規デコード抑制
回路７７に出力されて、固定コーディング域７６からの
正規デコード信号φw1〜φw4の転送を抑制する。
のプログラマブルスイッチ素子ＰＳ１〜ＰＳ８が備えら
れ、これ等には、その番号順に、前記シリアル転送回路
７４から冗長情報がシリアル転送され、その冗長情報に
応じた故障アドレスのとき、可変コーディング域７５か
ら冗長活性化信号ＲＥＮを発生するように構成される。
同図では、冗長情報に応じて２個のスイッチ素子ＰＳ
４、ＰＳ８が導通（黒印表示）し、他の素子が非導通
（白印表示）して、アドレス信号Ａｉ＝１、ｘＡｊ＝１
の時、冗長活性化信号ＲＥＮを発生することを例示して
いる。この冗長活性化信号ＲＥＮは、正規デコード抑制
回路７７に出力されて、固定コーディング域７６からの
正規デコード信号φw1〜φw4の転送を抑制する。
【０１１４】尚、本実施の形態では、可変コーディング
域７５と、固定コーディング域７６とに分けたが、全て
を可変コーディング域としてもよい。この場合には、正
規デコード抑制回路７７が不要になり、それ分、高速化
が図れる。但し、コーディング面積が増える。
域７５と、固定コーディング域７６とに分けたが、全て
を可変コーディング域としてもよい。この場合には、正
規デコード抑制回路７７が不要になり、それ分、高速化
が図れる。但し、コーディング面積が増える。
【０１１５】前記の回路構成を用いた場合では、冗長検
出は、通常のスタティック回路の中でのみ行われ、それ
故、低消費電流で動作速度の速い冗長系を実現できる。
更に、冗長情報の可変デコーディング域７５への転送
を、外部アドレスの一部に応じて適宜行えば、冗長回路
７４の回路規模を著しく小さくでき、チップ面積の削減
を実現できる。
出は、通常のスタティック回路の中でのみ行われ、それ
故、低消費電流で動作速度の速い冗長系を実現できる。
更に、冗長情報の可変デコーディング域７５への転送
を、外部アドレスの一部に応じて適宜行えば、冗長回路
７４の回路規模を著しく小さくでき、チップ面積の削減
を実現できる。
【０１１６】また、図１３の冗長セル群に記憶すべき冗
長情報を圧縮して冗長セル群に記憶し、この情報の読み
出し時に伸張処理を行って、冗長回路に転送すれば、冗
長せる群のセル数を削減でき、チップ面積の増大を抑制
できる。この冗長情報の圧縮方式の採用は、従来のフュ
ーズ冗長方式においても、フューズの数の削減できる点
で、有効な方式である。
長情報を圧縮して冗長セル群に記憶し、この情報の読み
出し時に伸張処理を行って、冗長回路に転送すれば、冗
長せる群のセル数を削減でき、チップ面積の増大を抑制
できる。この冗長情報の圧縮方式の採用は、従来のフュ
ーズ冗長方式においても、フューズの数の削減できる点
で、有効な方式である。
【０１１７】尚、本実施の形態では、ＤＲＡＭの冗長方
式において、冗長情報の記憶に本発明を適用したが、冗
長以外にも適用できる。例えば、メーカー情報、製造年
月、ロット、チップ座標等の製造情報を蓄えたり、ま
た、内部のアナログ回路、例えば内部電源回路や電源レ
ベル検出回路等のレベル校正情報を記憶しておき、実際
の動作の際に読み出して用いることが可能である。ま
た、内部タイミング発生回路を最適動作させるための情
報を記憶してき、この情報を動作開始時にタイミング発
生回路にロードすれば、より一層にタイミングマージン
の大きい半導体集積回路を実現できる。
式において、冗長情報の記憶に本発明を適用したが、冗
長以外にも適用できる。例えば、メーカー情報、製造年
月、ロット、チップ座標等の製造情報を蓄えたり、ま
た、内部のアナログ回路、例えば内部電源回路や電源レ
ベル検出回路等のレベル校正情報を記憶しておき、実際
の動作の際に読み出して用いることが可能である。ま
た、内部タイミング発生回路を最適動作させるための情
報を記憶してき、この情報を動作開始時にタイミング発
生回路にロードすれば、より一層にタイミングマージン
の大きい半導体集積回路を実現できる。
【０１１８】（第６の実施の形態）前記第５の実施の形
態では、メモリセルの容量膜の破壊、非破壊により情報
を記憶するので、非常に大きなビット幅、例えば２５６
〜２０４８ビット幅のメモリコアを形成でき、従って、
多数本のデータバスを用いて論理回路とデータの授受を
行うことができる。本実施の形態は、この特性を用いた
一応用例である。
態では、メモリセルの容量膜の破壊、非破壊により情報
を記憶するので、非常に大きなビット幅、例えば２５６
〜２０４８ビット幅のメモリコアを形成でき、従って、
多数本のデータバスを用いて論理回路とデータの授受を
行うことができる。本実施の形態は、この特性を用いた
一応用例である。
【０１１９】図１６（ａ）は、本発明のメモリコア８０
の横にレジスタ群８１を配置し、これと論理回路８２と
を多数本のデータバス８３でデータの授受を行う構成を
示している。
の横にレジスタ群８１を配置し、これと論理回路８２と
を多数本のデータバス８３でデータの授受を行う構成を
示している。
【０１２０】図１６（ｂ）は、論理回路（論理回路ブロ
ック）８２として、ダイナミック・コンフィギュアブル
・ロジック、即ち、動作の途中で適宜その論理の構成を
変更しながら、全体として所定の処理を進行して行く回
路を使用している。同図では、特に、２個のメモリコア
（回路構成情報格納手段、内部情報格納手段及び制御手
段）８０ａ、８０ｂと、２個のレジスタ群８１ａ、８１
ｂと、２個のダイナミック・コンフィギュアブル・ロジ
ック８５ａ、８５ｂとを備え、その２個のロジック８５
ａ、８５ｂの間で、多目的レジスタ（共用レジスタ）８
６を介してデータの授受を行う場合を示し、その論理構
成の変更は交互（インターリーブ）に行われる。尚、本
発明は、メモリコアの数を２個に限定するものではな
い。
ック）８２として、ダイナミック・コンフィギュアブル
・ロジック、即ち、動作の途中で適宜その論理の構成を
変更しながら、全体として所定の処理を進行して行く回
路を使用している。同図では、特に、２個のメモリコア
（回路構成情報格納手段、内部情報格納手段及び制御手
段）８０ａ、８０ｂと、２個のレジスタ群８１ａ、８１
ｂと、２個のダイナミック・コンフィギュアブル・ロジ
ック８５ａ、８５ｂとを備え、その２個のロジック８５
ａ、８５ｂの間で、多目的レジスタ（共用レジスタ）８
６を介してデータの授受を行う場合を示し、その論理構
成の変更は交互（インターリーブ）に行われる。尚、本
発明は、メモリコアの数を２個に限定するものではな
い。
【０１２１】前記ダイナミック・コンフィギュアブル・
ロジック８５ａ、８５ｂは同一構成であり、以下、一方
のコンフィギュアブル・ロジック８５ａの内部構成の一
実施形態を図１７に示す。
ロジック８５ａ、８５ｂは同一構成であり、以下、一方
のコンフィギュアブル・ロジック８５ａの内部構成の一
実施形態を図１７に示す。
【０１２２】同図において、ダイナミック・コンフィギ
ュアブル・ロジック８５ａは、複数個の単位ロジック９
０と、チャンネル配線部（チャンネル配線）９１と、図
中丸印で示した多数個のプログラマブルスイッチ素子
（スイッチ回路）９２とを備える。前記単位ロジック９
０は、単純なＡＮＤゲート又はある程度の機能を有する
機能ブロックをいう。チャンネル配線部９１は、複数個
の単位ロジック９０から延びる多数の引き出し線９３と
交差する多数のチャネル配線を有する。
ュアブル・ロジック８５ａは、複数個の単位ロジック９
０と、チャンネル配線部（チャンネル配線）９１と、図
中丸印で示した多数個のプログラマブルスイッチ素子
（スイッチ回路）９２とを備える。前記単位ロジック９
０は、単純なＡＮＤゲート又はある程度の機能を有する
機能ブロックをいう。チャンネル配線部９１は、複数個
の単位ロジック９０から延びる多数の引き出し線９３と
交差する多数のチャネル配線を有する。
【０１２３】各プログラマブルスイッチ素子９２は、前
記各引き出し線９３とチャネル配線部９１の各チャネル
配線との交点に配置され、図中白丸で示す非導通の状態
と、図中黒丸で示す導通状態とに切換わって、引き出し
線９３とチャネル配線との電気的な接続、非接続を、メ
モリコア（制御手段）８０ａに記憶された接続情報に従
って、動的に変更し、複数個の単位ロジック９０間を結
んで実際の回路を実現する。
記各引き出し線９３とチャネル配線部９１の各チャネル
配線との交点に配置され、図中白丸で示す非導通の状態
と、図中黒丸で示す導通状態とに切換わって、引き出し
線９３とチャネル配線との電気的な接続、非接続を、メ
モリコア（制御手段）８０ａに記憶された接続情報に従
って、動的に変更し、複数個の単位ロジック９０間を結
んで実際の回路を実現する。
【０１２４】前記プログラマブルスイッチ素子９２は、
本実施の形態では、同図（ｂ）に示すように、コンデン
サを利用したダイナミック型スイッチ素子、又は、同図
（ｃ）に示すように、ＳＲＡＭセルを用いたスタチック
型の何れを用いてもよい。同図（ｂ）において、ｘは横
方向配線、ｙは縦方向配線、９２ａは前記２つの配線
ｘ、ｙにソース及びドレインが接続された２つの配線間
接続用用のＮ型ＭＯＳＦＥＴ（接続用スイッチ）であっ
て、そのゲートと接地（固定電位）との間にはコンデン
サｃが配置される。また、Loadはメモリコアからのスイ
ッチデータ線（ロード配線）、Load-en は前記接続用Ｍ
ＯＳＦＥＴ９２ａにデータをロードすることを指定する
ロードイネーブル線（ロード起動信号線）である。前記
前記接続用ＭＯＳＦＥＴ９２ａのゲートと前記スイッチ
データ線Loadとには、これ等にソース及びドレインが接
続されたロード用ＭＯＳＦＥＴ９２ｂが配置される。更
に、前記ロード用ＭＯＳＦＥＴ９２ｂのゲートには、セ
ルフブート用ＭＯＳＦＥＴ９２ｃのソースが接続され
る。このセルフブート用ＭＯＳＦＥＴ９２ｃは、そのド
レインが前記ロードイネーブル線Load-en に接続され、
そのゲートが所定電源（他の固定電位）に接続される。
本実施の形態では、同図（ｂ）に示すように、コンデン
サを利用したダイナミック型スイッチ素子、又は、同図
（ｃ）に示すように、ＳＲＡＭセルを用いたスタチック
型の何れを用いてもよい。同図（ｂ）において、ｘは横
方向配線、ｙは縦方向配線、９２ａは前記２つの配線
ｘ、ｙにソース及びドレインが接続された２つの配線間
接続用用のＮ型ＭＯＳＦＥＴ（接続用スイッチ）であっ
て、そのゲートと接地（固定電位）との間にはコンデン
サｃが配置される。また、Loadはメモリコアからのスイ
ッチデータ線（ロード配線）、Load-en は前記接続用Ｍ
ＯＳＦＥＴ９２ａにデータをロードすることを指定する
ロードイネーブル線（ロード起動信号線）である。前記
前記接続用ＭＯＳＦＥＴ９２ａのゲートと前記スイッチ
データ線Loadとには、これ等にソース及びドレインが接
続されたロード用ＭＯＳＦＥＴ９２ｂが配置される。更
に、前記ロード用ＭＯＳＦＥＴ９２ｂのゲートには、セ
ルフブート用ＭＯＳＦＥＴ９２ｃのソースが接続され
る。このセルフブート用ＭＯＳＦＥＴ９２ｃは、そのド
レインが前記ロードイネーブル線Load-en に接続され、
そのゲートが所定電源（他の固定電位）に接続される。
【０１２５】前記図１７（ｂ）において、信号の“１”
レベルは前記スイッチ素子９２ａを通過すると、その閾
値電圧Ｖｔだけ低下する。これに起因する単位ロジック
９０内での貫通電流を抑制するように、各単位ロジック
９０内の電源電圧は、外部電源電圧Ｖccより前記閾値電
圧Ｖｔだけ低い電圧を使用する。
レベルは前記スイッチ素子９２ａを通過すると、その閾
値電圧Ｖｔだけ低下する。これに起因する単位ロジック
９０内での貫通電流を抑制するように、各単位ロジック
９０内の電源電圧は、外部電源電圧Ｖccより前記閾値電
圧Ｖｔだけ低い電圧を使用する。
【０１２６】前記構成のプログラマブルスイッチ素子９
２を用いた場合、このスイッチ素子９２に格納すべき接
続情報は、図１７（ａ）に示すように、レジスタ群８１
ａから各スイッチ素子９２に一括して転送される。この
接続情報は、メモリコア内のワード線毎に異なる。
２を用いた場合、このスイッチ素子９２に格納すべき接
続情報は、図１７（ａ）に示すように、レジスタ群８１
ａから各スイッチ素子９２に一括して転送される。この
接続情報は、メモリコア内のワード線毎に異なる。
【０１２７】今、便宜上、ワード線毎の接続情報をシー
トと呼ぶ。イメージとして、ある程度のロジックの集ま
り毎にシートに分かれ、それ等のシートを繰りながら、
全体のロジックの動作を実現して行く。ここで、各シー
ト毎に固定された接続情報は、既述の冗長方式で説明し
たように、メモリセルの破壊、非破壊によるデータ書き
込みにより、保持される。更に、各単位ロジック９０の
持つ機能も、前記レジスタ群８１ａからの情報により設
定される。また、各シート内のノードのロジック値は、
ダイナミックにメモリコア８０ａに格納され、単位ロジ
ック９０に読み出される。メモリコア８０ａは、各単位
ロジック９０の動作に必要なデータの一時格納場所とし
ても使用される。
トと呼ぶ。イメージとして、ある程度のロジックの集ま
り毎にシートに分かれ、それ等のシートを繰りながら、
全体のロジックの動作を実現して行く。ここで、各シー
ト毎に固定された接続情報は、既述の冗長方式で説明し
たように、メモリセルの破壊、非破壊によるデータ書き
込みにより、保持される。更に、各単位ロジック９０の
持つ機能も、前記レジスタ群８１ａからの情報により設
定される。また、各シート内のノードのロジック値は、
ダイナミックにメモリコア８０ａに格納され、単位ロジ
ック９０に読み出される。メモリコア８０ａは、各単位
ロジック９０の動作に必要なデータの一時格納場所とし
ても使用される。
【０１２８】本実施の形態のダイナミック・コンフィギ
ュアブル・ロジック８５ａ、８５ｂの一応用例につい
て、説明する。この応用例は、説明を簡単したものであ
り、実際には遥かに複雑である。
ュアブル・ロジック８５ａ、８５ｂの一応用例につい
て、説明する。この応用例は、説明を簡単したものであ
り、実際には遥かに複雑である。
【０１２９】以下の処理を行う処理系を実現することを
考える。
考える。
【０１３０】１）入力データＡ、Ｂを入力する。
【０１３１】２）もし、Ａ＞Ｂならば、Ｃ＝Ａ−Ｂ
Ｄ＝Ａ＋Ｂ とする。
Ｄ＝Ａ＋Ｂ とする。
【０１３２】３）もし、Ａ＝Ｂならば、Ｃ＝０
Ｄ＝１ とする。
Ｄ＝１ とする。
【０１３３】４）もし、Ａ＜Ｂならば、Ｃ＝Ｂ＊Ａ
Ｄ＝Ｂ−Ａ とする。
Ｄ＝Ｂ−Ａ とする。
【０１３４】５）前記処理で得られた値Ｃ、Ｄの和を計
算し、最終出力Ｅとする。
算し、最終出力Ｅとする。
【０１３５】以上の処理をデータフローとして模式的に
記述すると、図１８のようになる。これ等の処理を図１
６の構成で実行する場合に、以下の通りとなる。
記述すると、図１８のようになる。これ等の処理を図１
６の構成で実行する場合に、以下の通りとなる。
【０１３６】図１８を用いて動作のフローを説明する。
【０１３７】先ず、メモリコア８０内に蓄えられた大小
判定回路（シート１）の接続情報が、コンフィギュアブ
ル・ロジック８５ａにロードされる。次に、このロジッ
ク８５ａによりＡ、Ｂの大小が判定され、その判定結果
に応じて、シート２、３、４の何れかがコンフィギュア
ブル・ロジック８５ａにロードされる。この際、データ
Ａ、Ｂは一旦、図１６（ｂ）の多目的レジスタ８６に待
避される。
判定回路（シート１）の接続情報が、コンフィギュアブ
ル・ロジック８５ａにロードされる。次に、このロジッ
ク８５ａによりＡ、Ｂの大小が判定され、その判定結果
に応じて、シート２、３、４の何れかがコンフィギュア
ブル・ロジック８５ａにロードされる。この際、データ
Ａ、Ｂは一旦、図１６（ｂ）の多目的レジスタ８６に待
避される。
【０１３８】続いて、前記シート２、３、４の何れかの
処理が行われ、その結果値Ｃ、Ｄが再び多目的レジスタ
８６へ格納される。次に、シート５の回路情報がコンフ
ィギュアブル・ロジック８５ａにロードされ、前記値
Ｃ、Ｄが処理されて、最終的にＥが出力される。
処理が行われ、その結果値Ｃ、Ｄが再び多目的レジスタ
８６へ格納される。次に、シート５の回路情報がコンフ
ィギュアブル・ロジック８５ａにロードされ、前記値
Ｃ、Ｄが処理されて、最終的にＥが出力される。
【０１３９】このように、本実施の形態では、実際に存
在している回路規模はシート１枚分のみであるにも拘ら
ず、シート５枚分の回路が実現できる。この場合、使用
できるシートの枚数はメモリコア８０のワード線の本数
に相当するので、非常に多くのロジックを小さな面積で
実現でき、高集積・高機能な半導体を低コストで実現で
きる。
在している回路規模はシート１枚分のみであるにも拘ら
ず、シート５枚分の回路が実現できる。この場合、使用
できるシートの枚数はメモリコア８０のワード線の本数
に相当するので、非常に多くのロジックを小さな面積で
実現でき、高集積・高機能な半導体を低コストで実現で
きる。
【０１４０】（第７の実施の形態）次に、本発明の第７
の実施の形態を説明する。
の実施の形態を説明する。
【０１４１】本実施の形態は、メモリコア及びスイッチ
内のコンデンサの実現方法を示したものである。
内のコンデンサの実現方法を示したものである。
【０１４２】図１９は本実施の形態のメモリセルの断面
図を示し、図２０は従来のメモリセルの断面図を示す。
図を示し、図２０は従来のメモリセルの断面図を示す。
【０１４３】本実施の形態の特徴は、図１９に示すよう
に、トランジスタのソース電極Ｓを、その上方に位置す
るビット線１００、グローバルビット線１０１を縫っ
て、配線の最上層まで引き上げ、ここに記憶ノード１０
２を形成し、更に、この記憶ノード１０２に誘電体膜１
０３を形成し、その後、プレート電極１０４を形成する
点である。前記プレート電極１０４は、導電性有機膜か
ら成り、スピンコート等の方法により、最上層に堆積さ
せて構成される。このプレート電極１０４は、ＤＲＡＭ
等で問題となるアルファ線の侵入を最小限にする働きを
奏する。
に、トランジスタのソース電極Ｓを、その上方に位置す
るビット線１００、グローバルビット線１０１を縫っ
て、配線の最上層まで引き上げ、ここに記憶ノード１０
２を形成し、更に、この記憶ノード１０２に誘電体膜１
０３を形成し、その後、プレート電極１０４を形成する
点である。前記プレート電極１０４は、導電性有機膜か
ら成り、スピンコート等の方法により、最上層に堆積さ
せて構成される。このプレート電極１０４は、ＤＲＡＭ
等で問題となるアルファ線の侵入を最小限にする働きを
奏する。
【０１４４】前記記憶ノード１０２の形状は、同図に示
す棒状と、図２１に示すチューリップの花状との２通り
がある。その形成の工程は、図１９の棒状では、記憶ノ
ード１０２となる電極膜を堆積した後、この電極膜をエ
ッチングにより棒状形状に切り出し、これに誘電体膜１
０３を堆積させ、その後、導電性有機膜から成るプレー
ト電極１０４を形成する。一方、図２１のチューリップ
形状では、先ず、プレート電極１０４となる導電性有機
膜を全面に堆積させ、ここに穴を形成する。その後、全
面に記憶ノード電極を薄く堆積させ、エッチングを行っ
てチューリップ状の記憶ノード電極１０２を形成する。
次に、記憶ノード１０２の全面に誘電体膜１０３を堆積
させ、その後、導電性有機膜から成るプレート電極１０
４を形成する。図１９及び図２１から判るように、チュ
ーリップ形状の方が工程が複雑であるが、より大きなコ
ンデンサ容量を実現できる。
す棒状と、図２１に示すチューリップの花状との２通り
がある。その形成の工程は、図１９の棒状では、記憶ノ
ード１０２となる電極膜を堆積した後、この電極膜をエ
ッチングにより棒状形状に切り出し、これに誘電体膜１
０３を堆積させ、その後、導電性有機膜から成るプレー
ト電極１０４を形成する。一方、図２１のチューリップ
形状では、先ず、プレート電極１０４となる導電性有機
膜を全面に堆積させ、ここに穴を形成する。その後、全
面に記憶ノード電極を薄く堆積させ、エッチングを行っ
てチューリップ状の記憶ノード電極１０２を形成する。
次に、記憶ノード１０２の全面に誘電体膜１０３を堆積
させ、その後、導電性有機膜から成るプレート電極１０
４を形成する。図１９及び図２１から判るように、チュ
ーリップ形状の方が工程が複雑であるが、より大きなコ
ンデンサ容量を実現できる。
【０１４５】前記２つのメモリセルの何れの場合も、図
２０に示したように記憶ノード１０２の上方に配線層が
位置する従来のものとは異なり、配線等の全ての工程が
終了した後にメモリセルを形成するので、プラチナ等の
極端に加工し難い電極材料をプレート電極１０４に用い
る必要がある強誘電体メモリにおいては、極めて有利で
ある。また、このようなメモリセルを実現し得るのは、
メモリセルのビット線とワード線との交点全てにセルが
位置する方式を採用していることによって、従来の方式
と較べて、ビット線の密度が小さく、ノードの引き上げ
が容易だからである。
２０に示したように記憶ノード１０２の上方に配線層が
位置する従来のものとは異なり、配線等の全ての工程が
終了した後にメモリセルを形成するので、プラチナ等の
極端に加工し難い電極材料をプレート電極１０４に用い
る必要がある強誘電体メモリにおいては、極めて有利で
ある。また、このようなメモリセルを実現し得るのは、
メモリセルのビット線とワード線との交点全てにセルが
位置する方式を採用していることによって、従来の方式
と較べて、ビット線の密度が小さく、ノードの引き上げ
が容易だからである。
【０１４６】また、前記プレート電極１０４となる導電
性有機膜中に、ソフトエラー等の原因となり得るアルフ
ァ線等を吸収し得る導電性ポリミド又は導電性ポリエチ
レン等の素材を含有し、且つ、その膜厚を３ミクロン以
上とすれば、より高い信頼性を有する半導体記憶装置を
実現できる。
性有機膜中に、ソフトエラー等の原因となり得るアルフ
ァ線等を吸収し得る導電性ポリミド又は導電性ポリエチ
レン等の素材を含有し、且つ、その膜厚を３ミクロン以
上とすれば、より高い信頼性を有する半導体記憶装置を
実現できる。
【０１４７】（第８の実施の形態）次に、本発明の第８
の実施の形態を説明する。本実施の形態は、以上で説明
した本発明の半導体集積回路を実装する際に用いる技術
に関する。
の実施の形態を説明する。本実施の形態は、以上で説明
した本発明の半導体集積回路を実装する際に用いる技術
に関する。
【０１４８】本実施の形態は、以上で説明したメモリコ
アを用いて開発した６４ＭビットＳＤＲＡＭを超小型メ
モリモジュールと呼ぶ形状に実装して、パーソナルコン
ピュータのマザーボードに実装するものである。この方
式は、半導体のパッケージがほぼそのままメモリモジュ
ール（ＤＩＭＭ(Dual-In-line Memory Module)) となっ
ている。
アを用いて開発した６４ＭビットＳＤＲＡＭを超小型メ
モリモジュールと呼ぶ形状に実装して、パーソナルコン
ピュータのマザーボードに実装するものである。この方
式は、半導体のパッケージがほぼそのままメモリモジュ
ール（ＤＩＭＭ(Dual-In-line Memory Module)) となっ
ている。
【０１４９】メモリモジュールの断面構造を図２２
（ａ）に、また、このモジュールに対応したマザーボー
ド状のコネクタの形状を同図（ｂ）に示す。
（ａ）に、また、このモジュールに対応したマザーボー
ド状のコネクタの形状を同図（ｂ）に示す。
【０１５０】前記超小型メモリモジュール１００は、ｘ
３２構成の６４Ｍ ＳＤＲＡＭ１０１を２チップ用い、
これ等を、４層プリント基板に挟まれるように２個のＳ
ＤＲＡＭ１０１をＭＣＭ技術を用いて実装し、この構成
により、２列のコネクタ形状を実現している。この構成
により、３センチの長さ及び厚さ３ミリ程度で２００ピ
ンに近いＤＩＭＭ構造を実現できる。
３２構成の６４Ｍ ＳＤＲＡＭ１０１を２チップ用い、
これ等を、４層プリント基板に挟まれるように２個のＳ
ＤＲＡＭ１０１をＭＣＭ技術を用いて実装し、この構成
により、２列のコネクタ形状を実現している。この構成
により、３センチの長さ及び厚さ３ミリ程度で２００ピ
ンに近いＤＩＭＭ構造を実現できる。
【０１５１】本構造は、マザーボード上のメモリの配線
長を最小にすることができ、メモリとロジックチップと
の間の高速なデータ転送を可能にしている。コネクタ内
部には、ＳＳＴＬに対応したダンピング抵抗が内蔵され
る。
長を最小にすることができ、メモリとロジックチップと
の間の高速なデータ転送を可能にしている。コネクタ内
部には、ＳＳＴＬに対応したダンピング抵抗が内蔵され
る。
【０１５２】前記のような小型のメモリモジュールであ
れば、同図（ｂ）に示すように、ノート型ＰＣとデスク
トップ型ＰＣの両方で同じものを使用することができ、
より低価格を実現することができる。
れば、同図（ｂ）に示すように、ノート型ＰＣとデスク
トップ型ＰＣの両方で同じものを使用することができ、
より低価格を実現することができる。
【０１５３】（第９の実施の形態）次に、本発明の第９
の実施の形態を説明する。
の実施の形態を説明する。
【０１５４】図２５はデータ処理機能を有するメモリ
（半導体記憶装置）の内部構成の詳細を示す。
（半導体記憶装置）の内部構成の詳細を示す。
【０１５５】同図において、左側部及び右側部には、各
々、１０２４ビット程度の超多ビットデータバス１６０
を有する第１及び第２のメモリアレイＡ、Ｂが位置す
る。そのメモリアレイＡ、Ｂ間に挟まれて、スイッチイ
ングマトリックスＳ列１５０…、及びプログラマブルロ
ジックＰＬ…がアレイ状に配置される。この中央部に配
置されたスイッチイングマトリックスＳ列１５０…、及
びプログラマブルロジックＰＬ…により、再プログラム
可能なリコンフィギュアブルロジックのデータ処理部１
３０を構成している。尚、このリコンフィギュアブルロ
ジックの構成は、前記図１７に示したダイナミックリコ
ンフィギュアブルロジック８５ａの構成としてもよい。
制御回路１７０は、前記メモリアレイＡ、Ｂ、スイッチ
イングマトリックスＳ列１５０…、及びプログラマブル
ロジックＰＬ…を制御する。これ等は１個のチップ又は
ＳＩＭＭ若しくはＤＩＭＭのモジュール内に形成され
る。
々、１０２４ビット程度の超多ビットデータバス１６０
を有する第１及び第２のメモリアレイＡ、Ｂが位置す
る。そのメモリアレイＡ、Ｂ間に挟まれて、スイッチイ
ングマトリックスＳ列１５０…、及びプログラマブルロ
ジックＰＬ…がアレイ状に配置される。この中央部に配
置されたスイッチイングマトリックスＳ列１５０…、及
びプログラマブルロジックＰＬ…により、再プログラム
可能なリコンフィギュアブルロジックのデータ処理部１
３０を構成している。尚、このリコンフィギュアブルロ
ジックの構成は、前記図１７に示したダイナミックリコ
ンフィギュアブルロジック８５ａの構成としてもよい。
制御回路１７０は、前記メモリアレイＡ、Ｂ、スイッチ
イングマトリックスＳ列１５０…、及びプログラマブル
ロジックＰＬ…を制御する。これ等は１個のチップ又は
ＳＩＭＭ若しくはＤＩＭＭのモジュール内に形成され
る。
【０１５６】前記第１のメモリアレイＡにおいて、第１
のメモリセル群１５１は、第１のワード線群１４９に接
続されると共に、その多数のメモリセルに前記データ処
理部１３０のデータ処理仕様情報を格納する。また、第
２のメモリセル群（第１の領域）１５３は、第２のワー
ド線群１５２に接続されると共に、その多数のメモリセ
ルに、処理すべきデータ群が貯えられる。更に、第２の
メモリアレイＢにおいて、第３のメモリセル群（第２の
領域）１５５は、第３のワード線群１５４に接続される
と共に、その多数のメモリセルは、処理結果を格納する
場所となる。
のメモリセル群１５１は、第１のワード線群１４９に接
続されると共に、その多数のメモリセルに前記データ処
理部１３０のデータ処理仕様情報を格納する。また、第
２のメモリセル群（第１の領域）１５３は、第２のワー
ド線群１５２に接続されると共に、その多数のメモリセ
ルに、処理すべきデータ群が貯えられる。更に、第２の
メモリアレイＢにおいて、第３のメモリセル群（第２の
領域）１５５は、第３のワード線群１５４に接続される
と共に、その多数のメモリセルは、処理結果を格納する
場所となる。
【０１５７】ここで、各スイッチングマトリックスＳ列
１５０は、プログラマブルロジックＰＬとのデータのや
り取り、及び超多ビットデータバス１６０のビット間
（図では上下方向）のデータのやり取りを行う。
１５０は、プログラマブルロジックＰＬとのデータのや
り取り、及び超多ビットデータバス１６０のビット間
（図では上下方向）のデータのやり取りを行う。
【０１５８】以下、本実施の形態のデータ処理機能を有
するメモリの動作を説明する。
するメモリの動作を説明する。
【０１５９】先ず、一方のメモリアレイＡから、超多ビ
ットデータバス１６０を介して第１のメモリセル群１５
１のデータの処理仕様情報がデータ処理部１３０にロー
ドされる。この処理仕様情報は、スイッチングマトリッ
クスＳ列１５０…の接続情報と、プログラマブルロジッ
クＰＬ…のプログラム情報とから成る。この処理仕様情
報は、例えばＤＶＤ装置等で行っている動画圧縮符号化
規格ＭＰＥＧ２の圧縮処理又は伸長処理等の情報であ
る。
ットデータバス１６０を介して第１のメモリセル群１５
１のデータの処理仕様情報がデータ処理部１３０にロー
ドされる。この処理仕様情報は、スイッチングマトリッ
クスＳ列１５０…の接続情報と、プログラマブルロジッ
クＰＬ…のプログラム情報とから成る。この処理仕様情
報は、例えばＤＶＤ装置等で行っている動画圧縮符号化
規格ＭＰＥＧ２の圧縮処理又は伸長処理等の情報であ
る。
【０１６０】次に、メモリアレイＡから、第２のメモリ
セル群１５３に貯えられた処理すべきデータがデータ処
理部１３０にロードされる。データ処理部１３０での処
理結果は、他方のメモリアレイＢの第３のメモリセル群
１５５に格納される。これ等の一連の動作は制御回路１
７０により制御される。
セル群１５３に貯えられた処理すべきデータがデータ処
理部１３０にロードされる。データ処理部１３０での処
理結果は、他方のメモリアレイＢの第３のメモリセル群
１５５に格納される。これ等の一連の動作は制御回路１
７０により制御される。
【０１６１】尚、図２５では、２個のメモリアレイＡと
Ｂとが物理的に別れている構成を示したが、分割されて
いる必要はない。
Ｂとが物理的に別れている構成を示したが、分割されて
いる必要はない。
【０１６２】（第１０の実施の形態）続けて、第１０の
実施の形態を説明する。本実施の形態は、前記図２５に
示したデータ処理機能を有するメモリを更に改良したも
のである。
実施の形態を説明する。本実施の形態は、前記図２５に
示したデータ処理機能を有するメモリを更に改良したも
のである。
【０１６３】図２６は本実施の形態のデータ処理機能を
有するメモリの構成を示す。同図では、中央に、超多ビ
ットレジスタ１８０が位置し、その左右両側にデータ処
理部１３０´、１３０´が位置する。各データ処理部１
３０´、１３０´は、前記第９の実施の形態と同様に、
アレイ状に配置されたスイッチイングマトリックスＳ列
１５０…、及びプログラマブルロジックＰＬ…により構
成される。
有するメモリの構成を示す。同図では、中央に、超多ビ
ットレジスタ１８０が位置し、その左右両側にデータ処
理部１３０´、１３０´が位置する。各データ処理部１
３０´、１３０´は、前記第９の実施の形態と同様に、
アレイ状に配置されたスイッチイングマトリックスＳ列
１５０…、及びプログラマブルロジックＰＬ…により構
成される。
【０１６４】本実施の形態のデータ処理機能を有するメ
モリでは、２個のデータ処理部１３０´、１３０´が各
々その動作を独立して行うことができるので、見掛け
上、データ処理仕様情報のロードに要する時間を隠すこ
とができる。即ち、 フェイズ１） 一方の処理部：データ処理、他方の処理部：処理仕様情
報のロード フェイズ２） 一方の処理部：処理仕様情報のロード、他方の処理部：
データ処理 という２つのフェイズを交互に繰り返すことが可能であ
る。
モリでは、２個のデータ処理部１３０´、１３０´が各
々その動作を独立して行うことができるので、見掛け
上、データ処理仕様情報のロードに要する時間を隠すこ
とができる。即ち、 フェイズ１） 一方の処理部：データ処理、他方の処理部：処理仕様情
報のロード フェイズ２） 一方の処理部：処理仕様情報のロード、他方の処理部：
データ処理 という２つのフェイズを交互に繰り返すことが可能であ
る。
【０１６５】（第１１の実施の形態）次に、第１１の実
施の形態を説明する。
施の形態を説明する。
【０１６６】本実施の形態は、前記第１０の実施の形態
のように、中央に超多ビットレジスタ１８０を配置した
データ処理機能を有するメモリを使用して、より一層高
度なデュアルポート的な使用を可能にするものである。
のように、中央に超多ビットレジスタ１８０を配置した
データ処理機能を有するメモリを使用して、より一層高
度なデュアルポート的な使用を可能にするものである。
【０１６７】デュアルポート的な使用とは、図２７にお
けるような構成を意味する。即ち、メモリネットワーク
としての２つのメモリバス１７９、１８１の間で、デー
タ処理機能を有するメモリＭＭが共有メモリとして利用
される構成を意味する。同図において、Ｍｉ、Ｍｊはメ
モリバス１７９のみに接続されたデータ処理機能を有さ
ない又は有するメモリであって、コアロジック１８２内
のメモリコントローラ１８３により制御される。同様
に、Ｍｋ、Ｍｌはメモリバス１８１のみに接続されたデ
ータ処理機能を有さない又は有するメモリであって、コ
アロジック１８４内のメモリコントローラ１８５により
制御される。
けるような構成を意味する。即ち、メモリネットワーク
としての２つのメモリバス１７９、１８１の間で、デー
タ処理機能を有するメモリＭＭが共有メモリとして利用
される構成を意味する。同図において、Ｍｉ、Ｍｊはメ
モリバス１７９のみに接続されたデータ処理機能を有さ
ない又は有するメモリであって、コアロジック１８２内
のメモリコントローラ１８３により制御される。同様
に、Ｍｋ、Ｍｌはメモリバス１８１のみに接続されたデ
ータ処理機能を有さない又は有するメモリであって、コ
アロジック１８４内のメモリコントローラ１８５により
制御される。
【０１６８】前記データ処理機能を有するメモリＭＭの
内部構成を図２８に示す。同図において、中央には超多
ビットレジスタ１８０が存在し、その左右両側には、各
々、外側に向かって順番に、データ処理部１３０'a、３
０'b、メモリアレイＡ、Ｂ、及びデータ入出力部１８
６、１８７が位置する。これ等は、各々、超多ビットデ
ータバス１８８、１８９により接続されている。
内部構成を図２８に示す。同図において、中央には超多
ビットレジスタ１８０が存在し、その左右両側には、各
々、外側に向かって順番に、データ処理部１３０'a、３
０'b、メモリアレイＡ、Ｂ、及びデータ入出力部１８
６、１８７が位置する。これ等は、各々、超多ビットデ
ータバス１８８、１８９により接続されている。
【０１６９】このような構成により、２つのメモリバス
Ａ、Ｂ間でのデータのやり取りと、データ処理とを同時
に実現できる。
Ａ、Ｂ間でのデータのやり取りと、データ処理とを同時
に実現できる。
【０１７０】
【発明の効果】以上説明したように、本発明によれば、
情報記憶用メモリセルとは異なるメモリセルに、基準電
位に相当する情報を記憶し、この情報をセンスアンプで
の基準電位として使用するので、情報記憶用メモリセル
に記憶された信号電荷の電位がリーク電流に起因して低
下しても、センス限界に達するまでの時間が延び、デー
タ保持時間が長くなって、データ保持特性を向上させた
優れた半導体記憶装置を実現できる。
情報記憶用メモリセルとは異なるメモリセルに、基準電
位に相当する情報を記憶し、この情報をセンスアンプで
の基準電位として使用するので、情報記憶用メモリセル
に記憶された信号電荷の電位がリーク電流に起因して低
下しても、センス限界に達するまでの時間が延び、デー
タ保持時間が長くなって、データ保持特性を向上させた
優れた半導体記憶装置を実現できる。
【図１】本発明の第１の実施の形態を示す全体構成図で
ある。
ある。
【図２】本発明の第１の実施の形態の変形例を示す図で
ある。
ある。
【図３】本発明の第１の実施の形態のデータ保持時間の
向上効果を説明する図である。
向上効果を説明する図である。
【図４】本発明の第２の実施の形態を示す全体構成図で
ある。
ある。
【図５】本発明の第２の実施の形態の要部の詳細を示す
図である。
図である。
【図６】本発明の第２の実施の形態の動作説明図であ
る。
る。
【図７】本発明の第２の実施の形態の半導体記憶装置に
おいて、制御の内容別に制御トランジスタの動作の状態
を示した図である。
おいて、制御の内容別に制御トランジスタの動作の状態
を示した図である。
【図８】本発明の第３の実施の形態の全体構成を示す図
である。
である。
【図９】本発明の第３の実施の形態の要部の詳細を示す
図である。
図である。
【図１０】本発明の第３の実施の形態の校正方式の効果
を説明する図である。
を説明する図である。
【図１１】本発明の第４の実施の形態の構成及びフロー
ティング配線の効果を説明する図である。
ティング配線の効果を説明する図である。
【図１２】本発明の第４の実施の形態の半導体記憶装置
におけるデータ保持特性の向上効果を説明する図であ
る。
におけるデータ保持特性の向上効果を説明する図であ
る。
【図１３】従来の冗長回路の構成図である。
【図１４】本発明の第５の実施の形態の構成を示す図で
ある。
ある。
【図１５】本発明の第５の実施の形態の冗長回路の構成
を示す図である。
を示す図である。
【図１６】本発明の第６の実施の形態の構成を示す図で
ある。
ある。
【図１７】本発明の第６の実施の形態のダイナミック・
コンフィギュアブル・ロジックの構成を示す図である。
コンフィギュアブル・ロジックの構成を示す図である。
【図１８】本発明の第６の実施の形態の動作説明図であ
る。
る。
【図１９】本発明の第７の実施の形態のメモリセルの構
成を示す図である。
成を示す図である。
【図２０】従来のメモリセルの構成を示す図である。
【図２１】本発明の第７の実施の形態のメモリセルの変
形例を示す図である。
形例を示す図である。
【図２２】本発明の第８の実施の形態の超小型メモリモ
ジュールの概略構成を示す図である。
ジュールの概略構成を示す図である。
【図２３】従来のＤＲＡＭのメモリコアの構成を示す図
である。
である。
【図２４】従来のＤＲＡＭのメモリコアのデータ保持時
間特性の説明図である。
間特性の説明図である。
【図２５】本発明の第９の実施の形態におけるデータ処
理部の具体的な内部構成を示す図である。
理部の具体的な内部構成を示す図である。
【図２６】本発明の第１０の実施の形態におけるデータ
処理部の具体的な内部構成を示す図である。
処理部の具体的な内部構成を示す図である。
【図２７】本発明の第１１の実施の形態におけるコンピ
ュータシステムの全体概略構成を示す図である。
ュータシステムの全体概略構成を示す図である。
【図２８】同実施の形態におけるデータ処理機能を有す
る共有メモリの内部構成を示す図である。
る共有メモリの内部構成を示す図である。
２ 基準メモリセル １１〜１５ 情報メモリセル ＷＬ ワード線 ｂｉｔ１〜ｂｉｔ５ ビット線 ＳＡ１〜ＳＡ５ センスアンプ ５４ 中間値生成回路 ＰＲＢ１、ＰＲＢ２ ローカルプローブ ５６ レジスタＳＲＡＭ Ｇｂｉｔ１〜Ｇｂｉｔ１ グローバルビット線 ６０、６１ プリアンプ部 Ｃcal1、Ｃcal2 校正用コンデンサ ＣＷ ビット線書き込みスイッチ ＣＬ１、ＣＬ２ トランジスタスイッチ Ｍ１ フローティング配線 ７１ 冗長回路 ７４ シリアル転送回路 ７５ 可変コーディング域 ７６ 固定コーディング域 ８０ メモリコア ８１ レジスタ群 ８５ａ、８５ｂ ダイナミック・コンフィグ
アブル・ロジック ８６ 多目的レジスタ ９０ 単位ロジック ９１ チャンネル配線部 ９２ プログラマブルスイッチ素
子 ９２ａ 接続用ＭＯＳＦＥＴ ｃ コンデンサ ９２ｂ ロード用ＭＯＳＦＥＴ ９２ｃ セルフブート用ＭＯＳＦＥ
Ｔ １０２ 記憶ノード １０３ 誘電体膜 １０４ プレート電極 Ａ 第１のメモリアレイ Ｂ 第２のメモリアレイ １３０、１３０´ データ処理部 １５０ スイッチングマトリック
スＳ列 ＰＬ プログラマブルロジック １４９ 第１のワード線群 １５１ 第１のメモリセル群 １５２ 第２のワード線群 １５３ 第２のメモリセル群 １５４ 第３のワード線群 １５５ 第３のメモリセル群 １６０ 超多ビットデータバス １８０ 超多ビットレジスタ １７９、１８１ メモリバス ＭＭ 共有メモリ（データ処理
機能を有する半導体デバイス）
アブル・ロジック ８６ 多目的レジスタ ９０ 単位ロジック ９１ チャンネル配線部 ９２ プログラマブルスイッチ素
子 ９２ａ 接続用ＭＯＳＦＥＴ ｃ コンデンサ ９２ｂ ロード用ＭＯＳＦＥＴ ９２ｃ セルフブート用ＭＯＳＦＥ
Ｔ １０２ 記憶ノード １０３ 誘電体膜 １０４ プレート電極 Ａ 第１のメモリアレイ Ｂ 第２のメモリアレイ １３０、１３０´ データ処理部 １５０ スイッチングマトリック
スＳ列 ＰＬ プログラマブルロジック １４９ 第１のワード線群 １５１ 第１のメモリセル群 １５２ 第２のワード線群 １５３ 第２のメモリセル群 １５４ 第３のワード線群 １５５ 第３のメモリセル群 １６０ 超多ビットデータバス １８０ 超多ビットレジスタ １７９、１８１ メモリバス ＭＭ 共有メモリ（データ処理
機能を有する半導体デバイス）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６２１Ｂ 21/8242
Claims (44)
- 【請求項１】 容量及びトランジスタより成り且つ情報
の読み出し動作を行なう情報用メモリセルと、 前記メモリセルをアクセスするワード線と、 前記ワード線と同一又は同一のアドレスを有するワード
線に接続された前記メモリセルとは異なる他のメモリセ
ルとを備え、 前記他のメモリセルには、前記情報用メモリセルからの
情報読み出しの基準電位に相当する基準情報であって、
センスアンプで用いられる情報が記憶されることを特徴
とする半導体記憶装置。 - 【請求項２】 情報用メモリセルの個数は、他のメモリ
セルの個数よりも１個以上多いことを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】 他のメモリセルの個数は２個であり、こ
れ等のメモリセルには“１”の情報及び“０”の情報が
各々蓄えられ、 前記２個のメモリセルに蓄えられた“１”情報及び
“０”情報に基いて、基準電位を発生する基準電位発生
回路を備えることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】 ３個以上の情報用メモリセル及び３個以
上の他のメモリセルには、多値情報が記憶され、 前記３個以上の他のメモリセルに蓄えられた多値情報に
基いて、基準電位を発生する基準電位発生回路を備える
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 情報用メモリセルを有する第１のメモリ
セル群がほぼ２つに等分割され、その間に、基準情報を
記憶する他のメモリセルを有する第２のメモリセル群が
配置されることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項６】 情報を記憶し、その情報の読み出し動作
及び書き込み動作が可能なメモリセルを有するメモリセ
ルアレイを複数備えると共に、 前記各メモリセルアレイのメモリセルに接続され、その
メモリセルの情報を検出する複数の局所的検出手段と、 前記局所的検出手段に接続され、その検知情報を増幅す
る複数の検知増幅手段とを備えたことを特徴とする半導
体記憶装置。 - 【請求項７】 複数のメモリアレイは、 同一のワード線に接続され、情報を記憶する複数の情報
用メモリセルと、 前記情報用メモリセルに蓄えられた情報の値を判断する
際に用いる基準情報を蓄える複数の他のメモリセルとを
備えたことを特徴とする請求項６記載の半導体記憶装
置。 - 【請求項８】 メモリアレイに隣接して配置され、メモ
リセルに蓄えられた情報を一時的に蓄えるレジスタ手段
を備えたことを特徴とする請求項６又は７記載の半導体
記憶装置。 - 【請求項９】 情報を記憶する情報用メモリセルと、 前記情報用メモリセルが接続された第１のビット線と、 前記情報用メモリセルに蓄えられた情報の値を判断する
際に用いる基準情報を蓄える基準メモリセルと、 前記基準メモリセルが接続された第２のビット線と、 前記第１及び第２のビット線の情報を各々検出する第１
及び第２のプローブ手段と、 前記第１及び第２のプローブ手段の検出情報が伝達され
る第１及び第２のグローバルビット線と、 前記第１及び第２のグローバルビット線の情報を各々増
幅する第１及び第２のプリアンプ手段と、 前記第１及び第２のプリアンプ手段の出力が入力端子に
入力されるセンスアンプとを備えたことを特徴とする半
導体記憶装置。 - 【請求項１０】 第１及び第２のプローブ手段は第１の
導電性を有するＭＯＳトランジスタで構成され、 前記第１及び第２のプリアンプ手段は、前記第１の導電
性とは逆極性の第２の導電性を有するＭＯＳトランジス
タで構成されることを特徴とする請求項９記載の半導体
記憶装置。 - 【請求項１１】 基準メモリセルの情報を増幅するプリ
アンプ手段の出力は、複数のセンスアンプに対して共通
に入力されることを特徴とする請求項９記載の半導体記
憶装置。 - 【請求項１２】 センスアンプの動作ばらつきを補償す
る校正手段及び校正シーケンスを備えることを特長する
半導体記憶装置。 - 【請求項１３】 校正手段は、センスアンプの入力端に
接続されるコンデンサで構成されることを特徴とする請
求項１２記載の半導体記憶装置。 - 【請求項１４】 情報を記憶する情報用メモリセルと、 前記情報用メモリセルが接続された第１のビット線と、 前記情報用メモリセルに蓄えられた情報の値を判断する
際に用いる基準情報を蓄える基準メモリセルと、 前記基準メモリセルが接続された第２のビット線と、 前記第１及び第２のビット線の情報を各々検出する第１
及び第２のプローブ手段と、 前記第１及び第２のプローブ手段の検出情報が伝達され
る第１及び第２のグローバルビット線と、 前記第１及び第２のグローバルビット線の情報を各々増
幅する第１及び第２のプリアンプ手段と、 前記第１及び第２のプリアンプ手段の出力側に一端が各
々接続される第１及び第２のコンデンサ手段と、 前記第１及び第２のコンデンサ手段の他端に入力端子が
接続されるセンスアンプとを備えたことを特徴とする半
導体記憶装置。 - 【請求項１５】 第１及び第２のビット線に校正電位を
設定する校正電位設定手段と、 前記コンデンサ手段のセンスアンプ側の端子を相互に短
絡させる短絡手段とを備えたことを特徴とする請求項１
４記載の半導体記憶装置。 - 【請求項１６】 所定の信号が伝送される複数の信号線
群と、 前記所定の信号とは異なる信号であって基準電位を示す
信号が伝送される複数の基準電位信号線群と、 前記複数の信号線群と前記複数の基準電位信号線群との
間を容量的に接続する容量手段とを備えたことを特徴と
する信号伝送系。 - 【請求項１７】 前記信号線群及び前記基準電位信号線
群は相互にほぼ平行に配置され、 前記容量手段は、前記信号線群及び前記基準電位信号線
群とほぼ直行して配置される交差配線群より成ることを
特徴とする請求項１６記載の信号伝送系。 - 【請求項１８】 前記複数の信号線群は、 情報を記憶する情報用メモリセルの情報を第１のビット
線を経て受ける第１のグローバルビット線で構成され、 前記複数の基準電位信号線群は、 前記情報用メモリセルに蓄えられた情報の値を判断する
際に用いる基準情報を蓄える基準メモリセルの基準情報
を第２のビット線を経て受ける第２のグローバルビット
線で構成されることを特徴とする請求項１５又は１６記
載の半導体記憶装置。 - 【請求項１９】 メモリセルが破壊されて、不揮発性情
報が保持されていることを特徴とする半導体記憶装置。 - 【請求項２０】 容量及びトランジスタより成るメモリ
セルの破壊は、前記容量を形成する誘電性薄膜の破壊に
より行われることを特徴とする請求項１９記載の半導体
記憶装置。 - 【請求項２１】 冗長情報を記憶する複数の冗長情報記
憶セル群を備え、 前記各冗長情報記憶セル群には、自己の記憶セル群が有
効か無効かを判断する情報が含まれることを特徴とする
半導体記憶装置。 - 【請求項２２】 情報記憶セルに所定値の情報を書き込
み、所定時間の経過後に、その情報を読み出し、この読
み出した情報の値が、前記書き込んだ情報の値とは異な
る情報の破壊を検出して、前記情報記憶セルに予め記憶
された不揮発性情報の読み出しを行うことを特徴とする
半導体記憶装置。 - 【請求項２３】 情報の書き込みからその情報の読み出
しまでの所定時間は、０．０１ミリ秒から１０ミリ秒で
あることを特徴とする請求項２２記載の半導体記憶装
置。 - 【請求項２４】 情報記憶セルに予め記憶された不揮発
性情報は、冗長情報であり、 前記冗長情報を電源投入時から一定時間以内に読み出
し、この読み出した冗長情報は、冗長回路に設定される
ことを特徴とする請求項２２記載の半導体記憶装置。 - 【請求項２５】 プログラマブルな可変コーディング領
域を有する冗長回路を有することを特徴とする半導体記
憶装置。 - 【請求項２６】 誘電性薄膜の破壊により冗長情報を記
憶する複数個のメモリセルを有する冗長情報記憶セル群
と、 前記冗長情報記憶セル群には、自己のセル群が有効か無
効かの情報を記憶する他のメモリセルを有し、 前記冗長情報記憶セル群に冗長情報を書き込む書き込み
手段、及び、前記冗長情報を読み出す読み出し手段と、 前記読み出し手段により読み出された冗長情報を冗長デ
コーダへ転送する転送手段と、 前記転送手段により転送された冗長情報を用いてコーデ
ィングを変更し得るデコード手段とを備えたことを特徴
とする半導体記憶装置。 - 【請求項２７】 冗長情報記憶セル群に記憶された冗長
情報は、圧縮された後の冗長情報であり、 読み出し手段により読み出された前記冗長情報は、その
冗長情報の伸張処理が行われた後、転送手段により冗長
デコーダへ転送されることを特徴とする請求項２６記載
の半導体記憶装置。 - 【請求項２８】 圧縮された冗長情報が格納された冗長
情報記憶手段と、 前記冗長情報記憶手段に格納された冗長情報を読み出す
読み出し手段と、 前記読み出し手段により読み出された冗長情報を伸張す
る伸張処理手段と、 前記伸張処理手段により伸張された冗長情報を冗長デコ
ード手段に転送する転送手段とを備えたことを特徴とす
る半導体記憶装置。 - 【請求項２９】 回路構成を変更し得る論理回路ブロッ
クと、 前記論理回路ブロックの回路構成情報を格納する回路構
成情報格納手段と、 前記論理回路ブロックの内部情報を格納する内部情報格
納手段と、 前記回路構成情報格納手段に格納された回路構成情報に
基いて、前記論理回路ブロックの構成を変更しながら、
少くとも前記内部情報格納手段に格納された内部情報に
基いて、全体としてデータ処理を行う制御手段とを備え
たことを特徴とする半導体集積回路。 - 【請求項３０】 前記論理回路ブロックは少なくとも２
個備えられ、 更に、前記２個の論理回路ブロック間で情報の授受を行
う共通レジスタを備えることを特徴とする請求項２９記
載の半導体集積回路。 - 【請求項３１】 論理回路ブロックは複数個備えられ、 前記回路構成情報格納手段に格納された回路構成情報の
転送タイミングは、前記複数個の論理回路ブロックでず
らされることを特徴とする請求項２９記載の半導体集積
回路。 - 【請求項３２】 機能を変更し得る複数個の単位ロジッ
クと、 前記複数個の単位ロジックから延びる複数本の入出力引
き出し配線と交差する複数の配線チャンネルと、 前記複数本の入出力引き出し配線と前記複数の配線チャ
ンネルとを選択的に電気的に接続するスイッチ回路と、 前記スイッチ回路による前記配線とチャネルとの接続情
報を複数種類記憶し、その何れかの記憶情報に選択して
前記スイッチ回路を制御する制御手段とを備えることを
特徴とする半導体集積回路。 - 【請求項３３】 ２つの配線にソース及びドレインが各
々接続された接続用ＭＯＳＦＥＴと、 前記接続用ＭＯＳＦＥＴのゲートと固定電位との間に接
続されたコンデンサと、 前記接続用ＭＯＳＦＥＴのゲ
ートとロード配線とにソース及びドレインが接続された
ロード用ＭＯＳＦＥＴと、 ソースが前記ロード用ＭＯＳＦＥＴのゲートに接続さ
れ、ドレインがロード起動信号線に接続されたセルフブ
ート用ＭＯＳＦＥＴと、 前記セルフブート用ＭＯＳＦＥＴのゲートが他の固定電
位に接続される前記２つの配線間接続用スイッチを備え
たことを特徴とする半導体集積回路。 - 【請求項３４】 スイッチ回路は、前記請求項３３記載
の２つの配線間接続用スイッチより成り、 単位ロジックの電源電圧レベル、及び、ロード配線の
“１”の信号レベルは、ほぼ接続用ＭＯＳＦＥＴの閾値
電圧分低く設定されることを特徴とする請求項３３記載
の半導体集積回路。 - 【請求項３５】 一方の電極が金属配線層よりも上層に
延びて形成されて記憶ノードが構成され、 前記記憶ノードは、誘電体膜を介して導電性有機膜で覆
われ、 前記導電性有機膜はプレート電極となることを特徴とす
る半導体記憶装置用コンデンサ。 - 【請求項３６】 前記導電性有機膜は、ソフトエラー等
の原因となるアルファ線等を吸収する素材を含有し、且
つ、膜厚が３ミクロン以上であることを特徴とする請求
項３５記載の半導体記憶装置用コンデンサ。 - 【請求項３７】 ２列形状のコネクタを有することを特
徴とする半導体記憶素子モジュール。 - 【請求項３８】 コネクタには、ダンピング抵抗が内蔵
されることを特徴とする請求項３７記載の半導体記憶素
子モジュール。 - 【請求項３９】 複数のデータが格納された第１の領域
と、 データを格納可能な第２の領域と、 前記第１の領域の複数のデータを読み出し、これ等のデ
ータを一括して処理して、その処理結果を前記第２の領
域に書き込むデータ処理部とを備えたことを特徴とする
データ処理機能を有する半導体記憶装置。 - 【請求項４０】 複数本のワード線に接続された複数個
のメモリセルを有する第１のメモリアレイと、 複数本のワード線に接続された複数個のメモリセルを有
する第２のメモリアレイと、 前記第１のメモリアレイから、所定本のワード線に接続
されたメモリセルに記憶されたデータを読み出し、これ
等のデータを一括して処理し、その処理結果を前記第２
のメモリアレイの所定本のワード線に接続されたメモリ
セルに書き込むデータ処理部とを備えたことを特徴とす
るデータ処理機能を有する半導体記憶装置。 - 【請求項４１】 データ処理部は、読み出したデータを
圧縮処理するものであることを特徴とする請求項３９又
は請求項４０記載の半導体記憶装置。 - 【請求項４２】 データ処理部は、読み出したデータを
伸長処理するものであることを特徴とする請求項３９又
は請求項４０記載の半導体記憶装置。 - 【請求項４３】 ダイナミックに構成を変更できる１個
又は複数個のデータ処理部と、 第１のワード線群に接続され、前記データ処理部のデー
タ処理仕様情報を格納する第１のメモリセル群と、 第２のワード線群に接続され、処理すべきデータ群を貯
えた第２のメモリセル群と、 第３のワード線群に接続され、処理結果を格納する第３
のメモリセル群とを備え、 前記データ処理部は、 前記処理すべきデータ群及び前記処理仕様情報を読み込
み、前記処理すべきデータ群を前記処理仕様情報に基づ
いて処理し、その処理結果を前記第３のメモリセル群へ
格納することを特徴とするデータ処理機能を有する半導
体記憶装置。 - 【請求項４４】 前記データ処理回路は、再プログラム
可能なリコンフィギュアブルロジックを備えることを特
徴とする請求項４３記載のデータ処理機能を有する半導
体記憶装置。
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