JP2004228584A

JP2004228584A - 集積回路のコンタクトを形成する方法

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Publication number: JP2004228584A
Application number: JP2004015316A
Authority: JP
Inventors: Leland S Swanson; エス、スワンソンリランド; Gregory E Howard; イー、ハワードグレゴリー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2003-01-24
Filing date: 2004-01-23
Publication date: 2004-08-12
Also published as: EP3142145B1; EP3142145A1; EP1498939A3; US6833300B2; EP1498939A2; US20040147110A1; US7087479B2; US20050064692A1

Abstract

【課題】集積回路のコンタクトを形成する方法を提供すること。
【解決手段】最初に半導体デバイスに導電性層（８０）を形成して、集積回路デバイスにコンタクトを形成する。導電性層の上に随意の誘電体層（１３０）を形成し、さらに、この随意の誘電体層（１３０）の上に炭素含有誘電体層（１４０）を形成する。炭素含有誘電体層（１４０）及び随意の誘電体層（１３０）に開口をエッチングして、導電性層（８０）へのコンタクトを形成する。
【選択図】図２ｃ

Description

本発明は一般的に集積回路の製造に関し、より詳細には、電子デバイスのコンタクトを形成する方法に関する。

集積回路は、半導体基板に形成されたトランジスタ、抵抗器、及びコンデンサのような電子デバイスを備える。個々の電子デバイスは、デバイスを含む半導体基板の表面の上で交互になる誘電体層中に形成されたいくつかの層の金属配線を使用して相互に接続される。集積回路を構成する各電子デバイスは、半導体基板表面の上にある誘電体層を通して金属線に接続しなければならない。一般に、半導体基板中に電子デバイスを形成した後で、半導体基板上に金属前誘電体（ｐｒｅ−ｍｅｔａｌｄｉｅｌｅｃｔｒｉｃ）（ＰＭＤ）層が形成される。ＰＭＤ層に開口を形成し、さらに窒化チタン、タングステン、又はアルミニウムのような導電性材料を使用して形成された導電性プラグをこの開口に詰めて、下にある電子デバイスへの電気コンタクトが作られる。開口中に形成された導電性プラグ（又は、プラグ）によって、電子デバイスからＰＭＤ層の上に形成された様々な金属層に電気接続が行われるようになる。一般的な金属酸化膜半導体（ＭＯＳ）トランジスタへのそのような電気接続の例を図１に示す。

図１に、標準的な集積回路加工方法を使用して製造された一般的なＭＯＳトランジスタを示す。分離領域２０が、半導体中に形成される。ゲート誘電体層３０及びゲート電極４０を備えるトランジスタゲートスタックが、半導体１０の表面に形成される。ゲート電極は、通常、ドープされた多結晶シリコン及び様々な金属及びシリサイドのような導電性材料を含む。トランジスタゲートスタックの一般的な厚さは、８００Ａと５０００Ａの間である。トランジスタゲートスタックの形成に続いて、いくつかの自己整合打込み（ｓｅｌｆ−ａｌｉｇｎｅｄｉｍｐｌａｎｔｓ）が行われる。この自己整合打込みには、ドレイン／ソース拡張部打込み及びポケット打込みが含まれる。トランジスタゲートスタックに位置合せされた自己整合打込みによって、半導体１０にドープされた領域５０が形成されるようになる。標準的な加工技術を使用してゲート電極４０に隣接した側壁構造６０が形成される。側壁構造６０は、一般に、酸化珪素、窒化珪素、又は任意の他の適切な誘電体材料のような誘電体材料を含む。側壁構造６０の形成に続いて、適切なドーパントを半導体１０中に打ち込んで、トランジスタのソース及びドレイン領域７０が形成される。ソース及びドレイン領域７０の形成に続いて、ソース及びドレイン領域７０、並びに、ゲート電極４０それぞれに金属シリサイド層８０及び９０が形成される。金属シリサイド層８０及び９０によって、ＭＯＳトランジスタと金属層の間のコンタクト抵抗が減少する。図に示すようにＭＯＳトランジスタの上にＰＭＤ層１００が形成され、このＰＭＤ層に開口１１０及び１２０が形成される。開口中に導電性プラグが形成され、また開口は標準的な集積回路加工技術を使用して形成される。

一般に、開口１１０及び１２０は、最初にパターン形成されたフォトレジストをＰＭＤ層上に形成することで形成される。そして、このパターン形成されたフォトレジストは、開口を形成するために使用される次のコンタクトエッチングプロセス中にマスクとして作用する。留意すべきことであるが、ゲート電極４０上に形成されたシリサイド層９０は、ソース、ドレイン領域上に形成されたシリサイド層８０よりも約８００Ａから５０００Ａ上にある。この構造的な変化のために、様々なシリサイド層に合わせてコンタクトエッチングを行うことが困難になる。様々なシリサイド層８０及び９０の高さが異なることは、様々な開口を形成するために必要なエッチング時間が異なることを意味する。開口の形成に関する主な問題は、深い方のシリサイド層８０までのコンタクトエッチングを完成することで、浅い方のコンタクトエッチング（すなわち、シリサイド層９０までのエッチング）は、シリサイド層９０を通り抜けて続いてシリサイド層９０のかなりの部分を除去するようになるかもしれないことである。この問題は、多くの場合、深い方の開口１１０を形成するためのエッチング時間を減らすことで対処される。しかし、深い方の開口のエッチング時間を減らすと、エッチング不足の開口となり、コンタクト抵抗の増加をもたらす可能性がある。

また、ウェーハ全体にわたって形態のばらつきがあるために、半導体ウェーハ全体の開口全てが適切に形成されることを保証するためには、コンタクトエッチングのプロセスは、約５０％のオーバエッチングを含むことが必要になる。この大きなオーバエッチングで、結果として、半導体ウェーハ全体にわたってコンタクト抵抗のばらつきが大きくなり、そのために、高精度の集積回路を形成することがいっそう困難になる。上述のＭＯＳトランジスタの他に、バイポーラ接合トランジスタ（ＢＪＴ）及び金属−絶縁体−金属（ＭＩＭ）コンデンサのような他のデバイスもまた、上述のコンタクトエッチングの問題の影響を受けやすい。したがって、コンタクトエッチング構造の問題を軽減する、及び／又は無くする集積回路を形成する方法が必要とされている。本発明は、この要求に対処する。

本発明は、集積回路の一部として形成された電子デバイスに電気コンタクトを形成する方法である。ＭＯＳトランジスタ、コンデンサ、又はバイポーラ接合トランジスタのような電子デバイスに導電性層を形成する。この導電性層の上に随意の第１の誘電体層を形成し、もし存在すればこの随意の誘電体層の上に、炭素含有誘電体層を形成する。この炭素含有誘電体層の上にＰＭＤ誘電体層を形成し、ＰＭＤ層に開口を形成する。この開口は、導電性層、随意の誘電体層、及び炭素含有誘電体層の上に形成する。炭素含有誘電体層及び随意の誘電体層（もし存在すれば）の露出された領域を除去して、下にある導電性層を露出させる。そして、開口を満たし、かつ電子デバイスに形成された導電性層に電気的に接触するように、導電性材料を使用する。

本発明及びその利点をより完全に理解するために、添付の図面と関連して行われる次の説明をこれから参照する。この図面では、同様な参照数字は同様な特徴を表す。

図２ａから図２ｄに、本発明の第１の実施例の断面図を示す。図２ａに、知られている集積回路製造方法を使用して形成されたＭＯＳトランジスタを例示する。上で述べたように、分離領域２０を半導体１０中に形成する。ゲート誘電体層３０及びゲート電極４０を備えるトランジスタゲートスタックを、半導体１０の表面に形成する。ゲート電極は、通常、ドープされた多結晶シリコン及び様々な金属及びシリサイドのような導電性材料を含む。トランジスタゲートスタックの一般的な厚さは８００Ａと５０００Ａの間である。トランジスタゲートスタックの形成に続いて、いくつかの自己整合打込みを行う。この自己整合打込みには、ドレイン／ソース拡張部打込み及びポケット打込みがある。トランジスタゲートスタックに位置合せした自己整合打込みによって、半導体１０にドープされた領域５０が形成されるようになる。標準的な加工技術を使用して、ゲート電極４０に隣接した側壁構造６０を形成する。側壁構造６０は、一般に、酸化珪素、窒化珪素、又は任意の他の適切な誘電体材料のような誘電体材料を含む。側壁構造６０の形成に続いて、適切なドーパントを半導体１０中に打ち込んで、トランジスタのソース及びドレイン領域７０を形成する。ソース及びドレイン領域７０の形成に続いて、ソース及びドレイン領域７０並びにゲート電極４０それぞれに金属シリサイド層８０及び９０を形成する。

図２ｂに示すように、図２ａのＭＯＳトランジスタ構造の上に酸化珪素を含む第１の誘電体層１３０を形成する。第１の誘電体層１３０は、随意であり、その後の層を形成するために又はエッチングするために使用されるガスが下にあるシリサイド層８０及び９０と相互作用するのを防ぐために含まれる。図２ｂに示すように、第１の誘電体層１３０上に第２の誘電体層１４０を形成する。随意の第１の誘電体層１３０を含まない実施例では、第２の誘電体層は、シリサイド層８０及び９０に隣接して形成される。本発明の実施例では、第２の誘電体層１４０は、様々な結晶形態及びアモルファス水素添加炭化珪素のような非結晶形態の炭化珪素（ＳｉＣ）を含む。このＳｉＣ層は、プラズマ増速（ｅｎｈａｎｃｅｄ）化学気相成長（ＰＥＣＶＤ）法を使用して形成することができるが、本発明に従って任意の堆積プロセスを使用することができる。好ましいＳｉＣ堆積プロセスでは、珪素及び炭素の供給源としてのトリメチルシラン及びヘリウムのキャリアガスが使用され、ヘリウムの代わりに例えばアルゴンを使用することもできる。他の可能な供給源ガスの例には、テトラエチルシラン、及びシラン／メタンがある。ヘリウムを用いて堆積するとき、堆積速度が非常に減少するので、薄い層の厚さがより制御しやすくなることが分かった。さらに重要なことには、この膜は、より高密度になり、かつ水素含有率が小さくなる傾向があり、これによって、膜の硬さが増し、化学的な侵蝕に対する耐性が著しく向上する。そして、これによって、この材料はエッチングし難くなり、ＳｉＣに対する酸化珪素のエッチング選択性が向上する。他の実施例では、第２の誘電体層１４０は、オキシ炭化珪素、炭窒化珪素、オキシ炭窒化珪素及び炭化硼素を含むことができる。

第２の誘電体層１４０の形成に続いて、第２の誘電体層１４０の上にＰＭＤ層１００を形成し、それでＭＯＳトランジスタ構造は図２ｂに示すようになる。開口１７０を形成するためのＰＭＤ層１００のエッチング中にエッチングマスクとして働くパターン形成されたフォトレジスト層１５０を、ＰＭＤ層１００の上に形成する。ＰＭＤ層１００をエッチングするために使用されるエッチングプロセスは、非常に選択的であり、ＰＭＤ誘電体１００と第２の誘電体層１４０それぞれについて少なくとも８対１のエッチング速度選択性を有する。この高い選択性のために、ゲート電極４０の上にある第２の誘電体層１４０の露出領域を完全に除去することなく、ソース及びドレイン領域７０の上の開口を形成することができるようになる。開口１７０の形成に続いて、開口１７０中に露出された第２の誘電体層１４０の領域を、エッチングプロセスを使用して除去する。第２の誘電体層１４０の露出領域をエッチングする前に、パターン形成されたフォトレジスト層１５０を除去する必要はない。しかし、他の実施例では、第２の誘電体層１４０をエッチングする前に、標準的な半導体加工技術を使用して、パターン形成されたフォトレジスト層１５０を除去するのが好ましいかもしれない。第２の誘電体層１４０がＳｉＣを含む実施例では、ＳｉＣ層は、塩素又はフッ素を含む反応性イオンエッチング（ＲＩＥ）プロセスを使用してエッチングすることができる。ＳｉＣのＲＩＥエッチングプロセスのさらに他の実施例では、塩素又はフッ素を含むＲＩＥエッチングに１から１０％の酸素を加えることができる。ＲＩＥエッチングプロセスは、下にある層を著しく侵蝕することなく、第２の誘電体層１４０の露出領域を除去する。随意の第１の誘電体層１３０を含む本発明の実施例では、開口１７０中の第１の誘電体層１３０の露出領域を除去するために、第２のエッチングプロセスが必要である。第１の誘電体層１３０の露出領域は、ＲＩＥプロセス又はウェット化学エッチングプロセスを使用して除去することができる。第１及び第２の誘電体領域１３０及び１４０の露出領域を除去した後で、構造は図２ｃに示すようになる。パターン形成されたフォトレジスト１５０が依然として存在している場合、フォトレジスト１５０を除去し、それから導電性材料を使用して、ＭＯＳトランジスタのゲート電極４０及びソース及びドレイン領域７０に電気コンタクトを形成することができる。これを図２ｄに示し、金属のような導電性材料を使用して、ＭＯＳトランジスタのゲート電極４０への電気コンタクト１９０だけでなく、ＭＯＳトランジスタのソース及びドレイン領域７０への電気コンタクト１８０も形成する。本発明の第１の実施例は、図２ａから２ｄに示すＭＯＳトランジスタ構造に限定されるべきでない。本発明の第１の実施例は、ゲート電極の上面がソース及びドレイン領域の上面より上に位置付けされている任意のトランジスタ構造に適用することができる。

図３ａから図３ｃに、本発明の第２の実施例の断面図を示す。図３ａに、知られている集積回路製造方法を使用して形成されたバイポーラ接合トランジスタ（ＢＪＴ）を示す。第１の伝導型の半導体２００中に高濃度ドープの埋込み層２１０を形成する。分離領域２２０を半導体２００中に形成する。第２の伝導型の第１のシリコン層２４０を半導体２００の表面に形成する。このシリコン層２４０はＢＪＴのベースとして作用する。ＢＪＴのコレクタ領域への電気コンタクトを実現するように、高濃度ドープ領域２３０を半導体２００中に形成する。酸化珪素層及び窒化珪素層を堆積し、酸化珪素２５０と窒化珪素２６０の構造を形成するようにエッチングする。第１の伝導型の第２のシリコン層２６５を第１のシリコン層２４０及び窒化珪素構造２６０の上に形成する。このシリコン層２６５はＢＪＴのエミッタ領域として機能する。図３ａに示すＢＪＴ構造では、第１の伝導型はｎ型であり、第２の伝導型はｐ型であることができ、又は逆であることができる。図３ａに示すように、側壁構造２７０が、第２のシリコン層２６５及び酸化珪素２５０と窒化珪素２６０の構造に隣接して形成される。それから、第１のシリコン層２４０、第２のシリコン層２６５及び高濃度ドープ打込み領域２３０の領域に、導電性層２８０、２９０、及び２９５を形成して、ＢＪＴのベース、エミッタ及びコレクタの領域それぞれに低コンタクト抵抗のコンタクトを形成する。これらの導電性層２８０、２９０、及び２９５は、金属シリサイド又は任意の他の適切な導電性材料を含むことができる。

図３ｂに示すように、図３ａのＢＪＴ構造の上に酸化珪素を含む第１の誘電体層３００を形成する。第１の誘電体層３００は、随意であり、その後の層を形成するか又はエッチングするために使用されるガスが下にある層と相互作用するのを防ぐために含まれる。図３ｂに示すように、第１の誘電体層３００上に第２の誘電体層３１０を形成する。随意の第１の誘電体層３００を含まない実施例では、第２の誘電体層は、導電性層２８０、２９０、及び２９５に隣接して形成される。本発明の実施例では、第２の誘電体層３１０は、様々な結晶形態及びアモルファス水素添加炭化珪素のような非結晶形態の炭化珪素（ＳｉＣ）を含む。ＳｉＣ層は、プラズマ増速化学気相成長（ＰＥＣＶＤ）法を使用して形成することができるが、本発明に従って任意の堆積プロセスを使用することができる。好ましいＳｉＣ堆積プロセスでは、珪素及び炭素の供給源としてのトリメチルシラン、及びヘリウムのキャリアガスが使用されるかもしれない。ここで、例えばアルゴンをヘリウムの代わりに使用することもできる。他の可能な供給ガスの例には、テトラエチルシラン、及びシラン／メタンがある。ヘリウムを用いて堆積するとき、堆積速度が非常に減少するので、薄い層の厚さがより適切に制御できるようになることが分かった。いっそう重要なことには、この膜はより高密度になり、かつ水素含有率が低くなる傾向があり、このために、膜の硬さ及び化学的な侵蝕に対する耐性が著しく増す。そして、このために、この材料がエッチングし難くなり、ＳｉＣに対する酸化珪素のエッチング選択性が大きくなる。他の実施例では、第２の誘電体層３１０は、オキシ炭化珪素、炭窒化珪素、オキシ炭窒化珪素及び炭化硼素を含むことができる。

第２の誘電体層３１０の形成に続いて、図３ｂに示すように、第２の誘電体層３１０及びＢＪＴ構造の上にＰＭＤ層３２０を形成する。開口３４０を形成するためのＰＭＤ層３２０のエッチング中に、エッチングマスクとして作用するパターン形成されたフォトレジスト層３３０を、ＰＭＤ層３２０上に形成する。ＰＭＤ層３２０をエッチングするために使用されるエッチングプロセスは、非常に選択的であり、ＰＭＤ誘電体３２０と第２の誘電体層３１０それぞれについて少なくとも８対１のエッチング速度選択性を有する。開口３４０の形成の後で、エッチングプロセスを使用して、開口３４０中に露出された第２の誘電体層３１０の領域を除去する。第２の誘電体層３１０の露出領域をエッチングする前に、パターン形成されたフォトレジスト層３３０を除去する必要はない。しかし、他の実施例では、第２の誘電体層３１０をエッチングする前に、標準的な半導体加工技術を使用してパターン形成されたフォトレジスト層３３０を除去するのが有利であるかもしれない。第２の誘電体層３１０がＳｉＣを含む実施例では、塩素又はフッ素を含む反応性イオンエッチング（ＲＩＥ）プロセスを使用して、ＳｉＣ層をエッチングすることができる。ＳｉＣのＲＩＥエッチングプロセスのさらに他の実施例では、塩素又はフッ素を含むＲＩＥエッチングに、１から１０％の酸素を加えることができる。このエッチングプロセスで、下にある層を著しく侵蝕することなく、第２の誘電体層３１０の露出領域が除去される。随意の第１の誘電体層３００を含む本発明の実施例では、開口３４０中の第１の誘電体層３００の露出領域を除去するために、第２のエッチングプロセスが必要になる。第１の誘電体層３００の露出領域は、ＲＩＥプロセス又はウェット化学エッチングプロセスを使用して除去することができる。第１及び第２の誘電体領域３００及び３１０の露出領域を除去した後で、存在していれば残っているフォトレジスト層３３０を除去し、さらに、導電性材料を使用して、ＢＪＴのエミッタ、ベース及びコレクタの領域への電気コンタクトを形成する。これを図３ｃに示し、ここでは、金属のような導電性材料を使用して、それぞれ、ＢＪＴのエミッタ及びコレクタ領域への電気コンタクト３５０及び３７０だけでなく、ＢＪＴのベースへの電気コンタクト３６０も形成される。本発明の第２の実施例は、図３ａから３ｃに示すＢＪＴ構造に限定されるべきでない。本発明の第２の実施例は、エミッタ領域の上面が、ベース領域の上面より上に、又はコレクタ領域の上面より上にある任意のＢＪＴ構造に適用可能である。

図４ａから図４ｃに、本発明の第３の実施例の断面図を示す。図４ａに、知られている集積回路製造方法を使用して形成された金属−酸化膜−金属コンデンサを例示する。分離領域４１０を半導体中に形成する。多結晶シリコン層４２０を分離領域４１０上に形成し、側壁構造４３０をポリシリコン層４２０に隣接して形成する。コンデンサの第１の極板として作用する導電性層４５０を、多結晶層４２０上に形成する。図４ａに示すように、導電性層４５０の上に誘電体層４６０を形成する。誘電体層４６０は、コンデンサの誘電体として機能する。図４ａに示すように、第２の導電性層４７０を誘電体層上に形成し、この導電性層４７０はコンデンサの第２の極板として作用する。留意すべきことであるが、第２の導電性層４７０はポリシリコン層４２０の全長にわたって延びる。

図４ｂに示すように、図４ａの金属−酸化膜−金属コンデンサ構造の上に、酸化珪素を含む第１の誘電体層４８０が形成される。第１の誘電体層４８０は、随意であり、後の層を形成するか又はエッチングするために使用されるガスが下にある層と相互作用するのを防ぐために含まれる。図４ｂに示すように、第１の誘電体層４８０上に第２の誘電体層４９０を形成する。随意の第１の誘電体層４８０を含まない実施例では、第２の誘電体層４９０は、導電性層４７０に隣接して形成される。本発明の実施例では、第２の誘電体層４９０は、様々な結晶形態及びアモルファス水素添加炭化珪素のような非結晶形態の炭化珪素（ＳｉＣ）を含む。ＳｉＣ層は、プラズマ増速化学気相成長（ＰＥＣＶＤ）法を使用して形成することができるが、本発明に従って任意の堆積プロセスを使用することができる。好ましいＳｉＣ堆積プロセスでは、珪素及び炭素の供給源としてのトリメチルシラン、及びヘリウムのキャリアガスが使用されるかもしれない。ここで、例えばアルゴンをヘリウムの代わりに使用することもできる。他の可能な供給ガスの例には、テトラエチルシラン、及びシラン／メタンがある。ヘリウムを用いて堆積するとき、堆積速度が非常に減少するので、薄い層の厚さがより適切に制御可能になることが分かった。いっそう重要なことには、この膜はより高密度になり、かつ水素含有率が低くなる傾向があり、このために、膜の硬さ及び化学的な侵蝕に対する耐性が著しく増す。そして、このために、この材料がエッチングし難くなり、ＳｉＣに対する酸化珪素のエッチング選択性が向上する。他の実施例では、第２の誘電体層４９０は、オキシ炭化珪素、炭窒化珪素、オキシ炭窒化珪素及び炭化硼素を含むことができる。

第２の誘電体層４９０の形成に続いて、図４ｂに示すように、第２の誘電体層４９０及び金属−酸化膜−金属コンデンサ構造の上にＰＭＤ層５００を形成する。開口５２０を形成するためのＰＭＤ層５００のエッチング中に、エッチングマスクとして作用するパターン形成されたフォトレジスト層５１０を、ＰＭＤ層５００上に形成する。ＰＭＤ層５００をエッチングするために使用されるエッチングプロセスは、非常に選択的であり、ＰＭＤ誘電体５００と第２の誘電体層４９０それぞれについて少なくとも８対１のエッチング速度選択性を有する。開口５２０を形成した後で、開口５２０中に露出された第２の誘電体層４９０の領域を、エッチングプロセスを使用して除去する。第２の誘電体層４９０の露出領域をエッチングする前に、パターン形成されたフォトレジスト層５１０を除去する必要はない。しかし、他の実施例では、第２の誘電体層４９０をエッチングする前に、標準的な半導体加工技術を使用してパターン形成されたフォトレジスト層５１０を除去するのが有利であるかもしれない。第２の誘電体層４９０がＳｉＣを含む実施例では、塩素又はフッ素を含む反応性イオンエッチング（ＲＩＥ）プロセスを使用して、ＳｉＣ層をエッチングすることができる。ＳｉＣのＲＩＥエッチングプロセスのさらに他の実施例では、塩素又はフッ素を含むＲＩＥエッチングに、１から１０％の酸素を加えることができる。このエッチングプロセスで、下にある層を著しく侵蝕することなく、第２の誘電体層４９０の露出領域が除去される。随意の第１の誘電体層４８０を含む本発明の実施例では、開口５２０中の第１の誘電体層４８０の露出領域を除去するために第２のエッチングプロセスが必要になる。第１の誘電体層４８０の露出領域は、ＲＩＥプロセス又はウェット化学エッチングプロセスを使用して除去することができる。第１及び第２の誘電体領域４８０及び４９０の露出領域を除去した後で、依然として存在していればパターン形成されたフォトレジスト層５１０を除去し、さらに、導電性材料を使用して、金属−酸化膜−金属コンデンサの金属領域への電気コンタクトを形成する。これを図４ｃに示し、ここでは、金属のような導電性材料を使用して、電気コンタクト５３０及び５４０を形成する。本発明の第３の実施例は、図４ａから４ｃに示す金属−酸化膜−金属コンデンサ構造に限定されるべきでない。本発明の第３の実施例は、コンデンサの金属極板に電気コンタクトが形成される任意のコンデンサ構造に適用可能である。

本発明は例示の実施例に関連して説明したが、この説明は、制限する意味で解釈するように意図されていない。本発明の他の実施例だけでなく、例示の実施例の様々な修正及び組合せも、本説明を参照するとき当業者には明らかになるであろう。したがって、添付の特許請求の範囲はそのような修正又は実施例をどれも含む意図である。

以上の説明に関してさらに以下の項を開示する。
（１）集積回路を形成する方法であって、
半導体の第１の領域の上に導電性層を形成するステップと、
前記導電性層の上に炭素を含む誘電体層を形成するステップと、
前記誘電体層及び前記導電性層の上にＰＭＤ誘電体層を形成するステップと、
前記導電性層の上の前記ＰＭＤ誘電体層に少なくとも１つの開口を形成して、前記誘電体層の領域を露出させるステップと、
前記誘電体層の前記露出領域を除去するステップと、
前記ＰＭＤ層の前記開口に第１の導電性領域を形成するステップとを含み、前記第１の導電性領域が前記導電性層に接触するものである方法。
（２）前記誘電体層が、炭化珪素、オキシ炭化珪素、炭窒化珪素、オキシ炭窒化珪素、及び炭化硼素から成るグループから選ばれた材料で形成される、第１項記載の方法。
（３）前記誘電体層の前記露出領域を除去する前記ステップが、塩素を含むＲＩＥエッチングを使用することを含む、第１項記載の方法。
（４）前記導電性層と前記誘電体層の間に第２の誘電体層を形成することをさらに含む、第１項記載の方法。
（５）集積回路のコンタクトを形成する方法であって、
半導体の第１の領域の上に導電性層を形成するステップと、
前記導電性層の上に第１の誘電体層を形成するステップと、
前記第１の導電性層の上に炭素を含む第２の誘電体層を形成するステップと、
前記第２の誘電体層及び前記導電性層の上にＰＭＤ誘電体層を形成するステップと、
前記導電性層の上の前記ＰＭＤ誘電体層に少なくとも１つの開口を形成して、前記第２の誘電体層の領域を露出させるステップと、
前記第２の誘電体層の前記露出領域を除去して、前記第１の誘電体層の領域を露出させるステップと、
前記第１の誘電体層の前記露出領域を除去するステップと、
前記ＰＭＤ層の前記開口に第１の導電性領域を形成するステップとを含み、前記第１の導電性領域が前記導電性層に接触するものである方法。
（６）前記第２の誘電体層が、炭化珪素、オキシ炭化珪素、炭窒化珪素、オキシ炭窒化珪素、及び炭化硼素から成るグループから選ばれた材料で形成される、第５項記載の方法。
（７）前記第２の誘電体層の前記露出領域を除去する前記ステップが、塩素を含むＲＩＥエッチングを使用することを含む、第６項記載の方法。
（８）集積回路コンデンサを形成する方法であって、
半導体の上に第１の導電性層を形成するステップと、
前記第１の導電性層の上に第１の誘電体層を形成するステップと、
前記第１の誘電体層及び前記第１の導電性層の上に第２のパターン形成された導電性層を形成するステップと、
前記第２のパターン形成された導電性層の上に第２の誘電体層を形成するステップと、
前記第２のパターン形成された導電性層の上に炭素を含む第３の誘電体層を形成するステップと、
前記第３の誘電体層及び前記第２のパターン形成された導電性層の上にＰＭＤ誘電体層を形成するステップと、
前記第２のパターン形成された導電性層の上の前記ＰＭＤ誘電体層に少なくとも１つの開口を形成して、前記第３の誘電体層の領域を露出させるステップと、
前記第３の誘電体層の前記露出領域を除去して、前記第２の誘電体層の領域を露出させるステップと、
前記第２の誘電体層の前記露出領域を除去するステップと、
前記ＰＭＤ層の前記開口に第３の導電性領域を形成するステップとを含み、前記第１の導電性領域が前記第２のパターン形成された導電性層に接触するものである方法。
（９）前記第３の誘電体層が、炭化珪素、オキシ炭化珪素、炭窒化珪素、オキシ炭窒化珪素、及び炭化硼素から成るグループから選ばれた材料で形成される、第８項記載の方法。
（１０）前記第３の誘電体層の前記露出領域を除去する前記ステップが、塩素を含むＲＩＥエッチングを使用することを含む、第９項記載の方法。

従来技術に従ったＭＯＳトランジスタを示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。本発明の実施例を示す断面図である。

符号の説明

２０、２２０、４１０分離領域
４０ゲート電極
７０ソース、ドレイン電極
８０、９０シリサイド層
１００、３２０、５００ＰＭＤ誘電体層
１３０、３００、４８０第１の誘電体層
１４０、３１０、４９０第２の誘電体層
１５０、３３０、５１０フォトレジスト層
１７０、３４０、５２０開口
１８０、１９０、３５０、３６０、３７０、５３０、５４０電気コンタクト
２３０高濃度ドープ打込み領域（ＢＪＴのコレクタ）
２４０第１のシリコン層（ＢＪＴのベース）
２６５第２のシリコン層（ＢＪＴのエミッタ）
２８０導電性層（エミッタのコンタクト）
２９０導電性層（ベースのコンタクト）
２９５導電性層（コレクタのコンタクト）
４５０導電性層（コンデンサの第１の極板）
４７０導電性層（コンデンサの第２の極板）
４６０コンデンサ誘電体
４７０第２の導電性層

Claims

集積回路を形成する方法であって、
半導体の第１の領域の上に導電性層を形成するステップと、
前記導電性層の上に炭素を含む誘電体層を形成するステップと、
前記誘電体層及び前記導電性層の上にＰＭＤ誘電体層を形成するステップと、
前記導電性層の上の前記ＰＭＤ誘電体層に少なくとも１つの開口を形成して、前記誘電体層の領域を露出させるステップと、
前記誘電体層の前記露出領域を除去するステップと、
前記ＰＭＤ層の前記開口に第１の導電性領域を形成するステップとを含み、前記第１の導電性領域が前記導電性層に接触するものである方法。