JPH09288888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09288888A JPH09288888A JP8100122A JP10012296A JPH09288888A JP H09288888 A JPH09288888 A JP H09288888A JP 8100122 A JP8100122 A JP 8100122A JP 10012296 A JP10012296 A JP 10012296A JP H09288888 A JPH09288888 A JP H09288888A
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- data
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 シェアードセンスアンプ構成の半導体記憶装
置を用いてページヒット率の高い主記憶を実現する。 【解決手段】 センスアンプ帯（ＳＡ♯１〜ＳＡ♯Ｎ）
を共有するように配置されるメモリブロック（ＭＢ♯０
〜ＭＢ♯Ｎ）それぞれに共通に設けられて内部データの
伝達を行なうグローバルＩＯバス（ＧＩＯＢ）と、メモ
リブロックそれぞれに対応して配置されるローカルＩＯ
バス線（ＬＩＯｎ，／ＬＩＯｎ）の接続制御を、列選択
動作に関連する信号（φＣＤ）に基づいて作成する。メ
モリブロックをそれぞれ独立に駆動することにより、各
メモリブロックをバンクとして利用することができ、ま
た１つのメモリブロック活性時において他のメモリブロ
ックへアクセスする場合においても、グローバルＩＯバ
ス上でのデータの衝突は防止される。
置を用いてページヒット率の高い主記憶を実現する。 【解決手段】 センスアンプ帯（ＳＡ♯１〜ＳＡ♯Ｎ）
を共有するように配置されるメモリブロック（ＭＢ♯０
〜ＭＢ♯Ｎ）それぞれに共通に設けられて内部データの
伝達を行なうグローバルＩＯバス（ＧＩＯＢ）と、メモ
リブロックそれぞれに対応して配置されるローカルＩＯ
バス線（ＬＩＯｎ，／ＬＩＯｎ）の接続制御を、列選択
動作に関連する信号（φＣＤ）に基づいて作成する。メ
モリブロックをそれぞれ独立に駆動することにより、各
メモリブロックをバンクとして利用することができ、ま
た１つのメモリブロック活性時において他のメモリブロ
ックへアクセスする場合においても、グローバルＩＯバ
ス上でのデータの衝突は防止される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にクロック信号に同期してデータの入出力を行
なうクロック同期型半導体記憶装置に関し、より特定的
には、内部に複数のバンクを有するマルチバンク半導体
記憶装置に関する。
関し、特にクロック信号に同期してデータの入出力を行
なうクロック同期型半導体記憶装置に関し、より特定的
には、内部に複数のバンクを有するマルチバンク半導体
記憶装置に関する。
【０００２】
【従来の技術】近年マイクロプロセッサ（ＭＰＵ）が多
機能化され、大量のデータを高速で処理することができ
る。これに応じて、主記憶として用いられるダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭと以後称
す）は、その微細技術の進展に伴って、記憶容量が増大
している。しかしながら、ＤＲＡＭの動作速度はＭＰＵ
の動作速度に追随するこができず、ＤＲＡＭのアクセス
時間およびサイクル時間がボトルネックとなって処理シ
ステム全体の性能を低下させるという問題が顕著になっ
てきている。この処理システムの性能の低下を防止する
ために、ＤＲＡＭとＭＰＵとの間に通常スタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）で構成される
キャッシュメモリと呼ばれる高速メモリを配置すること
が行なわれる。ＭＰＵが頻繁に使用するデータ／命令は
このキャッシュメモリに格納し、ＭＰＵとキャッシュメ
モリとの間でデータ／命令の転送を行なう。キャッシュ
メモリにＭＰＵがアクセス要求した命令／データが存在
しないときにのみＤＲＡＭへアクセスする。ＭＰＵが必
要とする命令／データは、高い確率で予めキャッシュメ
モリに格納されているため、ＤＲＡＭのアクセス頻度は
大幅に低下し、処理システムの動作速度の低下を防止す
ることができる。
機能化され、大量のデータを高速で処理することができ
る。これに応じて、主記憶として用いられるダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭと以後称
す）は、その微細技術の進展に伴って、記憶容量が増大
している。しかしながら、ＤＲＡＭの動作速度はＭＰＵ
の動作速度に追随するこができず、ＤＲＡＭのアクセス
時間およびサイクル時間がボトルネックとなって処理シ
ステム全体の性能を低下させるという問題が顕著になっ
てきている。この処理システムの性能の低下を防止する
ために、ＤＲＡＭとＭＰＵとの間に通常スタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）で構成される
キャッシュメモリと呼ばれる高速メモリを配置すること
が行なわれる。ＭＰＵが頻繁に使用するデータ／命令は
このキャッシュメモリに格納し、ＭＰＵとキャッシュメ
モリとの間でデータ／命令の転送を行なう。キャッシュ
メモリにＭＰＵがアクセス要求した命令／データが存在
しないときにのみＤＲＡＭへアクセスする。ＭＰＵが必
要とする命令／データは、高い確率で予めキャッシュメ
モリに格納されているため、ＤＲＡＭのアクセス頻度は
大幅に低下し、処理システムの動作速度の低下を防止す
ることができる。
【０００３】しかしながら、このキャッシュメモリに用
いられるＳＲＡＭは、ＤＲＡＭに比べて高価であるた
め、パーソナルコンピュータなどの比較的安価な装置に
はこのキャッシュメモリを配置する構成は適していな
い。このため、安価なＤＲＡＭを用いて処理システムの
性能を向上させることが求められている。これに対する
１つの答えとして、ＤＲＡＭをたとえばシステムクロッ
クであるクロック信号に同期させて動作させ、データの
転送をこのクロック信号に同期して行なう同期型ＤＲＡ
Ｍ（シンクロナスＤＲＡＭ：以下ＳＤＲＡＭと称す）と
言われるものが考案されている。
いられるＳＲＡＭは、ＤＲＡＭに比べて高価であるた
め、パーソナルコンピュータなどの比較的安価な装置に
はこのキャッシュメモリを配置する構成は適していな
い。このため、安価なＤＲＡＭを用いて処理システムの
性能を向上させることが求められている。これに対する
１つの答えとして、ＤＲＡＭをたとえばシステムクロッ
クであるクロック信号に同期させて動作させ、データの
転送をこのクロック信号に同期して行なう同期型ＤＲＡ
Ｍ（シンクロナスＤＲＡＭ：以下ＳＤＲＡＭと称す）と
言われるものが考案されている。
【０００４】このＳＤＲＡＭにおいては、クロック信号
に同期してコマンドの形態（複数の制御信号の状態の組
合せ）で動作モード指示信号が与えられる。ＳＤＲＡＭ
において、このコマンドに従って同時に複数ビット（た
とえば８ビット；１ＩＯあたり）を同時に選択状態と
し、クロック信号に同期してこれらの同時に選択状態と
された複数ビットを順次出力する。データ書込時におい
ても、クロック信号に同期して与えられた書込データを
順次取込み、同時に選択状態とされたメモリセルへ所定
のシーケンスで書込む。
に同期してコマンドの形態（複数の制御信号の状態の組
合せ）で動作モード指示信号が与えられる。ＳＤＲＡＭ
において、このコマンドに従って同時に複数ビット（た
とえば８ビット；１ＩＯあたり）を同時に選択状態と
し、クロック信号に同期してこれらの同時に選択状態と
された複数ビットを順次出力する。データ書込時におい
ても、クロック信号に同期して与えられた書込データを
順次取込み、同時に選択状態とされたメモリセルへ所定
のシーケンスで書込む。
【０００５】このＳＤＲＡＭにおいては、クロック信号
の立上がりエッジに同期してコマンドを構成する外部の
制御信号、すなわち、ロウアドレスストローブ信号／Ｒ
ＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライト
イネーブル信号／ＷＥ、ならびにアドレス信号および書
込データを取込み、内部動作を実行する。クロック信号
に同期して外部からのデータを取込み、またクロック信
号に同期してデータを出力することにより、制御信号お
よびアドレス信号などのスキュー（タイミングのずれ）
を考慮したデータ入出力のタイミングのマージンを確保
する必要がなく、内部動作開始タイミングを速くするこ
とができ、サイクルタイムを短縮することができ、高速
アクセスが可能となる。
の立上がりエッジに同期してコマンドを構成する外部の
制御信号、すなわち、ロウアドレスストローブ信号／Ｒ
ＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライト
イネーブル信号／ＷＥ、ならびにアドレス信号および書
込データを取込み、内部動作を実行する。クロック信号
に同期して外部からのデータを取込み、またクロック信
号に同期してデータを出力することにより、制御信号お
よびアドレス信号などのスキュー（タイミングのずれ）
を考慮したデータ入出力のタイミングのマージンを確保
する必要がなく、内部動作開始タイミングを速くするこ
とができ、サイクルタイムを短縮することができ、高速
アクセスが可能となる。
【０００６】また、画像処理システムなどの処理システ
ムにおいて、連続したデータアドレスのデータビットが
順次アクセスされ、また処理システムにおしては、その
処理の局所性から連続したメモリ位置の複数ビットにア
クセスする頻度が高い場合がある。このため、クロック
信号に同期してデータの入出力を行なうことにより、連
続アクセスタイムをクロック信号のそれと同じとするこ
とができ、平均アクセス時間をＳＲＡＭのそれに匹敵さ
せることが可能となる。
ムにおいて、連続したデータアドレスのデータビットが
順次アクセスされ、また処理システムにおしては、その
処理の局所性から連続したメモリ位置の複数ビットにア
クセスする頻度が高い場合がある。このため、クロック
信号に同期してデータの入出力を行なうことにより、連
続アクセスタイムをクロック信号のそれと同じとするこ
とができ、平均アクセス時間をＳＲＡＭのそれに匹敵さ
せることが可能となる。
【０００７】ＳＤＲＡＭにおいては、さらに複数バンク
という概念が導入されている。すなわち、ＳＤＲＡＭに
おいては、内部に複数のバンクが設けられている。これ
らのバンクの活性化および非活性化（プリチャージ）な
どをほぼ互いに独立に行なうことができる。
という概念が導入されている。すなわち、ＳＤＲＡＭに
おいては、内部に複数のバンクが設けられている。これ
らのバンクの活性化および非活性化（プリチャージ）な
どをほぼ互いに独立に行なうことができる。
【０００８】標準のＤＲＡＭにおいては、新たな行を選
択する場合には、必ずプリチャージ動作を行なう必要が
ある。ＤＲＡＭはダイナミックに内部信号線が駆動され
ており、プリチャージ時各信号線を所定の電位レベルに
保持する必要がある。このプリチャージには、通常ＲＡ
Ｓプリチャージ時間ｔＲＰと呼ばれる時間が必要とされ
る（各内部信号線を所定の電位レベルに復帰させる必要
があるため）。また、標準ＤＲＡＭにおいては、ＲＡＳ
−ＣＡＳ遅延時間ｔＲＣＤと呼ばれ時間が必要とされ
る。すなわちロウアドレスストローブ信号／ＲＡＳが与
えられてメモリセルの行が確実に選択状態とされた後
に、コラムアドレスストローブ信号／ＣＡＳに従って列
選択動作を行なう必要があるためである。またこのコラ
ムアドレスストローブ信号／ＣＡＳは、列選択動作完了
時非活性状態に復帰させる必要がある。したがって、新
たにページ（メモリセル行）を選択する場合には、ＲＡ
Ｓプリチャージ時間ｔＲＰおよびＲＡＳ−ＣＡＳ遅延時
間ｔＲＣＤが必要とされ、このために、標準ＤＲＡＭの
サイクルタイムがアクセス時間のほぼ２倍となる。しか
しながら、ＳＤＲＡＭのように、複数のバンクが設けら
れている場合、１つのバンクを活性状態としてこの活性
状態とされたバンクにアクセスしている間に、別のバン
クをプリチャージ状態（非活性状態）に復帰させておけ
ば、この別のプリチャージ状態のバンクは、ＲＡＳプリ
チャージ時間ｔＲＰの待ち時間なしでアクセスすること
ができ、したがってこのバンクを交互または順次活性化
／プリチャージ（非活性化）することにより、ＲＡＳプ
リチャージ時間ｔＲＰを見掛け上なくすことができ、高
速アクセスが可能となる。また、一方のバンクのアクセ
ス時において他方バンクのプリチャージおよび活性化を
行なっておけば、これらのバンクに対し、交互にデータ
の書込／読出を行なうことができ、ＲＡＳプリチャージ
時間ｔＲＰおよびＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤによ
るロスタイムをなくすことが可能となり、高速でデータ
の書込／読出を行なうことができる。
択する場合には、必ずプリチャージ動作を行なう必要が
ある。ＤＲＡＭはダイナミックに内部信号線が駆動され
ており、プリチャージ時各信号線を所定の電位レベルに
保持する必要がある。このプリチャージには、通常ＲＡ
Ｓプリチャージ時間ｔＲＰと呼ばれる時間が必要とされ
る（各内部信号線を所定の電位レベルに復帰させる必要
があるため）。また、標準ＤＲＡＭにおいては、ＲＡＳ
−ＣＡＳ遅延時間ｔＲＣＤと呼ばれ時間が必要とされ
る。すなわちロウアドレスストローブ信号／ＲＡＳが与
えられてメモリセルの行が確実に選択状態とされた後
に、コラムアドレスストローブ信号／ＣＡＳに従って列
選択動作を行なう必要があるためである。またこのコラ
ムアドレスストローブ信号／ＣＡＳは、列選択動作完了
時非活性状態に復帰させる必要がある。したがって、新
たにページ（メモリセル行）を選択する場合には、ＲＡ
Ｓプリチャージ時間ｔＲＰおよびＲＡＳ−ＣＡＳ遅延時
間ｔＲＣＤが必要とされ、このために、標準ＤＲＡＭの
サイクルタイムがアクセス時間のほぼ２倍となる。しか
しながら、ＳＤＲＡＭのように、複数のバンクが設けら
れている場合、１つのバンクを活性状態としてこの活性
状態とされたバンクにアクセスしている間に、別のバン
クをプリチャージ状態（非活性状態）に復帰させておけ
ば、この別のプリチャージ状態のバンクは、ＲＡＳプリ
チャージ時間ｔＲＰの待ち時間なしでアクセスすること
ができ、したがってこのバンクを交互または順次活性化
／プリチャージ（非活性化）することにより、ＲＡＳプ
リチャージ時間ｔＲＰを見掛け上なくすことができ、高
速アクセスが可能となる。また、一方のバンクのアクセ
ス時において他方バンクのプリチャージおよび活性化を
行なっておけば、これらのバンクに対し、交互にデータ
の書込／読出を行なうことができ、ＲＡＳプリチャージ
時間ｔＲＰおよびＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤによ
るロスタイムをなくすことが可能となり、高速でデータ
の書込／読出を行なうことができる。
【０００９】
【発明が解決しようとする課題】上述の従来のＳＤＲＡ
Ｍにおいては、メモリアレイ（メモリマット）を単位と
してバンクが構成される。このメモリアレイ（メモリマ
ット）は、複数のメモリブロックを有しており、１つの
メモリアレイにおいては、各メモリブロックは対応のメ
モリアレイの活性化時、選択状態または非活性状態へ駆
動され、互いに独立に活性／非活性を行なうことができ
ない。したがって従来のＳＲＡＭの場合、バンクの数は
このメモリアレイ（メモリマット）の数に限定されてお
り、バンク数が少ない（通常４バンクが最大である）。
これは、ＳＤＲＡＭにおいては、そのアレイ構造とし
て、標準のＤＲＡＭのアレイ構造が利用されており、標
準ＤＲＡＭにおいて、ロウ／コラムデコーダは、各メモ
リアレイ（メモリマット）に対応して分割して配置され
ており、これらのロウ／コラムデコーダを各メモリアレ
イ（メモリマット）ごとに独立に駆動することが可能と
なるためである。
Ｍにおいては、メモリアレイ（メモリマット）を単位と
してバンクが構成される。このメモリアレイ（メモリマ
ット）は、複数のメモリブロックを有しており、１つの
メモリアレイにおいては、各メモリブロックは対応のメ
モリアレイの活性化時、選択状態または非活性状態へ駆
動され、互いに独立に活性／非活性を行なうことができ
ない。したがって従来のＳＲＡＭの場合、バンクの数は
このメモリアレイ（メモリマット）の数に限定されてお
り、バンク数が少ない（通常４バンクが最大である）。
これは、ＳＤＲＡＭにおいては、そのアレイ構造とし
て、標準のＤＲＡＭのアレイ構造が利用されており、標
準ＤＲＡＭにおいて、ロウ／コラムデコーダは、各メモ
リアレイ（メモリマット）に対応して分割して配置され
ており、これらのロウ／コラムデコーダを各メモリアレ
イ（メモリマット）ごとに独立に駆動することが可能と
なるためである。
【００１０】従来の複数のバンクを有するＳＤＲＡＭを
処理システムの主記憶として利用することを考える。Ｓ
ＤＲＡＭのすべてのバンクを同時に活性状態とし、各バ
ンクにおいてメモリセルの行（ページ）を選択状態に保
持する。すなわち、メモリセルの列それぞれに対応して
設けられるセンスアンプを疑似キャッシュとして利用す
る。ＭＰＵが要求するデータ／命令がキャッシュメモリ
に格納されていないとき（キャッシュミス時）、ＭＰＵ
がアクセス要求するデータ／命令がＳＤＲＡＭの選択ペ
ージに存在するか否かを判定する（ページヒット／ミス
判定）。ページヒット時には対応のページへアクセスし
てデータ／命令のブロック（キャッシュブロック）をキ
ャッシュメモリへ転送しかつアクセス要求されたデータ
／命令をＭＰＵへ転送する（リードアクセスのとき）。
したがって、ページヒット時においては、ページからデ
ータ／命令のブロックを選択して読出すことが要求され
るだけであり、ＣＡＳアクセス時間ｔａ（ＣＡＳ）（ま
たはＣＡＳレイテンシー）時間経過後に必要とされるデ
ータ／命令をキャッシュメモリおよびＭＰＵへ転送する
ことができる（リードアクセス時）。
処理システムの主記憶として利用することを考える。Ｓ
ＤＲＡＭのすべてのバンクを同時に活性状態とし、各バ
ンクにおいてメモリセルの行（ページ）を選択状態に保
持する。すなわち、メモリセルの列それぞれに対応して
設けられるセンスアンプを疑似キャッシュとして利用す
る。ＭＰＵが要求するデータ／命令がキャッシュメモリ
に格納されていないとき（キャッシュミス時）、ＭＰＵ
がアクセス要求するデータ／命令がＳＤＲＡＭの選択ペ
ージに存在するか否かを判定する（ページヒット／ミス
判定）。ページヒット時には対応のページへアクセスし
てデータ／命令のブロック（キャッシュブロック）をキ
ャッシュメモリへ転送しかつアクセス要求されたデータ
／命令をＭＰＵへ転送する（リードアクセスのとき）。
したがって、ページヒット時においては、ページからデ
ータ／命令のブロックを選択して読出すことが要求され
るだけであり、ＣＡＳアクセス時間ｔａ（ＣＡＳ）（ま
たはＣＡＳレイテンシー）時間経過後に必要とされるデ
ータ／命令をキャッシュメモリおよびＭＰＵへ転送する
ことができる（リードアクセス時）。
【００１１】一方、ページミスの場合、アクセス要求さ
れたデータ／命令を格納するバンクを一端プリチャージ
状態（非活性状態）へ駆動し、次いで必要とされるデー
タ／命令を格納するページを選択状態としてその後アク
セス要求されたデータ／命令を含むブロックをキャッシ
ュメモリへ転送する。したがって、ページミスが生じた
場合、ＳＤＲＡＭにおいては、バンクのプリチャージ、
バンクの活性化、および選択ページからの列の選択の動
作が必要とされ、ＲＡＳプリチャージ時間ｔＲＰ、ＲＡ
Ｓ−ＣＡＳ遅延時間ｔＲＣＤ、ＣＡＳアクセス時間ｔａ
（ＣＡＳ）（またはＣＡＳレイテンシー）の和の時間が
経過した後に必要とされるデータ／命令がＳＤＲＡＭか
らキャッシュメモリへ転送される。この期間、ＭＰＵは
ウェイト状態とされる。
れたデータ／命令を格納するバンクを一端プリチャージ
状態（非活性状態）へ駆動し、次いで必要とされるデー
タ／命令を格納するページを選択状態としてその後アク
セス要求されたデータ／命令を含むブロックをキャッシ
ュメモリへ転送する。したがって、ページミスが生じた
場合、ＳＤＲＡＭにおいては、バンクのプリチャージ、
バンクの活性化、および選択ページからの列の選択の動
作が必要とされ、ＲＡＳプリチャージ時間ｔＲＰ、ＲＡ
Ｓ−ＣＡＳ遅延時間ｔＲＣＤ、ＣＡＳアクセス時間ｔａ
（ＣＡＳ）（またはＣＡＳレイテンシー）の和の時間が
経過した後に必要とされるデータ／命令がＳＤＲＡＭか
らキャッシュメモリへ転送される。この期間、ＭＰＵは
ウェイト状態とされる。
【００１２】したがって、従来の複数バンクのＳＤＲＡ
Ｍの主記憶として用いた場合、バンクの数が小さいた
め、選択状態とされているページの数は小さく（バンク
の数と同じ）、ページヒット率が小さく、ページミス時
のペナルティ（ＭＰＵのウェイト時間）が大きくなると
いう問題が生じた。
Ｍの主記憶として用いた場合、バンクの数が小さいた
め、選択状態とされているページの数は小さく（バンク
の数と同じ）、ページヒット率が小さく、ページミス時
のペナルティ（ＭＰＵのウェイト時間）が大きくなると
いう問題が生じた。
【００１３】それゆえ、この発明の目的は、ページヒッ
ト率を高くすることのできる複数のバンクを有する新規
な構成の半導体記憶装置を提供することである。
ト率を高くすることのできる複数のバンクを有する新規
な構成の半導体記憶装置を提供することである。
【００１４】この発明の他の目的は、正確に必要とされ
るデータを入出力（書込／読出）を行なうことのできる
複数バンクを有する半導体記憶装置を提供することであ
る。
るデータを入出力（書込／読出）を行なうことのできる
複数バンクを有する半導体記憶装置を提供することであ
る。
【００１５】この発明のさらに他の目的は、標準ＤＲＡ
Ｍと同様のアレイ構造を用いて、複数バンクを有する半
導体記憶装置を提供することである。
Ｍと同様のアレイ構造を用いて、複数バンクを有する半
導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が行列状に配列される複数のメモリセル
を有する複数メモリブロックを有するメモリアレイと、
これら複数のメモリブロック各々に対応して設けられ、
各々が対応のメモリブロックの選択列とデータの授受を
行なうための複数のローカル入出力バスと、これら複数
のメモリブロックに共通に設けられるグローバル入出力
バスと、複数のメモリブロック各々に対応して設けら
れ、第１のバンクアドレスと動作モード指示信号とに応
答して、選択的に活性化され、活性化時対応のメモリブ
ロックの活性化を行なうバンク活性化手段と、複数のロ
ーカル入出力バスの各々とグローバル入出力バスとの間
に設けられ、活性化時対応のローカル入出力バスとグロ
ーバル入出力バスとを電気的に接続するための複数のバ
ンク選択スイッチと、列選択動作指示信号とこの列選択
動作指示信号と同時に与えられるバンクアドレス信号と
に応答して、この同時に与えられたバンクアドレス信号
が指定するメモリブロックに対応して設けられたローカ
ル入出力バスのバンク選択スイッチを活性化するための
バンク選択制御手段を備える。
憶装置は、各々が行列状に配列される複数のメモリセル
を有する複数メモリブロックを有するメモリアレイと、
これら複数のメモリブロック各々に対応して設けられ、
各々が対応のメモリブロックの選択列とデータの授受を
行なうための複数のローカル入出力バスと、これら複数
のメモリブロックに共通に設けられるグローバル入出力
バスと、複数のメモリブロック各々に対応して設けら
れ、第１のバンクアドレスと動作モード指示信号とに応
答して、選択的に活性化され、活性化時対応のメモリブ
ロックの活性化を行なうバンク活性化手段と、複数のロ
ーカル入出力バスの各々とグローバル入出力バスとの間
に設けられ、活性化時対応のローカル入出力バスとグロ
ーバル入出力バスとを電気的に接続するための複数のバ
ンク選択スイッチと、列選択動作指示信号とこの列選択
動作指示信号と同時に与えられるバンクアドレス信号と
に応答して、この同時に与えられたバンクアドレス信号
が指定するメモリブロックに対応して設けられたローカ
ル入出力バスのバンク選択スイッチを活性化するための
バンク選択制御手段を備える。
【００１７】請求項２に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有しかつ列方向
に整列して配置される複数のメモリブロックを有するメ
モリアレイと、このメモリアレイの隣接メモリブロック
の間に設けられ、活性化時対応のメモリブロックの列上
のメモリセルのデータの検知および増幅を行なうための
複数のセンスアンプ帯と、メモリブロック各々と複数の
センスアンプ帯各々との間に設けられ、活性化時対応の
メモリブロックの各列を対応のセンスアンプ帯へ接続す
る複数のブロック分離／接続手段と、バンクアドレス信
号に従ってアドレス指定されたメモリブロックとセンス
アンプ帯を共有するメモリブロックに対して設けられた
ブロック分離／接続手段を非活性化する分離／接続制御
手段と、複数のセンスアンプ帯各々に対応して設けら
れ、バンクアドレス信号とセンス活性化信号とに応答し
てこのアドレス指定されたメモリブロックに対して設け
られたセンスアンプ帯を活性化するためのセンス活性制
御手段を備える。このセンス活性制御手段は、最も最近
対応のセンスアンプ帯を使用したメモリブロックを特定
するバンクアドレスデータを記憶する記憶手段と、この
記憶手段に記憶されたバンクアドレスデータと与えられ
たバンクアドレスとの一致／不一致を判別する判別手段
とを含む。
行列状に配列される複数のメモリセルを有しかつ列方向
に整列して配置される複数のメモリブロックを有するメ
モリアレイと、このメモリアレイの隣接メモリブロック
の間に設けられ、活性化時対応のメモリブロックの列上
のメモリセルのデータの検知および増幅を行なうための
複数のセンスアンプ帯と、メモリブロック各々と複数の
センスアンプ帯各々との間に設けられ、活性化時対応の
メモリブロックの各列を対応のセンスアンプ帯へ接続す
る複数のブロック分離／接続手段と、バンクアドレス信
号に従ってアドレス指定されたメモリブロックとセンス
アンプ帯を共有するメモリブロックに対して設けられた
ブロック分離／接続手段を非活性化する分離／接続制御
手段と、複数のセンスアンプ帯各々に対応して設けら
れ、バンクアドレス信号とセンス活性化信号とに応答し
てこのアドレス指定されたメモリブロックに対して設け
られたセンスアンプ帯を活性化するためのセンス活性制
御手段を備える。このセンス活性制御手段は、最も最近
対応のセンスアンプ帯を使用したメモリブロックを特定
するバンクアドレスデータを記憶する記憶手段と、この
記憶手段に記憶されたバンクアドレスデータと与えられ
たバンクアドレスとの一致／不一致を判別する判別手段
とを含む。
【００１８】請求項３に係る半導体記憶装置は、さら
に、この判別手段が不一致を示すときアレイ駆動活性化
信号の活性化に応答して対応のセンスアンプ帯を非活性
化する非活性化手段と、メモリブロック各々に対応して
設けられ、バンクアドレス信号とロウアドレス信号とア
レイ活性化信号とに応答して、対応のメモリブロックの
行を選択状態へ駆動するとともにセンス活性化信号を活
性化して対応のセンス活性制御手段へ与えるためのアレ
イ駆動手段を備える。
に、この判別手段が不一致を示すときアレイ駆動活性化
信号の活性化に応答して対応のセンスアンプ帯を非活性
化する非活性化手段と、メモリブロック各々に対応して
設けられ、バンクアドレス信号とロウアドレス信号とア
レイ活性化信号とに応答して、対応のメモリブロックの
行を選択状態へ駆動するとともにセンス活性化信号を活
性化して対応のセンス活性制御手段へ与えるためのアレ
イ駆動手段を備える。
【００１９】アレイ駆動手段およびブロック分離／接続
手段は、非活性化手段の対応のセンスアンプ帯の非活性
化に応答して対応のメモリブロックを非活性状態へ駆動
しかつ対応のメモリブロックを対応のセンスアンプ帯か
ら分離する手段を備える。
手段は、非活性化手段の対応のセンスアンプ帯の非活性
化に応答して対応のメモリブロックを非活性状態へ駆動
しかつ対応のメモリブロックを対応のセンスアンプ帯か
ら分離する手段を備える。
【００２０】請求項３に係る半導体記憶装置は、請求項
２のアレイ駆動手段の各々が、非活性化手段の対応のセ
ンスアンプ帯の非活性化に応答して所定時間経過後アレ
イ駆動信号に従ってアドレス指定されたメモリブロック
を活性状態へ駆動する手段を含む。
２のアレイ駆動手段の各々が、非活性化手段の対応のセ
ンスアンプ帯の非活性化に応答して所定時間経過後アレ
イ駆動信号に従ってアドレス指定されたメモリブロック
を活性状態へ駆動する手段を含む。
【００２１】請求項４に係る半導体記憶装置は、請求項
２または３の非活性化手段による対応のセンスアンプ帯
の非活性化に応答して、所定時間装置外部からの動作モ
ード指示信号の入力を禁止する信号を装置外部へ出力す
る手段をさらに含む。
２または３の非活性化手段による対応のセンスアンプ帯
の非活性化に応答して、所定時間装置外部からの動作モ
ード指示信号の入力を禁止する信号を装置外部へ出力す
る手段をさらに含む。
【００２２】請求項５に係る半導体記憶装置は、請求項
２ないし４のいずれかの装置が、さらに、読出動作指示
信号とアドレス信号とに従ってアドレス指定されたメモ
リブロックからメモリセルを選択し、対応のセンスアン
プ帯により増幅されたデータを読出して装置外部へ出力
する読出／出力手段と、この読出動作指示信号と非活性
化手段による対応のセンスアンプ帯の非活性化に応答し
て読出／出力手段の有効データの出力を示すデータ有効
信号を装置外部へ出力する手段を備える。
２ないし４のいずれかの装置が、さらに、読出動作指示
信号とアドレス信号とに従ってアドレス指定されたメモ
リブロックからメモリセルを選択し、対応のセンスアン
プ帯により増幅されたデータを読出して装置外部へ出力
する読出／出力手段と、この読出動作指示信号と非活性
化手段による対応のセンスアンプ帯の非活性化に応答し
て読出／出力手段の有効データの出力を示すデータ有効
信号を装置外部へ出力する手段を備える。
【００２３】請求項６に係る半導体記憶装置は、行列状
に配列される複数のメモリセルを有するメモリアレイ
と、アレイ活性化指示信号に応答して活性化され、第１
のアドレス信号に従ってメモリアレイの行を選択するた
めの行選択手段と、読出動作指示信号に従って活性化さ
れ、この読出動作指示信号と同時に与えられる第２のア
ドレス信号に従ってメモリアレイの列を選択し、該選択
された列上のメモリセルのデータを装置外部へ読出す読
出手段と、この読出動作指示信号に応答してこの読出手
段から読出されるデータが有効であることを示すデータ
有効信号を装置外部へ出力するためのデータ有効信号出
力手段を備える。
に配列される複数のメモリセルを有するメモリアレイ
と、アレイ活性化指示信号に応答して活性化され、第１
のアドレス信号に従ってメモリアレイの行を選択するた
めの行選択手段と、読出動作指示信号に従って活性化さ
れ、この読出動作指示信号と同時に与えられる第２のア
ドレス信号に従ってメモリアレイの列を選択し、該選択
された列上のメモリセルのデータを装置外部へ読出す読
出手段と、この読出動作指示信号に応答してこの読出手
段から読出されるデータが有効であることを示すデータ
有効信号を装置外部へ出力するためのデータ有効信号出
力手段を備える。
【００２４】請求項７に係る半導体記憶装置は、請求項
５または６のデータ有効信号出力手段は、このデータ有
効信号を半導体記憶装置がスタンバイ状態のとき第１の
レベルに保持し、この読出手段からの有効データの出力
時このデータ有効信号を第１のレベルと異なる第２のレ
ベルへ駆動する手段を含む。
５または６のデータ有効信号出力手段は、このデータ有
効信号を半導体記憶装置がスタンバイ状態のとき第１の
レベルに保持し、この読出手段からの有効データの出力
時このデータ有効信号を第１のレベルと異なる第２のレ
ベルへ駆動する手段を含む。
【００２５】請求項８に係る半導体記憶装置は、請求項
５または６のデータ有効信号出力手段が、データ読出手
段からの有効データの出力よりも前のクロックサイクル
においてデータ有効信号を活性状態とする手段を含む。
５または６のデータ有効信号出力手段が、データ読出手
段からの有効データの出力よりも前のクロックサイクル
においてデータ有効信号を活性状態とする手段を含む。
【００２６】請求項９に係る半導体記憶装置は、請求項
５または６のデータ有効信号出力手段が、データ読出手
段からの有効データの出力期間の間データ有効信号を活
性状態に保持する手段を含む。
５または６のデータ有効信号出力手段が、データ読出手
段からの有効データの出力期間の間データ有効信号を活
性状態に保持する手段を含む。
【００２７】請求項１０に係る半導体記憶装置は、請求
項５または６のデータ有効信号出力手段が、有効データ
の出力の期間と独立に定められる一定のパルス幅を有す
るワンショットのパルスの形態でデータ有効信号を出力
する手段を備える。
項５または６のデータ有効信号出力手段が、有効データ
の出力の期間と独立に定められる一定のパルス幅を有す
るワンショットのパルスの形態でデータ有効信号を出力
する手段を備える。
【００２８】請求項１１に係る半導体記憶装置は、請求
項５または６の装置が、エラー訂正用のパリティビット
を格納する手段を含み、この読出手段は、非活性化時第
１のレベルにデータ出力ノードを駆動する手段を含み、
またデータ有効信号出力手段は、この読出手段が出力デ
ータを受けるのと同時にパリティビット受けて出力する
手段を含み、かつこのパリティビット出力ノードを、ス
タンバイ時にはパリティエラーの存在を示すレベルに保
持する手段を含む。
項５または６の装置が、エラー訂正用のパリティビット
を格納する手段を含み、この読出手段は、非活性化時第
１のレベルにデータ出力ノードを駆動する手段を含み、
またデータ有効信号出力手段は、この読出手段が出力デ
ータを受けるのと同時にパリティビット受けて出力する
手段を含み、かつこのパリティビット出力ノードを、ス
タンバイ時にはパリティエラーの存在を示すレベルに保
持する手段を含む。
【００２９】メモリアレイを複数のメモリブロックに分
割し、各メモリブロックを個々に独立に駆動する構成と
することにより、バンク数を多くすることができ、応じ
てページヒット率を高くすることができる。
割し、各メモリブロックを個々に独立に駆動する構成と
することにより、バンク数を多くすることができ、応じ
てページヒット率を高くすることができる。
【００３０】また、ローカル入出力バスとグローバル入
出力バスとを、列選択に関連する信号に従って接続する
ことにより、読出動作時においてのみローカル入出力バ
スとグローバル入出力バスとを接続することができ、複
数バンクが同時に活性状態とされ、センスアンプが活性
状態に保持されている場合においても、複数バンクのデ
ータが同時にグローバル入出力バスへ伝送されるのを防
止することができ、メモリブロックをバンクとして利用
しても、正確にデータの読出を行なうことができる。
出力バスとを、列選択に関連する信号に従って接続する
ことにより、読出動作時においてのみローカル入出力バ
スとグローバル入出力バスとを接続することができ、複
数バンクが同時に活性状態とされ、センスアンプが活性
状態に保持されている場合においても、複数バンクのデ
ータが同時にグローバル入出力バスへ伝送されるのを防
止することができ、メモリブロックをバンクとして利用
しても、正確にデータの読出を行なうことができる。
【００３１】また、隣接メモリブロックがセンスアンプ
帯を共有するシェアードセンスアンプ構成においても、
活性状態のバンクの隣接バンクをアクセスする場合、こ
の活性状態の隣接メモリブロックを非活性状態へ駆動す
ることにより、センスアンプ帯におけるデータの衝突を
防止することができ、正確なデータの検知および増幅を
行なうことができる。また内部で自動的に非活性状態と
するため、外部の装置は、このセンスアンプ帯における
データの衝突を防止するための機構を含む必要がなく、
外部の装置（メモリコントローラまたはプロセッサ）の
メモリアクセスに対する制御の負荷が軽減される。
帯を共有するシェアードセンスアンプ構成においても、
活性状態のバンクの隣接バンクをアクセスする場合、こ
の活性状態の隣接メモリブロックを非活性状態へ駆動す
ることにより、センスアンプ帯におけるデータの衝突を
防止することができ、正確なデータの検知および増幅を
行なうことができる。また内部で自動的に非活性状態と
するため、外部の装置は、このセンスアンプ帯における
データの衝突を防止するための機構を含む必要がなく、
外部の装置（メモリコントローラまたはプロセッサ）の
メモリアクセスに対する制御の負荷が軽減される。
【００３２】また、有効データ出力時に、この有効デー
タが出力されることを示す信号を外部へ出力することに
より、外部装置は、正確に有効データが出力されるタイ
ミングを知ることができる。
タが出力されることを示す信号を外部へ出力することに
より、外部装置は、正確に有効データが出力されるタイ
ミングを知ることができる。
【００３３】また、センスアンプ帯に競合が生じた場
合、外部へ、コマンド入力禁止信号を出力しているた
め、外部の装置は、これによりセンスアンプ帯競合を防
止するための処置が半導体記憶装置内部で行なわれてい
ることを知ることができ、この動作期間中に次のモード
指示信号を与えることを確実に防止することができ、装
置への誤ったアクセスを防止することができる。
合、外部へ、コマンド入力禁止信号を出力しているた
め、外部の装置は、これによりセンスアンプ帯競合を防
止するための処置が半導体記憶装置内部で行なわれてい
ることを知ることができ、この動作期間中に次のモード
指示信号を与えることを確実に防止することができ、装
置への誤ったアクセスを防止することができる。
【００３４】
【発明の実施の形態】図１は、この発明に従う半導体記
憶装置の全体の構成を概略的に示す図である。図１にお
いて、半導体記憶装置は、各々が行および列のマトリク
ス状に配列される複数のメモリセルを有するメモリブロ
ックＭＢ♯０〜ＭＢ♯Ｎと、これらのメモリブロックの
間に配置されるセンスアンプ帯ＳＡ♯１〜ＳＡ♯Ｎと、
メモリブロックＭＢ♯０の外部に設けられるセンスアン
プ帯ＳＡ♯０と、メモリブロックＭＢ♯Ｎの外側に隣接
して設けられるセンスアンプ帯ＳＡ♯Ｎ＋１を含む。セ
ンスアンプ帯の構成について後に詳細に説明するが、こ
れらのセンスアンプ帯ＳＡ♯１〜ＳＡ♯Ｎは、隣接メモ
リブロックにより共有される。選択メモリブロックが対
応のセンスアンプ帯に接続され、この選択メモリブロッ
クと対をなす非選択メモリブロックは対応のセンスアン
プ帯から切離される。
憶装置の全体の構成を概略的に示す図である。図１にお
いて、半導体記憶装置は、各々が行および列のマトリク
ス状に配列される複数のメモリセルを有するメモリブロ
ックＭＢ♯０〜ＭＢ♯Ｎと、これらのメモリブロックの
間に配置されるセンスアンプ帯ＳＡ♯１〜ＳＡ♯Ｎと、
メモリブロックＭＢ♯０の外部に設けられるセンスアン
プ帯ＳＡ♯０と、メモリブロックＭＢ♯Ｎの外側に隣接
して設けられるセンスアンプ帯ＳＡ♯Ｎ＋１を含む。セ
ンスアンプ帯の構成について後に詳細に説明するが、こ
れらのセンスアンプ帯ＳＡ♯１〜ＳＡ♯Ｎは、隣接メモ
リブロックにより共有される。選択メモリブロックが対
応のセンスアンプ帯に接続され、この選択メモリブロッ
クと対をなす非選択メモリブロックは対応のセンスアン
プ帯から切離される。
【００３５】メモリブロックＭＢ♯０〜ＭＢ♯Ｎそれぞ
れに対応して、各メモリブロックを活性／非活性状態と
するためのアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎが設けら
れ、センスアンプ帯ＳＡ♯０〜ＳＡ♯Ｎ＋１それぞれに
対応して、センスアンプ帯に含まれるセンスアンプの活
性／非活性を制御するセンス／接続制御回路ＳＩＤ♯０
〜ＳＩＤ♯Ｎ＋１が設けられる。アレイ駆動回路ＤＲ♯
０〜ＤＲ♯Ｎの各々は、活性化時、対応のメモリブロッ
クの行選択動作に関連する制御信号の発生および行選択
動作を行なうためのロウデコーダおよびワード線ドライ
バを含む。これらのアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎ
はそれぞれ互いに独立に活性／非活性が行なわれるた
め、明確には示さないが、各々ロウアドレスラッチ回路
などの信号ラッチ回路を備えている。
れに対応して、各メモリブロックを活性／非活性状態と
するためのアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎが設けら
れ、センスアンプ帯ＳＡ♯０〜ＳＡ♯Ｎ＋１それぞれに
対応して、センスアンプ帯に含まれるセンスアンプの活
性／非活性を制御するセンス／接続制御回路ＳＩＤ♯０
〜ＳＩＤ♯Ｎ＋１が設けられる。アレイ駆動回路ＤＲ♯
０〜ＤＲ♯Ｎの各々は、活性化時、対応のメモリブロッ
クの行選択動作に関連する制御信号の発生および行選択
動作を行なうためのロウデコーダおよびワード線ドライ
バを含む。これらのアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎ
はそれぞれ互いに独立に活性／非活性が行なわれるた
め、明確には示さないが、各々ロウアドレスラッチ回路
などの信号ラッチ回路を備えている。
【００３６】センス／接続制御回路ＳＩＤ♯０〜ＳＩＤ
♯Ｎ＋１の各々は、対応のアレイ駆動回路から与えられ
るセンス活性化信号に応答して対応のセンスアンプ帯に
含まれるセンスアンプの活性化を行ない、また後に説明
するように、メモリブロックとセンスアンプ帯との接続
／分離制御およびローカルＩＯバス（各メモリブロック
に設けられているデータ入出力バス）とグローバルＩＯ
バス（すべてのメモリブロックに共通に設けられるデー
タ入出力バス）との接続を制御する接続制御回路を含
む。
♯Ｎ＋１の各々は、対応のアレイ駆動回路から与えられ
るセンス活性化信号に応答して対応のセンスアンプ帯に
含まれるセンスアンプの活性化を行ない、また後に説明
するように、メモリブロックとセンスアンプ帯との接続
／分離制御およびローカルＩＯバス（各メモリブロック
に設けられているデータ入出力バス）とグローバルＩＯ
バス（すべてのメモリブロックに共通に設けられるデー
タ入出力バス）との接続を制御する接続制御回路を含
む。
【００３７】半導体記憶装置は、さらに、クロック信号
Ｐに同期して、装置外部から与えられるコマンドＣＭを
ラッチするコマンドラッチ２と、クロック信号Ｐに同期
して外部から与えられるバンクアドレス信号をラッチす
るバンクアドレスラッチ４と、クロック信号Ｐに同期し
て外部から与えられるアドレス信号をラッチするアドレ
スラッチ６と、コマンドラッチ２でラッチされたコマン
ドをデコードするコマンドデコーダ８と、コマンドデコ
ーダ８からの活性化信号に応答して起動され、バンクア
ドレスラッチ４によりラッチされたバンクアドレスＢＡ
をデコードし、アドレス指定されたメモリブロックを指
定するバンク指定信号を発生するバンクデコーダ１０を
含む。
Ｐに同期して、装置外部から与えられるコマンドＣＭを
ラッチするコマンドラッチ２と、クロック信号Ｐに同期
して外部から与えられるバンクアドレス信号をラッチす
るバンクアドレスラッチ４と、クロック信号Ｐに同期し
て外部から与えられるアドレス信号をラッチするアドレ
スラッチ６と、コマンドラッチ２でラッチされたコマン
ドをデコードするコマンドデコーダ８と、コマンドデコ
ーダ８からの活性化信号に応答して起動され、バンクア
ドレスラッチ４によりラッチされたバンクアドレスＢＡ
をデコードし、アドレス指定されたメモリブロックを指
定するバンク指定信号を発生するバンクデコーダ１０を
含む。
【００３８】コマンドＣＭは、たとえば通常のロウアド
レスストローブ信号／ＲＡＳ、コラムアドレスストロー
ブ信号／ＣＡＳおよびライトイネーブル／ＷＥのような
個々の制御信号であってもよく、また複数の制御信号の
状態の組合せで動作モードが指定されるものであっても
よい。コマンドデコーダ８は、このコマンドをデコード
することにより、指定された動作モードを識別し、該識
別した動作モードに従って必要とされる制御信号を発生
する。コマンドデコーダ８の出力信号は内部制御バス１
３を介してアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎへ伝達さ
れ、バンクデコーダ１０からのバンク指定信号は、バン
ク指定バス１４を介してアレイ駆動回路ＤＲ♯０〜ＤＲ
♯Ｎおよびセンス／接続制御回路ＳＩＤ♯０〜ＳＩＤ♯
Ｎ＋１へ与えられる。アドレスラッチ６によりラッチさ
れた内部アドレス信号は内部アドレスバス１５を介して
アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎへ伝達される。
レスストローブ信号／ＲＡＳ、コラムアドレスストロー
ブ信号／ＣＡＳおよびライトイネーブル／ＷＥのような
個々の制御信号であってもよく、また複数の制御信号の
状態の組合せで動作モードが指定されるものであっても
よい。コマンドデコーダ８は、このコマンドをデコード
することにより、指定された動作モードを識別し、該識
別した動作モードに従って必要とされる制御信号を発生
する。コマンドデコーダ８の出力信号は内部制御バス１
３を介してアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎへ伝達さ
れ、バンクデコーダ１０からのバンク指定信号は、バン
ク指定バス１４を介してアレイ駆動回路ＤＲ♯０〜ＤＲ
♯Ｎおよびセンス／接続制御回路ＳＩＤ♯０〜ＳＩＤ♯
Ｎ＋１へ与えられる。アドレスラッチ６によりラッチさ
れた内部アドレス信号は内部アドレスバス１５を介して
アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎへ伝達される。
【００３９】このコマンドデコーダ８は、アレイ駆動回
路ＤＲ♯０〜ＤＲ♯Ｎそれぞれに対応して設けられ、バ
ンクデコーダ１０の出力するバンク選択信号に従って各
コマンドデコーダが選択的に活性状態とされる構成が用
いられてもよい。
路ＤＲ♯０〜ＤＲ♯Ｎそれぞれに対応して設けられ、バ
ンクデコーダ１０の出力するバンク選択信号に従って各
コマンドデコーダが選択的に活性状態とされる構成が用
いられてもよい。
【００４０】この図１に示す構成においては、メモリア
レイ１に含まれるメモリブロックＭＢ♯０〜ＭＢ♯Ｎ
は、アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎに従って互いに
独立に活性／非活性状態へ駆動される。したがってメモ
リブロックＭＢ♯０〜ＭＢ♯Ｎはそれぞれバンクとして
利用することができる。すなわち１つのメモリブロック
ＭＢ♯ｉが活性状態にあるとき、別のメモリブロックＭ
Ｂ♯ｊを活性状態へ駆動することができ、また非活性状
態（プリチャージ状態）へ駆動することができる。した
がってメモリブロックＭＢ♯０〜ＭＢ♯Ｎそれぞれにお
いて、メモリセルの行（ワード線）を選択状態としてお
くことにより、従来のＳＤＲＡＭの構成に比べてより多
くのページを選択状態とすることができ、ページヒット
率を改善することができる。
レイ１に含まれるメモリブロックＭＢ♯０〜ＭＢ♯Ｎ
は、アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎに従って互いに
独立に活性／非活性状態へ駆動される。したがってメモ
リブロックＭＢ♯０〜ＭＢ♯Ｎはそれぞれバンクとして
利用することができる。すなわち１つのメモリブロック
ＭＢ♯ｉが活性状態にあるとき、別のメモリブロックＭ
Ｂ♯ｊを活性状態へ駆動することができ、また非活性状
態（プリチャージ状態）へ駆動することができる。した
がってメモリブロックＭＢ♯０〜ＭＢ♯Ｎそれぞれにお
いて、メモリセルの行（ワード線）を選択状態としてお
くことにより、従来のＳＤＲＡＭの構成に比べてより多
くのページを選択状態とすることができ、ページヒット
率を改善することができる。
【００４１】図２は、図１に示すアレイ駆動回路の構成
を概略的に示す図である。図２においては、メモリブロ
ックＭＢ♯ｉ（ｉ＝０〜Ｎ）に設けられたアレイ駆動回
路ＤＲ♯ｉの構成を示す。図２において、アレイ駆動回
路ＤＲ♯ｉは、コマンドデコーダから与えられるアレイ
活性化指示信号ＡＣＴ、アレイ非活性化指示信号ＰＲＧ
およびバンク指定信号Ｂａｉを受けて各種内部制御信号
を発生するロウ系制御回路２０と、ロウ系制御回路２０
からのアドレスラッチ指示信号ＲＡＬｉに応答して図１
に示すアドレスラッチ６から与えられる内部アドレス信
号ＡＤを取込みかつラッチして内部ロウアドレス信号を
生成するロウラッチ２２と、ロウ系制御回路２０からの
ロウデコーダイネーブル信号ＲＤＥｉに応答して活性化
され、ロウラッチ２２から与えられた内部ロウアドレス
信号をデコードしてメモリブロックの行を指定する信号
を生成するロウデコーダ２４と、ロウデコーダ２４の出
力信号とロウ系制御回路２０から与えられるワード線駆
動信号ＲＸＴｉに応答してアドレス指定された行に対応
するワード線ＷＬを選択状態へ駆動するワードドライバ
２６を含む。
を概略的に示す図である。図２においては、メモリブロ
ックＭＢ♯ｉ（ｉ＝０〜Ｎ）に設けられたアレイ駆動回
路ＤＲ♯ｉの構成を示す。図２において、アレイ駆動回
路ＤＲ♯ｉは、コマンドデコーダから与えられるアレイ
活性化指示信号ＡＣＴ、アレイ非活性化指示信号ＰＲＧ
およびバンク指定信号Ｂａｉを受けて各種内部制御信号
を発生するロウ系制御回路２０と、ロウ系制御回路２０
からのアドレスラッチ指示信号ＲＡＬｉに応答して図１
に示すアドレスラッチ６から与えられる内部アドレス信
号ＡＤを取込みかつラッチして内部ロウアドレス信号を
生成するロウラッチ２２と、ロウ系制御回路２０からの
ロウデコーダイネーブル信号ＲＤＥｉに応答して活性化
され、ロウラッチ２２から与えられた内部ロウアドレス
信号をデコードしてメモリブロックの行を指定する信号
を生成するロウデコーダ２４と、ロウデコーダ２４の出
力信号とロウ系制御回路２０から与えられるワード線駆
動信号ＲＸＴｉに応答してアドレス指定された行に対応
するワード線ＷＬを選択状態へ駆動するワードドライバ
２６を含む。
【００４２】メモリブロックＭＢ♯ｉは、メモリセルの
行それぞれに対応して配置され、各々に対応の行のメモ
リセルＭＣが接続されるワード線ＷＬと、メモリセルの
各列に対応して配置され、各々に対応の列のメモリセル
ＭＣが接続されるビット線対ＢＬ，／ＢＬを示す。図２
においては、１本のワード線ＷＬと１対のビット線Ｂ
Ｌ，／ＢＬを含む。このビット線ＢＬおよび／ＢＬに
は、ロウ系制御回路２２から与えられるビット線イコラ
イズ指示信号ＢＬＥＱに応答してビット線ＢＬおよび／
ＢＬを所定電位（中間電位）にプリチャージしかつイコ
ライズするビット線プリチャージ／イコライズ回路ＢＰ
Ｅが設けられる。次に、この図２に示すアレイ駆動回路
の動作を図３に示すタイミングチャート図を参照して説
明する。
行それぞれに対応して配置され、各々に対応の行のメモ
リセルＭＣが接続されるワード線ＷＬと、メモリセルの
各列に対応して配置され、各々に対応の列のメモリセル
ＭＣが接続されるビット線対ＢＬ，／ＢＬを示す。図２
においては、１本のワード線ＷＬと１対のビット線Ｂ
Ｌ，／ＢＬを含む。このビット線ＢＬおよび／ＢＬに
は、ロウ系制御回路２２から与えられるビット線イコラ
イズ指示信号ＢＬＥＱに応答してビット線ＢＬおよび／
ＢＬを所定電位（中間電位）にプリチャージしかつイコ
ライズするビット線プリチャージ／イコライズ回路ＢＰ
Ｅが設けられる。次に、この図２に示すアレイ駆動回路
の動作を図３に示すタイミングチャート図を参照して説
明する。
【００４３】時刻ｔ０において、クロック信号Ｐに同期
してアレイ活性化指示コマンド（以下、アクティブコマ
ンドと称す）ＡＣＴが与えられる。このコマンドの確定
状態は、クロック信号Ｐの立上がりエッジおよび立下り
エッジのいずれであってもよい。このアクティブコマン
ドＡＣＴと同時にバンクアドレスＢＡおよびアドレスＡ
Ｄが与えられる。このアクティブコマンドＡＣＴは、コ
マンドデコーダ８によりデコードされ、内部アレイ動作
活性化指示信号φＡＣＴが活性状態とされる。一方、バ
ンクデコーダがこのコマンドデコーダ８の制御のもとに
活性化され、与えられたバンクアドレスをデコードし、
バンク指定信号Ｂａｉを選択状態へ駆動する。ロウ系制
御回路２０は、この内部アレイ活性化指示信号φＡＣＴ
と選択状態の（活性状態の）のバンク指定信号Ｂａｉと
に従って、まずロウアドレスラッチ指示信号ＲＡＬｉを
活性状態とする。これにより、ロウラッチ２２は、一旦
スルー状態となってからラッチ状態となり、内部アドレ
ス信号を確定状態に保持する。次いでロウデコーダ２４
が、ロウ系制御回路２０からのロウデコードイネーブル
信号ＲＤＥｉに応答して活性状態とされて与えられた内
部ロウアドレス信号をデコードする。一方、ロウ系制御
回路２０は、この内部アレイ活性化指示信号φＡＣＴと
選択状態のバンク指定信号Ｂａｉとに従って、それまで
活性状態にあったビット線イコライズ指示信号ＢＬＥＱ
ｉを非活性状態とし、ビット線プリチャージ／イコライ
ズ回路ＢＰＥを非活性状態とする。これにより、ビット
線ＢＬおよび／ＢＬは、中間電位のプリチャージ電位で
フローティング状態とされる。
してアレイ活性化指示コマンド（以下、アクティブコマ
ンドと称す）ＡＣＴが与えられる。このコマンドの確定
状態は、クロック信号Ｐの立上がりエッジおよび立下り
エッジのいずれであってもよい。このアクティブコマン
ドＡＣＴと同時にバンクアドレスＢＡおよびアドレスＡ
Ｄが与えられる。このアクティブコマンドＡＣＴは、コ
マンドデコーダ８によりデコードされ、内部アレイ動作
活性化指示信号φＡＣＴが活性状態とされる。一方、バ
ンクデコーダがこのコマンドデコーダ８の制御のもとに
活性化され、与えられたバンクアドレスをデコードし、
バンク指定信号Ｂａｉを選択状態へ駆動する。ロウ系制
御回路２０は、この内部アレイ活性化指示信号φＡＣＴ
と選択状態の（活性状態の）のバンク指定信号Ｂａｉと
に従って、まずロウアドレスラッチ指示信号ＲＡＬｉを
活性状態とする。これにより、ロウラッチ２２は、一旦
スルー状態となってからラッチ状態となり、内部アドレ
ス信号を確定状態に保持する。次いでロウデコーダ２４
が、ロウ系制御回路２０からのロウデコードイネーブル
信号ＲＤＥｉに応答して活性状態とされて与えられた内
部ロウアドレス信号をデコードする。一方、ロウ系制御
回路２０は、この内部アレイ活性化指示信号φＡＣＴと
選択状態のバンク指定信号Ｂａｉとに従って、それまで
活性状態にあったビット線イコライズ指示信号ＢＬＥＱ
ｉを非活性状態とし、ビット線プリチャージ／イコライ
ズ回路ＢＰＥを非活性状態とする。これにより、ビット
線ＢＬおよび／ＢＬは、中間電位のプリチャージ電位で
フローティング状態とされる。
【００４４】次いで、所定のタイミングでロウ系制御回
路２０からのワード線駆動信号ＲＸＴｉが活性され、ワ
ードドライバ２６が、ロウデコーダ２４の出力するワー
ド線選択信号（行指定信号）とこのワード線駆動信号Ｒ
ＸＴｉに従って選択ワード線ＷＬを選択状態へ駆動す
る。これにより、メモリセルＭＣの記憶データがビット
線ＢＬ（または／ＢＬ）に伝達され、ビット線ＢＬおよ
び／ＢＬにこのメモリセルＭＣが有する記憶情報に応じ
た電位差が生じる。次いで、後に説明するセンスアンプ
が活性状態とされ、このビット線ＢＬおよび／ＢＬの微
小電位差を増幅する。
路２０からのワード線駆動信号ＲＸＴｉが活性され、ワ
ードドライバ２６が、ロウデコーダ２４の出力するワー
ド線選択信号（行指定信号）とこのワード線駆動信号Ｒ
ＸＴｉに従って選択ワード線ＷＬを選択状態へ駆動す
る。これにより、メモリセルＭＣの記憶データがビット
線ＢＬ（または／ＢＬ）に伝達され、ビット線ＢＬおよ
び／ＢＬにこのメモリセルＭＣが有する記憶情報に応じ
た電位差が生じる。次いで、後に説明するセンスアンプ
が活性状態とされ、このビット線ＢＬおよび／ＢＬの微
小電位差を増幅する。
【００４５】この状態において、次いで列選択動作が行
なわれ、データの書込／読出が行なわれる。
なわれ、データの書込／読出が行なわれる。
【００４６】時刻ｔ１において、アレイ非活性化指示コ
マンド（以下、プリチャージコマンドと称す）ＰＲＧが
バンクアドレスＢＡとともに与えられる。コマンドデコ
ーダ８が再びこのプリチャージコマンドをデコードし、
内部アレイ非活性化指示信号φＰＲＧを活性状態とす
る。バンクデコーダ１０が、またコマンドデコーダの制
御のもとに活性化され、バンクアドレス指定信号Ｂａｉ
が活性状態とされる。次に、ロウ系制御回路２０が、ワ
ード線駆動信号ＲＸＴｉを非活性状態とし（その前にセ
ンスアンプを非活性状態としている）、次いでロウデコ
ーダイネーブル信号ＲＤＥｉ、およびロウアドレスラッ
チ指示信号ＲＡＬｉを非活性状態とする。ロウラッチ２
２はラッチ状態を維持する。またロウ系制御回路２０
は、ビット線イコライズ指示信号ＢＬＥＱｉを活性状態
とし、ビット線ＢＬおよび／ＢＬは、ビット線プリチャ
ージ／イコライズ回路ＢＰＥにより、中間電位にプリチ
ャージされかつイコライズされる。
マンド（以下、プリチャージコマンドと称す）ＰＲＧが
バンクアドレスＢＡとともに与えられる。コマンドデコ
ーダ８が再びこのプリチャージコマンドをデコードし、
内部アレイ非活性化指示信号φＰＲＧを活性状態とす
る。バンクデコーダ１０が、またコマンドデコーダの制
御のもとに活性化され、バンクアドレス指定信号Ｂａｉ
が活性状態とされる。次に、ロウ系制御回路２０が、ワ
ード線駆動信号ＲＸＴｉを非活性状態とし（その前にセ
ンスアンプを非活性状態としている）、次いでロウデコ
ーダイネーブル信号ＲＤＥｉ、およびロウアドレスラッ
チ指示信号ＲＡＬｉを非活性状態とする。ロウラッチ２
２はラッチ状態を維持する。またロウ系制御回路２０
は、ビット線イコライズ指示信号ＢＬＥＱｉを活性状態
とし、ビット線ＢＬおよび／ＢＬは、ビット線プリチャ
ージ／イコライズ回路ＢＰＥにより、中間電位にプリチ
ャージされかつイコライズされる。
【００４７】アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎを、そ
れぞれバンク指定信号Ｂａｉに応じて選択的に活性化す
ることにより、メモリブロックそれぞれを互いに独立に
駆動することができる。
れぞれバンク指定信号Ｂａｉに応じて選択的に活性化す
ることにより、メモリブロックそれぞれを互いに独立に
駆動することができる。
【００４８】図４は、図１に示すセンスアンプ帯の構成
を概略的に示す図である。図４においては、メモリブロ
ックＭＢ♯ｎに関連するセンスアンプ帯ＳＡ♯ｎおよび
ＳＡ♯ｎ＋１を代表的に示す。メモリブロックＭＢ♯ｎ
は、複数のワード線ＷＬｎ０〜ＷＬｎＭと、複数のビッ
ト線ＢＬｎ１，／Ｂｌｎ１、ＢＬｎ２，／ＢＬｎ２、Ｂ
Ｌｎ３，／Ｂｌｎ３およびＢＬｎ４，／ＢＬｎ４…を含
む。このビット線対は、交互に両側のセンスアンプ帯Ｓ
Ａ♯ｎおよびＳＡ♯ｎ＋１含まれるセンスアンプ回路に
接続される。すなわち、ビット線対ＢＬｎ１，／ＢＬｎ
１は、ビット線分離ゲートＢＴＧｎ１を介してセンスア
ンプ帯ＳＡ♯ｎ＋１のセンスアンプＳＡｂ１に接続さ
れ、ビット線ＢＬｎ２，／ＢＬｎ２は、ビット線分離ゲ
ートＢＴＧｎ２を介してセンスアンプ帯ＳＡ♯ｎのセン
スアンプ回路ＳＡａ１に接続される。ビット線ＢＬｎ
３，／ＢＬｎ３は、ビット線分離ゲートＢＴＧｎ３を介
してセンスアンプ帯ＳＡ♯ｎ＋１のセンスアンプ回路Ｓ
Ａｂ２に接続される。ビット線ＢＬｎ４，／Ｂｌｎ４
は、ビット線分離ゲートＢＴＧｎ４を介してセンスアン
プ帯ＳＡ♯ｎのセンスアンプ回路ＳＡｉ２接続される。
偶数番号のビット線分離ゲートＢＴＧｎ２，ＢＤＴｎ
４，…は、ビット線分離制御信号ＢＬＩ２ｎによりその
導通が制御される。奇数番号のビット線分離ゲートＢＴ
Ｇｎ１，ＢＴＧｎ３，…は、ビット線分離制御信号ＢＬ
Ｉ２ｎ＋１により、その導通／非導通が制御される。
を概略的に示す図である。図４においては、メモリブロ
ックＭＢ♯ｎに関連するセンスアンプ帯ＳＡ♯ｎおよび
ＳＡ♯ｎ＋１を代表的に示す。メモリブロックＭＢ♯ｎ
は、複数のワード線ＷＬｎ０〜ＷＬｎＭと、複数のビッ
ト線ＢＬｎ１，／Ｂｌｎ１、ＢＬｎ２，／ＢＬｎ２、Ｂ
Ｌｎ３，／Ｂｌｎ３およびＢＬｎ４，／ＢＬｎ４…を含
む。このビット線対は、交互に両側のセンスアンプ帯Ｓ
Ａ♯ｎおよびＳＡ♯ｎ＋１含まれるセンスアンプ回路に
接続される。すなわち、ビット線対ＢＬｎ１，／ＢＬｎ
１は、ビット線分離ゲートＢＴＧｎ１を介してセンスア
ンプ帯ＳＡ♯ｎ＋１のセンスアンプＳＡｂ１に接続さ
れ、ビット線ＢＬｎ２，／ＢＬｎ２は、ビット線分離ゲ
ートＢＴＧｎ２を介してセンスアンプ帯ＳＡ♯ｎのセン
スアンプ回路ＳＡａ１に接続される。ビット線ＢＬｎ
３，／ＢＬｎ３は、ビット線分離ゲートＢＴＧｎ３を介
してセンスアンプ帯ＳＡ♯ｎ＋１のセンスアンプ回路Ｓ
Ａｂ２に接続される。ビット線ＢＬｎ４，／Ｂｌｎ４
は、ビット線分離ゲートＢＴＧｎ４を介してセンスアン
プ帯ＳＡ♯ｎのセンスアンプ回路ＳＡｉ２接続される。
偶数番号のビット線分離ゲートＢＴＧｎ２，ＢＤＴｎ
４，…は、ビット線分離制御信号ＢＬＩ２ｎによりその
導通が制御される。奇数番号のビット線分離ゲートＢＴ
Ｇｎ１，ＢＴＧｎ３，…は、ビット線分離制御信号ＢＬ
Ｉ２ｎ＋１により、その導通／非導通が制御される。
【００４９】メモリブロックＭＢ♯ｎ−１の奇数番号の
ビット線ＢＬａ１，／ＢＬａ１，／ＢＬａ３，／ＢＬａ
３は、ビット線分離ゲートＢＴＧａ１，ＢＴＧａ３を介
してセンスアンプ回路ＳＡａ１およびＳＡａ２にそれぞ
れ接続される。このビット線分離ゲートＢＴＧａ１，Ｂ
ＴＧａ３はビット線分離制御信号ＢＬＩ２ｎ−１により
その導通／非導通が制御される。メモリブロックＭＢ♯
ｎ＋１の偶数番号のビット線ＢＬｂ２，／ＢＬｂ２，Ｂ
Ｌｂ４，／ＢＬｂ４は、ビット線分離ゲートＢＴＧｂ
２，ＢＴＧｂ４を介してセンスアンプ回路ＳＡｂ１，Ｓ
Ａｂ２に接続される。ビット線分離ゲートＢＴＧｂ２，
ＢＴＧｂ４，…は、ビット線分離制御信号ＢＬＩ２ｎ＋
２によりその導通／非導通が制御される。
ビット線ＢＬａ１，／ＢＬａ１，／ＢＬａ３，／ＢＬａ
３は、ビット線分離ゲートＢＴＧａ１，ＢＴＧａ３を介
してセンスアンプ回路ＳＡａ１およびＳＡａ２にそれぞ
れ接続される。このビット線分離ゲートＢＴＧａ１，Ｂ
ＴＧａ３はビット線分離制御信号ＢＬＩ２ｎ−１により
その導通／非導通が制御される。メモリブロックＭＢ♯
ｎ＋１の偶数番号のビット線ＢＬｂ２，／ＢＬｂ２，Ｂ
Ｌｂ４，／ＢＬｂ４は、ビット線分離ゲートＢＴＧｂ
２，ＢＴＧｂ４を介してセンスアンプ回路ＳＡｂ１，Ｓ
Ａｂ２に接続される。ビット線分離ゲートＢＴＧｂ２，
ＢＴＧｂ４，…は、ビット線分離制御信号ＢＬＩ２ｎ＋
２によりその導通／非導通が制御される。
【００５０】このセンスアンプ帯を隣接する２つのメモ
リブロックで共有することにより、各メモリブロックに
対しセンスアンプを設ける構成に比べて、センスアンプ
帯の占有面積を低減することができる。また、メモリブ
ロックＭＢ♯ｎのビット線対を交互に両側のセンスアン
プ帯に接続することにより、センスアンプ帯のセンスア
ンプ回路のピッチが、ビット線対のピッチの２倍とさ
れ、センスアンプを容易に配置することができる。
リブロックで共有することにより、各メモリブロックに
対しセンスアンプを設ける構成に比べて、センスアンプ
帯の占有面積を低減することができる。また、メモリブ
ロックＭＢ♯ｎのビット線対を交互に両側のセンスアン
プ帯に接続することにより、センスアンプ帯のセンスア
ンプ回路のピッチが、ビット線対のピッチの２倍とさ
れ、センスアンプを容易に配置することができる。
【００５１】図５は、図４に示すセンスアンプ回路の具
体的構成を示す図である。図５においては、一方のセン
スアンプ帯に含まれるセンスアンプ回路の構成を示す。
図５にいおて、また、同じセンスアンプ帯に含まれるセ
ンスアンプ回路に接続されるビット線対をビット線ＢＬ
０，／ＢＬ０およびＢＬ１，／ＢＬ１で示す。図５にお
いて、センスアンプ回路は、ビット線イコライズ指示信
号ＢＬＥＱｎに応答して活性化され、対応のビット線対
（ＢＬ０，／ＢＬ０またはＢＬ１，／ＢＬ１）を所定の
中間電位ＶＢＬにプリチャージしかつイコライズするプ
リチャージ／イコライズ回路ＰＥと、センスアンプ活性
化信号ＳＯＮｎおよび／ＳＯＰｎに応答して活性化さ
れ、対応のビット線対（ＢＬ０，／ＢＬ０またはＢＬ
１，／ＢＬ１）の電位を差動的に増幅するセンスアンプ
ＳＡ（ＳＡ０またはＳＡ１）と、コラムデコーダから与
えられる列選択信号ＣＳＬ（ＣＳＬ０またはＣＳＬ１）
に応答して導通し、対応のビット線対（ＢＬ０，／ＢＬ
０またはＢＬ１，／ＢＬ１）をローカルＩＯ線ＬＩＯ
ｎ，／ＬＩＯｎへ接続する列選択ゲートＩＯＧ（ＩＯＧ
０またはＩＯＧ１）を含む。列選択信号ＣＳＬ（ＣＳＬ
０またはＣＳＬ１）を伝達する信号線は、すべてのメモ
リブロック上にわたって延在されるように配置される。
また、図５においては、コラムデコーダからの列選択信
号に従って１つのビット線対のみが選択されてローカル
ＩＯ線（ローカルＩＯバス）に接続される構成が示され
ている。しかしながら、複数ビット（複数対のビット
線）が同時に選択状態とされて複数の対のローカルＩＯ
線に接続される構成が用いられてもよい。
体的構成を示す図である。図５においては、一方のセン
スアンプ帯に含まれるセンスアンプ回路の構成を示す。
図５にいおて、また、同じセンスアンプ帯に含まれるセ
ンスアンプ回路に接続されるビット線対をビット線ＢＬ
０，／ＢＬ０およびＢＬ１，／ＢＬ１で示す。図５にお
いて、センスアンプ回路は、ビット線イコライズ指示信
号ＢＬＥＱｎに応答して活性化され、対応のビット線対
（ＢＬ０，／ＢＬ０またはＢＬ１，／ＢＬ１）を所定の
中間電位ＶＢＬにプリチャージしかつイコライズするプ
リチャージ／イコライズ回路ＰＥと、センスアンプ活性
化信号ＳＯＮｎおよび／ＳＯＰｎに応答して活性化さ
れ、対応のビット線対（ＢＬ０，／ＢＬ０またはＢＬ
１，／ＢＬ１）の電位を差動的に増幅するセンスアンプ
ＳＡ（ＳＡ０またはＳＡ１）と、コラムデコーダから与
えられる列選択信号ＣＳＬ（ＣＳＬ０またはＣＳＬ１）
に応答して導通し、対応のビット線対（ＢＬ０，／ＢＬ
０またはＢＬ１，／ＢＬ１）をローカルＩＯ線ＬＩＯ
ｎ，／ＬＩＯｎへ接続する列選択ゲートＩＯＧ（ＩＯＧ
０またはＩＯＧ１）を含む。列選択信号ＣＳＬ（ＣＳＬ
０またはＣＳＬ１）を伝達する信号線は、すべてのメモ
リブロック上にわたって延在されるように配置される。
また、図５においては、コラムデコーダからの列選択信
号に従って１つのビット線対のみが選択されてローカル
ＩＯ線（ローカルＩＯバス）に接続される構成が示され
ている。しかしながら、複数ビット（複数対のビット
線）が同時に選択状態とされて複数の対のローカルＩＯ
線に接続される構成が用いられてもよい。
【００５２】ビット線プリチャージ／イコライズ回路Ｐ
Ｅは、ビット線イコライズ指示信号ＢＬＥＱｎに応答し
て導通し、所定の中間電位のプリチャージ電位ＶＢＬを
対応のビット線へ伝達するｎチャネルＭＯＳトランジス
タＴｒ１，Ｔｒ２と、ビット線イコライズ指示信号ＢＬ
ＥＱｎに応答して導通し、対応のビット線を電気的に短
絡するｎチャネルＭＯＳトランジスタＴｒ３を含む。
Ｅは、ビット線イコライズ指示信号ＢＬＥＱｎに応答し
て導通し、所定の中間電位のプリチャージ電位ＶＢＬを
対応のビット線へ伝達するｎチャネルＭＯＳトランジス
タＴｒ１，Ｔｒ２と、ビット線イコライズ指示信号ＢＬ
ＥＱｎに応答して導通し、対応のビット線を電気的に短
絡するｎチャネルＭＯＳトランジスタＴｒ３を含む。
【００５３】センスアンプＳＡ（ＳＡ０またはＳＡ１）
は、交差結合されて、対応のビット線対の高電位のビッ
ト線電位を電源電位レベルへ駆動するｐチャネルＭＯＳ
トランジスタＰＴ２およびＰＴ３と、交差結合されて、
対応のビット線対の低電位のビット線を接地電位レベル
へ駆動するｎチャネルＭＯＳトランジスタＮＴ２および
ＮＴ３と、センスアンプ活性化信号／ＳＯＰｎに応答し
て導通し、交差結合されたｐチャネルＭＯＳトランジス
タで構成されるセンスアンプ部分（Ｐセンスアンプ）を
活性化するためのｐチャネルＭＯＳトランジスタＰＴ１
と、センスアンプ活性化信号ＳＯＮｎに応答して導通
し、交差結合されたｎチャネルＭＯＳトランジスタＮＴ
２およびＮＴ３で構成されるセンスアンプ（Ｎセンスア
ンプ）部分を活性化するためのｎチャネルＭＯＳトラン
ジスタＮＴ１を含む。
は、交差結合されて、対応のビット線対の高電位のビッ
ト線電位を電源電位レベルへ駆動するｐチャネルＭＯＳ
トランジスタＰＴ２およびＰＴ３と、交差結合されて、
対応のビット線対の低電位のビット線を接地電位レベル
へ駆動するｎチャネルＭＯＳトランジスタＮＴ２および
ＮＴ３と、センスアンプ活性化信号／ＳＯＰｎに応答し
て導通し、交差結合されたｐチャネルＭＯＳトランジス
タで構成されるセンスアンプ部分（Ｐセンスアンプ）を
活性化するためのｐチャネルＭＯＳトランジスタＰＴ１
と、センスアンプ活性化信号ＳＯＮｎに応答して導通
し、交差結合されたｎチャネルＭＯＳトランジスタＮＴ
２およびＮＴ３で構成されるセンスアンプ（Ｎセンスア
ンプ）部分を活性化するためのｎチャネルＭＯＳトラン
ジスタＮＴ１を含む。
【００５４】列選択ゲートＩＯＧ（ＩＯＧ０またはＩＯ
Ｇ１）は、列選択信号ＣＳＬ（ＣＳＬ０またはＣＳＬ
１）に応答して導通し、対応のビット線ＢＬ，／ＢＬを
ローカルＩＯ線ＬＩＯｎおよび／ＬＩＯｎにそれぞれ接
続するｎチャネルＭＯＳトランジスタＴｒａおよびＴｒ
ｂを含む。
Ｇ１）は、列選択信号ＣＳＬ（ＣＳＬ０またはＣＳＬ
１）に応答して導通し、対応のビット線ＢＬ，／ＢＬを
ローカルＩＯ線ＬＩＯｎおよび／ＬＩＯｎにそれぞれ接
続するｎチャネルＭＯＳトランジスタＴｒａおよびＴｒ
ｂを含む。
【００５５】このローカルＩＯ線ＬＩＯｎおよび／ＬＩ
Ｏｎは、対応のメモリブロックに対してのみ設けられて
おり、ワード線延在方向に沿って配置される。このロー
カルＩＯ線ＬＩＯｎおよび／ＬＩＯｎは、バンク選択信
号φＢＡに応答して導通するバンク選択スイッチＢＳＷ
を介してグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続され
る。このグローバルＩＯ線ＧＩＯ，／ＧＩＯ（グローバ
ルＩＯバスＧＩＯＢ）は、すべてのメモリブロックＭＢ
♯０〜ＭＢ♯Ｎに対して共通に設けられる。したがっ
て、選択状態とされたメモリブロックに対して設けられ
たローカルＩＯ線のみがグローバルＩＯバスＧＩＯＢに
接続される。
Ｏｎは、対応のメモリブロックに対してのみ設けられて
おり、ワード線延在方向に沿って配置される。このロー
カルＩＯ線ＬＩＯｎおよび／ＬＩＯｎは、バンク選択信
号φＢＡに応答して導通するバンク選択スイッチＢＳＷ
を介してグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続され
る。このグローバルＩＯ線ＧＩＯ，／ＧＩＯ（グローバ
ルＩＯバスＧＩＯＢ）は、すべてのメモリブロックＭＢ
♯０〜ＭＢ♯Ｎに対して共通に設けられる。したがっ
て、選択状態とされたメモリブロックに対して設けられ
たローカルＩＯ線のみがグローバルＩＯバスＧＩＯＢに
接続される。
【００５６】図６は、バンク選択信号φＢＡ（φＢＡ
ｎ）を発生する部分の構成を示す図である。このバンク
選択信号発生部は、図１に示すセンス／分離制御回路Ｓ
ＩＤ（ＳＩＤ♯０〜ＳＩＤ♯Ｎ）に含まれる。図６にお
いて、バンク選択信号発生部３０は、バンク指定信号Ｂ
ａｎおよび隣接バンク指定信号Ｂａｍを受けるＯＲゲー
ト３２と、タイミング信号φＣＤとＯＲゲート３２の出
力信号を受けるＡＮＤゲート３４を含む。ＡＮＤゲート
３４からバンク選択信号φＢＡｎが出力される。バンク
指定信号Ｂａｍは、このメモリブロックＭＢ♯ｎに隣接
するメモリブロックを指定し、メモリブロックＭＢ♯ｎ
−１または，ＭＢ♯ｎ−１を指定する。
ｎ）を発生する部分の構成を示す図である。このバンク
選択信号発生部は、図１に示すセンス／分離制御回路Ｓ
ＩＤ（ＳＩＤ♯０〜ＳＩＤ♯Ｎ）に含まれる。図６にお
いて、バンク選択信号発生部３０は、バンク指定信号Ｂ
ａｎおよび隣接バンク指定信号Ｂａｍを受けるＯＲゲー
ト３２と、タイミング信号φＣＤとＯＲゲート３２の出
力信号を受けるＡＮＤゲート３４を含む。ＡＮＤゲート
３４からバンク選択信号φＢＡｎが出力される。バンク
指定信号Ｂａｍは、このメモリブロックＭＢ♯ｎに隣接
するメモリブロックを指定し、メモリブロックＭＢ♯ｎ
−１または，ＭＢ♯ｎ−１を指定する。
【００５７】センスアンプ帯を共有するメモリブロック
を指定するバンク指定信号の組がＯＲゲート３２へ与え
られる。タイミング信号φＣＤは、データ書込動作また
はデータ読出動作が指定されて列選択動作が行なわれる
とき、この列選択動作開始指示信号に従って所定のタイ
ミングでＨレベルの活性状態とされる。
を指定するバンク指定信号の組がＯＲゲート３２へ与え
られる。タイミング信号φＣＤは、データ書込動作また
はデータ読出動作が指定されて列選択動作が行なわれる
とき、この列選択動作開始指示信号に従って所定のタイ
ミングでＨレベルの活性状態とされる。
【００５８】図７は、図６に示すタイミング信号φＣＤ
発生部の構成の一例を示す図である。図７において、コ
マンドデコーダ８ａは、データ読出動作を指定するリー
ドコマンドＲＥＡＤまたはデータ書込動作を指定するラ
イトコマンドＷＲＩＴＥに従って所定期間タイミング信
号φＣＤをＨレベルとする。このタイミング信号φＣＤ
は、メモリブロックＭＢ♯０〜ＭＢ♯Ｎに共通に与えら
れる。このリードコマンドおよびライトコマンドは、ロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳの組合せで与えられてもよ
い。
発生部の構成の一例を示す図である。図７において、コ
マンドデコーダ８ａは、データ読出動作を指定するリー
ドコマンドＲＥＡＤまたはデータ書込動作を指定するラ
イトコマンドＷＲＩＴＥに従って所定期間タイミング信
号φＣＤをＨレベルとする。このタイミング信号φＣＤ
は、メモリブロックＭＢ♯０〜ＭＢ♯Ｎに共通に与えら
れる。このリードコマンドおよびライトコマンドは、ロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳの組合せで与えられてもよ
い。
【００５９】図８は、図５に示すビット線分離指示信号
ＢＬＩ２ｎおよびＢＬＩ２ｎ−１を発生する部分の構成
を示す図である。このビット線分離制御信号発生部は、
図１に示すセンス／分離制御回路ＳＩＤ（ＳＩＤ♯０〜
ＳＩＤ♯Ｎ）に含まれる。図８においては、メモリブロ
ックＭＢ♯ｎに対して設けられる分離信号発生部の構成
を示す。このセンス／分離制御回路はＳＩＤ♯ｎは、ビ
ット線分離指示信号ＢＬＩ２ｎ−１を発生する分離タイ
ミング発生回路３８ａと、ビット線分離指示信号ＢＬＩ
２ｎを発生する分離タイミング発生回路３８ｂを含む。
ＢＬＩ２ｎおよびＢＬＩ２ｎ−１を発生する部分の構成
を示す図である。このビット線分離制御信号発生部は、
図１に示すセンス／分離制御回路ＳＩＤ（ＳＩＤ♯０〜
ＳＩＤ♯Ｎ）に含まれる。図８においては、メモリブロ
ックＭＢ♯ｎに対して設けられる分離信号発生部の構成
を示す。このセンス／分離制御回路はＳＩＤ♯ｎは、ビ
ット線分離指示信号ＢＬＩ２ｎ−１を発生する分離タイ
ミング発生回路３８ａと、ビット線分離指示信号ＢＬＩ
２ｎを発生する分離タイミング発生回路３８ｂを含む。
【００６０】分離タイミング発生回路３８ａは、バンク
指定信号Ｂａｎとアレイ活性化指示信号φＡＣＴを受け
るＡＮＤ回路４０と、バンク指定信号Ｂａｎとアレイ非
活性化指示信号（プリチャージ指示信号）φＰＲＧを受
けるＡＮＤ回路４２と、ＡＮＤ回路４０の出力信号をセ
ット入力Ｓに受け、ＡＮＤ回路４２の出力信号をリセッ
ト入力Ｒに受けるセット／リセットフリップフロップ４
４を含む。セット／リセットフリップフロップ４４の補
の出力／Ｑからビット線分離指示信号ＢＬＩ２ｎ−１が
出力される。分離タイミング発生回路３８ｂは、バンク
指定信号Ｂａｎ−１、アレイ活性化指示信号φＡＣＴお
よびアレイ非活性化指示信号φＰＲＧを受け、ビット線
分離指示信号ＢＬＩ２ｎを出力する。分離タイミング発
生回路３８ａおよび３８ｂは同じ構成を備える。
指定信号Ｂａｎとアレイ活性化指示信号φＡＣＴを受け
るＡＮＤ回路４０と、バンク指定信号Ｂａｎとアレイ非
活性化指示信号（プリチャージ指示信号）φＰＲＧを受
けるＡＮＤ回路４２と、ＡＮＤ回路４０の出力信号をセ
ット入力Ｓに受け、ＡＮＤ回路４２の出力信号をリセッ
ト入力Ｒに受けるセット／リセットフリップフロップ４
４を含む。セット／リセットフリップフロップ４４の補
の出力／Ｑからビット線分離指示信号ＢＬＩ２ｎ−１が
出力される。分離タイミング発生回路３８ｂは、バンク
指定信号Ｂａｎ−１、アレイ活性化指示信号φＡＣＴお
よびアレイ非活性化指示信号φＰＲＧを受け、ビット線
分離指示信号ＢＬＩ２ｎを出力する。分離タイミング発
生回路３８ａおよび３８ｂは同じ構成を備える。
【００６１】この図８に示す構成において、メモリブロ
ックＭＢ♯ｎが選択状態とされると、ビット線分離指示
信号ＢＬＩ２ｎ−１がＬレベルとされる。一方、ビット
線分離指示信号ＢＬＩ２ｎはＨレベルに維持される。選
択メモリブロックＭＢ♯ｎは、センスアンプ帯ＳＡ♯ｎ
に接続される。
ックＭＢ♯ｎが選択状態とされると、ビット線分離指示
信号ＢＬＩ２ｎ−１がＬレベルとされる。一方、ビット
線分離指示信号ＢＬＩ２ｎはＨレベルに維持される。選
択メモリブロックＭＢ♯ｎは、センスアンプ帯ＳＡ♯ｎ
に接続される。
【００６２】スタンバイ状態においては、この分離タイ
ミング発生回路３８ｂから出力される分離指示信号ＢＬ
Ｉ２ｎ−１およびＢＬＩ２ｎはともにＨレベルであり、
センスアンプ帯ＳＡ♯ｎを共有するメモリブロックＭＢ
♯ｎ−１およびＭＢ♯ｎはともにセンスアンプ帯ＳＡ♯
ｎに接続される。センスアンプ帯に含まれるビット線プ
リチャージ／イコライズ回路により、メモリブロックの
各列が中間電位ＶＢＬにプリチャージされる。
ミング発生回路３８ｂから出力される分離指示信号ＢＬ
Ｉ２ｎ−１およびＢＬＩ２ｎはともにＨレベルであり、
センスアンプ帯ＳＡ♯ｎを共有するメモリブロックＭＢ
♯ｎ−１およびＭＢ♯ｎはともにセンスアンプ帯ＳＡ♯
ｎに接続される。センスアンプ帯に含まれるビット線プ
リチャージ／イコライズ回路により、メモリブロックの
各列が中間電位ＶＢＬにプリチャージされる。
【００６３】［実施の形態１］図９は、この発明の実施
の形態１に従う半導体記憶装置の動作を示す図である。
図９において、アクティブコマンドは、クロック信号Ｐ
が立上がるときにロウアドレスストローブ信号／ＲＡＳ
がＬレベルであり、コラムアドレスストローブ信号／Ｃ
ＡＳがＨレベルのときに与えられる。リード／ライトコ
マンドは、クロック信号Ｐの立上がりエッジにおいて、
ロウアドレスストローブ信号／ＲＡＳがＨレベルにあ
り、かつコラムアドレスストローブ信号／ＣＡＳがＬレ
ベルのときに与えられる。次に動作について説明する。
の形態１に従う半導体記憶装置の動作を示す図である。
図９において、アクティブコマンドは、クロック信号Ｐ
が立上がるときにロウアドレスストローブ信号／ＲＡＳ
がＬレベルであり、コラムアドレスストローブ信号／Ｃ
ＡＳがＨレベルのときに与えられる。リード／ライトコ
マンドは、クロック信号Ｐの立上がりエッジにおいて、
ロウアドレスストローブ信号／ＲＡＳがＨレベルにあ
り、かつコラムアドレスストローブ信号／ＣＡＳがＬレ
ベルのときに与えられる。次に動作について説明する。
【００６４】なお、図９に示す動作タイミング図におい
ては、特定のメモリバンクは示していない。選択された
メモリバンクにおいて図９に示すように制御信号が変化
する。
ては、特定のメモリバンクは示していない。選択された
メモリバンクにおいて図９に示すように制御信号が変化
する。
【００６５】時刻Ｔ１においてアクティブコマンドが与
えられる。これに応じて、時刻Ｔ２において、ビット線
イコライズ指示信号ＢＬＥＱがＬレベルの非活性状態と
される。これにより、選択メモリブロックに対応して設
けられたセンスアンプ帯に含まれるビット線プリチャー
ジ／イコライズ回路が非活性状態とされる。この各セン
スアンプ帯に与えられるビット線イコライズ指示信号
は、センスアンプ帯を共有する２つのメモリブロックの
一方が選択状態とされたときにそのイコライズ／プリチ
ャージ動作が完了するように構成されればよく、センス
アンプ帯を共有するメモリブロックに対するバンク指定
信号の論理和をとることにより容易に生成することがで
きる。
えられる。これに応じて、時刻Ｔ２において、ビット線
イコライズ指示信号ＢＬＥＱがＬレベルの非活性状態と
される。これにより、選択メモリブロックに対応して設
けられたセンスアンプ帯に含まれるビット線プリチャー
ジ／イコライズ回路が非活性状態とされる。この各セン
スアンプ帯に与えられるビット線イコライズ指示信号
は、センスアンプ帯を共有する２つのメモリブロックの
一方が選択状態とされたときにそのイコライズ／プリチ
ャージ動作が完了するように構成されればよく、センス
アンプ帯を共有するメモリブロックに対するバンク指定
信号の論理和をとることにより容易に生成することがで
きる。
【００６６】次に、時刻Ｔ３において、選択メモリブロ
ックにおいて行選択動作が行なわれ、選択ワード線ＷＬ
の電位が立上がる。
ックにおいて行選択動作が行なわれ、選択ワード線ＷＬ
の電位が立上がる。
【００６７】時刻Ｔ４において、センスアンプ活性化信
号ＳＯＮが活性状態とされ、選択メモリブロックに対応
して設けられたセンスアンプ帯に含まれるｎチャネルＭ
ＯＳトランジスタで構成されるセンスアンプ（Ｎセンス
アンプ）が動作し、次いで時刻Ｔ５においてセンスアン
プ活性化信号／ＳＯＰが活性状態のＬレベルとされる。
これにより、時刻Ｔ３における選択ワード線ＷＬの電位
の立上がりにより各ビット線ＢＬ，／ＢＬに生じた微小
電位が検知され増幅されかつラッチされる。ここで、図
９において、選択メモリセルがＬレベルのデータを保持
している場合のビット線ＢＬ，／ＢＬの電位変化が一例
として示される。これらの一連の動作により、行選択系
の動作が完了する。
号ＳＯＮが活性状態とされ、選択メモリブロックに対応
して設けられたセンスアンプ帯に含まれるｎチャネルＭ
ＯＳトランジスタで構成されるセンスアンプ（Ｎセンス
アンプ）が動作し、次いで時刻Ｔ５においてセンスアン
プ活性化信号／ＳＯＰが活性状態のＬレベルとされる。
これにより、時刻Ｔ３における選択ワード線ＷＬの電位
の立上がりにより各ビット線ＢＬ，／ＢＬに生じた微小
電位が検知され増幅されかつラッチされる。ここで、図
９において、選択メモリセルがＬレベルのデータを保持
している場合のビット線ＢＬ，／ＢＬの電位変化が一例
として示される。これらの一連の動作により、行選択系
の動作が完了する。
【００６８】時刻Ｔ６において、リード／ライトコマン
ドが与えられる。このリード／ライトイコマンドに従っ
て列選択動作が始まり、タイミング信号φＣＤが図７に
示すコマンドデコーダ８ａから出力され、応じて選択メ
モリブロックに対するバンク指定信号φＢＡが所定期間
Ｈレベルとされる（図６参照）。これにより、選択メモ
リブロックに対し設けられたローカルＩＯ線ＬＩＯ，／
ＬＩＯがグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続され
る。この状態においては、グローバルＩＯ線対およびロ
ーカルＩＯ線対はともにプリチャージ状態を維持してい
る。
ドが与えられる。このリード／ライトイコマンドに従っ
て列選択動作が始まり、タイミング信号φＣＤが図７に
示すコマンドデコーダ８ａから出力され、応じて選択メ
モリブロックに対するバンク指定信号φＢＡが所定期間
Ｈレベルとされる（図６参照）。これにより、選択メモ
リブロックに対し設けられたローカルＩＯ線ＬＩＯ，／
ＬＩＯがグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続され
る。この状態においては、グローバルＩＯ線対およびロ
ーカルＩＯ線対はともにプリチャージ状態を維持してい
る。
【００６９】時刻Ｔ７において、コラムデコーダ、がこ
のリード／ライトコマンドに従って起動され、与えられ
たアドレス信号をデコードし、列選択信号線ＣＳＬをＨ
レベルに立上げる。これにより、選択メモリブロックに
おけるメモリセルデータ（センスアンプによりラッチさ
れている）がローカルＩＯ線ＬＩＯ，／ＬＩＯを介して
グローバルＩＯ線ＧＩＯおよび／ＧＩＯ上に伝達され
る。このグローバルＩＯ線ＧＩＯ，／ＧＩＯに読出され
たメモリセルデータは図示しないプリアンプおよび出力
バッファを介して出力される。またライトコマンドが与
えられた場合には、図示しないライトドライバにより、
このグローバルＩＯ線ＧＩＯ，／ＧＩＯ、ローカルＩＯ
線ＬＩＯ，／ＬＩＯおよびセンスアンプ帯を介して選択
メモリセルにデータが書込まれる。
のリード／ライトコマンドに従って起動され、与えられ
たアドレス信号をデコードし、列選択信号線ＣＳＬをＨ
レベルに立上げる。これにより、選択メモリブロックに
おけるメモリセルデータ（センスアンプによりラッチさ
れている）がローカルＩＯ線ＬＩＯ，／ＬＩＯを介して
グローバルＩＯ線ＧＩＯおよび／ＧＩＯ上に伝達され
る。このグローバルＩＯ線ＧＩＯ，／ＧＩＯに読出され
たメモリセルデータは図示しないプリアンプおよび出力
バッファを介して出力される。またライトコマンドが与
えられた場合には、図示しないライトドライバにより、
このグローバルＩＯ線ＧＩＯ，／ＧＩＯ、ローカルＩＯ
線ＬＩＯ，／ＬＩＯおよびセンスアンプ帯を介して選択
メモリセルにデータが書込まれる。
【００７０】ローカルＩＯ線とグローバルＩＯ線との接
続を制御する信号を列選択に関連する信号を用いること
により、複数のバンクが同時に選択状態とされている場
合においても、グローバルＩＯバス上でのデータの衝突
は生じない。ロウ系制御回路からの制御信号に従って、
このローカルＩＯ線とグローバルＩＯ線とを接続する場
合、メモリバンクが選択状態にあれば、ロウ系制御回路
からの出力信号は活性状態にあり、したがってローカル
ＩＯ線とグローバルＩＯ線は接続状態にある。したがっ
て、この場合には、１つのメモリブロックをデータがグ
ローバルＩＯ線上に読出されていることになる。この状
態において、別のバンクへアクセスした場合、この新た
にアクセスされたメモリバンクのデータが先に読出され
ているメモリブロックのデータと衝突し、正確なデータ
の読出を行なうことができなくなる。
続を制御する信号を列選択に関連する信号を用いること
により、複数のバンクが同時に選択状態とされている場
合においても、グローバルＩＯバス上でのデータの衝突
は生じない。ロウ系制御回路からの制御信号に従って、
このローカルＩＯ線とグローバルＩＯ線とを接続する場
合、メモリバンクが選択状態にあれば、ロウ系制御回路
からの出力信号は活性状態にあり、したがってローカル
ＩＯ線とグローバルＩＯ線は接続状態にある。したがっ
て、この場合には、１つのメモリブロックをデータがグ
ローバルＩＯ線上に読出されていることになる。この状
態において、別のバンクへアクセスした場合、この新た
にアクセスされたメモリバンクのデータが先に読出され
ているメモリブロックのデータと衝突し、正確なデータ
の読出を行なうことができなくなる。
【００７１】しかしながら、この実施の形態１に従うよ
うに、列選択に関連する制御信号を用いてローカルＩＯ
線とグローバルＩＯ線とを接続することにより、メモリ
バンクへのデータの書込／読出を行なうときのみローカ
ルＩＯ線ＬＩＯ，／ＬＩＯとグローバルＩＯ線ＧＩＯ，
／ＧＩＯとを接続することができ、複数のメモリバンク
が同時に選択状態とされている場合においても、グロー
バルＩＯ線上ではデータの衝突は生じず、正確なデータ
の読出を行なうことができる。
うに、列選択に関連する制御信号を用いてローカルＩＯ
線とグローバルＩＯ線とを接続することにより、メモリ
バンクへのデータの書込／読出を行なうときのみローカ
ルＩＯ線ＬＩＯ，／ＬＩＯとグローバルＩＯ線ＧＩＯ，
／ＧＩＯとを接続することができ、複数のメモリバンク
が同時に選択状態とされている場合においても、グロー
バルＩＯ線上ではデータの衝突は生じず、正確なデータ
の読出を行なうことができる。
【００７２】データの書込／読出が行なわれた後には、
ローカルＩＯ線およびグローバルＩＯ線は、列選択動作
完了時に所定電位にプリチャージ／イコライズされる。
ローカルＩＯ線およびグローバルＩＯ線は、列選択動作
完了時に所定電位にプリチャージ／イコライズされる。
【００７３】また、コラムデコーダがメモリブロックＭ
Ｂ♯０〜ＭＢ♯Ｎに対して共通に設けられている場合、
列選択信号ＣＳＬがすべてのメモリブロックに対して共
通に与えられる。しかしながら、これらのメモリブロッ
クのデータは、せいぜいローカルＩＯ線ＬＩＯ，／ＬＩ
Ｏ上に伝達されるだけであり、グローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯには伝達されないため、データの衝突は防
止される。
Ｂ♯０〜ＭＢ♯Ｎに対して共通に設けられている場合、
列選択信号ＣＳＬがすべてのメモリブロックに対して共
通に与えられる。しかしながら、これらのメモリブロッ
クのデータは、せいぜいローカルＩＯ線ＬＩＯ，／ＬＩ
Ｏ上に伝達されるだけであり、グローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯには伝達されないため、データの衝突は防
止される。
【００７４】以上のように、シェアードセンスアンプ構
成のメモリアレイの各メモリブロックをバンクとして利
用する構成において、各メモリブロックに対してのみ設
けられるローカルＩＯ線とメモリブロックに共通に設け
られるグローバルＩＯ線との接続を列選択動作に関連す
る制御信号を用いて生成するように構成しているため、
複数のバンクが同時に選択状態とされている場合におい
ても、グローバルＩＯ線上でのデータの衝突は生じず、
正確なデータの書込／読出を行なうことができる。
成のメモリアレイの各メモリブロックをバンクとして利
用する構成において、各メモリブロックに対してのみ設
けられるローカルＩＯ線とメモリブロックに共通に設け
られるグローバルＩＯ線との接続を列選択動作に関連す
る制御信号を用いて生成するように構成しているため、
複数のバンクが同時に選択状態とされている場合におい
ても、グローバルＩＯ線上でのデータの衝突は生じず、
正確なデータの書込／読出を行なうことができる。
【００７５】［実施の形態２］図１０は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１０においては、メモリブロックＭＢ♯ｎ−
１を駆動するためのアレイ駆動回路ＤＲ♯ｎ−１と、メ
モリブロックＭＢ♯ｎの活性／非活性化を行なうための
アレイ駆動回路ＤＲ♯ｎと、これらのメモリブロックＭ
Ｂ♯ｎ−１およびＭＢ♯ｎの間に設けられるセンスアン
プ帯ＳＡ♯ｎを駆動するためのセンス／分離制御回路Ｓ
ＩＤ♯ｎの部分を示す。このセンス／分離制御回路ＳＩ
Ｄ♯ｎは、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎ
の双方から与えられるセンスアンプ活性化信号に従って
センスアンプ帯（ＳＡ♯ｎ）に対するセンスアンプ活性
化信号ＳＯＮｎおよび／ＳＯＰｎを出力するセンス駆動
回路５２を含む。
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１０においては、メモリブロックＭＢ♯ｎ−
１を駆動するためのアレイ駆動回路ＤＲ♯ｎ−１と、メ
モリブロックＭＢ♯ｎの活性／非活性化を行なうための
アレイ駆動回路ＤＲ♯ｎと、これらのメモリブロックＭ
Ｂ♯ｎ−１およびＭＢ♯ｎの間に設けられるセンスアン
プ帯ＳＡ♯ｎを駆動するためのセンス／分離制御回路Ｓ
ＩＤ♯ｎの部分を示す。このセンス／分離制御回路ＳＩ
Ｄ♯ｎは、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎ
の双方から与えられるセンスアンプ活性化信号に従って
センスアンプ帯（ＳＡ♯ｎ）に対するセンスアンプ活性
化信号ＳＯＮｎおよび／ＳＯＰｎを出力するセンス駆動
回路５２を含む。
【００７６】これらのアレイ駆動回路ＤＲ♯ｎ−１およ
びＤＲ♯ｎに対し、センスアンプ帯の競合を防止するた
めのプリチャージ制御回路５０が設けられる。このプリ
チャージ制御回路５０は、対応のセンスアンプ帯（ＳＡ
♯ｎ）を使用するメモリブロック（バンク）を記憶する
手段を含み、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯
ｎから与えられるアレイ活性化指示信号ｒａｃｔｎ−１
およびｒａｃｔｎの一方の立上がりに応答して起動さ
れ、このバンク指定信号Ｂａｎ−１またはＢａｎと記憶
したバンクアドレス情報との比較を行ない該比較結果を
示す信号ＰＲを出力する。この信号ＰＲは、対応のセン
スアンプ帯が活性状態にあり、このセンスアンプ帯が接
続されているメモリブロックと異なるメモリブロックが
新たに指定されたときに、活性状態とされる。アレイ駆
動回路ＤＲ♯ｎ−１およびＤＲｎは、この信号ＰＲの活
性化に応答して、活性状態とされていたアレイをプリチ
ャージ状態へ復帰させる。このプリチャージ状態復帰の
後、新たにアドレス指定されたメモリブロックのアレイ
活性化動作およびセンスアンプ帯とメモリブロックとの
接続が行なわれる。
びＤＲ♯ｎに対し、センスアンプ帯の競合を防止するた
めのプリチャージ制御回路５０が設けられる。このプリ
チャージ制御回路５０は、対応のセンスアンプ帯（ＳＡ
♯ｎ）を使用するメモリブロック（バンク）を記憶する
手段を含み、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯
ｎから与えられるアレイ活性化指示信号ｒａｃｔｎ−１
およびｒａｃｔｎの一方の立上がりに応答して起動さ
れ、このバンク指定信号Ｂａｎ−１またはＢａｎと記憶
したバンクアドレス情報との比較を行ない該比較結果を
示す信号ＰＲを出力する。この信号ＰＲは、対応のセン
スアンプ帯が活性状態にあり、このセンスアンプ帯が接
続されているメモリブロックと異なるメモリブロックが
新たに指定されたときに、活性状態とされる。アレイ駆
動回路ＤＲ♯ｎ−１およびＤＲｎは、この信号ＰＲの活
性化に応答して、活性状態とされていたアレイをプリチ
ャージ状態へ復帰させる。このプリチャージ状態復帰の
後、新たにアドレス指定されたメモリブロックのアレイ
活性化動作およびセンスアンプ帯とメモリブロックとの
接続が行なわれる。
【００７７】図１１は、図１０に示すアレイ駆動回路Ｄ
Ｒ♯ｎの構成を概略的に示す図である。アレイ駆動回路
ＤＲ♯ｎ−１も同様の構成を備える。
Ｒ♯ｎの構成を概略的に示す図である。アレイ駆動回路
ＤＲ♯ｎ−１も同様の構成を備える。
【００７８】アレイ駆動回路ＤＲ♯ｎは、バンク指定信
号Ｂａｎとアレイ活性化指示信号φＡＣＴとアレイプリ
チャージ指示信号φＰＲＧと信号ＰＲとを受け、行選択
動作活性化信号ｒａｃｔを出力する行選択活性化回路６
０と、この行選択動作活性化信号ｒａｃｔに応答して起
動され、行選択に関連する回路を駆動する制御信号をＲ
ＡＬｎ、ＲＤＥｎ、ＢＬＩｎ、およびＢＬＥＱを出力す
る行選択駆動回路６２と、この行選択駆動回路６２の出
力信号に従って、所定のタイミングでワード線駆動タイ
ミング信号ＲＸＴｎを出力するＲＸＴ発生回路６４と、
ワード線駆動タイミング信号ＲＡＸＴｎの活性化に応答
して所定期間経過後センスアンプ活性化信号ＳＡｎおよ
びＳＡｐを出力するセンス活性化信号発生回路６６を含
む。このセンス活性化信号発生回路６６から出力される
センスアンプ活性化信号ＳＡｎおよびＳＡｐが図１０に
示すセンス駆動回路５２へ与えられる。センス駆動回路
５２は、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎの
一方から与えられるセンス活性化信号ＳＡｎおよびＳＡ
ｐに従ってセンスアンプ活性化信号ＳＯＮｎおよび／Ｓ
ＯＰｎを出力する。
号Ｂａｎとアレイ活性化指示信号φＡＣＴとアレイプリ
チャージ指示信号φＰＲＧと信号ＰＲとを受け、行選択
動作活性化信号ｒａｃｔを出力する行選択活性化回路６
０と、この行選択動作活性化信号ｒａｃｔに応答して起
動され、行選択に関連する回路を駆動する制御信号をＲ
ＡＬｎ、ＲＤＥｎ、ＢＬＩｎ、およびＢＬＥＱを出力す
る行選択駆動回路６２と、この行選択駆動回路６２の出
力信号に従って、所定のタイミングでワード線駆動タイ
ミング信号ＲＸＴｎを出力するＲＸＴ発生回路６４と、
ワード線駆動タイミング信号ＲＡＸＴｎの活性化に応答
して所定期間経過後センスアンプ活性化信号ＳＡｎおよ
びＳＡｐを出力するセンス活性化信号発生回路６６を含
む。このセンス活性化信号発生回路６６から出力される
センスアンプ活性化信号ＳＡｎおよびＳＡｐが図１０に
示すセンス駆動回路５２へ与えられる。センス駆動回路
５２は、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎの
一方から与えられるセンス活性化信号ＳＡｎおよびＳＡ
ｐに従ってセンスアンプ活性化信号ＳＯＮｎおよび／Ｓ
ＯＰｎを出力する。
【００７９】図１２は、図１１に示す行選択活性化回路
６０の構成の一例を示す図である。図１２において、行
選択活性化回路６０はバンク指定信号Ｂａｎとアレイ活
性化指示信号φＡＣＴを受けるＡＮＤ回路７０と、バン
ク指定信号Ｂａｎとアレイプリチャージ指示信号φＰＲ
Ｇを受けるＡＮＤ回路７２と、ＡＮＤ回路７０の出力信
号の立上がりに応答してセットされかつＡＮＤゲート７
２の出力信号の立上がりに応答してリセットされるセッ
ト／リセットフリップフロップ７４と、セット／リセッ
トフリップフロップ７４の出力Ｑからの信号ｒａｃｔｎ
と信号ＰＲを受けるゲート回路７６を含む。ゲート回路
７６は、信号ＰＲがＬレベルのときに、バッファとして
動作し、フリップフロップ７４から出力される信号ｒａ
ｃｔｎに従って行選択動作活性化信号ｒａｃｔを出力す
る。信号ＰＲがＨレベルとされると、ゲート回路７６か
らのアレイ行選択動作開始指示信号ｒａｃｔはＬレベル
とされる。
６０の構成の一例を示す図である。図１２において、行
選択活性化回路６０はバンク指定信号Ｂａｎとアレイ活
性化指示信号φＡＣＴを受けるＡＮＤ回路７０と、バン
ク指定信号Ｂａｎとアレイプリチャージ指示信号φＰＲ
Ｇを受けるＡＮＤ回路７２と、ＡＮＤ回路７０の出力信
号の立上がりに応答してセットされかつＡＮＤゲート７
２の出力信号の立上がりに応答してリセットされるセッ
ト／リセットフリップフロップ７４と、セット／リセッ
トフリップフロップ７４の出力Ｑからの信号ｒａｃｔｎ
と信号ＰＲを受けるゲート回路７６を含む。ゲート回路
７６は、信号ＰＲがＬレベルのときに、バッファとして
動作し、フリップフロップ７４から出力される信号ｒａ
ｃｔｎに従って行選択動作活性化信号ｒａｃｔを出力す
る。信号ＰＲがＨレベルとされると、ゲート回路７６か
らのアレイ行選択動作開始指示信号ｒａｃｔはＬレベル
とされる。
【００８０】この信号ｒａｃｔがＬレベルに立下がる
と、メモリブロックＭＢ♯ｎが非活性状態とされるプリ
チャージ動作が行なわれる。したがって、図１０に示す
プリチャージ制御回路５０がセンスアンプ帯の競合を示
すときには、このセンスアンプを使用している活性状態
のメモリブロックがプリチャージ状態に駆動される。こ
の活性状態のメモリブロックのプリチャージ状態への駆
動の後、アドレス指定されたメモリブロックの活性化が
行なわれる。
と、メモリブロックＭＢ♯ｎが非活性状態とされるプリ
チャージ動作が行なわれる。したがって、図１０に示す
プリチャージ制御回路５０がセンスアンプ帯の競合を示
すときには、このセンスアンプを使用している活性状態
のメモリブロックがプリチャージ状態に駆動される。こ
の活性状態のメモリブロックのプリチャージ状態への駆
動の後、アドレス指定されたメモリブロックの活性化が
行なわれる。
【００８１】図１３は、図１０に示すプリチャージ制御
回路５０の構成の一例を示す図である。図１３におい
て、プリチャージ制御回路５０は、行選択動作開始指示
信号ｒａｃｔｎ−１の立上がりに応答して所定の期間Ｈ
レベルとされるワンショットのパルス信号を発生するワ
ンショットパルス発生回路５０ａａと、信号ｒａｃｔｎ
の立上がりに応答して所定の時間幅を有するワンショッ
トのパルスを発生するワンショットパルス発生回路５０
ａｂと、ワンショットパルス発生回路５０ａａおよび５
０ａｂの出力信号を受けるＯＲ回路５０ｂと、バンク指
定信号Ｂａｎ−１を受けるインバータ５０ｃと、バンク
指定信号Ｂａｎとインバータ５０ｃの出力信号を受ける
ＡＮＤ回路５０ｄと、バンク指定信号Ｂａｎ−１および
Ｂａｎを受けるＯＲゲート５０ｅと、ＯＲゲート５０ｅ
の出力信号とＯＲ回路５０ｂの出力信号を受けるＡＮＤ
ゲート５０ｆと、ＡＮＤゲート５０ｆの出力信号を受け
るインバータ５０ｇと、インバータ５０ｇの出力信号が
ＬレベルでありかつＡＮＤゲート５０ｆの出力信号がＨ
レベルのときに活性状態とされ、ＡＮＤ回路５０ｄの出
力信号を反転する３状態インバータバッファ５０ｈと、
３状態インバータバッファ５０ｈの出力信号を所定時間
遅延する遅延回路５０ｉと、遅延回路５０ｉの出力信号
を反転しかつラッチするラッチ回路５０ｊと、ラッチ回
路５０ｊの出力信号を反転するインバータ５０ｋと、イ
ンバータ５０ｋの出力信号と３状態インバータバッファ
５０ｈの出力信号を受ける２入力ＥＸＯＲ回路５０ｌ
と、行選択動作開始指示信号ｒａｃｔｎ−１およびｒａ
ｃｔｎおよびＥＸＯＲ回路５０ｌの出力信号を受ける３
入力ＡＮＤ回路５０ｍを含む。
回路５０の構成の一例を示す図である。図１３におい
て、プリチャージ制御回路５０は、行選択動作開始指示
信号ｒａｃｔｎ−１の立上がりに応答して所定の期間Ｈ
レベルとされるワンショットのパルス信号を発生するワ
ンショットパルス発生回路５０ａａと、信号ｒａｃｔｎ
の立上がりに応答して所定の時間幅を有するワンショッ
トのパルスを発生するワンショットパルス発生回路５０
ａｂと、ワンショットパルス発生回路５０ａａおよび５
０ａｂの出力信号を受けるＯＲ回路５０ｂと、バンク指
定信号Ｂａｎ−１を受けるインバータ５０ｃと、バンク
指定信号Ｂａｎとインバータ５０ｃの出力信号を受ける
ＡＮＤ回路５０ｄと、バンク指定信号Ｂａｎ−１および
Ｂａｎを受けるＯＲゲート５０ｅと、ＯＲゲート５０ｅ
の出力信号とＯＲ回路５０ｂの出力信号を受けるＡＮＤ
ゲート５０ｆと、ＡＮＤゲート５０ｆの出力信号を受け
るインバータ５０ｇと、インバータ５０ｇの出力信号が
ＬレベルでありかつＡＮＤゲート５０ｆの出力信号がＨ
レベルのときに活性状態とされ、ＡＮＤ回路５０ｄの出
力信号を反転する３状態インバータバッファ５０ｈと、
３状態インバータバッファ５０ｈの出力信号を所定時間
遅延する遅延回路５０ｉと、遅延回路５０ｉの出力信号
を反転しかつラッチするラッチ回路５０ｊと、ラッチ回
路５０ｊの出力信号を反転するインバータ５０ｋと、イ
ンバータ５０ｋの出力信号と３状態インバータバッファ
５０ｈの出力信号を受ける２入力ＥＸＯＲ回路５０ｌ
と、行選択動作開始指示信号ｒａｃｔｎ−１およびｒａ
ｃｔｎおよびＥＸＯＲ回路５０ｌの出力信号を受ける３
入力ＡＮＤ回路５０ｍを含む。
【００８２】ＡＮＤ回路５０ｍから信号ＰＲが出力され
る。次にこの図１３に示すプリチャージ制御回路の動作
について説明する。
る。次にこの図１３に示すプリチャージ制御回路の動作
について説明する。
【００８３】メモリブロックＭＢ♯ｎ−１またはＭＢ♯
ｎが指定されると、ワンショットパルス発生回路５０ａ
ａまたは５０ａｂからワンショットのパルスが発生さ
れ、ＯＲ回路５０ｂの出力信号がＨレベルとされる。こ
のメモリブロックＭＢ♯ｎ−１またはＭＢ♯ｎが指定さ
れると、バンク指定信号Ｂａｎ−１またはＢａｎの一方
がＨレベルとなり、ＯＲゲート５０ｅの出力信号がＨレ
ベルとなる。これにより、３状態インバータバッファ５
０ｈが活性化されてＡＮＤ回路５０ｄの出力信号を反転
する。バンク指定信号Ｂａｎ−１がＬレベルであり、バ
ンク指定信号ＢａｎがＨレベルのときに、ＡＮＤ回路５
０ｄの出力信号がＨレベルとされる。逆に、バンク指定
信号Ｂａｎ−１がＨレベルであり、バンク指定信号Ｂａ
ｎがＬレベルのときには、ＡＮＤ回路５０ｄはＬレベル
の信号を出力する。
ｎが指定されると、ワンショットパルス発生回路５０ａ
ａまたは５０ａｂからワンショットのパルスが発生さ
れ、ＯＲ回路５０ｂの出力信号がＨレベルとされる。こ
のメモリブロックＭＢ♯ｎ−１またはＭＢ♯ｎが指定さ
れると、バンク指定信号Ｂａｎ−１またはＢａｎの一方
がＨレベルとなり、ＯＲゲート５０ｅの出力信号がＨレ
ベルとなる。これにより、３状態インバータバッファ５
０ｈが活性化されてＡＮＤ回路５０ｄの出力信号を反転
する。バンク指定信号Ｂａｎ−１がＬレベルであり、バ
ンク指定信号ＢａｎがＨレベルのときに、ＡＮＤ回路５
０ｄの出力信号がＨレベルとされる。逆に、バンク指定
信号Ｂａｎ−１がＨレベルであり、バンク指定信号Ｂａ
ｎがＬレベルのときには、ＡＮＤ回路５０ｄはＬレベル
の信号を出力する。
【００８４】したがって、最も新しくセンスアンプ帯を
使用したメモリブロックが、メモリブロックＭＢ♯ｎ−
１のときには、ラッチ回路５０ｊには、Ｌレベル
（“０”）が格納され、応じてインバータ５０ｋの出力
信号はＨレベル（“１”）であり、また最も新しくメモ
リブロックＭＢ♯ｎがセンスアンプ帯を使用していると
きには、ラッチ回路５０ｊには、Ｌレベルの信号がラッ
チされ、応じてインバータ５０ｋの出力信号はＨレベル
とされる。３状態インバータバッファ５０ｈがＡＮＤ回
路５０ｄの出力信号を反転している。したがって、メモ
リブロックＭＢ♯ｎが指定されたときには、３状態イン
バータバッファ５０ｈの出力信号がＬレベルとなり、メ
モリブロックＭＢ♯ｎ−１が指定されたときには、３状
態インバータバッファ５０ｈの出力信号はＨレベルとな
る。したがって、先にセンスアンプ帯を使用したメモリ
ブロックと新たにセンスアンプ帯を使用するメモリブロ
ックとが異なる場合には、ＥＸＯＲ回路５０Ｌの入力へ
与えられる信号の論理が異なり、このＥＸＯＲ回路５０
ｌの出力信号がＨレベルとなる。一方、同じメモリブロ
ックが連続してセンスアンプ帯を使用するときには、Ｅ
ＸＯＲ回路５０ｌの出力信号はＬレベルである。ＡＮＤ
回路５０ｍは、動作開始信号ｒａｃｔｎ−１およびｒａ
ｃｔｎを受けており、センスアンプ帯の競合が生じたこ
とを検出している。したがって、たとえばメモリブロッ
クＭＢ♯ｎ−１がセンスアンプ帯を利用して、非活性状
態とされた後に、メモリブロックＭＢ♯ｎが指定された
場合においては、確実にこの信号ＰＲの発生を禁止する
ことができる。
使用したメモリブロックが、メモリブロックＭＢ♯ｎ−
１のときには、ラッチ回路５０ｊには、Ｌレベル
（“０”）が格納され、応じてインバータ５０ｋの出力
信号はＨレベル（“１”）であり、また最も新しくメモ
リブロックＭＢ♯ｎがセンスアンプ帯を使用していると
きには、ラッチ回路５０ｊには、Ｌレベルの信号がラッ
チされ、応じてインバータ５０ｋの出力信号はＨレベル
とされる。３状態インバータバッファ５０ｈがＡＮＤ回
路５０ｄの出力信号を反転している。したがって、メモ
リブロックＭＢ♯ｎが指定されたときには、３状態イン
バータバッファ５０ｈの出力信号がＬレベルとなり、メ
モリブロックＭＢ♯ｎ−１が指定されたときには、３状
態インバータバッファ５０ｈの出力信号はＨレベルとな
る。したがって、先にセンスアンプ帯を使用したメモリ
ブロックと新たにセンスアンプ帯を使用するメモリブロ
ックとが異なる場合には、ＥＸＯＲ回路５０Ｌの入力へ
与えられる信号の論理が異なり、このＥＸＯＲ回路５０
ｌの出力信号がＨレベルとなる。一方、同じメモリブロ
ックが連続してセンスアンプ帯を使用するときには、Ｅ
ＸＯＲ回路５０ｌの出力信号はＬレベルである。ＡＮＤ
回路５０ｍは、動作開始信号ｒａｃｔｎ−１およびｒａ
ｃｔｎを受けており、センスアンプ帯の競合が生じたこ
とを検出している。したがって、たとえばメモリブロッ
クＭＢ♯ｎ−１がセンスアンプ帯を利用して、非活性状
態とされた後に、メモリブロックＭＢ♯ｎが指定された
場合においては、確実にこの信号ＰＲの発生を禁止する
ことができる。
【００８５】この信号ＰＲに従って、内部の行選択駆動
回路６２に与えられる行選択動作活性化信号ｒａｃｔを
遅延回路５０ｉが有する遅延時間の間非活性状態に保持
しておくことにより、共有されるセンスアンプ帯におけ
る競合を防止し、一方のメモリブロックをプリチャージ
状態に復帰させた後に他方のメモリブロックを活性状態
へ駆動することができる。この遅延回路５０ｉの有する
遅延時間はＲＡＳプリチャージ時間ｔＲＰ程度に定めら
れればよい。
回路６２に与えられる行選択動作活性化信号ｒａｃｔを
遅延回路５０ｉが有する遅延時間の間非活性状態に保持
しておくことにより、共有されるセンスアンプ帯におけ
る競合を防止し、一方のメモリブロックをプリチャージ
状態に復帰させた後に他方のメモリブロックを活性状態
へ駆動することができる。この遅延回路５０ｉの有する
遅延時間はＲＡＳプリチャージ時間ｔＲＰ程度に定めら
れればよい。
【００８６】図１４は、このプリチャージ制御回路の他
の構成を示す図である。図１４において、プリチャージ
制御回路５０は、行選択動作開始指示信号ｒａｃｔｎお
よびｒａｃｔｎ−１を受けるＡＮＤ回路７８と、ＡＮＤ
回路７８の出力信号を所定時間遅延する遅延回路７９
と、遅延回路７９の出力信号とＡＮＤ回路７８の出力信
号を受けるゲート回路８０を含む。ゲート回路８０は、
遅延回路７９の出力信号がＬレベルであり、ＡＮＤ回路
７８の出力信号がＨレベルのときにその出力信号ＰＲを
Ｈレベルとする。
の構成を示す図である。図１４において、プリチャージ
制御回路５０は、行選択動作開始指示信号ｒａｃｔｎお
よびｒａｃｔｎ−１を受けるＡＮＤ回路７８と、ＡＮＤ
回路７８の出力信号を所定時間遅延する遅延回路７９
と、遅延回路７９の出力信号とＡＮＤ回路７８の出力信
号を受けるゲート回路８０を含む。ゲート回路８０は、
遅延回路７９の出力信号がＬレベルであり、ＡＮＤ回路
７８の出力信号がＨレベルのときにその出力信号ＰＲを
Ｈレベルとする。
【００８７】信号ｒａｃｔｎおよびｒａｃｔｎ−１がと
もにＨレベルとされる。これはセンスアンプ帯が競合し
ていることを示している。したがって、このＡＮＤ回路
７８の出力信号がＨレベルに立上がるときに信号ＰＲを
Ｈレベルに立上げれがセンスアンプ帯の競合を容易に検
出することができる。遅延回路７９の有する遅延時間
は、ＲＡＳプリチャージ時間ｔＲＰ程度である。これに
より、図１３に示す構成と同様、確実にセンスアンプ帯
の競合を防止することができる。
もにＨレベルとされる。これはセンスアンプ帯が競合し
ていることを示している。したがって、このＡＮＤ回路
７８の出力信号がＨレベルに立上がるときに信号ＰＲを
Ｈレベルに立上げれがセンスアンプ帯の競合を容易に検
出することができる。遅延回路７９の有する遅延時間
は、ＲＡＳプリチャージ時間ｔＲＰ程度である。これに
より、図１３に示す構成と同様、確実にセンスアンプ帯
の競合を防止することができる。
【００８８】図１５は、この図１１に示す行選択活性回
路６０の他の構成を示す図である。図１５において、行
選択活性回路６０は、図１２に示す構成に加えて、さら
に、センスアンプ活性化信号ＳＡｎとプリチャージ信号
ＰＲを受けるＡＮＤゲート７７と、ＡＮＤ回路７２およ
び７７の出力信号を受けるＯＲ回路７９を含む。このＯ
Ｒ回路７９の出力信号がセット／リセットフリップフロ
ップ７４のリセット入力Ｒへ与えられる。他の構成は、
図１２に示す構成と同じであり、対応部分には同一参照
番号を付す。この図１５に示す構成においては、センス
アンプ活性化信号ＳＡｎが活性状態のときに、信号ＰＲ
がＨレベルとされ、センスアンプ帯の競合を示すときに
は、ＯＲ回路７９を介してフリップフロップ７４がリセ
ットされ、行選択動作活性化信号ｒａｃｔがＬレベルと
される。したがって、先にセンスアンプ帯を使用してい
る状態において、別のメモリブロックがアドレス指定さ
れたとき、プリチャージ動作完了後再びこの先の非選択
状態とされるべきメモリブロックが活性状態とされるの
を防止することができる。
路６０の他の構成を示す図である。図１５において、行
選択活性回路６０は、図１２に示す構成に加えて、さら
に、センスアンプ活性化信号ＳＡｎとプリチャージ信号
ＰＲを受けるＡＮＤゲート７７と、ＡＮＤ回路７２およ
び７７の出力信号を受けるＯＲ回路７９を含む。このＯ
Ｒ回路７９の出力信号がセット／リセットフリップフロ
ップ７４のリセット入力Ｒへ与えられる。他の構成は、
図１２に示す構成と同じであり、対応部分には同一参照
番号を付す。この図１５に示す構成においては、センス
アンプ活性化信号ＳＡｎが活性状態のときに、信号ＰＲ
がＨレベルとされ、センスアンプ帯の競合を示すときに
は、ＯＲ回路７９を介してフリップフロップ７４がリセ
ットされ、行選択動作活性化信号ｒａｃｔがＬレベルと
される。したがって、先にセンスアンプ帯を使用してい
る状態において、別のメモリブロックがアドレス指定さ
れたとき、プリチャージ動作完了後再びこの先の非選択
状態とされるべきメモリブロックが活性状態とされるの
を防止することができる。
【００８９】以上のように、この発明の実施の形態２に
従えば、センスアンプ帯を共有するメモリブロックが同
時に選択状態とされるときには、これを検出して、先に
選択状態とされているメモリブロックを非活性状態へ駆
動するように構成しているため、センスアンプ帯におけ
るデータの競合が防止され、確実にデータの検知・増幅
を行なうことができる。
従えば、センスアンプ帯を共有するメモリブロックが同
時に選択状態とされるときには、これを検出して、先に
選択状態とされているメモリブロックを非活性状態へ駆
動するように構成しているため、センスアンプ帯におけ
るデータの競合が防止され、確実にデータの検知・増幅
を行なうことができる。
【００９０】［実施の形態３］図１６は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。図１６において、信号ＰＲ０〜ＰＲｎを受ける
ＯＲ回路８０と、ＯＲ回路８０の出力信号の立上がりに
応答して所定のパルス幅を有するワンショットのパルス
を発生するワンショットパルス発生回路８１とが設けら
れる。信号ＰＲ０〜ＰＲｎは、先の実施の形態２におい
て示した各メモリブロックに対するプリチャージ制御回
路からの出力信号ＰＲに対応する。すなわち信号ＰＲ０
〜ＰＲｎの何れかがＨレベルに立上がると、半導体記憶
装置内部において、センスアンプ帯のアクセス競合が生
じたことを示しており、内部で競合メモリブロックのプ
リチャージ動作が実行される。このプリチャージ動作が
行なわれる場合に、ワンショットパルス発生回路８１か
ら、コマンド入力禁止信号ＩＮＨＴが出力されて装置外
部へ出力される。このワンショットパルス発生回路８１
の有するパルス幅は、ＲＡＳプリチャージ時間ｔＲＰお
よびＲＡＳアクセス期間ｔＲＡＳである。ＲＡＳアクセ
ス期間は、メモリブロックにおいて、ワード線が選択状
態へ駆動され、かつセンスアンプによる選択行のメモリ
セルのデータの検知増幅およびラッチが行なわれるまで
に要する時間である。この期間装置外部へコマンド入力
禁止信号ＩＮＨＴを出力することにより、外部の装置
は、センスアンプ帯の競合が生じたことを認識し、この
間ウエイト状態とされる。
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。図１６において、信号ＰＲ０〜ＰＲｎを受ける
ＯＲ回路８０と、ＯＲ回路８０の出力信号の立上がりに
応答して所定のパルス幅を有するワンショットのパルス
を発生するワンショットパルス発生回路８１とが設けら
れる。信号ＰＲ０〜ＰＲｎは、先の実施の形態２におい
て示した各メモリブロックに対するプリチャージ制御回
路からの出力信号ＰＲに対応する。すなわち信号ＰＲ０
〜ＰＲｎの何れかがＨレベルに立上がると、半導体記憶
装置内部において、センスアンプ帯のアクセス競合が生
じたことを示しており、内部で競合メモリブロックのプ
リチャージ動作が実行される。このプリチャージ動作が
行なわれる場合に、ワンショットパルス発生回路８１か
ら、コマンド入力禁止信号ＩＮＨＴが出力されて装置外
部へ出力される。このワンショットパルス発生回路８１
の有するパルス幅は、ＲＡＳプリチャージ時間ｔＲＰお
よびＲＡＳアクセス期間ｔＲＡＳである。ＲＡＳアクセ
ス期間は、メモリブロックにおいて、ワード線が選択状
態へ駆動され、かつセンスアンプによる選択行のメモリ
セルのデータの検知増幅およびラッチが行なわれるまで
に要する時間である。この期間装置外部へコマンド入力
禁止信号ＩＮＨＴを出力することにより、外部の装置
は、センスアンプ帯の競合が生じたことを認識し、この
間ウエイト状態とされる。
【００９１】図１６に示すように、センスアンプ帯の競
合検出信号ＰＲ０〜ＰＲｎの活性化時に、装置外部へコ
マンド入力禁止信号ＩＮＨＴを出力することにより、装
置外部で、センスアンプ帯の競合が生じたことを知るこ
とができ、先に与えたコマンドが完全に実行される前に
別のコマンドを入力するのを防止することができ、アク
ティブコマンドを与えた後に、たとえばリードコマンド
を与える場合、確実に正確に必要とされるデータを読出
すことができる。
合検出信号ＰＲ０〜ＰＲｎの活性化時に、装置外部へコ
マンド入力禁止信号ＩＮＨＴを出力することにより、装
置外部で、センスアンプ帯の競合が生じたことを知るこ
とができ、先に与えたコマンドが完全に実行される前に
別のコマンドを入力するのを防止することができ、アク
ティブコマンドを与えた後に、たとえばリードコマンド
を与える場合、確実に正確に必要とされるデータを読出
すことができる。
【００９２】［実施の形態４］図１７は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を示す図
である。この図１７に示す構成においては、行選択に関
連するコマンドとして、新たにアクティブリードコマン
ドＡＣＴＲが用いられる。このアクティブリードコマン
ドＡＣＴＲが与えられるとき、行選択動作および列選択
動作が連続的に行なわれる。すなわち、アクティブリー
ドコマンドＡＣＴＲは、リードコマンドＲＥＡＤとアク
ティブコマンドＡＣＴの組合せである。
施の形態４に従う半導体記憶装置の要部の構成を示す図
である。この図１７に示す構成においては、行選択に関
連するコマンドとして、新たにアクティブリードコマン
ドＡＣＴＲが用いられる。このアクティブリードコマン
ドＡＣＴＲが与えられるとき、行選択動作および列選択
動作が連続的に行なわれる。すなわち、アクティブリー
ドコマンドＡＣＴＲは、リードコマンドＲＥＡＤとアク
ティブコマンドＡＣＴの組合せである。
【００９３】図１７において、ロウ系コマンドデコーダ
１００は、アクティブコマンドＡＣＴ、プリチャージコ
マンドＰＲＧおよびアクティブリードコマンドＡＣＴＲ
を受け、アレイ活性化指示信号φＡＣＴ、プリチャージ
動作指示信号φＰＲＧ、および読出動作活性化信号φＡ
ＣＴｒを出力する。アレイ活性化指示信号φＡＣＴはア
クティブコマンドＡＣＴまたはアクティブリードコマン
ドＡＣＴＲが与えられたときに活性状態とされる。アク
ティブリードコマンドφＡＣＴｒは、アクティブリード
コマンドＡＣＴＲが与えられたときのみ活性状態とされ
る。
１００は、アクティブコマンドＡＣＴ、プリチャージコ
マンドＰＲＧおよびアクティブリードコマンドＡＣＴＲ
を受け、アレイ活性化指示信号φＡＣＴ、プリチャージ
動作指示信号φＰＲＧ、および読出動作活性化信号φＡ
ＣＴｒを出力する。アレイ活性化指示信号φＡＣＴはア
クティブコマンドＡＣＴまたはアクティブリードコマン
ドＡＣＴＲが与えられたときに活性状態とされる。アク
ティブリードコマンドφＡＣＴｒは、アクティブリード
コマンドＡＣＴＲが与えられたときのみ活性状態とされ
る。
【００９４】この内部信号φＡＣＴｒは、遅延回路１０
２を介して列選択制御系へ与えられる。遅延回路１０２
は、たとえばクロック信号をカウントするカウンタで構
成され、所定期間（ＲＡＳ−ＣＡＳ遅延時間に相当する
時間）その信号φＡＣＴｒを遅延して、内部読出動作指
示信号φＲＥＡＤＡを出力する。
２を介して列選択制御系へ与えられる。遅延回路１０２
は、たとえばクロック信号をカウントするカウンタで構
成され、所定期間（ＲＡＳ−ＣＡＳ遅延時間に相当する
時間）その信号φＡＣＴｒを遅延して、内部読出動作指
示信号φＲＥＡＤＡを出力する。
【００９５】列選択制御系は、リードコマンドＲＥＡＤ
およびライトコマンドＷＲＩＴＥをデコードするコラム
系コマンドデコーダ１０４と、コラム系コマンドデコー
ダからの内部読出動作指示信号φＲＥＡＤと遅延回路１
０２からの信号φＲＥＡＤＡを受けるＯＲ回路１０５
と、このＯＲ回路１０５の出力信号φＡＣＴＲおよびコ
ラム系コマンドデコーダ１０４からの内部書込動作活性
化信号φＡＣＴＷを受けて、列選択動作に関連する制御
信号を発生する列選択制御回路１０６を含む。
およびライトコマンドＷＲＩＴＥをデコードするコラム
系コマンドデコーダ１０４と、コラム系コマンドデコー
ダからの内部読出動作指示信号φＲＥＡＤと遅延回路１
０２からの信号φＲＥＡＤＡを受けるＯＲ回路１０５
と、このＯＲ回路１０５の出力信号φＡＣＴＲおよびコ
ラム系コマンドデコーダ１０４からの内部書込動作活性
化信号φＡＣＴＷを受けて、列選択動作に関連する制御
信号を発生する列選択制御回路１０６を含む。
【００９６】この列選択制御回路１０６は、列アドレス
をラッチするためのタイミングを与える列アドレスラッ
チ指示信号ＣＡＬ、コラムデコーダをイネーブルするコ
ラムデコーダイネーブル信号ＣＤＥ、プリアンプをイネ
ーブルするプリアンプイネーブル信号ＰＡＥ、書込回路
を活性化するライトドライバイネーブル信号ＷＤＥ、お
よび出力バッファを活性化するための出力イネーブル信
号ＯＥを順次活性状態とする。プリアンプイネーブル信
号ＰＡＥおよび出力バッファイネーブル信号ＯＥは、内
部書込動作活性化信号φＡＣＴＲが活性状態とされたと
きに活性状態とされる。ライトドライバイネーブル信号
ＷＤＥは、書込動作指示信号φＡＣＴＷが活性状態とさ
れたときに活性状態とされる。
をラッチするためのタイミングを与える列アドレスラッ
チ指示信号ＣＡＬ、コラムデコーダをイネーブルするコ
ラムデコーダイネーブル信号ＣＤＥ、プリアンプをイネ
ーブルするプリアンプイネーブル信号ＰＡＥ、書込回路
を活性化するライトドライバイネーブル信号ＷＤＥ、お
よび出力バッファを活性化するための出力イネーブル信
号ＯＥを順次活性状態とする。プリアンプイネーブル信
号ＰＡＥおよび出力バッファイネーブル信号ＯＥは、内
部書込動作活性化信号φＡＣＴＲが活性状態とされたと
きに活性状態とされる。ライトドライバイネーブル信号
ＷＤＥは、書込動作指示信号φＡＣＴＷが活性状態とさ
れたときに活性状態とされる。
【００９７】この列選択制御系は、さらに、アレイ活性
化指示信号φＡＣＴの立上がりに応答して、一定の時間
ハイレベルとされる信号を出力するパルス発生回路１０
６と、信号ＰＲの立上がりおよび立下がりに応答してパ
ルス信号を発生するパルス発生回路１０８と、パルス発
生回路１０６および１０８の出力信号を受けるＯＲ回路
１１０を含む。パルス発生回路１０６の出力するパルス
幅は、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤであり、遅延回
路１０２の有する遅延時間とほぼ同じ活性時間を有す
る。パルス発生回路１０８の出力するパルス信号のパル
ス幅は、ＲＡＳプリチャージ時間ｔＲＰとＲＡＳ−ＣＡ
Ｓ遅延時間ｔＲＣＤの和である。ＯＲ回路１１０の出力
信号はコラム系禁止信号ＣＩＮＴとして列選択制御回路
１０６へ与えられる。列選択制御回路１０６は、このコ
ラム禁止信号ＣＩＮＴがＨレベルのときには、その動作
が禁止される。
化指示信号φＡＣＴの立上がりに応答して、一定の時間
ハイレベルとされる信号を出力するパルス発生回路１０
６と、信号ＰＲの立上がりおよび立下がりに応答してパ
ルス信号を発生するパルス発生回路１０８と、パルス発
生回路１０６および１０８の出力信号を受けるＯＲ回路
１１０を含む。パルス発生回路１０６の出力するパルス
幅は、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤであり、遅延回
路１０２の有する遅延時間とほぼ同じ活性時間を有す
る。パルス発生回路１０８の出力するパルス信号のパル
ス幅は、ＲＡＳプリチャージ時間ｔＲＰとＲＡＳ−ＣＡ
Ｓ遅延時間ｔＲＣＤの和である。ＯＲ回路１１０の出力
信号はコラム系禁止信号ＣＩＮＴとして列選択制御回路
１０６へ与えられる。列選択制御回路１０６は、このコ
ラム禁止信号ＣＩＮＴがＨレベルのときには、その動作
が禁止される。
【００９８】図１８は、この発明に従う半導体記憶装置
の列選択動作に関連する部分の構成を示す図である。図
１８において、コラムアドレスラッチ１２０は、コラム
アドレスラッチ指示信号ＣＡＬに従って、与えられたア
ドレスを取込んでラッチし、内部列アドレス信号を発生
する。コラムデコーダ１２２は、コラムデコーダイネー
ブル信号ＣＤＥに応答して活性化され、コラムアドレス
ラッチ１２０から与えられた内部列アドレス信号をデコ
ードし、該デコード結果に従って列選択信号ＣＳＬを出
力する。
の列選択動作に関連する部分の構成を示す図である。図
１８において、コラムアドレスラッチ１２０は、コラム
アドレスラッチ指示信号ＣＡＬに従って、与えられたア
ドレスを取込んでラッチし、内部列アドレス信号を発生
する。コラムデコーダ１２２は、コラムデコーダイネー
ブル信号ＣＤＥに応答して活性化され、コラムアドレス
ラッチ１２０から与えられた内部列アドレス信号をデコ
ードし、該デコード結果に従って列選択信号ＣＳＬを出
力する。
【００９９】また実施の形態１において説明したよう
に、ローカルＩＯバスＬＩＯＢとグローバルＩＯバスＧ
ＩＯＢの接続は、列選択制御回路からの制御信号の制御
の下に実行される。
に、ローカルＩＯバスＬＩＯＢとグローバルＩＯバスＧ
ＩＯＢの接続は、列選択制御回路からの制御信号の制御
の下に実行される。
【０１００】データ入出力系は、プリアンプイネーブル
信号ＰＡＥの活性化に応答して活性化され、グローバル
ＩＯバスＧＩＯＢ上のデータを増幅するプリアンプ１２
４と、出力バッファイネーブル信号ＯＥに応答して活性
化され、プリアンプ１２４により増幅されたデータをバ
ッファ処理して出力データＱを生成する出力バッファ１
２６と、外部から与えられる書込データＤをバッファ処
理して内部書込データを生成する入力バッファ１２７
と、ライトドライバイネーブル信号ＷＤＥの活性化に応
答して入力バッファ１２７から与えられた内部書込デー
タを増幅してグローバルＩＯバスＧＩＯＢへ伝達する書
込ドライバ１２８を含む。
信号ＰＡＥの活性化に応答して活性化され、グローバル
ＩＯバスＧＩＯＢ上のデータを増幅するプリアンプ１２
４と、出力バッファイネーブル信号ＯＥに応答して活性
化され、プリアンプ１２４により増幅されたデータをバ
ッファ処理して出力データＱを生成する出力バッファ１
２６と、外部から与えられる書込データＤをバッファ処
理して内部書込データを生成する入力バッファ１２７
と、ライトドライバイネーブル信号ＷＤＥの活性化に応
答して入力バッファ１２７から与えられた内部書込デー
タを増幅してグローバルＩＯバスＧＩＯＢへ伝達する書
込ドライバ１２８を含む。
【０１０１】図１９は、図１７に示す列選択制御回路１
０６の構成の一例を示す図である。図１９において、列
選択制御回路１０６は、内部読出動作指示信号φＡＣＴ
Ｒと内部書込動作指示信号φＡＣＴＷを受けるＯＲゲー
ト１３０ａと、ＯＲゲート１３０ａの出力信号とコラム
禁止信号ＣＩＮＴとを受けるゲート回路１３０ｂと、ゲ
ート回路１３０ｂの出力信号の活性化に応答して、コラ
ムアドレスラッチ指示信号ＣＡＬおよびコラムデコーダ
イネーブル信号ＣＤＥを出力するデコード制御回路１３
２と、内部読出動作指示信号φＡＣＴＲとコラム禁止信
号ＣＩＮＴを受けるゲート回路１３４と、ゲート回路１
３４の出力信号の立上がりに応答してプリアンプイネー
ブル信号ＰＡＥおよび出力バッファイネーブル信号ＯＥ
を所定期間それぞれ活性化する出力制御回路１３６と、
内部書込動作指示信号φＡＣＴＷとコラム禁止信号ＣＩ
ＮＴを受けるゲート回路１３８と、ゲート回路１３８の
出力信号の活性化に応答してライトドライバイネーブル
信号ＷＤＥを所定のタイミングで所定期間活性状態とす
る書込制御回路１３９を含む。
０６の構成の一例を示す図である。図１９において、列
選択制御回路１０６は、内部読出動作指示信号φＡＣＴ
Ｒと内部書込動作指示信号φＡＣＴＷを受けるＯＲゲー
ト１３０ａと、ＯＲゲート１３０ａの出力信号とコラム
禁止信号ＣＩＮＴとを受けるゲート回路１３０ｂと、ゲ
ート回路１３０ｂの出力信号の活性化に応答して、コラ
ムアドレスラッチ指示信号ＣＡＬおよびコラムデコーダ
イネーブル信号ＣＤＥを出力するデコード制御回路１３
２と、内部読出動作指示信号φＡＣＴＲとコラム禁止信
号ＣＩＮＴを受けるゲート回路１３４と、ゲート回路１
３４の出力信号の立上がりに応答してプリアンプイネー
ブル信号ＰＡＥおよび出力バッファイネーブル信号ＯＥ
を所定期間それぞれ活性化する出力制御回路１３６と、
内部書込動作指示信号φＡＣＴＷとコラム禁止信号ＣＩ
ＮＴを受けるゲート回路１３８と、ゲート回路１３８の
出力信号の活性化に応答してライトドライバイネーブル
信号ＷＤＥを所定のタイミングで所定期間活性状態とす
る書込制御回路１３９を含む。
【０１０２】ゲート回路１３０ｂ、１３４、および１３
８は、コラム禁止信号ＣＩＮＴがＨレベルのときにはデ
ィスエーブル状態とされてＬレベルの信号を出力する。
この内部読出動作指示信号φＡＣＴＲおよび内部書込動
作指示信号φＡＣＴＷは、それぞれセット／リセットフ
リップフロップから生成されてもよい。これらのセット
／リセットフリップフロップは、プリチャージ信号φＰ
ＲＧに応答してリセットされればよい。この図１９に示
すように、コラム禁止信号ＣＩＮＴ（図１７参照）の活
性状態の間（Ｈレベルの間）、列選択制御回路１０６の
動作は禁止されており、完全にセンスアンプ帯による検
知増幅が行なわれる前の列選択動作およびデータの書込
／読出動作は禁止される。
８は、コラム禁止信号ＣＩＮＴがＨレベルのときにはデ
ィスエーブル状態とされてＬレベルの信号を出力する。
この内部読出動作指示信号φＡＣＴＲおよび内部書込動
作指示信号φＡＣＴＷは、それぞれセット／リセットフ
リップフロップから生成されてもよい。これらのセット
／リセットフリップフロップは、プリチャージ信号φＰ
ＲＧに応答してリセットされればよい。この図１９に示
すように、コラム禁止信号ＣＩＮＴ（図１７参照）の活
性状態の間（Ｈレベルの間）、列選択制御回路１０６の
動作は禁止されており、完全にセンスアンプ帯による検
知増幅が行なわれる前の列選択動作およびデータの書込
／読出動作は禁止される。
【０１０３】図２０（Ａ）は、図１８に示す出力バッフ
ァ１２６の１ビットのデータに対する構成の一例を示す
図である。図２０（Ａ）において、出力バッファ１２６
は、プリアンプから読出された内部読出データｉｎｔＤ
を受けるインバータ１４０と、内部読出データｉｎｔＤ
と出力バッファイネーブル信号ＯＥを受けるＡＮＤ回路
１４２と、出力バッファイネーブル信号ＯＥとインバー
タ１４０の出力信号を受けるＡＮＤ回路１４４と、ＡＮ
Ｄ回路１４２の出力信号がＨレベルのときに導通し、電
源電圧レベルの信号を読出データＤｏｕｔ（Ｑ）として
出力するｎチャネルＭＯＳトランジスタ１４６と、ＡＮ
Ｄ回路１４４の出力信号がＨレベルのときに導通し、接
地電圧レベルの読出データＤｏｕｔ（Ｑ）を出力するｎ
チャネルＭＯＳトランジスタ１４８を含む。
ァ１２６の１ビットのデータに対する構成の一例を示す
図である。図２０（Ａ）において、出力バッファ１２６
は、プリアンプから読出された内部読出データｉｎｔＤ
を受けるインバータ１４０と、内部読出データｉｎｔＤ
と出力バッファイネーブル信号ＯＥを受けるＡＮＤ回路
１４２と、出力バッファイネーブル信号ＯＥとインバー
タ１４０の出力信号を受けるＡＮＤ回路１４４と、ＡＮ
Ｄ回路１４２の出力信号がＨレベルのときに導通し、電
源電圧レベルの信号を読出データＤｏｕｔ（Ｑ）として
出力するｎチャネルＭＯＳトランジスタ１４６と、ＡＮ
Ｄ回路１４４の出力信号がＨレベルのときに導通し、接
地電圧レベルの読出データＤｏｕｔ（Ｑ）を出力するｎ
チャネルＭＯＳトランジスタ１４８を含む。
【０１０４】出力バッファイネーブル信号ＯＥがＬレベ
ルのときには、ＡＮＤ回路１４２および１４４はともに
Ｌレベルの出力信号を生成し、ＭＯＳトランジスタ１４
６および１４８はともに非導通状態であり、読出データ
Ｄｏｕｔは出力インピーダンス状態である。出力バッフ
ァイネーブル信号ＯＥがＨレベルとされると、ＡＮＤ回
路１４２および１４４がバッファとして動作し、内部読
出データｉｎｔＤに応じた読出データＤｏｕｔが装置外
部へ出力される。
ルのときには、ＡＮＤ回路１４２および１４４はともに
Ｌレベルの出力信号を生成し、ＭＯＳトランジスタ１４
６および１４８はともに非導通状態であり、読出データ
Ｄｏｕｔは出力インピーダンス状態である。出力バッフ
ァイネーブル信号ＯＥがＨレベルとされると、ＡＮＤ回
路１４２および１４４がバッファとして動作し、内部読
出データｉｎｔＤに応じた読出データＤｏｕｔが装置外
部へ出力される。
【０１０５】図２０（Ｂ）は、出力バッファイネーブル
信号発生部の構成を示す図である。この出力バッファイ
ネーブル信号発生部は、図１７に示す列選択制御回路１
０６に含まれる。図２０（Ｂ）において出力バッファイ
ネーブル信号発生部は、内部読出動作活性化信号φＡＣ
ＴＲとコラム禁止信号ＣＩＮＴを受けるゲート回路１５
０と、ゲート回路１５０の出力信号の立上がりに応答し
てカウントを行ない、所定期間経過後Ｈレベルとなる出
力イネーブル信号ＯＥを生成する出力レイテンシーカウ
ンタ１５２を含む。この出力レイテンシーカウンタ１５
２は、予め設定された、またはコマンドにより定められ
るバースト長期間、この出力バッファイネーブル信号Ｏ
ＥをＨレベルとする。
信号発生部の構成を示す図である。この出力バッファイ
ネーブル信号発生部は、図１７に示す列選択制御回路１
０６に含まれる。図２０（Ｂ）において出力バッファイ
ネーブル信号発生部は、内部読出動作活性化信号φＡＣ
ＴＲとコラム禁止信号ＣＩＮＴを受けるゲート回路１５
０と、ゲート回路１５０の出力信号の立上がりに応答し
てカウントを行ない、所定期間経過後Ｈレベルとなる出
力イネーブル信号ＯＥを生成する出力レイテンシーカウ
ンタ１５２を含む。この出力レイテンシーカウンタ１５
２は、予め設定された、またはコマンドにより定められ
るバースト長期間、この出力バッファイネーブル信号Ｏ
ＥをＨレベルとする。
【０１０６】内部読出動作活性化信号φＡＣＴＲは、図
１７に示すように、リードコマンドＲＥＡＤまたはアク
ティブリードコマンドＡＣＴＲが与えられるとＨレベル
の活性状態とされる。センスアンプ競合検出信号ＰＲは
センスアンプ帯の競合が生じたときには、所定期間（ｔ
ＲＰ）Ｈレベルとされる。この間、ゲート回路１５０の
出力信号はＬレベルである。なお、図１７に示す列選択
制御回路１０６は、コラム禁止信号ＣＩＮＴがＬレベル
とされてから内部動作を開始する。通常は、リードコマ
ンドまたはライトコマンドが与えられるときには、この
ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過した後に与えら
れる。また、アクティブコマンドが続いて与えられる場
合においても、ＲＡＳプリチャージ期間が経過した後に
与えられる。したがって通常動作時においては、内部読
出動作活性化信号φＡＣＴＲの活性化およびコラム禁止
信号ＣＩＮＴの非活性化に従って、出力レイテンシーカ
ウンタ１５２はカウント動作を開始する（この場合、セ
ンスアンプ帯競合検出信号ＰＲはＬレベルである）。一
方、センスアンプ帯の競合が生じている場合には、出力
レイテンシーカウンタ１５２は、このセンスアンプ帯の
競合が完了した後にコラム禁止信号ＣＩＮＴが非活性化
されてからカウント動作を開始する。ここで、内部読出
動作指示信号φＡＣＴＲは、読出動作期間中Ｈレベルに
保持されることを想定している。したがって出力バッフ
ァイネーブル信号ＯＥは、この半導体記憶装置から正確
に読出データが出力されるタイミングを与える。
１７に示すように、リードコマンドＲＥＡＤまたはアク
ティブリードコマンドＡＣＴＲが与えられるとＨレベル
の活性状態とされる。センスアンプ競合検出信号ＰＲは
センスアンプ帯の競合が生じたときには、所定期間（ｔ
ＲＰ）Ｈレベルとされる。この間、ゲート回路１５０の
出力信号はＬレベルである。なお、図１７に示す列選択
制御回路１０６は、コラム禁止信号ＣＩＮＴがＬレベル
とされてから内部動作を開始する。通常は、リードコマ
ンドまたはライトコマンドが与えられるときには、この
ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過した後に与えら
れる。また、アクティブコマンドが続いて与えられる場
合においても、ＲＡＳプリチャージ期間が経過した後に
与えられる。したがって通常動作時においては、内部読
出動作活性化信号φＡＣＴＲの活性化およびコラム禁止
信号ＣＩＮＴの非活性化に従って、出力レイテンシーカ
ウンタ１５２はカウント動作を開始する（この場合、セ
ンスアンプ帯競合検出信号ＰＲはＬレベルである）。一
方、センスアンプ帯の競合が生じている場合には、出力
レイテンシーカウンタ１５２は、このセンスアンプ帯の
競合が完了した後にコラム禁止信号ＣＩＮＴが非活性化
されてからカウント動作を開始する。ここで、内部読出
動作指示信号φＡＣＴＲは、読出動作期間中Ｈレベルに
保持されることを想定している。したがって出力バッフ
ァイネーブル信号ＯＥは、この半導体記憶装置から正確
に読出データが出力されるタイミングを与える。
【０１０７】図２１は、この発明の実施の形態４におい
て用いられる有効データ信号出力部の構成を示す図であ
る。この有効データ信号出力部は、センスアンプ帯競合
が生じた場合、または通常動作モードにおいて、確実
に、外部の装置（プロセサ）が要求したデータが出力さ
れたことを示す。
て用いられる有効データ信号出力部の構成を示す図であ
る。この有効データ信号出力部は、センスアンプ帯競合
が生じた場合、または通常動作モードにおいて、確実
に、外部の装置（プロセサ）が要求したデータが出力さ
れたことを示す。
【０１０８】図２１において、有効データ信号出力部
は、図１７に示す読出動作指示信号φＲＥＡＤの活性化
に応答してカウント動作を開始する出力レイテンシーカ
ウンタ１５４と、アクティブリードコマンド検出信号φ
ＡＣＴｒの活性化に応答してカウント動作を開始する出
力レイテンシーカウンタ１５６と、出力レイテンシーカ
ウンタ１５４および１５６の出力信号を受けるＯＲ回路
１５８と、出力バッファイネーブル信号ＯＥを受けるイ
ンバータ１６０と、インバータ１６０の出力信号とＯＲ
回路１５８の出力信号を受けるＡＮＤ回路１６２と、Ａ
ＮＤ回路１６２の出力信号がＨレベルのときに導通し、
データ有効信号／ＤＶを電源電圧レベルのＨレベルに駆
動するｎチャネルＭＯＳトランジスタ１６４と、出力バ
ッファイネーブル信号ＯＥがＨレベルのときに導通し、
データ有効信号／ＤＶを接地電位レベルに放電するｎチ
ャネルＭＯＳトランジスタ１６６を含む。出力レイテン
シーカウンタ１５４は、図２０（Ｂ）に示す出力レイテ
ンシーカウンタ１５２と同じレイテンシー期間をカウン
トする。一方、出力レイテンシーカウンタ１５６は、こ
の出力レイテンシーカウンタ１６２および１５４の有す
るレイテンシー期間と図１７に示す遅延回路１０２の有
する遅延期間の和のレイテンシー期間をカウントする。
ＯＲ回路１５８からは、リードコマンドまたはアクティ
ブリードコマンドが与えられてから有効データが出力さ
れる、予め定められたレイテンシー期間に従った信号Ｃ
Ｏが出力される。したがって、センスアンプ帯の競合が
生じたときには、すなわちアクティブリードコマンドが
与えられたときには、予め定められたレイテンシー経過
後、信号ＣＯがＨレベルとされても、有効データが出力
されない場合が生じる。そこで、このデータ有効信号／
ＤＶを用いることにより、正確に装置外部の処理装置
（プロセサ）に対し、要求したデータが出力されること
を示す。
は、図１７に示す読出動作指示信号φＲＥＡＤの活性化
に応答してカウント動作を開始する出力レイテンシーカ
ウンタ１５４と、アクティブリードコマンド検出信号φ
ＡＣＴｒの活性化に応答してカウント動作を開始する出
力レイテンシーカウンタ１５６と、出力レイテンシーカ
ウンタ１５４および１５６の出力信号を受けるＯＲ回路
１５８と、出力バッファイネーブル信号ＯＥを受けるイ
ンバータ１６０と、インバータ１６０の出力信号とＯＲ
回路１５８の出力信号を受けるＡＮＤ回路１６２と、Ａ
ＮＤ回路１６２の出力信号がＨレベルのときに導通し、
データ有効信号／ＤＶを電源電圧レベルのＨレベルに駆
動するｎチャネルＭＯＳトランジスタ１６４と、出力バ
ッファイネーブル信号ＯＥがＨレベルのときに導通し、
データ有効信号／ＤＶを接地電位レベルに放電するｎチ
ャネルＭＯＳトランジスタ１６６を含む。出力レイテン
シーカウンタ１５４は、図２０（Ｂ）に示す出力レイテ
ンシーカウンタ１５２と同じレイテンシー期間をカウン
トする。一方、出力レイテンシーカウンタ１５６は、こ
の出力レイテンシーカウンタ１６２および１５４の有す
るレイテンシー期間と図１７に示す遅延回路１０２の有
する遅延期間の和のレイテンシー期間をカウントする。
ＯＲ回路１５８からは、リードコマンドまたはアクティ
ブリードコマンドが与えられてから有効データが出力さ
れる、予め定められたレイテンシー期間に従った信号Ｃ
Ｏが出力される。したがって、センスアンプ帯の競合が
生じたときには、すなわちアクティブリードコマンドが
与えられたときには、予め定められたレイテンシー経過
後、信号ＣＯがＨレベルとされても、有効データが出力
されない場合が生じる。そこで、このデータ有効信号／
ＤＶを用いることにより、正確に装置外部の処理装置
（プロセサ）に対し、要求したデータが出力されること
を示す。
【０１０９】図２２は、図２０および図２１に示す出力
バッファおよびデータ有効信号出力部の動作を示すタイ
ミングチャート図である。以下、この図２２を参照し
て、データ有効信号の出力シーケンスについて説明す
る。ここで図２２においては、アクティブリードコマン
ドＡＣＴＲが与えられたときの動作が示される。
バッファおよびデータ有効信号出力部の動作を示すタイ
ミングチャート図である。以下、この図２２を参照し
て、データ有効信号の出力シーケンスについて説明す
る。ここで図２２においては、アクティブリードコマン
ドＡＣＴＲが与えられたときの動作が示される。
【０１１０】時刻ｔ１において、バンクＢＡ０（メモリ
ブロックＭＢ♯０）に対しアクティブリードコマンドＡ
ＣＴＲが与えられる。このアクティブリードコマンドＡ
ＣＴＲに従って、バンクアドレスＢＡ０が指定するメモ
リブロックＭＢ♯０に対するアクセス動作が行なわれ
る。このアクティブリードコマンドに従って、内部アク
ティブリード指示信号φＡＣＴｒが活性状態とされ、図
２１に示す出力レイテンシーカウンタ１６５がカウント
動作を開始し、所定期間経過後、ＯＲ回路１５８からの
信号ＣＯがＨレベルとされる。センスアンプ帯に競合が
生じていない場合においては、信号ＰＲはＬレベルであ
り、信号ＣＩＮＴもＬＬレベルであり、したがって図２
０（Ｂ）に示す出力レイテンシーカウンタ１５２も内部
読出動作指示信号φＡＣＴＲに従ってカウント動作を行
ない、所定期間経過後出力バッファイネーブル信号ＯＥ
を出力する。
ブロックＭＢ♯０）に対しアクティブリードコマンドＡ
ＣＴＲが与えられる。このアクティブリードコマンドＡ
ＣＴＲに従って、バンクアドレスＢＡ０が指定するメモ
リブロックＭＢ♯０に対するアクセス動作が行なわれ
る。このアクティブリードコマンドに従って、内部アク
ティブリード指示信号φＡＣＴｒが活性状態とされ、図
２１に示す出力レイテンシーカウンタ１６５がカウント
動作を開始し、所定期間経過後、ＯＲ回路１５８からの
信号ＣＯがＨレベルとされる。センスアンプ帯に競合が
生じていない場合においては、信号ＰＲはＬレベルであ
り、信号ＣＩＮＴもＬＬレベルであり、したがって図２
０（Ｂ）に示す出力レイテンシーカウンタ１５２も内部
読出動作指示信号φＡＣＴＲに従ってカウント動作を行
ない、所定期間経過後出力バッファイネーブル信号ＯＥ
を出力する。
【０１１１】この出力レイテンシーカウンタ１５６の有
するレイテンシー期間は、出力レイテンシーカウンタ１
５２の有するレイテンシー期間と図１７に示す遅延回路
１０２の有する遅延期間と同じである。したがって、ほ
ぼ同じ期間に信号ＣＯおよびＯＥがＨレベルとされる。
信号ＣＯおよびＯＥがともにＬレベルのときには、図２
１に示すＭＯＳトランジスタ１６４および１６６はとも
に非導通状態であり、データ有効信号／ＤＶは、ハイイ
ンピーダンス状態にある。出力バッファイネーブル信号
ＯＥがＨレベルとなると、図２１に示すＭＯＳトランジ
スタ１６６が導通し、一方、ＭＯＳトランジスタ１６４
は非導通状態にあり、データ有効信号／ＤＶが、接地電
位レベルのＬレベルに駆動される。これにより、装置外
部の処理装置は、有効データが出力されることを知る。
この出力バッファイネーブル信号ＯＥは、通常「バース
ト長」と呼ばれる期間Ｈレベルとされ、この期間、デー
タがクロック信号Ｐに同期して順次出力される。このア
クティブリードコマンドＡＣＴＲは、プリチャージ動作
は指示していない。したがってメモリブロックＭＢ♯０
は活性状態にある。この状態において、時刻ｔ２におい
て、バンクアドレスＢＡ１に従ってアクティブリードコ
マンドＡＣＴＲが与えられる。ただし、ここで時刻ｔ１
およびｔ２の間の時間は、ＣＡＳレイテンシーおよびバ
ースト長を考慮して読出データの衝突が生じない期間に
設定されていると想定する。したがってバンクアドレス
ＢＡ０で指定されたメモリブロックＭＢ♯０から、順次
必要とされるデータが読出され、指定のバースト長期間
経過後、信号ＣＯおよびＯＥがＬレベルとなり、出力デ
ータＤｏｕｔおよびデータ有効信号／ＤＶはともにハイ
インピーダンス状態となる。
するレイテンシー期間は、出力レイテンシーカウンタ１
５２の有するレイテンシー期間と図１７に示す遅延回路
１０２の有する遅延期間と同じである。したがって、ほ
ぼ同じ期間に信号ＣＯおよびＯＥがＨレベルとされる。
信号ＣＯおよびＯＥがともにＬレベルのときには、図２
１に示すＭＯＳトランジスタ１６４および１６６はとも
に非導通状態であり、データ有効信号／ＤＶは、ハイイ
ンピーダンス状態にある。出力バッファイネーブル信号
ＯＥがＨレベルとなると、図２１に示すＭＯＳトランジ
スタ１６６が導通し、一方、ＭＯＳトランジスタ１６４
は非導通状態にあり、データ有効信号／ＤＶが、接地電
位レベルのＬレベルに駆動される。これにより、装置外
部の処理装置は、有効データが出力されることを知る。
この出力バッファイネーブル信号ＯＥは、通常「バース
ト長」と呼ばれる期間Ｈレベルとされ、この期間、デー
タがクロック信号Ｐに同期して順次出力される。このア
クティブリードコマンドＡＣＴＲは、プリチャージ動作
は指示していない。したがってメモリブロックＭＢ♯０
は活性状態にある。この状態において、時刻ｔ２におい
て、バンクアドレスＢＡ１に従ってアクティブリードコ
マンドＡＣＴＲが与えられる。ただし、ここで時刻ｔ１
およびｔ２の間の時間は、ＣＡＳレイテンシーおよびバ
ースト長を考慮して読出データの衝突が生じない期間に
設定されていると想定する。したがってバンクアドレス
ＢＡ０で指定されたメモリブロックＭＢ♯０から、順次
必要とされるデータが読出され、指定のバースト長期間
経過後、信号ＣＯおよびＯＥがＬレベルとなり、出力デ
ータＤｏｕｔおよびデータ有効信号／ＤＶはともにハイ
インピーダンス状態となる。
【０１１２】時刻ｔ２において、メモリブロックＭＢ♯
０の活性状態において、バンクアドレスＢＡ１に従って
アクティブリードコマンドＡＣＴＲを与える。このバン
クアドレスＢＡ１は、センスアンプ帯ＳＡ♯１をメモリ
ブロックＭＢ♯０と共有するメモリブロックＭＢ♯１を
指定する。この状態においては、先に説明したように、
メモリブロックＭＢ♯０のプリチャージが実行される。
このバンクアドレスＢＡ０が指定するメモリブロックＭ
Ｂ♯０のプリチャージ完了後、バンクアドレスＢＡ１が
指定するメモリブロックの活性化が行なわれる。装置外
部においては、このセンスアンプ帯の競合が生じるてい
ることは認識されず（図１６に示す期間コマンド入力禁
止信号により知ることはできる）、予め定められたレイ
テンシー経過後に有効データが出力されるかどうか判別
できない。
０の活性状態において、バンクアドレスＢＡ１に従って
アクティブリードコマンドＡＣＴＲを与える。このバン
クアドレスＢＡ１は、センスアンプ帯ＳＡ♯１をメモリ
ブロックＭＢ♯０と共有するメモリブロックＭＢ♯１を
指定する。この状態においては、先に説明したように、
メモリブロックＭＢ♯０のプリチャージが実行される。
このバンクアドレスＢＡ０が指定するメモリブロックＭ
Ｂ♯０のプリチャージ完了後、バンクアドレスＢＡ１が
指定するメモリブロックの活性化が行なわれる。装置外
部においては、このセンスアンプ帯の競合が生じるてい
ることは認識されず（図１６に示す期間コマンド入力禁
止信号により知ることはできる）、予め定められたレイ
テンシー経過後に有効データが出力されるかどうか判別
できない。
【０１１３】この場合、アクティブリードコマンドに従
って、図２１に示す出力レイテンシーカウンタ１５６の
出力信号がＨレベルとなり、応じて信号ＣＯが所定期間
経過後Ｈレベルとなる。しかしながら、この期間におい
て、センスアンプ競合検出信号ＰＲが所定期間Ｈレベル
とされているため、コラム禁止信号ＣＩＮＴを介して出
力レイテンシーカウンタ１５２からの出力バッファイネ
ーブル信号ＯＥは、Ｌレベルを維持する。この状態にお
いては、図２１に示すように、ＭＯＳトランジスタ１６
６が非導通状態であり、一方ＭＯＳトランジスタ１６４
が、信号ＣＯの立上がりに応答して導通し、データ有効
信号／ＤＶがＨレベルとされる。したがってこのデータ
有効信号／ＤＶがＨレベルにあることを外部のプロセサ
がモニタし、センスアンプ帯の競合により、有効データ
が出力されていないことを認識する（プリチャージウエ
イト状態）。
って、図２１に示す出力レイテンシーカウンタ１５６の
出力信号がＨレベルとなり、応じて信号ＣＯが所定期間
経過後Ｈレベルとなる。しかしながら、この期間におい
て、センスアンプ競合検出信号ＰＲが所定期間Ｈレベル
とされているため、コラム禁止信号ＣＩＮＴを介して出
力レイテンシーカウンタ１５２からの出力バッファイネ
ーブル信号ＯＥは、Ｌレベルを維持する。この状態にお
いては、図２１に示すように、ＭＯＳトランジスタ１６
６が非導通状態であり、一方ＭＯＳトランジスタ１６４
が、信号ＣＯの立上がりに応答して導通し、データ有効
信号／ＤＶがＨレベルとされる。したがってこのデータ
有効信号／ＤＶがＨレベルにあることを外部のプロセサ
がモニタし、センスアンプ帯の競合により、有効データ
が出力されていないことを認識する（プリチャージウエ
イト状態）。
【０１１４】バンクアドレスアドレスＢＡ０が指定する
メモリブロックＭＢ♯０のプリチャージが完了し、バン
クアドレスＢＡ１が指定するメモリブロックＭＢ♯１の
活性化および列選択動作が行なわれると、図２０（Ｂ）
に示す出力レイテンシーカウンタ１５２からの出力バッ
ファイネーブル信号ＯＥがＨレベルとなり、時刻ｔ４に
おいて、有効データが出力される。この出力バッファイ
ネーブル信号ＯＥがＨレベルとなると、図２１に示すＭ
ＯＳトランジスタ１６６が導通し、データ有効信号／Ｄ
ＶがＬレベルとされる。したがって時刻ｔ４から、有効
データが出力されることを、このデータ有効信号／ＤＶ
をモニタすることにより、記憶装置の外部のプロセサは
認識することができる。これにより、センスアンプ帯の
競合が生じた場合においても、記憶装置外部の処理装置
は、正確に必要とされるデータを取込むことができる。
メモリブロックＭＢ♯０のプリチャージが完了し、バン
クアドレスＢＡ１が指定するメモリブロックＭＢ♯１の
活性化および列選択動作が行なわれると、図２０（Ｂ）
に示す出力レイテンシーカウンタ１５２からの出力バッ
ファイネーブル信号ＯＥがＨレベルとなり、時刻ｔ４に
おいて、有効データが出力される。この出力バッファイ
ネーブル信号ＯＥがＨレベルとなると、図２１に示すＭ
ＯＳトランジスタ１６６が導通し、データ有効信号／Ｄ
ＶがＬレベルとされる。したがって時刻ｔ４から、有効
データが出力されることを、このデータ有効信号／ＤＶ
をモニタすることにより、記憶装置の外部のプロセサは
認識することができる。これにより、センスアンプ帯の
競合が生じた場合においても、記憶装置外部の処理装置
は、正確に必要とされるデータを取込むことができる。
【０１１５】リードコマンドが与えられるときにはこの
ようなセンスアンプ帯の競合は生じない。この場合にお
いては、図２０（Ｂ）に示す出力レイテンシーカウンタ
１５２および図２１に示す出力レイテンシーカウンタ１
５４が、ほぼ同じタイミングで動作するため、出力バッ
ファイネーブル信号ＯＥおよび信号ＣＯはほぼ同じタイ
ミングでＨレベルの活性状態とされる。したがってリー
ドコマンドを与えた場合においても、正確に有効データ
が出力されたことを認識することができる。
ようなセンスアンプ帯の競合は生じない。この場合にお
いては、図２０（Ｂ）に示す出力レイテンシーカウンタ
１５２および図２１に示す出力レイテンシーカウンタ１
５４が、ほぼ同じタイミングで動作するため、出力バッ
ファイネーブル信号ＯＥおよび信号ＣＯはほぼ同じタイ
ミングでＨレベルの活性状態とされる。したがってリー
ドコマンドを与えた場合においても、正確に有効データ
が出力されたことを認識することができる。
【０１１６】なお、上述の実施の形態４においては、デ
ータ有効信号／ＤＶが、プロセサが要求するデータ（期
待データ）が出力されているときにはＬレベルされ、セ
ンスアンプ帯の競合によるプリチャージウエイト状態時
においてはＨレベルとされているが、逆に、プリチャー
ジウエイト状態においては、信号／ＤＶがＬレベルとさ
れ、期待データ出力期間中信号／ＤＶがＨレベルとされ
てもよい。有効データ信号／ＤＶは、スタンバイ状態時
（レイテンシーで示されるデータ出力期間時と実際のデ
ータ出力期間時以外の期間）はハイインピーダンス状態
であり、このハイインピーダンス状態は、データの有効
／無効は示さない。
ータ有効信号／ＤＶが、プロセサが要求するデータ（期
待データ）が出力されているときにはＬレベルされ、セ
ンスアンプ帯の競合によるプリチャージウエイト状態時
においてはＨレベルとされているが、逆に、プリチャー
ジウエイト状態においては、信号／ＤＶがＬレベルとさ
れ、期待データ出力期間中信号／ＤＶがＨレベルとされ
てもよい。有効データ信号／ＤＶは、スタンバイ状態時
（レイテンシーで示されるデータ出力期間時と実際のデ
ータ出力期間時以外の期間）はハイインピーダンス状態
であり、このハイインピーダンス状態は、データの有効
／無効は示さない。
【０１１７】以上のように、この発明の実施の形態４に
従えば、データ有効信号出力部を設けたため、外部の装
置は、半導体記憶装置内において、センスアンプ帯の競
合が生じた場合においても、正確に必要とされるデータ
を取込むことができる。
従えば、データ有効信号出力部を設けたため、外部の装
置は、半導体記憶装置内において、センスアンプ帯の競
合が生じた場合においても、正確に必要とされるデータ
を取込むことができる。
【０１１８】［実施の形態５］図２３は、この発明の実
施の形態５に従う半導体記憶装置のデータ有効信号出力
部の構成を示す図である。図２３においては、出力レイ
テンシーカウンタ１５２ａは、出力バッファイネーブル
信号ＯＥよりも１ないし２クロックサイクル期間速いタ
イミングでデータ有効イネーブル信号ＯＥＦを出力す
る。このデータ有効信号イネーブル信号ＯＥＦがインバ
ータ１６０およびＭＯＳトランジスタ１６６へ与えられ
る。他の構成は、図２１に示す構成と同じである。
施の形態５に従う半導体記憶装置のデータ有効信号出力
部の構成を示す図である。図２３においては、出力レイ
テンシーカウンタ１５２ａは、出力バッファイネーブル
信号ＯＥよりも１ないし２クロックサイクル期間速いタ
イミングでデータ有効イネーブル信号ＯＥＦを出力す
る。このデータ有効信号イネーブル信号ＯＥＦがインバ
ータ１６０およびＭＯＳトランジスタ１６６へ与えられ
る。他の構成は、図２１に示す構成と同じである。
【０１１９】図２４は、図２３に示すデータ有効信号出
力部の動作を示すタイミングチャート図である。時刻ｔ
１において、バンクアドレスＢＡおよびアクティブリー
ドコマンドＡＣＴＲが与えられる。この場合、通常動作
時であり、センスアンプ帯の競合は生じていない。この
状態においては、時刻ｔ３から、出力バッファイネーブ
ル信号ＯＥに従って有効データが出力される。この出力
バッファイネーブル信号ＯＥよりも１クロックサイクル
速いタイミングでデータ有効イネーブル信号ＯＥＦが活
性状態とされ、応じてデータ有効信号／ＤＶがＬレベル
とされる。バースト長期間が経過すると、時刻ｔ４にお
いて、データ有効信号／ＤＶがハイインピーダンス状態
とされる。次の時刻ｔ５においても、有効データが出力
される。外部のプロセサは、バースト長により読出すべ
きデータ数を検出しており、したがって有効データ信号
／ＤＶが活性状態とされると、次のクロックサイクルか
ら有効データを取込むことができる。したがって、有効
データが出力されることが信号／ＤＶにより知らされて
から１クロックサイクル経過後に、有効データを取込む
ことができ、データを取込む時間的マージンを取ること
ができ、確実に有効データを外部の装置が取込むことが
できる。
力部の動作を示すタイミングチャート図である。時刻ｔ
１において、バンクアドレスＢＡおよびアクティブリー
ドコマンドＡＣＴＲが与えられる。この場合、通常動作
時であり、センスアンプ帯の競合は生じていない。この
状態においては、時刻ｔ３から、出力バッファイネーブ
ル信号ＯＥに従って有効データが出力される。この出力
バッファイネーブル信号ＯＥよりも１クロックサイクル
速いタイミングでデータ有効イネーブル信号ＯＥＦが活
性状態とされ、応じてデータ有効信号／ＤＶがＬレベル
とされる。バースト長期間が経過すると、時刻ｔ４にお
いて、データ有効信号／ＤＶがハイインピーダンス状態
とされる。次の時刻ｔ５においても、有効データが出力
される。外部のプロセサは、バースト長により読出すべ
きデータ数を検出しており、したがって有効データ信号
／ＤＶが活性状態とされると、次のクロックサイクルか
ら有効データを取込むことができる。したがって、有効
データが出力されることが信号／ＤＶにより知らされて
から１クロックサイクル経過後に、有効データを取込む
ことができ、データを取込む時間的マージンを取ること
ができ、確実に有効データを外部の装置が取込むことが
できる。
【０１２０】時刻ｔ４において、アクティブリードコマ
ンドＡＣＴＲおよびバンクアドレスＢＡ１が与えられる
と、センスアンプ帯の競合が生じており、バンクアドレ
スＢＡ０が指定するメモリブロックＭＢ♯０の非活性化
が行なわれる。この場合、有効データが出力される期間
において、出力すべきデータはまだ準備されていないた
め、信号ＯＥがＬレベルのままであり（出力レイテンシ
ーカウンタ１５２ａはカウントアップ動作を完了してい
ない）、有効データ信号／ＤＶはＭＯＳトランジスタ１
６４により、Ｈレベルへ駆動される。これにより、外部
の装置は、センスアンプ帯の競合により、バンクのプリ
チャージが行なわれていることを認識し、ウエイト状態
を維持する。
ンドＡＣＴＲおよびバンクアドレスＢＡ１が与えられる
と、センスアンプ帯の競合が生じており、バンクアドレ
スＢＡ０が指定するメモリブロックＭＢ♯０の非活性化
が行なわれる。この場合、有効データが出力される期間
において、出力すべきデータはまだ準備されていないた
め、信号ＯＥがＬレベルのままであり（出力レイテンシ
ーカウンタ１５２ａはカウントアップ動作を完了してい
ない）、有効データ信号／ＤＶはＭＯＳトランジスタ１
６４により、Ｈレベルへ駆動される。これにより、外部
の装置は、センスアンプ帯の競合により、バンクのプリ
チャージが行なわれていることを認識し、ウエイト状態
を維持する。
【０１２１】競合バンクのプリチャージが完了し、アク
セスされるべきバンクが選択状態とされ、必要とされる
データの読出しが行なわれると、まず時刻ｔ６におい
て、イネーブル信号ＯＥＦがＨレベルとされ、有効デー
タ信号／ＤＶがＬレベルとされる。次いで時刻ｔ７から
始まるクロックサイクルにおいて、有効データが順次出
力される。
セスされるべきバンクが選択状態とされ、必要とされる
データの読出しが行なわれると、まず時刻ｔ６におい
て、イネーブル信号ＯＥＦがＨレベルとされ、有効デー
タ信号／ＤＶがＬレベルとされる。次いで時刻ｔ７から
始まるクロックサイクルにおいて、有効データが順次出
力される。
【０１２２】このように、１または複数サイクル前に、
データ有効信号／ＤＶをＬレベルの活性状態とすること
により、外部の装置は余裕を持って有効データを確実に
取込むことができる。
データ有効信号／ＤＶをＬレベルの活性状態とすること
により、外部の装置は余裕を持って有効データを確実に
取込むことができる。
【０１２３】図２５は、図２３に示す出力レイテンシー
カウンタ１５２ａの構成を概略的に示す図である。図２
５において、出力レイテンシーカウンタ１５２ａは、図
２０（Ｂ）に示すゲート回路１５０から与えられる信号
に応答して起動され、クロック信号Ｐをカウントするカ
ウント回路１５２ａａと、カウント回路１５２ａａから
のカウントアップ信号ｃｕａに従って起動されてクロッ
ク信号Ｐをカウントし、そのカウント値が所定の値に到
達するまで出力バッファイネーブル信号ＯＥをＨレベル
に保持するカウント回路１５２ａｂと、カウント回路１
５２ａａからのカウントアップ信号ｃｕｆに応答して起
動され、クロック信号Ｐをカウントし、そのカウント値
が所定値に到達するまでイネーブル信号ＯＥＦをＨレベ
ルに駆動するカウント回路１５２ａｃを含む。
カウンタ１５２ａの構成を概略的に示す図である。図２
５において、出力レイテンシーカウンタ１５２ａは、図
２０（Ｂ）に示すゲート回路１５０から与えられる信号
に応答して起動され、クロック信号Ｐをカウントするカ
ウント回路１５２ａａと、カウント回路１５２ａａから
のカウントアップ信号ｃｕａに従って起動されてクロッ
ク信号Ｐをカウントし、そのカウント値が所定の値に到
達するまで出力バッファイネーブル信号ＯＥをＨレベル
に保持するカウント回路１５２ａｂと、カウント回路１
５２ａａからのカウントアップ信号ｃｕｆに応答して起
動され、クロック信号Ｐをカウントし、そのカウント値
が所定値に到達するまでイネーブル信号ＯＥＦをＨレベ
ルに駆動するカウント回路１５２ａｃを含む。
【０１２４】カウント回路１５２ａａのカウントするク
ロックサイクル数は、出力レイテンシー数であり、カウ
ント回路１５２ａｂおよび１５２ａｃがカウントするク
ロックサイクル数はバースト長で規定されるクロックサ
イクル数である。したがってカウント回路１５２ａｂお
よび１５２ａｃは、カウント回路１５２ａａからのカウ
ントアップ指示信号に従ってバースト長で規定されるク
ロックサイクル期間信号ＯＥおよびＯＥＦをそれぞれＨ
レベルへ駆動する。このカウント回路１５２ａａから出
力されるカウントアップ信号ｃｕｆが、出力レイテンシ
ー経過後活性状態とされるカウントアップ信号ｃｕａよ
りも速いタイミング（クロックサイクル）で活性状態と
されればよい。
ロックサイクル数は、出力レイテンシー数であり、カウ
ント回路１５２ａｂおよび１５２ａｃがカウントするク
ロックサイクル数はバースト長で規定されるクロックサ
イクル数である。したがってカウント回路１５２ａｂお
よび１５２ａｃは、カウント回路１５２ａａからのカウ
ントアップ指示信号に従ってバースト長で規定されるク
ロックサイクル期間信号ＯＥおよびＯＥＦをそれぞれＨ
レベルへ駆動する。このカウント回路１５２ａａから出
力されるカウントアップ信号ｃｕｆが、出力レイテンシ
ー経過後活性状態とされるカウントアップ信号ｃｕａよ
りも速いタイミング（クロックサイクル）で活性状態と
されればよい。
【０１２５】以上のように、この発明の実施の形態５に
従えば、有効データが出力されるクロックサイクルより
も前のサイクルでデータ有効信号を活性状態としている
ため、外部装置は、余裕を持って有効データを取込むこ
とができる。
従えば、有効データが出力されるクロックサイクルより
も前のサイクルでデータ有効信号を活性状態としている
ため、外部装置は、余裕を持って有効データを取込むこ
とができる。
【０１２６】［実施の形態６］図２６は、この発明の実
施の形態６に従う有効データ出力部の構成を概略的に示
す図である。図２６に示す構成においては、図２１に示
すゲート１５８からの信号ＣＯに従ってワンショットの
パルスＣＯＰを発生するワンショットパルス発生器１５
５と、出力レイテンシーカウンタ１５２からの出力バッ
ファイネーブル信号ＯＥに従ってワンショットのパルス
ＯＥＰを発生するワンショットパルス発生器１５９が設
けられる。ワンショットパルス発生器１５５および１５
９は同じ構成を備える。図２６において、ワンショット
パルス発生器１５９の構成を代表的に示す。
施の形態６に従う有効データ出力部の構成を概略的に示
す図である。図２６に示す構成においては、図２１に示
すゲート１５８からの信号ＣＯに従ってワンショットの
パルスＣＯＰを発生するワンショットパルス発生器１５
５と、出力レイテンシーカウンタ１５２からの出力バッ
ファイネーブル信号ＯＥに従ってワンショットのパルス
ＯＥＰを発生するワンショットパルス発生器１５９が設
けられる。ワンショットパルス発生器１５５および１５
９は同じ構成を備える。図２６において、ワンショット
パルス発生器１５９の構成を代表的に示す。
【０１２７】ワンショットパルス発生器１５９は、出力
バッファイネーブル信号ＯＥに従って所定の時間幅を有
するパルス信号を発生するパルス発生回路１６０と、パ
ルス発生回路１６０の立上がりに応答してセットされ、
クロック信号Ｐの立下がりに応答してリセットされるセ
ット／リセットフリップフロップ１６２を含む。このフ
リップフロップ１６２の出力Ｑからパルス信号ＯＥＰが
出力される。パルス信号ＣＯＰはＡＮＤ回路１６２の一
方入力へ与えられ、このＡＮＤ回路１６２は他方入力に
インバータ１６０を介してパルス信号ＯＥＰを受ける。
パルス信号ＯＥＰはまたＭＯＳトランジスタ１６６のゲ
ートへ与えられる。ＭＯＳトランジスタ１６４は、ＡＮ
Ｄ回路１６２の出力信号を受ける。
バッファイネーブル信号ＯＥに従って所定の時間幅を有
するパルス信号を発生するパルス発生回路１６０と、パ
ルス発生回路１６０の立上がりに応答してセットされ、
クロック信号Ｐの立下がりに応答してリセットされるセ
ット／リセットフリップフロップ１６２を含む。このフ
リップフロップ１６２の出力Ｑからパルス信号ＯＥＰが
出力される。パルス信号ＣＯＰはＡＮＤ回路１６２の一
方入力へ与えられ、このＡＮＤ回路１６２は他方入力に
インバータ１６０を介してパルス信号ＯＥＰを受ける。
パルス信号ＯＥＰはまたＭＯＳトランジスタ１６６のゲ
ートへ与えられる。ＭＯＳトランジスタ１６４は、ＡＮ
Ｄ回路１６２の出力信号を受ける。
【０１２８】図２７は、図２６に示す有効データ信号出
力部の動作を示すタイミングチャート図である。この図
２７に示す動作シーケンスにおいても、時刻ｔ１におい
てアクティブリードコマンドＡＣＴＲとバンクアドレス
ＢＡ０が与えられた場合には通常のアクセスが行なわ
れ、時刻ｔ２においてバンクアドレスＢＡ１とアクティ
ブリードコマンドＡＣＴＲが与えられたときにセンスア
ンプ帯の競合が生じたとする。この場合、時刻ｔ１にお
いて与えられたコマンドＡＣＴＲに従って、メモリバン
ク（メモリブロック）の活性化およびメモリセルの選択
が行なわれ、時刻ｔａにおいて、パルス信号ＣＯＰおよ
びＯＥＰがＨレベルに立上がる。この状態においては、
ＭＯＳトランジスタ６６が導通し、データ有効信号／Ｄ
ＶがＬレベルに立下がる。
力部の動作を示すタイミングチャート図である。この図
２７に示す動作シーケンスにおいても、時刻ｔ１におい
てアクティブリードコマンドＡＣＴＲとバンクアドレス
ＢＡ０が与えられた場合には通常のアクセスが行なわ
れ、時刻ｔ２においてバンクアドレスＢＡ１とアクティ
ブリードコマンドＡＣＴＲが与えられたときにセンスア
ンプ帯の競合が生じたとする。この場合、時刻ｔ１にお
いて与えられたコマンドＡＣＴＲに従って、メモリバン
ク（メモリブロック）の活性化およびメモリセルの選択
が行なわれ、時刻ｔａにおいて、パルス信号ＣＯＰおよ
びＯＥＰがＨレベルに立上がる。この状態においては、
ＭＯＳトランジスタ６６が導通し、データ有効信号／Ｄ
ＶがＬレベルに立下がる。
【０１２９】一方、時刻ｔ２において与えられたアクテ
ィブリードコマンドの場合には、センスアンプ帯の競合
が生じており、バンクアドレスＢＡ０で指定されるメモ
リブロックのプリチャージが行なわれる。この場合にお
いては、時刻ｔ３において、ワンショットパルス発生器
１５５からのパルス信号ＣＯＰがＨレベルとされる。一
方、パルス信号ＯＥＰはＬレベルであり、ＡＮＤ回路１
６２の出力信号がＨレベルとされ、ＭＯＳトランジスタ
１６４が導通し、データ有効信号／ＤＶがＨレベルとな
る。
ィブリードコマンドの場合には、センスアンプ帯の競合
が生じており、バンクアドレスＢＡ０で指定されるメモ
リブロックのプリチャージが行なわれる。この場合にお
いては、時刻ｔ３において、ワンショットパルス発生器
１５５からのパルス信号ＣＯＰがＨレベルとされる。一
方、パルス信号ＯＥＰはＬレベルであり、ＡＮＤ回路１
６２の出力信号がＨレベルとされ、ＭＯＳトランジスタ
１６４が導通し、データ有効信号／ＤＶがＨレベルとな
る。
【０１３０】時刻ｔ４において、このアクティブリード
コマンドＡＣＴＲおよびバンクアドレスＢＡに従ってア
クセス動作が行なわれ、有効データが出力される場合、
パルス信号ＯＥＰがＨレベルとなり、ＭＯＳトランジス
タ１６６が導通状態となり、データ有効信号／ＤＶがＬ
レベルとなる。
コマンドＡＣＴＲおよびバンクアドレスＢＡに従ってア
クセス動作が行なわれ、有効データが出力される場合、
パルス信号ＯＥＰがＨレベルとなり、ＭＯＳトランジス
タ１６６が導通状態となり、データ有効信号／ＤＶがＬ
レベルとなる。
【０１３１】この図２７に示すように、データ有効信号
／ＤＶをワンショットパルスの形態で出力しても、デー
タ有効信号はＨレベル、Ｌレベルおよびハイインピーダ
ンス状態のいずれかであり、データの有効／無効および
スタンバイ状態を示すことができる。外部装置は、バー
スト長データにより、読出されるべきデータ数は予め認
識している。
／ＤＶをワンショットパルスの形態で出力しても、デー
タ有効信号はＨレベル、Ｌレベルおよびハイインピーダ
ンス状態のいずれかであり、データの有効／無効および
スタンバイ状態を示すことができる。外部装置は、バー
スト長データにより、読出されるべきデータ数は予め認
識している。
【０１３２】なお図２６に示す構成においては、データ
有効信号／ＤＶは、有効データが出力されるクロックサ
イクルにおいてワンショットパルスの形態でＬレベルと
されている。この場合、パルス信号ＯＥＰは、有効デー
タが出力されるクロックサイクルよりも前のサイクルに
おいて活性状態とされてもよい。パルス信号ＣＯＰも同
様、このパルス信号ＯＥＰと同じクロックサイクルで発
生されるように構成される。予め定められたレイテンシ
ー数経過後よりも１クロックサイクル前に、データ有効
信号／ＤＶがＨレベルとなる。したがって、データの有
効／無効は、常にデータを取込む１ないし数クロックサ
イクル前に認識することができるため、データ有効時お
よび無効時の判定タイミングは同じとすることができ、
外部装置の負荷は軽減される。
有効信号／ＤＶは、有効データが出力されるクロックサ
イクルにおいてワンショットパルスの形態でＬレベルと
されている。この場合、パルス信号ＯＥＰは、有効デー
タが出力されるクロックサイクルよりも前のサイクルに
おいて活性状態とされてもよい。パルス信号ＣＯＰも同
様、このパルス信号ＯＥＰと同じクロックサイクルで発
生されるように構成される。予め定められたレイテンシ
ー数経過後よりも１クロックサイクル前に、データ有効
信号／ＤＶがＨレベルとなる。したがって、データの有
効／無効は、常にデータを取込む１ないし数クロックサ
イクル前に認識することができるため、データ有効時お
よび無効時の判定タイミングは同じとすることができ、
外部装置の負荷は軽減される。
【０１３３】［実施の形態７］図２８は、この発明の実
施の形態７に従うデータ有効信号出力シーケンスを示す
タイミングチャート図である。この図２８に示すタイミ
ングチャートでは、データ有効信号／ＤＶはスタンバイ
状態時にＨレベルとされ、有効データが出力されるとき
にＬレベルとされる。なお動作シーケンスは先の実施の
形態において説明したものと同じである。すなわち、デ
ータ有効信号／ＤＶは、有効データが出力されないとき
にはＨレベルとされる。一方、時刻ｔ１において与えら
れたアクティブリードコマンドＡＣＴＲに従って時刻ｔ
２において有効データが出力されるとき、このデータ有
効信号／ＤＶはＬレベルとされる。時刻ｔ２において再
びアクティブリードコマンドＡＣＴＲが与えられ、有効
データが時刻ｔ４から出力され、予め定められた出力レ
イテンシーから時刻ｔ３において有効データが出力され
ない場合においては、データ有効信号／ＤＶは時刻ｔ３
のときＨレベルに保持され、時刻ｔ４からの有効データ
出力時にＬレベルとされる。
施の形態７に従うデータ有効信号出力シーケンスを示す
タイミングチャート図である。この図２８に示すタイミ
ングチャートでは、データ有効信号／ＤＶはスタンバイ
状態時にＨレベルとされ、有効データが出力されるとき
にＬレベルとされる。なお動作シーケンスは先の実施の
形態において説明したものと同じである。すなわち、デ
ータ有効信号／ＤＶは、有効データが出力されないとき
にはＨレベルとされる。一方、時刻ｔ１において与えら
れたアクティブリードコマンドＡＣＴＲに従って時刻ｔ
２において有効データが出力されるとき、このデータ有
効信号／ＤＶはＬレベルとされる。時刻ｔ２において再
びアクティブリードコマンドＡＣＴＲが与えられ、有効
データが時刻ｔ４から出力され、予め定められた出力レ
イテンシーから時刻ｔ３において有効データが出力され
ない場合においては、データ有効信号／ＤＶは時刻ｔ３
のときＨレベルに保持され、時刻ｔ４からの有効データ
出力時にＬレベルとされる。
【０１３４】データ有効信号／ＤＶをＨレベルおよびＬ
レベルの２値状態とすることにより、たとえばＧＴＬ
（ガニングトランシーバロジック）のような高速インタ
フェースを用いた処理システムにおいても本構成を適用
することができる。
レベルの２値状態とすることにより、たとえばＧＴＬ
（ガニングトランシーバロジック）のような高速インタ
フェースを用いた処理システムにおいても本構成を適用
することができる。
【０１３５】図２９は、図２８に示すデータ有効信号／
ＤＶを生成する有効データ信号出力部の構成を示す図で
ある。図２９において、有効データ信号出力部は、出力
バッファイネーブル信号ＯＥに応答して導通し、出力ノ
ード１７１をＬレベルに駆動するｎチャネルＭＯＳトラ
ンジスタ１７２を含む。この出力ノード１７１は信号線
１７３を介してプロセサＰＵに結合される。この信号線
１７３には、プルアップ抵抗Ｒｕが接続される。プロセ
サＰＵは、その入力バッファ部に、基準電圧Ｖｒｅｆと
信号線１７３上の電位を比較する、入力信号レベル判定
のための比較器を備えている。スタンバイ状態時におい
ては、すなわち有効データが出力されないときには、出
力バッファイネーブル信号ＯＥはＬレベルであり、ＭＯ
Ｓトランジスタ１７２はオフ状態にある。この状態にお
いては、信号線１７３は、プルアップ抵抗ＲｕによりＨ
レベルに駆動される。一方、有効データが出力される場
合、出力バッファイネーブル信号ＯＥがＨレベルとな
り、ＭＯＳトランジスタ１７２が導通し、信号線１７３
がＬレベルへ駆動される。これにより、２値信号の形態
でデータ有効信号／ＤＶは出力することができる。
ＤＶを生成する有効データ信号出力部の構成を示す図で
ある。図２９において、有効データ信号出力部は、出力
バッファイネーブル信号ＯＥに応答して導通し、出力ノ
ード１７１をＬレベルに駆動するｎチャネルＭＯＳトラ
ンジスタ１７２を含む。この出力ノード１７１は信号線
１７３を介してプロセサＰＵに結合される。この信号線
１７３には、プルアップ抵抗Ｒｕが接続される。プロセ
サＰＵは、その入力バッファ部に、基準電圧Ｖｒｅｆと
信号線１７３上の電位を比較する、入力信号レベル判定
のための比較器を備えている。スタンバイ状態時におい
ては、すなわち有効データが出力されないときには、出
力バッファイネーブル信号ＯＥはＬレベルであり、ＭＯ
Ｓトランジスタ１７２はオフ状態にある。この状態にお
いては、信号線１７３は、プルアップ抵抗ＲｕによりＨ
レベルに駆動される。一方、有効データが出力される場
合、出力バッファイネーブル信号ＯＥがＨレベルとな
り、ＭＯＳトランジスタ１７２が導通し、信号線１７３
がＬレベルへ駆動される。これにより、２値信号の形態
でデータ有効信号／ＤＶは出力することができる。
【０１３６】図３０は、この発明の実施の形態７の変更
例の構成を示す図である。図３０において、データ有効
信号出力部は、出力バッファイネーブル信号ＯＥを反転
するインバータ１７４と、インバータ１７４の出力信号
がＬレベルのときに導通し、出力ノード１７１を電源電
圧レベルへ駆動するｐチャネルＭＯＳトランジスタ１７
５を含む。出力ノード１７１は信号線１７３を介してプ
ロセサＰＵに結合される。この信号線１７３には、プル
ダウン抵抗Ｒｄが設けられる。プロセサＰＵの入力バッ
ファは、基準電圧Ｖｒｅｆとこの信号線１７３上の電位
とを比較して入力信号の論理レベルを判定する。
例の構成を示す図である。図３０において、データ有効
信号出力部は、出力バッファイネーブル信号ＯＥを反転
するインバータ１７４と、インバータ１７４の出力信号
がＬレベルのときに導通し、出力ノード１７１を電源電
圧レベルへ駆動するｐチャネルＭＯＳトランジスタ１７
５を含む。出力ノード１７１は信号線１７３を介してプ
ロセサＰＵに結合される。この信号線１７３には、プル
ダウン抵抗Ｒｄが設けられる。プロセサＰＵの入力バッ
ファは、基準電圧Ｖｒｅｆとこの信号線１７３上の電位
とを比較して入力信号の論理レベルを判定する。
【０１３７】スタンバイ状態時、および有効データが出
力されないときには、出力バッファイネーブル信号ＯＥ
はＬレベルであり、インバータ１７４の出力信号はＨレ
ベルである。したがってＭＯＳトランジスタ１７５が非
導通状態であり、ノード１７１および信号線１７３はプ
ルダウン抵抗Ｒｄにより接地電位レベルのＬレベルに駆
動される。一方、有効データが出力される場合、出力バ
ッファイネーブル信号ＯＥがＨレベルとなり、応じてイ
ンバータ１７４からの出力信号がＬレベルとなり、ＭＯ
Ｓトランジスタ１７５が導通する。これにより、信号線
１７３上に伝達されるデータ有効信号ＤＶがＨレベルと
される。したがってこの図３０に示す構成においては、
スタンバイ状態時がＬレベル、有効データ出力時がＨレ
ベルとなるデータ有効信号ＤＶが生成され、この２値レ
ベルにより、有効データが出力されているか否かを知る
ことができる。
力されないときには、出力バッファイネーブル信号ＯＥ
はＬレベルであり、インバータ１７４の出力信号はＨレ
ベルである。したがってＭＯＳトランジスタ１７５が非
導通状態であり、ノード１７１および信号線１７３はプ
ルダウン抵抗Ｒｄにより接地電位レベルのＬレベルに駆
動される。一方、有効データが出力される場合、出力バ
ッファイネーブル信号ＯＥがＨレベルとなり、応じてイ
ンバータ１７４からの出力信号がＬレベルとなり、ＭＯ
Ｓトランジスタ１７５が導通する。これにより、信号線
１７３上に伝達されるデータ有効信号ＤＶがＨレベルと
される。したがってこの図３０に示す構成においては、
スタンバイ状態時がＬレベル、有効データ出力時がＨレ
ベルとなるデータ有効信号ＤＶが生成され、この２値レ
ベルにより、有効データが出力されているか否かを知る
ことができる。
【０１３８】なお、この図２９および図３０に示す構成
においても、有効データが出力されるよりも前のクロッ
クサイクルにおいてデータ有効信号が有効データ出力指
示状態に決定されるように構成されてもよい。また、こ
れらのＭＯＳトランジスタ１７２および１７５は、ワン
ショットパルスの形態で、信号線１７３をＬレベルまた
はＨレベルへ駆動するように構成されてもよい。
においても、有効データが出力されるよりも前のクロッ
クサイクルにおいてデータ有効信号が有効データ出力指
示状態に決定されるように構成されてもよい。また、こ
れらのＭＯＳトランジスタ１７２および１７５は、ワン
ショットパルスの形態で、信号線１７３をＬレベルまた
はＨレベルへ駆動するように構成されてもよい。
【０１３９】以上のように、この発明の実施の形態７に
従えば、２値レベルのデータ有効信号を出力するように
構成したため、高速インタフェースを用いる処理システ
ムにおいても、正確に有効データが出力される時点を外
部装置のプロセサに知らせることができ、外部装置は、
正確に有効データを取込むことができる。
従えば、２値レベルのデータ有効信号を出力するように
構成したため、高速インタフェースを用いる処理システ
ムにおいても、正確に有効データが出力される時点を外
部装置のプロセサに知らせることができ、外部装置は、
正確に有効データを取込むことができる。
【０１４０】［実施の形態８］図３１は、この発明の実
施の形態８に従うデータ出力部の構成を示す図である。
図３１においては、データ出力部は、選択メモリブロッ
クから読出される９ビットのデータを並列に増幅する読
出増幅回路１８０と、この読出増幅回路１８０から読出
された内部読出データｉＤ０〜ｉＤ７およびｉＤ８を出
力バッファイネーブル信号ＯＥに従って出力する出力回
路１８２を含む。この内部読出データｉＤ８はパリティ
ビットである。したがって、外部へは、有効データＤ０
〜Ｄ７とパリティビットＤ８とが並列に出力される。
施の形態８に従うデータ出力部の構成を示す図である。
図３１においては、データ出力部は、選択メモリブロッ
クから読出される９ビットのデータを並列に増幅する読
出増幅回路１８０と、この読出増幅回路１８０から読出
された内部読出データｉＤ０〜ｉＤ７およびｉＤ８を出
力バッファイネーブル信号ＯＥに従って出力する出力回
路１８２を含む。この内部読出データｉＤ８はパリティ
ビットである。したがって、外部へは、有効データＤ０
〜Ｄ７とパリティビットＤ８とが並列に出力される。
【０１４１】図３２は、出力回路１８０に含まれる１ビ
ットデータに対する出力バッファの構成を示す図であ
る。図３２において、出力バッファは、内部読出データ
ｉＤｊを受けるインバータ１８３と、インバータ１８３
の出力信号と出力バッファイネーブル信号ＯＥを受ける
ＡＮＤ回路１８４と、ＡＮＤ回路１８４の出力信号に応
答して、出力ノード１８５を接地電位レベルへ駆動する
ｎチャネルＭＯＳトランジスタ１８６を含む。このノー
ド１８５へ読出データＤｊが出力され、プロセサへ与え
られる。この出力ノード１８５はプルアップ抵抗Ｒｕに
結合される。パリティビットは、正常状態時において
は、データＤ０〜Ｄ８のＨレベルのビットの数が偶数で
あるように定められるとする。スタンバイ状態において
は、出力バッファイネーブル信号ＯＥがＬレベルであ
り、ＭＯＳトランジスタ１８６は非導通状態であり、出
力ノード１８５は、プルアップ抵抗ＲｕによりＨレベル
とされる。したがって、データＤ０〜Ｄ７およびパリテ
ィビットＤ８はすべてＨレベルとなり、Ｈレベルのデー
タビットの数は奇数個である。この数をプロセサが監視
することにより、パリティエラー状態であり、有効デー
タは出力されていないと判定する。有効データが出力さ
れる場合には、データＤ０〜Ｄ８は、内部読出データに
従ってＨレベルまたはＬレベルへ変化する。この状態に
おいては、パリティエラーは生じていないため、プロセ
サは有効データが出力されていると判定する。
ットデータに対する出力バッファの構成を示す図であ
る。図３２において、出力バッファは、内部読出データ
ｉＤｊを受けるインバータ１８３と、インバータ１８３
の出力信号と出力バッファイネーブル信号ＯＥを受ける
ＡＮＤ回路１８４と、ＡＮＤ回路１８４の出力信号に応
答して、出力ノード１８５を接地電位レベルへ駆動する
ｎチャネルＭＯＳトランジスタ１８６を含む。このノー
ド１８５へ読出データＤｊが出力され、プロセサへ与え
られる。この出力ノード１８５はプルアップ抵抗Ｒｕに
結合される。パリティビットは、正常状態時において
は、データＤ０〜Ｄ８のＨレベルのビットの数が偶数で
あるように定められるとする。スタンバイ状態において
は、出力バッファイネーブル信号ＯＥがＬレベルであ
り、ＭＯＳトランジスタ１８６は非導通状態であり、出
力ノード１８５は、プルアップ抵抗ＲｕによりＨレベル
とされる。したがって、データＤ０〜Ｄ７およびパリテ
ィビットＤ８はすべてＨレベルとなり、Ｈレベルのデー
タビットの数は奇数個である。この数をプロセサが監視
することにより、パリティエラー状態であり、有効デー
タは出力されていないと判定する。有効データが出力さ
れる場合には、データＤ０〜Ｄ８は、内部読出データに
従ってＨレベルまたはＬレベルへ変化する。この状態に
おいては、パリティエラーは生じていないため、プロセ
サは有効データが出力されていると判定する。
【０１４２】図３３は、この発明の実施の形態８に従う
データ読出シーケンスを示すタイミングチャート図であ
る。以下、図３３を参照してデータ出力シーケンスにつ
いて説明する。時刻ｔ１において、アクティブリードコ
マンドＡＣＴＲが与えられ、バンクアドレスＢＡ０が与
えられた場合、時刻ｔａにおいて有効データが出力され
るまで、データＤ０〜Ｄ７およびパリティビットＤ８は
すべてＨレベルである。この状態は、プロセサが、パリ
ティエラー状態であり、有効データは出力されていない
と判定する。時刻ｔａにおいて、出力バッファイネーブ
ル信号ＯＥが活性状態とされ、有効データが出力される
と、このデータＤ０〜Ｄ８はそれぞれ内部読出データｉ
Ｄ０〜ｉＤ８に従って変化する。したがってこの状態に
おいて、パリティは正確に定められており、プロセサ
は、有効データが出力されたと判定する。ただし、スタ
ンバイ状態時すなわち有効データが出力されないときに
は、データＤ０〜８がすべてパリティエラー状態を示す
状態に設定され、有効データが出力される場合にはこの
パリティエラーが解除される。すなわち、時刻ｔ２にお
いて、バンクアドレスＢＡ１とアクティブリードコマン
ドＡＣＴＲが与えられて、時刻ｔ３においては有効デー
タが出力されない場合、データＤ０〜Ｄ８はすべてＨレ
ベルであり、パリティエラー状態である。したがってプ
ロセサはこの状態では、データの取込みは行なわない。
時刻ｔ４において有効データが出力されると、パリティ
エラーが解除され（内部読出データは正常データであ
る）、プロセサは、有効データが出力されたと判定し、
データの取込みを開始する。
データ読出シーケンスを示すタイミングチャート図であ
る。以下、図３３を参照してデータ出力シーケンスにつ
いて説明する。時刻ｔ１において、アクティブリードコ
マンドＡＣＴＲが与えられ、バンクアドレスＢＡ０が与
えられた場合、時刻ｔａにおいて有効データが出力され
るまで、データＤ０〜Ｄ７およびパリティビットＤ８は
すべてＨレベルである。この状態は、プロセサが、パリ
ティエラー状態であり、有効データは出力されていない
と判定する。時刻ｔａにおいて、出力バッファイネーブ
ル信号ＯＥが活性状態とされ、有効データが出力される
と、このデータＤ０〜Ｄ８はそれぞれ内部読出データｉ
Ｄ０〜ｉＤ８に従って変化する。したがってこの状態に
おいて、パリティは正確に定められており、プロセサ
は、有効データが出力されたと判定する。ただし、スタ
ンバイ状態時すなわち有効データが出力されないときに
は、データＤ０〜８がすべてパリティエラー状態を示す
状態に設定され、有効データが出力される場合にはこの
パリティエラーが解除される。すなわち、時刻ｔ２にお
いて、バンクアドレスＢＡ１とアクティブリードコマン
ドＡＣＴＲが与えられて、時刻ｔ３においては有効デー
タが出力されない場合、データＤ０〜Ｄ８はすべてＨレ
ベルであり、パリティエラー状態である。したがってプ
ロセサはこの状態では、データの取込みは行なわない。
時刻ｔ４において有効データが出力されると、パリティ
エラーが解除され（内部読出データは正常データであ
る）、プロセサは、有効データが出力されたと判定し、
データの取込みを開始する。
【０１４３】図３４は、この発明の実施の形態８の変更
例の構成を示す図である。図３４において、出力回路１
８２に含まれる１ビットの出力バッファの構成を示す。
図３４において、出力バッファは、内部読出データｉＤ
ｊと出力バッファイネーブル信号ＯＥを受けるＮＡＮＤ
回路１９０と、ＮＡＮＤ回路１９０の出力信号がＬレベ
ルのときに導通し、出力ノード１８５へＨレベルの信号
を出力するｐチャネルＭＯＳトランジスタ１９２を含
む。出力ノード１８５にはプルダウン抵抗Ｒｄが設けら
れる。この図３０に示す構成においては、有効データが
出力されないとき、すなわち出力バッファイネーブル信
号ＯＥがＬレベルのときには、ＮＡＮＤ回路１９０の出
力信号がＨレベルであり、ＭＯＳトランジスタ１９２は
非導通状態にあり、出力ノード１８５はＬレベルに駆動
される。一方、出力バッファイネーブル信号ＯＥがＨレ
ベルとされ、有効データが出力される場合には、ＮＡＮ
Ｄ回路１９０はインバータとして作用し、内部読出デー
タｉＤｊがＬレベルのときには、ＭＯＳトランジスタ１
９２が非導通状態とされ、ＬレベルのデータがＤｊが出
力され、一方、内部読出データｉＤｊがＨレベルのとき
にはＮＡＮＤ回路１９０の出力信号がＬレベルとなり、
ＭＯＳトランジスタ１９２が導通し、出力ノード１８５
からのデータＤｊはＨレベルとされる。
例の構成を示す図である。図３４において、出力回路１
８２に含まれる１ビットの出力バッファの構成を示す。
図３４において、出力バッファは、内部読出データｉＤ
ｊと出力バッファイネーブル信号ＯＥを受けるＮＡＮＤ
回路１９０と、ＮＡＮＤ回路１９０の出力信号がＬレベ
ルのときに導通し、出力ノード１８５へＨレベルの信号
を出力するｐチャネルＭＯＳトランジスタ１９２を含
む。出力ノード１８５にはプルダウン抵抗Ｒｄが設けら
れる。この図３０に示す構成においては、有効データが
出力されないとき、すなわち出力バッファイネーブル信
号ＯＥがＬレベルのときには、ＮＡＮＤ回路１９０の出
力信号がＨレベルであり、ＭＯＳトランジスタ１９２は
非導通状態にあり、出力ノード１８５はＬレベルに駆動
される。一方、出力バッファイネーブル信号ＯＥがＨレ
ベルとされ、有効データが出力される場合には、ＮＡＮ
Ｄ回路１９０はインバータとして作用し、内部読出デー
タｉＤｊがＬレベルのときには、ＭＯＳトランジスタ１
９２が非導通状態とされ、ＬレベルのデータがＤｊが出
力され、一方、内部読出データｉＤｊがＨレベルのとき
にはＮＡＮＤ回路１９０の出力信号がＬレベルとなり、
ＭＯＳトランジスタ１９２が導通し、出力ノード１８５
からのデータＤｊはＨレベルとされる。
【０１４４】この図３０に示す構成においては、データ
出力ノード１８５は、スタンバイ状態時（有効データが
出力されないとき）には、Ｌレベルに駆動され、有効デ
ータ出力時には、内部読出データに応じた電位レベルに
駆動される。したがって、データ９ビットＤ０〜Ｄ８の
うち、奇数個のＬレベルのデータビットが存在する場合
にパリティエラーと判定する場合、スタンバイ状態時
（有効データが出力されないとき）においては、データ
ビットＤ０〜Ｄ８はすべてＬレベルであり、Ｌレベルの
データの数は奇数個でありパリティエラー状態である。
この状態をプロセサがモニタすることにより、有効デー
タは出力されていないことを判定する。
出力ノード１８５は、スタンバイ状態時（有効データが
出力されないとき）には、Ｌレベルに駆動され、有効デ
ータ出力時には、内部読出データに応じた電位レベルに
駆動される。したがって、データ９ビットＤ０〜Ｄ８の
うち、奇数個のＬレベルのデータビットが存在する場合
にパリティエラーと判定する場合、スタンバイ状態時
（有効データが出力されないとき）においては、データ
ビットＤ０〜Ｄ８はすべてＬレベルであり、Ｌレベルの
データの数は奇数個でありパリティエラー状態である。
この状態をプロセサがモニタすることにより、有効デー
タは出力されていないことを判定する。
【０１４５】この発明の実施の形態８において、用いら
れる処理システムにおけるパリティエラーの判定手法に
応じて図３２および図３４に示す構成のいずれかを用い
ればよい。
れる処理システムにおけるパリティエラーの判定手法に
応じて図３２および図３４に示す構成のいずれかを用い
ればよい。
【０１４６】この発明の実施の形態８に従えば、パリテ
ィビットを含む場合には、これらのデータビットすべて
を、スタンバイ状態時（有効データが出力されないと
き）に、パリティエラーが存在する状態に保持している
ため、余分の有効／無効指示回路を用いる必要がなく、
またデータ出力ノード（端子）の増加をもたらすことな
く確実に有効データが出力されるタイミングを外部装置
であるプロセサに知らせることができる。
ィビットを含む場合には、これらのデータビットすべて
を、スタンバイ状態時（有効データが出力されないと
き）に、パリティエラーが存在する状態に保持している
ため、余分の有効／無効指示回路を用いる必要がなく、
またデータ出力ノード（端子）の増加をもたらすことな
く確実に有効データが出力されるタイミングを外部装置
であるプロセサに知らせることができる。
【０１４７】［他の適用例］上述の説明において、クロ
ック同期型の半導体記憶装置について説明しておりまた
マルチバンク型のＤＲＡＭについて説明している。しか
しながら、有効データが出力される状態を外部装置へ知
らせる構成は、標準のＤＲＡＭにおいても用いることが
できる。出力バッファイネーブル信号ＯＥを装置外部へ
出力する構成とすればよい。
ック同期型の半導体記憶装置について説明しておりまた
マルチバンク型のＤＲＡＭについて説明している。しか
しながら、有効データが出力される状態を外部装置へ知
らせる構成は、標準のＤＲＡＭにおいても用いることが
できる。出力バッファイネーブル信号ＯＥを装置外部へ
出力する構成とすればよい。
【０１４８】
【発明の効果】以上のように、この発明に従えば、複数
のバンクがセンスアンプを共有する構成の半導体記憶装
置においても、ローカル入出力バスと、グローバル入出
力バスとの接続を選択系の制御信号に従って制御するよ
うに構成しているため、内部読出データ線上に複数バン
クのデータが同時に読出されることがなく、正確に必要
とされるデータの書込／読出を行なうことができる。
のバンクがセンスアンプを共有する構成の半導体記憶装
置においても、ローカル入出力バスと、グローバル入出
力バスとの接続を選択系の制御信号に従って制御するよ
うに構成しているため、内部読出データ線上に複数バン
クのデータが同時に読出されることがなく、正確に必要
とされるデータの書込／読出を行なうことができる。
【０１４９】また、センスアンプ帯の競合時において
も、相手方メモリブロック（バンク）を非活性状態と
し、その後対応のメモリブロックを活性状態へ駆動して
いるため、センスアンプ帯におけるデータの衝突を防止
することができ、正確なデータの検知増幅を行なうこと
ができる。
も、相手方メモリブロック（バンク）を非活性状態と
し、その後対応のメモリブロックを活性状態へ駆動して
いるため、センスアンプ帯におけるデータの衝突を防止
することができ、正確なデータの検知増幅を行なうこと
ができる。
【０１５０】また、内部の自動プリチャージ動作によ
り、データ出力時刻が、予め定められている出力レイテ
ンシーから変化した場合においても、データ有効信号を
出力するかまたはパリティビットを用いて有効データ出
力タイミングを知らせるように構成しているため、外部
装置であるプロセサは容易に有効データを出力されたこ
とを認識することができ、センスアンプ帯競合の場合に
おいても、確実に外部装置であるプロセサは必要とする
データを取込むことができる。
り、データ出力時刻が、予め定められている出力レイテ
ンシーから変化した場合においても、データ有効信号を
出力するかまたはパリティビットを用いて有効データ出
力タイミングを知らせるように構成しているため、外部
装置であるプロセサは容易に有効データを出力されたこ
とを認識することができ、センスアンプ帯競合の場合に
おいても、確実に外部装置であるプロセサは必要とする
データを取込むことができる。
【０１５１】すなわち、請求項１の発明に従えば、メモ
リブロックに対応して設けられるローカル入出力バスと
メモリブロックに共通に設けられるグローバル入出力バ
スとの接続を列選択動作指示信号に基づいて作成される
制御信号により行なっているため、複数のメモリブロッ
クが同時にグローバル入出力バスに接続されるのを防止
することができ、誤ったデータの書込／読出および記憶
データの破壊を防止することができる。
リブロックに対応して設けられるローカル入出力バスと
メモリブロックに共通に設けられるグローバル入出力バ
スとの接続を列選択動作指示信号に基づいて作成される
制御信号により行なっているため、複数のメモリブロッ
クが同時にグローバル入出力バスに接続されるのを防止
することができ、誤ったデータの書込／読出および記憶
データの破壊を防止することができる。
【０１５２】請求項２に係る発明に従えば、センスアン
プ活性化時においては、センスアンプ帯を使用するメモ
リブロックと新たにセンスアンプ帯を使用するメモリブ
ロックとのアドレスを比較し、不一致の場合には、先に
センスアンプ帯を使用しているメモリブロックを非活性
状態へ駆動しているため、センスアンプ帯の競合を防止
することができ、メモリセルデータの破壊が防止され
る。
プ活性化時においては、センスアンプ帯を使用するメモ
リブロックと新たにセンスアンプ帯を使用するメモリブ
ロックとのアドレスを比較し、不一致の場合には、先に
センスアンプ帯を使用しているメモリブロックを非活性
状態へ駆動しているため、センスアンプ帯の競合を防止
することができ、メモリセルデータの破壊が防止され
る。
【０１５３】請求項３に係る発明に従えば、センスアン
プ帯競合時、メモリブロックの非活性化の後アドレス指
定されたメモリブロックを活性状態へ駆動しているた
め、外部装置は、センスアンプ帯競合時においても、何
ら余分の操作を必要とされず、記憶装置内部で正確にア
ドレス指定されたメモリブロックを選択状態へ駆動する
ことができる請求項４に係る発明に従えば、センスアン
プ帯競合時においては、装置外部へコマンドの入力を禁
止する信号を出力しているため、外部の装置は、センス
アンプ帯の競合が発生していることを容易に知ることが
でき、またセンスアンプ帯競合時において、誤って次の
コマンドを入力することが防止され、センスアンプ帯競
合による誤ったデータの書込／読出または内部動作が生
じるのを防止することができ、システム性能の低下が防
止される。
プ帯競合時、メモリブロックの非活性化の後アドレス指
定されたメモリブロックを活性状態へ駆動しているた
め、外部装置は、センスアンプ帯競合時においても、何
ら余分の操作を必要とされず、記憶装置内部で正確にア
ドレス指定されたメモリブロックを選択状態へ駆動する
ことができる請求項４に係る発明に従えば、センスアン
プ帯競合時においては、装置外部へコマンドの入力を禁
止する信号を出力しているため、外部の装置は、センス
アンプ帯の競合が発生していることを容易に知ることが
でき、またセンスアンプ帯競合時において、誤って次の
コマンドを入力することが防止され、センスアンプ帯競
合による誤ったデータの書込／読出または内部動作が生
じるのを防止することができ、システム性能の低下が防
止される。
【０１５４】請求項５に係る発明に従えば、有効データ
が出力されるときには、装置外部へ有効データが出力さ
れたことを示す信号を出力しているため、外部装置は、
確実に有効データを取込むことができる。
が出力されるときには、装置外部へ有効データが出力さ
れたことを示す信号を出力しているため、外部装置は、
確実に有効データを取込むことができる。
【０１５５】請求項６に係る発明に従えば、有効データ
出力時には、外部の装置へ、有効データが出力されるこ
とを示す信号を出力しているため、外部装置は、確実に
有効データを取込むことができる。
出力時には、外部の装置へ、有効データが出力されるこ
とを示す信号を出力しているため、外部装置は、確実に
有効データを取込むことができる。
【０１５６】請求項７に係る発明に従えば、この有効デ
ータが出力されることを示す信号は、スタンバイ状態時
と異なるレベルに信号を出力しているため、２値レベル
の入出力インタフェースを有する高速処理システムにお
いても確実に有効データ出力を示すことができる。
ータが出力されることを示す信号は、スタンバイ状態時
と異なるレベルに信号を出力しているため、２値レベル
の入出力インタフェースを有する高速処理システムにお
いても確実に有効データ出力を示すことができる。
【０１５７】請求項８に係る発明に従えば、有効データ
が出力されるクロックサイクルよりも前のサイクルにお
いて有効データが出力されることを示す信号を活性状態
としているため、外部の装置は、余裕を持って有効デー
タを取込むことができる請求項９に係る発明に従えば、
有効データが出力されている間有効データ出力指示信号
は、活性状態とされているため、外部装置は、確実に有
効データを取込むことができる。
が出力されるクロックサイクルよりも前のサイクルにお
いて有効データが出力されることを示す信号を活性状態
としているため、外部の装置は、余裕を持って有効デー
タを取込むことができる請求項９に係る発明に従えば、
有効データが出力されている間有効データ出力指示信号
は、活性状態とされているため、外部装置は、確実に有
効データを取込むことができる。
【０１５８】請求項１０に係る発明に従えば、有効デー
タが出力されていることを示す信号は、ワンショットの
パルス形態で出力されており、クロック信号に同期して
このワンショットパルスを発生することにより、外部装
置は、確実に有効データが出力されることを認識するこ
とができる。
タが出力されていることを示す信号は、ワンショットの
パルス形態で出力されており、クロック信号に同期して
このワンショットパルスを発生することにより、外部装
置は、確実に有効データが出力されることを認識するこ
とができる。
【０１５９】請求項１１に係る発明に従えば、パリティ
ビットを利用し、スタンバイ状態時（有効データが出力
されないとき）においては、データ出力ノードをすべて
パリティエラーが存在する状態に設定するように構成し
ているため、余分の出力ピン端子（出力ノード）および
回路を用いることなく確実に有効データが出力されてい
ることを外部装置に認識させることができる
ビットを利用し、スタンバイ状態時（有効データが出力
されないとき）においては、データ出力ノードをすべて
パリティエラーが存在する状態に設定するように構成し
ているため、余分の出力ピン端子（出力ノード）および
回路を用いることなく確実に有効データが出力されてい
ることを外部装置に認識させることができる
【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。
を概略的に示す図である。
【図２】 図１に示すアレイ駆動回路の構成を概略的に
示す図である。
示す図である。
【図３】 図２に示すアレイ駆動回路の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
【図４】 図１に示すメモリブロックとセンスアンプ帯
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図５】 図４に示すセンスアンプ帯の構成をより具体
的に示す図である。
的に示す図である。
【図６】 図５に示すローカルＩＯバスとグローバルＩ
Ｏバスとの接続を行なうための制御回路の構成を概略的
に示す図である。
Ｏバスとの接続を行なうための制御回路の構成を概略的
に示す図である。
【図７】 図６に示す制御信号を発生する部分の構成を
概略的に示す図である。
概略的に示す図である。
【図８】 図５に示すビット線分離信号発生部の構成を
概略的に示す図である。
概略的に示す図である。
【図９】 この発明の実施の形態１に従う半導体記憶装
置の動作を示すタイミングチャート図である。
置の動作を示すタイミングチャート図である。
【図１０】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１１】 図１０に示すアレイ駆動回路の構成を概略
的に示す図である。
的に示す図である。
【図１２】 図１１に示す行選択活性回路の構成を概略
的に示す図である。
的に示す図である。
【図１３】 図１１に示すセンス駆動回路の構成を概略
的に示す図である。
的に示す図である。
【図１４】 この発明の実施の形態２の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図１５】 この発明の実施の形態２における行選択活
性回路の変更例の構成を概略的に示す図である。
性回路の変更例の構成を概略的に示す図である。
【図１６】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１７】 この発明の実施の形態４に従う半導体記憶
装置の列選択部の構成を概略的に示す図である。
装置の列選択部の構成を概略的に示す図である。
【図１８】 この発明に従う半導体記憶装置のデータ入
出力部の構成を概略的に示す図である。
出力部の構成を概略的に示す図である。
【図１９】 図１７に示す列選択制御回路の構成を概略
的に示す図である。
的に示す図である。
【図２０】 （Ａ）は図１８に示す出力バッファの構成
を示し、（Ｂ）は図１９に示す出力制御回路の構成を概
略的に示す図である。
を示し、（Ｂ）は図１９に示す出力制御回路の構成を概
略的に示す図である。
【図２１】 この発明の実施の形態４に従うデータ記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２２】 図２０および図２１に示す回路の動作を示
すタイミングチャート図である。
すタイミングチャート図である。
【図２３】 この発明の実施の形態５の有効データ信号
出力部の構成を示す図である。
出力部の構成を示す図である。
【図２４】 図２３に示す回路の動作を示すタイミング
チャート図である。
チャート図である。
【図２５】 この発明の実施の形態５に従うデータ有効
信号出力部の他の構成を概略的に示す図である。
信号出力部の他の構成を概略的に示す図である。
【図２６】 この発明の実施の形態６に従うデータ有効
信号出力部の構成を概略的に示す図である。
信号出力部の構成を概略的に示す図である。
【図２７】 図２６に示すデータ有効信号出力部の動作
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図２８】 この発明の実施の形態７に従うデータ有効
信号出力部の動作を示すタイミングチャート図である。
信号出力部の動作を示すタイミングチャート図である。
【図２９】 図２８に示す動作タイミングを実現するデ
ータ有効信号出力部の構成を概略的に示す図である。
ータ有効信号出力部の構成を概略的に示す図である。
【図３０】 この発明に従うデータ有効信号出力部の変
更例の構成を概略的に示す図である。
更例の構成を概略的に示す図である。
【図３１】 この発明の実施の形態８に従うデータ有効
信号出力部の構成を概略的に示す図である。
信号出力部の構成を概略的に示す図である。
【図３２】 図３１に示す出力回路の１ビットの部分の
構成を示す図である。
構成を示す図である。
【図３３】 図３１および図３１に示す出力回路の動作
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図３４】 この発明の実施の形態８の変更例の構成を
示す図である。
示す図である。
１ メモリアレイ、ＳＡ♯０〜ＳＡ♯Ｌ＋１ センスア
ンプ帯、ＭＢ♯０〜ＭＢ♯Ｎ メモリブロック、ＤＲ♯
０〜ＤＲ♯Ｎ アレイ駆動回路、ＳＩＤ♯０〜ＳＩＤ♯
Ｎ＋１ センス／分離制御回路、８ コマンドデコー
ダ、１０ バンクデコーダ、２０ ロウ系制御回路、２
２ ロウラッチ、２１ ロウデコーダ、２６ ワードド
ライバ、ＳＡａ１，ＳＡａ２，ＳＡｂ１，ＳＡｂ２ セ
ンスアンプ回路、ＳＡ１，ＳＡ０ センスアンプ、ＰＥ
ビット線プリチャージ／イコライズ回路、ＬＩＯｎ，
／ＬＩＯｎ ローカルＩＯ（入出力）バス、ＧＩＯ，／
ＧＩＯ グローバル入出力（ＩＯ）バス線、ＧＩＢ グ
ローバルＩＯバス、ＢＳＷメモリブロック選択ゲート、
３０ メモリブロック選択制御回路、３８ａ，３８ｂ
分離タイミング発生回路、５０ プリチャージ制御回
路、５２ センス駆動回路、６０ 行選択活性回路、６
２ 行選択駆動回路、６４ ＲＸＴ発生回路、６６ セ
ンス活性化信号発生回路、５０ｊ ラッチ回路、１００
ロウ系コマンドデコーダ、１０２ 遅延回路、１０４
コラム系コマンドデコーダ、１０５ＯＲ回路、１０６
列選択制御回路、１２６ 出力バッファ、１３６ 出
力制御回路、１５２，１５４，１５６，１５２ａ，１５
２，１５４，１５６ 出力レイテンシーカウンタ、１６
４，１６６ ｎチャネルＭＯＳトランジスタ、１７２ｎ
チャネルＭＯＳトランジスタ、１７５ ｐチャネルＭＯ
Ｓトランジスタ、１８６ ｎチャネルＭＯＳトランジス
タ、１９２ ｐチャネルＭＯＳトランジスタ。
ンプ帯、ＭＢ♯０〜ＭＢ♯Ｎ メモリブロック、ＤＲ♯
０〜ＤＲ♯Ｎ アレイ駆動回路、ＳＩＤ♯０〜ＳＩＤ♯
Ｎ＋１ センス／分離制御回路、８ コマンドデコー
ダ、１０ バンクデコーダ、２０ ロウ系制御回路、２
２ ロウラッチ、２１ ロウデコーダ、２６ ワードド
ライバ、ＳＡａ１，ＳＡａ２，ＳＡｂ１，ＳＡｂ２ セ
ンスアンプ回路、ＳＡ１，ＳＡ０ センスアンプ、ＰＥ
ビット線プリチャージ／イコライズ回路、ＬＩＯｎ，
／ＬＩＯｎ ローカルＩＯ（入出力）バス、ＧＩＯ，／
ＧＩＯ グローバル入出力（ＩＯ）バス線、ＧＩＢ グ
ローバルＩＯバス、ＢＳＷメモリブロック選択ゲート、
３０ メモリブロック選択制御回路、３８ａ，３８ｂ
分離タイミング発生回路、５０ プリチャージ制御回
路、５２ センス駆動回路、６０ 行選択活性回路、６
２ 行選択駆動回路、６４ ＲＸＴ発生回路、６６ セ
ンス活性化信号発生回路、５０ｊ ラッチ回路、１００
ロウ系コマンドデコーダ、１０２ 遅延回路、１０４
コラム系コマンドデコーダ、１０５ＯＲ回路、１０６
列選択制御回路、１２６ 出力バッファ、１３６ 出
力制御回路、１５２，１５４，１５６，１５２ａ，１５
２，１５４，１５６ 出力レイテンシーカウンタ、１６
４，１６６ ｎチャネルＭＯＳトランジスタ、１７２ｎ
チャネルＭＯＳトランジスタ、１７５ ｐチャネルＭＯ
Ｓトランジスタ、１８６ ｎチャネルＭＯＳトランジス
タ、１９２ ｐチャネルＭＯＳトランジスタ。
Claims (11)
- 【請求項１】 各々が行列状に配列される複数のメモリ
セルを有する複数メモリブロックを有するメモリアレ
イ、 前記複数のメモリブロック各々に対応して設けられ、各
々が対応のメモリブロックの選択列とデータの授受を行
なうための複数のローカル入出力バス、 前記複数のメモリブロックに共通に設けられるグローバ
ル入出力バス、 前記複数のメモリブロック各々に対応して設けられ、第
１のバンクアドレスと動作モード指示信号とに応答して
選択的にかつ互いに独立に活性化され、活性化時対応の
メモリブロックの活性化を行なうためのバンク活性化手
段、 前記複数のローカル入出力バスの各々と前記グローバル
入出力バスとの間に設けられ、活性化時対応のローカル
入出力バスと前記グローバル入出力バスとを電気的に接
続するための複数のバンク選択スイッチ、および列選択
動作指示信号と前記列選択動作指示信号と同時に与えら
れるバンクアドレス信号とに応答して、前記同時に与え
られるバンクアドレス信号が指定するメモリブロックに
対応して設けられるローカル入出力バスのバンク選択ス
イッチを活性化するためのバンク選択制御手段を備え
る、半導体記憶装置。 - 【請求項２】 各々が行列状に配列される複数のメモリ
セルを有しかつ列方向に沿って整列して配置される複数
のメモリブロックを有するメモリアレイ、 前記メモリアレイの隣接メモリブロックの間に設けら
れ、活性化時選択的に隣接メモリブロックのいずれかに
接続されて対応のメモリブロックの列上のメモリセルデ
ータの検知および増幅を行なうための複数のセンスアン
プ帯と、 前記メモリブロック各々と前記複数のセンスアンプ帯各
々との間に設けられ、活性化時対応のメモリブロックの
各列を対応のセンスアンプ帯へ接続するための複数のブ
ロック分離／接続手段、 前記メモリアレイのメモリブロックを指定するバンクア
ドレス信号に従って、アドレス指定されたメモリブロッ
クとセンスアンプ帯を共有するメモリブロックに設けら
れたブロック分離／接続手段を非活性化するための分離
／接続制御手段、 前記複数のセンスアンプ帯各々に対応して設けられ、前
記バンクアドレス信号とセンス活性化信号とに応答して
前記アドレス指定されたメモリブロックに対して設けら
れたセンスアンプ帯を活性化するためのセンス活性制御
手段を備え、 前記センス活性制御手段は、 （ａ）最も最近センスアンプ帯を使用したメモリブロッ
クを特定するバンクアドレスデータを記憶するための記
憶手段と、 （ｂ）前記記憶手段が記憶するバンクアドレスデータと
前記バンクアドレス信号の一致／不一致を判別するため
の判別手段とを含み、さらに前記判別手段が不一致を示
すときアレイ駆動活性化信号の活性化に応答して対応の
センスアンプ帯を非活性化するための非活性化手段と、 前記メモリブロック各々に対応して設けられ、前記バン
クアドレス信号と、行を特定するためのロウアドレス信
号と前記アレイ駆動活性化信号とに応答して、対応のメ
モリブロックの行を選択状態へ駆動しかつ前記センス活
性化信号を活性化して対応のセンス活性制御手段へ与え
るためのアレイ駆動手段を備え、 前記アレイ駆動手段および前記ブロック分離／接続手段
は前記非活性化手段の前記対応のセンスアンプ帯の非活
性化に応答して対応のメモリブロックを非活性状態に駆
動しかつ対応のメモリブロックと前記対応のセンスアン
プ帯を分離する手段を含む、半導体記憶装置。 - 【請求項３】 前記アレイ駆動手段の各々は、前記非活
性化手段の前記対応のセンスアンプ帯の非活性化に応答
して所定時間経過後前記アレイ駆動信号に従って前記ア
ドレス指定されたメモリブロックを活性状態へ駆動する
手段を含む、請求項２記載の半導体記憶装置。 - 【請求項４】 前記非活性化手段による対応のセンスア
ンプ帯の非活性化に応答して、所定時間、外部からの新
たな動作モード指示信号の入力を禁止する信号を装置外
部へ出力するための手段をさらに含む、請求項２または
３に記載の半導体記憶装置。 - 【請求項５】 読出動作指示信号とこの読出動作指示信
号と同時に与えられるアドレス信号とに従って前記アド
レス指定されたメモリブロックからメモリセルを選択
し、前記対応のセンスアンプ帯により増幅されたデータ
を読出して装置外部へ出力するための読出／出力手段
と、 前記読出動作指示信号と前記非活性化手段による前記対
応のセンスアンプ帯の非活性化に応答して前記読出／出
力手段からの有効データの出力を示すデータ有効信号を
装置外部へ出力するためのデータ有効信号出力手段をさ
らに備える、請求項２ないし４のいずれかに記載の半導
体記憶装置。 - 【請求項６】 行列状に配列される複数のメモリセルを
有するメモリアレイと、 アレイ活性化指示信号に応答して活性化され、第１のア
ドレス信号に従って前記メモリアレイの行を選択するた
めの行選択手段と、 読出動作指示信号に従って活性化され、活性化時第２の
アドレス信号に従って前記メモリアレイの列を選択し、
該選択された列上のメモリセルのデータを装置外部へ読
出す読出手段、および前記読出動作指示信号に応答し
て、前記読出手段から装置外部へ読出されるデータが有
効であることを示すデータ有効信号を装置外部へ出力す
るためのデータ有効信号出力手段を備える、半導体記憶
装置。 - 【請求項７】 前記データ有効信号出力手段は、前記デ
ータ有効信号を前記半導体記憶装置がスタンバイ状態の
とき第１のレベルに保持し、かつ前記読出手段からの有
効データの出力時前記第１のレベルと異なる第２のレベ
ルにデータ有効信号を駆動する手段を含む、請求項５ま
たは６記載の半導体記憶装置。 - 【請求項８】 前記半導体記憶装置はクロック信号に同
期して動作し、 前記データ有効信号出力手段は、前記データ読出／出力
手段からの有効データの出力するクロックサイクルより
も前のクロックサイクルにおいて前記データ有効信号を
活性状態とする手段を含む、請求項５または６に記載の
半導体記憶装置。 - 【請求項９】 前記データ有効信号出力手段は、前記デ
ータ読出／出力手段からの有効データの出力期間の間前
記データ有効信号を活性状態に保持する手段を含む、請
求項５または６記載の半導体記憶装置。 - 【請求項１０】 前記データ有効信号出力手段は、前記
データ読出／出力手段からの前記有効データの出力の期
間と独立に定められる一定のパルス幅を有するワンショ
ットパルスの形態で前記データ有効信号を出力する手段
を備える、請求項５または６記載の半導体記憶装置。 - 【請求項１１】 前記半導体記憶装置は、エラー訂正用
のパリティビットを格納する手段を含み、 前記読出／出力手段は、非活性化時データ出力ノードを
第１のレベルに保持する手段を含み、 前記データ有効信号出力手段は、前記読出／出力手段と
同時に活性化され、前記パリティビット格納手段から読
出されたパリティビットを出力する手段を含み、かつ前
記スタンバイ時該出力ノードを読出／出力手段から出力
されるデータにおけるパリティエラーの存在を示すレベ
ルに保持する手段を含む、請求項５または６記載の半導
体記憶装置。
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Legal Events
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| A02 | Decision of refusal |
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