JP2004304494A - Δς変調方式のａ／ｄ変換器及びこれを用いた制御装置 - Google Patents
Δς変調方式のａ／ｄ変換器及びこれを用いた制御装置 Download PDFInfo
- Publication number
- JP2004304494A JP2004304494A JP2003094693A JP2003094693A JP2004304494A JP 2004304494 A JP2004304494 A JP 2004304494A JP 2003094693 A JP2003094693 A JP 2003094693A JP 2003094693 A JP2003094693 A JP 2003094693A JP 2004304494 A JP2004304494 A JP 2004304494A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- control
- conversion
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Control Of Ac Motors In General (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
【課題】回路規模が増大することなく、量子化ノイズを低減させる。
【解決手段】電圧指令信号を生成するための三角波の上下のピーク値を中心とする所定期間にＨＩＧＨレベルとなる変換期間信号ＡＤＥＮに基づいて、積分器１３を構成するオペアンプ２５へのアナログ入力信号Ｖｉを接地電位に切り替え、変換期間信号ＡＤＥＮがＨＩＧＨレベルであるとき、アナログ入力信号Ｖｉをオペアンプ２５に供給し、変換期間信号ＡＤＥＮがＬＯＷレベルであるときには接地電位を供給する。接地電位を供給することにより積分器１３の内部状態が接地電位が入力された状態として安定するから、変換期間信号ＡＤＥＮの立ち上がりで接地電位からアナログ入力信号Ｖｉに切り替えると、積分器１３の内部状態が安定した量子化ノイズの要因が除去された状態から積分動作が開始されることになり、量子化ノイズによるＡ／Ｄ変換値の精度の低下を低減することができる。
【選択図】 図２
【解決手段】電圧指令信号を生成するための三角波の上下のピーク値を中心とする所定期間にＨＩＧＨレベルとなる変換期間信号ＡＤＥＮに基づいて、積分器１３を構成するオペアンプ２５へのアナログ入力信号Ｖｉを接地電位に切り替え、変換期間信号ＡＤＥＮがＨＩＧＨレベルであるとき、アナログ入力信号Ｖｉをオペアンプ２５に供給し、変換期間信号ＡＤＥＮがＬＯＷレベルであるときには接地電位を供給する。接地電位を供給することにより積分器１３の内部状態が接地電位が入力された状態として安定するから、変換期間信号ＡＤＥＮの立ち上がりで接地電位からアナログ入力信号Ｖｉに切り替えると、積分器１３の内部状態が安定した量子化ノイズの要因が除去された状態から積分動作が開始されることになり、量子化ノイズによるＡ／Ｄ変換値の精度の低下を低減することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、搬送、加工、印刷、成型、工作機械等に適用されるモータ制御機器を駆動制御する際の電流検出のため等に適用されるΔΣ変調方式のＡ／Ｄ変換器及びこれを用いた制御装置に関する。
【０００２】
【従来の技術】
例えば、モータ制御機器を駆動制御する場合、モータをデジタル量によって制御すれば、アナログ量による制御に比較して、より高速度且つ高精度での制御を期待することができるため、デジタル制御が多用されるようになりつつある。
しかしながら、モータへの供給電圧或いは供給電流等といったモータの駆動状態を検出するための検出情報はアナログ量であるため、モータをデジタル制御するためには、これらのアナログデータをデジタルデータに変換する必要があり、この変換は、一般に、Ａ／Ｄ変換器を用いて行うようにしている。
【０００３】
ところで、モータを高精度で駆動制御しようとした場合、例えば１０ビット以上のＡ／Ｄ変換器が必要であり、多ビットのＡ／Ｄ変換器は回路が複雑で大型化し、価格も上昇してしまうという問題がある。
これを回避するために、高精度を維持しながら、且つ回路構成を簡略化することの可能なＡ／Ｄ変換器として、ΔΣ変調型Ａ／Ｄ変換器が多用されるようになってきている。
【０００４】
図１１は、永久磁石電動機（以下、ＰＭモータという。）をデジタル制御するための電動機制御回路の回路構成の一般的な一例を示したブロック回路図である。
図１１において、１はＰＭモータ７の回転速度を制御するための速度制御器、２は比例積分制御によってＰＭモータ７へ印加する電圧を制御するＰＩ制御部、３はＰＭモータ７の直交するｄｑ座標軸上の電圧指令を三相電圧指令に変換するＵＶＷ変換部、４はＵＶＷ変換部３からの三相電圧指令に応じたパルス幅変調波形を発生するために三角波形との比較を行う比較器、５は前記三角波形を発生する三角波発生器、６はＰＭモータ７を駆動するためのインバータ、８はＰＭモータ７の回転位置を検出する位置検出器、９はＰＭモータ７への供給電流としてアナログ量で検出される各相電流をデジタル量に変換するΔΣ変調型Ａ／Ｄ変換器である。このΔΣ変調型Ａ／Ｄ変換器９で変換されたデジタル量の各相電流は、ｄｑ座標変換部１０で直交するｄｑ座標に変換される。
【０００５】
そして、位置検出器８で検出された位置情報と、入力される速度指示値ｗｒ＊ とをもとに速度制御器１が電流指令値ｉ＊ を生成し、演算器１ａで、電流指令値ｉ＊ から、ｄｑ座標変換部１０で座標変換された電流値を減算した値を算出し、算出した差をもとに、ＰＩ制御部２が比例積分制御を行うことによって、ＰＭモータ７を駆動制御するようにしている。
【０００６】
図１２は、図１１におけるΔΣ変調型Ａ／Ｄ変換器９の構成を示すブロック回路図である。
図１２において、差動アンプ１１は、アナログ入力信号をＶｉ（信号範囲は０〜１）とすると、これと１ビットＤ／Ａ変換器１２の出力との差を演算し、この出力を積分器１３に入力する。積分器１３では、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器１２の出力との差を積分し、アナログ入力信号Ｖｉが１ビットＤ／Ａ変換器１２の出力よりも大きければ積分器１３の出力を増大させ、この大小関係が逆ならば、積分器１３の出力を減少させる。
【０００７】
この積分器１３の出力と別途定めるレベル、例えば、“０．５”との大小関係を比較器１４で比較し、積分器１３の出力の方が大きければ、比較器１４は“１”を出力し、積分器１３の出力の方が小さければ、比較器１４は“０”を出力する。
この比較器１４の出力データがサンプリングクロックによりラッチされ、サンプリングクロック周波数の１周期の期間、遅延回路１５に保持される。このラッチされた信号が前記１ビットＤ／Ａ変換器１２の入力となり、差動アンプ１１は前述したアナログ入力信号Ｖｉとの差の演算を行う。そして、デジタルフィルタ１６において、前記比較器１４の出力をもとに、Ａ／Ｄ変換値を算出するようになっている。
【０００８】
図１３は、図１２の構成を有するΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉが“１／３”である場合の各部の動作を示す動作波形図である。
図１２において、（ａ）は積分器１３の出力、（ｂ）は比較器１４の出力を表したものであって、横軸はサンプリングクロックを表す。アナログ入力信号Ｖｉが“１／３”の場合には、図１３に示すように、サンプリングクロック３回に１回の割合で、比較器１４から信号レベルが“１”の信号が出力される。
【０００９】
一方、図１４は、図１２の構成を有するΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉが“４／７”である場合の各部の動作を示す動作波形図である。
図１４において、（ａ）は積分器１３の出力、（ｂ）は比較器１４の出力を表したものであって、横軸はサンプリングクロックを表す。アナログ入力信号Ｖｉが“４／７”の場合には、サンプリングクロック７回に４回の割合で比較器１４から信号レベルが“１”の信号が出力される。
【００１０】
そして、図１３（ｂ）或いは図１４（ｂ）で表される比較器１４の出力を、デジタルフィルタ１６でフィルタ処理することによって、アナログ入力信号Ｖｉに応じたデジタル値が得られることになる。前記デジタルフィルタ１６でのフィルタ処理としては、２ｎ のサンプリングクロック期間、例えばｎ＝８とした場合には、２５６回のサンプリングクロック期間中に、比較器１４から信号レベルが“１”の信号が何回出力されたかをカウントし、１サンプリングクロック当たりの信号レベル“１”の信号の出力回数を演算し、これをデジタル出力値とするようになっている。前記サンプリングクロック期間が、Ａ／Ｄ変換を行うためのサンプリングを行うサンプリング期間となり、このサンプリング期間毎に、比較器１４から信号レベルが“１”の信号が出力された回数をカウントすることによって、サンプリング期間毎のＡ／Ｄ変換値、つまりデジタル値を得るようになっている。
【００１１】
上述のように、前記図１２に示す構成を有するΔΣ変調型Ａ／Ｄ変換器を用いることによって、サンプリング期間中の信号レベルが“１”となる回数に基づいて、アナログ入力信号Ｖｉに応じたデジタル信号を得ることができる。しかしながら、アナログ入力信号Ｖｉを分数で表したときの分母の値と、サンプリング期間のサンプリングクロック数とが割り切れない関係にある場合には、Ａ／Ｄ変換値が一定とならない場合があるという問題がある。これは量子化ノイズ或いはパターンノイズと呼ばれるノイズの影響によるものである。
【００１２】
例えば、サンプリング期間のクロック数が“２５６”であって、アナログ入力信号ＶｉがＶｉ＝１／３である場合のＡ／Ｄ変換値は、“８５，８５，８６，８５，８５，８６，８５，……”となり、Ａ／Ｄ変換を行った場合、３回に１回の割合で、他の２回とは異なる値を出力することになる。つまり、アナログ入力信号Ｖｉが一定であるにも係わらず、そのＡ／Ｄ変換値が変動するという問題がある。
【００１３】
このように、Ａ／Ｄ変換値が時によって変動する場合、例えば、前記図１１に示す電動機制御回路において、ＰＭモータ７に電流を流すことによって、このＰＭモータ７に結合している図示しない負荷が発生するトルクに対抗してＰＭモータ７を所定の停止位置に静止させるといった制御を行う場合に、ΔΣ変調型Ａ／Ｄ変換器９に前述したような出力変動が発生すると、このＰＭモータ７を所定位置で静止させることが困難になるという問題がある。
【００１４】
これを回避するため、前述の量子化ノイズ或いはパターンノイズを除去する方法として、ΔΣ変調型Ａ／Ｄ変換器９の出力側に次数の高いデジタルフィルタを追加する方法、或いは、この高次のデジタルフィルタを用いる代わりに、小振幅で一定周期波形のディザ信号をアナログ入力信号Ｖｉに加算することでノイズスペクトラルに分散させる方法（例えば、特許文献１）、また、アナログ入力信号Ｖｉが小振幅の交流信号であれば、このアナログ入力信号Ｖｉとノイズの少ない直流レベルとを重畳することにより、量子化ノイズの影響を低減するようにした方法も提案されている（例えば、特許文献２）。
【００１５】
【特許文献１】
特開平６−１０４７５１号公報
【特許文献２】
特開平１０−１７３５３３号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上述のように、ΔΣ変調型Ａ／Ｄ変換器の出力側に高次のデジタルフィルタを追加することで、出力信号に含まれるノイズを除去しようとすると、回路規模が大きくなるという問題があるばかりでなく、フィルタの特性上からステップ入力に対する応答の遅れが増大するという問題があるため、例えば、図１１に示すような電動機制御回路に使用する場合には、サーボシステム全体の制御特性が劣化する場合があるという問題がある。
【００１７】
また、Ａ／Ｄ変換対象のアナログ入力信号Ｖｉにディザ信号を加算するようにした方法においては、ディザ発生回路を追加設置する必要があり、この場合も回路規模を増大させてしまうことになり、また、ディザ信号の振幅相当分だけ、アナログ入力信号Ｖｉの入力可能な範囲が狭くなってしまうという問題がある。
【００１８】
また、ノイズの少ないレベルとなるように直流レベルと重畳する方法においては、小振幅信号を扱う用途であれば適用可能であるが、電動機制御のような制御性を重視し、Ａ／Ｄ変換器の信号入力範囲全体を使用する用途には適用することが困難である。
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、回路規模が増大することなく、量子化ノイズを低減することの可能なΔΣ変調方式のＡ／Ｄ変換器及びこれを用いた制御装置を提供することを目的としている。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るΔΣ変調方式のＡ／Ｄ変換器は、アナログ入力信号とアナログ帰還信号との差を積分する積分手段と、当該積分手段で積分した値を量子化しこの量子化信号に基づき前記アナログ帰還信号を生成する帰還信号生成手段と、前記量子化信号に基づき前記アナログ入力信号に応じたＡ／Ｄ変換値を算出する変換値算出手段と、を備えたΔΣ変調方式のＡ／Ｄ変換器において、前記積分手段の内部情報を予め設定したタイミングで規定値にリセットするリセット手段を備え、前記変換値算出手段は、前記リセット手段が非作動中における前記量子化信号に基づき前記Ａ／Ｄ変換値を算出するようになっていることを特徴としている。
【００２０】
この請求項１に係る発明では、積分手段で積分した値が量子化されてこの量子化信号に基づいてＡ／Ｄ変換値が算出される。ここで、積分手段で積分した値に基づいて量子化を行うようにした場合、量子化ノイズの影響によりアナログ入力信号として一定の値を入力したとしても、得られるＡ／Ｄ変換値は異なる場合がある。しかしながら、積分手段の内部状態をリセット手段によって所定のタイミングで規定値にリセットすることによって、リセット後、再度積分動作を行う場合には、規定値から積分が開始されることになり、積分手段において量子化ノイズ成分が除去されたことと同等の状態となるから、Ａ／Ｄ変換値が量子化ノイズの影響により変動することを防止することが可能となる。
【００２１】
また、請求項２に係るΔΣ変調型Ａ／Ｄ変換器は、前記前記リセット手段は、所定のリセットタイミングで、Ａ／Ｄ変換対象の前記アナログ入力信号を、規定値からなるリセット用アナログ信号に切り替える切り替え手段であることを特徴としている。
この請求項２に係る発明では、リセット手段は、所定のリセットタイミングで、Ａ／Ｄ変換対象のアナログ入力信号を、規定値であるリセット用アナログ信号に切り替えるようにしている。したがって、リセット用アナログ信号に切り替えることにより、積分手段の内部情報が規定値にリセットされるから、リセット後、再度Ａ／Ｄ変換対象のアナログ入力信号に切り替えたときには、積分手段の内部情報が規定値にリセットされた状態から積分動作することになる。よって、積分手段内の量子化ノイズ成分が除去されたことと同等となり、すなわち、量子化ノイズを低減することが可能となる。
【００２２】
また、請求項３に係る制御装置は、制御対象の制御状態を表すアナログ信号からなる制御状態量をデジタル信号に変換するΔΣ変調方式のＡ／Ｄ変換器と、当該Ａ／Ｄ変換器で変換された制御状態量に基づき前記制御対象を制御する制御手段と、を備えた制御装置において、前記Ａ／Ｄ変換器は、前記制御状態量とその帰還信号との差を積分する積分手段と、当該積分手段で積分した値を量子化しこの量子化信号に基づき前記帰還信号を生成する帰還信号生成手段と、前記量子化信号に基づき前記制御状態量に応じたＡ／Ｄ変換値を算出する変換値算出手段と、前記積分手段の内部情報を予め設定したタイミングで規定値にリセットするリセット手段と、を備え、前記変換値算出手段は、前記リセット手段が非作動中における前記量子化信号に基づき前記Ａ／Ｄ変換値を算出するようになっていることを特徴としている。
【００２３】
この請求項３に係る発明では、制御対象に対する制御量或いは、制御対象を制御することに伴う制御対象の状態変動量等といった制御対象の制御状態を表すアナログ信号からなる制御状態量がΔΣ変調方式のＡ／Ｄ変換器によりデジタル信号に変換され、この変換されたデジタル信号からなる制御状態量に基づいて、制御手段によって制御対象が制御される。
【００２４】
このとき、ΔΣ変調方式のＡ／Ｄ変換器では、制御状態量をアナログ入力信号とし、これとその帰還信号との差が積分手段で積分されてこれが量子化され、この量子化信号に基づいてＡ／Ｄ変換値、つまり制御状態量に応じたデジタル信号が算出される。
ここで、積分手段で積分した値に基づいて量子化を行うようにした場合、量子化ノイズの影響により制御状態量として一定の値を入力したとしても、得られるＡ／Ｄ変換値は異なる場合がある。しかしながら、Ａ／Ｄ変換値が量子化ノイズの影響によって変化する以前に、積分手段の内部状態をリセット手段によって所定のタイミングで規定値にリセットすることによって、Ａ／Ｄ変換値が量子化ノイズの影響により変動することを防止することが可能となる。したがって、このように量子化ノイズの影響を受けることなくＡ／Ｄ変換された制御状態量のＡ／Ｄ変換値に基づいて制御対象を制御することにより、制御対象に対する制御をより高精度に行うことが可能となる。
【００２５】
また、請求項４に係る制御装置は、前記制御手段は、前記制御対象をスイッチング回路を介して制御し且つ前記スイッチング回路を構成するスイッチング素子を定周期で制御すると共に、前記スイッチング回路の出力を前記制御状態量として制御を行い、前記リセット手段は、前記スイッチング回路におけるスイッチング素子の制御周期と同期した定周期で前記リセットを行うようになっていることを特徴としている。
【００２６】
この請求項４に係る発明では、前記制御手段は、前記制御対象をスイッチング回路を介して制御し、さらに、前記スイッチング回路を構成するスイッチング素子を定周期で制御し、このとき、スイッチング回路の出力つまり制御対象に対する制御量を前記制御状態量として、スイッチング回路を制御する。
このとき、リセット手段は、スイッチング素子の制御周期と同期した定周期で、Ａ／Ｄ変換対象のアナログ入力信号を、規定値のリセット用アナログ信号に切り替えるようにしている。
【００２７】
ここで、例えば、スイッチング回路を制御して制御対象を制御することに起因して、制御状態量にノイズが含まれる期間等、的確な制御状態量を検出することができないと予測される期間にリセットを行うようにすれば、この期間の制御状態量はＡ／Ｄ変換に用いられないから、ノイズの多い制御状態量に基づきＡ／Ｄ変換値が算出されることが回避される。
【００２８】
そして、リセットにより、アナログ入力信号をリセット用アナログ信号に切り替えることにより、積分手段の内部情報が規定値にリセットされるから、リセット後、再度Ａ／Ｄ変換対象のアナログ入力信号に切り替えたときには、積分手段の内部情報が規定値にリセットされた状態から動作することになる。よって、積分手段内の量子化ノイズ成分が除去されたことと同等となり、すなわち、量子化ノイズを低減することが可能となる。
【００２９】
よって、このようにして算出される制御状態量のＡ／Ｄ変換値に基づいて制御対象の制御を行うことにより、制御対象に対する制御をより高精度に行うことが可能となる。
また、請求項５に係る制御装置は、前記リセット手段は、前記制御状態量に含まれる前記スイッチング素子の切り替わりに伴う脈動成分が大きい期間に前記リセットを行うようになっていることを特徴としている。
【００３０】
この請求項５に係る発明では、制御状態量に含まれるスイッチング素子の切り替わりに伴う脈動成分が大きい期間、つまり、制御状態量の平均的な値を得ることができないと予測される期間にリセット手段によるリセットが行われるから、この期間における制御状態量に基づいてのＡ／Ｄ変換値の算出は行われない。したがって、平均的な制御状態量の値を得ることができないと予測される期間の制御状態量に基づくＡ／Ｄ変換値、つまり、誤差の多いＡ／Ｄ変換値に基づいて制御対象の制御を行うことが回避されるから、脈動成分の影響による、制御対象の制御精度の低下が抑制されることになる。
【００３１】
また、請求項６に係る制御装置は、前記リセット手段は、前記スイッチング素子の切り替わり期間にも前記リセットを行うようになっていることを特徴としている。
この請求項６に係る発明では、制御手段による制御によって、スイッチング回路を構成するスイッチング素子が切り替わる状態である切り替わり期間においても、リセットが行われる。ここで、スイッチング素子が切り替わるときには、前記スイッチング回路から出力される前記制御対象を制御するための制御状態量にスイッチングノイズが含まれる場合がある。しかしながら、スイッチング素子が切り替わる期間にリセットを行うようにしているから、ノイズが含まれる制御状態量に基づくＡ／Ｄ変換値の算出は行われない。
【００３２】
したがって、得られるＡ／Ｄ変換値におけるスイッチングノイズの影響を低減することが可能となり、すなわち、このＡ／Ｄ変換値に基づく制御対象の制御精度の低下が抑制されることになる。
さらに、請求項７に係る制御装置は、前記リセット手段は、前記Ａ／Ｄ変換器への前記制御状態量を、規定値からなるリセット用アナログ信号に切り替える切り替え手段であることを特徴としている。
【００３３】
この請求項７に係る発明では、リセット手段は、Ａ／Ｄ変換器への制御状態量を、規定値であるリセット用アナログ信号に切り替えるようにしている。したがって、リセット用アナログ信号に切り替えることにより、積分手段の内部情報が規定値にリセットされるから、リセット後、リセット用アナログ信号から再度Ａ／Ｄ変換対象の制御状態量に切り替えたときには、積分手段の内部情報が規定値にリセットされた状態から積分動作することになる。よって、積分手段内の量子化ノイズ成分が除去されたことと同等となり、すなわち、量子化ノイズを低減することが可能となる。
【００３４】
【発明の実施の形態】
以下に、本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明を適用した電動機制御回路の一例を示すブロック回路図である。
この第１の実施の形態における電動機制御回路は、前記図１１に示す従来の電動機制御回路において、Ａ／Ｄ変換タイミング生成部５１が追加され、ΔΣ変調型Ａ／Ｄ変換器５２の構成が異なること以外は同様であるので、同一部には同一符号を付与しその詳細な説明は省略する。
【００３５】
前記Ａ／Ｄ変換タイミング生成部５１は、前記三角波発生器５の出力をもとに、Ａ／Ｄ変換タイミングを表す変換期間信号ＡＤＥＮを生成する。具体的には、三角波発生器５が生成する搬送波がＨＩＧＨ側のしきい値よりも低い状態からこのしきい値を上回る状態となったとき、または、ＬＯＷ側のしきい値よりも高い状態からこのしきい値を下回る状態となったときにＨＩＧＨレベルとなり、この時点から予め設定したＡ／Ｄ変換期間が経過したときＬＯＷレベルとなる信号を生成する。つまり、後述の図５に示すように、搬送波のＨＩＧＨ側及びＬＯＷ側のピーク値を中心としてその前後所定範囲においてＨＩＧＨレベルとなる信号を生成し、これを変換期間信号ＡＤＥＮとしてΔΣ変調型Ａ／Ｄ変換器５２に出力する。
【００３６】
図２は、前記ΔΣ変調型Ａ／Ｄ変換器５２の回路図である。この第１の実施の形態におけるΔΣ変調型Ａ／Ｄ変換器５２は、前記図１２に示す従来のΔΣ変調型Ａ／Ｄ変換器９の回路図において、さらに入力信号切り替え回路１７が設けられている。
図２に示すように、アナログ入力信号Ｖｉは、ＦＥＴ等で構成されるアナログスイッチ２１ａを介してオペアンプ２５の反転入力端子に入力され、また、この反転入力端子には、アナログスイッチ２１ｂを介して接地電位が入力されるようになっている。前記アナログスイッチ２１ａ及び２１ｂは、Ａ／Ｄ変換タイミング生成部５１から出力される変換期間信号ＡＤＥＮに応じて作動し、前記アナログスイッチ２１ａを変換期間信号ＡＤＥＮに応じて制御し、前記アナログスイッチ２１ｂをインバータ２２で論理反転した前記変換期間信号ＡＤＥＮに応じて制御することによって、前記変換期間信号ＡＤＥＮがＨＩＧＨレベルのときには、前記アナログ入力信号Ｖｉが選択され、前記変換期間信号ＡＤＥＮがＬＯＷレベルのときには前記接地電位が選択され、前記アナログスイッチ２１ａ、２１ｂと前記オペアンプ２５の反転入力端子との間にそれぞれ介挿された入力抵抗２３ａ、２３ｂを介して前記オペアンプ２５の反転入力端子に入力されるようになっている。
【００３７】
また、前記オペアンプ２５の非反転入力端子には、オペアンプ２５の動作点を決定する基準電源が入力され、オペアンプ２５の出力端子と反転入力端子との間にコンデンサ２４が介挿されている。
そして、オペアンプ２５の出力はＤ型フリップフロップ２６のデータ入力端子Ｄに入力され、また、このＤ型フリップフロック２６には、サンプリングクロックＡＤＣＬＫが入力される。前記Ｄ型フリップフロップ２６の非反転出力は、入力抵抗２３ｃを介してオペアンプ２５の反転入力端子に入力され、一方、反転出力はカウンタ２７の入力端子に入力される。前記カウンタ２７では、サンプリングクロックＡＤＣＬＫに同期して、入力端子に入力されるＤ型フリップフロップ出力がＨＩＧＨレベルであるとき、これをカウントし、Ｄ型フリップフロップ出力がＨＩＧＨレベルである回数を、Ａ／Ｄ相当値として出力する。
【００３８】
フィルタ処理部２８では、前記変換期間信号ＡＤＥＮがＬＯＷレベルとなるタイミングをトリガとしてカウンタ２７からＡ／Ｄ相当値を読み込み、前回読み込み時に記憶していたＡ／Ｄ相当値と、今回のＡ／Ｄ相当値との差分値を算出し、前記変換期間信号ＡＤＥＮがＨＩＧＨレベルである期間、つまり、サンプリング期間当たりのＡ／Ｄ相当値を算出する。そして、このＡ／Ｄ相当値をサンプリング期間のサンプリングクロック数で割り算し、その演算結果に対してフィルタリング処理等を行い、Ａ／Ｄ変換値を算出するようになっている。
【００３９】
なお、図２において、オペアンプ２５、コンデンサ２４及び入力抵抗２３ａ〜２３ｃが、積分器１３を構成し、Ｄ型フリップフロップ２６が比較器１４、遅延回路１５及び１ビットＤ／Ａ変換器１２を構成し、カウンタ２７及びフィルタ処理部２８がデジタルフィルタ１６を構成している。また、アナログスイッチ２１ａ及び２１ｂ、インバータ２２、が前記入力信号切り替え回路１７を構成している。
【００４０】
つまり、積分器１３は、前記変換期間信号ＡＤＥＮがＨＩＧＨレベルである間、前記アナログ入力信号Ｖｉと基準電源電位との差分値を積分した積分値を出力し、前記変換期間信号ＡＤＥＮがＬＯＷレベルとなったとき、接地電位が入力として与えられた状態にリセットされ、この状態を、ＬＯＷレベルの間、維持することになる。
そして、この積分器１３の出力をＤ型フリップフロップ２６がサンプリングクロックＡＤＣＬＫに同期してサンプリングし、その反転出力の立ち上がりをカウンタ２７でカウントするようになっている。
【００４１】
図３は、図１のインバータ６の一例を示す回路図である。このインバータ６は、公知のインバータと同様に構成され、直列に接続された二つのダイオード列が並列に３つ接続されて形成されるダイオード整流器６１と、フィルタを構成するインダクタ６２及びコンデンサ６３と、逆並列にダイオードが接続された二つのトランジスタが直列に接続されたトランジスタ列が並列に３つ接続されて形成されるインバータ主回路６４とから構成され、入力される３相交流電力は、ダイオード整流器６１で一旦直流電力に変換された後、インバータ主回路６４をＰＷＭ制御することによって、任意の周波数及び任意の電圧の３相交流電力として、ＰＭモータ７に印加されるようになっている。
【００４２】
図４は、ＰＷＭ制御によるインバータ６の出力電圧を表すものである。
図４（ａ）において、搬送波は、三角波発生器５で生成された三角波、正弦波制御信号は前記ＵＶＷ変換部３で生成された、前記ＰＭモータ７に出力しようとする３相波形である。前記搬送波は変調周期を与えるものであって、この搬送波と正弦波制御信号とを比較し、図４（ｂ）に示すように、正弦波制御信号が搬送波よりも小さいときＨＩＧＨレベル、正弦波制御信号が搬送波よりも大きいときＬＯＷレベルとなるパルス信号を生成し、これを出力電圧に応じた電圧指令信号とする。
【００４３】
なお、図４（ｂ）は、Ｕ相、Ｖ相及びＷ相に相当する電圧指令信号を表したものであって、各相の電圧指令信号は、図３のインバータ主回路６４を構成する上下アームスイッチング素子のゲートに入力され、上下アームでは逆位相に与えられるようになっている。
図５は各部の波形を示したものであって、（ａ）は、ある１相、例えばＵ相に対する電圧指令信号と実際に流れる相電流と平均電流とを表したものである。
【００４４】
図５（ａ）に示すように、実際に流れる相電流の電流波形は、インバータ主回路６４においてスイッチング制御を行っているため、少なからず脈動成分を含んでいる。ここで、前記ＰＭモータ７の制御に用いる各相電流を検出するに当たり、脈動成分の影響をできるだけ除去し、なるべく平均電流値を得るためには、（図５（ｂ）に示すように三角波からなる搬送波の、上下の頂点を中心とした一定期間において相電流のＡ／Ｄ変換を行うことが望ましい。
【００４５】
そこで、前記Ａ／Ｄ変換タイミング生成部５１では、図５（ｃ）に示すように、搬送波の上下の頂点を中心とした一定期間、つまり、平均電流値を得られる期間にＨＩＧＨレベルとなり、この一定期間外はＬＯＷレベルとなる変換期間信号ＡＤＥＮを生成する。
したがって、このようにして生成される変換期間信号ＡＤＥＮに基づいて、図２のアナログスイッチ２１ａ及び２１ｂを制御してオペアンプ２５への入力信号を切り替えた場合、図５（ｃ）の時点ｔ１で変換期間信号ＡＤＥＮがＨＩＧＨレベルとなったとき、この時点における相電流がアナログ入力信号Ｖｉとしてオペアンプ２５に入力され、ここで積分が行われその積分値に応じて、Ｄ型フリップフロップの出力が変化し、この出力の立ち上がりがカウンタ２７によってカウントされる。
【００４６】
そして、時点ｔ２で変換期間信号ＡＤＥＮがＬＯＷレベルとなると、カウンタ２７でカウントされたＡ／Ｄ相当値をフィルタ処理部２８が読み込み、サンプリング期間あたりのカウンタ２７のＡ／Ｄ相当値の偏差を算出し、これをサンプリングクロック数で割り算することによって、アナログ入力電圧Ｖｉに応じた、サンプリング期間当たりのパルス数、つまり、アナログ入力電圧ＶｉのＡ／Ｄ変換値が得られる。
【００４７】
また、時点ｔ２で変換期間信号ＡＤＥＮがＬＯＷレベルとなると、これによって、図２においてアナログスイッチ２１ａ及び２１ｂが作動し、オペアンプ２５への入力が接地電位に切り替わり、これによって、積分器１３内部が所定値にリセットされる。
このため、時点ｔ３で変換期間信号ＡＤＥＮがＨＩＧＨレベルに切り替わった時点では、所定値にリセットされた安定した状態から再度積分が開始されることになる。したがって、時点ｔ２で積分器１３内部の状態を初期状態にリセットした時点で前記量子化ノイズ相当分が除去されたことと同等の状態となるから、時点ｔ３で変換期間信号ＡＤＥＮがＨＩＧＨレベルとな積分を開始した時点では、量子化ノイズを含まない積分値出力に基づいてＡ／Ｄ変換動作が行われることになる。
【００４８】
したがって、Ａ／Ｄ変換の際に受ける量子化ノイズによる影響を低減することができるから、この量子化ノイズによるＡ／Ｄ変換誤差を低減することができる。よって、このようにして得られたＡ／Ｄ相当値に基づいて、算出したＡ／Ｄ変換値に基づいてＰＭモータ７の制御を行う場合であっても、量子化ノイズの影響を受けることを回避することができるから、ＰＭモータ７の制御を高精度に行うことができる。
【００４９】
特に、アナログ入力信号Ｖｉが一定値である場合、或いはアナログ入力信号Ｖｉの変動が少ない場合には、量子化ノイズによる影響を大きくうけることになり、微少な制御に影響を及ぼすことになるが、上述のように、量子化ノイズを除去することができるから、アナログ入力信号Ｖｉの変動が少ない場合であっても、高精度に制御を行うことができる。特に、ＰＭモータ７を停止制御する場合等であっても、量子化ノイズの影響によって停止時に発生する振動を抑制することができる。
【００５０】
また、このとき、Ａ／Ｄ変換を行う期間として、相電流が平均電流に近い値となる、三角波の頂点近傍の期間にのみ行うようにしたから、インバータ６によって相電圧をＰＷＭ制御することに起因して、これを流れる相電流が脈動する場合であっても、平均電流に近い値を示すときの相電流に基づきＡ／Ｄ変換するようにしているから、相電流として平均電流と同等の値を検出することができる。したがって、このように脈動による誤差成分を含む相電流ではなく、平均電流値を表す相電流に基づいてＰＭモータ７を駆動制御することができるから、ＰＭモータ７をより高精度に駆動制御することができる。
【００５１】
また、このように、簡易な回路でノイズ低減を図ることができるため、回路の増大化を伴うことなく、ノイズ低減を容易に図ることができる。
なお、上記第１の実施の形態においては、オペアンプ２５にアナログ入力信号Ｖｉと接地電位とを切り替えて入力するようにした場合について説明したが、これに限らず、例えば図６に示すように、接地電位に替えて所定電位を入力するようにすることも可能であり、この場合にも上記と同等の作用効果を得ることができる。
【００５２】
また、上記第１の実施の形態においては、ΔΣ変調型Ａ／Ｄ変換器５２として、前記図１２の比較器１４、遅延回路１５及び１ビットＤ／Ａ変換器１２を、Ｄ型フリップフロップ２６によって構成するようにした場合について説明したが、これに限らず、例えば図７に示すように、オペアンプ２５とＤ型フリップフロップ２６との間に、基準電圧と積分器１３の出力とを比較するための比較器３０を設け、また、Ｄ型フリップフロップ２６の非反転出力と入力抵抗２３ｃとの間に１ビットＤ／Ａ変換器３１を設けた構成とした場合であっても適用することができる。要は、アナログ入力信号Ｖｉと帰還信号との差分値を積分し、その積分値に基づいて、アナログ入力信号Ｖｉに比例した量子化信号を得るようにした、Ａ／Ｄ変換器であれば適用することができる。
【００５３】
なお、前記図７においては、積分器１３の出力と基準電圧との大小関係を比較器３０で比較し、積分器１３の出力の方が大きければ、比較器３０は“１”を出力し、積分器１３の出力の方が小さければ、比較器３０は“０”を出力する。この比較器３０の出力がサンプリングクロックによりＤ型フリップフロップ２６によりラッチされる。このラッチされたデータのＤ型フリップフロップ非反転出力が１ビットＤ／Ａ変換器３１へ入力され、この１ビットＤ／Ａ変換器３１の出力が入力抵抗２３ｃを介してオペアンプ２５の非反転入力端子へ入力される。このように構成することによって、バラツキをより抑制し、高精度なＡ／Ｄ変換値を得ることができる。
【００５４】
次に、本発明の第２の実施の形態を説明する。
図８は、第２の実施の形態における電動機制御回路の構成を示すブロック図である。なお、前記図１に示す第１の実施の形態における電動機制御回路と同一部には同一符号を付与し、その詳細な説明は省略する。
第２の実施の形態では、図８に示すように、Ａ／Ｄ変換タイミング生成部５３は、三角波発生器５からの三角波と比較器４の出力とを入力し、これに基づいてＡ／Ｄ変換有効信号ＡＤＥＮ＊ を生成し、これをΔΣ変調型Ａ／Ｄ変換器５４に出力する。具体的には、図９（ａ）に示すように、第１の実施の形態と同様にして、三角波の頂点前後の所定期間にＨＩＧＨレベルとなる変換期間信号ＡＤＥＮを生成する。
【００５５】
また、Ａ／Ｄ変換タイミング生成部５３では、前記比較器４から出力される３相の電圧指令信号に基づき、図９（ｂ）に示すように、インバータ６のスイッチング素子のオン／オフが切り替わる状態、つまり、スイッチング素子の切り替えに伴い相電流にノイズがのる期間に相当するスイッチング期間を表すインバータスイッチング期間信号を生成する。そして、前記変換期間信号ＡＤＥＮとインバータスイッチング期間信号との論理をとり、図９（ｃ）に示すように、変換期間信号ＡＤＥＮがＨＩＧＨレベルであり且つ前記インバータスイッチング期間信号がＬＯＷレベルであるときにＨＩＧＨレベルとなるＡ／Ｄ変換有効信号ＡＤＥＮ＊ を生成する。つまり、相電流が平均電流に相当する電流値であり且つスイッチングノイズを含まない状態であるときにＨＩＧＨレベルとなるＡ／Ｄ変換有効信号ＡＤＥＮ＊ を生成する。
【００５６】
図１０は、第２の実施の形態における、ΔΣ変調型Ａ／Ｄ変換器５４の回路図である。なお、前記図２に示す第１の実施の形態におけるΔΣ変調型Ａ／Ｄ変換器５２において、分母カウンタとして動作するカウンタ２９を追加したものであるので、同一部には同一符号を付与し、その詳細な説明は省略する。
前述のようにしてＡ／Ｄ変換タイミング生成部５３で生成されたＡ／Ｄ変換有効信号ＡＤＥＮ＊ は、アナログスイッチ２１ａ及び２２ｂの制御用信号として利用されると共に、新たに追加されたカウンタ２９のデータ入力端子に入力される。
【００５７】
このカウンタ２９は、前記データ入力端子に入力される信号がＨＩＧＨレベルであるとき、サンプリングクロックＡＤＣＬＫの立ち上がりに同期してこれをカウントする。つまり、カウンタ２９では、Ａ／Ｄ変換有効信号ＡＤＥＮ＊ がＨＩＧＨレベルである期間、入力されるサンプリングクロックＡＤＣＬＫの立ち上がりのタイミングでカウントする。
【００５８】
一方、カウンタ２７は、分子カウンタとして上記第１の実施の形態と同様に動作する。
そして、フィルタ処理部２８ａでは、前記Ａ／Ｄ変換有効信号ＡＤＥＮ＊ がＬＯＷレベルに切り替わるタイミングで、前記分子カウンタとしてのカウンタ２７及び分母カウンタとしてのカウンタ２９のカウント値を読み込む。そして、カウンタ２７及びカウンタ２９の前回読み込み時のカウント値と、今回読み込み時のカウント値との差分値をそれぞれ算出し、カウンタ２７の出力の差分値を、カウンタ２９の出力の差分値で割り算し、これに対しフィルタリング処理を行う等をして、Ａ／Ｄ変換値を算出する。
【００５９】
つまり、この第２の実施の形態においては、三角波のピークを基準とする所定期間である変換期間信号ＡＤＥＮがＨＩＧＨレベルである期間、つまり、平均電流値を得られる期間であり、且つ、インバータ主回路６４によるスイッチング動作が行われていない期間における積分器１３の出力に基づいて、Ａ／Ｄ変換値を算出するようにしている。
【００６０】
したがって、上記第１の実施の形態と同等の作用効果を得ることができると共に、さらに、インバータ主回路６４のスイッチング動作により相電流に生じるノイズの影響を低減することができるから、より高精度なＡ／Ｄ変換値を得ることができる。よって、このようにして算出されたＡ／Ｄ変換値に基づいて、ＰＭモータ７の駆動制御を行うことによって、ＰＭモータ７をより高精度に駆動制御することができる。
【００６１】
なお、上記各実施の形態においては、ＰＭモータ７を駆動制御するための電動機制御回路において、ΔΣ変調型Ａ／Ｄ変換器５１又は５４を用いる場合について説明したが、これに限るものではなく、例えば、誘導モータ（インダクションモータ）を駆動するためのインバータや、交流電源を出力するＣＶＣＦ電源装置やＵＰＳ（無停電電源装置）等、に適用することも可能であり、ＰＷＭ制御によってスイッチング素子を制御するようにした回路であっても適用することができる。
【００６２】
また、ＰＷＭ制御を行う回路に限るものではなく、ΔΣ変調型Ａ／Ｄ変換器単体として、Ａ／Ｄ変換を行う必要のある回路に適用することも可能である。この場合には、変換期間信号ＡＤＥＮとして、例えば定周期でＨＩＧＨレベルとなる変換期間信号ＡＤＥＮを生成し、これに基づいて、定期的に積分器１３内部の状態をリセットするようにしてもよい。また、上述のように、変換対象のアナログ信号に定期的にノイズがのるような場合には、このノイズがのる期間はＬＯＷレベルとなり、それ以外の期間にＨＩＧＨレベルとなる変換期間信号ＡＤＥＮを生成し、これに基づいて、積分器１３内部の状態をリセットするようにしてもよい。
【００６３】
また、上記各実施の形態においては、ΔΣ変調型Ａ／Ｄ変換器として、２値の１次ΔΣ変調型Ａ／Ｄ変換器を適用した場合について説明したが、これに限るものではなく、ｎ次のΔΣ変調型Ａ／Ｄ変換器、或いは、積分器１３の出力を多ビットに量子化するようにした多値方式のΔΣ変調型Ａ／Ｄ変換器であっても適用することができ、要は、アナログ入力信号とアナログ期間信号との差の信号を積分処理した値を量子化し、これに基づきＡ／Ｄ変換値を得るようにしたΔΣ変調型Ａ／Ｄ変換器であれば適用することができる。
【００６４】
ここで、上記各実施の形態において、図２の積分器１３が積分手段に対応し、Ｄ型フリップフロップ２６が帰還信号生成手段に対応し、カウンタ２７及びフィルタ処理部２８が変換値算出手段に対応し、入力信号切り替え回路１７がリセット手段および切り替え手段に対応し、図１のＰＭモータ７が制御対象に対応し、速度制御器１、演算器１ａ、ＰＩ制御部２、ＵＶＷ変換部３、比較器４、三角波発生器５、ｄｑ座標変換部１０が制御手段に対応し、インバータ６がスイッチング回路に対応している。
また、第２の実施の形態において、カウンタ２７、２９及びフィルタ処理部２８が変換値算出手段に対応している。
【００６５】
【発明の効果】
以上説明したように、本発明の請求項１及び２に係るΔΣ変調方式のＡ／Ｄ変換器によれば、例えば、Ａ／Ｄ変換対象のアナログ入力信号を規定値からなるリセット用アナログ信号に切り替える切り替え手段等で構成されるリセット手段によって、量子化信号を得るための積分手段の内部状態を所定のタイミングで規定値にリセットするようにしたから、量子化ノイズの影響の小さい、より精度の高いＡ／Ｄ変換値を得ることができる。
【００６６】
また、請求項３乃至請求項７に係る制御装置によれば、例えば、Ａ／Ｄ変換器への制御状態量を、規定値からなるリセット用アナログ信号に切り替える切り替え手段等で構成されるリセット手段によって、量子化信号を得るための積分手段の内部状態を所定のタイミングで規定値にリセットするようにしたから、量子化ノイズの影響の小さいＡ／Ｄ変換値を得ることができ、これに基づいて制御を行うことにより、より高精度に制御対象を制御することができる。
【００６７】
特に、制御対象をスイッチング回路を介して制御し且つスイッチング回路を構成するスイッチング素子を定周期で制御すると共に、スイッチング回路の出力を制御状態量として制御を行う場合には、スイッチング回路におけるスイッチング素子の制御周期と同期した定周期でリセット手段によるリセットを行うことによって、スイッチング回路を制御して制御対象を制御することに起因して、的確な制御状態量を検出することができないと予測される期間にリセットを行うようにすることによって、不適切な制御状態量に基づいてそのＡ／Ｄ変換値が算出されることを防止することができ、これに起因して、制御対象に対する制御精度が低下することを回避することができる。
【００６８】
このとき、制御状態量に含まれるスイッチング素子の切り替わりに伴う脈動成分が大きい期間にリセット手段によるリセットを行うことにより、脈動成分を多く含む制御状態量に基づきＡ／Ｄ変換値を得ることに起因して、Ａ／Ｄ変換値の精度が低下することを抑制することができる。
また、スイッチング素子の切り替わり期間にもリセット手段によるリセットを行うことにより、スイッチングノイズが含まれる制御状態量に基づきＡ／Ｄ変換値の算出を行うことによる、Ａ／Ｄ変換値の精度の低下を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施の形態における電動機制御回路の一例を示す回路図である。
【図２】図１のΔΣ変調型Ａ／Ｄ変換器５２の一例を示す回路図である。
【図３】図１のインバータ６の一例を示す回路図である。
【図４】搬送波、正弦波制御信号及び電圧指令信号との対応を表す、波形図の一例である。
【図５】変換期間信号ＡＤＥＮの生成方法を説明するための説明図である。
【図６】ΔΣ変調型Ａ／Ｄ変換器のその他の一例を示す回路図である。
【図７】ΔΣ変調型Ａ／Ｄ変換器のその他の一例を示す回路図である。
【図８】第２の実施の形態における電動機制御回路の一例を示す回路図である。
【図９】Ａ／Ｄ変換有効信号ＡＤＥＮ＊ の生成方法を説明するための説明図である。
【図１０】図８のΔΣ変調型Ａ／Ｄ変換器５４の一例を示す回路図である。
【図１１】従来の電動機制御回路の一例を示す回路図である。
【図１２】従来のΔΣ変調型Ａ／Ｄ変換器の一例を示す回路図である。
【図１３】ΔΣ変調型Ａ／Ｄ変換器の動作説明に供する波形図である。
【図１４】ΔΣ変調型Ａ／Ｄ変換器の動作説明に供する波形図である。
【符号の説明】
４ 比較器
５ 三角波発生器
６ インバータ
７ ＰＭモータ
１３ 積分器
１７ 入力信号切り替え回路
２１ａ、２１ｂ アナログスイッチ
２２ インバータ
２４ コンデンサ
２５ オペアンプ
２６ Ｄ型フリップフロップ
２７、２９ カウンタ
２８ フィルタ処理部
２８ａ フィルタ処理部
５１、５３ Ａ／Ｄ変換タイミング生成部
５２、５４ ΔΣ変調型Ａ／Ｄ変換器
【発明の属する技術分野】
この発明は、搬送、加工、印刷、成型、工作機械等に適用されるモータ制御機器を駆動制御する際の電流検出のため等に適用されるΔΣ変調方式のＡ／Ｄ変換器及びこれを用いた制御装置に関する。
【０００２】
【従来の技術】
例えば、モータ制御機器を駆動制御する場合、モータをデジタル量によって制御すれば、アナログ量による制御に比較して、より高速度且つ高精度での制御を期待することができるため、デジタル制御が多用されるようになりつつある。
しかしながら、モータへの供給電圧或いは供給電流等といったモータの駆動状態を検出するための検出情報はアナログ量であるため、モータをデジタル制御するためには、これらのアナログデータをデジタルデータに変換する必要があり、この変換は、一般に、Ａ／Ｄ変換器を用いて行うようにしている。
【０００３】
ところで、モータを高精度で駆動制御しようとした場合、例えば１０ビット以上のＡ／Ｄ変換器が必要であり、多ビットのＡ／Ｄ変換器は回路が複雑で大型化し、価格も上昇してしまうという問題がある。
これを回避するために、高精度を維持しながら、且つ回路構成を簡略化することの可能なＡ／Ｄ変換器として、ΔΣ変調型Ａ／Ｄ変換器が多用されるようになってきている。
【０００４】
図１１は、永久磁石電動機（以下、ＰＭモータという。）をデジタル制御するための電動機制御回路の回路構成の一般的な一例を示したブロック回路図である。
図１１において、１はＰＭモータ７の回転速度を制御するための速度制御器、２は比例積分制御によってＰＭモータ７へ印加する電圧を制御するＰＩ制御部、３はＰＭモータ７の直交するｄｑ座標軸上の電圧指令を三相電圧指令に変換するＵＶＷ変換部、４はＵＶＷ変換部３からの三相電圧指令に応じたパルス幅変調波形を発生するために三角波形との比較を行う比較器、５は前記三角波形を発生する三角波発生器、６はＰＭモータ７を駆動するためのインバータ、８はＰＭモータ７の回転位置を検出する位置検出器、９はＰＭモータ７への供給電流としてアナログ量で検出される各相電流をデジタル量に変換するΔΣ変調型Ａ／Ｄ変換器である。このΔΣ変調型Ａ／Ｄ変換器９で変換されたデジタル量の各相電流は、ｄｑ座標変換部１０で直交するｄｑ座標に変換される。
【０００５】
そして、位置検出器８で検出された位置情報と、入力される速度指示値ｗｒ＊ とをもとに速度制御器１が電流指令値ｉ＊ を生成し、演算器１ａで、電流指令値ｉ＊ から、ｄｑ座標変換部１０で座標変換された電流値を減算した値を算出し、算出した差をもとに、ＰＩ制御部２が比例積分制御を行うことによって、ＰＭモータ７を駆動制御するようにしている。
【０００６】
図１２は、図１１におけるΔΣ変調型Ａ／Ｄ変換器９の構成を示すブロック回路図である。
図１２において、差動アンプ１１は、アナログ入力信号をＶｉ（信号範囲は０〜１）とすると、これと１ビットＤ／Ａ変換器１２の出力との差を演算し、この出力を積分器１３に入力する。積分器１３では、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器１２の出力との差を積分し、アナログ入力信号Ｖｉが１ビットＤ／Ａ変換器１２の出力よりも大きければ積分器１３の出力を増大させ、この大小関係が逆ならば、積分器１３の出力を減少させる。
【０００７】
この積分器１３の出力と別途定めるレベル、例えば、“０．５”との大小関係を比較器１４で比較し、積分器１３の出力の方が大きければ、比較器１４は“１”を出力し、積分器１３の出力の方が小さければ、比較器１４は“０”を出力する。
この比較器１４の出力データがサンプリングクロックによりラッチされ、サンプリングクロック周波数の１周期の期間、遅延回路１５に保持される。このラッチされた信号が前記１ビットＤ／Ａ変換器１２の入力となり、差動アンプ１１は前述したアナログ入力信号Ｖｉとの差の演算を行う。そして、デジタルフィルタ１６において、前記比較器１４の出力をもとに、Ａ／Ｄ変換値を算出するようになっている。
【０００８】
図１３は、図１２の構成を有するΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉが“１／３”である場合の各部の動作を示す動作波形図である。
図１２において、（ａ）は積分器１３の出力、（ｂ）は比較器１４の出力を表したものであって、横軸はサンプリングクロックを表す。アナログ入力信号Ｖｉが“１／３”の場合には、図１３に示すように、サンプリングクロック３回に１回の割合で、比較器１４から信号レベルが“１”の信号が出力される。
【０００９】
一方、図１４は、図１２の構成を有するΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉが“４／７”である場合の各部の動作を示す動作波形図である。
図１４において、（ａ）は積分器１３の出力、（ｂ）は比較器１４の出力を表したものであって、横軸はサンプリングクロックを表す。アナログ入力信号Ｖｉが“４／７”の場合には、サンプリングクロック７回に４回の割合で比較器１４から信号レベルが“１”の信号が出力される。
【００１０】
そして、図１３（ｂ）或いは図１４（ｂ）で表される比較器１４の出力を、デジタルフィルタ１６でフィルタ処理することによって、アナログ入力信号Ｖｉに応じたデジタル値が得られることになる。前記デジタルフィルタ１６でのフィルタ処理としては、２ｎ のサンプリングクロック期間、例えばｎ＝８とした場合には、２５６回のサンプリングクロック期間中に、比較器１４から信号レベルが“１”の信号が何回出力されたかをカウントし、１サンプリングクロック当たりの信号レベル“１”の信号の出力回数を演算し、これをデジタル出力値とするようになっている。前記サンプリングクロック期間が、Ａ／Ｄ変換を行うためのサンプリングを行うサンプリング期間となり、このサンプリング期間毎に、比較器１４から信号レベルが“１”の信号が出力された回数をカウントすることによって、サンプリング期間毎のＡ／Ｄ変換値、つまりデジタル値を得るようになっている。
【００１１】
上述のように、前記図１２に示す構成を有するΔΣ変調型Ａ／Ｄ変換器を用いることによって、サンプリング期間中の信号レベルが“１”となる回数に基づいて、アナログ入力信号Ｖｉに応じたデジタル信号を得ることができる。しかしながら、アナログ入力信号Ｖｉを分数で表したときの分母の値と、サンプリング期間のサンプリングクロック数とが割り切れない関係にある場合には、Ａ／Ｄ変換値が一定とならない場合があるという問題がある。これは量子化ノイズ或いはパターンノイズと呼ばれるノイズの影響によるものである。
【００１２】
例えば、サンプリング期間のクロック数が“２５６”であって、アナログ入力信号ＶｉがＶｉ＝１／３である場合のＡ／Ｄ変換値は、“８５，８５，８６，８５，８５，８６，８５，……”となり、Ａ／Ｄ変換を行った場合、３回に１回の割合で、他の２回とは異なる値を出力することになる。つまり、アナログ入力信号Ｖｉが一定であるにも係わらず、そのＡ／Ｄ変換値が変動するという問題がある。
【００１３】
このように、Ａ／Ｄ変換値が時によって変動する場合、例えば、前記図１１に示す電動機制御回路において、ＰＭモータ７に電流を流すことによって、このＰＭモータ７に結合している図示しない負荷が発生するトルクに対抗してＰＭモータ７を所定の停止位置に静止させるといった制御を行う場合に、ΔΣ変調型Ａ／Ｄ変換器９に前述したような出力変動が発生すると、このＰＭモータ７を所定位置で静止させることが困難になるという問題がある。
【００１４】
これを回避するため、前述の量子化ノイズ或いはパターンノイズを除去する方法として、ΔΣ変調型Ａ／Ｄ変換器９の出力側に次数の高いデジタルフィルタを追加する方法、或いは、この高次のデジタルフィルタを用いる代わりに、小振幅で一定周期波形のディザ信号をアナログ入力信号Ｖｉに加算することでノイズスペクトラルに分散させる方法（例えば、特許文献１）、また、アナログ入力信号Ｖｉが小振幅の交流信号であれば、このアナログ入力信号Ｖｉとノイズの少ない直流レベルとを重畳することにより、量子化ノイズの影響を低減するようにした方法も提案されている（例えば、特許文献２）。
【００１５】
【特許文献１】
特開平６−１０４７５１号公報
【特許文献２】
特開平１０−１７３５３３号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上述のように、ΔΣ変調型Ａ／Ｄ変換器の出力側に高次のデジタルフィルタを追加することで、出力信号に含まれるノイズを除去しようとすると、回路規模が大きくなるという問題があるばかりでなく、フィルタの特性上からステップ入力に対する応答の遅れが増大するという問題があるため、例えば、図１１に示すような電動機制御回路に使用する場合には、サーボシステム全体の制御特性が劣化する場合があるという問題がある。
【００１７】
また、Ａ／Ｄ変換対象のアナログ入力信号Ｖｉにディザ信号を加算するようにした方法においては、ディザ発生回路を追加設置する必要があり、この場合も回路規模を増大させてしまうことになり、また、ディザ信号の振幅相当分だけ、アナログ入力信号Ｖｉの入力可能な範囲が狭くなってしまうという問題がある。
【００１８】
また、ノイズの少ないレベルとなるように直流レベルと重畳する方法においては、小振幅信号を扱う用途であれば適用可能であるが、電動機制御のような制御性を重視し、Ａ／Ｄ変換器の信号入力範囲全体を使用する用途には適用することが困難である。
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、回路規模が増大することなく、量子化ノイズを低減することの可能なΔΣ変調方式のＡ／Ｄ変換器及びこれを用いた制御装置を提供することを目的としている。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るΔΣ変調方式のＡ／Ｄ変換器は、アナログ入力信号とアナログ帰還信号との差を積分する積分手段と、当該積分手段で積分した値を量子化しこの量子化信号に基づき前記アナログ帰還信号を生成する帰還信号生成手段と、前記量子化信号に基づき前記アナログ入力信号に応じたＡ／Ｄ変換値を算出する変換値算出手段と、を備えたΔΣ変調方式のＡ／Ｄ変換器において、前記積分手段の内部情報を予め設定したタイミングで規定値にリセットするリセット手段を備え、前記変換値算出手段は、前記リセット手段が非作動中における前記量子化信号に基づき前記Ａ／Ｄ変換値を算出するようになっていることを特徴としている。
【００２０】
この請求項１に係る発明では、積分手段で積分した値が量子化されてこの量子化信号に基づいてＡ／Ｄ変換値が算出される。ここで、積分手段で積分した値に基づいて量子化を行うようにした場合、量子化ノイズの影響によりアナログ入力信号として一定の値を入力したとしても、得られるＡ／Ｄ変換値は異なる場合がある。しかしながら、積分手段の内部状態をリセット手段によって所定のタイミングで規定値にリセットすることによって、リセット後、再度積分動作を行う場合には、規定値から積分が開始されることになり、積分手段において量子化ノイズ成分が除去されたことと同等の状態となるから、Ａ／Ｄ変換値が量子化ノイズの影響により変動することを防止することが可能となる。
【００２１】
また、請求項２に係るΔΣ変調型Ａ／Ｄ変換器は、前記前記リセット手段は、所定のリセットタイミングで、Ａ／Ｄ変換対象の前記アナログ入力信号を、規定値からなるリセット用アナログ信号に切り替える切り替え手段であることを特徴としている。
この請求項２に係る発明では、リセット手段は、所定のリセットタイミングで、Ａ／Ｄ変換対象のアナログ入力信号を、規定値であるリセット用アナログ信号に切り替えるようにしている。したがって、リセット用アナログ信号に切り替えることにより、積分手段の内部情報が規定値にリセットされるから、リセット後、再度Ａ／Ｄ変換対象のアナログ入力信号に切り替えたときには、積分手段の内部情報が規定値にリセットされた状態から積分動作することになる。よって、積分手段内の量子化ノイズ成分が除去されたことと同等となり、すなわち、量子化ノイズを低減することが可能となる。
【００２２】
また、請求項３に係る制御装置は、制御対象の制御状態を表すアナログ信号からなる制御状態量をデジタル信号に変換するΔΣ変調方式のＡ／Ｄ変換器と、当該Ａ／Ｄ変換器で変換された制御状態量に基づき前記制御対象を制御する制御手段と、を備えた制御装置において、前記Ａ／Ｄ変換器は、前記制御状態量とその帰還信号との差を積分する積分手段と、当該積分手段で積分した値を量子化しこの量子化信号に基づき前記帰還信号を生成する帰還信号生成手段と、前記量子化信号に基づき前記制御状態量に応じたＡ／Ｄ変換値を算出する変換値算出手段と、前記積分手段の内部情報を予め設定したタイミングで規定値にリセットするリセット手段と、を備え、前記変換値算出手段は、前記リセット手段が非作動中における前記量子化信号に基づき前記Ａ／Ｄ変換値を算出するようになっていることを特徴としている。
【００２３】
この請求項３に係る発明では、制御対象に対する制御量或いは、制御対象を制御することに伴う制御対象の状態変動量等といった制御対象の制御状態を表すアナログ信号からなる制御状態量がΔΣ変調方式のＡ／Ｄ変換器によりデジタル信号に変換され、この変換されたデジタル信号からなる制御状態量に基づいて、制御手段によって制御対象が制御される。
【００２４】
このとき、ΔΣ変調方式のＡ／Ｄ変換器では、制御状態量をアナログ入力信号とし、これとその帰還信号との差が積分手段で積分されてこれが量子化され、この量子化信号に基づいてＡ／Ｄ変換値、つまり制御状態量に応じたデジタル信号が算出される。
ここで、積分手段で積分した値に基づいて量子化を行うようにした場合、量子化ノイズの影響により制御状態量として一定の値を入力したとしても、得られるＡ／Ｄ変換値は異なる場合がある。しかしながら、Ａ／Ｄ変換値が量子化ノイズの影響によって変化する以前に、積分手段の内部状態をリセット手段によって所定のタイミングで規定値にリセットすることによって、Ａ／Ｄ変換値が量子化ノイズの影響により変動することを防止することが可能となる。したがって、このように量子化ノイズの影響を受けることなくＡ／Ｄ変換された制御状態量のＡ／Ｄ変換値に基づいて制御対象を制御することにより、制御対象に対する制御をより高精度に行うことが可能となる。
【００２５】
また、請求項４に係る制御装置は、前記制御手段は、前記制御対象をスイッチング回路を介して制御し且つ前記スイッチング回路を構成するスイッチング素子を定周期で制御すると共に、前記スイッチング回路の出力を前記制御状態量として制御を行い、前記リセット手段は、前記スイッチング回路におけるスイッチング素子の制御周期と同期した定周期で前記リセットを行うようになっていることを特徴としている。
【００２６】
この請求項４に係る発明では、前記制御手段は、前記制御対象をスイッチング回路を介して制御し、さらに、前記スイッチング回路を構成するスイッチング素子を定周期で制御し、このとき、スイッチング回路の出力つまり制御対象に対する制御量を前記制御状態量として、スイッチング回路を制御する。
このとき、リセット手段は、スイッチング素子の制御周期と同期した定周期で、Ａ／Ｄ変換対象のアナログ入力信号を、規定値のリセット用アナログ信号に切り替えるようにしている。
【００２７】
ここで、例えば、スイッチング回路を制御して制御対象を制御することに起因して、制御状態量にノイズが含まれる期間等、的確な制御状態量を検出することができないと予測される期間にリセットを行うようにすれば、この期間の制御状態量はＡ／Ｄ変換に用いられないから、ノイズの多い制御状態量に基づきＡ／Ｄ変換値が算出されることが回避される。
【００２８】
そして、リセットにより、アナログ入力信号をリセット用アナログ信号に切り替えることにより、積分手段の内部情報が規定値にリセットされるから、リセット後、再度Ａ／Ｄ変換対象のアナログ入力信号に切り替えたときには、積分手段の内部情報が規定値にリセットされた状態から動作することになる。よって、積分手段内の量子化ノイズ成分が除去されたことと同等となり、すなわち、量子化ノイズを低減することが可能となる。
【００２９】
よって、このようにして算出される制御状態量のＡ／Ｄ変換値に基づいて制御対象の制御を行うことにより、制御対象に対する制御をより高精度に行うことが可能となる。
また、請求項５に係る制御装置は、前記リセット手段は、前記制御状態量に含まれる前記スイッチング素子の切り替わりに伴う脈動成分が大きい期間に前記リセットを行うようになっていることを特徴としている。
【００３０】
この請求項５に係る発明では、制御状態量に含まれるスイッチング素子の切り替わりに伴う脈動成分が大きい期間、つまり、制御状態量の平均的な値を得ることができないと予測される期間にリセット手段によるリセットが行われるから、この期間における制御状態量に基づいてのＡ／Ｄ変換値の算出は行われない。したがって、平均的な制御状態量の値を得ることができないと予測される期間の制御状態量に基づくＡ／Ｄ変換値、つまり、誤差の多いＡ／Ｄ変換値に基づいて制御対象の制御を行うことが回避されるから、脈動成分の影響による、制御対象の制御精度の低下が抑制されることになる。
【００３１】
また、請求項６に係る制御装置は、前記リセット手段は、前記スイッチング素子の切り替わり期間にも前記リセットを行うようになっていることを特徴としている。
この請求項６に係る発明では、制御手段による制御によって、スイッチング回路を構成するスイッチング素子が切り替わる状態である切り替わり期間においても、リセットが行われる。ここで、スイッチング素子が切り替わるときには、前記スイッチング回路から出力される前記制御対象を制御するための制御状態量にスイッチングノイズが含まれる場合がある。しかしながら、スイッチング素子が切り替わる期間にリセットを行うようにしているから、ノイズが含まれる制御状態量に基づくＡ／Ｄ変換値の算出は行われない。
【００３２】
したがって、得られるＡ／Ｄ変換値におけるスイッチングノイズの影響を低減することが可能となり、すなわち、このＡ／Ｄ変換値に基づく制御対象の制御精度の低下が抑制されることになる。
さらに、請求項７に係る制御装置は、前記リセット手段は、前記Ａ／Ｄ変換器への前記制御状態量を、規定値からなるリセット用アナログ信号に切り替える切り替え手段であることを特徴としている。
【００３３】
この請求項７に係る発明では、リセット手段は、Ａ／Ｄ変換器への制御状態量を、規定値であるリセット用アナログ信号に切り替えるようにしている。したがって、リセット用アナログ信号に切り替えることにより、積分手段の内部情報が規定値にリセットされるから、リセット後、リセット用アナログ信号から再度Ａ／Ｄ変換対象の制御状態量に切り替えたときには、積分手段の内部情報が規定値にリセットされた状態から積分動作することになる。よって、積分手段内の量子化ノイズ成分が除去されたことと同等となり、すなわち、量子化ノイズを低減することが可能となる。
【００３４】
【発明の実施の形態】
以下に、本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明を適用した電動機制御回路の一例を示すブロック回路図である。
この第１の実施の形態における電動機制御回路は、前記図１１に示す従来の電動機制御回路において、Ａ／Ｄ変換タイミング生成部５１が追加され、ΔΣ変調型Ａ／Ｄ変換器５２の構成が異なること以外は同様であるので、同一部には同一符号を付与しその詳細な説明は省略する。
【００３５】
前記Ａ／Ｄ変換タイミング生成部５１は、前記三角波発生器５の出力をもとに、Ａ／Ｄ変換タイミングを表す変換期間信号ＡＤＥＮを生成する。具体的には、三角波発生器５が生成する搬送波がＨＩＧＨ側のしきい値よりも低い状態からこのしきい値を上回る状態となったとき、または、ＬＯＷ側のしきい値よりも高い状態からこのしきい値を下回る状態となったときにＨＩＧＨレベルとなり、この時点から予め設定したＡ／Ｄ変換期間が経過したときＬＯＷレベルとなる信号を生成する。つまり、後述の図５に示すように、搬送波のＨＩＧＨ側及びＬＯＷ側のピーク値を中心としてその前後所定範囲においてＨＩＧＨレベルとなる信号を生成し、これを変換期間信号ＡＤＥＮとしてΔΣ変調型Ａ／Ｄ変換器５２に出力する。
【００３６】
図２は、前記ΔΣ変調型Ａ／Ｄ変換器５２の回路図である。この第１の実施の形態におけるΔΣ変調型Ａ／Ｄ変換器５２は、前記図１２に示す従来のΔΣ変調型Ａ／Ｄ変換器９の回路図において、さらに入力信号切り替え回路１７が設けられている。
図２に示すように、アナログ入力信号Ｖｉは、ＦＥＴ等で構成されるアナログスイッチ２１ａを介してオペアンプ２５の反転入力端子に入力され、また、この反転入力端子には、アナログスイッチ２１ｂを介して接地電位が入力されるようになっている。前記アナログスイッチ２１ａ及び２１ｂは、Ａ／Ｄ変換タイミング生成部５１から出力される変換期間信号ＡＤＥＮに応じて作動し、前記アナログスイッチ２１ａを変換期間信号ＡＤＥＮに応じて制御し、前記アナログスイッチ２１ｂをインバータ２２で論理反転した前記変換期間信号ＡＤＥＮに応じて制御することによって、前記変換期間信号ＡＤＥＮがＨＩＧＨレベルのときには、前記アナログ入力信号Ｖｉが選択され、前記変換期間信号ＡＤＥＮがＬＯＷレベルのときには前記接地電位が選択され、前記アナログスイッチ２１ａ、２１ｂと前記オペアンプ２５の反転入力端子との間にそれぞれ介挿された入力抵抗２３ａ、２３ｂを介して前記オペアンプ２５の反転入力端子に入力されるようになっている。
【００３７】
また、前記オペアンプ２５の非反転入力端子には、オペアンプ２５の動作点を決定する基準電源が入力され、オペアンプ２５の出力端子と反転入力端子との間にコンデンサ２４が介挿されている。
そして、オペアンプ２５の出力はＤ型フリップフロップ２６のデータ入力端子Ｄに入力され、また、このＤ型フリップフロック２６には、サンプリングクロックＡＤＣＬＫが入力される。前記Ｄ型フリップフロップ２６の非反転出力は、入力抵抗２３ｃを介してオペアンプ２５の反転入力端子に入力され、一方、反転出力はカウンタ２７の入力端子に入力される。前記カウンタ２７では、サンプリングクロックＡＤＣＬＫに同期して、入力端子に入力されるＤ型フリップフロップ出力がＨＩＧＨレベルであるとき、これをカウントし、Ｄ型フリップフロップ出力がＨＩＧＨレベルである回数を、Ａ／Ｄ相当値として出力する。
【００３８】
フィルタ処理部２８では、前記変換期間信号ＡＤＥＮがＬＯＷレベルとなるタイミングをトリガとしてカウンタ２７からＡ／Ｄ相当値を読み込み、前回読み込み時に記憶していたＡ／Ｄ相当値と、今回のＡ／Ｄ相当値との差分値を算出し、前記変換期間信号ＡＤＥＮがＨＩＧＨレベルである期間、つまり、サンプリング期間当たりのＡ／Ｄ相当値を算出する。そして、このＡ／Ｄ相当値をサンプリング期間のサンプリングクロック数で割り算し、その演算結果に対してフィルタリング処理等を行い、Ａ／Ｄ変換値を算出するようになっている。
【００３９】
なお、図２において、オペアンプ２５、コンデンサ２４及び入力抵抗２３ａ〜２３ｃが、積分器１３を構成し、Ｄ型フリップフロップ２６が比較器１４、遅延回路１５及び１ビットＤ／Ａ変換器１２を構成し、カウンタ２７及びフィルタ処理部２８がデジタルフィルタ１６を構成している。また、アナログスイッチ２１ａ及び２１ｂ、インバータ２２、が前記入力信号切り替え回路１７を構成している。
【００４０】
つまり、積分器１３は、前記変換期間信号ＡＤＥＮがＨＩＧＨレベルである間、前記アナログ入力信号Ｖｉと基準電源電位との差分値を積分した積分値を出力し、前記変換期間信号ＡＤＥＮがＬＯＷレベルとなったとき、接地電位が入力として与えられた状態にリセットされ、この状態を、ＬＯＷレベルの間、維持することになる。
そして、この積分器１３の出力をＤ型フリップフロップ２６がサンプリングクロックＡＤＣＬＫに同期してサンプリングし、その反転出力の立ち上がりをカウンタ２７でカウントするようになっている。
【００４１】
図３は、図１のインバータ６の一例を示す回路図である。このインバータ６は、公知のインバータと同様に構成され、直列に接続された二つのダイオード列が並列に３つ接続されて形成されるダイオード整流器６１と、フィルタを構成するインダクタ６２及びコンデンサ６３と、逆並列にダイオードが接続された二つのトランジスタが直列に接続されたトランジスタ列が並列に３つ接続されて形成されるインバータ主回路６４とから構成され、入力される３相交流電力は、ダイオード整流器６１で一旦直流電力に変換された後、インバータ主回路６４をＰＷＭ制御することによって、任意の周波数及び任意の電圧の３相交流電力として、ＰＭモータ７に印加されるようになっている。
【００４２】
図４は、ＰＷＭ制御によるインバータ６の出力電圧を表すものである。
図４（ａ）において、搬送波は、三角波発生器５で生成された三角波、正弦波制御信号は前記ＵＶＷ変換部３で生成された、前記ＰＭモータ７に出力しようとする３相波形である。前記搬送波は変調周期を与えるものであって、この搬送波と正弦波制御信号とを比較し、図４（ｂ）に示すように、正弦波制御信号が搬送波よりも小さいときＨＩＧＨレベル、正弦波制御信号が搬送波よりも大きいときＬＯＷレベルとなるパルス信号を生成し、これを出力電圧に応じた電圧指令信号とする。
【００４３】
なお、図４（ｂ）は、Ｕ相、Ｖ相及びＷ相に相当する電圧指令信号を表したものであって、各相の電圧指令信号は、図３のインバータ主回路６４を構成する上下アームスイッチング素子のゲートに入力され、上下アームでは逆位相に与えられるようになっている。
図５は各部の波形を示したものであって、（ａ）は、ある１相、例えばＵ相に対する電圧指令信号と実際に流れる相電流と平均電流とを表したものである。
【００４４】
図５（ａ）に示すように、実際に流れる相電流の電流波形は、インバータ主回路６４においてスイッチング制御を行っているため、少なからず脈動成分を含んでいる。ここで、前記ＰＭモータ７の制御に用いる各相電流を検出するに当たり、脈動成分の影響をできるだけ除去し、なるべく平均電流値を得るためには、（図５（ｂ）に示すように三角波からなる搬送波の、上下の頂点を中心とした一定期間において相電流のＡ／Ｄ変換を行うことが望ましい。
【００４５】
そこで、前記Ａ／Ｄ変換タイミング生成部５１では、図５（ｃ）に示すように、搬送波の上下の頂点を中心とした一定期間、つまり、平均電流値を得られる期間にＨＩＧＨレベルとなり、この一定期間外はＬＯＷレベルとなる変換期間信号ＡＤＥＮを生成する。
したがって、このようにして生成される変換期間信号ＡＤＥＮに基づいて、図２のアナログスイッチ２１ａ及び２１ｂを制御してオペアンプ２５への入力信号を切り替えた場合、図５（ｃ）の時点ｔ１で変換期間信号ＡＤＥＮがＨＩＧＨレベルとなったとき、この時点における相電流がアナログ入力信号Ｖｉとしてオペアンプ２５に入力され、ここで積分が行われその積分値に応じて、Ｄ型フリップフロップの出力が変化し、この出力の立ち上がりがカウンタ２７によってカウントされる。
【００４６】
そして、時点ｔ２で変換期間信号ＡＤＥＮがＬＯＷレベルとなると、カウンタ２７でカウントされたＡ／Ｄ相当値をフィルタ処理部２８が読み込み、サンプリング期間あたりのカウンタ２７のＡ／Ｄ相当値の偏差を算出し、これをサンプリングクロック数で割り算することによって、アナログ入力電圧Ｖｉに応じた、サンプリング期間当たりのパルス数、つまり、アナログ入力電圧ＶｉのＡ／Ｄ変換値が得られる。
【００４７】
また、時点ｔ２で変換期間信号ＡＤＥＮがＬＯＷレベルとなると、これによって、図２においてアナログスイッチ２１ａ及び２１ｂが作動し、オペアンプ２５への入力が接地電位に切り替わり、これによって、積分器１３内部が所定値にリセットされる。
このため、時点ｔ３で変換期間信号ＡＤＥＮがＨＩＧＨレベルに切り替わった時点では、所定値にリセットされた安定した状態から再度積分が開始されることになる。したがって、時点ｔ２で積分器１３内部の状態を初期状態にリセットした時点で前記量子化ノイズ相当分が除去されたことと同等の状態となるから、時点ｔ３で変換期間信号ＡＤＥＮがＨＩＧＨレベルとな積分を開始した時点では、量子化ノイズを含まない積分値出力に基づいてＡ／Ｄ変換動作が行われることになる。
【００４８】
したがって、Ａ／Ｄ変換の際に受ける量子化ノイズによる影響を低減することができるから、この量子化ノイズによるＡ／Ｄ変換誤差を低減することができる。よって、このようにして得られたＡ／Ｄ相当値に基づいて、算出したＡ／Ｄ変換値に基づいてＰＭモータ７の制御を行う場合であっても、量子化ノイズの影響を受けることを回避することができるから、ＰＭモータ７の制御を高精度に行うことができる。
【００４９】
特に、アナログ入力信号Ｖｉが一定値である場合、或いはアナログ入力信号Ｖｉの変動が少ない場合には、量子化ノイズによる影響を大きくうけることになり、微少な制御に影響を及ぼすことになるが、上述のように、量子化ノイズを除去することができるから、アナログ入力信号Ｖｉの変動が少ない場合であっても、高精度に制御を行うことができる。特に、ＰＭモータ７を停止制御する場合等であっても、量子化ノイズの影響によって停止時に発生する振動を抑制することができる。
【００５０】
また、このとき、Ａ／Ｄ変換を行う期間として、相電流が平均電流に近い値となる、三角波の頂点近傍の期間にのみ行うようにしたから、インバータ６によって相電圧をＰＷＭ制御することに起因して、これを流れる相電流が脈動する場合であっても、平均電流に近い値を示すときの相電流に基づきＡ／Ｄ変換するようにしているから、相電流として平均電流と同等の値を検出することができる。したがって、このように脈動による誤差成分を含む相電流ではなく、平均電流値を表す相電流に基づいてＰＭモータ７を駆動制御することができるから、ＰＭモータ７をより高精度に駆動制御することができる。
【００５１】
また、このように、簡易な回路でノイズ低減を図ることができるため、回路の増大化を伴うことなく、ノイズ低減を容易に図ることができる。
なお、上記第１の実施の形態においては、オペアンプ２５にアナログ入力信号Ｖｉと接地電位とを切り替えて入力するようにした場合について説明したが、これに限らず、例えば図６に示すように、接地電位に替えて所定電位を入力するようにすることも可能であり、この場合にも上記と同等の作用効果を得ることができる。
【００５２】
また、上記第１の実施の形態においては、ΔΣ変調型Ａ／Ｄ変換器５２として、前記図１２の比較器１４、遅延回路１５及び１ビットＤ／Ａ変換器１２を、Ｄ型フリップフロップ２６によって構成するようにした場合について説明したが、これに限らず、例えば図７に示すように、オペアンプ２５とＤ型フリップフロップ２６との間に、基準電圧と積分器１３の出力とを比較するための比較器３０を設け、また、Ｄ型フリップフロップ２６の非反転出力と入力抵抗２３ｃとの間に１ビットＤ／Ａ変換器３１を設けた構成とした場合であっても適用することができる。要は、アナログ入力信号Ｖｉと帰還信号との差分値を積分し、その積分値に基づいて、アナログ入力信号Ｖｉに比例した量子化信号を得るようにした、Ａ／Ｄ変換器であれば適用することができる。
【００５３】
なお、前記図７においては、積分器１３の出力と基準電圧との大小関係を比較器３０で比較し、積分器１３の出力の方が大きければ、比較器３０は“１”を出力し、積分器１３の出力の方が小さければ、比較器３０は“０”を出力する。この比較器３０の出力がサンプリングクロックによりＤ型フリップフロップ２６によりラッチされる。このラッチされたデータのＤ型フリップフロップ非反転出力が１ビットＤ／Ａ変換器３１へ入力され、この１ビットＤ／Ａ変換器３１の出力が入力抵抗２３ｃを介してオペアンプ２５の非反転入力端子へ入力される。このように構成することによって、バラツキをより抑制し、高精度なＡ／Ｄ変換値を得ることができる。
【００５４】
次に、本発明の第２の実施の形態を説明する。
図８は、第２の実施の形態における電動機制御回路の構成を示すブロック図である。なお、前記図１に示す第１の実施の形態における電動機制御回路と同一部には同一符号を付与し、その詳細な説明は省略する。
第２の実施の形態では、図８に示すように、Ａ／Ｄ変換タイミング生成部５３は、三角波発生器５からの三角波と比較器４の出力とを入力し、これに基づいてＡ／Ｄ変換有効信号ＡＤＥＮ＊ を生成し、これをΔΣ変調型Ａ／Ｄ変換器５４に出力する。具体的には、図９（ａ）に示すように、第１の実施の形態と同様にして、三角波の頂点前後の所定期間にＨＩＧＨレベルとなる変換期間信号ＡＤＥＮを生成する。
【００５５】
また、Ａ／Ｄ変換タイミング生成部５３では、前記比較器４から出力される３相の電圧指令信号に基づき、図９（ｂ）に示すように、インバータ６のスイッチング素子のオン／オフが切り替わる状態、つまり、スイッチング素子の切り替えに伴い相電流にノイズがのる期間に相当するスイッチング期間を表すインバータスイッチング期間信号を生成する。そして、前記変換期間信号ＡＤＥＮとインバータスイッチング期間信号との論理をとり、図９（ｃ）に示すように、変換期間信号ＡＤＥＮがＨＩＧＨレベルであり且つ前記インバータスイッチング期間信号がＬＯＷレベルであるときにＨＩＧＨレベルとなるＡ／Ｄ変換有効信号ＡＤＥＮ＊ を生成する。つまり、相電流が平均電流に相当する電流値であり且つスイッチングノイズを含まない状態であるときにＨＩＧＨレベルとなるＡ／Ｄ変換有効信号ＡＤＥＮ＊ を生成する。
【００５６】
図１０は、第２の実施の形態における、ΔΣ変調型Ａ／Ｄ変換器５４の回路図である。なお、前記図２に示す第１の実施の形態におけるΔΣ変調型Ａ／Ｄ変換器５２において、分母カウンタとして動作するカウンタ２９を追加したものであるので、同一部には同一符号を付与し、その詳細な説明は省略する。
前述のようにしてＡ／Ｄ変換タイミング生成部５３で生成されたＡ／Ｄ変換有効信号ＡＤＥＮ＊ は、アナログスイッチ２１ａ及び２２ｂの制御用信号として利用されると共に、新たに追加されたカウンタ２９のデータ入力端子に入力される。
【００５７】
このカウンタ２９は、前記データ入力端子に入力される信号がＨＩＧＨレベルであるとき、サンプリングクロックＡＤＣＬＫの立ち上がりに同期してこれをカウントする。つまり、カウンタ２９では、Ａ／Ｄ変換有効信号ＡＤＥＮ＊ がＨＩＧＨレベルである期間、入力されるサンプリングクロックＡＤＣＬＫの立ち上がりのタイミングでカウントする。
【００５８】
一方、カウンタ２７は、分子カウンタとして上記第１の実施の形態と同様に動作する。
そして、フィルタ処理部２８ａでは、前記Ａ／Ｄ変換有効信号ＡＤＥＮ＊ がＬＯＷレベルに切り替わるタイミングで、前記分子カウンタとしてのカウンタ２７及び分母カウンタとしてのカウンタ２９のカウント値を読み込む。そして、カウンタ２７及びカウンタ２９の前回読み込み時のカウント値と、今回読み込み時のカウント値との差分値をそれぞれ算出し、カウンタ２７の出力の差分値を、カウンタ２９の出力の差分値で割り算し、これに対しフィルタリング処理を行う等をして、Ａ／Ｄ変換値を算出する。
【００５９】
つまり、この第２の実施の形態においては、三角波のピークを基準とする所定期間である変換期間信号ＡＤＥＮがＨＩＧＨレベルである期間、つまり、平均電流値を得られる期間であり、且つ、インバータ主回路６４によるスイッチング動作が行われていない期間における積分器１３の出力に基づいて、Ａ／Ｄ変換値を算出するようにしている。
【００６０】
したがって、上記第１の実施の形態と同等の作用効果を得ることができると共に、さらに、インバータ主回路６４のスイッチング動作により相電流に生じるノイズの影響を低減することができるから、より高精度なＡ／Ｄ変換値を得ることができる。よって、このようにして算出されたＡ／Ｄ変換値に基づいて、ＰＭモータ７の駆動制御を行うことによって、ＰＭモータ７をより高精度に駆動制御することができる。
【００６１】
なお、上記各実施の形態においては、ＰＭモータ７を駆動制御するための電動機制御回路において、ΔΣ変調型Ａ／Ｄ変換器５１又は５４を用いる場合について説明したが、これに限るものではなく、例えば、誘導モータ（インダクションモータ）を駆動するためのインバータや、交流電源を出力するＣＶＣＦ電源装置やＵＰＳ（無停電電源装置）等、に適用することも可能であり、ＰＷＭ制御によってスイッチング素子を制御するようにした回路であっても適用することができる。
【００６２】
また、ＰＷＭ制御を行う回路に限るものではなく、ΔΣ変調型Ａ／Ｄ変換器単体として、Ａ／Ｄ変換を行う必要のある回路に適用することも可能である。この場合には、変換期間信号ＡＤＥＮとして、例えば定周期でＨＩＧＨレベルとなる変換期間信号ＡＤＥＮを生成し、これに基づいて、定期的に積分器１３内部の状態をリセットするようにしてもよい。また、上述のように、変換対象のアナログ信号に定期的にノイズがのるような場合には、このノイズがのる期間はＬＯＷレベルとなり、それ以外の期間にＨＩＧＨレベルとなる変換期間信号ＡＤＥＮを生成し、これに基づいて、積分器１３内部の状態をリセットするようにしてもよい。
【００６３】
また、上記各実施の形態においては、ΔΣ変調型Ａ／Ｄ変換器として、２値の１次ΔΣ変調型Ａ／Ｄ変換器を適用した場合について説明したが、これに限るものではなく、ｎ次のΔΣ変調型Ａ／Ｄ変換器、或いは、積分器１３の出力を多ビットに量子化するようにした多値方式のΔΣ変調型Ａ／Ｄ変換器であっても適用することができ、要は、アナログ入力信号とアナログ期間信号との差の信号を積分処理した値を量子化し、これに基づきＡ／Ｄ変換値を得るようにしたΔΣ変調型Ａ／Ｄ変換器であれば適用することができる。
【００６４】
ここで、上記各実施の形態において、図２の積分器１３が積分手段に対応し、Ｄ型フリップフロップ２６が帰還信号生成手段に対応し、カウンタ２７及びフィルタ処理部２８が変換値算出手段に対応し、入力信号切り替え回路１７がリセット手段および切り替え手段に対応し、図１のＰＭモータ７が制御対象に対応し、速度制御器１、演算器１ａ、ＰＩ制御部２、ＵＶＷ変換部３、比較器４、三角波発生器５、ｄｑ座標変換部１０が制御手段に対応し、インバータ６がスイッチング回路に対応している。
また、第２の実施の形態において、カウンタ２７、２９及びフィルタ処理部２８が変換値算出手段に対応している。
【００６５】
【発明の効果】
以上説明したように、本発明の請求項１及び２に係るΔΣ変調方式のＡ／Ｄ変換器によれば、例えば、Ａ／Ｄ変換対象のアナログ入力信号を規定値からなるリセット用アナログ信号に切り替える切り替え手段等で構成されるリセット手段によって、量子化信号を得るための積分手段の内部状態を所定のタイミングで規定値にリセットするようにしたから、量子化ノイズの影響の小さい、より精度の高いＡ／Ｄ変換値を得ることができる。
【００６６】
また、請求項３乃至請求項７に係る制御装置によれば、例えば、Ａ／Ｄ変換器への制御状態量を、規定値からなるリセット用アナログ信号に切り替える切り替え手段等で構成されるリセット手段によって、量子化信号を得るための積分手段の内部状態を所定のタイミングで規定値にリセットするようにしたから、量子化ノイズの影響の小さいＡ／Ｄ変換値を得ることができ、これに基づいて制御を行うことにより、より高精度に制御対象を制御することができる。
【００６７】
特に、制御対象をスイッチング回路を介して制御し且つスイッチング回路を構成するスイッチング素子を定周期で制御すると共に、スイッチング回路の出力を制御状態量として制御を行う場合には、スイッチング回路におけるスイッチング素子の制御周期と同期した定周期でリセット手段によるリセットを行うことによって、スイッチング回路を制御して制御対象を制御することに起因して、的確な制御状態量を検出することができないと予測される期間にリセットを行うようにすることによって、不適切な制御状態量に基づいてそのＡ／Ｄ変換値が算出されることを防止することができ、これに起因して、制御対象に対する制御精度が低下することを回避することができる。
【００６８】
このとき、制御状態量に含まれるスイッチング素子の切り替わりに伴う脈動成分が大きい期間にリセット手段によるリセットを行うことにより、脈動成分を多く含む制御状態量に基づきＡ／Ｄ変換値を得ることに起因して、Ａ／Ｄ変換値の精度が低下することを抑制することができる。
また、スイッチング素子の切り替わり期間にもリセット手段によるリセットを行うことにより、スイッチングノイズが含まれる制御状態量に基づきＡ／Ｄ変換値の算出を行うことによる、Ａ／Ｄ変換値の精度の低下を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施の形態における電動機制御回路の一例を示す回路図である。
【図２】図１のΔΣ変調型Ａ／Ｄ変換器５２の一例を示す回路図である。
【図３】図１のインバータ６の一例を示す回路図である。
【図４】搬送波、正弦波制御信号及び電圧指令信号との対応を表す、波形図の一例である。
【図５】変換期間信号ＡＤＥＮの生成方法を説明するための説明図である。
【図６】ΔΣ変調型Ａ／Ｄ変換器のその他の一例を示す回路図である。
【図７】ΔΣ変調型Ａ／Ｄ変換器のその他の一例を示す回路図である。
【図８】第２の実施の形態における電動機制御回路の一例を示す回路図である。
【図９】Ａ／Ｄ変換有効信号ＡＤＥＮ＊ の生成方法を説明するための説明図である。
【図１０】図８のΔΣ変調型Ａ／Ｄ変換器５４の一例を示す回路図である。
【図１１】従来の電動機制御回路の一例を示す回路図である。
【図１２】従来のΔΣ変調型Ａ／Ｄ変換器の一例を示す回路図である。
【図１３】ΔΣ変調型Ａ／Ｄ変換器の動作説明に供する波形図である。
【図１４】ΔΣ変調型Ａ／Ｄ変換器の動作説明に供する波形図である。
【符号の説明】
４ 比較器
５ 三角波発生器
６ インバータ
７ ＰＭモータ
１３ 積分器
１７ 入力信号切り替え回路
２１ａ、２１ｂ アナログスイッチ
２２ インバータ
２４ コンデンサ
２５ オペアンプ
２６ Ｄ型フリップフロップ
２７、２９ カウンタ
２８ フィルタ処理部
２８ａ フィルタ処理部
５１、５３ Ａ／Ｄ変換タイミング生成部
５２、５４ ΔΣ変調型Ａ／Ｄ変換器
Claims (7)
- アナログ入力信号とアナログ帰還信号との差を積分する積分手段と、
当該積分手段で積分した値を量子化しこの量子化信号に基づき前記アナログ帰還信号を生成する帰還信号生成手段と、
前記量子化信号に基づき前記アナログ入力信号に応じたＡ／Ｄ変換値を算出する変換値算出手段と、を備えたΔΣ変調方式のＡ／Ｄ変換器において、
前記積分手段の内部情報を予め設定したタイミングで規定値にリセットするリセット手段を備え、
前記変換値算出手段は、前記リセット手段が非作動中における前記量子化信号に基づき前記Ａ／Ｄ変換値を算出するようになっていることを特徴とするΔΣ変調方式のＡ／Ｄ変換器。 - 前記リセット手段は、所定のリセットタイミングで、Ａ／Ｄ変換対象の前記アナログ入力信号を、規定値からなるリセット用アナログ信号に切り替える切り替え手段であることを特徴とする請求項１記載のΔΣ変調方式のＡ／Ｄ変換器。
- 制御対象の制御状態を表すアナログ信号からなる制御状態量をデジタル信号に変換するΔΣ変調方式のＡ／Ｄ変換器と、
当該Ａ／Ｄ変換器で変換された制御状態量に基づき前記制御対象を制御する制御手段と、を備えた制御装置において、
前記Ａ／Ｄ変換器は、前記制御状態量とその帰還信号との差を積分する積分手段と、
当該積分手段で積分した値を量子化しこの量子化信号に基づき前記帰還信号を生成する帰還信号生成手段と、
前記量子化信号に基づき前記制御状態量に応じたＡ／Ｄ変換値を算出する変換値算出手段と、
前記積分手段の内部情報を予め設定したタイミングで規定値にリセットするリセット手段と、を備え、
前記変換値算出手段は、前記リセット手段が非作動中における前記量子化信号に基づき前記Ａ／Ｄ変換値を算出するようになっていることを特徴とする制御装置。 - 前記制御手段は、前記制御対象をスイッチング回路を介して制御し且つ前記スイッチング回路を構成するスイッチング素子を定周期で制御すると共に、前記スイッチング回路の出力を前記制御状態量として制御を行い、
前記リセット手段は、前記スイッチング回路におけるスイッチング素子の制御周期と同期した定周期で前記リセットを行うようになっていることを特徴とする請求項３記載の制御装置。 - 前記リセット手段は、前記制御状態量に含まれる前記スイッチング素子の切り替わりに伴う脈動成分が大きい期間に前記リセットを行うようになっていることを特徴とする請求項４記載の制御装置。
- 前記リセット手段は、前記スイッチング素子の切り替わり期間にも前記リセットを行うようになっていることを特徴とする請求項５記載の制御装置。
- 前記リセット手段は、前記Ａ／Ｄ変換器への前記制御状態量を、規定値からなるリセット用アナログ信号に切り替える切り替え手段であることを特徴とする請求項３乃至６の何れかに記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003094693A JP2004304494A (ja) | 2003-03-31 | 2003-03-31 | Δς変調方式のａ／ｄ変換器及びこれを用いた制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003094693A JP2004304494A (ja) | 2003-03-31 | 2003-03-31 | Δς変調方式のａ／ｄ変換器及びこれを用いた制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004304494A true JP2004304494A (ja) | 2004-10-28 |
Family
ID=33407201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003094693A Pending JP2004304494A (ja) | 2003-03-31 | 2003-03-31 | Δς変調方式のａ／ｄ変換器及びこれを用いた制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004304494A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006158119A (ja) * | 2004-11-30 | 2006-06-15 | Nsk Ltd | パワーステアリング制御装置、方法、およびプログラム |
| JP2007124849A (ja) * | 2005-10-31 | 2007-05-17 | Sanyo Electric Co Ltd | モータの駆動制御装置および回路装置 |
| JP2007152994A (ja) * | 2005-11-30 | 2007-06-21 | Nsk Ltd | 電動パワーステアリング制御装置、および方法 |
| JP2008086071A (ja) * | 2006-09-26 | 2008-04-10 | Sumitomo Heavy Ind Ltd | 電流制御方法及び該方法を用いた駆動制御装置 |
| JP2008147809A (ja) * | 2006-12-07 | 2008-06-26 | Fuji Electric Fa Components & Systems Co Ltd | モータ制御装置およびａ／ｄ変換器 |
| JP2008148403A (ja) * | 2006-12-07 | 2008-06-26 | Fuji Electric Fa Components & Systems Co Ltd | モータ制御装置およびａ／ｄ変換器 |
| JP2009050132A (ja) * | 2007-08-23 | 2009-03-05 | Renesas Technology Corp | モータ駆動装置とモータ回転制御方法 |
| WO2009133653A1 (ja) * | 2008-04-28 | 2009-11-05 | パナソニック株式会社 | 積分器、共振器及びオーバーサンプリングａ／ｄ変換器 |
| JP2012103251A (ja) * | 2010-11-10 | 2012-05-31 | Honeywell Internatl Inc | 光ファイバージャイロスコープにおける放射及び振動の不感度性のためのデジタル復調強度抑制と組み合わせた光源電流サーボ機構を用いる一定光パワーセンサー |
| JP2013223350A (ja) * | 2012-04-17 | 2013-10-28 | Fanuc Ltd | Δς変調型ａｄ変換器を有するモータ制御装置 |
| JP2014010802A (ja) * | 2012-07-03 | 2014-01-20 | Keihin Corp | 制御装置 |
| JP2015006022A (ja) * | 2013-06-19 | 2015-01-08 | パナソニック株式会社 | モータ制御装置 |
| JP2015006073A (ja) * | 2013-06-21 | 2015-01-08 | パナソニック株式会社 | モータ制御装置 |
| CN112104368A (zh) * | 2020-09-16 | 2020-12-18 | 绍兴文理学院 | 一种受pwm波驱动负载的反馈信号高速采样保持电路 |
| CN113009854A (zh) * | 2019-12-19 | 2021-06-22 | 江森自控空调冷冻设备(无锡)有限公司 | 一种获取模拟输入信号有效值的装置 |
| CN116599534A (zh) * | 2023-05-23 | 2023-08-15 | 芯海科技（深圳）股份有限公司 | 模数转换电路、增益调节方法、芯片和电子设备 |
-
2003
- 2003-03-31 JP JP2003094693A patent/JP2004304494A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006158119A (ja) * | 2004-11-30 | 2006-06-15 | Nsk Ltd | パワーステアリング制御装置、方法、およびプログラム |
| JP2007124849A (ja) * | 2005-10-31 | 2007-05-17 | Sanyo Electric Co Ltd | モータの駆動制御装置および回路装置 |
| JP2007152994A (ja) * | 2005-11-30 | 2007-06-21 | Nsk Ltd | 電動パワーステアリング制御装置、および方法 |
| JP2008086071A (ja) * | 2006-09-26 | 2008-04-10 | Sumitomo Heavy Ind Ltd | 電流制御方法及び該方法を用いた駆動制御装置 |
| JP2008147809A (ja) * | 2006-12-07 | 2008-06-26 | Fuji Electric Fa Components & Systems Co Ltd | モータ制御装置およびａ／ｄ変換器 |
| JP2008148403A (ja) * | 2006-12-07 | 2008-06-26 | Fuji Electric Fa Components & Systems Co Ltd | モータ制御装置およびａ／ｄ変換器 |
| JP2009050132A (ja) * | 2007-08-23 | 2009-03-05 | Renesas Technology Corp | モータ駆動装置とモータ回転制御方法 |
| US8258990B2 (en) | 2008-04-28 | 2012-09-04 | Panasonic Corporation | Integrator, resonator, and oversampling A/D converter |
| JP4875767B2 (ja) * | 2008-04-28 | 2012-02-15 | パナソニック株式会社 | 積分器、共振器及びオーバーサンプリングａ／ｄ変換器 |
| WO2009133653A1 (ja) * | 2008-04-28 | 2009-11-05 | パナソニック株式会社 | 積分器、共振器及びオーバーサンプリングａ／ｄ変換器 |
| JP2012103251A (ja) * | 2010-11-10 | 2012-05-31 | Honeywell Internatl Inc | 光ファイバージャイロスコープにおける放射及び振動の不感度性のためのデジタル復調強度抑制と組み合わせた光源電流サーボ機構を用いる一定光パワーセンサー |
| US8779704B2 (en) | 2012-04-17 | 2014-07-15 | Fanuc Corporation | Motor control apparatus equipped with delta-sigma modulation AD converter |
| CN103378795A (zh) * | 2012-04-17 | 2013-10-30 | 发那科株式会社 | 具有δς调制型ad变换器的电动机控制装置 |
| JP2013223350A (ja) * | 2012-04-17 | 2013-10-28 | Fanuc Ltd | Δς変調型ａｄ変換器を有するモータ制御装置 |
| CN103378795B (zh) * | 2012-04-17 | 2015-06-17 | 发那科株式会社 | 具有δς调制型ad变换器的电动机控制装置 |
| JP2014010802A (ja) * | 2012-07-03 | 2014-01-20 | Keihin Corp | 制御装置 |
| JP2015006022A (ja) * | 2013-06-19 | 2015-01-08 | パナソニック株式会社 | モータ制御装置 |
| JP2015006073A (ja) * | 2013-06-21 | 2015-01-08 | パナソニック株式会社 | モータ制御装置 |
| CN113009854A (zh) * | 2019-12-19 | 2021-06-22 | 江森自控空调冷冻设备(无锡)有限公司 | 一种获取模拟输入信号有效值的装置 |
| CN112104368A (zh) * | 2020-09-16 | 2020-12-18 | 绍兴文理学院 | 一种受pwm波驱动负载的反馈信号高速采样保持电路 |
| CN112104368B (zh) * | 2020-09-16 | 2024-05-24 | 绍兴文理学院 | 一种受pwm波驱动负载的反馈信号高速采样保持电路 |
| CN116599534A (zh) * | 2023-05-23 | 2023-08-15 | 芯海科技（深圳）股份有限公司 | 模数转换电路、增益调节方法、芯片和电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10164557B2 (en) | Motor driving circuit | |
| TWI552511B (zh) | 馬達驅動電路及使用其之冷卻裝置、電子機器 | |
| CN102201769B (zh) | 电机驱动电路和使用它的冷却装置、电子设备 | |
| CN107769780B (zh) | 模数转换器及其操作方法、操作电机的方法和电路 | |
| JP6101463B2 (ja) | Ｄｃ／ｄｃ変換器のためのコントローラ | |
| JPH10225175A (ja) | センサレス・ブラシレスｄｃモータ | |
| JP6419597B2 (ja) | モータの駆動方法、モータ駆動装置およびハードディスク装置 | |
| JP6186726B2 (ja) | Ｐｗｍ信号生成回路、プリンタ、及びｐｗｍ信号生成方法 | |
| CN107404237A (zh) | 用于估计dc链路电容的方法和设备 | |
| JP2007116858A (ja) | モータ駆動装置およびそれを用いた電子機器 | |
| JP5228460B2 (ja) | モータ制御装置 | |
| US7057358B2 (en) | Electronic ballast and operating method for a gas discharge lamp | |
| JP5513949B2 (ja) | タイミング検出回路、それを用いたモータ駆動回路、冷却装置、電子機器 | |
| JP4899843B2 (ja) | モータ制御装置 | |
| JPH05167450A (ja) | アナログ・デジタル変換回路 | |
| JP5647427B2 (ja) | モータ駆動回路およびそれを用いた冷却装置、電子機器 | |
| JPWO2019239792A1 (ja) | モータ制御装置 | |
| JP6454881B2 (ja) | モータ制御装置 | |
| RU2258297C2 (ru) | Электропривод постоянного тока | |
| JP2009296334A (ja) | Δς変調方式のａ／ｄ変換器及びこれを用いた制御装置 | |
| JP2004072916A (ja) | 負荷駆動回路 | |
| JP2004222020A (ja) | Δς変調型ａ／ｄ変換器の出力信号平滑方法とその平滑回路 | |
| JP2000134981A (ja) | モータ駆動装置 | |
| JP2008147809A (ja) | モータ制御装置およびａ／ｄ変換器 | |
| Guzinski et al. | Advanced current regulated PWM inverter with simplified load model |