JP2004507882A - ゲート酸化層の完全性を向上させた半導体トレンチデバイス - Google Patents

Abstract

ＭＯＳＦＥＴの活性領域に配設された第１のトレンチ（１１）と、ＭＯＳＦＥＴの端部領域に配設された第２のトレンチ（１２）とを有するパワーＭＯＳＦＥＴ（１）の酸化層の降伏電圧を高める。本発明では、マスク技術を用いて、第２のトレンチの上端の角部近傍の酸化層（１３）の厚みを厚くし、製造工程における２回の酸化処理によりこの領域が薄くなること（及びこれに伴う降伏電圧の低下）を補償する。

Description

【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、詳しくは、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下、ＤＭＯＳという。）トランジスタは、トランジスタ領域の形成に拡散を用いた金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）の一種である。ＤＭＯＳトランジスタは、一般的に、高電圧パワー集積回路用のパワートランジスタとして用いられている。ＤＭＯＳトランジスタでは、単位面積当たりの電流が大きいとともに、順方向電圧降下が低いことが要求される。
【０００３】
通常のＤＭＯＳ回路は、２つ以上の独立したＤＭＯＳトランジスタセルを備え、これらは並列に設けられている。各ＤＭＯＳトランジスタセルは、共通のドレインコンタクト（基板）を共有し、各ＤＭＯＳトランジスタセルのソースは、全て金属層に短絡され、各ＤＭＯＳトランジスタセルのゲートは、ポリシリコンを介して短絡されている。これにより、ディスクリートＤＭＯＳ回路は、より小さなトランジスタのマトリクスとして形成されているが、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲートによってオンにされたときの単位面積当たりの導電性を最大化することが望ましい。
【０００４】
代表的なＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートはソースとドレインの間に延びるトレンチ内に形成されている。トレンチの内壁には薄膜酸化層が設けられ、トレンチ内にはポリシリコンが埋め込まれており、このためトレンチを設けることにより電流が流れやすくなり、低い特性オン抵抗が実現される。トレンチＤＭＯＳトランジスタの具体例は、例えば米国特許第５０７２２６６（ブルシー（Ｂｕｌｕｃｅａ）他）号、第５５４１４２５号（ニシハラ（Ｎｉｓｈｉｈａｒａ））、第５４３０３２４号（ベンクヤ（Ｂｅｎｃｕｙａ））、第５６３９６７６号（フシエ（Ｈｓｈｉｅｈ）他）、第５３１６９５９号（クワン（Ｋｗａｎ）他、）、第５３０４３８１号（イルマズ（Ｙｉｌｍａｚ）他）、第５８６６９３１号等に開示されている。
【０００５】
図１Ａ及び図１Ｂは、従来のトレンチＤＭＯＳトランジスタ１０１を示している。トレンチＤＭＯＳトランジスタ１０１は、トランジスタの活性領域内に配設された第１のトレンチ１０３と、トランジスタの端部領域（ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）に配設された第２のトレンチ１０５とを有する。
【０００６】
図１Ｂは、図１Ａに示すＸ−Ｘ’線に沿ったデバイスの断面を示しており、この図１Ｂに示すように、トレンチは、ｎ^＋ドープ層１０７と、ｎドープエピタキシャル層１０９と、これらと逆の伝導性を有するｐ型拡散層１１１とを備える基板に設けられている。ｐ型拡散層１１１の上層に形成されているｎ^＋ドープエピタキシャル層１１３は、ソースとして機能する。トレンチの底部は、ｎドープエピタキシャル層１０９内に位置している。各トレンチの内壁には、絶縁層であるシリコン酸化層１１５が形成されている。第１のトレンチ１０３の上方にはソース電極１１７が設けられており、第２のトレンチ１０５の上方には、ゲート電極１１９が設けられている。各トレンチには、ポリシリコン１２１が埋め込まれ、トレンチの上部は、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）１２３により覆われている。
【０００７】
【発明が解決しようとする課題】
図１Ｂに示すデバイスにおいては、第１のトレンチ１０３を覆うシリコン酸化層１１５の平均厚みｔ_ｏｘ１は、第２のトレンチ１０５を覆うシリコン酸化層１０５の平均厚みｔ_ｏｘ２に等しく、すなわちｔ_ｏｘ１＝ｔ_ｏｘ２である。この種のデバイスでは、デバイスを製造する際のアーテファクト（ａｒｔｉｆａｃｔ）が問題となる。詳しくは、このデバイスを製造するためには、少なくとも２回の酸化処理が必要である。すなわち、トレンチ形成時のシリコンエッチングにより生じた損傷を取り除くために第１の酸化が行われ、及びシリコン酸化層を形成するために第２の酸化が行われる。図１Ｃに示すように、これらの酸化により、シリコン酸化層１１５にｐ型拡散層１１１が侵入する形で、欠陥１２５が生じる。このような欠陥は、トレンチの側壁の上端の角部に生じる「ホーン（ｈｏｒｎ）」と呼ばれることもある。ホーンの端部は鋭角となる。ホーンの近傍のシリコン酸化層の厚みｔ_ｈは、トレンチの側壁又はｐ型拡散層の表面に形成されたシリコン酸化層の平均厚みｔ_ｏｘ２より薄くなる。
【０００８】
動作時には、ホーン及びシリコン酸化層を覆うｎ型多結晶シリコン層１２７がゲートとして機能し、このｎ型多結晶シリコン層１２７には、所定の電圧が印加される。ここで、ホーンの形状のために、ｎ型多結晶シリコン層１２７と基板との間の電界は、ホーン近傍に集中してしまう。また、ホーン近傍のシリコン酸化層の厚みが薄くなっているため、この領域のシリコン酸化層の降伏電圧は著しく低下する。
【０００９】
この問題に対処するために、幾つかの手法が提案されている。例えば、１９８７年、８月、電子デバイスに関するＩＥＥＥトランザクション第３４巻第８号（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３４，ＮＯ． ８）の第１６８１〜１６８７頁に開示されている手法では、シリコンの酸化条件を工夫している。すなわち、この手法では、酸化処理を１１００℃といった高温で行う。この文献によれば、この温度では、ホーンが形成されず、トレンチの側壁の上端の角部が丸められる。この文献では、トレンチの側壁の上端の角部を丸めることにより、この部分に電界が集中されることが緩和され、トレンチの側壁の上端の角部の降伏電圧が向上すると説明されている。しかしながら、この手法に基づき、上述のような高い温度で酸化を行うと、先に形成されている不純物拡散層の構造に悪影響が生じるという問題がある。
【００１０】
また、トレンチの側壁の上端の角部におけるシリコン酸化層の降伏電圧が低下することを回避するこの他の手法は、特開平６４−５７６２３号及び特開平６３−１６６２３０号にも開示されている。これらの文献は、化学的ドライエッチングによりトレンチの側壁の上端の角部を丸める手法を開示している。しかしながら、電界の集中を緩和するために、このような手法でトレンチの側壁の上端の角部を丸めると、角部の曲率「ｒ」を大きくしなくてはならい。このため、デバイスの寸法が制限され、特にＤＭＯＳトランジスタを最小化しなくてはならない場合に、この手法は難点がある。
【００１１】
米国特許第５５４１４２５号（ニシハラ（Ｎｉｓｈｉｈａｒａ））には、２回の酸化処理によって薄くされたゲート酸化層のセグメントに関する問題を克服するための他の手法が開示されている。この手法では、追加的なマスクを用いてヒ素を高濃度に注入することにより、トレンチの側壁の上端の角部を丸めている。しかしながら、この手法は、フローティングヒ素領域（ｆｌｏａｔｉｎｇ ａｒｓｅｎｉｃ ｐｏｒｔｉｏｎ）により早期になだれ降伏が発生するため、パワーＭＯＳＦＥＴには適さない。更に、高濃度にドープされたヒ素領域のために、例えば犠牲酸化層及びゲート酸化層等を形成するための後続する酸化処理において、シリコンに欠陥が生じやすくなるという問題がある。
【００１２】
米国特許第５６３９６７６号（フシエ（Ｈｓｈｉｅｈ）他）には、７回のマスキング工程を用いたトレンチＤＭＯＳトランジスタの製造方法が開示されている。この手法では、マスキング工程を用いて、トランジスタの活性領域のゲート酸化層より厚い端部領域の絶縁酸化層を形成する。しかしながら、この種のデバイスは、トレンチの側壁の上端の角部における２回の酸化処理に起因して、図１Ａ〜図１Ｃに示すデバイスと同様、トレンチの側壁の上端の角部におけるシリコン酸化層の降伏電圧が低下しやすい。
【００１３】
そこで、ゲート酸化層の完全性（ｉｎｔｅｇｒｉｔｙ）が向上されたトレンチＤＭＯＳデバイス、特に降伏電圧特性が向上されたゲート酸化層を有するトレンチＤＭＯＳデバイスの実現が望まれている。更に、このようなトレンチＤＭＯＳデバイスの製造方法であって、パワーＭＯＳＦＥＴにも適用できる製造方法の実現が望まれている。本発明は、後述するように、これらの課題を解決するものである。
【００１４】
【課題を解決するための手段】
本発明は、ゲート酸化層の完全性（ｉｎｔｅｇｒｉｔｙ）が向上されたトレンチ二重拡散金属酸化膜半導体デバイスの製造方法、特に降伏電圧特性が向上されたゲート酸化層を有するトレンチ二重拡散金属酸化膜半導体デバイスの製造方法及びこのトレンチ二重拡散金属酸化膜半導体デバイスの製造方法に基づいて製造されたトレンチ二重拡散金属酸化膜半導体デバイスに関する。
【００１５】
一側面において、本発明は、トレンチ二重拡散金属酸化膜半導体デバイス及びその製造方法に関する。トレンチ二重拡散金属酸化膜半導体デバイスは、第１の伝導性タイプを有する第１の領域（例えば、ｎドープエピタキシャル層）と、第２の伝導性タイプを有する第２の領域（例えば、ｐ型拡散層）と、第１及び第２の領域に接続された第１及び第２のトレンチとを備える。第１の電気的な絶縁層は、第１のトレンチの表面に堆積され、第１のトレンチに亘る平均厚みｔ_１を有する。第２の電気的な絶縁層は、第２のトレンチの表面に堆積され、第２のトレンチに亘る平均厚みｔ_２を有する。これらの電気的な絶縁層は、例えばシリコン酸化層等の酸化層であってもよい。ｔ_１／ｔ_２は、１以上とし、好ましくは約１．２以上とする。
【００１６】
本発明に基づいて製造されたトレンチ二重拡散金属酸化膜半導体デバイスは、特にパワー金属酸化膜半導体トランジスタに有益である。このような適用例では、第１のトレンチは、トランジスタの端部領域に配設され、第２のトレンチは、トランジスタの活性領域に配設される。端部領域の絶縁層を厚くすることにより、絶縁層の降伏電圧、特に、２回の酸化処理（ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｏｘｉｄａｔｉｏｎ）によりホーン又はこれに類似する欠陥が生じやすいトレンチの上端の角部近傍の絶縁層の降伏電圧を許容可能なレベルに維持することができる。更に、絶縁層をより厚く形成することにより、電界分布（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｄｉｓｔｒｉｂｕｔｉｏｎ）が向上し、なだれ降伏がトランジスタの端部領域ではなく活性領域で生じ、したがって降伏電圧動作（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ ｂｅｈａｖｉｏｒ）がより安定し及び予測可能となる。更に、絶縁層の厚みを厚くすることにより、プロセスの制御が容易になり、プロセスによる基板の汚染を低減することができる。更に、酸化層を厚くすることにより、電界の集中が緩和され、酸化膜破壊電圧をより高めることができる。更に、酸化層を厚くすることにより、不純物がドープされたポリシリコンから酸化層を介して基板領域に侵入する不純物の量が低減され、したがって、酸化層を厚くすることにより、基板汚染が軽減される。
【００１７】
本発明に基づくトレンチ二重拡散金属酸化膜半導体デバイスの幾つかの具体例においては、第２のトレンチの底部の絶縁層の平均厚みを厚くするとともに、これらのトレンチの上部の絶縁層の平均厚みをそのままにしている。このようなトレンチ二重拡散金属酸化膜半導体デバイスは、上述した全ての利点を有している。更に、パワー金属酸化膜半導体トランジスタの活性領域のトレンチの底部の絶縁層の厚みを厚くすることにより、トレンチのこの領域における不純物が絶縁層を介してｐ型拡散層に透過する量が低減され、したがってパンチスルーを低減できる。
【００１８】
他の側面においては、本発明は、トレンチ二重拡散金属酸化膜半導体デバイスの製造方法及びこのトレンチ二重拡散金属酸化膜半導体デバイスの製造方法に基づいて製造されたトレンチ二重拡散金属酸化膜半導体デバイスを提供する。このトレンチ二重拡散金属酸化膜半導体デバイスの製造方法においては、第１の伝導性タイプを有する第１の領域と、第２の伝導性タイプを有する第２の領域とを備える構造を準備する。この構造は、第１及び第２の領域に接続された第１及び第２のトレンチを備える。第１のトレンチの表面には、第１の電気的な絶縁層が堆積される。第１の電気的な絶縁層は、第１のトレンチに亘る平均厚みｔ_１を有する。次に、第２のトレンチの表面には、第２の電気的な絶縁層が堆積される。第２の電気的な絶縁層は、第２のトレンチに亘る平均厚みｔ_２を有する。２つの絶縁層の厚みは、厚みｔ_１及び厚みｔ_２のうち大きい方の値をｋとし、厚みｔ_１及び厚みｔ_２のうち小さい方の値をｍとして、ｋ／ｍが１以上、好ましくは約１．２以上に設定される。
【００１９】
本発明の様々な具体例においては、絶縁層の厚みの差は、第１及び第２のトレンチに第１の絶縁層を堆積させ、第１の絶縁層の少なくとも一部に少なくとも１つのマスク（例えば、絶縁層がシリコン酸化層等の酸化層である場合、酸化膜マスク）を堆積させ、マスクされた領域とマスクされていない領域とを画定することにより実現される。本発明の幾つかの具体例においては、マスクされた領域は、第１のトレンチの表面全体に延び、マスクされていない領域は、第２のトレンチの表面全体に延びる。他の具体例においては、マスクされた領域は、第１のトレンチの表面全体と、第２のトレンチの表面の第１の部分（例えば、底部）とに延び、マスクされていない領域は、第２のトレンチの第２の部分に延びる。マスクされていない領域に対応する第１の絶縁層の全ての部分は、例えばエッチングにより取り除かれ、ｔ_１≠ｔ_２として、平均厚みｔ_２を有する第２の絶縁層をマスクされていない領域に堆積させる。第１のトレンチがトランジスタの端部領域に配設され、第２のトレンチがトランジスタの活性領域に配設されている場合、ｔ_１＞ｔ_２とする。この製造方法は、特に、上述した種類のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法として有益である。
【００２０】
他の側面として、本発明は、トレンチ二重拡散金属酸化膜半導体デバイス及びこれに類似するデバイスを形成するために有用な中間構造物（ｉｎｔｅｒｍｅｄｉａｒｙ ａｒｔｉｃｌｅ）及びその製造方法を提供する。この構造物は、第１の伝導性タイプを有する第１の領域と、第２の伝導性タイプを有する第２の領域とを備える。第１のトレンチは、第１及び第２の領域に接続され、第１及び第２の壁を有し、第１の底部を末端とする。第１の壁は、第１の底部からこの構造物の表面に延び、この第１の壁と表面は、第１の部位を画定する。第２のトレンチは、第３の壁と第４の壁を備え、第２の底部を末端とし（第２の底部は第２の部位を画定する）、第１及び第２の領域に接続される。電気的な絶縁材料（例えば、シリコン酸化層等の酸化層）は、少なくとも第１の部位に堆積される。幾つかの具体例においては、絶縁材料は、第２の部位にも延びる。この構造物は、マスクされた領域とマスクされていない領域を画定する少なくとも１つのマスクを備える。マスクされた領域は、第１の部位に延び、幾つかの具体例においては、第２の部位にも延びる。マスクされていない領域は、マスクされた領域以外の全ての領域に延び、好ましくは、第２のトレンチの第３及び第４の壁の少なくとも一部を含む。
【００２１】
本発明に基づく中間構造物から（例えば、絶縁材料がシリコン酸化層であり、少なくとも１つのマスクが酸化膜マスクである場合、エッチングにより）マスクされていない領域に堆積されている絶縁材料を除去し、（少なくとも１つのマスクを除去する前又は後に）マスクされていない領域の他の部分に同じ又は異なる絶縁材料を堆積させることにより、トレンチ二重拡散金属酸化膜半導体トランジスタ及びデバイスを製造することができる。これにより、トレンチ二重拡散金属酸化膜半導体デバイスにおけるマスクされた領域及びマスクされていない領域の絶縁材料（ゲート酸化層及び／又は犠牲酸化層を構成する）の厚みをそれぞれ独立して変化させることができ、上述した利点を有するトレンチ二重拡散金属酸化膜半導体デバイスを製造することができる。
【００２２】
【発明の実施の形態】
本発明は、ゲート酸化層の完全性（ｉｎｔｅｇｒｉｔｙ）が向上されたトレンチＤＭＯＳデバイス、特に降伏電圧特性が向上されたゲート酸化層を有するトレンチＤＭＯＳデバイス（及びその製造方法）を提供する。これらのトレンチＤＭＯＳデバイス及びその製造方法は、特にパワーＭＯＳＦＥＴデバイスに有益である。
【００２３】
図２は、本発明に基づいて製造されたトレンチＤＭＯＳデバイス１の第１の具体例を示している。トレンチＤＭＯＳデバイス１は、ｎ^＋基板３を備え、ｎ^＋基板３上には、ｎ型不純物が低濃度にドープされたエピタキシャル層５が成長されている。エピタキシャル層５の上部には、逆の伝導性を有するｐ型拡散層７が設けられている。ｐ型拡散層７の少なくとも一部の上層には、ソースとして機能するｎ^＋ドープエピタキシャル層９が設けられている。
【００２４】
エピタキシャル層５内には、第１及び第２のトレンチ１１、１１’が形成されている。第１のトレンチ１１は、トレンチＤＭＯＳデバイス１の活性領域１２に対応する位置に設けられており、第２のトレンチ１１’は、トレンチＤＭＯＳデバイス１の端部領域１２’に対応する位置に設けられている。第２のトレンチ１１’には、ポリシリコン１４が埋め込まれており、このポリシリコン１４は、トレンチ上面から延び、ゲート１６に接触している。第１及び第２のトレンチ１１、１１’の内壁には、それぞれ第１及び第２の酸化層１３、１３’が形成されており、第１及び第２の酸化層１３、１３’の厚みは、それぞれｔ_１、ｔ_２であり、ここでｔ_２＞ｔ_１である。
【００２５】
第１及び第２の酸化層１３、１３’の厚みｔ_１、ｔ_２は、ｔ_２＞ｔ_１の要求を満たすとともに、意図された用途において酸化層が適切な降伏電圧を有するように選択される。端部領域１２’の酸化層１３’をより厚く形成することにより、２回の酸化処理（ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｏｘｉｄａｔｉｏｎ）によりホーン又はこれに類似する欠陥が生じやすいトレンチの上端の角部近傍の酸化層の降伏電圧を許容可能なレベルに維持することができる。更に、酸化層をより厚く形成することにより、電界分布（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｄｉｓｔｒｉｂｕｔｉｏｎ）が向上し、なだれ降伏がトランジスタの端部領域ではなく活性領域で生じ、したがって降伏電圧動作（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ ｂｅｈａｖｉｏｒ）がより安定し及び予測可能となる。更に、シリコン酸化層の厚みを厚くすることにより、プロセスの制御が容易になり、プロセスによる基板の汚染を低減することができる。
【００２６】
厚みｔ_１と厚みｔ_２の値は、ｔ_１：ｔ_２の比が少なくとも１．２、より好ましくは１．５、更に好ましくは２．０となるように選択するとよい。通常、（３０Ｖデバイスにおいては）厚みｔ_１の範囲は４００〜７００Å、より好ましくは５００〜６５０Å、更に好ましくは５５０〜６００Åとし、厚みｔ_２の範囲は６００〜８４０Å、より好ましくは７５０〜１０５０Å、更に好ましくは１０００〜１４００Åとする。ゲート酸化層の厚み（すなわち、活性領域１２に設けられたトレンチ１１の酸化層の厚み）は、通常、製造されるデバイスの動作電圧に基づいて決定される。
【００２７】
図３は、本発明に基づいて製造されたトレンチＤＭＯＳデバイス２１の第２の具体例を示している。この構造は、図２に示すトレンチＤＭＯＳデバイス１に類似しているが、この具体例では、図２に示す具体例と異なり、第１のトレンチ２５の底部に形成されるゲート酸化層２３の部分の厚みを厚くするためにマスキング技術を用いている。このようにゲート酸化層２３を厚くすることにより、トレンチ２３のこの領域において、絶縁層を介してｐ型拡散層に不純物材料が透過する量を低減でき、したがってパンチスルーを低減できる。同時に、トレンチ２３内の他の部分のゲート酸化層は比較的薄くなり、したがって、なだれ降伏がトランジスタの端部領域ではなく、活性領域で確実に発生するようになる。このため、降伏電圧動作がより安定し及び予測可能となる。第１のトレンチ２５の底部に形成される酸化層２３の厚みｔ_ｂと、この第１のトレンチ２５の側面に形成される酸化層の厚みｔ_ｓは、図２を用いて説明した厚みｔ_１及び厚みｔ_２と同様に設定できる。
【００２８】
図４は、本発明に基づいて製造されたトレンチＤＭＯＳデバイス３１の第３の具体例を示している。このトレンチＤＭＯＳデバイス３１は、図３に示すトレンチＤＭＯＳデバイス２１に類似しているが、この具体例では、図３に示す具体例と異なり、追加的なマスキング工程を用いて、トレンチＤＭＯＳデバイス３１の端部領域に絶縁酸化層３３を形成している。この絶縁酸化層３３は、厚みｔ_１を有する第１の領域３５と、厚みｔ_２を有する第２の領域３７を備える。トレンチＤＭＯＳデバイス３１の活性領域のゲート酸化層３８の厚みはｔ_３である。これらの酸化層の厚みは、ｔ_１＞ｔ_２＞ｔ_３となるように設定される。
【００２９】
この具体例では、厚みｔ_１と厚みｔ_２の値は、ｔ_１：ｔ_２の比が少なくとも１．５、より好ましくは３．０、更に好ましくは４．０となるように選択する。また、厚みｔ_１の範囲は１５００〜２０００Å、より好ましくは２０００〜２５００Å、更に好ましくは３５００〜４５００Åとし、厚みｔ_２の範囲は６００〜８４０Å、より好ましくは７５０〜１０５０Å、更に好ましくは１０００〜１４００Åとする。厚みｔ_３の値は、図２に示す厚みｔ_２の値に対応する。この具体例における第１の領域３５の厚みを厚くすることにより、ゲートランナのキャパシタンス（Ｇａｔｅ ｒｕｎｎｅｒ ｃａｐａｃｉｔａｎｃｅ）を低減することができる。
【００３０】
図５は、本発明に基づいて製造されたトレンチＤＭＯＳデバイス４１の第４の具体例を示している。このトレンチＤＭＯＳデバイス４１は、図４に示すトレンチＤＭＯＳデバイス３１に類似しているが、この具体例では、図４に示す具体例と異なり、マスキング工程を用いて、トレンチＤＭＯＳデバイス４１の活性領域におけるトレンチ４７の底部に形成されるゲート酸化層４５の部分４３の厚みを厚くしている。ゲート酸化層４５の部分４３を厚くすることの利点は、図３に示す具体例において既に説明した通りである。ゲート酸化層４５の部分４３の厚みｔ_４は、図４に示すトレンチＤＭＯＳデバイス３１の厚みｔ_２と同様に設定できる。
【００３１】
図６Ａ〜図６Ｅは、図４に示すようなトレンチＤＭＯＳデバイスを製造する本発明に基づくトレンチＤＭＯＳデバイスの製造方法の第１の具体例を示している。図６Ａに示すように、まず、ｎ^＋ドープ基板５３上にｎドープエピタキシャル層５１を成長させる。３０Ｖデバイスの場合、ｎドープエピタキシャル層５１の厚みは、例えば５．５μｍとする。次に、注入及び拡散処理により、ｐ型拡散層５５を形成する。ｐ型拡散層５５は、基板全体に亘って均一に形成されるため、マスクは不要である。ｐ型拡散層５５は、例えば、４０〜６０ｋｅＶで、ドーズ量を５．５×１０^１３／ｃｍ^３としてホウ素を注入することにより形成される。
【００３２】
続いて、図６Ｂに示すように、ｎドープエピタキシャル層５１の表面を酸化層で覆い、この酸化層を露光し、パターンを形成し、マスク部分５７を残すことにより、マスク酸化層を形成する。マスク部分５７は、第１及び第２のトレンチ５９、５９’の位置を画定するために使用され、これら第１及び第２のトレンチ５９、５９’は、マスクの開口部を介して反応性イオンエッチングにより通常１．５〜２．５μｍの深さまでエッチングを行うことにより形成される。
【００３３】
次に、図６Ｃに示すように、緩衝酸化エッチング（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ）又はＨＦエッチングによってマスク部分を除去する。トレンチ５９、５９’は、パターンを有するトレンチマスクの除去より先に形成されるため、及びパターンを有するトレンチマスクがトレンチ形成プロセスにおいてキャップ又は緩衝材（ｂｕｆｆｅｒ）として機能するため、不純物材料はｐ型拡散層５５には到達せず、したがってパンチスルーが低減される。
【００３４】
マスク部分を除去した後、構造全体に犠牲酸化層６１を形成し、犠牲酸化層６１によりトレンチの内壁及びｐ型拡散層５５の表面を覆う。犠牲酸化層６１の厚みｔ_２は、約８００Å以下、好ましくは約１０００Å以下、更に好ましくは１２００Å以下とする。
【００３５】
図６Ｄに示すように、第２のトレンチ５９’上には犠牲酸化膜マスク７１を堆積させ、一方、第１のトレンチ５９は、露出したままにする。次に、酸化エッチング処理により、第１のトレンチ５９の表面から犠牲酸化層６１を取り除く。
【００３６】
更に、図６Ｅに示すように、第１のトレンチ５９の表面にゲート酸化層７５を堆積させ、この第１のトレンチ５９内にポリシリコン７７を埋め込む。次に、ポリシリコン７７に塩化燐をドープし、若しくはヒ素又は燐を注入し、その抵抗値を下げる。ポリシリコン７７の抵抗値は、例えば２０Ω／ｃｍ^２の範囲内とする。次に、第２のトレンチ５９’上にフォトレジストポリシリコンマスク７９を設け、この後、周知の手法を用いて、図２に示すようなトレンチＤＭＯＳデバイスが完成される。
【００３７】
図７Ａ〜図７Ｄは、本発明に基づくトレンチＤＭＯＳデバイスの製造方法の第２の具体例を示している。図７Ａに示すように、この具体例では、図６Ｃに示す構造の表面に第２の犠牲酸化膜マスク８１、８１’を堆積させ、平均厚みｔ_１を有する犠牲酸化層８２が第２のトレンチ８３’の付近を完全に覆い、及び第１のトレンチ８３については底部のみを覆うようにする。続いて、この構造に対して酸化エッチングを行い、図７Ｂに示すように、第１のトレンチ８３近傍の犠牲酸化層の一部を除去する。続いて、犠牲酸化膜マスクを除去し、平均厚みｔ_２を有するゲート酸化層８５を堆積させ、図７Ｃに示すような構造を形成する。次に、ゲート酸化層８５及び犠牲酸化層８２上にポリシリコン層８７を堆積させ、ポリシリコンに不純物をドープし、第２のトレンチの上方にフォトレジストポリシリコンマスク８９を設け、図７Ｄに示すような構造を形成する。この後、周知の手法を用いて、図３に示すようなトレンチＤＭＯＳデバイスが完成される。厚みｔ_１及び厚みｔ_２の値については、図３を用いて説明したトレンチＤＭＯＳデバイスと同様に設定される。
【００３８】
図８Ａ〜図８Ｂは、本発明に基づくトレンチＤＭＯＳデバイスの製造方法の第３の具体例を示している。図８Ａに示すように、この具体例では、図６Ａに示す構造の表面に厚みｔ_１を有する第１の酸化層９１を堆積させる。第１の酸化層９１を、少なくとも第１及び第２の開口部９３、９３’を有する所定の形状にパターン化し、これにより酸化膜マスクを形成する。次に、この第１及び第２の開口部９３、９３’を介して異方性エッチングを行うことにより、対応する第１及び第２のトレンチ９５、９５’を形成する。この構造には、犠牲酸化層（図示せず）が堆積されており、これにより、エッチング処理の際に構造が破損することが防止されている。犠牲酸化層は、エッチング処理の後に取り除かれる。
【００３９】
次に、トレンチに熱酸化処理を施し、ｔ_１＞ｔ_２である厚みｔ_２を有する第２の酸化膜９７をトレンチの表面に形成する。第２の酸化膜９７は、例えば、酸素／水素雰囲気において、９５０℃の温度を用いて形成でき、蒸着時間及び他のパラメータを制御して所望の膜厚を得ることができる。次に、第２のトレンチ９５’上に酸化膜マスク９９を堆積させる。次に、このデバイスに対して酸化エッチングを行い、図６Ｄに示す構造と同様の構造を形成し、次に図６Ｅを用いて説明した処理と同様の処理により、図４に示すようなトレンチＤＭＯＳデバイスを完成させる。ここで、必要であれば、酸化エッチング工程の前に、更なるマスキング（例えば、第１のトレンチの底部に酸化膜マスクを設ける）を行い、第１のトレンチの底部付近でゲート酸化層の厚みが厚くされた図５に示すようなトレンチＤＭＯＳデバイスを形成してもよい。
【００４０】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明に基づく製造方法は、上述した様々な半導体領域の伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）を逆にしたパワーＭＯＳＦＥＴの製造に適用してもよい。
【図面の簡単な説明】
【図１Ａ】
従来のＤＭＯＳデバイスの平面図である。
【図１Ｂ】
図１に示すＤＭＯＳデバイスの線１Ｂ−１Ｂに沿った断面図である。
【図１Ｃ】
図１Ｂに示す領域２の拡大図である。
【図２】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図３】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図４】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図５】
本発明に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。
【図６Ａ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｂ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｃ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｄ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図６Ｅ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ａ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ｂ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ｃ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図７Ｄ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図８Ａ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。
【図８Ｂ】
本発明に基づくトレンチＤＭＯＳトランジスタの製造方法における製造工程を説明する図である。

Claims (91)

1. 第１の伝導性タイプを有する第１の領域と、第２の伝導性タイプを有する第２の領域と、該第１及び第２の領域に接続された第１及び第２のトレンチとを備える構造物を準備する工程と、
   上記第１のトレンチに対し、該第１のトレンチに亘る平均厚みがｔ_１となる第１の電気的な絶縁層を堆積させる工程と、
   上記第２のトレンチに対し、該第２のトレンチに亘る平均厚みがｔ_２となる第２の電気的な絶縁層を堆積させる工程とを有し、
   ｔ_１／ｔ_２が少なくとも１．２であるトレンチ二重拡散金属酸化膜半導体の製造方法。
2. 上記ｔ_１／ｔ_２は、少なくとも約１．５であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
3. 上記ｔ_１／ｔ_２は、少なくとも約２であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
4. 上記厚みｔ_１の値は、約６００〜約８４０Åの範囲内にあることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
5. 上記厚みｔ_１の値は、約７５０〜約１０５０Åの範囲内にあることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
6. 上記厚みｔ_１の値は、約１０００〜約１４００Åの範囲内にあることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
7. 上記第１及び第２の絶縁層は、酸化層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
8. 上記第１及び第２の絶縁層は、シリコン酸化層を備えることを特徴とする請求項７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
9. 上記第１及び第２のトレンチに多結晶シリコンを堆積させる工程を有する請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
10. 上記第１の絶縁層は、第１のトレンチに亘って実質的に均一な厚みを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
11. 上記第１の絶縁層は、少なくとも、上記第１のトレンチの表面及び該第１のトレンチに隣接する領域によって画定される第１の部位に延び、該第１の絶縁層は、該第１の部位に亘って実質的に均一な厚みを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
12. 上記第１の部位は、上記第１のトレンチの最大幅をｋとして、上記第１のトレンチの表面と、該第１のトレンチからｋ／２Åの範囲内にある領域によって画定されることを特徴とする請求項１１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
13. 上記第２の絶縁層は、少なくとも、上記第２のトレンチの表面及び該第２のトレンチに隣接する領域によって画定される第２の部位に延び、該第２の絶縁層は、該第２の部位の第１の部分に亘って実質的に均一な厚みｔ_ｆを有し、該第２の部位の第２の部分に亘って実質的に均一な厚みｔ_ｓを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
14. 上記第２の部位は、上記第２のトレンチの最大幅をｋとして、上記第２のトレンチの表面と、該第２のトレンチからｋ／２Åの範囲内にある領域によって画定されることを特徴とする請求項１３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
15. 上記第２の部位の第１の部分は、上記第２のトレンチの底部であり、ｔ_ｆ＞ｔ_ｓであることを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
16. ｔ_ｆ／ｔ_ｓは、少なくとも１．２であることを特徴とする請求項１５記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
17. ｔ_ｆ／ｔ_ｓは、少なくとも１．５であることを特徴とする請求項１５記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
18. ｔ_ｆ／ｔ_ｓは、少なくとも２であることを特徴とする請求項１５記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
19. 上記第１の領域は、ｎドープエピタキシャル層を備え、上記第２の領域は、ｐ型拡散層を備えることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
20. 上記構造物は、ｎ^＋ドープエピタキシャル層を備え、上記ｐ型拡散層は、上記ｎドープエピタキシャル層の第１の面に堆積されており、上記ｎ^＋ドープエピタキシャル層は、上記ｎドープエピタキシャル層の第２の面に堆積されていることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
21. 上記トレンチ二重拡散金属酸化膜半導体は、活性領域と端部領域とを備え、上記第１のトレンチは、端部領域に配設され、上記第２のトレンチは活性領域に配設されることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
22. 請求項２１記載のトレンチ二重拡散金属酸化膜半導体の製造方法に基づいて製造されたパワー金属酸化膜半導体電界効果トランジスタ。
23. 第１の伝導性タイプを有する第１の領域と、第２の伝導性タイプを有する第２の領域と、該第１及び第２の領域に接続された第１及び第２のトレンチとを備える構造物を準備する工程と、
    上記第１のトレンチ及び該第１のトレンチに隣接する領域は第１の部位を画定し、上記第２のトレンチ及び該第２のトレンチに隣接する領域のうち、該第２のトレンチの底部を除く領域は第２の部位を画定し、該第２のトレンチの底部は第３の部位を画定し、上記第１の部位に亘る平均厚みがｔ_１であり、上記第２の部位に亘る平均厚みがｔ_２であり、上記第３の部位に亘る平均厚みがｔ_３である電気的な絶縁層を上記第１、第２、第３の部位に堆積させる工程とを有するトレンチ二重拡散金属酸化膜半導体の製造方法。
24. ｔ_３＞ｔ_２であることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
25. ｔ_１／ｔ_２は、少なくとも約１．５であることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
26. ｔ_１／ｔ_２は、少なくとも約２であることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
27. 上記厚みｔ_１の値は、約６００〜約８４０Åの範囲内にあることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
28. 上記厚みｔ_１の値は、約７５０〜約１０５０Åの範囲内にあることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
29. 上記厚みｔ_１の値は、約１０００〜約１４００Åの範囲内にあることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
30. 上記電気的な絶縁層は、上記第１の部位に亘って実質的に均一な厚みを有することを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
31. 上記電気的な絶縁層は、上記第２の部位に亘って実質的に均一な厚みを有することを特徴とする請求項３０記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
32. 上記電気的な絶縁層は、上記第３の部位に亘って実質的に均一な厚みを有することを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
33. 上記絶縁層は、酸化層であることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
34. 上記絶縁層は、シリコン酸化層を備えることを特徴とする請求項３３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
35. 請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法に基づいて製造された二重拡散金属酸化膜半導体デバイスであって、活性領域と端部領域とを備え、上記第１のトレンチは端部領域に配設され、第２のトレンチは活性領域に配設されていることを特徴とする二重拡散金属酸化膜半導体デバイス。
36. 請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法に基づいて製造されたパワー金属酸化膜半導体電界効果トランジスタ。
37. 上記第１の部位は、上記第１のトレンチの最大幅をｋとして、上記第１のトレンチの表面と、該第１のトレンチからｋ／２Åの範囲内にある領域によって画定されることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
38. 上記第２の部位は、上記第２のトレンチの最大幅をｋとして、上記第２のトレンチの表面と、該第２のトレンチからｋ／２Åの範囲内にある領域によって画定されることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
39. ｋ≦８０００Åであることを特徴とする請求項３７又は３８記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
40. 第１の伝導性タイプを有する第１の領域と、第２の伝導性タイプを有する第２の領域と、上記第１及び第２の領域に接続され、平均厚みがｔ_１となる第１の電気的な絶縁層が堆積されている第１のトレンチを含む端部領域と、上記第１及び第２の領域に接続され、平均厚みがｔ_２となる第２の電気的な絶縁層が堆積されている第２のトレンチを含む活性領域とを備え、ｔ_１＞ｔ_２であるトレンチ二重拡散金属酸化膜半導体デバイス。
41. ｔ_１／ｔ_２は、少なくとも約１．２であることを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
42. ｔ_１／ｔ_２は、少なくとも約１．５であることを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
43. ｔ_１／ｔ_２は、少なくとも約２であることを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
44. 上記厚みｔ_１の値は、約６００〜約８４０Åの範囲内にあることを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
45. 上記厚みｔ_１の値は、約７５０〜約１０５０Åの範囲内にあることを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
46. 上記厚みｔ_１の値は、約１０００〜約１４００Åの範囲内にあることを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
47. 上記電気的な絶縁層は、上記第１のトレンチの最大幅をｋとして、上記第１のトレンチの表面と、該第１のトレンチからｋ／２Åの範囲内にある領域によって画定される第１の部位に亘って実質的に均一な厚みを有することを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
48. 上記電気的な絶縁層は、上記第２のトレンチの最大幅をｋとして、上記第２のトレンチの表面と、該第２のトレンチからｋ／２Åの範囲内にある領域によって画定される第２の部位に亘って実質的に均一な厚みを有することを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
49. ｋ≦８０００Åであることを特徴とする請求項４７又は４８記載のトレンチ二重拡散金属酸化膜半導体デバイス。
50. 上記電気的な絶縁層は、上記第２のトレンチの底部によって画定される第３の部位に亘って実質的に均一な厚みを有することを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
51. 上記第１及び第２の絶縁層は、酸化層であることを特徴とする請求項４０記載のトレンチ二重拡散金属酸化膜半導体デバイス。
52. 上記第１及び第２の絶縁層は、シリコン酸化層を備えることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体デバイス。
53. 第１の伝導性タイプを有する第１の領域と、
    第２の伝導性タイプを有する第２の領域と、
    上記第１及び第２の領域に接続された第１のトレンチを含む端部領域と、
    上記第１のトレンチに堆積され、該第１のトレンチの最大幅をｋとして、該第１のトレンチの表面と、該第１のトレンチからｋ／２Åの範囲内にある領域によって画定される第１の部位に亘って実質的に均一な厚みを有する第１の絶縁層と、
    上記第１及び第２の領域に接続された第２のトレンチを含む活性領域と、
    上記第２のトレンチに堆積され、該第２のトレンチの最大幅をｋとして、該第２のトレンチの表面と、該第２のトレンチからｋ／２Åの範囲内にある領域によって画定される第２の部位に亘って実質的に均一な厚みを有する第２の絶縁層とを備え、
    ｔ_１＞ｔ_２であるパワー金属酸化膜半導体トランジスタ。
54. 上記第２の部位は、上記第２のトレンチの底部を含むことを特徴とする請求項５３記載のパワー金属酸化膜半導体トランジスタ。
55. 上記第２のトレンチの底部によって画定される第３の部位に亘って実質的に均一な厚みを有する第３の電気的な絶縁層を有する請求項５３記載のパワー金属酸化膜半導体トランジスタ。
56. 上記第３の電気的な絶縁層は、平均厚みｔ_３を有し、ｔ_３＞ｔ_２であることを特徴とする請求項５５記載のパワー金属酸化膜半導体トランジスタ。
57. 上記第１及び第２の電気的な絶縁層は、酸化層であることを特徴とする請求項５３記載のパワー金属酸化膜半導体トランジスタ。
58. 上記第１及び第２の電気的な絶縁層は、シリコン酸化層であることを特徴とする請求項５７記載のパワー金属酸化膜半導体トランジスタ。
59. ｋ≦８０００Åであることを特徴とする請求項５３記載のパワー金属酸化膜半導体トランジスタ。
60. ｋ≦１００００Åであることを特徴とする請求項５３記載のパワー金属酸化膜半導体トランジスタ。
61. 第１の伝導性タイプを有する第１の領域と、第２の伝導性タイプを有する第２の領域と、該第１及び第２の領域に接続された第１及び第２のトレンチとを備える構造物（ａｎ ａｒｔｉｃｌｅ）を準備する工程と、
    上記第１及び第２のトレンチの表面に平均厚みがｔ_１となる第１の電気的な絶縁層を堆積させる工程と、
    上記絶縁層の少なくとも一部の上に、上記第１のトレンチの表面上に延びるマスクされた領域と、上記第２のとトレンチの表面の少なくとも一部に延びるマスクされていない領域とを画定する少なくとも１つのマスクを堆積させる工程と、
    上記マスクされていない領域上に平均厚みがｔ_２となる第２の絶縁層を堆積させる工程とを有し、
    厚みｔ_１及び厚みｔ_２のうち大きい方の値をｋとし、厚みｔ_１及び厚みｔ_２のうち小さい方の値をｍとして、ｋ／ｍが少なくとも約１．２であるトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
62. 上記第２の絶縁層の堆積の前に、上記第１の絶縁層を上記マスクされていない領域から取り除く工程を有する請求項６１記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
63. 上記第１の絶縁層は、エッチングによって取り除かれることを特徴とする請求項６２記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
64. 上記第１及び第２の絶縁層は、酸化層であり、上記少なくとも１つのマスクは酸化膜マスクであることを特徴とする請求項６１記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
65. 上記第１及び第２の絶縁層は、シリコン酸化層を含むことを特徴とする請求項６４記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
66. ｋ／ｍは少なくとも約１．５であることを特徴とする請求項６４記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
67. ｋ／ｍは少なくとも約２であることを特徴とする請求項６４記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
68. 上記マスクされていない領域は、上記第２のトレンチの表面の第１の部分に延び、上記マスクされた領域は、該第２のトレンチの表面の第２の部分に延びることを特徴とする請求項６１記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
69. 上記マスクされていない領域は、上記第２のトレンチの上側の部分に延び、上記マスクされた領域は、該第２のトレンチの下側の部分に延びることを特徴とする請求項６８記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
70. 上記マスクされていない領域は、上記第２のトレンチの表面の全体に亘って延びていることを特徴とする請求項６１記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
71. 構造物において、
    第１の伝導性タイプを有する第１の領域と、
    第２の伝導性タイプを有する第２の領域と、
    上記第１及び第２の領域に接続され、第１の底部を末端とし、該第１の底部から当該構造物の表面に延び、該第１の底部とともに第１の部位を画定する第１の壁及び第２の壁を有する第１のトレンチと、
    上記第１及び第２の領域に接続され、第２の部位を画定する第２の底部を末端とし、第３の壁及び第４の壁を有する第２のトレンチと、
    上記第１の部位に堆積された電気的な絶縁材料と、
    上記第１の部位に延びるマスクされた領域及び上記第３及び第４の壁の少なくとも一部に延びるマスクされていない領域を画定する少なくとも１つのマスクとを備える構造物。
72. 上記マスクされた領域は、上記第１のトレンチに延び、上記マスクされていない領域は、上記第２のトレンチに延びることを特徴とする請求項７１記載の構造物。
73. 上記マスクされた領域は、第２の部位に延びることを特徴とする請求項７１記載の構造物。
74. 上記絶縁材料は、上記マスクされた領域に延びることを特徴とする請求項７３記載の構造物。
75. 上記絶縁材料は、上記マスクされていない領域に延びていないことを特徴とする請求項７４記載の構造物。
76. 上記絶縁材料は、上記少なくとも１つのマスクと、上記第１の部位との間に配設されていることを特徴とする請求項７１記載の構造物。
77. 上記絶縁材料は、上記少なくとも１つのマスクと、上記第２の部位との間に配設されていることを特徴とする請求項７６記載の構造物。
78. 上記絶縁材料は、シリコン酸化物であることを特徴とする請求項７１記載の構造物。
79. 上記少なく１つのマスクは、酸化膜マスクであることを特徴とする請求項７８記載の構造物。
80. 上記第２の領域は拡散領域であることを特徴とする請求項７１記載の構造物。
81. 上記拡散領域は、ｐ型拡散領域であることを特徴とする請求項７２記載の構造物。
82. 第１の伝導性タイプを有する第１の領域と、第２の伝導性タイプを有する第２の領域とを有する基板を準備する工程と、
    上記基板表面に第１及び第２の開口部を有する第１の酸化層を形成する工程と、
    上記第１及び第２の開口部の位置に上記第１及び第２の領域に接続する第１及び第２のトレンチを形成する工程と、
    上記第２のトレンチに対し、該第２のトレンチに亘る平均厚みがｔ_２となる第２の酸化層を形成する工程と、
    上記第１のトレンチに対し、第１の部分に亘る平均厚みがｔ_３であり、第２の部部に亘る平均厚みがｔ_４である第３の酸化層を形成する工程とを有し、ｔ_２／ｔ_４が少なくとも約１．２であるトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
83. 上記第１の酸化層を形成する工程は、蒸着法により酸化物の層を堆積させる工程を有することを特徴とする請求項８２記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
84. 上記第２の酸化層を形成する工程は、
    上記第２のトレンチの表面に犠牲酸化層を堆積させる工程と、
    上記犠牲酸化層を上記第２のトレンチの表面から除去する工程とを有することを特徴とする請求項８２記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
85. 上記第３の酸化層を形成する工程は、
    上記第１及び第２のトレンチの表面に第２の酸化層を形成する工程と、
    上記第２のトレンチ上に酸化膜マスクを配設する工程と、
    上記第１のトレンチの表面から上記第２の酸化層を除去する工程とを有する請求項８２記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
86. 上記第３の酸化層を形成する工程は、蒸着法により酸化物の層を堆積させる工程を有することを特徴とする請求項８５記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
87. 上記第１の酸化層は、平均厚みｔ_１を有し、ｔ_１／ｔ_２＞１であることを特徴とする請求項８２記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
88. 厚みｔ_３及び厚みｔ_４は実質的に等しいことを特徴とする請求項８２記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
89. ｔ_３／ｔ_４は少なくとも約１．２であることを特徴とする請求項８２記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
90. 上記第１のトレンチの第２の部分は、該第１のトレンチの底部を含むことを特徴とする請求項８９記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法。
91. 請求項８２に記載のトレンチ二重拡散金属酸化膜半導体デバイスの製造方法に基づいて製造された金属酸化膜半導体トランジスタであって、活性領域と端部領域とを備え、上記第１のトレンチは該活性領域に配設され、上記第２のトレンチは、該端部領域に配設されている金属酸化膜半導体トランジスタ。