JP2005149696A - 半導体素子のデータ及びデータストローブのドライバストレングス制御回路 - Google Patents

半導体素子のデータ及びデータストローブのドライバストレングス制御回路 Download PDF

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承▲イク▼ 廓
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Abstract

【課題】ＤＱとＤＱＳのドライバストレングスを別々に制御しながら微細調整を行うことが可能な半導体素子のデータ及びデータストローブのドライバストレングス制御回路を提供する。
【解決手段】第１アドレスコードに応じて第１制御信号を生成し、第２アドレスコードに応じて第２制御信号を生成し、第３アドレスコードに応じて第３制御信号を生成する制御信号生成部と、前記第１制御信号に応じて選択され、入力されるデータのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータドライバストレングス制御部と、前記第１制御信号に応じて選択され、入力されるデータストローブのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータストローブドライバストレングス制御部とを含んでなる。
【選択図】図３

Description

本発明は、高速動作用半導体素子のデータ伝送に係り、特に、データ及びデータストローブのドライバストレングスを個別的に調節してシステムのセットアップホールドタイムを調節することが可能な半導体素子のデータ及びデータストローブのドライバストレングス制御回路に関する。
メモリの高速化が切実に要求されるにつれて、低速動作メモリであまり問題にならなかったデータセットアップ／ホールドタイム(setup/hold time)の最小データ決定時間が数百ｐｓ単位で減少している趨勢である。このような条件は高速動作メモリでデータを決定するのに大きい難点として作用する。実際、ＤＲＡＭはＤＱ（データ）とＤＱＳ（データストローブ）を同一のストレングスでドライブし、そのＤＲＡＭからのデータを受け入れるシステムではＤＱＳがデータを受け取る基準信号として使用される。
あるシステムが構成された後は、システム固有のデータセットアップ／ホールドタイムが存在する。この際、一度セットされたセットアップ／ホールドタイムをそのシステムで変更することは非常に難しい。
一般に、低速動作では一度セットされたセットアップ／ホールドタイムで充分なデータ伝送が可能であるが、高速動作では問題を引き起こす虞がある。よって、高速動作ではセットアップ／ホールドタイムを再調整する場合が発生する。
従って、既にセットされたシステムに問題が発生すると、データとそのストローブストレングスを同時に制御する。次に、このような従来の技術を図１及び図２に基づいて説明する。
ＥＭＲＳコード（Ａ１及びＡ２）の入力に応じてＥＭＲＳ(Extended Mode Resister Set)回路１０から制御信号が出力される。この制御信号に応じてドライバストレングス制御部２０からドライバストレングス制御信号が生成される。ドライバストレングス信号によってＤＱＳドライバ３０及びＤＱドライバ４０が同時に制御される。従って、ストレングスの制御されたＤＱＳ及びＤＱがそれぞれ出力される。
図２はドライバストレングス制御部２０の詳細ブロック図である。
例えば、ドライバストレングス制御部２０の出力信号を３種類、すなわちｗｅａｋ、ｈａｌｆ及びｆｕｌｌに区分する。ＤＱＳドライバのストレングスは制御されないか或いはＤＱのようにそのドライバストレングスが制御されるので、図２にその制御に対する回路は省略した。ドライバストレングス制御部は多数の遅延ユニット３１０〜３８０からなる。ＥＭＲＳ回路１０からｗｅａｋ信号が出力されると、データＤＱは第１〜第３遅延ユニット３１０〜３３０のみを経由してＤＱドライバ４０に入力される。ＥＭＲＳ回路１０からｈａｌｆ信号が出力されると、データＤＱは第１〜第６遅延ユニット３１０〜３６０のみを経由してＤＱドライバ４０に入力される。ＥＭＲＳ回路１０からｆｕｌｌ信号が出力されると、データＤＱは第１〜第８遅延ユニット３１０〜３８０を経由してＤＱドライバ４０に入力される。
上述したような従来の技術は、ＤＱＳ及びＤＱのドライバストレングスを同時に制御する他はなかった。すなわち、ＤＱとＤＱＳのドライバストレングスを同時に同一に制御するので、データを受け入れる側でデータとそのデータの受信の基準となるＤＱＳの到着タイムを個別的に調節することができなくなる。それにより、既にセットされたシステムで微細なセットアップ／ホールドタイムを調節する方法がなかった。
従って、本発明の目的は、ＤＱとＤＱＳのドライバストレングスを別々に制御しながら微細調整を行うことが可能な半導体素子のデータ及びデータストローブのドライバストレングス制御回路を提供することにある。
上記目的を達成するための本発明に係る半導体素子のデータ及びデータストローブのドライバストレングス制御回路は、第１アドレスコードに応じて第１制御信号を生成し、第２アドレスコードに応じて第２制御信号を生成し、第３アドレスコードに応じて第３制御信号を生成する制御信号生成部と、前記第１制御信号に応じて選択され、入力されるデータのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータドライバストレングス制御部と、前記第１制御信号に応じて選択され、入力されるデータストローブのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータストローブドライバストレングス制御部とを含んでなることを特徴とする。
本発明は、低速及び高速動作のＤＲＡＭで利用することができるとともに、システムのセットアップ／ホールドタイムを、ＤＱ及びＤＱＳドライバストレングスをＭＲＳ、ＥＭＲＳ又はその他のコードの組合せによって調整して効率よく調整することができる。
本発明によれば、ＤＱとＤＱＳのドライバストレングスを別々に制御しながら微細調整を行うことができる。
以下、添付図面を参照して本発明を詳細に説明する。
図３は本発明の第１実施例に係るデータ及びデータストローブのドライバストレングス制御を説明するためのブロック図である。
ＥＭＲＳアドレスコードＡ１、Ａ２はどんなストレングス方式を使用するかを決定するアドレスコードである。すなわち、ＥＭＲＳコードに応じて、ＥＭＲＳ回路１００はｗｅａｋ、ｈａｌｆ及びｆｕｌｌ信号を生成する。アドレスコードＡ３はＤＱＳドライバストレングス制御部１１０及びＤＱドライバストレングス制御部１２０を選択的に駆動させるために使用される。アドレスコードＡ４はＤＱＳ及びＤＱのドライバストレングスをアップ及びダウン動作で区分して制御するために使用される。
例えば、アドレスコードＡ３がハイ状態であれば、ＤＱＳドライバストレングス制御部１１０が選択され、アドレスコードＡ３がロー状態であれば、ＤＱドライバストレングス制御部１２０が選択される。また、アドレスコードＡ４がロー状態であれば、ダウンスイッチング動作によってＤＱ及びＤＱＳのドライバストレングスが小さく調節され、アドレスコードＡ４がハイ状態であれば、アップスイッチング動作によってＤＱ及びＤＱＳのドライバストレングスが大きく調節される。
図４は本発明の第２実施例に係るデータ及びデータストローブのドライバストレングス制御を説明するためのブロック図である。
アドレスコードＡ１及びＡ２はＥＭＲＳ回路２００に入力され、アドレスコードＡ３及びＡ４はテストモード制御部２１０に入力される。
テストモード動作を除いた全ての動作は、図３と同様なので、テストモード動作のみについて説明する。
テストモード動作の際、テストモードイネーブル信号Ｅ１によってテストモードが活性化されると、ＤＱ及びＤＱＳのドライバストレングスが調整されることなくそのままＤＱＳ及びＤＱドライバに提供されるので、ＤＱＳ及びＤＱドライバは同一のスロープ及びタイミングで駆動される。
テストモード以後には、アドレスコードＡ１、Ａ２、Ａ３及びＡ４に応じてＤＱＳ及びＤＱドライバストレングス制御部２２０及び２３０が選択的に駆動され、入力されるＤＱＳ又はＤＱのドライバストレングスが制御される。
図５は図３及び図４のＤＱドライバストレングス制御部の詳細回路図である。
ＤＱドライバとＤＱＳドライバは同一の構造であり、且つＤＱドライバストレングス制御部及びＤＱＳドライバストレングス制御部も同一の構造である。
例えば、ＥＭＲＳ回路１００又は２００からｗｅａｋ信号が出力されると、パスゲートＴ１、Ｔ１１、Ｔ１２及びＴ４がターンオンされる。したがって、データＤＱが遅延ユニット４１０及び４２０を経由してＤＱドライバ７００に入力される。
この際、アドレスコードＡ４がロー状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってターンオンされていたパスゲートＴ１２がターンオフされるので、データＤＱは遅延ユニット４１０のみを経由してＤＱドライバ７００に入力される。
アドレスコードＡ４がハイ状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってパスゲートＴ１１、Ｔ１２及びＴ１３がターンオンされるので、データＤＱは遅延ユニット４１０〜４３０を経由してＤＱドライバ７００に入力される。
例えば、ＥＭＲＳ回路１００又は２００からｈａｌｆ信号が出力されると、パスゲートＴ２、Ｔ２１、Ｔ２２及びＴ５がターンオンされる。したがって、データＤＱは遅延ユニット５１０〜５５０を経由してＤＱドライバ７００に入力される。
この際、アドレスコードＡ４がロー状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってターンオンされていたパスゲートＴ２２がターンオフされるので、データＤＱは遅延ユニット５１０〜５４０のみを経由してＤＱドライバ７００に入力される。
アドレスコードＡ４がハイ状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってパスゲートＴ２１、Ｔ２２及びＴ２３がターンオンされるので、データＤＱは遅延ユニット５１０〜５６０を経由してＤＱドライバ７００に入力される。
例えば、ＥＭＲＳ回路１００又は２００からｆｕｌｌ信号が出力されると、パスゲートＴ３、Ｔ３１、Ｔ３２及びＴ６がターンオンされる。したがって、データＤＱは遅延ユニット６１０〜６８０を経由してＤＱドライバ７００に入力される。
この際、アドレスコードＡ４がロー状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってターンオンされていたパスゲートＴ３２がターンオフされるので、データＤＱは遅延ユニット６１０〜６７０のみを経由してＤＱドライバ７００に入力される。
アドレスコードＡ４がハイ状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってパスゲートＴ３１、Ｔ３２及びＴ３３がターンオンされるので、データＤＱは遅延ユニット６１０〜６９０を経由してＤＱドライバ７００に入力される。
図６は図３及び図４のＤＱＳドライバストレングス制御部の詳細回路図である。
例えば、ＥＭＲＳ回路１００又は２００からｗｅａｋ信号が出力されると、パスゲートＴ１、Ｔ１１、Ｔ１２及びＴ４がターンオンされる。よって、データＤＱは遅延ユニット４１０及び４２０を経由してＤＱＳドライバ８００に入力される。
この際、アドレスコードＡ４がロー状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってターンオンされていたパスゲートＴ１２がターンオフされるので、データＤＱＳは遅延ユニット４１０のみを経由してＤＱＳドライバ８００に入力される。
アドレスコードＡ４がハイ状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってパスゲートＴ１１、Ｔ１２及びＴ１３がターンオンされるので、データストローブＤＱＳは遅延ユニット４１０〜４３０を経由してＤＱＳドライバ８００に入力される。
たとえば、ＥＭＲＳ回路１００又は２００からｈａｌｆ信号が出力されると、パスゲートＴ２、Ｔ２１、Ｔ２２及びＴ５がターンオンされる。よって、データストローブＤＱＳは遅延ユニット５１０〜５５０を経由してＤＱＳドライバ８００に入力される。
この際、アドレスコードＡ４がロー状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってターンオンされていたパスゲートＴ２２がターンオフされるので、データストローブＤＱＳは遅延ユニット５１０〜５４０のみを経由してＤＱＳドライバ８００に入力される。
アドレスコードＡ４がハイ状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってパスゲートＴ２１、Ｔ２２及びＴ２３がターンオンされるので、データストローブＤＱＳは遅延ユニット５１０〜５６０を経由してＤＱＳドライバ８００に入力される。
たとえば、ＥＭＲＳ回路１００又は２００からｆｕｌｌ信号が出力されると、パスゲートＴ３、Ｔ３１、Ｔ３２及びＴ６がターンオンされる。よって、データストローブＤＱＳが遅延ユニット６１０〜６８０を経由してＤＱＳドライバ８００に入力される。
この際、アドレスコードＡ４がロー状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってターンオンされていたパスゲートＴ３２がターンオフされるので、データストローブＤＱＳは遅延ユニット６１０〜６７０のみを経由してＤＱＳドライバ８００に入力される。
アドレスコードＡ４がハイ状態であれば、これに該当するＥＭＲＳ回路２００からの出力信号によってパスゲートＴ３１、Ｔ３２及びＴ３３がターンオンされるので、データストローブＤＱＳは遅延ユニット６１０〜６９０を経由してＤＱＳドライバ８００に入力される。
本発明の実施例ではＥＭＲＳ回路を例として説明したが、ＭＲＳ回路を使用してもよい。
本発明は、実施例を中心として説明されたが、当分野の通常の知識を有する者であれば、これらの実施例を用いて様々な変形及び変更が可能である。よって、本発明はこれらの実施例に限定されるのではなく、特許請求の範囲によって限定される。
従来の技術に係るデータ及びデータストローブのドライバストレングス制御を説明するためのブロック図である。 図１のドライバストレングス制御部の詳細ブロック図である。 本発明の第１実施例に係るデータ及びデータストローブのドライバストレングス制御を説明するためのブロック図である。 本発明の第２実施例に係るデータ及びデータストローブのドライバストレングス制御を説明するためのブロック図である。 図３及び図４のＤＱドライバストレングス制御部の詳細回路図である。 図３及び図４のＤＱＳドライバストレングス制御部の詳細回路図である。
符号の説明
１００及び２００ ＥＭＲＳ回路
１１０及び２２０ ＤＱＳドライバストレングス制御部
１２０及び２３０ ＤＱドライバストレングス制御部
２１０ テストモード制御部
７００ ＤＱドライバ

Claims (12)

  1. 第１アドレスコードに応じて第１制御信号を生成し、第２アドレスコードに応じて第２制御信号を生成し、第３アドレスコードに応じて第３制御信号を生成する制御信号生成部と、
    前記第１制御信号に応じて選択され、入力されるデータストローブのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータドライバストレングス制御部と、
    前記第１制御信号に応じて選択され、入力されるデータストローブのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータストローブドライバストレングス制御部とを含んでなることを特徴とする半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  2. 前記制御信号生成部がＥＭＲＳ回路又はＭＲＳ回路からなることを特徴とする請求項１記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  3. 前記第２制御信号が３種類の状態であることを特徴とする請求項１記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  4. 前記第３制御信号が２種類の状態であることを特徴とする請求項１記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  5. 前記データドライバストレングス制御部は、
    入力されるデータの伝達を前記第２制御信号の第１状態に応じて断続するための第１パスゲートと、
    前記第１パスゲートと第１出力端子との間に直列連結された第１〜第３遅延ユニットと、
    前記第１パスゲートと前記第１遅延ユニット間、前記第１及び第２遅延ユニット間、そして第３ユニット及び第３ユニット間にそれぞれ設置され、前記第３制御信号に応じてターンオンされる第２〜第４パスゲートと、
    前記第１、第２及び第３遅延ユニットの出力を前記第１出力端子を介して前記第２制御信号の第１状態に応じてＤＱドライバに伝達するための第５パスゲートと、
    入力されるデータの伝達を前記第２制御信号の第２状態に応じて断続するための第６パスゲートと、
    前記第６パスゲートと第２出力端子との間に直列連結された第４〜第９遅延ユニットと、
    前記第７及び第８遅延ユニット間、前記第８及び第９遅延ユニット間、そして前記第９及び第１０遅延ユニット間にそれぞれ設置され、前記第３制御信号に応じてターンオンされる第７〜第９パスゲートと、
    前記第７、第８及び第９遅延ユニットの出力を前記第２出力端子を介して前記第２制御信号の第１状態に応じてＤＱドライバに伝達するための第１０パスゲートと、
    入力される前記データの伝達を前記第２制御信号の第３状態に応じて断続するための第１１パスゲートと、
    前記第１１パスゲートと第３出力端子との間に直列連結された第９〜第１７遅延ユニットと、
    前記第１４及び第１５遅延ユニット間、前記第１５及び第１６遅延ユニット間、そして前記第１６及び第１７遅延ユニット間にそれぞれ設置され、前記第３制御信号に応じてターンオンされる第１２〜第１４パスゲートと、
    前記第１５及び第１６遅延ユニットの出力を前記第３出力端子を介して前記第３制御信号の第３状態に応じて前記ＤＱドライバに伝達するための第１５パスゲートとからなることを特徴とする請求項１記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  6. 前記データドライバストレングス制御部と前記データストローブストレングス制御部が同一の構造を有することを特徴とする請求項１記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  7. テストイネーブル信号によってイネーブルされ、第１アドレスコードに応じて第１制御信号を生成し、第３アドレスコードに応じて第３制御信号を生成するテストモード制御部と、
    第２アドレスコードに応じて第２制御信号を生成する制御信号生成部と、
    前記第１制御信号に応じて選択され、入力されるデータのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータドライバストレングス制御部と、
    前記第１制御信号に応じて選択され、入力されるデータストローブのドライバストレングスを前記第２制御信号に応じて制御し、前記第３制御信号に応じて微細調整を行うためのデータストローブストレングス制御部とを含んでなることを特徴とする半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  8. 前記制御信号生成部がＥＭＲＳ回路又はＭＲＳ回路からなることを特徴とする請求項７記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  9. 前記第２制御信号が３種類の状態であることを特徴とする請求項７記載の半導体素子のデータ及びデータストローブのドライバストレングス制御部回路。
  10. 前記第３制御信号が２種類の状態であることを特徴とする請求項８記載の半導体素子のデータ及びデータストローブのドライバストレングス制御部回路。
  11. 前記データドライバストレングス制御部は、
    入力されるデータの伝達を前記第２制御信号の第１状態に応じて断続するための第１パスゲートと、
    前記第１パスゲートと第１出力端子との間に直列連結された第１〜第３遅延ユニットと、
    前記第１パスゲートと前記第１遅延ユニット間、前記第１及び第２遅延ユニット間、そして第３ユニット及び第３ユニット間にそれぞれ設置され、前記第３制御信号に応じてターンオンされる第２〜第４パスゲートと、
    前記第１、第２及び第３遅延ユニットの出力を前記第１出力端子を介して前記第２制御信号の第１状態に応じてＤＱドライバに伝達するための第５パスゲートと、
    入力されるデータの伝達を前記第２制御信号の第２状態に応じて断続するための第６パスゲートと、
    前記第６パスゲートと第２出力端子との間に直列連結された第４〜第９遅延ユニットと、
    前記第７及び第８遅延ユニット間、前記第８及び第９遅延ユニット間、そして前記第９及び第１０遅延ユニット間にそれぞれ設置され、前記第３制御信号に応じてターンオンされる第７〜第９パスゲートと、
    前記第７、第８及び第９遅延ユニットの出力を前記第２出力端子を介して前記第２制御信号の第１状態に応じてＤＱドライバに伝達するための第１０パスゲートと、
    入力される前記データの伝達を前記第２制御信号の第３状態に応じて断続するための第１１パスゲートと、
    前記第１１パスゲートと第３出力端子との間に直列連結された第９〜第１７遅延ユニットと、
    前記第１４及び第１５遅延ユニット間、前記第１５及び第１６遅延ユニット間、そして前記第１６及び第１７遅延ユニット間にそれぞれ設置され、前記第３制御信号に応じてターンオンされる第１２〜第１４パスゲートと、
    前記第１５及び第１６遅延ユニットの出力を前記第３出力端子を介して前記第３制御信号の第３状態に応じて前記ＤＱドライバに伝達するための第１５パスゲートとからなることを特徴とする請求項７記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。
  12. 前記データドライバストレングス制御部と前記データストローブストレングス制御部が同一の構造を有することを特徴とする請求項７記載の半導体素子のデータ及びデータストローブのドライバストレングス制御回路。

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