JPH06268505A

JPH06268505A - 半導体集積回路

Info

Publication number: JPH06268505A
Application number: JP5051836A
Authority: JP
Inventors: Junichi Kudo; 潤一工藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-12
Filing date: 1993-03-12
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】出力回路の電流駆動力，出力インピーダンス
の値を、負荷の大きさ，配線長に応じて可変設定するこ
とができ、負荷に応じた最適な駆動出力を得ることので
きる半導体集積回路を提供すること。【構成】チップ内で発生される信号を受けこの信号を
チップ外に出力するための出力回路を具備した半導体集
積回路において、出力回路は、入力端子１１と出力端子
１２の間に接続された複数のドライバ素子１４と、これ
らのドライバ素子１４の出力端と出力端子１２との間に
それぞれ接続されたスイッチング素子１５とからなり、
制御信号端子１３から入力した制御信号に基づいてドラ
イバ素子１４のうち少なくとも１つの出力端を出力端子
１２に選択的に接続することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に係わ
り、特にデータ出力回路の改良をはかった半導体集積回
路に関する。

【０００２】

【従来の技術】従来の半導体集積回路、特にデジタル回
路における出力回路は、図１１に示すように構成されて
いる。即ち、入力端子１と出力端子２間に１つ若しくは
複数のドライバ素子４を並列に接続した構成となってい
る。

【０００３】このような構成では、接続する負荷の大き
さに応じて後から電流駆動力を調整したり、出力インピ
ーダンスを配線負荷の特性インピーダンスに応じて調整
することはできない。そのため、大きな配線負荷を駆動
する場合に電流駆動力が不足しないように、出力回路に
一律に余裕を持たせて設計しなければならない。従っ
て、出力回路のスイッチング動作時の電流変化率（Δ
Ｉ）が大きくなり、個々の出力回路のスイッチング動作
時に発生するノイズレベルが増大してしまう。

【０００４】その結果、電流駆動力が小さくても十分駆
動できる短い配線負荷を駆動する場合にも、発生するノ
イズの大きい電流駆動力の強力な出力回路で駆動するこ
とになり、ノイズによる誤動作が起こるといった問題が
ある。

【０００５】

【発明が解決しようとする課題】このように従来の半導
体集積回路では、出力回路の電流駆動力，特性インピー
ダンスの値を、配線の長さ，接続する負荷の大きさに合
わせて調整することができず、特に電流駆動力が小さく
てよい配線負荷でも大きな駆動力で駆動するためにノイ
ズによる誤動作を招く問題があった。

【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、出力回路の電流駆動
力，出力インピーダンスの値を、負荷の大きさ，配線長
に応じて可変設定することができ、負荷に応じた最適な
駆動出力を得ることのできる半導体集積回路を提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明の骨子は、入力端
子と出力端子間のドライバ素子を並列に接続する個数を
増減させて、出力回路の電流駆動力，出力インピーダン
スの値を可変することにある。

【０００８】即ち本発明は、チップ内で発生される信号
を受けこの信号をチップ外に出力するための出力回路を
具備した半導体集積回路において、出力回路を、入力端
子と出力端子の間に、少なくとも２つのドライバ素子を
並列に接続した構成とし、かつ制御信号端子から入力し
た制御信号に基づいてドライバ素子のうち少なくとも１
つの出力を出力端子に取り出す手段を設けるようにした
ものである。また、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) ドライバ素子と出力端子との間にＭＯＳトランジス
タ等のスイッチング素子を設けること。 (2) ドライバ素子と出力端子との間にスイッチング素子
を設け、スイッチング素子をオン・オフすると共に、ド
ライバ素子の駆動を制御すること。 (3) ドライバ素子としてトライステートゲートを用いる
こと。 (4) 出力回路は２つ以上あり、複数の出力回路で制御信
号を共有すること。

【０００９】(5) 出力回路は２つ以上あり、複数の出力
回路で制御信号を共有し、かつセレクタ信号に従って出
力回路の制御信号端子と集積回路外部から制御信号を入
力する外部制御信号端子の間を接続するセレクタ回路網
を有すること。

【００１０】

【作用】本発明によれば、制御信号によって複数のドラ
イバ素子の任意の個数を選択して出力信号を取り出すこ
とにより、出力回路の電流駆動力，出力インピーダンス
の値を可変することができる。従って、負荷に応じて選
択するドライバ素子の数を決定することにより、負荷に
応じた最適な駆動出力を得ることができる。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１２】図１は、本発明の第１の実施例に係わる半
導体集積回路の出力回路の構成を示すブロック図であ
り、１１は入力端子、１２は出力端子、１３は制御信号
入力端子、１４はインバータ等からなるドライバ素子、
１５はＭＯＳトランジスタ等からなるスイッチング素子
である。入力端子１１と出力端子１２との間に２つのド
ライバ素子１４（１４₁，１４₂）が並列に接続され、
ドライバ素子１４₂と出力端子１２との間には、制御信
号入力端子１３からの制御信号によりオン・オフするス
イッチング素子１５が挿入されている。

【００１３】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３から制御信号を
与えることによって、ドライバ素子１４₂を動作させる
時にはスイッチング素子１５をオンしてドライバ素子１
４₂の出力端と出力端子１２を接続し、ドライバ素子１
４₂を駆動させない時にはスイッチング素子１５をオフ
してドライバ素子１４₂の出力端と出力端子１２を電気
的に分離する。

【００１４】これによって、入力端子１１から入力した
入力信号に連動してスイッチング動作を行うドライバ素
子１４の並列段数を調整し、出力回路の電流駆動力、出
力インピーダンスの値を制御することが可能となる。

【００１５】従って、出力回路の電流駆動力Ｊ，出力イ
ンピーダンスＺは制御信号の設定を変えるだけで、それ
ぞれ（式１）（式２）に示す範囲で自由に制御すること
ができる。

【００１６】

【数１】

【００１７】

【数２】

【００１８】但し、ｎはドライバ素子の並列段数、Ｊｉ
はｉ番目のドライバ素子の電流駆動力、Ｚｉはｉ番目の
ドライバ素子の出力インピーダンス、ｊｉはｉ番目のド
ライバ素子に接続したトランジスタの電流駆動力、Ｒｉ
はｉ番目のドライバ素子に接続したトランジスタの出力
ンピーダンス、Ｃｉは０又は１で、Ｃｉ＝１はｉ番目の
ドライバ素子を使用する場合、Ｃｉ＝０はｉ番目のドラ
イバ素子をハイインピーダンス状態にした場合である。

【００１９】かくして本実施例によれば、スイッチング
素子１５をオン・オフするのみで、負荷の大きさ，配線
長に応じて出力回路の電流駆動力，出力インピーダンス
を可変設定することができ、負荷に応じた最適な駆動を
行うことが可能となる。

【００２０】特に、ドライバ素子１４₁，１４₂の出力
インピーダンスをそれぞれ７５Ω，１５０Ωと設定して
おくと、制御信号の設定を変えるだけで、ドライバ素子
１４₁のみを使うと出力回路のインピーダンスを７５Ω
に、ドライバ素子１４₁，１４₂を両方使うと出力回路
のインピーダンスを５０Ωに容易に切り替えることが可
能となる。

【００２１】図２は、本発明の第２の実施例を示す出力
回路のブロック図である。なお、図１と同一部分には同
一符号を付して、その詳しい説明は省略する。基本的に
は図１の回路と同様であるが、この回路では、ドライバ
素子１４をｎ個とし、各ドライバ素子１４₁〜１４_nに
スイッチング素子１５（１５₁〜１５_n）を接続してい
る。

【００２２】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３（１３₁〜１３
_n）から制御信号を与えることによって、使用するドラ
イバ素子１４の出力端に接続されているスイッチング素
子１５をオンし、使用しないドライバ素子１４の出力端
に接続されているスイッチング素子１５をオフすること
により、使用するドライバ素子１４の出力端と出力端子
１２を選択的に接続する。

【００２３】これによって、入力端子１１から入力した
入力信号に連動してスイッチング動作を行うドライバ素
子１４の並列段数を調整し、出力回路の電流駆動力，出
力インピーダンスの値を制御することが可能となる。従
って先の第１の実施例と同様に、制御信号の設定を変え
るだけで、出力回路の電流駆動力Ｊ，出力インピーダン
スＺを（式１）（式２）に示す範囲内で自由に制御する
ことができる。

【００２４】なお、ドライバ素子１４の並列段数が多く
なると制御信号入力端子１３の数が多くなるため、シリ
アル／パラレル変換回路を設けて制御信号をシリアル形
式で入力してシリアル／パラレル変換する、又は入力し
た制御信号を記憶するための記憶回路を設けるなどの構
成を採用してもよい。

【００２５】図３は、本発明の第３の実施例を示す出力
回路のブロック図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例では、制御信号入力端子１３の信号でスイッチング素
子１５を直接接続するのではなく、制御入力信号端子１
３の信号を制御回路１６に入力し、この制御回路１６に
よりドライバ素子１４及びスイッチング素子１５を制御
している。

【００２６】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３を介して制御回
路１６に制御信号を与えることによって、使用するドラ
イバ素子１４の入力端と入力端子１１の間を接続し、使
用しないドライバ素子１４の入力端と入力端子１１の間
を電気的に分離し、入力端子１１から入力信号を受ける
ドライバ素子１４を選択する。

【００２７】さらに、制御信号に応じて使用するドライ
バ素子１４の出力端に接続されているスイッチング素子
１５をオンし、使用しないドライバ素子１４の出力端に
接続されているスイッチング素子１５をオフすることに
より、使用するドライバ素子１４の出力端と出力端子１
２を選択的に接続する。

【００２８】これによって、制御信号入力端子１３から
入力した入力信号に連動してスイッチング動作を行うド
ライバ素子１４の並列段数を調整し、出力回路の電流駆
動力，出力インピーダンスの値を制御することが可能と
なる。特に、出力端子１２から分離されるドライバ素子
１４はスイッチング動作させないため、スイッチング時
に電源・グランドに発生するノイズを小さくすることが
できるという特長がある。

【００２９】このように本実施例によれば、先の実施例
と同様の効果が得られるのは勿論のこと、使用しないド
ライバ素子１４をスイッチング動作させないことから、
消費電力の低減をはかり得るという利点がある。なお、
この実施例において、スイッチング動作を行うドライバ
素子が同時にスイッチングしないように、ドライバ素子
１４の入力端に加える信号のタイミングをずらすように
制御する遅延回路を制御回路１６に組み込むことや、制
御信号入力端子の数が多くなる場合、シリアル／パラレ
ル変換回路を設けたり、制御信号を記憶するための記憶
回路を設ければよいのは勿論である。

【００３０】図４は、本発明の第４の実施例を示す出力
回路のブロック図である。なお、図３と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例では、ドライバ素子１７（１７₁〜１７_n）としてト
ライステートゲートを用い、制御回路１６により制御信
号入力端子１３からの制御信号に従ってトライステート
ゲート１７を制御する。

【００３１】図５に、ドライバ素子１７として用いた２
モードトライステートドライバ素子の具体的構成を示
す。ｐチャネルＭＯＳトランジスタＱｐとｎチャネルＭ
ＯＳトランジスタＱｎを直列に接続した構成からなるト
ライステートゲート部分と、イネーブル信号ＯＥの設定
によって、信号入力端子ＩＮから入力した入力信号を反
転した信号が出力端子ＯＵＴから出力されるインバータ
動作モードと、信号入力端子ＩＮからの入力信号に係わ
らず出力端子ＯＵＴをハイインピーダンス状態に固定す
るハイインピーダンスモードとなるようにトランジスタ
Ｑｐ，Ｑｎのゲートに与える信号を設定するイネーブル
設定回路から構成されている。

【００３２】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３を介して制御回
路１６に制御信号を与えることによって、使用しないド
ライバ素子１７をハイインピーダンス状態に設定して出
力端子１２からこのドライバ素子１７の出力を電気的に
分離し、入力端子１１からの入力信号に連動してスイッ
チング動作を行うドライバ素子１７の並列段数を調整す
る。

【００３３】このような実施例においても、制御信号の
設定を変えるだけで、出力回路の電流駆動力Ｊ，出力イ
ンピーダンスＺをそれぞれ下記の（式３）（式４）に示
す範囲内で自由に制御することができる。

【００３４】

【数３】

【００３５】

【数４】

【００３６】また、制御回路に、ドライバ素子をスイッ
チングするタイミングを制御するための遅延回路を設け
たり、制御信号入力端子の数が多くなる場合に、シリア
ル／パラレル変換回路を設けたり、制御信号を記憶する
ための記憶回路を設ければよいのも同様である。

【００３７】次に、本発明の第５の実施例について説明
する。装置構成は図４と同様であるが、トライステート
ドライバ素子のうち少なくとも１つのドライバ素子が信
号入力端子ＩＮからの入力信号に係わらずトランジスタ
Ｑｐ，Ｑｎを常時オフ状態にして出力端子ＯＵＴをハイ
インピーダンス状態に固定するハイインピーダンスモー
ド、トランジスタＱｎを常時オフ状態に固定して信号入
力端子ＩＮからの入力信号に応じてトランジスタＱｐの
みをオン動作又はオフ動作させて出力端子ＯＵＴをハイ
状態又はハイインピーダンス状態にするハイ−ハイイン
ピーダンスモード、トランジスタＱｐを常時オフ状態に
固定して信号入力端子ＩＮからの入力信号に応じてトラ
ンジスタＱｎのみをオン動作又はオフ動作させて出力端
子ＯＵＴをロウ状態又はハイインピーダンス状態にする
ロウ−ハイインピーダンスモード、信号入力端子ＩＮか
らの入力信号に応じてトランジスタＱｐ，Ｑｎを相補的
に御動作，オフ動作させるインバータモード、のいずれ
かに設定することができる４モードトライステートドラ
イバ素子である。そして、制御信号入力端子１３から与
える制御信号に基づき制御回路１６がトライステートド
ライバ素子の動作モードを設定することで、出力端子１
２の信号レベルがロウ状態からハイ状態に変化する立上
がり時（Ｌ→Ｈ）と、出力端子１２の信号レベルがハイ
状態からロウ状態に変化する立ち下がり時（Ｈ→Ｌ）に
独立に電流駆動力を制御することができるようになって
いる。

【００３８】次に、本実施例における出力回路の動作に
ついて説明する。制御信号入力端子１３を介して制御回
路１６に制御信号を与えることによって、少なくとも１
つのドライバ素子を立上がり時（Ｌ→Ｈ）と立下がり時
（Ｈ→Ｌ）の両方でスイッチング動作させるインバータ
モードに設定して出力端子１２とドライバ素子１７の出
力を直結させ、さらに残りの全てのドライバ素子を立上
がり時（Ｌ→Ｈ），立下がり時（Ｈ→Ｌ）のいずれにも
スイッチング動作しないハイインピーダンスモードに設
定して出力端子１２からドライバ素子１７の出力を電気
的に分離させる。

【００３９】また、立上がり時（Ｌ→Ｈ）のみに電流駆
動力を増大させる場合は、ハイインピーダンスモードに
設定したドライバ素子のうち、少なくとも１つの４モー
ドトライステートドライバ素子をハイ−ハイインピーダ
ンスモードに設定することで、ハイ状態の時にはドライ
バ素子の出力と出力端子１２が直結して電流駆動力が増
加し、ロウ状態の時にはドライバ素子の出力と出力端子
１２が電気的に分離されるので電流が流れなくなるドラ
イバ素子を追加して、立上がり時（Ｌ→Ｈ）のみに電流
駆動力を増大させる。

【００４０】同様に、立下がり時（Ｈ→Ｌ）のみに電流
駆動力を増大させる場合は、ハイインピーダンスモード
に設定したドライバ素子のうち、少なくとも１つの４モ
ードトライステートドライバ素子をロウ−ハイインピー
ダンスモードに設定することで、ロウ状態の時にはドラ
イバ素子の出力と出力端子１２が直結して電流駆動力が
増加し、ハイ状態の時にはドライバ素子の出力と出力端
子１２が電気的に分離されるので電流が流れなくなるド
ライバ素子を追加して、立下がり時（Ｈ→Ｌ）のみに電
流駆動力を増大させる。さらに、制御信号入力端子１３
を介して与える制御信号により各ドライバ素子のモード
設定を任意に選択することも可能である。

【００４１】従って本実施例によれば、立上がり時（Ｌ
→Ｈ），立下がり時（Ｈ→Ｌ）の出力回路の電流駆動力
Ｊｒ，Ｊｆ、出力インピーダンスＺｒ，Ｚｆは、制御信
号の設定を変えるだけで立上がり時（Ｌ→Ｈ），立下が
り時（Ｈ→Ｌ）に独立に下記の（式５），（式６），
（式７），（式８）に示す範囲で自由に制御することが
できる。

【００４２】

【数５】

【００４３】

【数６】

【００４４】

【数７】

【００４５】

【数８】但し、Ｊriはｉ番目のドライバ素子の出力レベルがハイ
状態の時の電流駆動力、Ｊfiはｉ番目のドライバ素子の
出力レベルがロウ状態の時の電流駆動力、Ｚriはｉ番目
のドライバ素子の出力がハイ状態の時の出力インピーダ
ンス、Ｚfiはｉ番目のドライバ素子の出力がロウ状態の
時の出力インピーダンス、Ｃri，Ｃfiはを又は１で、Ｃ
ri＝１はｉ番目のドライバ素子を立上がり時（Ｌ→Ｈ）
に使用する場合、Ｃri＝０はｉ番目のドライバ素子を立
上がり時（Ｌ→Ｈ）に使用する場合、Ｃfi＝１はｉ番目
のドライバ素子を立下がり時（Ｈ→Ｌ）に使用する場
合、Ｃfi＝０はｉ番目のドライバ素子を立下がり時（Ｈ
→Ｌ）に使用する場合、であり、

【００４６】ドライバ素子が２モードトライステートド
ライバ素子の場合には、Ｃri＝Ｃfiを満足する範囲で設
定しなくてはならないが、４モードトライステートドラ
イバ素子の場合はＣri，Ｃfiは独立に設定可能である。

【００４７】図６は、４モードトライステートドライバ
素子が並列に２段接続されている（ｎ＝２）出力回路に
おいて、トランジスタＱｐ，Ｑｎからなる４モードトラ
イステートドライバ素子インバータモードに設定し、ト
ランジスタＱp'，Ｑn'からなる４モードトライステート
ドライバ素子のモード設定をハイ−ハイインピーダンス
モード，ロウ−ハイインピーダンスモード，インバータ
モードに設定した時の出力回路のスイッチング状況をイ
ンバータ回路形式で表現したものである。

【００４８】図６（ａ）は、一方の４モードトライステ
ートドライバ素子をインバータモードに設定し、他方の
４モードトライステートドライバ素子をハイ−ハイイン
ピーダンスモードに設定して、立上がり時（Ｌ→Ｈ）の
みに電流駆動力を増大させたときのスイッチング動作を
行う出力回路の最終段部分のみを抽出した回路図であ
る。

【００４９】図６（ｂ）は、一方の４モードトライステ
ートドライバ素子をインバータモードに設定し、他方の
４モードトライステートドライバ素子をロウ−ハイイン
ピーダンスモードに設定して、立下がり時（Ｈ→Ｌ）の
みに電流駆動力を増大させたときのスイッチング動作を
行う出力回路の最終段部分のみを抽出した回路図であ
る。

【００５０】図６（ｃ）は、両方の４モードトライステ
ートドライバ素子をインバータモードに設定し、立上が
り時（Ｌ→Ｈ），立下がり時（Ｈ→Ｌ）の両方の場合で
電流駆動力を増大させるときのスイッチング動作を行う
出力回路の最終段部分のみを抽出した回路図である。

【００５１】図７は、４モードトライステートドライバ
素子を制御する制御回路網をゲートで構成した例を示す
図である。１０１は信号入力端子、１０２，１０３はイ
ネーブル設定信号入力端子、１０４〜１０６はイネーブ
ル設定回路を構成するもので、１０４はＯＲゲート、１
０５はＡＮＤゲート、１０６はインバータゲート、１０
７，１０８はトライステートゲートのドライバ素子１７
を構成するもので、１０７はｐ型ＭＯＳトランジスタ、
１０８はｎ型ＭＯＳトランジスタ、１０９はドライバ素
子１７の出力端子、１１０，１１１はイネーブル設定回
路の出力端子である。

【００５２】このような構成において、イネーブル設定
信号入力端子１０２，１０３をロウ状態に設定すると、
ｐ型ＭＯＳトランジスタ１０７，ｎ型ＭＯＳトランジス
タ１０８は常にオフ状態となるため、信号入力端子１０
１の状態によらずドライバ素子１７の出力端子１０９の
状態は常にハイインピーダンス状態になる。

【００５３】イネーブル設定信号端子１０２をロウ状
態、１０３をハイ状態に設定すると、ｎ型ＭＯＳトラン
ジスタ１０８は常にオフ状態となるため、出力端子１０
９はロウ状態を取ることができなくなり、入力端子１０
１から入力する信号によりｐ型ＭＯＳトランジスタのオ
ン・オフを制御することになる。このため、入力端子１
０１がロウ状態の場合にドライバ素子１７の出力端子１
０９の状態はハイ状態、１０１がハイ状態の場合には出
力端子１０９はハイインピーダンス状態になる。

【００５４】イネーブル設定信号入力端子１０２をハイ
状態、１０３をロウ状態に設定すると、ｐ型ＭＯＳトラ
ンジスタ１０７は常にオフ状態となるため、出力１０９
はハイ状態を取ることができなくなり、信号入力端子１
０１から入力する信号によりｎ型ＭＯＳトランジスタの
オン・オフを制御することになる。このため、入力信号
１０１がハイ状態の場合にドライバ素子１７の出力端子
１０９の状態はロウ状態、１０１がロウ状態の場合には
出力端子１０９はハイインピーダンス状態になる。

【００５５】イネーブル設定信号入力端子１０２，１０
３をハイ状態にすると、制御回路の出力１１０，１１１
は入力信号１０１と同じになるため、ｎ型ＭＯＳトラン
ジスタ１０８，ｐ型ＭＯＳトランジスタのオン・オフを
入力信号１０１だけで制御する通常動作に設定すること
ができる。

【００５６】なお、イネーブル設定回路の別の例として
図８に示すようにインバータゲート１１２を設けてもよ
い。また、イネーブル設定回路を制御回路１６に組み込
むことも可能である。制御回路１６及びイネーブル設定
回路に電流増幅能力を与えプリバッファとしても使用す
る等の工夫をすれば、制御回路１６，イネーブル設定回
路のスイッチングによる遅延時間を低減することが可能
となる。

【００５７】図９は、本発明の第６の実施例を示すブロ
ック図である。この実施例は、複数の出力回路で制御信
号を共有したものである。図中２０（２０₁〜２０_m）
は出力回路であり、制御信号入力端子１３（１３₁〜１
３_n）から制御回路１６（１６₁〜１６_m）に制御信号
を入力することによりドライバ素子の並列数を設定する
ことができる。

【００５８】このような構成において、制御入力端子１
３を介して制御回路１６に制御信号を与えることによっ
て、スイッチング動作させないドライバ素子の出力状態
をハイインピーダンス状態に設定して出力端子１２（１
２₁〜１２_m）からドライバ素子の出力を電気的に分離
させることにより、集積回路上に形成された全ての出力
回路の電流駆動力，出力インピーダンスを一括に制御す
る。

【００５９】例えば、制御信号の設定により出力回路２
０の出力インピーダンスを５０Ω，７５Ωのいずれかを
選択できるように設計しておけば、一品種の集積回路で
特性インピーダンスが５０Ωの配線基板で使用する場合
でも、特性インピーダンスが７５Ωで使用する場合で
も、出力回路と配線の特性インピーダンスを容易に整合
させることが可能となる。

【００６０】なお、この実施例においても、制御信号入
力のためにシリアル／パラレル変換を設けたり、入力し
た制御信号を記憶するための記憶回路を設けたり、さら
には制御回路に制御信号による設定を保持する機能を持
たせることが可能である。

【００６１】図１０は、本発明の第７の実施例を示すブ
ロック図である。なお、図９と同一部分には同一符号を
付して、その詳しい説明は省略する。この実施例は、複
数の出力回路で制御信号を共有すると共に、出力回路の
制御信号端子と外部制御信号端子の間を接続するセレク
タ回路網を設けたものである。

【００６２】図中の２１（２１₁〜２１_s）はセレクト
信号入力端子、２２（２２₁〜２２_m）はセレクト回
路、２３（２３₁〜２３_m）は記憶回路である。セレク
ト信号入力端子２１からセレクト回路２２に入力したセ
レクト信号と制御信号入力端子１３から制御回路１６に
入力した制御信号により、ドライバ素子の並列数を設定
することができる構成になっている。

【００６３】このような構成において、セレクト信号入
力端子２１から各出力回路２０のセレクト回路にセレク
ト信号を入力して制御信号を設定（入力）する出力回路
２０を選択する。次いで、制御信号入力端子１３を介し
て記憶機能（回路）を備えた制御回路１６に制御信号を
与えることによって、スイッチング動作させないドライ
バ素子の出力状態をハイインピーダンス状態に設定して
出力端子からドライバ素子の出力を電気的に分離させる
ことにより、集積回路上に形成された出力回路２０の電
流駆動力、出力インピーダンスを個別に制御する。

【００６４】なお、本実施例においても、制御信号或い
はセレクト信号をシリアル形式で入力してシリアル／パ
ラレル変換し、かつ入力した制御信号を記憶するための
記憶回路を設けるか、又は制御回路に制御信号による設
定を保持する機能を持たせることも可能である。さら
に、出力回路を２つ以上のグループに分類して、電流駆
動力、出力インピーダンスの制御をグループ単位で実施
することも可能である。

【００６５】また本実施例では、制御信号の設定により
出力回路の出力インピーダンスを５０Ω，７０Ωのいず
れかを選択できるように設計しておけば、１つの集積回
路で５０Ωと７０Ωの２つの特性インピーダンスが混在
した配線基板で使用する場合でも、個々の出力回路の出
力インピーダンスを個別に制御することで、出力回路と
配線の特性インピーダンスを容易に整合させることが可
能となる。

【００６６】さらに、制御信号の設定により出力回路の
電流駆動力を基準設計値から増減できるように設計して
おけば、出力回路に接続する配線負荷の大きさに応じて
電流駆動力を増減させることが可能となる。なお、本発
明は上述した各実施例に限定されるものではなく、その
要旨を逸脱しない範囲で、種々変形して実施することが
できる。

【００６７】

【発明の効果】以上詳述したように本発明によれば、ド
ライバ素子を並列接続し、かつ使用する出力ドライバ素
子の選択及びドライバ素子と出力回路の出力端子を電気
的に分離する制御回路を設けることにより、入力信号に
応じてスイッチング動作するドライバ素子の数が制御可
能になる。その結果、出力回路の電流駆動力、出力イン
ピーダンスの値を負荷、配線長に応じた値に設定するこ
とが可能になるので、消費電力が小さく、電源、グラン
ドに乗るノイズが少なく、クロストークノイズの少な
い、リンギングの少ない、かつハイレベル、ローレベル
のマージンを十分に有する高速な出力回路を有する集積
回路が得られる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体集積回路の出力回
路構成を示すブロック図。

【図２】第２の実施例における出力回路を示すブロック
図。

【図３】第３の実施例における出力回路を示すブロック
図。

【図４】第４の実施例における出力回路を示すブロック
図。

【図５】第４の実施例に用いたトライステートドライバ
素子の具体的構成例を示す回路図。

【図６】第５の実施例におけるトランジスタ増設を説明
するための回路図。

【図７】第５の実施例に用いた４モードトライステート
ドライバ素子の具体的構成例を示す回路図。

【図８】イネーブル設定回路の他の例を示す回路図。

【図９】第６の実施例における出力回路を示すブロック
図。

【図１０】第７の実施例における出力回路を示すブロッ
ク図。

【図１１】従来の出力回路を示すブロック図。

【符号の説明】

１１（１１₁〜１１_m）…入力端子１２（１２₁〜１２_m）…出力端子１３（１３₁〜１３_n）…制御信号入力端子１４（１４₁〜１４_n）…ドライバ素子（インバータ）１５（１５₁〜１５_n）…スイッチング素子１６（１６₁〜１６_m）…制御回路１７（１７₁〜１７_n）…ドライバ素子（トライステー
トゲート）２０（２０₁〜２０_m）…出力回路２１（２１₁〜２１_s）…セレクタ信号入力端子２２（２２₁〜２２_m）…セレクタ回路２３（２３₁〜２３_m）…記憶回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ

Claims

【特許請求の範囲】

【請求項１】チップ内で発生される信号を受けこの信号
をチップ外に出力するための出力回路を具備した半導体
集積回路において、前記出力回路は、入力端子と出力端子の間に、少なくと
も２つのドライバ素子を並列に接続した構成であり、か
つ制御信号端子から入力した制御信号に基づいて前記ド
ライバ素子のうち少なくとも１つの出力を前記出力端子
に取り出す手段を有することを特徴とする半導体集積回
路。