JPH09120697A - 半導体メモリ装置のバーンインテスト方法とそのためのバーンインタイミング制御回路 - Google Patents
半導体メモリ装置のバーンインテスト方法とそのためのバーンインタイミング制御回路Info
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- JPH09120697A JPH09120697A JP8248308A JP24830896A JPH09120697A JP H09120697 A JPH09120697 A JP H09120697A JP 8248308 A JP8248308 A JP 8248308A JP 24830896 A JP24830896 A JP 24830896A JP H09120697 A JPH09120697 A JP H09120697A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 バーンインテスト時に発生し得る過電流を防
止した半導体メモリ装置を提供する。 【解決手段】 バーンイン制御回路１００によるバーン
イン制御信号ＢＩが論理ロウからハイへ遷移するときに
は遅延なく伝送する一方、バーンイン制御信号ＢＩが論
理ハイからロウへ遷移するときには遅延を経て伝送し、
プリチャージ部１０４へ制御信号ＢＩ’提供する第１制
御部１１３，１１５と、バーンイン制御信号ＢＩが論理
ロウからハイへ遷移するときには遅延を経て伝送する一
方、バーンイン制御信号ＢＩが論理ハイからロウへ遷移
するときには遅延なく伝送し、各デコーダ１０２，１０
３へ提供する第２制御部１１４，１１６と、からなるバ
ーンインタイミング制御回路１２０を備える。
止した半導体メモリ装置を提供する。 【解決手段】 バーンイン制御回路１００によるバーン
イン制御信号ＢＩが論理ロウからハイへ遷移するときに
は遅延なく伝送する一方、バーンイン制御信号ＢＩが論
理ハイからロウへ遷移するときには遅延を経て伝送し、
プリチャージ部１０４へ制御信号ＢＩ’提供する第１制
御部１１３，１１５と、バーンイン制御信号ＢＩが論理
ロウからハイへ遷移するときには遅延を経て伝送する一
方、バーンイン制御信号ＢＩが論理ハイからロウへ遷移
するときには遅延なく伝送し、各デコーダ１０２，１０
３へ提供する第２制御部１１４，１１６と、からなるバ
ーンインタイミング制御回路１２０を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、メモリセルの欠陥を検出するためのバーン
インテストに関するものである。
関し、特に、メモリセルの欠陥を検出するためのバーン
インテストに関するものである。
【０００２】
【従来の技術】最近の半導体メモリの高集積化に従って
製品のテスト時間が増加し、そのためテスト時間をより
短縮させるための方法とプログラムの重要性がますます
高くなってきている。そこで、テスト時間を短縮させる
ためのバーンイン(Burn-in) 回路と方法が研究されてい
る。
製品のテスト時間が増加し、そのためテスト時間をより
短縮させるための方法とプログラムの重要性がますます
高くなってきている。そこで、テスト時間を短縮させる
ためのバーンイン(Burn-in) 回路と方法が研究されてい
る。
【０００３】図１に、メモリセルテストのための回路構
成を概略的に示す。データを記憶した多数のセル１０６
と、各セル１０６に接続されたビットライン対ＢＬ，Ｂ
ＬＢと、ビットラインと交差する方向へ延設されて各セ
ル１０６とビットライン対の接続を制御するワードライ
ンＷＬ１〜ＷＬ８と、ビットライン対ＢＬ，ＢＬＢの一
端にそれぞれ接続されたＰＭＯＳトランジスタ１０５
Ａ，１０５Ｂで構成されるプリチャージ部１０４と、ビ
ットライン対ＢＬ，ＢＬＢの他端にそれぞれ接続された
伝送ゲート１０８で構成されるカラムパス部１０７と、
このカラムパス部１０７の出力端に接続されて書込動作
を遂行する書込ドライバ１１０，１１１と、ワードライ
ンＷＬ１〜ＷＬ８を通じてセル１０６にロー信号ＸＷを
印加するローデコーダ１０２と、カラムパス部１０７に
カラム信号Ｙ，バーＹ（インバータ１０９を通じた反転
信号）を印加するカラムデコーダ１０３と、プリチャー
ジ部１０４にはバーンイン制御信号ＢＩを遅延回路を経
て信号ＢＩ’として印加し、ローデコーダ１０２及びカ
ラムデコーダ１０３には相補バーンイン制御信号ＢＩＢ
（インバータ１０１を通じた反転信号）を印加するバー
ンイン制御回路１００と、が図示されている。ここで
は、８ビットセルであるが、１６ビットセルでも適用可
能である。また、ＰＭＯＳトランジスタ１０５Ａ，１０
５Ｂはクランプトランジスタとする。
成を概略的に示す。データを記憶した多数のセル１０６
と、各セル１０６に接続されたビットライン対ＢＬ，Ｂ
ＬＢと、ビットラインと交差する方向へ延設されて各セ
ル１０６とビットライン対の接続を制御するワードライ
ンＷＬ１〜ＷＬ８と、ビットライン対ＢＬ，ＢＬＢの一
端にそれぞれ接続されたＰＭＯＳトランジスタ１０５
Ａ，１０５Ｂで構成されるプリチャージ部１０４と、ビ
ットライン対ＢＬ，ＢＬＢの他端にそれぞれ接続された
伝送ゲート１０８で構成されるカラムパス部１０７と、
このカラムパス部１０７の出力端に接続されて書込動作
を遂行する書込ドライバ１１０，１１１と、ワードライ
ンＷＬ１〜ＷＬ８を通じてセル１０６にロー信号ＸＷを
印加するローデコーダ１０２と、カラムパス部１０７に
カラム信号Ｙ，バーＹ（インバータ１０９を通じた反転
信号）を印加するカラムデコーダ１０３と、プリチャー
ジ部１０４にはバーンイン制御信号ＢＩを遅延回路を経
て信号ＢＩ’として印加し、ローデコーダ１０２及びカ
ラムデコーダ１０３には相補バーンイン制御信号ＢＩＢ
（インバータ１０１を通じた反転信号）を印加するバー
ンイン制御回路１００と、が図示されている。ここで
は、８ビットセルであるが、１６ビットセルでも適用可
能である。また、ＰＭＯＳトランジスタ１０５Ａ，１０
５Ｂはクランプトランジスタとする。
【０００４】
【発明が解決しようとする課題】図２に、バーンイン制
御信号のタイミング図を示して従来の問題点を説明す
る。
御信号のタイミング図を示して従来の問題点を説明す
る。
【０００５】バーンイン制御回路１００の出力であるバ
ーンイン制御信号ＢＩが論理“ロウ”であれば通常(Nor
mal)モードで、論理“ハイ”であればバーンインモード
に進入することになる。バーンイン制御信号ＢＩが論理
“ハイ”に遷移すると、２以上のロー信号ＸＷ又はカラ
ム信号Ｙを同時に選択して多数のセル１０６を同時にエ
ネーブルさせることにより、バーンイン時間を短縮さ
せ、バーンイン効果を大きくするようにしてある。この
とき、多数のセル１０６が選択された状態で多数のカラ
ム信号Ｙがエネーブルされていると、プリチャージ部１
０４のクランプトランジスタ１０５Ａ，１０５Ｂを通じ
て過度電流がビットライン対ＢＬ，ＢＬＢに流れる。こ
の電流はセルと書込ドライバ１１０，１１１に流れてデ
バイスに致命的な影響を与えるので、デバイスの破壊を
防止しつつバーンインモードに進入することになる。即
ち、バーンインモードではバーンイン制御信号ＢＩ’を
論理“ハイ”にしてクランプトランジスタ１０５Ａ，１
０５Ｂをオフさせ、電流を流さないように防止する。
ーンイン制御信号ＢＩが論理“ロウ”であれば通常(Nor
mal)モードで、論理“ハイ”であればバーンインモード
に進入することになる。バーンイン制御信号ＢＩが論理
“ハイ”に遷移すると、２以上のロー信号ＸＷ又はカラ
ム信号Ｙを同時に選択して多数のセル１０６を同時にエ
ネーブルさせることにより、バーンイン時間を短縮さ
せ、バーンイン効果を大きくするようにしてある。この
とき、多数のセル１０６が選択された状態で多数のカラ
ム信号Ｙがエネーブルされていると、プリチャージ部１
０４のクランプトランジスタ１０５Ａ，１０５Ｂを通じ
て過度電流がビットライン対ＢＬ，ＢＬＢに流れる。こ
の電流はセルと書込ドライバ１１０，１１１に流れてデ
バイスに致命的な影響を与えるので、デバイスの破壊を
防止しつつバーンインモードに進入することになる。即
ち、バーンインモードではバーンイン制御信号ＢＩ’を
論理“ハイ”にしてクランプトランジスタ１０５Ａ，１
０５Ｂをオフさせ、電流を流さないように防止する。
【０００６】このとき、図２のバーンインモードを示す
タイミング図を参照すると分かるように、クランプトラ
ンジスタ１０５Ａ，１０５Ｂをオフさせる前にロー信号
ＸＷ（ＷＬ１〜ＷＬ８）又はカラム信号Ｙがエネーブル
され、或いは、バーンイン制御信号ＢＩ’が論理“ロ
ウ”に遷移して通常モードに転換する際に、ロー信号Ｘ
Ｗとカラム信号Ｙが継続してバーンインモードに維持さ
れたままでクランプトランジスタ１０５Ａ，１０５Ｂが
導通化することがあり、クランプトランジスタ１０５
Ａ，１０５Ｂから書込ドライバ１１０，１１１を通じて
過度電流が流れる場合がある。つまり、期間Ｔ１と期間
Ｔ２のように、バーンイン制御信号ＢＩのエネーブルタ
イミングと相補バーンイン制御信号ＢＩＢによるロー信
号ＸＷ又はカラム信号Ｙのエネーブルタイミングとの間
に安全なマージンがなく、上述のような過電流が流れる
という問題点があった。
タイミング図を参照すると分かるように、クランプトラ
ンジスタ１０５Ａ，１０５Ｂをオフさせる前にロー信号
ＸＷ（ＷＬ１〜ＷＬ８）又はカラム信号Ｙがエネーブル
され、或いは、バーンイン制御信号ＢＩ’が論理“ロ
ウ”に遷移して通常モードに転換する際に、ロー信号Ｘ
Ｗとカラム信号Ｙが継続してバーンインモードに維持さ
れたままでクランプトランジスタ１０５Ａ，１０５Ｂが
導通化することがあり、クランプトランジスタ１０５
Ａ，１０５Ｂから書込ドライバ１１０，１１１を通じて
過度電流が流れる場合がある。つまり、期間Ｔ１と期間
Ｔ２のように、バーンイン制御信号ＢＩのエネーブルタ
イミングと相補バーンイン制御信号ＢＩＢによるロー信
号ＸＷ又はカラム信号Ｙのエネーブルタイミングとの間
に安全なマージンがなく、上述のような過電流が流れる
という問題点があった。
【０００７】従って本発明の目的は、バーンインモード
への進入時と通常モードへの転換時の過度電流を確実に
防止可能な半導体メモリ装置のバーンインテスト方法と
バーンインタイミング制御回路を提供することにある。
への進入時と通常モードへの転換時の過度電流を確実に
防止可能な半導体メモリ装置のバーンインテスト方法と
バーンインタイミング制御回路を提供することにある。
【０００８】
【課題を解決するための手段】この目的のために本発明
では、データを記憶する複数のセルと、各セルのデータ
をのせるビットライン対と、各セルとビットライン対と
の接続を制御するワードラインと、ビットライン対の一
端部に接続されたプリチャージ部と、ビットライン対及
びワードラインをそれぞれ選択するカラム及びローデコ
ーダと、前記プリチャージ部及び前記各デコーダにバー
ンイン制御信号を提供するバーンイン制御回路と、を少
なくとも備える半導体メモリ装置のバーンインテスト方
法において、バーンイン制御信号を前記プリチャージ部
へ提供してオフ状態とした後に所定の遅延時間をおいて
前記各デコーダへ提供しバーンイン動作させる第１過程
と、該第１過程で前記各デコーダへ提供したバーンイン
制御信号を反転させて前記各デコーダを通常動作させた
後に所定の遅延時間をおいて前記第１過程で前記プリチ
ャージ部へ提供したバーンイン制御信号を反転させてオ
ン状態とする第２過程と、を実施することを特徴とす
る。
では、データを記憶する複数のセルと、各セルのデータ
をのせるビットライン対と、各セルとビットライン対と
の接続を制御するワードラインと、ビットライン対の一
端部に接続されたプリチャージ部と、ビットライン対及
びワードラインをそれぞれ選択するカラム及びローデコ
ーダと、前記プリチャージ部及び前記各デコーダにバー
ンイン制御信号を提供するバーンイン制御回路と、を少
なくとも備える半導体メモリ装置のバーンインテスト方
法において、バーンイン制御信号を前記プリチャージ部
へ提供してオフ状態とした後に所定の遅延時間をおいて
前記各デコーダへ提供しバーンイン動作させる第１過程
と、該第１過程で前記各デコーダへ提供したバーンイン
制御信号を反転させて前記各デコーダを通常動作させた
後に所定の遅延時間をおいて前記第１過程で前記プリチ
ャージ部へ提供したバーンイン制御信号を反転させてオ
ン状態とする第２過程と、を実施することを特徴とす
る。
【０００９】また、本発明によれば、データを記憶する
複数のセルと、各セルのデータをのせるビットライン対
と、各セルとビットライン対との接続を制御するワード
ラインと、ビットライン対の一端部に接続されたプリチ
ャージ部と、ビットライン対及びワードラインをそれぞ
れ選択するカラム及びローデコーダと、前記プリチャー
ジ部及び前記各デコーダにバーンイン制御信号を提供す
るバーンイン制御回路と、を少なくとも備える半導体メ
モリ装置において、前記バーンイン制御信号が第１論理
から第２論理へ遷移するときには遅延なく伝送する一
方、前記バーンイン制御信号が第２論理から第１論理へ
遷移するときには遅延を経て伝送し、前記プリチャージ
部へ提供する第１制御部と、前記バーンイン制御信号が
第１論理から第２論理へ遷移するときには遅延を経て伝
送する一方、前記バーンイン制御信号が第２論理から第
１論理へ遷移するときには遅延なく伝送し、前記各デコ
ーダへ提供する第２制御部と、からなるバーンインタイ
ミング制御回路を備えることを特徴とする。第１制御部
は、バーンイン制御信号を一入力とし且つ該バーンイン
制御信号を遅延回路を通じて他入力とするＮＡＮＤゲー
トを用いて構成することができ、第２制御部は、第１制
御部へ入力されるバーンイン制御信号の反転関係の信号
を一入力とし且つ該反転関係の信号を遅延回路を通じて
他入力とするＮＡＮＤゲートを用いて構成することがで
きる。
複数のセルと、各セルのデータをのせるビットライン対
と、各セルとビットライン対との接続を制御するワード
ラインと、ビットライン対の一端部に接続されたプリチ
ャージ部と、ビットライン対及びワードラインをそれぞ
れ選択するカラム及びローデコーダと、前記プリチャー
ジ部及び前記各デコーダにバーンイン制御信号を提供す
るバーンイン制御回路と、を少なくとも備える半導体メ
モリ装置において、前記バーンイン制御信号が第１論理
から第２論理へ遷移するときには遅延なく伝送する一
方、前記バーンイン制御信号が第２論理から第１論理へ
遷移するときには遅延を経て伝送し、前記プリチャージ
部へ提供する第１制御部と、前記バーンイン制御信号が
第１論理から第２論理へ遷移するときには遅延を経て伝
送する一方、前記バーンイン制御信号が第２論理から第
１論理へ遷移するときには遅延なく伝送し、前記各デコ
ーダへ提供する第２制御部と、からなるバーンインタイ
ミング制御回路を備えることを特徴とする。第１制御部
は、バーンイン制御信号を一入力とし且つ該バーンイン
制御信号を遅延回路を通じて他入力とするＮＡＮＤゲー
トを用いて構成することができ、第２制御部は、第１制
御部へ入力されるバーンイン制御信号の反転関係の信号
を一入力とし且つ該反転関係の信号を遅延回路を通じて
他入力とするＮＡＮＤゲートを用いて構成することがで
きる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、図中同じ部分に
は同じ符号を付して使用する。
付図面を参照して詳細に説明する。尚、図中同じ部分に
は同じ符号を付して使用する。
【００１１】図３は、本発明によるバーンインタイミン
グ制御回路を使用した半導体メモリ装置の概略的回路図
である。即ち、従来とは異なり、バーンイン制御回路１
００と、プリチャージ部１０４、ロー及びカラムデコー
ダ１０２，１０３との間に接続されて、バーンインモー
ドと正常モードとの転換時にバーンイン制御信号の遅延
調整を行うバーンインタイミング制御回路１２０が追加
されている。
グ制御回路を使用した半導体メモリ装置の概略的回路図
である。即ち、従来とは異なり、バーンイン制御回路１
００と、プリチャージ部１０４、ロー及びカラムデコー
ダ１０２，１０３との間に接続されて、バーンインモー
ドと正常モードとの転換時にバーンイン制御信号の遅延
調整を行うバーンインタイミング制御回路１２０が追加
されている。
【００１２】タイミング制御回路１２０は、バーンイン
制御回路１００とプリチャージ部１０４との間に接続さ
れ、バーンイン制御回路１００から出力されるバーンイ
ン制御信号ＢＩに応答してバーンイン制御信号ＢＩ’を
発生する第１制御部（１１３，１１５）と、バーンイン
制御回路１００と各デコーダ１０２，１０３との間に接
続され、バーンイン制御信号ＢＩに応答して相補バーン
イン制御信号ＢＬＢを発生する第２制御部（１１４，１
１６）と、から構成される。
制御回路１００とプリチャージ部１０４との間に接続さ
れ、バーンイン制御回路１００から出力されるバーンイ
ン制御信号ＢＩに応答してバーンイン制御信号ＢＩ’を
発生する第１制御部（１１３，１１５）と、バーンイン
制御回路１００と各デコーダ１０２，１０３との間に接
続され、バーンイン制御信号ＢＩに応答して相補バーン
イン制御信号ＢＬＢを発生する第２制御部（１１４，１
１６）と、から構成される。
【００１３】第１制御部は、インバータ１１２を通じて
反転されたバーンイン制御信号ＢＩを一入力とすると共
に該反転されたバーンイン制御信号ＢＩを遅延回路１１
３を通じて遅延させた信号を他入力とするＮＡＮＤゲー
ト１１５からなっている。また第２制御部は、バーンイ
ン制御信号ＢＩを一入力とすると共にバーンイン制御信
号ＢＩを遅延回路１１４を通じて遅延させた信号を他入
力とするＮＡＮＤゲート１１６からなっている。
反転されたバーンイン制御信号ＢＩを一入力とすると共
に該反転されたバーンイン制御信号ＢＩを遅延回路１１
３を通じて遅延させた信号を他入力とするＮＡＮＤゲー
ト１１５からなっている。また第２制御部は、バーンイ
ン制御信号ＢＩを一入力とすると共にバーンイン制御信
号ＢＩを遅延回路１１４を通じて遅延させた信号を他入
力とするＮＡＮＤゲート１１６からなっている。
【００１４】図４に、バーンインモード時のタイミング
図を示し、本実施形態の回路によるバーンインテストの
進行状態を説明する。
図を示し、本実施形態の回路によるバーンインテストの
進行状態を説明する。
【００１５】バーンイン制御回路１００の出力信号であ
るバーンイン制御信号ＢＩが論理“ロウ”から論理“ハ
イ”に変化すれば、通常モードからバーンインモードに
転換することになり、このときの信号は遅延されずにバ
ーンイン制御信号ＢＩ’としてプリチャージ部１０４へ
伝達され、クランプトランジスタ１０５Ａ，１０５Ｂを
オフさせる。一方、ロー信号ＸＷ又はカラム信号Ｙをバ
ーンインモードに転換する相補バーンイン制御信号ＢＩ
Ｂは、遅延回路１１３の遅延を経た後に伝達される。従
って、ロー信号ＸＷ又はカラム信号Ｙはクランプトラン
ジスタ１０５Ａ，１０５Ｂよりも遅くバーンインモード
に進入することになり、過度電流の経路が形成されな
い。
るバーンイン制御信号ＢＩが論理“ロウ”から論理“ハ
イ”に変化すれば、通常モードからバーンインモードに
転換することになり、このときの信号は遅延されずにバ
ーンイン制御信号ＢＩ’としてプリチャージ部１０４へ
伝達され、クランプトランジスタ１０５Ａ，１０５Ｂを
オフさせる。一方、ロー信号ＸＷ又はカラム信号Ｙをバ
ーンインモードに転換する相補バーンイン制御信号ＢＩ
Ｂは、遅延回路１１３の遅延を経た後に伝達される。従
って、ロー信号ＸＷ又はカラム信号Ｙはクランプトラン
ジスタ１０５Ａ，１０５Ｂよりも遅くバーンインモード
に進入することになり、過度電流の経路が形成されな
い。
【００１６】バーンインモードのデバイスが通常モード
に転換するときにはバーンイン制御信号ＢＩが論理“ハ
イ”から論理“ロウ”へ変るが、このときには遅延回路
１１４を経ることなく直ちに相補バーンイン制御信号Ｂ
ＩＢが遷移することになる。この相補バーンイン制御信
号ＢＩＢはロー信号ＸＷ又はカラム信号Ｙを通常モード
へ転換させる。一方、バーンイン制御信号ＢＩ’は遅延
回路１１３の遅延を経て発生され、クランプトランジス
タ１０５Ａ，１０５Ｂをバーンインモードから通常モー
ドに転換させて導通化する。
に転換するときにはバーンイン制御信号ＢＩが論理“ハ
イ”から論理“ロウ”へ変るが、このときには遅延回路
１１４を経ることなく直ちに相補バーンイン制御信号Ｂ
ＩＢが遷移することになる。この相補バーンイン制御信
号ＢＩＢはロー信号ＸＷ又はカラム信号Ｙを通常モード
へ転換させる。一方、バーンイン制御信号ＢＩ’は遅延
回路１１３の遅延を経て発生され、クランプトランジス
タ１０５Ａ，１０５Ｂをバーンインモードから通常モー
ドに転換させて導通化する。
【００１７】従って、バーンインモードでクランプトラ
ンジスタ１０５Ａ，１０５Ｂを制御するバーンイン制御
信号ＢＩ’と相補バーンイン制御信号ＢＩＢによるロー
信号ＸＷ又はカラム信号Ｙとの間に一定のマージンＴ
３，Ｔ４が形成され、過度な電流を防止することにな
る。
ンジスタ１０５Ａ，１０５Ｂを制御するバーンイン制御
信号ＢＩ’と相補バーンイン制御信号ＢＩＢによるロー
信号ＸＷ又はカラム信号Ｙとの間に一定のマージンＴ
３，Ｔ４が形成され、過度な電流を防止することにな
る。
【００１８】バーンインモード時にクランプトランジス
タ１０５Ａ，１０５Ｂはオフされ、ロー信号ＸＷ又はカ
ラム信号Ｙは常に選択されており、或いは多数個が同時
にエネーブルされている。一方、通常モード時にはクラ
ンプトランジスタ１０５Ａ，１０５Ｂが導通状態にな
り、ロー信号ＸＷ又はカラム信号Ｙは１ずつ選択され
る。
タ１０５Ａ，１０５Ｂはオフされ、ロー信号ＸＷ又はカ
ラム信号Ｙは常に選択されており、或いは多数個が同時
にエネーブルされている。一方、通常モード時にはクラ
ンプトランジスタ１０５Ａ，１０５Ｂが導通状態にな
り、ロー信号ＸＷ又はカラム信号Ｙは１ずつ選択され
る。
【００１９】以上、図面を中心に実施形態を説明した
が、本発明がこれに限られるものでないことは勿論であ
る。
が、本発明がこれに限られるものでないことは勿論であ
る。
【図１】従来のバーンインテストの制御回路を示す回路
図。
図。
【図２】従来のバーンイン制御信号のタイミング図。
【図３】本発明によるバーンインテストの制御回路示す
回路図。
回路図。
【図４】本発明によるバーンイン制御信号のタイミング
図。
図。
１１３，１１５ 第１制御部 １１４，１１６ 第２制御部 １２０ バーンインタイミング制御回路
Claims (6)
- 【請求項１】 データを記憶する複数のセルと、各セル
のデータをのせるビットライン対と、各セルとビットラ
イン対との接続を制御するワードラインと、ビットライ
ン対の一端部に接続されたプリチャージ部と、ビットラ
イン対及びワードラインをそれぞれ選択するカラム及び
ローデコーダと、前記プリチャージ部及び前記各デコー
ダにバーンイン制御信号を提供するバーンイン制御回路
と、を少なくとも備える半導体メモリ装置のバーンイン
テスト方法において、 バーンイン制御信号を前記プリチャージ部へ提供してオ
フ状態とした後に所定の遅延時間をおいて前記各デコー
ダへ提供しバーンイン動作させる第１過程と、該第１過
程で前記各デコーダへ提供したバーンイン制御信号を反
転させて前記各デコーダを通常動作させた後に所定の遅
延時間をおいて前記第１過程で前記プリチャージ部へ提
供したバーンイン制御信号を反転させてオン状態とする
第２過程と、を実施することを特徴とするバーンインテ
スト方法。 - 【請求項２】 バーンイン制御信号は、プリチャージ部
と各デコーダとに相補的に提供される請求項１記載のバ
ーンインテスト方法。 - 【請求項３】 データを記憶する複数のセルと、各セル
のデータをのせるビットライン対と、各セルとビットラ
イン対との接続を制御するワードラインと、ビットライ
ン対の一端部に接続されたプリチャージ部と、ビットラ
イン対及びワードラインをそれぞれ選択するカラム及び
ローデコーダと、前記プリチャージ部及び前記各デコー
ダにバーンイン制御信号を提供するバーンイン制御回路
と、を少なくとも備える半導体メモリ装置において、 前記バーンイン制御信号が第１論理から第２論理へ遷移
するときには遅延なく伝送する一方、前記バーンイン制
御信号が第２論理から第１論理へ遷移するときには遅延
を経て伝送し、前記プリチャージ部へ提供する第１制御
部と、前記バーンイン制御信号が第１論理から第２論理
へ遷移するときには遅延を経て伝送する一方、前記バー
ンイン制御信号が第２論理から第１論理へ遷移するとき
には遅延なく伝送し、前記各デコーダへ提供する第２制
御部と、からなるバーンインタイミング制御回路を備え
たことを特徴とする半導体メモリ装置。 - 【請求項４】 第１制御部の出力信号と第２制御部の出
力信号とが相補信号である請求項３記載の半導体メモリ
装置。 - 【請求項５】 第１制御部は、バーンイン制御信号を一
入力とし且つ該バーンイン制御信号を遅延回路を通じて
他入力とするＮＡＮＤゲートを用いて構成される請求項
４記載の半導体メモリ装置。 - 【請求項６】 第２制御部は、第１制御部へ入力される
バーンイン制御信号の反転関係の信号を一入力とし且つ
該反転関係の信号を遅延回路を通じて他入力とするＮＡ
ＮＤゲートを用いて構成される請求項５記載の半導体メ
モリ装置。
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