JP2005197363A - 不揮発性半導体メモリセル及びその製造方法 - Google Patents

Abstract

【課題】 セルのカップリング比を大きくすると共に、短チャネル効果を回避することができ、しきい値の制御性を良くして書き込み不良を防止する。
【解決手段】 不揮発性半導体メモリセルにおいて、半導体基板１１と、この半導体基板１１上に積層形成された、トンネル絶縁膜１２，浮遊ゲート電極１３，電極間絶縁膜２０，及び制御ゲート電極３０からなり、且つ電極間絶縁膜２０を第１の酸化剤バリア層２１，中間絶縁層２２，第２の酸化剤バリア層２３の３層構造に形成した積層ゲート構造部と、この積層ゲート構造部の両側面にそれぞれ形成されたゲート側壁絶縁膜４０とを具備してなり、ゲート側壁絶縁膜４０の膜厚は、浮遊ゲート電極１３の側部において電極間絶縁膜２０側からトンネル絶縁膜１２側に向かって増加し、浮遊ゲート電極１３のチャネル長方向の幅が電極間絶縁膜２０側からトンネル絶縁膜１２側に向かって減少している。
【選択図】 図１

Description

本発明は、浮遊ゲート電極と制御ゲート電極を積層したスタックゲート型の不揮発性半導体メモリセルに係わり、特に浮遊ゲート電極と制御ゲート電極との間の電極間絶縁膜が実質的に平坦構造の場合に有効な不揮発性半導体メモリセル及びその製造方法に関する。

従来、電気的書き換え可能な不揮発性半導体メモリセルとして、浮遊ゲート電極と制御ゲート電極を積層した積層ゲート構造部を有するスタックゲート型のメモリセルが広く用いられている。このメモリセルにおいて、セルのカップリング比を大きくするために、積層ゲート構造部を逆テーパ状に形成する方法が提案されている（例えば、特許文献１参照）。

ここで、セルのカップリング比αとは、制御ゲート電極に印加した電圧Ｖcgとトンネル絶縁膜に印加される電圧Ｖoxの比のことで、
α＝Ｖox／Ｖcg
で定義される。一般的には、セルのトンネル絶縁膜容量Ｃ１と電極間絶縁膜容量Ｃ２を用いて、
α＝Ｃ２／（Ｃ１＋Ｃ２）
と表される。

図１１（ａ）（ｂ）は、この種のメモリセルの構造を説明するためのもので、（ａ）はチャネル長方向に沿った断面、（ｂ）はチャネル幅方向に沿った断面を示している。図中の２０１はシリコン基板、２０２はトンネル絶縁膜、２０３は多結晶シリコン層からなる浮遊ゲート電極、２０４は素子分離用埋め込み絶縁膜、２０５は電極間絶縁膜、２０６は多結晶シリコン層からなる制御ゲート電極、２０７はソース／ドレイン拡散層である。積層ゲート構造部が逆テーパ状に形成され、ソース／ドレイン拡散層２０７は入射角５度の斜めイオン注入法を用いて形成されている。

上記の構造では、トンネル絶縁膜２０２に接する浮遊ゲート電極２０３の面積よりも電極間絶縁膜２０５に接する浮遊ゲート電極２０３の面積の方が大きいため、セルのカップリング比が大きくなる。このため、書き込み／消去の動作電圧を低減することができる。

しかしながら、この種のメモリセルにおいては次のような問題があった。即ち、浮遊ゲート電極の基板側が本来のセル幅よりも短くなり、しかも斜めイオン注入法を用いているので、セルトランジスタとしてのチャネル長がセル幅よりも大幅に短くなる。このため、セルサイズを微細化すると、短チャネル効果が顕著になり、しきい値の制御が困難となる。さらに、この短チャネル効果を回避するために、ソース／ドレイン拡散層２０７の形成時に、斜めイオン注入法の代わりに垂直イオン注入法を用いると、拡散層２０７の仕上がり形状がセル間で大きくばらつく。従ってこの場合も、しきい値制御が困難となる。

また、図１１のセル構造では、積層ゲート構造部が逆テーパとなっているため、セル間に絶縁膜２０４を埋め込むときに、いわゆる“す”ができてしまい、絶縁膜２０４をセル間に完全に埋め込むことが困難である。このため、セル信頼性が低下するという問題もあった。
特開平８−３１６３４８号公報

このように従来、スタックゲート型の不揮発性半導体メモリセルにおいて、セルのカップリング比を大きくするために積層ゲート構造部を逆テーパ状に形成した場合、短チャネル効果によりしきい値の制御が難しくなり、書き込み不良を招く問題があった。

本発明は、上記事情を考慮して成されたもので、その目的とするところは、セルのカップリング比を大きくすると共に、短チャネル効果を回避することができ、しきい値の制御性を良くして書き込み不良を防止できる不揮発性半導体メモリセル及びその製造方法を提供することにある。

上記課題を解決するために、本発明は次のような構成を採用している。

即ち、本発明の一態様は、不揮発性半導体メモリセルにおいて、半導体基板と、この半導体基板上に積層形成された、トンネル絶縁膜，浮遊ゲート電極，電極間絶縁膜，及び制御ゲート電極からなり、且つ電極間絶縁膜を第１の酸化剤バリア層，中間絶縁層，第２の酸化剤バリア層の３層構造に形成した積層ゲート構造部と、この積層ゲート構造部の両側面にそれぞれ形成されたゲート側壁絶縁膜と、を具備してなり、前記ゲート側壁絶縁膜の膜厚は、前記浮遊ゲート電極の側部において前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって増加し、前記浮遊ゲート電極のチャネル長方向の幅は、前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって減少していることを特徴とする。

また、本発明の別の態様は、不揮発性半導体メモリセルの製造方法において、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極となる第１の導電層を形成する工程と、前記第１の導電層上に酸化剤の透過を抑制する第１の酸化剤バリア層，中間絶縁層，及び第２の酸化剤バリア層からなる電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御ゲート電極となる第２の導電層を形成する工程と、前記第１，第２の導電層，及び電極間絶縁膜を選択的にエッチングすることにより積層ゲート構造部を形成する工程と、前記積層ゲート構造部の側面を酸化又は酸窒化することにより、前記浮遊ゲート電極の側部において前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって膜厚が厚くなるゲート側壁絶縁膜を形成する工程と、を含むことを特徴とする。

本発明によれば、ゲート側壁絶縁膜の膜厚が電極間絶縁膜側からトンネル絶縁膜側に向かって増大することにより、浮遊ゲート電極のチャネル長方向の幅が電極間絶縁膜側からトンネル絶縁膜側に向かって減少することになる。従って、浮遊ゲート電極のトンネル絶縁膜に接する面積よりも浮遊ゲート電極の電極間絶縁膜に接する面積の方が大きくなり、セルのカップリング比を大きくすることができる。

しかも、ゲート側壁絶縁膜の膜厚がトンネル絶縁膜側で厚くなっているので、浮遊ゲート電極のチャネル長方向幅を短くしたことによりチャネル長が極端に短くなるのを避けることができ、これによって短チャネル効果を防止することができる。

即ち、セルトランジスタの短チャネル効果の回避と、セルカップリング比の増加による書き込み不良防止とを両立させることができる。

以下、本発明の実施形態を図面を参照して説明する。

（実施形態）
図１（ａ）（ｂ）は、本発明の一実施形態に係わる不揮発性半導体メモリセルの概略構造を説明するためのもので、（ａ）はチャネル長（ビット線）方向に沿った断面図、（ｂ）はチャネル幅（ワード線）方向に沿った断面図である。

シリコン基板（半導体基板）１１上に、トンネル絶縁膜１２を介して浮遊ゲート電極１３が形成されている。ワード線方向に隣接する浮遊ゲート電極１３間には、素子分離用絶縁膜１４が埋め込まれている。また、この素子分離用絶縁膜１４は、基板１１の表面部を一部エッチングして形成された溝内にも埋め込まれている。そして、浮遊ゲート電極１３の上面及び素子分離用絶縁膜１４の上面は、実質的に平坦構造の電極間絶縁膜２０と制御ゲート電極３０で覆われている。

電極間絶縁膜２０は、酸化剤の透過を抑制する第１の酸化剤バリア層２１，中間絶縁層２２，第２の酸化剤バリア層２３を積層した３層構造となっている。制御ゲート電極３０は、制御ゲート電極下層３１とこれよりも低抵抗の制御ゲート電極上層３２の２層構造となっている。

浮遊ゲート電極１３，電極間絶縁膜２０，及び制御ゲート電極３０からなる積層ゲート構造部の側面には、ゲート側壁絶縁膜４０が形成されている。より具体的には、浮遊ゲート電極１３の側壁には第１の側壁絶縁膜４１が形成され、制御ゲート電極下層３１の側壁には第２の側壁絶縁膜４２が形成されている。また、基板表面にはソース／ドレイン拡散層５１が形成されている。

ここで、浮遊ゲート電極１３のチャネル長方向（ビット線方向）の幅がトンネル絶縁膜１２側から電極間絶縁膜２０側に向かって単調増加し、かつ側壁絶縁膜４１の膜厚がトンネル絶縁膜１２側から電極間絶縁膜２０側に向かって単調減少している。さらに、側壁絶縁膜４２は、制御ゲート下層３１の下面及び上面で薄く、中央部で厚くなっている。これにより、制御ゲート電極下層３１の上面と制御ゲート電極上層３２の下面とが接する面積と、制御ゲート電極下層３１の下面と電極間絶縁膜２０とが接する面積とが、実質的に等しくなっている。

図中のＰは、電極間絶縁膜２０に接する浮遊ゲート電極１３のチャネル長方向の幅を示し、浮遊ゲート電極１３を挟む２つの側壁絶縁膜４１の頂部間の距離に相当している。このＰは、積層ゲート構造部の幅であるセル幅Ｔと実質的に同じである。図中のＱは、トンネル絶縁膜１２に接する浮遊ゲート電極１３の幅を示し、浮遊ゲート電極１３を挟む２つの側壁絶縁膜４１の底部間の距離（浮遊ゲート電極１３側の端部間の距離）に相当している。本実施形態では、Ｐ＞Ｑの関係となっている。

図中のＲは、チャネル長の長さを示している。図中のＳは、浮遊ゲート電極１３を挟む２つの側壁絶縁膜４１の底部間の距離（浮遊ゲート電極１３と反対側の端部間の距離）に相当している。本実施形態では、Ｓは積層ゲート構造部の幅（セル幅Ｔ）よりも長くなっている。また、チャネル長の長さＲはＱ＜Ｒ＜Ｓの関係となっている。

なお、このセルは図２に平面図を示すように、例えばＮＡＮＤセルユニットの単位セルとして用いられるものである。図１（ａ）は図２の矢視Ａ−Ａ’方向断面、図１（ｂ）は図２の矢視Ｂ−Ｂ’方向断面に相当している。また、図２中の１０１は素子形成領域、１０２は素子分離領域、１０３はゲート配線層（ワード線）を示している。図には示さないが、ビット線はワード線と直交する方向に配置されるものとなっている。

このようなメモリセル構造では、トンネル絶縁膜１２の面積よりも電極間絶縁膜２０の面積の方を大きくすることができるため、セルのカップリング比が大きくなる。さらに、ソース／ドレイン拡散層５１間の距離を離すことができるため、短チャネル効果を抑制することができて、セルしきい値の制御が容易となる。

なお、従来のように積層ゲート構造部を逆テーパ状に形成した構成では、浮遊ゲート電極幅Ｑが５０ｎｍ以下になると短チャネル効果が顕著となる。これに対し本実施形態では、浮遊ゲート電極幅Ｑが５０ｎｍ以下となっても、ＳがＱよりも長いため、短チャネル効果を抑制できる。本発明者らの実験によれば、浮遊ゲート電極幅Ｑが５０ｎｍ以下となっても、Ｓ≧１．３Ｑの条件とすれば、短チャネル効果を十分に抑制できることが確認された。

図３に、短チャネル効果の測定結果を示す。セル幅Ｔが５５ｎｍと４５ｎｍの場合について、ゲート側壁絶縁膜厚を変えてＳ／Ｑの値の異なるセルを形成し、セルしきい値Ｖthを測定した。図３は、同一ウェハ上のセル幅１μｍのセルしきい値Ｖth（Ｔ＝１μｍ）との差を縦軸に取り、グラフ化したものである。Ｓ／Ｑが１．３以上で短チャネル効果が十分に抑制されていることが分かる。

ここで、各データポイントの浮遊ゲート電極下部の幅Ｑは、ゲート側壁絶縁膜厚によって変わり、下記の（表１）のようになる。

また、ゲート側壁絶縁膜４０が形成されていても制御ゲート電極（ワード線）幅が十分に確保できるため、ワード線の抵抗増大による動作速度遅延を回避できる。

また、トンネル絶縁膜１２の面積が電極間絶縁膜２０の面積の７０％以下になるように、浮遊ゲート電極１３の形状を設定することにより、電極間絶縁膜２０が実質的に平坦構造の場合でも、書き込み時の電極間絶縁膜リークに起因する動作不良を効果的に回避することができる。

例えば、厚さ８ｎｍのシリコン酸化膜をトンネル絶縁膜として用い、酸化膜換算膜厚８ｎｍのシリコン窒化膜／アルミナ／シリコン窒化膜からなる積層膜を電極間絶縁膜として用いた場合のセル書き込み動作時を考える。トンネル絶縁膜に印加される電界が１２ＭＶ／ｃｍのとき、両者の面積比が１．０だとセルカップリング比は０．５０なので、電極間絶縁膜に印加される換算電界は１２ＭＶ／ｃｍとなる。一方、面積比が０．７だとセルカップリング比は０．５９なので、電極間絶縁膜に印加される換算電界は８．３ＭＶ／ｃｍとなる。従って、電極間絶縁膜には殆どリーク電流は流れずに書き込み不良を効果的に回避することができる。

次に、図１のメモリセル構造の製造方法を、図４〜図１０を用いて説明する。図４〜図１０の（ａ）（ｂ）は図１（ａ）（ｂ）に対応している。

まず、図４（ａ）（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１１の表面に、厚さ１０ｎｍのトンネル絶縁膜１２を熱酸化法で形成後、浮遊ゲート電極となる厚さ４０ｎｍの多結晶シリコン層（第１の導電層）１３、ＣＭＰ（Chemical Mechanical Polish）のストッパとなる絶縁膜６１を順次減圧ＣＶＤ（Chemical Vapor Deposition）法で堆積した。多結晶シリコン層１３のドーパント不純物としては、例えばリンを用いたが、この代わりに砒素等の他のドーパント不純物を用いても良い。その後、レジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）法により、ストッパ絶縁膜６１、多結晶シリコン層１３、トンネル絶縁膜１２を順次エッチング加工し、さらにシリコン基板１１の露出領域をエッチングして、深さ１５０ｎｍの素子分離溝６２を形成した。

次いで、図５（ａ）（ｂ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜（素子分離用絶縁膜）１４を堆積して、素子分離溝６２を完全に埋め込んだ。その後、表面部分のシリコン酸化膜１４をＣＭＰ法で除去して、表面を平坦化した。このとき、ＣＭＰストッパ用の絶縁膜６１が露出する。

次いで、図６（ａ）（ｂ）に示すように、露出したストッパ絶縁膜６１をエッチング除去して、多結晶シリコン層１３の表面を露出させた。その後、シリコン酸化膜１４の露出表面を希フッ酸溶液を用いてエッチング除去して後退させ、シリコン酸化膜１４の表面高さを多結晶シリコン層１３の表面とほぼ同じ位置に調整した。その後、電極間絶縁膜２０として、シリコン窒化物からなる第１の酸化剤バリア２１，ハフニウム酸化物からなる中間絶縁層２２，及びシリコン窒化物からなる第２の酸化剤バリア層２３をＣＶＤ法で全面に順次形成した。

ここで、酸化剤バリア層２１，２３は酸化剤の透過を抑制するものであり、後述する側壁酸化の際に中間絶縁層２２を介して導電層に酸化剤が拡散するのを防止するために設ける。これにより、第１の酸化剤バリア層２１は、中間絶縁層２２を介して第１の導電層１３に酸化剤が拡散するのを防止することになる。第２の酸化剤バリア層２３は、中間絶縁層２２を介して後述する第２の導電層に酸化剤が拡散するのを防止することになる。

次いで、図７（ａ）（ｂ）に示すように、全面に制御ゲート電極下層となる多結晶シリコン層（第２の導電層）３１、シリコン窒化物からなる第３の酸化剤バリア層６３を減圧ＣＶＤ法で順次堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、酸化剤バリア層６３、多結晶シリコン層３１、電極間絶縁膜２０、多結晶シリコン層１３を順次エッチング加工して、ワード線方向のスリット部６４を形成した。これにより、積層ゲート構造部として、幅が約５０ｎｍの浮遊ゲート電極１３及び制御ゲート電極下層３１が形成された。

次いで、図８（ａ）（ｂ）に示すように、積層ゲート構造部の露出面をＲＴＡ（Rapid Thermal Anneal）法により熱酸化して、浮遊ゲート電極１３及び制御ゲート電極下層３１の側壁に選択的にゲート側壁絶縁膜４０を形成した。このとき、浮遊ゲート電極１３の側部に形成される第１の側壁絶縁膜４１は、酸化剤バリア層２１が存在するため、底部側で厚くなり、上部側で薄くなる。一方、制御ゲート電極下層３１の側部に形成される第２の側壁絶縁膜４２は、酸化剤バリア層２３，６３が存在するため、中央部で厚く、下端部及び上端部で薄くなる。

これは、次のような理由による。即ち、一般に、酸化膜と共に積層された導電層の側面からの酸化では、酸化膜を介して導電層に酸化剤が侵入することにより、導電層の上端や下端のエッジ部の酸化は他の部位の酸化よりも反応が速くなる。しかし、導電層の上面や下面に接して酸化剤バリア層が存在すると、このバリア層により導電層への酸化剤の進入が抑制されることになり、酸化剤バリア層を形成している面において酸化反応が抑制される。本実施形態では、浮遊ゲート電極１３では上面に、制御ゲート電極下層３１では上下の両面に酸化剤バリア層が形成されているため、図８（ａ）（ｂ）に示すように、側壁絶縁膜４１の上端部、側壁絶縁膜４２の上端及び下端部の厚さが薄くなっているのである。

ちなみに、酸化性雰囲気中のＲＴＡの１０００℃，３０秒の条件で酸化すると、側壁絶縁膜４１の膜厚は、電極間絶縁膜２０との境界付近では極めて薄く、浮遊ゲート電極１３の中央付近で１０ｎｍ程度、トンネル絶縁膜１２との境界付近で１５ｎｍ程度であった。この場合、トンネル絶縁膜１２の面積は電極間絶縁膜２０の面積の約７０％となった。ＲＴＡにおける酸化性ガスとしては、酸素のみに限らず、酸素と水素との混合ガスを用いても良い。この場合、酸化物がＨ₂ Ｏとなり、トンネル絶縁膜側の酸化がより促進されることになる。

なお、ゲート側壁絶縁膜４０の形成は、９００℃以上の温度で行うのが望ましい。これにより、トンネル絶縁膜１２との境界付近で１５ｎｍ程度の厚い側壁絶縁膜４１を形成しても、トンネル絶縁膜１２へのバーズビーク酸化が殆ど進行しないため、側壁絶縁膜形成時の実質的なトンネル絶縁膜の厚膜化を防止することができる。

その後、ゲート側壁絶縁膜４０を含む多層ゲート構造部をマスクにしてイオン注入を行い、ソース／ドレイン拡散層５１を形成した。このとき、側壁絶縁膜４１の底部側が広がっているので、仮に注入イオンが内側に入り込んでも、ソース／ドレイン拡散層間の距離、即ちチャネル長を十分確保することができた。

なお、側壁絶縁膜４１の形成膜厚（浮遊ゲート電極１３の中央付近の膜厚）は、浮遊ゲート電極高さの２０％以上に設定するのが望ましい。これにより、側壁絶縁膜４１の仕上がり膜厚を、浮遊ゲート電極１３の中央部からトンネル絶縁膜１２との境界部にわたって十分厚くすることができる。このため、ソース／ドレイン拡散層のイオン注入時に、十分なマスクとして機能し、チャネル長をより広げることができる。

次いで、図９（ａ）（ｂ）に示すように、全面に厚さ３００ｎｍの電極間埋め込み用のシリコン酸化膜５２を堆積して、電極間のスリット部６４を完全に埋め込んだ。その後、表面部分のシリコン酸化膜５２をＣＭＰ法で除去して表面を平坦化し、酸化剤バリア層６３を露出させた。

次いで、図１０（ａ）（ｂ）に示すように、露出した酸化剤バリア層６３をエッチング除去して、多結晶シリコン層３１の表面を露出させた。その後、全面にコバルトをスパッタして、高温アニールし、制御ゲート上層となるコバルトシリサイド層（第３の導電層）３２を形成し、その後、未反応のコバルト層をエッチング除去した。さらに、周知の方法で配線層等を形成して不揮発性メモリセルを完成させた。

このように本実施形態によれば、浮遊ゲート電極１３と制御ゲート下層３１との間の電極間絶縁膜２０を、第１の酸化剤バリア層２１，中間絶縁層２２，及び第２の酸化剤バリア層２３からなる３層構造に形成し、この状態でゲート側壁酸化を行うことにより、浮遊ゲート電極１３の側壁における側壁絶縁膜４１の膜厚を、基板側で厚く、電極間絶縁膜側で薄く形成することができ、制御ゲート下層３１の側壁における側壁絶縁膜４２の膜厚を、中央部で厚く、下層側及び上層側で厚く形成することができる。

即ち、側壁絶縁膜４１の基板面方向の膜厚が基板側で厚く電極間絶縁膜側で薄くなることは、浮遊ゲート電極１３のチャネル長方向の幅が基板側で細く電極間絶縁膜２０側で太くなることを意味する。従って、浮遊ゲート電極１３のトンネル絶縁膜１２側の面積よりも電極間絶縁膜２０側の面積の方を大きくできるため、セルのカップリング比を大きくすることができる。これに加えて、側壁絶縁膜４１の基板側が厚くなるため、これをマスクに用いて低温でイオン注入を行うことにより、チャネル長が極端に短くなるのを防止することができる。このため、短チャネル効果を抑制することができ、セルのしきい値の制御が容易となる。その結果として、書き込み不良を確実に防止することが可能となる。

さらに、本実施形態では、制御ゲート電極下層３１の上にも第３の酸化剤バリア層６３を設け、この状態でゲート側壁酸化を行っているので、制御ゲート電極３０の面積減少を回避することができる。このため、ゲート側壁酸化に伴うワード線の抵抗増大を防止することができる。

また、浮遊ゲート電極１３の側面における側壁絶縁膜４１の膜厚を底部側で厚く上部側で薄くするための方法として、浮遊ゲート電極１３における不純物のドーピング量を底部側で濃く、上部側で薄くすることが考えられる。しかし、浮遊ゲート電極１３の底部の不純物濃度を高くすると、トンネル絶縁膜１２への不純物の拡散が生じ、トンネル絶縁膜１２の特性が劣化することになる。これに対し本実施形態のように、酸化剤バリア層を設ける方法では、このような不都合を避けることができる。

（変形例）
なお、本発明は上述した実施形態に限定されるものではない。実施形態では、ゲート側壁絶縁膜を形成する際にＲＴＡ等の酸化法を用いたが、これに限らず、酸窒化法を用いて酸窒化膜を形成するようにしても良い。この場合のガスとしては、一酸化亜窒化（Ｎ₂ Ｏ）や一酸化窒化（ＮＯ）ガスを用いればよい。さらに、ラジカル酸化やラジカル酸窒化等の方法を用いても良い。

また、酸化剤バリア層としては、シリコン窒化物の代わりに、シリコン酸窒化膜，チタン窒化膜，タングステン窒化膜等を用いることもでき、更にはこれらの積層膜を用いることも可能である。また、実施形態では、電極間絶縁膜が実質的に平坦構造の場合を示したが、必ずしもこれに限るものではない。浮遊ゲート電極を構成する多結晶シリコン層の上面と素子分離用のシリコン酸化膜の上面に段差があっても良い。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

（まとめ）
以上説明したように本発明は、発明の課題を解決するために次のような構成を採用している。

即ち、本発明の一態様に係わる不揮発性半導体メモリセルは、半導体基板１１と、この半導体基板１１上に積層形成された、トンネル絶縁膜１２，浮遊ゲート電極１３，電極間絶縁膜２０，及び制御ゲート電極３０からなり、且つ電極間絶縁膜２０を第１の酸化剤バリア層２１，中間絶縁層２２，第２の酸化剤バリア層２３の３層構造に形成した積層ゲート構造部と、この積層ゲート構造部の両側面にそれぞれ形成されたゲート側壁絶縁膜４０と、を具備してなり、ゲート側壁絶縁膜４０の膜厚は、浮遊ゲート電極１３の側部において電極間絶縁膜３０側からトンネル絶縁膜１２側に向かって増加し、浮遊ゲート電極１３のチャネル長方向の幅が電極間絶縁膜２０側からトンネル絶縁膜１２側に向かって減少していることを特徴とする。

ここで、本発明の望ましい実施態様としては次のものがあげられる。

(1) トンネル絶縁膜１２の表面上において、浮遊ゲート電極の幅Ｑは５０ｎｍ以下であり、且つ一方の側壁絶縁膜４１の浮遊ゲート電極１３に対して反対側の端部と他方の側壁絶縁膜４１の浮遊ゲート１３に対して反対側の端部との間の距離Ｓが、浮遊ゲート電極の幅Ｑの１．３倍以上であること。

(2) 電極間絶縁膜２０は実質的に平坦構造であり、浮遊ゲート電極１３に接するトンネル絶縁膜１２の面積は、浮遊ゲート電極１３に接する電極間絶縁膜２０の面積の７０％以下であること。

(3) 酸化剤バリア層２１，２３は、シリコン窒化膜，シリコン酸窒化膜，チタン窒化膜，タングステン窒化膜の何れかであること。

(4) ゲート側壁絶縁膜４０は、浮遊ゲート電極１３の側面の第１の側壁絶縁膜４１と、制御ゲート電極３０（より具体的には制御ゲート電極下層３１）の側面の第２の側壁絶縁膜４２とからなること。

(5) 制御ゲート電極３０は、高抵抗の下層３１と低抵抗の上層３２の２層構造であること。

(6) 制御ゲート電極下層３１は多結晶シリコンであり、制御ゲート電極上層３２はシリサイドであること。

(7)制御ゲート電極下層３１の上面と制御ゲート電極上層３２の下面とが接する面積と、制御ゲート電極下層３１の下面と電極間絶縁膜２０とが接する面積とが、実質的に等しいこと。

(8) 第２の側壁絶縁膜は、制御ゲート電極下層３１の上面及び下面で薄く、中央部で厚いこと。

(9) 浮遊ゲート電極１３のチャネル幅方向の側面は、素子分離用絶縁膜１４で埋め込まれていること。

また、本発明の別の態様に係わる不揮発性半導体メモリセルの製造方法は、半導体基板１１上にトンネル絶縁膜１２を形成する工程と、トンネル絶縁膜１２上に浮遊ゲート電極となる第１の導電層１３を形成する工程と、第１の導電層１３上に酸化剤の透過を抑制する第１の酸化剤バリア層２１，中間絶縁層２２，及び第２の酸化剤バリア層２３からなる電極間絶縁膜２０を形成する工程と、電極間絶縁膜２０上に制御ゲート電極となる第２の導電層３１を形成する工程と、第１，第２の導電層１３，３１，及び電極間絶縁膜２０を選択的にエッチングすることにより積層ゲート構造部を形成する工程と、積層ゲート構造部の側面を酸化又は酸窒化することにより、浮遊ゲート電極１３の側部において電極間絶縁膜２０側からトンネル絶縁膜１２側に向かって膜厚が厚くなるゲート側壁絶縁膜４０を形成する工程と、を含むことを特徴とする。

ここで、本発明の望ましい実施態様としては次のものがあげられる。

(1) ゲート側壁絶縁膜４０を形成する工程の前に、第２の導電層３１上に第３の酸化剤バリア層６３を形成しておき、第２の導電層３１上に第３の酸化剤バリア層６３が存在する状態でゲート側壁絶縁膜４０の形成のための酸化又は酸窒化を行うこと。

(2) ゲート側壁絶縁膜４０として、浮遊ゲート電極１３の側面に第１の側壁絶縁膜４１を形成し、制御ゲート電極３１の側面に第２の側壁絶縁膜４２を形成すること。

(3) ゲート側壁絶縁膜４０を形成した後に、第３の酸化剤バリア層６３を除去し、次いで、第２の導電層３１上に該導電層３１よりも抵抗の低い第３の導電層３２を形成すること。

(4) 第１，第２の導電層として多結晶シリコンを用い、第３の導電層としてシリサイドを用いること。

(5) ゲート側壁絶縁膜４０を形成する工程の後に、ゲート側壁絶縁膜４０をマスクとして用い、半導体基板１１中にドーパントイオンを注入してソース／ドレイン拡散層５１を形成すること。

(6) 電極間絶縁膜２０は実質的に平坦構造であり、浮遊ゲート電極１３に接するトンネル絶縁膜１２の面積を、浮遊ゲート電極１３に接する電極間絶縁膜２０の面積の７０％以下に設定すること。

(7) 酸化剤バリア層２１，２３，６３として、シリコン窒化膜，シリコン酸窒化膜，チタン窒化膜，タングステン窒化膜の何れかを用いること。

(8) ゲート側壁絶縁膜４０を形成するために、ＲＴＡ法により導電層１３，３１を熱酸化すること。

また、本発明の更に別の態様に係わる不揮発性半導体メモリセルの製造方法は、半導体基板１１上にトンネル絶縁膜１２を形成する工程と、トンネル絶縁膜１２上に浮遊ゲート電極となる第１の導電層１３を形成する工程と、第１の導電層３１上に酸化剤の透過を抑制する第１の酸化剤バリア層２１，中間絶縁層２２，及び第２の酸化剤バリア層２３からなる電極間絶縁膜２０を形成する工程と、電極間絶縁膜２０上に制御ゲート電極下層となる第２の導電層３１を形成する工程と、第２の導電層３１上に第３の酸化剤バリア層６３を形成する工程と、第１，第２の導電層１３，３１，電極間絶縁膜２０，及び第３の酸化剤バリア層６３を選択的にエッチングすることにより積層ゲート構造部を形成する工程と、積層ゲート構造部の側面を酸化又は酸窒化することにより、浮遊ゲート電極１３の側部において電極間絶縁膜２０側からトンネル絶縁膜１２側に向かって膜厚が厚くなる第１の側壁絶縁膜４１を形成すると共に、制御ゲート電極下層３１の側部において中央部よりも酸化剤バリア層２３，６３側が薄い第２の側壁絶縁膜４２を形成する工程と、第３の酸化剤バリア層６３を除去した後に制御ゲート電極下層３１上に下層３１よりも抵抗の低い制御ゲート電極上層３２を形成する工程と、を含むことを特徴とする。

本発明の一実施形態に係わる不揮発性半導体メモリセルの概略構造を示す断面図。 同実施形態の不揮発性半導体メモリセルを用いたＮＡＮＤセルの基本構成を模式的に示す平面図。 セル幅Ｔが５５ｎｍと４５ｎｍの場合の短チャネル効果の測定結果を示す特性図。 同実施形態に係わる不揮発性メモリセルの製造工程を示す断面図。 同実施形態に係わる不揮発性メモリセルの製造工程を示す断面図。 同実施形態に係わる不揮発性メモリセルの製造工程を示す断面図。 同実施形態に係わる不揮発性メモリセルの製造工程を示す断面図。 同実施形態に係わる不揮発性メモリセルの製造工程を示す断面図。 同実施形態に係わる不揮発性メモリセルの製造工程を示す断面図。 同実施形態に係わる不揮発性メモリセルの製造工程を示す断面図。 従来の不揮発性半導体メモリセルの概略構造を示す断面図。

符号の説明

１１…シリコン基板
１２…トンネル絶縁膜
１３…浮遊ゲート電極（第１の導電層）
１４…埋め込み絶縁膜（素子分離用絶縁膜）
２０…電極間絶縁膜
２１…第１の酸化剤バリア層
２２…中間絶縁層
２３…第２の酸化剤バリア層
３０…制御ゲート電極
３１…制御ゲート電極下層（第２の導電層）
３２…制御ゲート電極上層（第３の導電層）
４０…ゲート側壁絶縁膜
４１…第１の側壁絶縁膜
４２…第２の側壁絶縁膜
５１…ソース／ドレイン拡散層
５２…電極間埋め込み用絶縁膜
６１…ストッパ絶縁膜
６２…素子分離溝
６３……第３の酸化剤バリア層
６４…スリット部
１０１…素子形成領域
１０２…素子分離領域
１０３…ゲート配線層（ワード線）

Claims (5)

1. 半導体基板と、
   この半導体基板上に積層形成された、トンネル絶縁膜，浮遊ゲート電極，電極間絶縁膜，及び制御ゲート電極からなり、且つ電極間絶縁膜を第１の酸化剤バリア層，中間絶縁層，第２の酸化剤バリア層の３層構造に形成した積層ゲート構造部と、
   この積層ゲート構造部の両側面にそれぞれ形成されたゲート側壁絶縁膜と、
   を具備してなり、
   前記ゲート側壁絶縁膜の膜厚は、前記浮遊ゲート電極の側部において前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって増加し、前記浮遊ゲート電極のチャネル長方向の幅は、前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって減少していることを特徴とする不揮発性半導体メモリセル。
2. 前記トンネル絶縁膜の表面上において、前記浮遊ゲート電極の幅は５０ｎｍ以下であり、且つ一方の側壁絶縁膜の前記浮遊ゲート電極に対して反対側の端部と他方の側壁絶縁膜の前記浮遊ゲート電極に対して反対側の端部との間の距離が、前記浮遊ゲート電極の幅の１．３倍以上であることを特徴とする請求項１記載の不揮発性半導体メモリセル。
3. 半導体基板上にトンネル絶縁膜を形成する工程と、
   前記トンネル絶縁膜上に浮遊ゲート電極となる第１の導電層を形成する工程と、
   前記第１の導電層上に酸化剤の透過を抑制する第１の酸化剤バリア層，中間絶縁層，及び第２の酸化剤バリア層からなる電極間絶縁膜を形成する工程と、
   前記電極間絶縁膜上に制御ゲート電極となる第２の導電層を形成する工程と、
   前記第１，第２の導電層，及び電極間絶縁膜を選択的にエッチングすることにより積層ゲート構造部を形成する工程と、
   前記積層ゲート構造部の側面を酸化又は酸窒化することにより、前記浮遊ゲート電極の側部において前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって厚くなるゲート側壁絶縁膜を形成する工程と、
   を含むことを特徴とする不揮発性半導体メモリセルの製造方法。
4. 前記ゲート側壁絶縁膜を形成する工程の前に、前記第２の導電層上に第３の酸化剤バリア層を形成しておくことを特徴とする請求項３記載の不揮発性半導体メモリセルの製造方法。
5. 前記ゲート側壁絶縁膜を形成する工程の後に、前記ゲート側壁絶縁膜をマスクとして用い、前記半導体基板中にドーパントイオンを注入してソース・ドレイン拡散層を形成することを特徴とする請求項３又は４記載の不揮発性半導体メモリセルの製造方法。

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