JP5250832B2 - アクティブマトリクス駆動表示装置 - Google Patents

Description

本発明は、アクティブマトリクス駆動表示装置に関し、更に詳しくは、アクティブマトリクス駆動表示装置における薄膜トランジスタ基板（以下、ＴＦＴ基板と呼ぶ）の構成に関する。

液晶表示装置は、液晶層を挟んで互いに対向するＴＦＴ基板と対向基板とを有する。ＴＦＴ基板には、液晶表示装置における画素に対応してＴＦＴ（Thin Film Transistor）素子がマトリクス状に配設されている。ゲート配線及びドレイン配線を介して、これらＴＦＴ素子を個別に駆動し、液晶層に印加する電界を制御することによって、画素ごとに光スイッチングを行い、画像の表示を行っている。

ＴＦＴ基板は、ガラス基板から成る透明基板を有し、ＴＦＴ素子はガラス基板上に形成されている。ＴＦＴ素子は、ガラス基板上に形成されたゲート電極と、ゲート絶縁膜を介してゲート電極の上方に形成された真性半導体層と、真性半導体層のチャネル部を挟んで真性半導体層にそれぞれ接続するソース電極及びドレイン電極とを有している。ゲート電極は、ゲート電極層の一部として、ソース電極及びドレイン電極は、ドレイン電極層（ソース／ドレイン電極層）の一部としてそれぞれ構成される。また、真性半導体層は水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）等からなる。

液晶表示装置におけるＴＦＴ基板の構成については、例えば特許文献１、２に記載されている。
特開２０００−１７１８３４号公報 特開平１１−２８４３号公報

ところで、近年、液晶表示装置の更なる高性能化に伴い、ＴＦＴ素子の書き込み特性を向上させるために、ドレイン電流のオン／オフ比を更に高める要請がある。オン／オフ比を更に高めるためには、ゲート絶縁膜を薄膜化してＴＦＴ素子のオン電流を増加させることが必要である。

しかし、液晶表示装置では、ゲート絶縁膜の膜厚をある程度まで縮小すると、ＴＦＴ素子のオフ電流が増加して液晶表示装置の表示ムラや点欠陥等が多発する傾向があった。ゲート絶縁膜の膜厚は、既にオフ電流が増加する膜厚に近い値まで縮小されており、オフ電流の増加を招くことなくゲート絶縁膜の更なる薄膜化を行うことは困難であった。

本発明は、上記に鑑み、ＴＦＴ素子のオフ電流の増加を抑制しつつ、ゲート絶縁膜を更に薄膜化し、これによって従来よりもドレイン電流のオン／オフ比を高めたアクティブマトリクス駆動表示装置を提供することを目的とする。

上記目的を達成するために、本発明のアクティブマトリクス駆動表示装置は、
絶縁性基板上に順次に形成される、ゲート電極層、ゲート絶縁膜、半導体パターン層、及び、ソース／ドレイン電極層を含む薄膜トランジスタを有する、アクティブマトリクス駆動表示装置において、
前記ゲート電極層は、第１の金属層と該第１の金属層上に形成された第２の金属層から構成された積層膜であり、前記ゲート電極層の側面の一部は、上部が下部にオーバーハングする逆テーパ形状を有し、前記ゲート絶縁膜の厚みは前記第１の金属層の厚み以下で、かつ、前記ゲート電極層の側面の一部がオーバーハングする逆テーパ部分までの高さよりも小さく、前記ゲート電極層の配線部分と前記ソース／ドレイン電極層の配線部分との交差部分に、前記ゲート絶縁膜が介在していることを特徴とする。

本発明のアクティブマトリクス駆動表示装置によれば、ゲート絶縁膜の厚みをゲート電極層の厚みよりも小さくすることによって、ゲート絶縁膜の形成に際して、ゲート電極層の付近のゲート絶縁膜の側面に角度の小さな楔状部分が形成されることを防止できる。このため、エッチングによって半導体層やドレイン電極層を形成する際に、導電材料のエッチング残渣が生じることを防止し、ドレイン配線とソース電極との間に電流のリーク経路が形成されることを防止できる。従って、ＴＦＴ素子のオフ電流の増加を防止しつつ、ゲート絶縁膜を薄膜化でき、これによってドレイン電流のオン／オフ比を高めることが出来る。

以下に、添付図面を参照し、本発明の実施例について説明する。図１は、本発明の一実施例に係る液晶表示装置におけるＴＦＴ基板の断面図である。ＴＦＴ基板１０は、ガラス基板１１と、ガラス基板１１上に形成されたゲート電極層１２とを有する。ゲート電極層１２は、膜厚が３００ｎｍのアルミニウム（Ａｌ）層と、このＡｌ層上に成膜された膜厚が７０ｎｍのモリブデン（Ｍｏ）層とからなる。ゲート電極層１２は、ゲート電極１２ａやゲート端子電極１２ｂ等の電極、及び、ゲート電極１２ａとゲート端子電極１２ｂとを繋ぐゲート配線（図示なし）やコモン配線（図示なし）等の配線からなる。

ゲート電極層１２を覆ってガラス基板１１上には、ＳｉＮｘからなるゲート絶縁膜１３が成膜されている。本実施例では、ゲート絶縁膜１３の膜厚は、ゲート電極層１２の膜厚よりも小さくなるように設定し、例えば３００ｎｍとする。なお、ゲート絶縁膜１３はＳｉＮｘ／ＳｉＯｘ積層膜としてもよい。

ゲート電極１２ａ付近のゲート絶縁膜１３上には、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）からなる真性半導体層１４が成膜されている。真性半導体層１４におけるゲート電極１２ａ上の部分はチャネル１５を構成する。チャネル１５上を除き、真性半導体層１４上にはｎ型不純物がドープされた水素化アモルファスシリコン（ｎ^＋ａ−Ｓｉ：Ｈ）からなるオーミック層１６が形成されている。

オーミック層１６を覆ってゲート絶縁膜１３上には、クロム（Ｃｒ）単層膜やＭｏ／Ａｌ／Ｍｏ積層膜からなるドレイン電極層が形成されている。ドレイン電極層は、チャネル１５を挟んでオーミック層１６にそれぞれ接続するソース電極１７ａ及びドレイン電極１７ｂと、ゲート絶縁膜１３上に形成されたドレイン配線（図示なし）及びドレイン端子電極（図示なし）とからなる。ドレイン配線は、ドレイン電極１７ｂとドレイン端子電極との間を接続する。チャネル１５上を含み全面にＳｉＮｘからなる保護層１８が形成されている。

保護層１８を貫通してソース電極１７ａやドレイン端子電極に達するコンタクトホール１９が形成されている。ソース電極１７ａに接続して、コンタクトホール１９の内部及び保護層１８の表面には画素電極２０が形成されている。ゲート絶縁膜１３及び保護層１８を貫通してゲート端子電極１２ｂやドレイン端子電極に達するコンタクトホール２１が形成されている。ゲート端子電極１２ｂやドレイン端子電極に接続して、コンタクトホール２１の内部及び保護層１８の表面には接続電極２２が形成されている。画素電極２０及び接続電極２２は、ＩＴＯ膜やＩＺＯ膜からなる。

図２は、ＴＦＴ基板１０の平面図である。本実施例の液晶表示装置は、アクティブマトリクス駆動方式のものであり、ＴＦＴ基板１０では、画素電極２０はマトリクス状に配置されている。画素電極２０が形成された領域が画素に対応する。各画素電極２０の近くには、ゲート電極１２ａ、及び、ソース電極１７ａ、ドレイン電極１７ｂを有するＴＦＴ素子２４が配設されている。ゲート配線１２ｃは、各画素電極２０の間を行方向に沿って、ドレイン配線１７ｃは、各画素電極２０の間を列方向に沿って延在している。ゲート端子電極１２ｂはゲート配線１２ｃの終端に、ドレイン端子電極１７ｄはドレイン配線１７ｃの終端に、それぞれ配設されている。

液晶表示装置では、ＴＦＴ基板１０に対向し、液晶層を挟んで、対向基板が配設されている。ＴＦＴ基板１０において、これらゲート配線１２ｃ及びドレイン配線１７ｃを介して各画素電極２０に個別に電圧を印加し、液晶層に印加される電界を画素ごとに制御する。これによって、液晶層における液晶分子の配向を画素ごとに制御し、光の透過量を制御して、画像の表示を行うことが出来る。

図３及び図４は、図１のＴＦＴ基板１０を製造する各製造段階を順次に示す断面図である。先ず、スパッタ法によりガラス基板１１上にＭｏ／Ａｌ積層膜からなる金属膜を成膜する。Ａｌ層の膜厚は３００ｎｍ、Ｍｏ層の厚みは７０ｎｍとする。なお、金属膜としてＣｒ単層膜を成膜してもよい。次に、ウェットエッチング法により金属膜をパターニングして、ゲート電極層１２を形成する（図３（ａ））。金属膜のパターニングに際してウェットエッチング法を用いるのは、ウェットエッチング法は、ドライエッチング法に比して、ライン設備を導入する際の初期コストが低く、また、生産能力が優れているためである。

引き続き、ゲート電極層１２を覆ってガラス基板１１上に、プラズマＣＶＤ法によりＳｉＮｘからなるゲート絶縁膜１３、ａ−Ｓｉ：Ｈからなる真性半導体層１４、及び、ｎ^＋ａ−Ｓｉ：Ｈからなるオーミック層１６を順次に成膜する。ゲート絶縁膜１３の膜厚は、３００ｎｍとする。ゲート絶縁膜１３の成膜に際して、ゲート電極層１２の付近にはゲート電極層１２の形状を反映した段差２３が形成される。なお、ゲート絶縁膜１３としてＳｉＮｘ／ＳｉＯｘ積層膜を成膜してもよい。

次いで、ドライエッチング法により真性半導体層１４及びオーミック層１６をパターニングして、島状に孤立したパターンに形成する（図３（ｂ））。引き続き、Ｃｒ単層膜やＭｏ／Ａｌ／Ｍｏ積層膜からなるドレイン電極層を成膜した後、ウェットエッチング法又はドライエッチング法によりドレイン電極層をパターニングして、ソース電極１７ａ、ドレイン電極１７ｂ、ドレイン配線、及び、ドレイン端子電極を形成する（図３（ｃ））。これら真性半導体層１４及びオーミック層１６、又は、ドレイン電極層のパターニングに際しては、導電材料のエッチング残渣によるリーク経路の形成を防ぐために、ゲート絶縁膜１３の表面が完全に露出するまでエッチングを行う。

次いで、エッチングによりチャネル１５上のオーミック層１６を除去すると共に、エッチング時間の調整によって真性半導体層１４の上部を除去し、チャネル堀込型のＴＦＴ素子を形成する（図３（ｄ））。引き続き、チャネル１５表面の汚染を防止するため、チャネル１５上を含み全面に、プラズマＣＶＤ法によりＳｉＮｘからなる保護層１８を形成する（図４（ｅ））。次いで、ゲート絶縁膜１３及び保護層１８にコンタクトホール１９，２１を形成し、ソース電極１７ａ、ゲート端子電極１２ｂ、及び、ドレイン端子電極の表面をそれぞれ露出させる（図４（ｆ））。

引き続き、コンタクトホール１９，２１の内部及び保護層１８の表面に、スパッタ法によりＩＴＯ膜やＩＺＯ膜からなる透明導電膜を成膜した後、この透明導電膜をパターニングして、ソース電極１７ａに接続する画素電極２０を形成すると共に、ゲート端子電極１２ｂ及びドレイン端子電極に接続する接続電極２２をそれぞれ形成する。これによって、図１に示したＴＦＴ基板１０を製造できる。

従来は、ゲート絶縁膜１３を薄膜化するとＴＦＴ素子のオフ電流が増加するのは、真性半導体層１４におけるホール電流が増加することが主原因であると考えられていた。このため、ゲート絶縁膜１３を更に薄膜化するとホール電流の更なる増加を招くものと考えられていた。

しかし、本発明者がＴＦＴ素子の断面形状や電気特性測定などの様々な評価及び検討を行った結果、ＴＦＴ素子のオフ電流の増加は、真性半導体層１４におけるホール電流の増加が主原因ではなく、真性半導体層１４やオーミック層１６、又は、ドレイン電極層のパターニングに際して、導電材料のエッチング残渣が生じ、これがドレイン配線１７ｃとソース電極１７ａとの間の電流のリーク経路を形成するためであることが判った。

また、本発明者は、導電材料のエッチング残渣は、ゲート絶縁膜１３の膜厚がゲート電極層１２の膜厚と同程度である場合に生じることを見出した。従来の液晶表示装置では、ゲート絶縁膜１３の膜厚がゲート電極層１２の膜厚よりも大きく設定されていた。しかし、エッチング残渣を防止するために、本発明では、この膜厚の範囲だけでなく、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚よりも小さく設定した場合にも、導電材料のエッチング残渣を防止してＴＦＴ素子のオフ電流の増加が防止できることを見出した。以下、この点について述べる。

図５（ａ）、（ｂ）に、図３（ａ）の製造段階に対応するゲート電極層１２の側面形状を示す。ゲート電極層１２の形成に際しては、図５（ａ）の符号３１〜３３に示すように、ゲート電極層１２の下面が上面よりも広くなるように、その側面が順テーパ形状に形成されることが理想である。しかし、ウェットエッチング法を用いた実際のプロセスでは、ゲート電極層１２の側面に局所的に逆テーパ状の部分が形成されることが多い。

例えば、Ｍｏ／Ａｌ積層膜からなるゲート電極層１２では、Ａｌ層とＭｏ層との間に電位差が生じ、それらの間の電池作用によって、Ｍｏ層に比してＡｌ層が溶け易くなるエッチング選択性が生じる。この場合、図５（ｂ）に示すように、Ａｌ層３４の上面に対してＭｏ層３５がヒサシ状に突出し、ゲート電極層１２の側面に局所的に逆テーパ状の部分３７が形成される。

この製造段階に後続するゲート絶縁膜１３の成膜に際しては、図３（ｂ）に示したように、ゲート電極層１２の形状を反映した段差２３が形成される。ここで、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚よりも大きくすると、ゲート絶縁膜１３の成膜に際して用いるプラズマＣＶＤ法が等方的な成膜法であるため、ゲート電極層１２の側面に局所的に逆テーパ状の部分３７（図５（ｂ））が形成されていても、ゲート電極層１２の付近のゲート絶縁膜１３の形状は良好な順テーパ形状となることが広く知られている。

一方、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚と同程度とすると、ゲート電極層１２の付近のゲート絶縁膜１３には、図６（ａ）に示すように、ゲート電極層１２における逆テーパ状の部分３７に対応して角度の小さな楔状の部分３８が形成される。この場合、レジストマスク３６を用いたドライエッチング法による、真性半導体層１４やオーミック層１６、又は、ドレイン電極層などの導電材料のパターニングに際して、図６（ｂ）に示すように、楔状部分３８の内部の導電材料を充分に除去できずに、エッチング残渣３９が生じる。

つまり、このエッチング残渣３９がドレイン配線１７ｃとソース電極１７ａとの間の電流のリーク経路となり、ＴＦＴ素子のオフ電流を増加させていたものである。また、リーク電流が少ない場合には液晶表示装置に表示ムラを、多い場合には液晶表示装置に点欠陥等をそれぞれ発生させていたことが判った。

上記に対して、本実施例では、ゲート絶縁膜１３の膜厚がゲート電極層１２の膜厚よりも小さい構成を採用する。この場合、ゲート絶縁膜１３は、ゲート電極層１２の側面でゲート電極層１２の側面に沿って滑らかに形成されるため、図７（ａ）に示すようにゲート電極層１２の逆テーパ状部分３７の付近で、若干の窪み４０が形成されるものの、角度の小さな楔状部分３８は形成されない。

従って、上記のような構成にすることにより、真性半導体層１４やオーミック層１６、又は、ドレイン電極層などの導電材料のパターニングに際して、図７（ｂ）に示すように、ゲート電極層１２の付近でエッチング残渣が生じることを防止し、ドレイン配線１７ｃとソース電極１７ａとの間に電流のリーク経路が形成されることを防止できる。これによって、ＴＦＴ素子のオフ電流の増加を抑制しつつ、ゲート絶縁膜１３を更に薄膜化し、従来よりもドレイン電流のオン／オフ比を高めることが出来る。

ゲート電極層１２がＣｒのような高融点金属の単層膜や、Ａｌ或いはＡｌ系合金の単層膜である場合にも、図８に示すように、ゲート電極層１２の側面に局所的に逆テーパ状の部分３７が形成されることが多い。これは、金属膜のウェットエッチングに際して、金属膜に表面酸化が生じ、或いは、金属膜とレジストとの密着性が影響するためである。Ｍｏ／Ａｌ積層膜やＣｒ単層膜に限らず、ゲート電極層１２の側面に局所的に逆テーパ状の部分３７が形成される場合に、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚よりも小さくすることで、上記実施例と同様の効果を得ることが出来る。

ところで、ＴＦＴ素子のオフ電流の増加を抑制しつつ、ゲート絶縁膜１３を薄膜化するには、ゲート電極層１２の膜厚を小さくすることも考えられる。しかし、ゲート電極層１２の膜厚を小さくすると、ゲート電極層１２を構成するゲート配線やコモン配線等の配線抵抗が大きくなり、配線遅延が生じる。

本実施例では、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚よりも小さくすることによって、ＴＦＴ素子のオフ電流の増加を抑制することとした。この場合、ゲート電極層１２の膜厚はゲート絶縁膜１３の膜厚による制約を受けないので、ゲート電極層１２の膜厚を充分に確保し、配線抵抗を小さくして、ＴＦＴ基板１０の動作特性を向上させることが出来る。

本発明の効果を確認するために、ゲート絶縁膜１３の膜厚を変化させて特性の変化を調べた。図９は、ＴＦＴ基板１０において採用したゲート絶縁膜１３の膜厚と、ＴＦＴ素子のオフ電流増加による表示ムラの発生率（％）との関係を示すグラフの例である。グラフ（ｉ）は、Ｍｏ層／Ａｌ層の膜厚を７０ｎｍ／２００ｎｍとした場合を、グラフ（ii）は、Ｍｏ層／Ａｌ層の膜厚を７０ｎｍ／３００ｎｍとした場合をそれぞれ示している。ゲート絶縁膜１３の膜厚は２５０〜５５０ｎｍの範囲で変化させている。ゲート電極層１２におけるＭｏ層、Ａｌ層、及び、ゲート絶縁膜１３の膜厚は、何れも成膜の際の目標値である。

同図から理解できるように、ゲート絶縁膜１３の膜厚がゲート電極層１２の膜厚と同程度になると、表示ムラの発生率が顕著に増大している。また、ゲート絶縁膜１３の膜厚がゲート電極層１２の膜厚よりも大きい場合だけでなく、ゲート絶縁膜１３の膜厚がゲート電極層１２の膜厚よりも小さい場合でも、表示ムラの発生率が充分に抑えられている。これは従来のゲート絶縁膜１３の薄膜化に伴うホール電流の増加によってオフ電流が増加するというモデルでは説明できない現象であり、オフ電流の増加がゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚と同程度にした際に生じる導電材料のエッチング残渣によって引き起こされることを裏付けている。

同図の例では、ゲート絶縁膜１３の膜厚をＡｌ層の膜厚以下に設定することによって、導電材料のエッチング残渣を防止してＴＦＴ素子のオフ電流の増加が防止できる。つまり、グラフ（ｉ）のＭｏ層／Ａｌ層の膜厚を７０ｎｍ／２００ｎｍとした場合には、ゲート絶縁膜１３の膜厚を２００ｎｍ以下に、グラフ（ii）のＭｏ層／Ａｌ層の膜厚を７０ｎｍ／３００ｎｍとした場合には、ゲート絶縁膜１３の膜厚を３００ｎｍ以下に設定することが好ましい。

ゲート電極層１２の膜厚が２００ｎｍ以上である場合には、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚よりも５０ｎｍ以上小さくすることによって、導電材料のエッチング残渣を効果的に防止できる。但し、ＴＦＴ基板１０の製造時に発生する静電気によって、ＴＦＴ素子２４が破壊されることを防ぐために、その膜厚を１５０ｎｍ以上とすることが望ましい。また、ゲート絶縁膜１３の耐圧性を維持してリーク電流を抑制するためには、その膜厚を更に約２００ｎｍ以上とすることが望ましい。

なお、図３、４に示した製造方法は５マスクプロセスであるが、例えば図３（ｂ）、（ｃ）に対応する２ステップを１つのレジストマスクを用いて行う４マスクプロセスでも同様の効果が得られる。また、図３、４に示した製造方法では、エッチング時間の調整によって真性半導体層１４の上部を除去してチャネル堀込型のＴＦＴ素子を形成したが、ＴＦＴ素子の構造はこれに限定されない。例えば真性半導体層１４とオーミック層１６との間にＳｉＮｘなどのエッチングストッパ層を介在させ、このエッチングストッパ層で真性半導体層１４のエッチングを防止することによって、チャネル保護型のＴＦＴ素子を形成してもよい。更に、ＴＦＴ素子は、縦電界駆動方式及び横電界駆動方式の何れに対応したものであってもよい。

上記実施例では、ＴＦＴ素子は、ゲート電極１２ａがゲート絶縁膜１３の下側に配設された逆スタガ型の構造を有しているが、ドレイン電極層、オーミック層１６、及び、真性半導体層１４がゲート絶縁膜１３の下側に配設され、ゲート電極１２ａがゲート絶縁膜１３の上側に配設された順スタガ型の構造を有してもよい。この場合、ドレイン電極層、オーミック層１６、及び、真性半導体層１４のパターンに起因してゲート絶縁膜１３の表面に段差が生じる。しかし、ゲート絶縁膜１３の厚みを、ドレイン電極層、オーミック層１６、及び、真性半導体層１４の合計の厚みよりも小さくすることによって、エッチングでゲート電極１２ａを形成する際に、導電材料のエッチング残渣が生じることを防止し、ゲート配線間に電流のリーク経路が形成されることを防止できる。

ところで、上記実施例で、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚よりも小さくすると、ゲート絶縁膜１３の膜厚をゲート電極層１２の膜厚よりも大きくした場合に比して、ゲート電極層１２の付近のゲート絶縁膜１３に生じる段差２３が急峻になり、ゲート絶縁膜１３上に形成されるドレイン配線がこの段差２３の付近で途切れ易くなることが考えられる。これに対しては、ゲート配線とドレイン配線とが交差する部分に、真性半導体層１４及びオーミック層１６のパターンを残し、或いは、ドレイン電極層の膜厚を大きくすることによって対策できる。

以上、本発明をその好適な実施例に基づいて説明したが、本発明のアクティブマトリクス駆動表示装置は、上記実施例の構成にのみ限定されるものではなく、上記実施例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施例に係るＴＦＴ基板の断面図である。 図１のＴＦＴ基板の平面図である。 図３（ａ）〜（ｄ）は、図１のＴＦＴ基板を製造する各製造段階を順次に示す断面図である。 図４（ｅ）、（ｆ）は、図３に後続する各製造段階を順次に示す断面図である。 図５（ａ）、（ｂ）は、図３（ａ）に対応する製造段階について、ゲート電極層の側面付近を拡大して示す断面図である。図５（ａ）は、ＣｒやＡｌの単層膜でゲート電極層を形成した場合を、図５（ｂ）はＭｏとＡｌの積層膜でゲート電極層を形成した場合をそれぞれ示している。 図６（ａ）、（ｂ）は、ゲート電極層の膜厚とゲート絶縁膜の膜厚とがほぼ等しい場合に、図３（ｂ）に対応する製造段階について、ゲート電極層の付近を拡大して示す断面図である。 図７（ａ）、（ｂ）は、ゲート電極層の膜厚がゲート絶縁膜の膜厚よりも大きい場合に、図３（ｂ）に対応する製造段階について、ゲート電極層の付近を拡大して示す断面図である。 ゲート電極層が単層である場合に、図３（ａ）に対応する製造段階について、ゲート電極層の側面付近を拡大して示す断面図である。 ＴＦＴ素子のオフ電流増加による表示ムラ発生率と、ゲート絶縁膜の膜厚との関係を示すグラフである。

符号の説明

１０：ＴＦＴ基板
１１：ガラス基板
１２：ゲート電極層
１２ａ：ゲート電極
１２ｂ：ゲート端子電極
１２ｃ：ゲート配線
１３：ゲート絶縁膜
１４：真性半導体層
１５：チャネル
１６：オーミック層
１７ａ：ソース電極
１７ｂ：ドレイン電極
１７ｃ：ドレイン配線
１７ｄ：ドレイン端子電極
１８：保護層
１９：コンタクトホール
２０：画素電極
２１：コンタクトホール
２２：接続電極
２３：段差
２４：ＴＦＴ素子
３１〜３３：側面
３４：Ａｌ層
３５：Ｍｏ層
３６：レジストマスク
３７：（逆テーパ状の）部分
３８：（楔状の）部分
３９：エッチング残渣
４０：窪み

Claims (3)

1. 絶縁性基板上に順次に形成される、ゲート電極層、ゲート絶縁膜、半導体パターン層、及び、ソース／ドレイン電極層を含む薄膜トランジスタを有する、アクティブマトリクス駆動表示装置において、
   前記ゲート電極層は、第１の金属層と該第１の金属層上に形成された第２の金属層から構成された積層膜であり、前記ゲート電極層の側面の一部は、上部が下部にオーバーハングする逆テーパ形状を有し、前記ゲート絶縁膜の厚みは前記第１の金属層の厚み以下で、かつ、前記ゲート電極層の側面の一部がオーバーハングする逆テーパ部分までの高さよりも小さく、前記ゲート電極層の配線部分と前記ソース／ドレイン電極層の配線部分との交差部分に、前記ゲート絶縁膜が介在していることを特徴とするアクティブマトリクス駆動表示装置。
2. 前記ゲート電極層の配線部分と前記ソース／ドレイン電極層の配線部分との交差部分に、前記ゲート絶縁膜上に形成された、前記半導体パターン層と同じ半導体材料からなる半導体層とオーミック層との積層膜が介在していることを特徴とする請求項１に記載のアクティブマトリクス駆動表示装置。
3. 前記ゲート電極層の厚みが２００ｎｍ以上であり、前記ゲート絶縁膜の厚みが前記ゲート電極層の厚みよりも５０ｎｍ以上小さい、請求項１又は２に記載のアクティブマトリクス駆動表示装置。

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